CN100592501C - 导体衬底，半导体器件及其制造方法 - Google Patents

导体衬底，半导体器件及其制造方法 Download PDF

Info

Publication number
CN100592501C
CN100592501C CN200410033875A CN200410033875A CN100592501C CN 100592501 C CN100592501 C CN 100592501C CN 200410033875 A CN200410033875 A CN 200410033875A CN 200410033875 A CN200410033875 A CN 200410033875A CN 100592501 C CN100592501 C CN 100592501C
Authority
CN
China
Prior art keywords
conductive substrate
semiconductor element
oxide layer
layer
mounting semiconductor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
CN200410033875A
Other languages
English (en)
Other versions
CN1538518A (zh
Inventor
关和光
宫原义仁
吴宗昭
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shinko Electric Co Ltd
Original Assignee
Shinko Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shinko Electric Co Ltd filed Critical Shinko Electric Co Ltd
Publication of CN1538518A publication Critical patent/CN1538518A/zh
Application granted granted Critical
Publication of CN100592501C publication Critical patent/CN100592501C/zh
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C22/00—Chemical surface treatment of metallic material by reaction of the surface with a reactive liquid, leaving reaction products of surface material in the coating, e.g. conversion coatings, passivation of metals
    • C23C22/05—Chemical surface treatment of metallic material by reaction of the surface with a reactive liquid, leaving reaction products of surface material in the coating, e.g. conversion coatings, passivation of metals using aqueous solutions
    • C23C22/06—Chemical surface treatment of metallic material by reaction of the surface with a reactive liquid, leaving reaction products of surface material in the coating, e.g. conversion coatings, passivation of metals using aqueous solutions using aqueous acidic solutions with pH less than 6
    • C23C22/48—Chemical surface treatment of metallic material by reaction of the surface with a reactive liquid, leaving reaction products of surface material in the coating, e.g. conversion coatings, passivation of metals using aqueous solutions using aqueous acidic solutions with pH less than 6 not containing phosphates, hexavalent chromium compounds, fluorides or complex fluorides, molybdates, tungstates, vanadates or oxalates
    • C23C22/52—Treatment of copper or alloys based thereon
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49579—Lead-frames or other flat leads characterised by the materials of the lead frames or layers thereon
    • H01L23/49586—Insulating layers on lead frames
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/50—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor for integrated circuit devices, e.g. power bus, number of leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/45124—Aluminium (Al) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/485—Material
    • H01L2224/48505—Material at the bonding interface
    • H01L2224/48599—Principal constituent of the connecting portion of the wire connector being Gold (Au)
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/485—Material
    • H01L2224/48505—Material at the bonding interface
    • H01L2224/48699—Principal constituent of the connecting portion of the wire connector being Aluminium (Al)
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L24/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01011—Sodium [Na]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01015—Phosphorus [P]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01018—Argon [Ar]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01019—Potassium [K]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01023—Vanadium [V]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01027—Cobalt [Co]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01028—Nickel [Ni]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/0103—Zinc [Zn]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01047—Silver [Ag]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/0105—Tin [Sn]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01077—Iridium [Ir]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01084—Polonium [Po]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01088—Radium [Ra]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/10—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern
    • H05K3/20—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern by affixing prefabricated conductor pattern
    • H05K3/202—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern by affixing prefabricated conductor pattern using self-supporting metal foil pattern
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/38—Improvement of the adhesion between the insulating substrate and the metal
    • H05K3/382—Improvement of the adhesion between the insulating substrate and the metal by special treatment of the metal
    • H05K3/385—Improvement of the adhesion between the insulating substrate and the metal by special treatment of the metal by conversion of the surface of the metal, e.g. by oxidation, whether or not followed by reaction or removal of the converted layer

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Chemical & Material Sciences (AREA)
  • General Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Materials Engineering (AREA)
  • Mechanical Engineering (AREA)
  • Metallurgy (AREA)
  • Organic Chemistry (AREA)
  • Chemical Treatment Of Metals (AREA)
  • Lead Frames For Integrated Circuits (AREA)
  • Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)
  • Insulated Metal Substrates For Printed Circuits (AREA)
  • Die Bonding (AREA)

Abstract

安装半导体元件的导体衬底，所述导体衬底的至少安装所述半导体元件的部分被绝缘树脂密封，其中所述导体衬底的最上表面层包括铜或其合金，并利用通过所述导体衬底的表面处理形成的含有氢氧化物的铜氧化物层覆盖部分或整个所述导体衬底，以及生产所述导体衬底的方法和生产使用所述导体衬底的半导体器件的方法。

Description

导体衬底，半导体器件及其制造方法
技术领域
本发明涉及导体衬底及其制造方法。更具体地说，本发明涉及适合生产树脂密封半导体器件的导体衬底，其中，在半导体元件被安装后，安装半导体元件的部分被绝缘树脂密封或覆盖，以及生产导体衬底的方法。本发明进一步涉及安装在导体衬底上的半导体器件以及制造方法。
背景技术
众所周知，已经提出了各种半导体器件，这些器件包括安装在衬底上诸如IC芯片或LSI芯片的半导体元件，其中之一是树脂密封半导体器件，其中安装了半导体元件，并利用绝缘树脂密封安装半导体元件的部分。树脂密封半导体器件具有安装在诸如引线框架的导体衬底上的半导体元件，同时具有所需的电连接，并通常被称为“半导体封装”。半导体封装由制造商储备并根据需求提供给最终用户。然后，最终用户通过例如回流焊料把半导体封装安装在诸如引线板的衬底上以形成最终的电子设备。
在生产电子设备的现有工艺中，已经发现了一些问题。其中一个问题是在存储半导体器件的期间引起的。这是因为，在树脂密封半导体器件被安装在衬底之前的存储期间，树脂密封半导体器件趋于吸收空气中的水汽。在封装半导体器件的焊料回流步骤中(因为在此步骤中所施加的温度大约为180到200℃)，由于热使被密封树脂吸收的水汽快速蒸发和膨胀，从而在密封树脂中产生了很大的应力。结果，在导体衬底或半导体元件与密封树脂之间的界面上发生了破裂，或密封树脂从导体衬底剥落。这些问题降低了半导体器件的稳定性。因此期望提供能够充分抑制由紧密附着在密封树脂上的水汽的蒸发和膨胀产生的应力的导体衬底，即提供可以长期稳定存储并保持良好粘附性的半导体器件。
此外，近年来，考虑到保护全球环境，在衬底上封装半导体器件的焊料回流步骤中，用无铅焊料代替传统的含铅焊料。然而，无铅焊料的熔点比传统焊料的高(传统焊料的熔点为大约200℃，而无铅焊料的熔点为大约240到260℃)。因此，很显然，焊料回流步骤必须在高温下进行。然而，随着封装温度的增加，在半导体器件上产生了更大的应力，增加了诸如破裂问题的发生。
已经进行了进一步的研究试图解决上述问题。例如，如图1所示，提出了在引线框架上形成黑氧化层以通过增粘效应(参见，日本未审查专利申请公开号9-148509)提高密封树脂与引线框架之间的粘附力。所示的引线框架101是铜或其合金的模压品，包括安装芯片部分102、内引线部分103、外引线部分104和引线焊接部分105。在安装芯片部分102和引线焊接部分105的上表面镀有银层102a和105a。此外，在安装芯片部分102上安装电路芯片106。电路芯片106和引线焊接部分105通过导线107连接。此外，整个引线框架101被密封树脂108密封。为了通过增粘效应提高引线框架101与密封树脂108之间的粘附力，在没有镀银层102a和105a的有限部分形成黑氧化层(氧化铜CuO层)109。在有机碱性溶液中通过引线框架101的阳极氧化形成黑氧化层109。
此外，参考图2，提出了在导体衬底和黑化层即黑氧化层(氧化铜层)之间插入一层氧化亚铜(Cu2O)的方法，从而即使施加高温，导体衬底和密封树脂之间的粘附力也不会下降(参见，日本未审查专利申请公开号2001-210776)。即，所示的引线框架113由铜或其合金构成，并具有在其上依次形成的氧化亚铜(Cu2O)层114、氧化铜(CuO)层112和模压树脂层115。可以通过这样的方法形成氧化亚铜层114：通过把引线框架113浸入碱性溶液以被黑化形成氧化铜层112，然后，在氧化气氛中在高温下加热引线框架113。
然而，对于这些现有技术的方法，仍有改善的余地。例如，对于通过阳极氧化在导体衬底的表面形成黑氧化层的方法，所形成的黑氧化层太厚，此外需要较长的时间形成该层。然而，对于在导体衬底和氧化铜层之间插入氧化亚铜层以在回流步骤中使用无铅焊料的方法，生产步骤变得复杂并极大的延长了生产时间。
发明内容
因此，本发明的一个目的是提供能够充分抑制水汽的蒸发和膨胀产生的应力并确保密封树脂紧密粘附到其上的导体衬底，即提供适合生产可以长期稳定存储并保持良好的粘附性的半导体器件的导体衬底。
本发明的另一个目的是提供在引线板上封装半导体器件时可以在焊料回流步骤中使用无铅焊料的导体衬底。
本发明的再一个目的是提供生产导体衬底的方法，所述方法不需要高温或持续很长时间的处理步骤，即生产特别适合生产半导体器件的导体衬底的方法。
此外，本发明的再一个目的是提供具有上述导体衬底的半导体器件及其制造方法。
本发明的上述和其它目的可以通过下面的详细说明而得到理解。
一方面，本发明在于安装半导体元件的导体衬底，导体衬底的至少安装半导体元件的部分被绝缘树脂密封，其中导体衬底的最上表面层包括铜或其合金，并且导体衬底被通过导体衬底的表面处理而形成的含有氢氧化物的铜氧化物层部分或整体覆盖。
另一方面，本发明在于制造用于安装半导体元件的导体衬底，并接着用绝缘树脂至少密封导体衬底的安装半导体元件的部分的方法，它包括处理其最上表面层由铜或其合金构成的导体衬底的表面的步骤，从而用含有氢氧化物的铜氧化物层覆盖导体衬底的部分或整个表面。
再一方面，本发明在于半导体器件，其中在本发明的导体衬底的预定部分上至少安装一个半导体元件，且该半导体元件被绝缘树脂密封，以及生产半导体器件的方法，所述方法包括利用本发明的方法在导体衬底上形成含有氢氧化物的铜氧化物层的步骤，接着把半导体元件安装在导体衬底的预定位置，电连接半导体元件和导体衬底，并用绝缘树脂至少密封导体衬底的安装半导体元件的部分。
此外，再一方面，本发明涉及包括安装在安装衬底上的本发明的半导体器件的电子设备，及其制造方法。
正如从下面的详细说明中可以认识到的，根据本发明，所获得的导体衬底能够充分抑制水汽的蒸发和膨胀产生的应力并展示了极好的粘附特性，因此，可以提供长期稳定存储并保持良好粘附性的半导体器件。
此外，根据本发明，即使在引线板上封装半导体器件时使用了高温，也不会引起任何不方便，从而可以进行使用无铅焊料的焊料回流步骤，因此，可以提供对环境有益的半导体器件。
此外，根据本发明，生产本发明的导体衬底和半导体器件时既不需要高温也不需要持续很长时间的处理步骤。不需要使用必须经受高温的处理设备有效地改善了生产线并降低了生产成本，此外，克服了高温处理引入的问题，例如由所用溶液的自分解或蒸发引起组分的改变、很难控制所用溶液的温度以及保持稳定处理引入的麻烦。通过使用很容易保持溶液的组分和温度的现有设备，可以在大约50到80℃的温度下进行根据本发明的处理步骤，从而改善了导体衬底和半导体器件的质量并可以稳定地进行所述处理。
附图说明
图1的截面图示出了现有技术的树脂密封半导体器件；
图2的截面图示出了另一个现有技术的树脂密封半导体器件的一部分；
图3的截面图示出了根据本发明的树脂密封半导体器件的优选实施例；
图4示出了根据包括本发明的不同方法形成铜氧化物层时其层结构的变化；
图5A到5C的截面图依次示出了根据本发明的方法形成含有氢氧化物的铜氧化物层的步骤；
图6的截面图示意性地示出了在本发明的半导体器件中键合含有氢氧化物的铜氧化物层和环氧树脂的机制；
图7的截面图示意性地示出了在传统的半导体器件中键合含有氢氧化物的铜氧化物层和环氧树脂的机制；
图8示出了根据包括本发明的不同方法形成铜氧化物层时密封树脂的粘附力的变化；
图9通过使用扫描电子显微镜(SEM，×10,000)得到的照片和使用原子力显微镜(AFM，×10,000)得到的表面分析，示出了未处理的铜合金的表面态；
图10通过使用扫描电子显微镜(SEM，×10,000)得到的照片和使用原子力显微镜(AFM，×10,000)得到的表面分析，示出了黑氧化处理10秒的铜合金的表面态；
图11通过使用扫描电子显微镜(SEM，×10,000)得到的照片和使用原子力显微镜(AFM，×10,000)得到的表面分析，示出了根据本发明具有氧化增强剂的黑氧化处理后的铜合金的表面态；
图12通过使用扫描电子显微镜(SEM，×10,000)得到的照片和使用原子力显微镜(AFM，×10,000)得到的表面分析，示出了根据本发明阳极氧化处理后的铜合金的表面态；
图13通过使用扫描电子显微镜(SEM，×10,000)得到的照片和使用原子力显微镜(AFM，×10,000)得到的表面分析，示出了黑氧化处理240秒的铜合金的表面态，；
图14的截面图依次示出了热处理未处理的铜合金时由于附加元件形成隔离层的机制；
图15的截面图依次示出了热处理根据本发明的方法氧化的铜合金时没有形成隔离层的机制；
图16示出了在深度方向通过ASE分析未处理的铜合金所得的结果；
图17示出了在深度方向通过ASE分析根据本发明阳极氧化处理10秒的铜合金所得的结果；
图18示出了在深度方向通过ASE分析根据本发明具有氧化增强剂的黑氧化处理10秒的铜合金所得的结果；
图19示出了在深度方向通过ASE分析黑氧化处理10秒的铜合金所得的结果；
图20示出了通过ASE定性分析镀有银的未处理的铜合金的镀银表面所得的结果；
图21示出了通过ASE定性分析镀银表面后，再根据本发明阳极氧化10秒的未处理的铜合金的镀银表面所得的结果；
图22示出了通过ASE定性分析镀银表面后，再根据本发明具有氧化增强剂的黑氧化处理10秒的未处理的铜合金的镀有银的表面所得的结果；
图23示出了通过ASE定性分析镀银表面后，再根据本发明黑氧化处理240秒的未处理的铜合金的镀有银的表面所得的结果；
图24的立体图示意性地示出了根据本发明具有氧化增强剂的黑氧化处理的方法；
图25的立体图示意性地示出了根据本发明在黑氧化处理溶液中阳极氧化的方法；
图26的图概述了不同铜氧化物层的傅立叶变换红外线光谱(FT-IR)的结果。
具体实施方式
本发明涉及导体衬底，树脂密封半导体器件及其制造方法，以及在其中封装有本发明的半导体器件的电子设备及其制造方法。现在将参考附图介绍本发明。然而，注意，本发明并不局限于下面的实施例。
本发明在于在其上安装半导体元件的导体衬底，导体衬底的至少安装半导体元件的部分被绝缘树脂密封。本发明的导体衬底可以通过本发明范围内的各种实施例体现。现在参考图3说明本发明，图3示出了使用本发明的导体衬底的半导体器件。
半导体器件10具有本发明称为“导体衬底”的引线框架1。虽然没有示出，如果半导体器件具有最外层由铜或其合金构成的散热片，则散热片可以被认为是本发明的导体衬底。特别地，在下面的说明书中参考引线框架说明导体衬底。然而，任何其它元件可以被作为导体衬底。
考虑到散热特性，导体衬底由金属元件构成，其最外层由铜或其合金构成。即，导体衬底基本上由铜或其合金构成，或基本上由非铜金属构成，但至少最外层由铜或其合金构成。对于后一种情况，非铜金属可以是例如FeNi合金。此外，在这种情况下，可以通过电镀或任何其它薄膜形成方法施加铜或其合金以形成最外层。
导体衬底通常为薄板，并可以通过压制工艺、蚀刻等制成引线框架或任何其它形状。
在本发明的导体衬底中，重要的是用含有氢氧化物的铜氧化物层至少覆盖导体衬底的一部分。在所示的半导体器件10中，用含有氢氧化物的铜氧化物层2覆盖导体衬底(引线框架)1的绝大部分，即，除了用于与外部单元连接的镀银层3。这样，通过用含有氢氧化物的铜氧化物层至少覆盖安装IC芯片部分的背面，或优选覆盖所述部分的整个表面，提高了密封树脂与引线框架的粘附力。含有氢氧化物的铜氧化物层2可以通过至少最外表面层由铜或其合金构成的导体衬底的表面处理形成，铜氧化物层2是在很短的时间内在低温下利用简单的方法形成的，且其层厚较小。
在本发明中，形成含有氢氧化物的铜氧化物层的表面处理基于导体衬底的特效或强制氧化，并优选通过下面两种方法中的一种或根据需要结合两种方法来实现所述表面处理。
(1)使用具有氧化增强剂的黑化处理溶液
表面处理通常只使用黑化处理溶液，这里特别称为‘黑氧化处理溶液’。然而，在本发明中，具有很强自还原性的氧化剂(在本发明中特别称为‘氧化增强剂’)被添加到黑氧化处理溶液中，然后，把导体衬底浸入含有氧化剂的黑氧化处理溶液。注意，这里使用的术语‘黑化’或‘黑氧化处理’意在表示在铜或其合金的表面上化学形成氧化层的转化处理。
(2)结合使用黑化处理溶液(黑氧化处理溶液)和阳极氧化
将导体衬底浸入黑氧化处理溶液并在溶液中阳极氧化导体衬底。
令人惊奇的是，这些表面处理方法中的任何一种可以在比传统黑化方法(浸入方法)的温度低的条件下进行，并可以在短时间内完成。实际上，表面处理步骤通常在大约50到80℃的相对低的温度下进行，并可以在大约1到20秒的短时间内完成。这是因为，本发明的发明人发现，在本发明的情况下，含有氢氧化物的铜氧化物薄层足够用于获得很强的粘附力，且氧化反应进行的很快。
此外，因为如上所述表面处理在短时间内完成，在导体衬底上电镀银层后，对例如引线焊接进行氧化处理不会污染镀银层。因此，通过内联工艺(in-line process)以环形或薄片的形式，可以对导体衬底和镀银的导体衬底进行氧化处理，相比于在传统黑化方法中采用浸入的氧化处理，不但降低了成本而且显著地提高了生产率。用于引线焊接的电镀层并不局限于镀银层，可以为诸如镀钯层或任何电镀层。
在引线框架1的预定位置安装半导体元件5。虽然没有示出，通常使用诸如粘附薄层或压键合(die-bonding)材料等任何键合物质把引线框架1和半导体元件5键合在一起。半导体元件5为例如IC芯片或LSI芯片。在所述的实施例中，安装了一个半导体元件5，然而，根据需要可以安装两个或多个半导体元件。可以安装任何有源元件或无源元件代替半导体元件或与半导体元件结合。即，在本发明的实施中，对安装半导体元件的种类没有限制。
半导体元件5具有经焊接引线8连接到引线框架1的镀银层3的外部连接端(没示出)。焊接引线8是由诸如金(Au)或铝(Al)构成的细线。这里，重要的是通过传统的黑化方法形成铜氧化物层时，镀银层3也被氧化，导致很难把例如Au引线8焊接到镀银层3上。与此相反，根据本发明，通过表面处理快速形成铜氧化物层。因此，镀银层3没有被不希望地氧化，因此，使用Au引线进行引线焊接方法没有任何问题。此外，根据需要可以使用倒装芯片(FC)方法代替所示的引线焊接方法。
在所示的半导体器件10中，包括安装半导体元件3的部分的绝大部分(半导体器件的功能部分)被绝缘树脂9填充或密封，并只暴露引线框架1的两端或外部引线部分。绝缘树脂9用来保护半导体器件10不受外部潮湿或震动，并包括只要对本发明的效果不产生负面影响的任何绝缘树脂。在本发明的实践中，使用在分子中含有羟基的树脂作为绝缘树脂以在含有氢氧化物的铜氧化物层(位于下面的层)和树脂之间有效地产生氢键合力。适合密封树脂的例子包括但不局限于环氧树脂、聚茚树脂、酚树脂和氯乙烯树脂。特别地，环氧树脂有利于本发明的实施，因为它在环氧树脂和导体衬底表面上形成的含有氢的铜氧化物层之间产生了很强的氢键合力，从而阻止了诸如树脂破裂或剥落的问题的发生。
下面将进一步详细说明根据本发明的含有氢氧化物的铜氧化物层的形成。
根据本发明，如上所述，可以通过使用其中添加氧化增强剂的黑氧化处理溶液或通过结合使用黑氧化处理溶液和阳极氧化，在短时间内形成薄的铜氧化物层。图4用来解释这些层形成方法，并示出了铜氧化物层的厚度，即通过不同的方法使用未处理的铜合金形成的氧化亚铜(Cu2O)层和氧化铜(CuO)层，所述方法包括：
1)传统的黑化方法，黑化10秒；
2)本发明的方法(使用含有添加的氧化增强剂的黑氧化处理溶液，处理5秒)；
3)本发明的方法(使用含有添加的氧化增强剂的黑氧化处理溶液，处理10秒)；
4)本发明的方法(结合使用黑氧化处理溶液和阳极氧化，处理2秒)；
5)本发明的方法(结合使用黑氧化处理溶液和阳极氧化，处理10秒)；以及
6)传统的黑化方法，黑化240秒。
通过阴极还原方法测量层厚。
从图4看出，对于在此之前广泛采用的传统的黑化方法，必须进行大约4分钟的处理才能获得用于改善粘附力所需大约0.6μm的层厚，此外，所需处理温度为大约100℃。然而，利用本发明的方法，满意的层厚在约0.1到0.15μm的范围内，在约70℃的低温区域，处理时间为约10秒。此外，利用本发明的方法，即使缩短处理时间，也可以改善粘附力并获得氧化层(Cu2O层)。所获得的氧化层具有约0.02到0.05μm的厚度并改善了树脂的粘附力，尽管所述厚度小于传统黑化方法黑化10秒所获得的Cu2O层的厚度0.05μm，如下面参考图8所作的解释。
根据本发明，可以在短时间内在所述层的最上部形成含有氢氧化物的铜氧化物层。这种机制可以很容易地通过图5A到5C理解，图5A到5C的截面图依次示出了根据本发明的方法形成含有氢氧化物的铜氧化物层的步骤。首先参考图5A，制备由铜(或其合金)构成的导体衬底1，然后对它进行氧化处理。然而，注意，在通常作为传统黑化溶液的基础的单碱性溶液中，由于铜以CuO2 2-的形式被溶解，不能进行氧化处理。在传统黑化溶液中，如果添加了氧化剂，可以通过这种氧化剂的氧化作用氧化铜。然而，为了获得足够高的氧化速率，需要在高温下进行处理，因为如果在低温下进行处理，溶解速率超过由氧化剂产生的氧化速率，从而不能形成良好的氧化层。
与此相反，根据本发明，在黑氧化处理溶液(碱性溶液，特别为含有强碱性化合物和氧化剂作为主要成分的碱性溶液)中添加了诸如高锰酸钠的具有很强自还原性的氧化增强剂，或可选择地，可以结合阳极氧化使用黑氧化处理溶液(碱性溶液)在低温下进行氧化处理。此外，由于在低温下进行氧化处理，溶解产生的CuO2 2-可以沉淀为氢氧化铜Cu(OH)2。
(1)使用添加氧化增强剂的黑氧化处理溶液
在反应的初始阶段，如图5B所示，在导体衬底1的上表面形成氧化亚铜Cu2O层21和氢氧化铜Cu(OH)2层23。这里，发生了下面两个反应。
反应(1)：2Cu+O2-→Cu2O+2e
反应(2)：Cu2O+O2-→2CuO+2e
这里，反应(1)的反应速率大于反应(2)的反应速率。因此，如图5C所示，形成了本发明要获得的复合氧化层，即三层结构，包括氧化亚铜Cu2O层21、氧化铜CuO层22和氢氧化铜Cu(OH)2层23。即，在形成Cu2O层和CuO层的同时，溶解铜形成的CuO2 2-与水分子发生了下面的反应：
CuO2 2-+2H2O→Cu(OH)2+2OH-从而形成了Cu(OH)2。此外，如图所示在位于下面的氧化铜层22上沉淀形成了Cu(OH)2。
(2)结合使用黑氧化处理溶液和阳极氧化
在反应的初始阶段，如图5B所示，在导体衬底1的上表面形成氧化亚铜Cu2O层21和氢氧化铜Cu(OH)2层23。这里，发生了下面的两个反应。
反应(1)：2Cu+H2O→Cu2O+2H++2e
反应(2)：Cu2O+H2O→2CuO+2H++2e
这里，反应(1)的反应速率大于反应(2)的反应速率。因此，如图5C所示，形成了本发明要获得的复合氧化层，即三层结构，包括氧化亚铜Cu2O层21、氧化铜CuO层22和氢氧化铜Cu(OH)2层23。即，在形成Cu2O层和CuO层的同时，溶解铜形成的CuO2 2-与阳极氧化产生的H+发生了下面的反应：
CuO2 2-+2H+→Cu(OH)2从而形成了Cu(OH)2。此外，如图所示在位于下面的氧化铜层22上沉淀形成了Cu(OH)2。
在本发明的实践中，通过使用诸如图24和25示意性示出的处理设备形成含有氢氧化物的铜氧化物层。图24示出了根据本发明在具有氧化增强剂的情况下进行黑氧化处理的处理设备。图25示出了根据本发明在黑氧化处理溶液中进行阳极氧化的处理设备。
首先，参考图24，处理设备50包括处理容器51和处理溶液52。可以通过所连接的导向辊53沿箭头方向传送浸入处理容器51的带状或薄片形导体衬底1。处理溶液保持在诸如70℃的溶液温度，且导体衬底1的滞留时间为大约5到20秒。即，通过调节导向辊53的旋转速率把处理导体衬底1的时间设置在大约5到20秒。
如前所述，处理溶液是通过把具有很强自还原性的氧化增强剂加入黑氧化处理溶液配制的，且它是强碱性化合物、氧化剂和氧化增强剂的混合物。这里使用的强碱性化合物不局限于特定的化合物，但是优选氢氧化钠或氢氧化钾。可以单独使用强碱性化合物，或是于两种或多种化合物混合。结合使用的氧化剂可以是通常用来制备黑氧化处理溶液的化合物中的一种，并不局限于任何特定的化合物，但优选例如次氯酸纳。根据本发明，对加入黑氧化处理溶液的氧化增强剂没有特别的限制，只要它具有很强的自还原性。然而，氧化增强剂优选为高锰酸钠、重铬酸钠或过二硫酸钠。氧化增强剂可以单独使用，或是于两种或多种物质混合。此外，除了强碱性化合物、氧化剂和氧化增强剂，可以把任何添加剂加入处理溶液。
处理溶液可以使用例如下面的成分和下面的处理条件。
亚氯酸纳(NaClO2)：5到100g/L
氢氧化钠(NaOH)：5到60g/L
磷酸三钠(Na3PO4)：0到200g/L
高锰酸钠(NaMnO4)：50到100g/L
处理条件：
溶液温度：约50到80℃
处理时间：约5到20秒
下面，参考图25，用于阳极氧化的处理设备50包括处理容器51和处理溶液52。可以通过所连接的导向辊53沿箭头方向传送浸入处理容器51的带状或薄片形导体衬底1。处理容器51进一步具有连接到整流器56上的两个电镀电极板(-)54和55用于阳极氧化。导向辊53也连接到整流器56以提供馈电辊(+)。用于阳极氧化的处理溶液保持在诸如70℃的溶液温度，且导体衬底1的滞留时间为约1到20秒。即，通过调节导向辊53的旋转速率把处理导体衬底1的时间设置在约1到20秒。阳极氧化所施加的电流可以是脉冲电流或直流电流，电流密度为约0.2到10A/dm2。
如上所述，用于阳极氧化的处理溶液本身可以与传统黑化溶液具有相同的成分，即含有作为主要成分的强碱性化合物和氧化剂。这里使用的强碱性化合物和氧化剂如上所述。此外，除了强碱性化合物和氧化剂，可以把任何添加剂加入处理溶液。
用于阳极氧化的处理溶液可以使用例如下面的成分和下面的处理条件。
亚氯酸纳(NaClO2)：0到100g/L
氢氧化钠(NaOH)：5到60g/L
磷酸三钠(Na3PO4)：0到200g/L
处理条件：
溶液温度：约50到80℃
处理时间：约1到20秒
电流密度：约0.2到10A/dm2
在本发明的半导体器件中，如上所述，通过氢键合力将最外表面由铜或其合金构成的导体衬底的含有氢氧化物的铜氧化物层与覆盖其表面的密封树脂键合，以获得强粘附力，从而使最终的半导体器件具有很高的可靠性。很容易通过图6理解本发明的氢键合力的产生，图6的截面图示意性地示出了在本发明的半导体器件中键合含有氢氧化物的铜氧化物层1和环氧树脂9的机制。通过键合氢和通过固化环氧树脂9形成的羟基(-OH)，含有氢氧化物的铜氧化物层中的氢氧化物产生了很强的粘附力。就本发明的发明人所知，在现有技术中没有提出通过铜氧化物中氢氧化物的结合来增强粘附力。
与此相反，对于传统的半导体器件，如图7示意性所示，在导体衬底(铜或其合金)的表面上的铜氧化物层1和环氧树脂9只是很弱地键合在一起，只产生了很弱的粘附力，从而不能消除诸如成型树脂的破裂和剥落的问题的发生。
此外，从化学结构角度出发，为了确保诸如氢键合力的产生，针对是否存在基于氢氧化物的羟基(-OH)，本发明的发明人使用傅立叶变换红外线光谱(FT-IR)观察了的不同的铜氧化物层。羟基(-OH)存在的确认证实了氢键合力的产生。配制下面四种铜氧化物层样品用于分析。
样品I：传统的黑化方法，黑化10秒
样品II：本发明的方法(使用添加氧化增强剂的黑氧化处理溶液，处理10秒)
样品III：本发明的方法(结合使用黑氧化处理溶液和阳极氧化，处理10秒)
样品IV：本发明的方法(结合使用黑氧化处理溶液和阳极氧化，处理120秒)
参考图26的分析结果，区域C代表由基于氢氧化物的-OH基(波长：约3400cm-1)产生的峰。在图26中，样品具有非常薄的铜氧化物层并显示出由-OH基产生的相对小的峰。然而，可以通过增加层厚(样品IV为放大的样品)证实氢氧化物的存在。
对于样品[(现有技术)，在铜氧化物层中不含氢氧化物，没有发现由-OH基产生的峰。然而，对于本发明的样品II，可以辨认出由-OH基产生的峰，虽然所述峰比较微弱。对于本发明的样品III，也可以辨认出由-OH基产生的峰，虽然与样品II类似所述峰比较微弱。为了确保是否可以在本发明的样品中可靠地观察到由-OH基产生的峰，本发明的发明人把阳极氧化时间延长到120秒以清楚地证实由-OH基产生的峰的存在，如样品IV。从上面的分析结果看出，很明显，由于在铜氧化物层中含有氢氧化物，利用本发明的方法形成的铜氧化层可以在铜氧化层和环氧树脂之间产生氢键合力。
图8示出了为了证实由氢键合力产生的强粘附力，对密封树脂的粘附力进行测试所得的结果。制备了下面七个导体衬底作为样品。
1)未处理的铜合金；
2)利用传统的黑化方法处理10秒的铜合金；
3)利用本发明的方法处理的铜合金(使用添加氧化增强剂的黑氧化处理溶液，处理5秒)；
4)利用本发明的方法处理的铜合金(使用添加氧化增强剂的黑氧化处理溶液，处理10秒)；
5)利用本发明的方法处理的铜合金(结合使用黑氧化处理溶液和阳极氧化，处理2秒)；
6)利用本发明的方法处理的铜合金(结合使用黑氧化处理溶液和阳极氧化，处理10秒)；以及
7)利用传统的黑化方法处理240秒的铜合金。
已经参考图4说明了铜氧化物层的厚度。各样品被树脂(环氧树脂)密封超过10.2mm2的面积。密封前和密封后所作的处理是在下面的测试条件A和B下进行的，并测量了密封树脂的粘附力(KgF)。注意，这里在密封前和密封后所施加的处理是考虑了半导体器件的实际生产而进行的；即，通过模拟安装芯片时刻的固化步骤和引线焊接步骤进行前处理，通过模拟焊料回流步骤进行后处理。
测试A：密封环氧树脂前不加热+密封后加热(300℃×10秒)
测试B：密封环氧树脂前加热(150℃×3小时+270℃×5分钟)+密封后加热(300℃×10秒)
通过图8的测试结果可以看出，利用传统方法，只有当增加层厚时，密封树脂的粘附力才与利用本发明的方法获得的粘附力差不多，然而，利用本发明的方法，甚至所述层具有较小厚度，也可以获得足够大的密封树脂的粘附力。
通过使用扫描电子显微镜(SEM，×10,000)和原子力显微镜(AFM，×10,000)，连同测试平均表面粗糙度Ra，本发明的发明人进一步观察了上述五种样品(测量范围：4μm2)的表面态。测量结果如图9到13所示。
图9-未处理的铜合金
图10-利用传统的黑化方法处理10秒的铜合金
图11-利用本发明的方法处理的铜合金(使用添加氧化增强剂的黑氧化处理溶液，处理10秒)
图12-利用本发明的方法处理的铜合金(结合使用黑氧化处理溶液和阳极氧化，处理10秒)
图13-利用传统的黑化方法处理240秒的铜合金
通过这些图可以看出，利用本发明的方法形成的含有氢氧化物的铜氧化物层由微针状晶体构成。针状晶体具有不大于0.5μm的粒度。
此外，本发明的方法可以避免发生下面的现象：在生产半导体器件的步骤和焊料回流步骤中添加到铜合金中的元素由于热产生聚集，以及密封树脂从导体衬底上剥落。这是因为利用传统方法形成的铜氧化物层具有隔离层，而利用本发明的方法形成的含有氢氧化物的铜氧化物层没有所述隔离层。现在将参考图14和15说明二者之间的不同。
当对未处理的铜合金进行热处理时，如图14连续所示，由于铜合金中包含的元素的原因形成了隔离层。首先，参考图14的步骤(A)，制备用作导体衬底1的铜合金。铜合金通常包含诸如Sn和Ni的元素作为添加剂。然后，当导体衬底1被加热时，在导体衬底的表面部分形成氧化亚铜(Cu2O)层21。这里，在导体衬底1中的铜(Cu)元素如所示均匀扩散。结果，如图14的步骤(C)所示，由于残留的添加元素形成了隔离层24。此外，在氧化亚铜(Cu2O)层21上形成了氧化铜(CuO)层22。当这样形成铜氧化物膜时，在导体衬底1上存在非常易碎的隔离层24，增加了密封树脂剥落(隔离层24剥落)这一严重问题发生的可能性。
然而，当根据本发明氧化未处理的铜合金时，可以形成一层含有氢氧化物的铜氧化物而不会由于热形成隔离层。即，当通过使用添加氧化增强剂的黑氧化处理溶液或结合使用黑氧化处理溶液和阳极氧化，氧化含有诸如Sn和Ni的元素作为添加剂的铜合金的导体衬底1时，如图15的步骤(A)所示，从导体衬底的所述侧依次形成了氧化亚铜(Cu2O)层21、氧化铜(CuO)层22和表面粗糙的含有氢氧化物的氢氧化铜层23。当在这种表面态下加热时，如图15的步骤(B)所示，由表面部分的粗糙度导致在导体衬底1中的铜(Cu)元素非均匀扩散。结果，即使添加的元素有剩余，如图15的步骤(C)所示，不会形成隔离层。因此，在利用本发明的方法形成的含有氢氧化物的氢氧化铜层23的情况下，半导体器件具有较强的耐热性，因为抑制了由隔离层的存在引起的密封树脂的剥落。
为了证实由添加到铜合金中的元素的聚集引起隔离层的形成，本发明的发明人通过俄歇电子光谱分析仪(AES)在深度方向分析了下面四种样品。这里使用的样品铜合金是含有痕量锡(Sn)的市场上可购得的产品(名称为‘MF202’)。加热条件是300℃×5分钟，使用氩气的蚀刻速率是26/min(SiO2)。
样品1：未处理的铜合金(MF202)
样品2：利用本发明的方法处理的铜合金(结合使用黑氧化处理溶液和阳极氧化，处理10秒)
样品3：利用本发明的方法处理的铜合金(使用添加氧化增强剂的黑氧化处理溶液，处理10秒)
样品4：利用传统的黑化方法处理10秒的铜合金
图16到19示出了AES分析样品1到4所得的结果。从图16(样品1)和图19(样品4)的Sn峰，可以得出这些传统的样品中形成了Sn隔离层。
然而，在图17(样品2)和图18(样品3)中，没有Sn峰，可以得出利用本发明没有形成Sn隔离层。
此外，当利用本发明的方法形成含有氢氧化物的铜氧化物层时，不像利用传统的方法形成铜氧化物层，在形成铜氧化物层的过程中没有污染镀银(Ag)层。为了证实此效应，本发明的发明人在部分镀Ag层的铜合金上形成铜氧化物层，并定性分析了与铜氧化物层相邻的镀Ag层以测定污染。这里使用的样品铜合金是含有痕量锡(Sn)的市场上可购得的产品(名称为‘MF202’)。
样品1：未处理的铜合金(MF202)
样品2：利用本发明的方法处理的铜合金(结合使用黑氧化处理溶液和阳极氧化，处理10秒)
样品3：利用本发明的方法处理的铜合金(使用添加氧化增强剂的黑氧化处理溶液，处理10秒)
样品4：利用传统的黑化方法处理240秒的铜合金
图20到23示出了AES分析样品1到4所得的结果。参考图23，对于样品4(现有技术)，清晰地存在由氧(O)负面影响所镀Ag产生的峰。然而，样品2和3(本发明)与样品1(未处理的铜合金)具有相同的图形，即没有氧(O)对所镀Ag的负面影响。
此外，与利用传统的方法形成的铜氧化物层相比，利用本发明的方法形成的含有氢氧化物的铜氧化物层具有极好的耐热性，且很好地粘附到位于下面的导体衬底上。为了证实此效应，根据下面的过程，通过使用下面的五个样品，本发明的发明人进行了胶带剥落测试。这里使用的作为导体衬底的铜合金是‘CDA194’(重量比分别为，Fe：2.35％；P：0.07％；Zn：0.12％；Cu：其余)，且尺寸为30×10mm。
样品A：未处理的铜合金(CDA194)
样品B：利用传统的黑化方法处理10秒的铜合金
样品C：利用本发明的方法处理的铜合金(使用添加氧化增强剂的黑氧化处理溶液，处理10秒)
样品D：利用本发明的方法处理的铜合金(结合使用黑氧化处理溶液和阳极氧化，处理10秒)
样品E：利用传统的黑化方法处理240秒的铜合金
各样品放置在加热到300℃的热板上，并在大气中被加热不同的时间(10分钟，15分钟，20分钟，25分钟，30分钟)。然后，将粘附性胶带(商标名为‘SCOTCHTM#810’，3M公司制造)施加到样品的表面以按照JIS H 8504(电镀粘附性测试方法-胶带测试)进行胶带剥落测试。所得的测试结果总结于下面的表1中。在表1中，○代表铜氧化物层没有剥落，△代表铜氧化物层部分剥落，×代表铜氧化物层全部剥落。
表1
根据本发明，从表1的测量结果可以看出，在高温下可以获得粘附性很好的含有氢氧化物的铜氧化物层。因此，甚至在较长的时间内加热温度高达300℃时，所述层也不会像传统的膜发生剥落。对于传统的层，例如，只有如样品E持续进行4分钟黑化方法形成的厚层才能获得与本发明差不多的粘附力。

Claims (51)

1.一种安放半导体元件的导体衬底，所述导体衬底的至少安放所述半导体元件的部分被绝缘树脂密封，其中所述导体衬底的最上表面层由铜或其合金构成，并用通过所述导体衬底的表面处理形成的含有氢氧化物的铜氧化物层覆盖部分或整个所述导体衬底，以及其中所述含有氢氧化物的铜氧化物层具有三层结构，从所述导体衬底的上表面起所述三层结构依次包括：氧化亚铜(Cu2O)层、氧化铜(CuO)层和氢氧化铜(Cu(OH)2)层。
2.根据权利要求1的导体衬底，其中所述导体衬底基本上由铜或其合金构成。
3.根据权利要求1的导体衬底，其中所述导体衬底基本上由非铜金属构成，且所述导体衬底的最上表面层由铜或其合金构成。
4.根据权利要求1到3中任何一个的导体衬底，其中所述表面处理是强制氧化处理，所述强制氧化处理是把所述导体衬底浸入添加具有很强自还原性的氧化剂的黑氧化处理溶液。
5.根据权利要求1到3中任何一个的导体衬底，其中所述表面处理是强制氧化处理，所述强制氧化处理是把所述导体衬底浸入黑氧化处理溶液时对所述导体衬底进行阳极氧化。
6.根据权利要求1到3中任何一个的导体衬底，其中所述绝缘树脂是在分子中含有羟基的树脂，并在所述含有羟基的树脂和所述含有氢氧化物的铜氧化物层之间产生了氢键合力。
7.根据权利要求6的导体衬底，其中含有羟基的树脂是环氧树脂。
8.根据权利要求1到3中任何一个的导体衬底，其中所述导体衬底是引线框架。
9.根据权利要求1到3中任何一个的导体衬底，其中所述含有氢氧化物的铜氧化物层至少覆盖了所述导体衬底除了引线部分的表面部分。
10.根据权利要求1到3中任何一个的导体衬底，其中所述含有氢氧化物的铜氧化物层覆盖了所述导体衬底的整个表面。
11.根据权利要求1到3中任何一个的导体衬底，其中所述导体衬底是散热片。
12.根据权利要求1到3中任何一个的导体衬底，其中所述含有氢氧化物的铜氧化物层的厚度在0.02到0.2μm范围内。
13.根据权利要求1到3中任何一个的导体衬底，其中在高温条件下处理时在所述导体衬底和所述含有氢氧化物的铜氧化物层之间没有形成隔离层。
14.根据权利要求1到3中任何一个的导体衬底，其中所述含有氢氧化物的铜氧化物层由粒度不大于0.5μm的针状晶体构成。
15.一种半导体器件，其中在权利要求1到14的任何一个中介绍的导体衬底的预定部分上至少安放一个半导体元件，且所述导体衬底被绝缘树脂密封。
16.根据权利要求15的半导体器件，其中所述导体衬底基本上被所述绝缘树脂密封。
17.根据权利要求15或16的半导体器件，其中使用焊料把所述半导体器件安放在安放衬底上。
18.根据权利要求17的半导体器件，其中所述焊料是无铅焊料。
19.一种生产安放半导体元件的导体衬底的方法，包括处理最上表面层由铜或其合金构成的导体衬底的表面的步骤，以用含有氢氧化物的铜氧化物层覆盖所述导体衬底的部分或整个表面，接着用绝缘树脂至少密封所述导体衬底的安放所述半导体元件的部分，其中所述处理表面的步骤是通过把所述导体衬底浸入添加具有很强自还原性的氧化剂的黑氧化处理溶液进行，以及其中所述含有氢氧化物的铜氧化物层具有三层结构，从所述导体衬底的上表面起所述三层结构依次包括：氧化亚铜(Cu2O)层、氧化铜(CuO)层和氢氧化铜(Cu(OH)2)层。
20.根据权利要求19的生产安放半导体元件的导体衬底的方法，其中所述导体衬底基本上由铜或其合金构成。
21.根据权利要求19的生产安放半导体元件的导体衬底的方法，其中所述导体衬底基本上由非铜金属构成，且所述导体衬底的最上表面层由铜或其合金构成。
22.根据权利要求19的生产安放半导体元件的导体衬底的方法，其中所述黑氧化处理溶液是强碱性化合物和氧化剂的混合物。
23.根据权利要求19或22的生产安放半导体元件的导体衬底的方法，其中所述具有很强自还原性的氧化剂为高锰酸钠、重铬酸钠、过二硫酸钠、或他们的混合物。
24.根据权利要求19到22中任何一个的生产安放半导体元件的导体衬底的方法，其中所述处理表面的步骤在50到80℃的温度下进行1到20秒。
25.根据权利要求19到22中任何一个的生产安放半导体元件的导体衬底的方法，其中所述绝缘树脂是分子中含有羟基的树脂，从而在所述含有羟基的树脂和所述含有氢氧化物的铜氧化物层之间产生氢键合力。
26.根据权利要求25的生产安放半导体元件的导体衬底的方法，其中含有羟基的树脂是环氧树脂。
27.根据权利要求19到22中任何一个的生产安放半导体元件的导体衬底的方法，其中所述导体衬底是引线框架。
28.根据权利要求19到22中任何一个的生产安放半导体元件的导体衬底的方法，其中所述含有氢氧化物的铜氧化物层至少覆盖了所述导体衬底除了引线部分的表面部分。
29.根据权利要求19到22中任何一个的生产安放半导体元件的导体衬底的方法，其中所述含有氢氧化物的铜氧化物层覆盖了所述导体衬底的整个表面。
30.根据权利要求19到22中任何一个的生产安放半导体元件的导体衬底的方法，其中所述导体衬底是散热片。
31.根据权利要求19到22中任何一个的生产安放半导体元件的导体衬底的方法，其中所述含有氢氧化物的铜氧化物层的厚度在0.02到0.2μm范围内。
32.根据权利要求19到22中任何一个的生产安放半导体元件的导体衬底的方法，其中在高温条件下处理时在所述导体衬底和所述含有氢氧化物的铜氧化物层之间没有形成隔离层。
33.根据权利要求19到22中任何一个的生产安放半导体元件的导体衬底的方法，其中所述含有氢氧化物的铜氧化物层由粒度不大于0.5μm的针状晶体构成。
34.一种生产半导体器件的方法，所述方法包括利用权利要求19到33中任何一个的所述方法在导体衬底上形成含有氢氧化物的铜氧化物层的步骤，接着把半导体元件安放在所述导体衬底的预定位置，电连接所述半导体元件和所述导体衬底，以及用绝缘树脂至少密封所述导体衬底的安放所述半导体元件的部分。
35.根据权利要求34的生产半导体器件的方法，其中所述导体衬底基本上被所述绝缘树脂密封。
36.一种生产安放半导体元件的导体衬底的方法，包括处理最上表面层由铜或其合金构成的导体衬底的表面的步骤，以用含有氢氧化物的铜氧化物层覆盖所述导体衬底的部分或整个表面，接着用绝缘树脂至少密封所述导体衬底的安放所述半导体元件的部分，其中所述处理表面的步骤是把所述导体衬底浸入黑氧化处理溶液时进行阳极氧化，以及其中所述含有氢氧化物的铜氧化物层具有三层结构，从所述导体衬底的上表面起所述三层结构依次包括：氧化亚铜(Cu2O)层、氧化铜(CuO)层和氢氧化铜(Cu(OH)2)层。
37.根据权利要求36的生产安放半导体元件的导体衬底的方法，其中所述导体衬底基本上由铜或其合金构成。
38.根据权利要求36的生产安放半导体元件的导体衬底的方法，其中所述导体衬底基本上由非铜金属构成，且所述导体衬底的最上表面层由铜或其合金构成。
39.根据权利要求36的生产安放半导体元件的导体衬底的方法，其中所述黑氧化处理溶液是强碱性化合物和氧化剂的混合物。
40.根据权利要求36到39中任何一个的生产安放半导体元件的导体衬底的方法，其中所述处理表面的步骤在50到80℃的温度下进行1到20秒。
41.根据权利要求36到39中任何一个的生产安放半导体元件的导体衬底的方法，其中所述绝缘树脂是分子中含有羟基的树脂，从而在所述含有羟基的树脂和所述含有氢氧化物的铜氧化物层之间产生氢键合力。
42.根据权利要求41的生产安放半导体元件的导体衬底的方法，其中含有羟基的树脂是环氧树脂。
43.根据权利要求36到39中任何一个的生产安放半导体元件的导体衬底的方法，其中所述导体衬底是引线框架。
44.根据权利要求36到39中任何一个的生产安放半导体元件的导体衬底的方法，其中所述含有氢氧化物的铜氧化物层至少覆盖了所述导体衬底除了引线部分的表面部分。
45.根据权利要求36到39中任何一个的生产安放半导体元件的导体衬底的方法，其中所述含有氢氧化物的铜氧化物层覆盖了所述导体衬底的整个表面。
46.根据权利要求36到39中任何一个的生产安放半导体元件的导体衬底的方法，其中所述导体衬底是散热片。
47.根据权利要求36到39中任何一个的生产安放半导体元件的导体衬底的方法，其中所述含有氢氧化物的铜氧化物层的厚度在0.02到0.2μm范围内。
48.根据权利要求36到39中任何一个的生产安放半导体元件的导体衬底的方法，其中在高温条件下处理时在所述导体衬底和所述含有氢氧化物的铜氧化物层之间没有形成隔离层。
49.根据权利要求36到39中任何一个的生产安放半导体元件的导体衬底的方法，其中所述含有氢氧化物的铜氧化物层由粒度不大于0.5μm的针状晶体构成。
50.一种生产半导体器件的方法，所述方法包括利用权利要求36到49中任何一个的所述方法在导体衬底上形成含有氢氧化物的铜氧化物层的步骤，接着把半导体元件安放在所述导体衬底的预定位置，电连接所述半导体元件和所述导体衬底，以及用绝缘树脂至少密封所述导体衬底的安放所述半导体元件的部分。
51.根据权利要求50的生产半导体器件的方法，其中所述导体衬底基本上被所述绝缘树脂密封。
CN200410033875A 2003-04-16 2004-04-15 导体衬底，半导体器件及其制造方法 Expired - Lifetime CN100592501C (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
JP2003112050 2003-04-16
JP112050/2003 2003-04-16
JP2004044896A JP3883543B2 (ja) 2003-04-16 2004-02-20 導体基材及び半導体装置
JP044896/2004 2004-02-20

Publications (2)

Publication Number Publication Date
CN1538518A CN1538518A (zh) 2004-10-20
CN100592501C true CN100592501C (zh) 2010-02-24

Family

ID=32911482

Family Applications (1)

Application Number Title Priority Date Filing Date
CN200410033875A Expired - Lifetime CN100592501C (zh) 2003-04-16 2004-04-15 导体衬底，半导体器件及其制造方法

Country Status (7)

Country Link
US (2) US7301226B2 (zh)
EP (2) EP1469514B1 (zh)
JP (1) JP3883543B2 (zh)
KR (2) KR101089201B1 (zh)
CN (1) CN100592501C (zh)
MY (1) MY136745A (zh)
TW (1) TWI353043B (zh)

Families Citing this family (32)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7166543B2 (en) * 2004-08-30 2007-01-23 Micron Technology, Inc. Methods for forming an enriched metal oxide surface for use in a semiconductor device
JP2006073825A (ja) * 2004-09-02 2006-03-16 Toshiba Corp 半導体装置及びその実装方法
US20060125062A1 (en) * 2004-12-15 2006-06-15 Zuniga-Ortiz Edgar R Semiconductor package having improved adhesion and solderability
JP4857594B2 (ja) * 2005-04-26 2012-01-18 大日本印刷株式会社 回路部材、及び回路部材の製造方法
EP1924393A1 (en) * 2005-08-24 2008-05-28 Fry's Metals Inc. Reducing joint embrittlement in lead-free soldering processes
US20090146280A1 (en) * 2005-11-28 2009-06-11 Dai Nippon Printing Co., Ltd. Circuit member, manufacturing method of the circuit member, and semiconductor device including the circuit member
DE102006022254B4 (de) * 2006-05-11 2008-12-11 Infineon Technologies Ag Halbleiterbauteil mit in Kunststoffgehäusemasse eingebetteten Halbleiterbauteilkomponenten, Anordnung für eine Mehrzahl von Halbleiterbauteilen und Verfahren zur Herstellung von Halbleiterbauteilen
WO2008073485A2 (en) * 2006-12-12 2008-06-19 Quantum Leap Packaging, Inc. Plastic electronic component package
KR101102891B1 (ko) * 2007-09-04 2012-01-10 삼성전자주식회사 배선구조 및 이를 이용한 박막 트랜지스터
US8129229B1 (en) 2007-11-10 2012-03-06 Utac Thai Limited Method of manufacturing semiconductor package containing flip-chip arrangement
JP4870699B2 (ja) * 2008-03-10 2012-02-08 日立ビアメカニクス株式会社 銅の表面処理方法およびプリント配線板の表面処理方法
JP5415106B2 (ja) * 2008-03-21 2014-02-12 住友化学株式会社 樹脂パッケージの製造方法
JP5247626B2 (ja) * 2008-08-22 2013-07-24 住友化学株式会社 リードフレーム、樹脂パッケージ、半導体装置及び樹脂パッケージの製造方法
US20120028011A1 (en) * 2010-07-27 2012-02-02 Chong Pyung An Self-passivating mechanically stable hermetic thin film
KR101222809B1 (ko) * 2011-06-16 2013-01-15 삼성전기주식회사 전력 모듈 패키지 및 그 제조방법
JP2013131595A (ja) * 2011-12-21 2013-07-04 Hitachi Ltd 金属部材と樹脂の接合方法およびその接合体
US10522444B2 (en) * 2013-03-11 2019-12-31 Taiwan Semiconductor Manufacturing Company, Ltd. Surface treatment method and apparatus for semiconductor packaging
KR101538543B1 (ko) * 2013-08-13 2015-07-22 앰코 테크놀로지 코리아 주식회사 반도체 디바이스 및 그 제조 방법
JP6653139B2 (ja) * 2015-07-24 2020-02-26 株式会社三井ハイテック リードフレーム及びその製造方法
JP6415424B2 (ja) * 2015-12-17 2018-10-31 アトテック ドイチェランド ゲーエムベーハー 金属表面を処理する方法と、この方法によって形成された装置
CN106226342A (zh) * 2016-07-13 2016-12-14 博罗县精汇电子科技有限公司 一种用于pi高温胶带的掉胶检验方法
US20180076118A1 (en) * 2016-09-09 2018-03-15 Advanced Semiconductor Engineering, Inc. Semiconductor device package
CN106856179A (zh) * 2017-01-20 2017-06-16 深圳市环基实业有限公司 一种新型集成电路封装工艺
CN107068577B (zh) * 2017-01-23 2020-01-17 深圳市环基实业有限公司 一种集成电路封装工艺
CN106653624B (zh) * 2017-01-23 2019-10-25 深圳市环基实业有限公司 一种稳固芯片的封装工艺
JP6863819B2 (ja) * 2017-05-11 2021-04-21 大口マテリアル株式会社 リードフレーム及びその製造方法
US20200176341A1 (en) * 2017-05-19 2020-06-04 Beji Sasaki Electronic component mounting substrate and method of manufacturing the same
JP6892796B2 (ja) 2017-07-07 2021-06-23 新光電気工業株式会社 電子部品装置及びその製造方法
JP7016677B2 (ja) * 2017-11-21 2022-02-07 新光電気工業株式会社 リードフレーム、半導体装置、リードフレームの製造方法
JP7170498B2 (ja) * 2018-10-24 2022-11-14 株式会社三井ハイテック リードフレーム、及びリードフレームパッケージ
JP7304145B2 (ja) 2018-11-07 2023-07-06 新光電気工業株式会社 リードフレーム、半導体装置及びリードフレームの製造方法
IT201900009585A1 (it) * 2019-06-20 2020-12-20 St Microelectronics Srl Procedimento per fabbricare dispositivi a semiconduttore e dispositivo a semiconduttore corrispondente

Family Cites Families (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5741379A (en) 1980-08-27 1982-03-08 Mitsui Mining & Smelting Co Ltd Blackening method for copper or copper alloy
US4512818A (en) * 1983-05-23 1985-04-23 Shipley Company Inc. Solution for formation of black oxide
JPS6092842A (ja) * 1983-10-27 1985-05-24 日立電線株式会社 銅張積層板の製造方法
JPS60201651A (ja) * 1984-03-26 1985-10-12 Hitachi Cable Ltd 半導体用リ−ドフレ−ム
JPS6421083U (zh) 1987-07-29 1989-02-02
US4888449A (en) 1988-01-04 1989-12-19 Olin Corporation Semiconductor package
US4997722A (en) * 1989-07-10 1991-03-05 Edward Adler Composition and method for improving adherence of copper foil to resinous substrates
JPH03295262A (ja) 1990-04-13 1991-12-26 Mitsubishi Electric Corp リードフレームおよびその製造方法
US5861076A (en) * 1991-07-19 1999-01-19 Park Electrochemical Corporation Method for making multi-layer circuit boards
JPH05317807A (ja) 1992-05-22 1993-12-03 Mitsubishi Electric Corp 樹脂コーティング銅系材料の製造方法
US5459103A (en) 1994-04-18 1995-10-17 Texas Instruments Incorporated Method of forming lead frame with strengthened encapsulation adhesion
KR100266726B1 (ko) * 1995-09-29 2000-09-15 기타지마 요시토시 리드프레임과 이 리드프레임을 갖춘 반도체장치
KR0178255B1 (ko) * 1995-11-17 1999-03-20 황인길 Bga 반도체 패키지의 pcb캐리어 프레임 및 그 제조방법
JPH09148509A (ja) * 1995-11-22 1997-06-06 Goto Seisakusho:Kk 半導体装置用リードフレーム及びその表面処理方法
US5785791A (en) * 1997-05-05 1998-07-28 Motorola, Inc. Method of manufacturing semiconductor component
JPH11145352A (ja) 1997-11-04 1999-05-28 Sumitomo Metal Mining Co Ltd ヒートスプレッダー
JPH11211376A (ja) 1998-01-27 1999-08-06 Mitsubishi Materials Corp 伝熱部材及びその製造方法
JP2001210776A (ja) * 2000-01-24 2001-08-03 Fujitsu Ltd 半導体装置とその製造方法及びリードフレームとその製造方法
JP4381574B2 (ja) * 2000-08-17 2009-12-09 日鉱金属株式会社 積層板用銅合金箔
JP3505135B2 (ja) 2000-08-30 2004-03-08 株式会社日鉱マテリアルズ 銅の表面処理方法
US6743303B2 (en) * 2000-11-02 2004-06-01 Shipley Company, L.L.C. Process for treating adhesion promoted metal surfaces with an organo-silcon post-treatment
JP3879410B2 (ja) 2001-02-06 2007-02-14 凸版印刷株式会社 リードフレームの製造方法
JP2002299538A (ja) * 2001-03-30 2002-10-11 Dainippon Printing Co Ltd リードフレーム及びそれを用いた半導体パッケージ
US20020152596A1 (en) * 2001-04-18 2002-10-24 Ruddy Steve A. Method and apparatus for manufacturing hinges
JP3566269B2 (ja) * 2002-06-07 2004-09-15 富士通株式会社 リードフレーム及びその製造方法、及び半導体装置。

Also Published As

Publication number Publication date
KR20110010832A (ko) 2011-02-07
EP1833089A2 (en) 2007-09-12
EP1469514A2 (en) 2004-10-20
TW200501340A (en) 2005-01-01
US7301226B2 (en) 2007-11-27
EP1469514A3 (en) 2005-07-13
CN1538518A (zh) 2004-10-20
KR101089201B1 (ko) 2011-12-02
US20070085178A1 (en) 2007-04-19
KR101121117B1 (ko) 2012-03-22
EP1469514B1 (en) 2016-11-23
EP1833089B1 (en) 2014-12-17
US20040207056A1 (en) 2004-10-21
JP3883543B2 (ja) 2007-02-21
EP1833089A3 (en) 2010-04-14
KR20040090452A (ko) 2004-10-25
JP2004332105A (ja) 2004-11-25
MY136745A (en) 2008-11-28
TWI353043B (en) 2011-11-21
US7524702B2 (en) 2009-04-28

Similar Documents

Publication Publication Date Title
CN100592501C (zh) 导体衬底，半导体器件及其制造方法
US10978418B2 (en) Method of forming an electrical contact and method of forming a chip package with a metal contact structure and protective layer
EP1480270B1 (en) Packaging component and semiconductor package
US5343073A (en) Lead frames having a chromium and zinc alloy coating
US6034422A (en) Lead frame, method for partial noble plating of said lead frame and semiconductor device having said lead frame
US5540378A (en) Method for the assembly of an electronic package
US6519845B1 (en) Wire bonding to dual metal covered pad surfaces
Zheng Study of copper applications and effects of copper oxidation in microelectronic package
US5573845A (en) Superficial coating layer having acicular structures for electrical conductors
US4765528A (en) Plating process for an electronic part
KR20010076196A (ko) 반도체 장치와 그 제조방법 및 리드 프레임과 그 제조방법
JP4740773B2 (ja) リードフレーム、半導体装置及びリードフレームの製造方法
JP4307473B2 (ja) 導体基材及び半導体装置の製造方法
JP2006196920A5 (zh)
JPH09181469A (ja) 電子部品搭載用基板の製造方法
JPH09331015A (ja) 半導体パッケージ及びその製造方法
JPH0288793A (ja) 気密端子のメッキ方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
CX01 Expiry of patent term

Granted publication date: 20100224

CX01 Expiry of patent term