CN100414703C - 一种制造半导体器件的方法 - Google Patents

一种制造半导体器件的方法 Download PDF

Info

Publication number
CN100414703C
CN100414703C CNB2004100379936A CN200410037993A CN100414703C CN 100414703 C CN100414703 C CN 100414703C CN B2004100379936 A CNB2004100379936 A CN B2004100379936A CN 200410037993 A CN200410037993 A CN 200410037993A CN 100414703 C CN100414703 C CN 100414703C
Authority
CN
China
Prior art keywords
semiconductor chip
chip
binding material
semiconductor
semiconductor device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CNB2004100379936A
Other languages
English (en)
Other versions
CN1574346A (zh
Inventor
东野朋子
铃木一成
宫崎忠一
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Electronics Corp
Original Assignee
Renesas Technology Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Renesas Technology Corp filed Critical Renesas Technology Corp
Publication of CN1574346A publication Critical patent/CN1574346A/zh
Application granted granted Critical
Publication of CN100414703C publication Critical patent/CN100414703C/zh
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L24/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H01L2224/05554—Shape in top view being square
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/2612—Auxiliary members for layer connectors, e.g. spacers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/2612—Auxiliary members for layer connectors, e.g. spacers
    • H01L2224/26122—Auxiliary members for layer connectors, e.g. spacers being formed on the semiconductor or solid-state body to be connected
    • H01L2224/26145—Flow barriers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/27—Manufacturing methods
    • H01L2224/27011—Involving a permanent auxiliary member, i.e. a member which is left at least partly in the finished device, e.g. coating, dummy feature
    • H01L2224/27013—Involving a permanent auxiliary member, i.e. a member which is left at least partly in the finished device, e.g. coating, dummy feature for holding or confining the layer connector, e.g. solder flow barrier
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/291—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/29101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/291—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/29101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/29111—Tin [Sn] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/2919—Material with a principal constituent of the material being a polymer, e.g. polyester, phenolic based polymer, epoxy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/29198—Material with a principal constituent of the material being a combination of two or more materials in the form of a matrix with a filler, i.e. being a hybrid material, e.g. segmented structures, foams
    • H01L2224/29199—Material of the matrix
    • H01L2224/2929—Material of the matrix with a principal constituent of the material being a polymer, e.g. polyester, phenolic based polymer, epoxy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/29198—Material with a principal constituent of the material being a combination of two or more materials in the form of a matrix with a filler, i.e. being a hybrid material, e.g. segmented structures, foams
    • H01L2224/29298—Fillers
    • H01L2224/29299—Base material
    • H01L2224/293—Base material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/3201—Structure
    • H01L2224/32012—Structure relative to the bonding area, e.g. bond pad
    • H01L2224/32014—Structure relative to the bonding area, e.g. bond pad the layer connector being smaller than the bonding area, e.g. bond pad
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
    • H01L2224/48465—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond the other connecting portion not on the bonding area being a wedge bond, i.e. ball-to-wedge, regular stitch
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49175—Parallel arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/83009—Pre-treatment of the layer connector or the bonding area
    • H01L2224/83051—Forming additional members, e.g. dam structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8319—Arrangement of the layer connectors prior to mounting
    • H01L2224/83192—Arrangement of the layer connectors prior to mounting wherein the layer connectors are disposed only on another item or body to be connected to the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838—Bonding techniques
    • H01L2224/8385—Bonding techniques using a polymer adhesive, e.g. an adhesive based on silicone, epoxy, polyimide, polyester
    • H01L2224/83855—Hardening the adhesive by curing, i.e. thermosetting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838—Bonding techniques
    • H01L2224/8385—Bonding techniques using a polymer adhesive, e.g. an adhesive based on silicone, epoxy, polyimide, polyester
    • H01L2224/8388—Hardening the adhesive by cooling, e.g. for thermoplastics or hot-melt adhesives
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/852—Applying energy for connecting
    • H01L2224/85201—Compression bonding
    • H01L2224/85205—Ultrasonic bonding
    • H01L2224/85207—Thermosonic bonding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
    • H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92247—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/0651—Wire or wire-like electrical connections from device to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06575—Auxiliary carrier between devices, the carrier having no electrical connection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06582—Housing for the assembly, e.g. chip scale package [CSP]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00013—Fully indexed content
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01004—Beryllium [Be]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01015—Phosphorus [P]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/0102—Calcium [Ca]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01046—Palladium [Pd]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/0105—Tin [Sn]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01074—Tungsten [W]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/0132—Binary Alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/0132—Binary Alloys
    • H01L2924/01322—Eutectic Alloys, i.e. obtained by a liquid transforming into two solid phases
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/06—Polymers
    • H01L2924/0665—Epoxy resin
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/06—Polymers
    • H01L2924/078—Adhesive characteristics other than chemical
    • H01L2924/07802—Adhesive characteristics other than chemical not being an ohmic electrical conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/1015—Shape
    • H01L2924/10155—Shape being other than a cuboid
    • H01L2924/10158—Shape being other than a cuboid at the passive surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/102—Material of the semiconductor or solid state bodies
    • H01L2924/1025—Semiconducting materials
    • H01L2924/10251—Elemental semiconductors, i.e. Group IV
    • H01L2924/10253—Silicon [Si]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1517—Multilayer substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/156—Material
    • H01L2924/1579—Material with a principal constituent of the material being a polymer, e.g. polyester, phenolic based polymer, epoxy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress
    • H01L2924/3511—Warping

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Die Bonding (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)
  • Wire Bonding (AREA)

Abstract

一种在安装基底上堆叠多个半导体芯片的半导体器件，其中增强半导体器件的各个芯片的粘附性能，由此增强半导体器件的可靠性。在安装基底上的半导体芯片安装区涂敷由主要具有热固性能的树脂形成的粘结材料。在将半导体芯片安装在粘结材料上之后，通过热处理固化粘结材料。当这些部分自然地冷却至常温时，由于安装基底和半导体芯片之间的α值的差，安装基底等以凸形翘曲。但是，通过引线键合连接焊盘P1和焊盘PA，此后由具有热塑性能的树脂形成的粘结材料层叠到半导体芯片。然后，通过热压键合处理将间隔芯片键合到粘结材料。由此，由于在执行热压键合处理的时候产生的热量，安装基底和半导体芯片变得基本上平坦，由此增强了半导体芯片和间隔芯片的粘着力。

Description

一种制造半导体器件的方法
本申请要求2003年5月30日递交的日本专利申请JP2003-154840的优先权，由此将其内容通过参考引入本申请。
技术领域
本发明涉及一种半导体器件及其制造技术，更具体地说涉及有效地应用于在其安装基底上安装多个半导体芯片的半导体器件的技术。
背景技术
为了实现半导体器件的多功能、高集成度和微型化，提出了一种其中在安装基底上三维地安装多个半导体芯片的堆叠封装。
而且，在某些存储器产品等中，针对高集成度，堆叠多个相同的半导体芯片。
例如，在下面的专利文献1或2中，公开了一种在其上堆叠具有相同尺寸的半导体IC元件的芯片-堆叠-型封装元件及其制造方法。
[专利文献1]
日本未经审查的专利公开JP 2003-78106(图1)
[专利文献2]
日本未经审查的专利公开平6(1994)-244360(图1)
发明内容
本发明的发明人做了大量的工作用于研制一个封装内堆叠多个半导体芯片(元件，片状器件)的BGA(球栅阵列)和CSP(芯片尺寸封装)。
尽管粘结材料用于在安装基底上安装半导体芯片，但是在堆叠多个半导体芯片的时候发现有缺陷的粘附。
这种有缺陷的粘附发生是由于下面的原因。在将半导体芯片安装在安装基底上的时候，当使用膏剂形式的树脂(粘结材料)时，执行用于固化树脂的热处理。这里，当环境温度从固化温度回到室温时，安装基底(例如由玻璃环氧树脂制成)和半导体芯片(例如，由硅制成)收缩。由于这些材料之间的热膨胀系数(α)的差别，在安装基底和半导体芯片上产生翘曲。据发现当另一个半导体芯片还堆叠在以此方式翘曲的半导体芯片上时，难以确保粘着力。而且，还发现这种翘曲成为半导体芯片剥离或倾斜的原因。这里，之后结合图14和图15进一步详细说明这些缺点。
由此，本发明的发明人主要关注堆叠多个半导体芯片时使用的粘结材料和通过考虑半导体器件的装配工艺、待堆叠的半导体芯片的尺寸等研究用于增强半导体芯片的粘着力的技术。
这里，在本发明完成之后，本发明的发明人进行了现有技术检索并发现了上述专利文献1和2。
尽管在上述专利文献1中列举多种材料作为粘结材料，但是没有发现关于各种粘结材料的性能以及用于半导体器件的各个装配阶段的粘结材料的选择性使用的描述。
而且，本发明的发明人通过半导体芯片的形状设计研究了可以实现半导体器件的进一步微型化和制造步骤的进一步简化的半导体器件的结构及其制造方法。
本发明的目的是增强具有多个芯片的半导体器件的可靠性。
本发明的另一个目的是实现具有多个半导体芯片的半导体器件的微型化或高-密度封装。
通过本说明书和附图的描述，本发明的上述及其他目的和新颖性特点变得明显。
为了简要地说明在本说明书中公开的本发明中的代表性发明，将它们说明如下。
本发明的一种制造半导体器件的方法，包括以下步骤：(a)通过第一粘结材料在安装基底上安装第一半导体芯片，(b)在步骤(a)之后通过热处理固化第一粘结材料将第一半导体芯片固定到安装基底，以及(c)在步骤(b)之后，在第一半导体芯片上方安装第二半导体芯片，其中在第一半导体芯片的表面制得比通过施加热量到安装基底和第一半导体芯片之前的状态更平的状态下，通过第二粘结材料将第二半导体芯片粘附到第一半导体芯片。
在本发明的半导体器件中，其中在安装基底上至少堆叠第一和第二半导体芯片，(a)通过主要包括热固性能的树脂固定直接安装在安装基底之上的第一半导体芯片，以及(b)通过主要由热塑性能的树脂固定安装在第一半导体芯片上的第二半导体芯片。
本发明的半导体器件的制造方法，包括以下步骤：(a)通过主要包括热固性能的树脂在安装基底上安装在其背表面的外周边部分具有切口部分以及在背表面的中心部分形成凸出部分的半导体芯片；以及(b)在步骤(a)之后通过使用热处理固化树脂，将半导体芯片固定到安装基底。
本发明的半导体器件，包括：(a)安装基底；(b)在安装基底上安装的半导体芯片，半导体芯片在其背表面的外周边部分具有切口部分以及在背表面的中心部分上形成凸出部分；以及(c)树脂，主要具有热固性能，形成在安装基底和半导体芯片之间。
附图说明
图1示出了根据本发明的实施例1的半导体器件的制造步骤的基本部分的剖面图；
图2示出了根据本发明的实施例1的半导体器件的制造步骤的基本部分的剖面图；
图3示出了根据本发明的实施例1的半导体器件的制造步骤的基本部分的剖面图。
图4示出了根据本发明的实施例1的半导体器件的制造步骤的基本部分的剖面图；
图5示出了根据本发明的实施例1的半导体器件的制造步骤的基本部分的剖面图；
图6示出了根据本发明的实施例1的半导体器件的制造步骤的基本部分的剖面图；
图7示出了根据本发明的实施例1的半导体器件的制造步骤的基本部分的剖面图；
图8示出了根据本发明的实施例1的半导体器件的制造步骤的基本部分的剖面图；
图9示出了根据本发明的实施例1的半导体器件的制造步骤的基本部分的剖面图；
图10示出了根据本发明的实施例1的半导体器件的制造步骤的基本部分的剖面图；
图11示出了根据本发明的实施例1的半导体器件的制造步骤的基本部分的剖面图；
图12示出了根据本发明的实施例1的半导体器件的制造步骤的基本部分的剖面图；
图13示出了根据本发明的实施例1的半导体器件的制造步骤的基本部分的剖面图；
图14示出了半导体器件的制造方法的基本部分的剖面图，用于示出本发明的实施例1的效果；
图15示出了半导体器件的制造方法的基本部分的剖面图，用于示出本发明的实施例1的效果；
图16示出了根据本发明的实施例2的半导体器件的制造步骤的基本部分的剖面图；
图17示出了根据本发明的实施例2的半导体器件的制造步骤的基本部分的剖面图；
图18示出了根据本发明的实施例2的半导体器件的制造步骤的基本部分的剖面图；
图19示出了根据本发明的实施例2的半导体器件的制造步骤的基本部分的剖面图；
图20示出了根据本发明的实施例2的半导体器件的制造步骤的基本部分的剖面图；
图21示出了根据本发明的实施例2的半导体器件的制造步骤的基本部分的剖面图；
图22示出了根据本发明的实施例2的半导体器件的制造步骤的基本部分的剖面图；
图23示出了根据本发明的实施例2的半导体器件的制造步骤的基本部分的剖面图；
图24示出了根据本发明的实施例2的半导体器件的制造步骤的基本部分的剖面图；
图25示出了根据本发明的实施例2的半导体器件的制造步骤的基本部分的剖面图；
图26示出了根据本发明的实施例2的半导体器件的制造步骤的基本部分的剖面图；
图27示出了根据本发明的实施例2的半导体器件的制造步骤的基本部分的剖面图；
图28示出了根据本发明的实施例3的半导体器件的制造步骤的基本部分的剖面图；
图29示出了根据本发明的实施例3的半导体器件的制造步骤的基本部分的剖面图；
图30示出了根据本发明的实施例3的半导体器件的制造步骤的基本部分的剖面图；
图31示出了根据本发明的实施例3的半导体器件的制造步骤的基本部分的剖面图；
图32示出了根据本发明的实施例3的半导体器件的制造步骤的基本部分的剖面图；
图33示出了用于形成半导体芯片的方法的基本部分的剖面图，半导体芯片具有在本发明的实施例3中使用的相反凸出形状；
图34示出了用于形成半导体芯片的方法的基本部分的剖面图，半导体芯片具有在本发明的实施例3中使用的相反凸出形状；
图35示出了用于形成半导体芯片的方法的基本部分的剖面图，半导体芯片具有在本发明的实施例3中使用的相反凸出形状；
图36示出了用于形成半导体芯片的方法的基本部分的剖面图，半导体芯片具有在本发明的实施例3中使用的相反凸出形状；
图37示出了用于形成半导体芯片的方法的基本部分的剖面图，半导体芯片具有在本发明的实施例3中使用的相反凸出形状；
图38示出了用于形成半导体芯片的方法的基本部分的剖面图，半导体芯片具有在本发明的实施例3中使用的相反凸出形状；
图39示出了用于形成半导体芯片的方法的基本部分的剖面图，半导体芯片具有在本发明的实施例3中使用的相反凸出形状；
图40示出了用于形成半导体芯片的方法的基本部分的剖面图，半导体芯片具有在本发明的实施例3中使用的相反凸出形状；
图41示出了用于形成半导体芯片的方法的基本部分的剖面图，半导体芯片具有在本发明的实施例3中使用的相反凸出形状；
图42示出了用于形成半导体芯片的方法的基本部分的剖面图，半导体芯片具有在本发明的实施例3中使用的相反凸出形状；
图43示出了用于形成半导体芯片的方法的基本部分的剖面图，半导体芯片具有在本发明的实施例3中使用的相反凸出形状；
图44是半导体器件基本部分的剖面图，半导体器件使用具有锥形形状的切口部分的半导体芯片；
图45示出了用于形成半导体芯片的方法的基本部分的剖面图，半导体芯片具有在本发明的实施例3中使用的相反凸出形状；
图46是半导体器件基本部分的剖面图，半导体器件使用具有圆形形状的切口部分的半导体芯片；
图47示出了根据本发明的实施例4的半导体器件的基本部分的平面图；
图48示出了根据本发明的实施例4的半导体器件的基本部分的平面图；
图49示出了根据本发明的实施例4的半导体器件的基本部分的剖面图；
图50示出了根据本发明的实施例4的另一种半导体器件的基本部分的平面图；
图51示出了根据本发明的实施例4的另一种半导体器件的基本部分的平面图；
图52示出了根据本发明的实施例4的另一种半导体器件的基本部分的剖面图；
图53示出了根据本发明的实施例5的半导体器件的基本部分的剖面图；
图54示出了根据本发明的实施例6的半导体器件的基本部分的剖面图；
图55示出了根据本发明的实施例6的另一种半导体器件的基本部分的剖面图；
图56示出了半导体器件的基本部分的剖面图，用于说明本发明的实施例6的有益效果；以及
图57示出了根据本发明的实施例7的半导体器件的基本部分的剖面图。
具体实施方式
下面结合附图详细说明本发明的实施例。这里在用于说明实施例的所有附图中，相同的部分给出相同的标记，且省略它们重复的说明。而且，各个实施例彼此相关，因此在各个实施例中相同的或相似的部分给出相同的或相似的标记，且省略它们的重复说明。而且，当各个实施例具有相同的或相似的结构时，假定这些结构具有相同的或相似的有益效果，且省略它们的重复说明。
(实施例1)
图1至图13示出了根据本实施例的半导体器件的制造步骤的基本部分的剖面图；
首先，说明根据该实施例的半导体器件的结构。这里，由于在之后的本实施例的半导体器件的制造步骤的说明中更清楚的阐明该结构，因此仅说明主要结构。
如图13所示，图13是最终步骤示图，在本实施例的半导体器件中，在安装基底(印刷电路板，封装板)1的主要表面上安装具有基本上相同形状的两个半导体芯片3A、3B。而且，在这些半导体芯片3A、3B之间，布置间隔芯片5，其中确保在半导体芯片3A的外周边部分上的间隔，以致防止引线11A和半导体芯片3B短路。例如，半导体芯片3A、3B的厚度大约是50至200μm，间隔芯片5的厚度大约是50至200μm。而且，半导体芯片3A的端部和间隔芯片5的端部之间的距离D1大约是200至500μm。
安装基底1是多层印制线路板，例如主要由普通使用的树脂如包含玻璃纤维的环氧树脂(玻璃环氧树脂)制成。亦即，安装基底具有其中堆叠多个所谓的印刷电路板(在图中未示出)的结构，印刷电路板的每一个使用印刷方法等在正面和背表面上形成布线，多个印刷电路板的各个引线通过通孔适当地连接。而且，在安装基底1的表面上形成多个焊盘(键合焊盘)P1。焊盘布置在例如安装基底的外周边部分上(参见图48等)。
引线由导电材料如金形成，半导体芯片由半导体如硅形成。而且，间隔芯片也由半导体如硅形成。通过使用与半导体芯片相同的材料形成间隔芯片，可以尽可以地减小热膨胀系数的差值，由此可以减小应力。其他材料也适用于间隔芯片。例如，间隔可以由预先印刷在更下侧半导体芯片的表面上的多晶硅芯片或聚酰亚胺树脂层形成。在此情况下，与使用由硅形成的间隔芯片的情况相比，可以减少材料成本和制造成本。
在半导体芯片3A、3B的内部，形成在图中未示出的多个半导体管芯和引线，且它们的表面用保护膜覆盖。而且，从保护膜的开口部分露出多个焊盘PA、PB。这些焊盘构成最上层引线的露出部分，以及布置在例如各个半导体芯片的外周边部分上(参见图47等)。
引线11A连接在半导体芯片3A的表面上方形成的焊盘(键合焊盘)PA和在安装基底1的表面上方形成的焊盘P1，而引线11B连接在半导体芯片3B的表面上方形成的焊盘(键合焊盘)PB和在安装基底1的表面上方形成的焊盘P1。在安装基底1的表面上，形成多个焊盘P1，以及引线11A、11B连接到不同的焊盘P1(参见图48等)。这里，一些引线11A、11B可以连接到同一位置的焊盘P1。而且，引线11A的弯曲高度(从半导体芯片3A的表面至引线11A的最高位置)大约是100至300μm，而引线11B的弯曲高度(从半导体芯片3B的表面至引线11B的最高位置)大约是300至1000μm。
这里，安装基底1和半导体芯片3A通过粘结材料7彼此固定。粘结材料7例如由主要具有热固性能的树脂构成。另一方面，间隔芯片5和半导体芯片3B通过粘结材料9B彼此固定。粘结材料9B例如由具有热塑性能的树脂构成。而且，半导体芯片3A和间隔芯片5通过粘结材料9A彼此固定。粘结材料9A例如由具有热塑性能的树脂构成。
以此方式，根据本实施例，使用于在安装基底1上安装的半导体芯片3A的粘结材料和用于半导体芯片3A上放置的半导体芯片3B的粘结材料彼此不同，由此可以增强它们的粘结性能。
更具体，例如主要具有热固性能的树脂用作粘结材料7，例如具有热塑性能的树脂用作粘结材料9A、9B。而且，粘结材料7的厚度大约是5至50μm，粘结材料9A、9B的厚度大约是5至5μm。
这里，在用于说明制造步骤的本说明书的说明部分进一步详细说明了这些粘结材料7、9A和9B的性能和具体组分实例。
用模制树脂13覆盖半导体芯片3A、3B的周边和引线11A、11B。而且，在安装基底1的背表面，例如在具体区域中布置由焊剂等形成的凸块电极15。这些凸块电极15通过多个引线层和附图中未示出的安装基底1内部中的通孔(连接部分)与焊盘P1电连接。
接下来，结合图1至图13说明本实施例的半导体器件制造方法(组装步骤)。
如图1所示，在常温(室温)下，将粘结材料7涂敷到安装基底1上的半导体芯片安装区。粘结材料7是膏剂树脂且由主要具有热固性能的树脂形成。更具体，粘合材料7由环氧系树脂形成。关于树脂的性能，通过与溶剂混合将该树脂形成为膏剂，且在加热该树脂的时候由于树脂与蒸发的溶剂一起反应发生固化。由于该固化，半导体芯片被固定到安装基底1。而且，一旦热固性树脂被固化，即使当施加热量时，热固性能树脂也不熔化。
以此方式，根据该实施例，在安装基底1上使用主要具有热固性能的树脂，可以实现成本的减少。亦即，与之后所述的具有热塑性能的膜状树脂相比，在多数情况主要具有热固性能的树脂用于一般用途且是廉价的。而且，利用膏剂树脂，可以提供树脂，以致树脂可以填充安装基底1的表面，安装基底1由于引线的厚度和覆盖引线的绝缘膜的厚度的影响具有比较大的表面不规则性，由此可以增强安装基底1和布置在安装基底1上的半导体芯片3A之间的粘着力。
接下来，如图2所示，在常温下在粘合材料7上安装半导体芯片3A，此后，如图3所示，给安装基底1施加热处理，以便固化粘合材料7。通过将安装基底1暴露在例如100至200℃的气体中执行热处理。结果，半导体芯片3A被固定到安装基底1。在安装基底1的半导体芯片安装区的外周边上，露出焊盘P1。而且，焊盘PA从半导体芯片3A的表面露出。
这里，原样保持安装基底1以被自然地冷却至常温。这里，尽管安装基底1和半导体芯片3A分别收缩，根据彼此的α值不同，由此他们收缩率不一致。该α值是热膨胀系数。硅(Si)的α值是3.5×10-6/℃，玻璃环氧树脂板的α值大约是12×10-6/℃至16×10-6/℃。结果，如图4所示，安装基底1等具有以凸形翘曲的形状。
接下来，在安装基底1上方形成的焊盘P1和在半导体芯片3A上方形成的焊盘PA通过引线11A(第一引线键合)彼此连接。在此情况下，如图5所示，将安装基底1安装在加热台17上，且通过在约150至200℃的温度下加热安装基底1执行引线键合。由此。在引线键合中间，由于加热，安装基底1和半导体芯片分别变得平坦。使用引线键合器执行引线键合，引线键合器使用超声波振动和热压键合处理。
接下来，安装基底1保持原样以被自然地冷却至常温。如图6所示，安装基底1等再次以凸形翘曲。
然后，如图7所示，将粘结材料9A层叠至半导体芯片3A，以及通过热压键合处理将间隔芯片5键合到粘合材料9A。亦即，将安装基底1安装在加热台上，且在大约100至250℃的温度下加热，同时，隔片5被压在粘结材料9A(半导体芯片3A)上。
在此情况下，安装基底1和半导体芯片3A分别变得基本上平坦。换句话说，与施加热量到安装基底1和半导体芯片3A(例如，图6中示出的状态)之前的状态相比，增强了安装基底1和半导体芯片3A的平坦度。结果，半导体芯片3A和间隔芯片5的粘着力被增强。而且，粘结材料9A可以确保恒定的粘合强度、粘合剂面积以及其树脂厚度。
这里，可以将粘合材料9A层叠到间隔芯片5的背表面(底面)以及通过热压键合处理键合到半导体芯片3A。
这里，粘结材料9A由具有热塑性能的树脂构成。亦即，在加热过程中，粘结材料9A没有固化和粘结材料9A本身被熔化和具有粘合性。此后，当粘结材料9A自然地冷却时，树脂被固化和间隔芯片5被固定到半导体芯片3A。但是，粘结材料9A并不总是仅由热塑树脂构成。例如，可以使用涂敷热固性能树脂到由热塑树脂制成的主薄膜部分的表面的薄膜，在将薄膜层叠到半导体芯片3A的时候，通过利用上述热固树脂的性能执行粘附，以及在将间隔芯片5固定到半导体芯片3A的时候，通过利用热塑树脂的性能执行粘附。而且，通过使用热塑树脂和热固树脂的混合树脂可以执行类似的处理。
以此方式，在该实施例中提到的“具有热塑性能的树脂”意味着当热量施加到树脂时具有一定附着力以及此后被固化的树脂。由此，即使当热固树脂具有小的反应性以及热固性树脂没有被完全固化(聚合)时，只要这些树脂可以确保管芯键合的加热期间过程中的附着力，此后通过固化可以将布置在热固树脂上的半导体芯片固定在希望的位置，这些树脂也可以使用。
而且，粘结材料9A具有溶剂含量小的性能，由此可以以膜状(不以膏剂)形成粘结材料9A。相反，通过添加溶剂到树脂中且在通过加热固化的时候蒸发溶剂，粘结材料7可以形成为膏剂。
至于粘结材料9A的具体成分，指定如环氧树脂和热塑树脂的混合物、聚酰亚胺树脂和环氧树脂等的混合物。而且，粘结材料9A可以在其中包含无机材料填料等。
根据该实施例，由于通过热压键合处理键合隔片5，亦即由于通过加热粘结隔片5，因此可以增强间隔芯片5的附着力。
例如，如图14所示，即使当粘结材料7B涂敷到半导体芯片3A上的间隔芯片安装区时，其中粘结材料7B是膏剂树脂，且由主要包括热固性能的树脂形成，由于在安装基底1等以凸形翘曲的状态下半导体芯片3A的表面翘曲，因此不能以稳定的方式提供粘结材料7B。而且，如图15所示，即使当在粘结材料7B上安装间隔芯片5时，也不可以平行于安装基底1和半导体芯片3A安装间隔芯片5。由此，即使当通过热处理固化粘结材料7B时，间隔芯片5的附着力也是弱的，由此难以确保期望的粘结强度、期望的粘结面积和期望的树脂厚度。而且，上述现象成为半导体芯片的剥离或在半导体芯片中发生断裂的原因。更进一步，当间隔芯片5以倾斜状态安装且在其上层叠其他半导体芯片时，半导体芯片也以倾斜状态安装，由此在有利的控制下难以执行后续的引线键合。
以此方式，当在曾经施加了热负载的安装基底上方进一步层叠芯片(半导体芯片或间隔芯片)时，只要使用粘结材料7B，难以用足够的附着力层叠芯片。
相反，在该实施例中，如上所述，通过热压键合处理键合间隔芯片5，由此可以增强间隔芯片5的附着力。
这里，图14和图15是基本部分的剖面图，用于示出半导体器件的制造方法，以显示通过该实施例获得的有益效果。
以此方式，将粘结材料9A层叠到半导体芯片3A以及通过热压键合处理将间隔芯片5键合到粘结材料9A，之后当这些部分自然地冷却至常温时，安装基底1等再次以凸形翘曲(在附图中未示出)。
接下来，如图8所示，将粘结材料9B层叠到半导体芯片5，以及通过热压键合处理将半导体芯片3B键合到粘结材料9B。亦即，在将安装基底1安装在加热台17上且在大约100至250℃的温度下加热的状态中，半导体芯片3B被压在粘结材料9B(间隔芯片)上。该粘结材料9B也用和粘结材料9A一样的方法由具有热塑性能的树脂制成。而且，粘结材料9B由膜状树脂构成。这里，在此情况下也可以将粘结材料9B层叠到半导体芯片3B的背表面，且半导体芯片3B可以通过热压键合处理键合到间隔芯片5。
以此方式，在半导体芯片3B被键合同时被加热的状态也执行半导体芯片3B的粘结(固定)，用和间隔芯片5的粘结一样的方法可以增强其附着力。
接下来，当这些部分自然地冷却至常温时，如图9所示，安装基底1等以凸形翘曲。这里，焊盘PB从半导体芯片3B的外周边部分露出。
接下来，如图10所示，在安装基底1方上形成的焊盘P1和在半导体芯片3A上方形成的焊盘PB通过引线11B(第二引线键合)彼此连接。在此情况下，如附图所示，将安装基底1安装在加热台17上，此后，通过在约150至200℃的温度下加热安装基底1执行引线键合。由此，在引线键合中间，由于加热，安装基底1、半导体芯片3A、3B等分别变得平坦。使用引线键合器执行该引线键合，引线键合器一起使用超声波振动和热压键合处理。
接下来，如图11所示，将安装基底1、半导体芯片3A、3B等夹在附图中未示出的铸模之间，将安装基底1侧边安装在保持150至200℃温度的加热台17上，熔融的树脂(模制树脂)填充铸模的空腔，半导体芯片3A、3B的周边、引线11A、11B等用模制树脂13密封。此后，为了防止安装基底1等即使当安装基底1自然地冷却到常温时以凸形翘曲，设计半导体器件以致控制模制树脂13和安装基底1之间的α差异，以减少半导体器件的翘曲。
接下来，如图12所示，在将上述堆叠结构翻转以致安装基底1侧面假定为上表面之后，形成由焊剂等制成的凸块电极15。通过提供例如由具有低熔点的铅-锡低共熔合金制成的焊球到安装基底1的上表面(与半导体-芯片-安装侧面相对的侧面)以及此后通过回流焊球，形成凸块电极15。例如，通过将安装基底1等暴露在240至260℃的温度的气体中执行回流。
然后，再次翻转上述结构，以使其表面上形成凸块电极15的表面假定为底面(图13)，由此几乎完成根据本实施例的半导体器件。
以此方式，根据本实施例，直接在安装基底之上，使用具有热固性能的膏剂形式的树脂将布置在安装基底之上的半导体芯片粘结(固定)到安装基底，此后，在粘结用于固化上述树脂的热处理之后堆叠的芯片(半导体芯片和间隔芯片)的时候，使用具有热塑性能的膜状树脂。由此，可以增强各个芯片的粘着力。而且，可以增强半导体器件的可靠性。而且，可以提高半导体器件的成品率。
因为在进行引线键合之前必须固定施加引线接合的半导体芯片，所以在第一引线键合之前进行用于固化具有热固性能的膏剂形式的树脂的热处理。
特别，如该实施例的情况，当堆叠基本上具有相同形状的两个半导体芯片3A、3B时，各个焊盘PA、PB在平面内重叠，这些焊盘PA、PB不能通过一个引线键合来键合。由此，在制造步骤的过程中必须执行用于固化树脂的热处理。该实施例可以被有效地应用于这种情况。这里，半导体芯片3A、3B并不总是需要具有相同的尺寸。亦即，该实施例有效地适用于具有多个堆叠的半导体芯片以及其中任意两个半导体芯片的焊盘在平面内重叠到在半导体芯片上方形成的半导体芯片的任意半导体器件。以此方式，通过采用其中焊盘在平面内重叠的堆叠结构，可以实现半导体器件的微型化或高密度封装。
而且，尽管在该实施例中堆叠了两个半导体芯片3A、3B，但是通过间隔芯片可以堆叠其它的半导体芯片。在此情况下，具有热塑性能的膜状树脂用于间隔芯片和半导体芯片的粘结。
(实施例2)
图16至图27示出了根据本实施例的半导体器件的制造步骤的基本部分的剖面图。下面结合这些附图详细说明本实施例。这里，与实施例1的部分相同的部分给出相同的或相应的标记，且省略了其重复的说明。而且，关于与实施例1的步骤类似的步骤(工序)，也省略其重复的说明。
首先，说明根据本实施例的半导体器件的结构。这里，由于在之后所述的本实施例的半导体器件的制造步骤的说明中更清楚阐明该结构，因此这里仅说明主要结构。
如图27所示，图27示出了最终步骤，在本实施例的半导体器件中，在安装基底1的主要表面上安装两个半导体芯片3A、3B。而且，在这些半导体芯片3A、3B之间布置间隔芯片5。
这里，使该实施例不同于实施例1的结构在于通过粘结材料7B固定半导体芯片3A和间隔芯片5。这些粘结材料7B和7A例如由主要具有热固性能的树脂制成。而且，粘结材料7A和7B的厚度大约是5至50μm。这里，通过粘结材料9固定间隔芯片5和半导体芯片3B。粘结材料9例如由具有热塑性能的树脂构成。
以此方式，根据本实施例，用于在安装基底1上安装的半导体芯片3A的粘结材料不同于用于在半导体芯片3A之上布置的半导体芯片3B的粘结材料，由此可以提高它们的粘着力。
接下来，结合图16至图27说明根据本实施例的半导体器件的制造方法(装配工序)。
如图16所示，在安装基底1的半导体芯片安装区涂敷粘结材料7A。这些粘结材料7A由以膏剂形式和主要具有热固性能的树脂构成。接下来，在粘结材料7A上安装半导体芯片3A，此后，如图17所示，将粘结材料7B涂敷到半导体芯片3A的间隔芯片安装区。这些粘结材料7A、7B的性能和具体组分实例基本上等同于根据实施例1的粘结材料7的性能和具体组分实例。
接下来，如图18所示，通过在例如100至200℃温度下对安装基底1施加热处理，固化粘结材料7A、7B。结果，半导体芯片3A被固定到安装基底1，间隔芯片5被固定到半导体芯片3A。而且，在安装基底1上形成的半导体芯片安装区的外周边上露出焊盘P1，同时在半导体芯片3a上形成的间隔芯片安装区的外周边上露出焊盘PA。
这里，安装基底1保持原样且自然地冷却到常温。在该冷却操作中，安装基底1、半导体芯片3A和间隔芯片5分别收缩。但是，安装基底1、半导体芯片3A和间隔芯片5的α值彼此不同，由此收缩率彼此不同。结果，如图19所示，安装基底1以凸形翘曲。
接下来，如图20所示，在安装基底1上方形成的焊盘P1和在半导体芯片器件3A上方形成的焊盘PA通过引线11A(第一引线键合)彼此连接。用和实施例1执行的第一引线键合一样的方法执行该第一引线键合。
这里，当安装基底1保持原样且自然地冷却到常温时，如图21所示，安装基底1等再次以凸形翘曲。
接下来，如图22所示，将粘结材料9层叠到间隔芯片5，且通过与实施例1一样的热压键合处理将半导体芯片3B键合到粘结材料9的上部。亦即，安装基底1安装在加热台上且在大约100至250°C的温度下加热，同时，半导体芯片3B被压在粘结材料9(间隔芯片5)上。
这里，粘结材料9由具有热塑性能的树脂构成。而且，粘结材料9由膜状树脂构成。该粘结材料9的性能和具体组分实例类似于实施例1中使用的粘结材料9A、9B的性能和具体组分实例。
接下来，当堆叠结构自然地冷却至常温时，如图23所示，安装基底1等以凸形翘曲。这里，从半导体芯片3B的外周边部分露出焊盘PB。
接下来，如图24所示，在安装基底1上方形成的焊盘P1和在半导体芯片器件3B上方形成的焊盘PB通过引线11B(第二引线键合)彼此连接。用和实施例1中执行的第二引线键合一样的方法执行该第二引线键合。
接下来，如图25所示，用和实施例1一样的方法，通过模制树脂13密封半导体芯片3A、3B的周边、引线11A、11B等，此后，如图26所示，用和实施例1一样的方法，形成凸块电极15。此后，翻转上述堆叠结构，以使其上形成凸块电极15的表面作为底面(图27)，由此几乎完成根据该实施例的半导体器件。
以此方式，根据该实施例，用和实施例1一样的方法，直接在安装基底之上，使用以具有热固性能的膏剂形式的树脂将布置在安装基底上的半导体芯片粘结(固定)到安装基底，此后，在用于固化上述树脂的热处理之后，在粘结被堆叠的半导体芯片的时候，使用具有热塑性能的膜状树脂。由此，可以增强各个芯片的粘着力。而且，可以增强半导体器件的可靠性和成品率。
亦即，在该实施例中，在间隔芯片被固定之后执行第一引线键合，也可以使用具有热固性能的膏剂形式的树脂固定间隔芯片。由此，可以减小粘结材料的成本。而且，可以同时执行用于固定间隔芯片的热处理和用于固定布置在间隔芯片下面的半导体芯片的热处理，由此可以简化步骤。
但是，当间隔芯片的端部和形成在间隔芯片下面布置的半导体芯片上的焊盘之间的距离小时，在间隔芯片被固定之后难以执行引线键合。在此情况下，所希望的是用和实施例1一样的方法，在进行第一引线键合之后固定间隔芯片。
(实施例3)
在上述实施例1和2中，使用了间隔芯片。但是，在此实施例中，通过设计被堆叠的半导体芯片的形状可以不使用间隔芯片。
图28至图32示出了根据本实施例的半导体器件的制造步骤的基本部分的剖面图。下面结合这些附图说明该实施例。这里，与实施例1的部分相同的部分给出相同的或相应的标记，且省略其重复的说明。而且，对于类似于实施例1的步骤的步骤(工序)，也省略其重复的说明。
首先，说明根据该实施例的半导体器件的结构。这里，由于在之后描述的本实施例的半导体器件的制造步骤的说明中更清楚阐明该结构，因此这里仅说明主要结构。
如图32所示，图32示出最终步骤示图，在本实施例的半导体器件中，在安装基底1的主要表面上安装了两个半导体芯片3A、23B。在两个半导体芯片当中，半导体芯片23B具有相反的凸出形状。换句话说，半导体芯片23B在其底面(背表面、粘结表面、与管芯形成表面相对的一侧的表面)的中心部分具有凸出部分。而且，在半导体芯片23B的底面的外周边部分中形成切口部分。通过形成这种切口部分，可以确保半导体芯片3A的外周边部分的间隔，由此可以防止引线11A和半导体芯片23B之间短路。关于半导体芯片23B的切口部分，其在横向的长度D2大约是200至500μm，其在纵向的长度D3大约是100至300μm。
这里，安装基底1和半导体芯片3A通过粘结材料7彼此固定，半导体芯片3A和半导体芯片23B通过粘结材料9固定。粘结材料7例如由主要具有热固性能的树脂构成。而且，粘结材料9由例如具有热塑性能的树脂构成。
以此方式，根据本实施例，在安装基底1上安装的半导体芯片3A的粘结材料和在半导体芯片3A上安装的半导体芯片23B的粘结材料彼此不同，由此可以增强它们的粘着力。
而且，借助于具有相反凸出形状的半导体芯片23B，如之后详细叙述的，可以减小半导体器件的厚度，同时，可以简化制造步骤。而且，可以省去间隔芯片，由此可以减小制造成本。
接下来，结合图28至图32说明根据本实施例的半导体器件的制造方法(装配步骤)。
首先，如实施例1中的图1至图4所述，半导体芯片3A通过粘结材料7固定到在安装基底1上形成的半导体芯片安装区。亦即，粘结材料7涂敷到安装基底1，且此后将半导体芯片3A安装在粘结材料7上。然后，对堆叠结构施加热处理，以致固化粘结材料7。该粘结材料7由主要具有热固性能的膏剂形式的树脂构成。而且，粘结材料7的性能和具体组分确切地与实施例1中所述的那些相同。
而且，用和实施例1一样的方法，通过引线11A(第一引线键合)将在安装基底1上方形成的焊盘P1和在半导体芯片器件3A上方形成的焊盘PA彼此连接(参见图5)。接下来，当实施例1保持原样且自然地冷却到常温时，如实施例1所述，安装基底1等以凸形翘曲(参见图6)。
而且，如图28所示，将粘结材料9层叠到半导体芯片3A，通过热压键合处理将半导体芯片23B键合到粘结材料9。如上所述，半导体芯片23B具有相反的凸出形状。在半导体芯片23B的底面上形成的凸出部分粘附到半导体芯片3A。这里，之后描述形成具有相反的凸出形状的半导体芯片的方法。
亦即，用和实施例1中使用的半导体芯片3B一样的方法，将安装基底1安装在加热台上，此后在大约100至250℃的温度下加热安装基底1的状态下将半导体芯片23B压在粘结材料9(半导体芯片3A)上。
这里，粘结材料9由具有热塑性能的树脂构成以及也由膜状树脂构成。该粘结材料9的性能和具体组分实例类似于实施例1中使用的粘结材料9A、9B的性能和具体组分实例。
接下来，当堆叠结构自然地冷却至常温时，安装基底1等以凸形翘曲。这里，焊盘PB从半导体芯片23B的外周边部分露出。
接下来，如图29所示，通过引线11B(第二引线键合)将在安装基底1上方形成的焊盘P1和在半导体芯片器件23B上方形成的焊盘PB彼此连接。用基本上与实施例1中执行的第二引线键合一样的方法执行第二引线键合。
接下来，如图30所示，用和实施例1一样的方法，通过模制树脂13密封半导体芯片3A、23B的周边、引线11A、11B等，此后，如图31所示，用和实施例1一样的方法，形成凸块电极15。此后，通过翻转上述堆叠结构以使其上形成凸块电极15的表面作为底面(图32)，由此几乎完成根据本实施例的半导体器件。
以此方式，根据本实施例，用和实施例1一样的方法，直接在安装基底之上，使用具有热固性能的膏剂形式的树脂将布置在安装基底之上的半导体芯片粘结(固定)到安装基底，此后，在用于固化上述树脂的热处理之后粘结被堆叠的芯片(半导体芯片和间隔芯片)时，使用具有热塑性能的膜状树脂。由此，可以增强各个芯片的粘着力。而且，可以提高半导体器件的可靠性和成品率。
而且，根据该实施例，借助于具有相反的凸出形状的半导体芯片，可以省去结合实施例1或实施例2所述的间隔芯片。由此，可以省去间隔芯片的粘结步骤，因此可以简化制造步骤。
而且，与间隔芯片的厚度无关，可以调整凸出部分(图32中的D3)的高度，由此可以减小(微型化)半导体器件的厚度。亦即，凸出部分的高度可以设为通过考虑引线11A的弯曲高度确定的所需最小值，由此可以减小(微型化)半导体器件的厚度。
接下来，结合图33至图39说明形成具有相反凸出形状的半导体芯片的方法。
首先，如图33所示，制备半导体晶片W。半导体晶片W例如具有近似圆形的形状，且在其上布置大量的矩形芯片区CA。各个芯片区由划片区SA限定。通常，通过沿这些划片区SA切割半导体晶片W，形成多个半导体芯片(片状器件)。这里，在图33等中，仅显示了近似对应于两片半导体芯片的区域。在半导体晶片W的主表面上，形成附图中未示出的半导体管芯以及从表面露出焊盘PB。
如图34所示，顺序地层叠背研磨(BG)带31和切割带33至焊盘PB形成表面，其中在带粘结表面假定为底侧面的状态下执行背表面研磨(BG)。然后，如图35所示，使用宽的宽度的划片机切割包括预定区SA的具有宽度W1的区域，直到切割深度达到半导体晶片W的中间深度部分(例如100至300μm)(第一切割)。
接下来，如图36所示，通过具有窄的宽度的划片机37切割位于具有宽度W1的区域的近似中心部分的划片区SA(宽度W2)，直到切割深度达到半导体晶片W的表面(第二切割)。宽度W2小于宽度W1。
接下来，如图37所示，使用针等从带粘结表面侧向上推芯片区CA，同时，使用吸筒夹头(collet)等拾取芯片区CA的上表面。结果，如图38所示，形成在背表面(图38中的上表面)的中心部分的具有凸出部分以及在外周边部分具有切口部分的半导体芯片23B。这里，当在半导体器件的内部堆叠半导体芯片23B时，如图39所示，粘结半导体芯片23B，以致假定凸出部分侧面为下侧面。
接下来，结合图40至图42说明用于形成具有相反凸出形状的半导体芯片的另一种方法。
在完成图35所示的第一切割之后，剥离半导体晶片W的焊盘PB形成表面(正面)上的背研磨(BG)带31和切割带33，如图40所示，切割带33B层叠到半导体晶片W的背表面。
此后，如图41所示，使用具有小的宽度的划片机37从焊盘PB形成表面(正面)切割位于具有宽度W1的区域的基本上中心部分的划片区SA(宽度W2)(第二切割)。宽度W2小于宽度W1。
接下来，使用针等从切割带33b的带粘结表面侧向上推芯片区CA，同时，使用吸筒夹头等拾取芯片区CA的上表面。使用这种方法，也可以形成结合图38所述的半导体芯片23B，且在背表面(图38中的上表面)的中心部分具有凸出部分和在外周边部分(图42)上具有切口部分。
这里，在该实施例中，根据具有基本上矩形切口部分的半导体芯片进行说明。但是，如图43所示，切口部分可以形成锥形。而且，如图45所示，切口部分可以形成圆形形状。例如可以通过使具有宽的宽度的划片机的远端形状符合切口部分的形状形成具有这种形状的半导体芯片。这里，也根据用于形成具有这种形状的半导体芯片的步骤，可以从焊盘PB形成表面(正面)或从背表面(参见图41和图36)进行第二切割。这里，图43和图45是基本部分的剖面图，用于说明形成具有相反凸出形状的另一种半导体芯片的方法。
而且，图44是基本部分的剖面图，示出了其中具有锥形形状的切口部分的半导体芯片用作本实施例中说明的半导体芯片23B的情况，以及图46是基本部分的剖面图，示出了其中具有圆形状的切口部分的半导体芯片用作本实施例中说明的半导体芯片23B的情况。除了在半导体器件上安装的半导体芯片的形状之外，结构和制造步骤基本上等同于先前提及的实施例的结构以及制造步骤，由此省去其详细的说明。这里，在这些附图中，省去模制树脂13和凸块电极15的说明。
(实施例4)
在实施例1等中，堆叠具有基本上相同形状的两个半导体芯片3A、3B。但是，如下文中所说明，该实施例有效地适用于其中不考虑芯片的形状的情况，布置构成上层的半导体芯片，以致上层半导体芯片部分地重叠构成下层的半导体芯片的某些焊盘。
图47和图48示出了该实施例的半导体器件的基本部分的平面图，图49示出了该实施例半导体器件的基本部分的剖面图。例如图49对应于沿图48的线A-A的截面部分。
图47中示出的半导体芯片3A、23B如图48和图49所示堆叠。半导体芯片3A略微大于半导体芯片23B，且半导体芯片23B具有实施例3中详细说明的相反凸出形状。同样在具有这种结构的半导体器件中，半导体芯片3A的焊盘PA和半导体芯片23B彼此重叠，由此在堆叠构成上层的半导体芯片23B之前必须执行引线11A的键合。亦即，在堆叠半导体芯片23B之前，必须执行用于使用树脂固定构成下层的半导体芯片3A的热处理。
如结合实施例3等所述，使用具有热固性能的膏剂树脂(粘结材料7)将布置在安装基底1上的半导体芯片3A粘接(固定)到安装基底1的上表面。然后，在进行用于固化上述树脂的热处理之后，在粘结半导体芯片23B的时候，使用具有热塑性能的薄膜形式的树脂(粘结材料9)，可以提高各个芯片的粘着力。而且，这些提高半导体器件的可靠性和成品率。
这里，图49等示出的半导体器件的结构和制造方法等基本上等同于实施例3中的那些，由此相应部分给出相同的标记，且省去该部分的详细说明。而且，在附图中，也省去了模制树脂13和凸块电极15的说明。
图50和图51示出了该实施例的另一种半导体器件的基本部分的平面图，图52示出了该实施例的另一种半导体器件的基本部分的剖面图。例如图52对应于沿图51中的线B-B的截面部分。
图50中示出的半导体芯片3A、23B如图51和图52所示堆叠。半导体芯片3A、23B在各个纵向彼此交叉的方向中布置，同时，布置半导体芯片3A、23B，以致半导体芯片3A的某些焊盘PA和半导体芯片23B彼此重叠。而且，半导体芯片23B采用结合实施例3已详细说明的相反凸出形状。
此外在具有这种结构的半导体器件中，在堆叠构成上层的半导体芯片23B之前有必要执行引线11A的键合。亦即，在堆叠半导体芯片23B之前，必须执行用于使用树脂固定构成下层的半导体芯片3A的热处理。
由此，如结合实施例3等所述，使用具有热固性能的膏剂形式的树脂(粘结材料7)将布置在安装基底1之上的半导体3A粘结(固定)到安装基底1的上表面。然后，在进行用于固化上述树脂的热处理之后，在粘结半导体芯片23B的时候，使用具有热塑性能的薄膜形式的树脂(粘结材料9)。这里，图52等示出的半导体器件的结构和制造方法基本上等同于实施例3中的那些，相应部分给出相同的标记，且省去了该部分的详细说明。而且，在附图中，同样省去了模制树脂13和凸块电极15的说明。
但是，当半导体芯片23B的背表面的粘接区小时，归因于构成下层的半导体芯片3A的翘曲的影响小，由此当纵向的粘结区的长度例如是5mm或更小时，例如，具有热固性能的膏剂形式的树脂(粘结材料7)可以用于半导体芯片23B的粘结。另一方面，当纵向的粘附区长度超过5mm，在粘结半导体芯片23B的时候，使用具有热塑性能的薄膜形式的树脂(粘结材料9)是合乎需要的。
这里，尽管在该实施例中的构成上层的半导体芯片形成相反的凸出形状，但是可以使用实施例1或2中所示的间隔芯片。
(实施例5)
虽然在实施例3中堆叠了两个半导体芯片3A、23B，但是也可以堆叠很多半导体芯片。
图53示出了的该实施例的半导体器件的基本部分的剖面图。这里，在附图中，省去了模制树脂13和凸块电极15的标记。如附图所示，半导体芯片23C堆叠在半导体芯片23B上，半导体芯片23D堆叠在半导体23C上。而且，通过引线(11A、11B、11C、11D)将各个半导体芯片的表面上形成的焊盘(PA、PB、PC、PD)与安装基底1的表面上形成的焊盘P1连接。而且，布置各个半导体芯片的焊盘(PA、PB、PC、PD)，以致在平面内焊盘(PA、PB、PC、PD)重叠到在焊盘之上布置的半导体芯片，由此有必要顺序地执行引线键合。由此，半导体芯片3A使用具有热固性能的膏剂形式的树脂(粘结材料7)粘结，其他半导体芯片(23B、23C、23D)使用具有热塑性能的薄膜形式的树脂(粘结材料9A、9B、9C)粘结。
这里，在半导体芯片23B下面的该实施例的半导体器件的结构和制造方法基本上等同于实施例3中的那些，由此相应部分给出相同的标记，且省去该部分的详细说明。
而且，用和实施例3的半导体芯片23B一样的方法，使用具有热塑性能的薄膜形式的树脂将半导体芯片23B、23C、23D固定到构成下层的半导体芯片，由此省去详细的说明。
这里，尽管在该实施例中的构成上层的半导体芯片形成相反的凸出形状，但是可以使用实施例1或2中所示的间隔芯片。
(实施例6)
在实施例5中，半导体芯片23B、23C、23D形成相反的凸出形状。但是，构成最底层的半导体芯片3A也可以形成相反的凸出形状。
图54示出了根据本实施例的半导体器件的基本部分的剖面图。由于除了构成最底层的半导体芯片23A形状具有相反的凸出形状之外，半导体器件的结构和制造方法与实施例5的那些相同，因此省去其详细的说明。这里，在附图中，省去了模制树脂13和凸块电极15的说明。
特别，在该实施例中，由于直接形成在安装基底1上的半导体芯片23A形成相反的凸出形状，因此获得在下文中说明的有益效果。这里，由于有益效果类似于安装具有相反凸出形状的单层半导体芯片时获得的有益效果，因此结合图55和图56说明有益效果。图55示出了根据本实施例的另一种半导体器件的基本部分的剖面图，图56示出了半导体器件的基本部分的剖面图，用于说明该实施例的有益效果。
如图55所示，当半导体芯片23A形成相反的凸出形状时，在安装基底1和半导体芯片23A的背表面之间限定的面对区域变小。另一方面，例如，如图56所示，当具有尺寸PS1的半导体芯片33A安装在安装基底1上时，安装基底1和半导体芯片33A的背表面之间的面对区域变大，由此由于应力，在安装基底1的内部容易地出现断裂。特别，在半导体芯片33A的端部附近，应力容易地集中且容易产生断裂39。而且，即使不产生断裂，由于应力，安装基底1中的多个引线层也容易断开。
相反，当以半导体芯片23A形成相反的凸出形状时，面对区域变小且应力可以被减轻。换句话说，应力变得基本上等同于具有PS2(＜PS1)的视在尺寸的半导体芯片安装在安装基底1上的情况下的应力。由此，可以防止在安装基底1中产生断裂。而且，通过减小应力，提高半导体芯片23A的平坦度，由此可以有利于制造步骤。特别，当半导体芯片被堆叠时，可以提高形成在上层中的半导体芯片的粘结性能。而且，即使当在完成半导体器件之后执行温度循环试验(T循环试验)时热负载施加到半导体芯片23A，也可以减轻应力。由此，可以增强T循环性能。
而且，由于在切口部分中填充具有热固性能的膏剂形式的树脂(粘结材料7)，因此可以减小从半导体芯片23A的端部凸出的树脂量，由此可以防止树脂流到焊盘P1上。
(实施例7)
在实施例6的图54中，构成上层的半导体芯片一直与构成下层的半导体芯片在平面内重叠。但是，如该实施例所示，可以堆叠小于下层半导体芯片的上层半导体芯片。
图57示出了根据该实施例的半导体器件的基本部分的剖面图。由于除了半导体芯片33B、33C的形状之外，半导体器件的结构和制造方法与基本上等同于实施例6的结构和制造方法，因此省去其详细的说明。这里，在该附图中，省去了模制树脂13和凸块电极15的标记。
在此情况下，尽管半导体芯片33B被固定到半导体芯片23A的上部，但是半导体芯片33B略微地小于半导体芯片23A，由此即使在半导体芯片33B安装在半导体芯片23A上之后也露出焊盘PA。
以同样方式，将略微小于半导体芯片33B的半导体芯片33C固定在半导体芯片33B的上部上，由此即使将半导体芯片33C安装在半导体芯片33B上之后也露出焊盘PB。
由此，在此情况下，可以通过具有热固性能的膏剂形式的树脂(粘附材料7A、7B、7C)顺序地粘结半导体芯片23A、33B和33C，在通过热处理同时固定三个半导体芯片之后，可以执行引线11A、11B、11C的键合。当连续地执行键合而不插入芯片粘结步骤时，假定键合的数目是一个。
由此，可以使用具有热塑性能的膜状树脂(粘结材料9)至少执行半导体芯片23D的固定。
不用说，具有热塑性能的膜状树脂(粘结材料9)也可以用于固定半导体芯片33B和33C。
而且，在图57中，如实施例6所述，半导体芯片23A形成相反的凸出形状。
尽管已结合实施例具体地说明了由本发明的发明人进行的本发明，不用说本发明不局限于上述实施例，且在不脱离本发明的要点的条件下可以进行各种变更。
特别，只要不产生矛盾，就可以适当地结合各个实施例的结构。而且，尽管已根据其中在上述实施例中半导体芯片安装在安装基底上的情况进行了说明，但是本发明广泛地适用于其中半导体芯片安装在α值不同于半导体芯片的部件上的情况，如其中半导体芯片安装在引线框上的情况。而且，尽管已根据在上述实施例中安装基底等以凸形翘曲的情况进行了说明，但是本发明不局限于这种情况。
下面简要地说明本说明书中公开的发明中的代表性发明的有益效果，这些有益效果如下。
可以提高具有多个半导体芯片的半导体器件的可靠性。而且，可以提高半导体芯片的成品率。
而且，可以实现具有多个半导体芯片的半导体器件的微型化和高密度封装。

Claims (9)

1. 一种制造半导体器件的方法，包括以下步骤：
a.通过第一粘结材料在安装基底上方安装第一半导体芯片；
b.在步骤a之后通过热处理固化所述第一粘结材料将所述第一半导体芯片固定到所述安装基底；以及
c.在步骤b之后，在所述第一半导体芯片上方安装第二半导体芯片，其中通过施加热量到所述安装基底和所述第一半导体芯片使所述第一半导体芯片的表面比加热之前的状态更平的状态下，通过第二粘结材料将所述第二半导体芯片粘附到所述第一半导体芯片，
其中所述第一粘结材料主要由具有热固性能的树脂制成，以及所述第二粘结材料由具有热塑性能的树脂制成。
2. 根据权利要求1的制造半导体器件的方法，其中所述第二粘结材料由膜状树脂构成。
3. 根据权利要求1的制造半导体器件的方法，其中所述方法包括在步骤b和步骤c之间使用引线将所述第一半导体芯片的表面上方形成的第一焊盘和在所述安装基底的表面上方形成的第二焊盘连接的步骤。
4. 根据权利要求3的制造半导体器件的方法，其中布置所述第二半导体芯片以在平面内重叠所述第一半导体芯片的所述第一焊盘。
5. 根据权利要求1的制造半导体器件的方法，包括在步骤a和步骤b之间通过所述第一粘结材料在所述第一半导体芯片上方安装间隔芯片的步骤，
其中步骤b是通过热处理固化所述第一粘结材料将所述第一半导体芯片固定到所述安装基底并将所述间隔芯片固定到所述第一半导体芯片的步骤。
6. 根据权利要求1的制造半导体器件的方法，其中步骤c是在其中通过施加热量到所述安装基底和所述第一半导体芯片使所述第一半导体芯片的表面比加热之前的状态更平的状态下，通过所述第二粘结材料将间隔芯片粘附到所述安装基底和通过所述第二粘结材料将所述第二半导体芯片粘附到所述间隔芯片的步骤。
7. 根据权利要求1的制造半导体器件的方法，其中所述第二半导体芯片包括在其背表面的外周边部分中的切口部分并包括在所述背表面的中心部分的凸出部分，以及
其中所述凸出部分通过所述第二粘结材料粘结到所述第一半导体芯片。
8. 根据权利要求7的制造半导体器件的方法，其中布置所述第二半导体芯片的所述切口部分以在平面内重叠所述第一半导体芯片的所述第一焊盘。
9. 一种制造半导体器件的方法，其中在安装基底上方从下面顺序地安装多个半导体芯片，以及通过多个引线键合步骤将各个半导体芯片的表面上方形成的第一焊盘和在所述安装基底的表面上方形成的第二焊盘彼此连接，
其中在所述多个引线键合步骤中，在通过增加热量到所述安装基底使所述下半导体芯片的表面比向所述表面加热之前的状态更平的状态下，通过粘接材料将在第一引线键合步骤之后的所述引线键合步骤中安装的所述半导体芯片粘接。
CNB2004100379936A 2003-05-30 2004-05-14 一种制造半导体器件的方法 Expired - Fee Related CN100414703C (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2003154840A JP4705748B2 (ja) 2003-05-30 2003-05-30 半導体装置の製造方法
JP154840/2003 2003-05-30

Related Child Applications (1)

Application Number Title Priority Date Filing Date
CN2008101341027A Division CN101312162B (zh) 2003-05-30 2004-05-14 一种制造半导体器件的方法

Publications (2)

Publication Number Publication Date
CN1574346A CN1574346A (zh) 2005-02-02
CN100414703C true CN100414703C (zh) 2008-08-27

Family

ID=33447868

Family Applications (2)

Application Number Title Priority Date Filing Date
CNB2004100379936A Expired - Fee Related CN100414703C (zh) 2003-05-30 2004-05-14 一种制造半导体器件的方法
CN2008101341027A Expired - Fee Related CN101312162B (zh) 2003-05-30 2004-05-14 一种制造半导体器件的方法

Family Applications After (1)

Application Number Title Priority Date Filing Date
CN2008101341027A Expired - Fee Related CN101312162B (zh) 2003-05-30 2004-05-14 一种制造半导体器件的方法

Country Status (5)

Country Link
US (1) US7148081B2 (zh)
JP (1) JP4705748B2 (zh)
KR (1) KR20040103780A (zh)
CN (2) CN100414703C (zh)
TW (1) TWI339888B (zh)

Families Citing this family (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100401020B1 (ko) 2001-03-09 2003-10-08 앰코 테크놀로지 코리아 주식회사 반도체칩의 스택킹 구조 및 이를 이용한 반도체패키지
JP4406335B2 (ja) * 2004-08-11 2010-01-27 株式会社東芝 積層型半導体装置の製造方法および製造装置
US7224075B2 (en) * 2004-08-13 2007-05-29 Intel Corporation Methods and systems for attaching die in stacked-die packages
FI20041525A (fi) * 2004-11-26 2006-03-17 Imbera Electronics Oy Elektroniikkamoduuli ja menetelmä sen valmistamiseksi
JP4643341B2 (ja) * 2005-04-08 2011-03-02 株式会社東芝 半導体装置
JP4620515B2 (ja) * 2005-04-11 2011-01-26 ルネサスエレクトロニクス株式会社 インターポーザおよびそれを用いた半導体装置、ならびに半導体装置の製造方法
US7163839B2 (en) * 2005-04-27 2007-01-16 Spansion Llc Multi-chip module and method of manufacture
US8586413B2 (en) 2005-05-04 2013-11-19 Spansion Llc Multi-chip module having a support structure and method of manufacture
US7244636B2 (en) * 2005-10-19 2007-07-17 Texas Instruments Incorporated Semiconductor assembly for improved device warpage and solder ball coplanarity
US7675180B1 (en) 2006-02-17 2010-03-09 Amkor Technology, Inc. Stacked electronic component package having film-on-wire spacer
JP4844168B2 (ja) 2006-02-28 2011-12-28 パナソニック株式会社 部品接合方法および部品積層方法
US20070231970A1 (en) * 2006-03-31 2007-10-04 Tsuyoshi Fukuo Cured mold compound spacer for stacked-die package
US7633144B1 (en) 2006-05-24 2009-12-15 Amkor Technology, Inc. Semiconductor package
US7824960B2 (en) * 2007-05-22 2010-11-02 United Test And Assembly Center Ltd. Method of assembling a silicon stack semiconductor package
US8143102B2 (en) * 2007-10-04 2012-03-27 Stats Chippac Ltd. Integrated circuit package system including die having relieved active region
JP4981625B2 (ja) * 2007-11-08 2012-07-25 ルネサスエレクトロニクス株式会社 半導体装置
JP5167779B2 (ja) * 2007-11-16 2013-03-21 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JP5284257B2 (ja) * 2009-12-24 2013-09-11 ラピスセミコンダクタ株式会社 半導体装置
JP5673423B2 (ja) * 2011-08-03 2015-02-18 富士通セミコンダクター株式会社 半導体装置および半導体装置の製造方法
JP2013214611A (ja) 2012-04-02 2013-10-17 Elpida Memory Inc 半導体装置
JP2014007228A (ja) * 2012-06-22 2014-01-16 Ps4 Luxco S A R L 半導体装置及びその製造方法
US9136213B2 (en) * 2012-08-02 2015-09-15 Infineon Technologies Ag Integrated system and method of making the integrated system
US9059241B2 (en) 2013-01-29 2015-06-16 International Business Machines Corporation 3D assembly for interposer bow
JP2015115522A (ja) * 2013-12-13 2015-06-22 ソニー株式会社 固体撮像装置および製造方法、並びに電子機器
US9570488B2 (en) * 2014-09-19 2017-02-14 Microsoft Technology Licensing, Llc Image sensor bending by induced substrate swelling
US9362256B2 (en) * 2014-10-08 2016-06-07 Dyi-chung Hu Bonding process for a chip bonding to a thin film substrate
WO2017206795A1 (zh) * 2016-05-30 2017-12-07 苏州晶方半导体科技股份有限公司 封装结构及封装方法
JP2019153619A (ja) * 2018-02-28 2019-09-12 東芝メモリ株式会社 半導体装置
JP2020021908A (ja) 2018-08-03 2020-02-06 キオクシア株式会社 半導体装置およびその製造方法
CN111193487B (zh) * 2018-11-14 2023-10-24 天津大学 封装结构及其制造方法、半导体器件、电子设备
CN111477621B (zh) * 2020-06-28 2020-09-15 甬矽电子(宁波)股份有限公司 芯片封装结构、其制作方法和电子设备

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6340846B1 (en) * 2000-12-06 2002-01-22 Amkor Technology, Inc. Making semiconductor packages with stacked dies and reinforced wire bonds
US6351028B1 (en) * 1999-02-08 2002-02-26 Micron Technology, Inc. Multiple die stack apparatus employing T-shaped interposer elements
US6387728B1 (en) * 1999-11-09 2002-05-14 Advanced Semiconductor Engineering, Inc. Method for fabricating a stacked chip package
US20030001281A1 (en) * 2001-06-29 2003-01-02 Kwon Yong Hwan Stacked chip package having upper chip provided with trenches and method of manufacturing the same
US6503776B2 (en) * 2001-01-05 2003-01-07 Advanced Semiconductor Engineering, Inc. Method for fabricating stacked chip package
US20030062613A1 (en) * 2001-09-13 2003-04-03 Kenji Masumoto Semiconductor device and manufacturing method thereof

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2953899B2 (ja) * 1993-02-17 1999-09-27 松下電器産業株式会社 半導体装置
JPH1187429A (ja) * 1997-05-09 1999-03-30 Citizen Watch Co Ltd 半導体チップの実装方法
JP3481444B2 (ja) * 1998-01-14 2003-12-22 シャープ株式会社 半導体装置及びその製造方法
JP4378788B2 (ja) * 1999-05-21 2009-12-09 日立化成工業株式会社 Ｉｃチップの接続方法
JP2002057272A (ja) * 2000-08-04 2002-02-22 ▲せき▼品精密工業股▲ふん▼有限公司 スタックト・ダイ・パッケージ構造
JP2002141459A (ja) * 2000-10-31 2002-05-17 Sony Corp 半導体装置および製造方法
JP3913481B2 (ja) * 2001-01-24 2007-05-09 シャープ株式会社 半導体装置および半導体装置の製造方法
JP2002246539A (ja) * 2001-02-19 2002-08-30 Hitachi Ltd 半導体装置の製造方法
JP2002261233A (ja) * 2001-03-05 2002-09-13 Sony Corp 半導体装置及びその製造方法
JP2003100953A (ja) * 2001-06-29 2003-04-04 Hitachi Chem Co Ltd 接着部材
JP4854148B2 (ja) * 2001-08-28 2012-01-18 富士通セミコンダクター株式会社 半導体装置
JP4695796B2 (ja) * 2001-09-27 2011-06-08 富士通セミコンダクター株式会社 半導体装置、半導体装置ユニットおよびその製造方法
JP2003133468A (ja) * 2001-10-24 2003-05-09 Sumitomo Bakelite Co Ltd 半導体搭載用基板とその製造方法
JP2003154840A (ja) * 2001-11-16 2003-05-27 Mitsubishi Heavy Ind Ltd 車両用空調装置
US7332819B2 (en) * 2002-01-09 2008-02-19 Micron Technology, Inc. Stacked die in die BGA package
JP3507059B2 (ja) * 2002-06-27 2004-03-15 沖電気工業株式会社 積層マルチチップパッケージ
JP2003204033A (ja) * 2002-01-08 2003-07-18 Shinko Electric Ind Co Ltd 半導体装置の製造方法
US6867500B2 (en) * 2002-04-08 2005-03-15 Micron Technology, Inc. Multi-chip module and methods
JP4343493B2 (ja) * 2002-06-19 2009-10-14 三井化学株式会社 半導体チップの積層方法
JP4128440B2 (ja) * 2002-12-27 2008-07-30 イビデン株式会社 部品内蔵モジュール
JP2004303841A (ja) * 2003-03-28 2004-10-28 Lintec Corp 半導体装置、半導体装置の製造方法およびスペーサ
JP2006222470A (ja) * 2006-05-29 2006-08-24 Renesas Technology Corp 半導体装置および半導体装置の製造方法

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6351028B1 (en) * 1999-02-08 2002-02-26 Micron Technology, Inc. Multiple die stack apparatus employing T-shaped interposer elements
US6387728B1 (en) * 1999-11-09 2002-05-14 Advanced Semiconductor Engineering, Inc. Method for fabricating a stacked chip package
US6340846B1 (en) * 2000-12-06 2002-01-22 Amkor Technology, Inc. Making semiconductor packages with stacked dies and reinforced wire bonds
US6503776B2 (en) * 2001-01-05 2003-01-07 Advanced Semiconductor Engineering, Inc. Method for fabricating stacked chip package
US20030001281A1 (en) * 2001-06-29 2003-01-02 Kwon Yong Hwan Stacked chip package having upper chip provided with trenches and method of manufacturing the same
US20030062613A1 (en) * 2001-09-13 2003-04-03 Kenji Masumoto Semiconductor device and manufacturing method thereof

Also Published As

Publication number Publication date
JP2004356529A (ja) 2004-12-16
US20040241907A1 (en) 2004-12-02
CN101312162B (zh) 2010-06-02
CN101312162A (zh) 2008-11-26
US7148081B2 (en) 2006-12-12
TWI339888B (en) 2011-04-01
TW200503235A (en) 2005-01-16
JP4705748B2 (ja) 2011-06-22
CN1574346A (zh) 2005-02-02
KR20040103780A (ko) 2004-12-09

Similar Documents

Publication Publication Date Title
CN100414703C (zh) 一种制造半导体器件的方法
KR100384260B1 (ko) 반도체장치 및 그 제조방법
US6372549B2 (en) Semiconductor package and semiconductor package fabrication method
US6781241B2 (en) Semiconductor device and manufacturing method thereof
US6555917B1 (en) Semiconductor package having stacked semiconductor chips and method of making the same
US7723839B2 (en) Semiconductor device, stacked semiconductor device, and manufacturing method for semiconductor device
US6770164B1 (en) Method for attaching a semiconductor die to a substrate
US10879203B2 (en) Stud bump structure for semiconductor package assemblies
US20020109216A1 (en) Integrated electronic device and integration method
US20020105073A1 (en) Low cost and compliant microelectronic packages for high i/o and fine pitch
KR19980070074A (ko) 반도체 장치의 제조방법
JP3622435B2 (ja) 半導体装置とその製造方法
JP2003078105A (ja) スタックチップモジュール
US20070145548A1 (en) Stack-type semiconductor package and manufacturing method thereof
US8169089B2 (en) Semiconductor device including semiconductor chip and sealing material
JP2006222470A (ja) 半導体装置および半導体装置の製造方法
KR101123797B1 (ko) 적층 반도체 패키지
CN115411001A (zh) 半导体装置及其制造方法
JP2008021712A (ja) 半導体モジュールならびにその製造方法
JP2000091378A (ja) 半導体装置およびその製造方法ならびにフィルムキャリア
KR19980058485A (ko) 칩 스케일 패키지의 제조방법
JPH104123A (ja) 電子回路装置の製造方法及びそれを用いて製造された電子回路装置
JP2001007154A (ja) 半導体装置の実装構造および実装方法
JP2010109153A (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
ASS Succession or assignment of patent right

Owner name: RENESAS ELECTRONICS

Free format text: FORMER OWNER: RENESAS TECHNOLOGY CORP.

Effective date: 20100919

C41 Transfer of patent application or patent right or utility model
COR Change of bibliographic data

Free format text: CORRECT: ADDRESS; FROM: TOKYO, JAPAN TO: KANAGAWA PREFECTURE, JAPAN

TR01 Transfer of patent right

Effective date of registration: 20100919

Address after: Kanagawa

Patentee after: Renesas Electronics Corporation

Address before: Tokyo, Japan, Japan

Patentee before: Renesas Technology Corp.

C17 Cessation of patent right
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20080827

Termination date: 20140514