KR20040103780A - 반도체장치 및 반도체장치의 제조방법 - Google Patents

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KR20040103780A
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resin
semiconductor
chip
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히가시노토모코
스즈키카즈나리
미야자키츄이치
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가부시끼가이샤 르네사스 테크놀로지
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Abstract

복수의 반도체 칩을 실장 기판상에 적층한 반도체장치의 개개의 칩의 접착성을 향상시켜, 반도체장치의 신뢰성을 향상시킨다.
실장 기판(1)상의 반도체 칩 탑재영역에 주로 열경화성을 가지는 수지로 이루어지는 접착재(7)를 도포하고, 반도체 칩(3A)을 탑재한 후, 열처리하는 것에 의해 접착재(7)를 경화시켜, 상온까지 자연 냉각하면, 실장 기판(1)과 반도체 칩(3A)의 α값의 차이에 의해 실장 기판(1) 등이 볼록(凸)하게 휘어진 형상이 되지만, 이후, 패드(P1)와 패드(PA)를 와이어 본딩(wire bonding)하고, 그 후, 반도체 칩(3A)상에 열가소성을 가지는 수지로 이루어지는 접착재(9A)를 붙이며, 그 상부에 스페이서(spacer) 칩(5)을 열압착한다. 이와 같이, 열압착시의 열(熱)로 실장 기판(1)과 반도체 칩(3A)이 각각 거의 평탄해지며, 반도체 칩(3A)과 스페이서 칩(5)의 접착성이 향상한다.

Description

반도체장치 및 반도체장치의 제조방법{Semiconductor device and method of manufacturing the same}
본 발명은, 반도체장치 및 그 제조기술에 관한 것으로서, 특히, 복수의 반도체 칩을 실장 기판상에 적층한 반도체장치에 적용하는 유용한 기술에 관한 것이다.
반도체장치의 다기능화, 고집적화 및 소형화를 도모하는 것을 목적으로 하여, 실장 기판상에 복수의 반도체 칩을 3차원적으로 실장한 적층 패키지가 여러가지 제안되어 있다.
또, 메모리 제품 등에 있어서는, 동일한 반도체 칩을 복수 적층하고, 고집적화를 도모하고 있는 것도 있다.
예컨대, 특허문헌 1과 2에는, 동일 사이즈의 반도체 IC 소자를 적층한 칩 적층형 패키지 소자 및 그 제조방법에 관한 기재가 있다.
[특허문헌 1]
특개 2003-78106호 공보(도 1)
[특허문헌 2]
특개평 6-244360호 공보(도 1)
본 발명자들은, 하나의 패키지내에 복수개의 반도체 칩(소자, 펠릿)을 적층한 BGA(ball grid array)와 CSP(chip size package)를 개발하고 있다.
실장 기판상에 반도체 칩을 탑재하기 위해서는 접착재가 사용되지만, 반도체 칩을 복수 적층할 때, 접착 불량이 발견되었다.
이것은, 실장 기판상에 반도체 칩을 탑재할 때, 페이스트 상태의 수지(접착재)를 사용한 경우, 수지를 경화시키기 위해 열처리가 시행된다. 이때, 경화(硬化) 온도로부터 실온으로 되돌아갈 때, 실장 기판(예컨대, 유리ㆍ에폭시)과 반도체 칩(예컨대 실리콘)이 수축하고, 이들의 열팽창 계수(α) 차이에 기인하여, 실장 기판과 반도체 칩에 휘어짐이 발생한다. 이렇게 휘어진 반도체 칩상에 더 반도체 칩을 적층 하고자 하여도 접착성을 확보하는 것이 곤란하고, 또한, 반도체 칩의 박리나 경사의 요인이 되는 것을 판명하였다. 또, 이 문제점에 대해서는, 도 14 및 도 15를 참조하면서 추후에 상세히 설명한다.
그래서, 본 발명자들은, 복수개의 반도체 칩을 적층할 때의 접착재에 착안하여, 반도체장치의 조립공정과 적층하는 반도체 칩의 크기 등을 고려하면서, 반도체 칩의 접착성을 향상시키는 기술에 대해서 검토했다.
또, 본원 발명자는, 본원 발명을 완성된 후에, 선행 기술조사를 행하여, 상기특허문헌 1 및 2를 추출했다. 상기 특허문헌 1에는, 접착재로서 복수의 재료가 열거되어 있지만, 개개의 접착재의 특성과 반도체장치의 조립 단계마다의 접착재의 구분 사용에 대해서는 어떤 것도 기재되어 있지 않다.
또한, 본 발명자들은, 반도체 칩의 형상을 연구함으로써, 더 소형화가 도모되며, 또한, 공정의 간략화가 도모되는 반도체장치의 구조 및 제조방법에 대해서 검토했다.
본 발명의 목적은, 복수의 칩을 가지는 반도체장치의 신뢰성을 향상시키는데 있다.
본 발명의 다른 목적은, 복수의 반도체 칩을 가지는 반도체장치의 소형화 혹은 고밀도 실장화를 도모하는데 있다.
본 발명의 상기 및 그 밖의 목적과 신규한 특징은, 본 명세서의 기술 및 첨부 도면으로부터 명백해질 것이다.
도 1은 본 발명의 실시형태 1인 반도체장치의 제조공정을 나타내는 요부 단면도이다.
도 2는 본 발명의 실시형태 1인 반도체장치의 제조공정을 나타내는 요부 단면도이다.
도 3은 본 발명의 실시형태 1인 반도체장치의 제조공정을 나타내는 요부 단병도다.
도 4는 본 발명의 실시형태 1인 반도체장치의 제조공정을 나타내는 요부 단면도이다.
도 5는 본 발명의 실시형태 1인 반도체장치의 제조공정을 나타내는 요부 단면도이다.
도 6은 본 발명의 실시형태 1인 반도체장치의 제조공정을 나타내는 요부 단면도이다.
도 7은 본 발명의 실시형태 1인 반도체장치의 제조공정을 나타내는 요부 단면도이다.
도 8은 본 발명의 실시형태 1인 반도체장치의 제조공정을 나타내는 요부 단면도이다.
도 9는 본 발명의 실시형태 1인 반도체장치의 제조공정을 나타내는 요부 단면도이다.
도 10은 본 발명의 실시형태 1인 반도체장치의 제조공정을 나타내는 요부 단면도이다.
도 11은 본 발명의 실시형태 1인 반도체장치의 제조공정을 나타내는 요부 단면도이다.
도 12는 본 발명의 실시형태 1인 반도체장치의 제조공정을 나타내는 요부 단면도이다.
도 13은 본 발명의 실시형태 1인 반도체장치의 제조공정을 나타내는 요부 단면도이다.
도 14는 본 발명의 실시형태 1의 효과를 나타내기 위한 반도체장치의 제조방법을 나타내는 요부 단면도이다.
도 15는 본 발명의 실시형태 1의 효과를 나타내기 위한 반도체장치의 제조방법을 나타내는 요부 단면도이다.
도 16은 본 발명의 실시형태 2인 반도체장치의 제조공정을 나타내는 요부 단면도이다.
도 17은 본 발명의 실시형태 2인 반도체장치의 제조공정을 나타내는 요부 단면도이다.
도 18은 본 발명의 실시형태 2인 반도체장치의 제조공정을 나타내는 요부 단면도이다.
도 19는 본 발명의 실시형태 2인 반도체장치의 제조공정을 나타내는 요부 단면도이다.
도 20은 본 발명의 실시형태 2인 반도체장치의 제조공정을 나타내는 요부 단면도에서 만나는
도 21은 본 발명의 실시형태 2인 반도체장치의 제조공정을 나타내는 요부 단면도이다.
도 22는 본 발명의 실시형태 2인 반도체장치의 제조공정을 나타내는 요부 단면도이다.
도 23은 본 발명의 실시형태 2인 반도체장치의 제조공정을 나타내는 요부 단면도이다.
도 24는 본 발명의 실시형태 2인 반도체장치의 제조공정을 나타내는 요부 단면도이다.
도 25는 본 발명의 실시형태 2인 반도체장치의 제조공정을 나타내는 요부 단면도이다.
도 26은 본 발명의 실시형태 2인 반도체장치의 제조공정을 나타내는 요부 단면도이다.
도 27은 본 발명의 실시형태 2인 반도체장치의 제조공정을 나타내는 요부 단면도이다.
도 28은 본 발명의 실시형태 3인 반도체장치의 제조공정을 나타내는 요부 단면도이다.
도 29는 본 발명의 실시형태 3인 반도체장치의 제조공정을 나타내는 요부 단면도이다.
도 30은 본 발명의 실시형태 3인 반도체장치의 제조공정을 나타내는 요부 단면도이다.
도 31은 본 발명의 실시형태 3인 반도체장치의 제조공정을 나타내는 요부 단면도이다.
도 32는 본 발명의 실시형태 3인 반도체장치의 제조공정을 나타내는 요부 단면도이다.
도 33은 본 발명의 실시형태 3에 사용되는 역 볼록(凸) 형상의 반도체 칩을 형성하는 방법을 나타내는 요부 단면도이다.
도 34는 본 발명의 실시형태 3에 사용되는 역 볼록 형상의 반도체 칩을 형성하는 방법을 나타내는 요부 단면도이다.
도 35는 본 발명의 실시형태 3에 사용되는 역 볼록 형상의 반도체 칩을 형성하는 방법을 나타내는 요부 단면도이다.
도 36은 본 발명의 실시형태 3에 사용되는 역 볼록 형상의 반도체 칩을 형성하는 방법을 나타내는 요부 단면도이다.
도 37은 본 발명의 실시형태 3에 사용되는 역 볼록 형상의 반도체 칩을 형성하는 방법을 나타내는 요부 단면도이다.
도 38은 본 발명의 실시형태 3에 사용되는 역 볼록 형상의 반도체 칩을 형성하는 방법을 나타내는 요부 단면도이다.
도 39는 본 발명의 실시형태 3에 사용되는 역 볼록 형상의 반도체 칩을 형성하는 방법을 나타내는 요부 단면도이다.
도 40은 본 발명의 실시형태 3에 사용되는 역 볼록 형상의 반도체 칩을 형성하는 다른 방법을 나타내는 요부 단면도이다.
도 41은 본 발명의 실시형태 3에 사용되는 역 볼록 형상의 반도체 칩을 형성하는 다른 방법을 나타내는 요부 단면도이다.
도 42는 본 발명의 실시형태 3에 사용되는 역 볼록 형상의 반도체 칩을 형성하는 다른 방법을 나타내는 요부 단면도이다.
도 43은 본 발명의 실시형태 3에 사용되는 다른 역 볼록 형상의 반도체 칩을 형성하는 방법을 나타내는 요부 단면도이다.
도 44는 절결부를 테이퍼 형상으로 한 반도체 칩을 사용한 반도체장치의 요부 단면도이다.
도 45는 본 발명의 실시형태 3에 사용되는 다른 역 볼록 형상의 반도체 칩을 형성하는 방법을 나타내는 요부 단면도이다.
도 46은 절결부를 R 형상으로 한 반도체 칩을 이용한 반도체장치의 요부 단면도이다.
도 47은 본 발명의 실시형태 4인 반도체장치를 나타내는 요부 평면도이다.
도 48은 본 발명의 실시형태 4인 반도체장치를 나타내는 요부 평면도이다.
도 49는 본 발명의 실시형태 4인 반도체장치를 나타내는 요부 단면도이다.
도 50은 본 발명의 실시형태 4인 다른 반도체장치를 나타내는 요부 평면도이다.
도 51은 본 발명의 실시형태 4인 다른 반도체장치를 나타내는 요부 평면도이다.
도 52는 본 발명의 실시형태 4인 다른 반도체장치를 나타내는 요부 단면도이다.
도 53은 본 발명의 실시형태 5인 반도체장치를 나타내는 요부 단면도이다.
도 54는 본 발명의 실시형태 6인 반도체장치를 나타내는 요부 단면도이다.
도 55는 본 발명의 실시형태 6인 다른 반도체장치를 나타내는 요부 단면도이다.
도 56은 본 발명의 실시형태 6의 효과를 설명하기 위한 반도체장치를 나타내는 요부 단면도이다.
도 57은 본 발명의 실시형태 7인 반도체장치를 나타내는 요부 단면도이다.
[도면의 주요 부분에 대한 부호의 설명]
1 실장 기판, 3A,3B 반도체 칩,
5 스페이서 칩, 7,7A,7B,7C 접착재,
9,9A,9B,9C 접착재, 11A,11B,11C,11D 와이어
13 몰드 수지, 15 범프 전극,
17 가열 스테이지, 23A 반도체 칩,
23B 반도체 칩, 23C 반도체 칩,
23D 반도체 칩, 31 백그라인드 테이프
33 다이싱 테이프, 33A 반도체 칩,
33B 반도체 칩, 33C 반도체 칩,
33b 다이싱 테이프, 35 다이싱 소,
37 다이싱 소, 39 크랙,
CA 칩 영역,
D1 반도체 칩의 단부와 스페이서 칩의 단부와의 거리,
D2 반도체 칩의 절결부의 횡방향의 길이,
D3 반도체 칩의 절결부의 종방향의 길이,
P1 패드, PA,PB,PC,PD 패드,
PS1,PS2 반도체 칩의 크기, SA 스크라이브 영역,
W 반도체 웨이퍼, W1,W2 폭.
본원에서 개시되는 발명중, 대표적인 것의 개요를 간단히 설명하면, 다음과 같다.
본 발명의 반도체장치의 제조방법은, (a) 실장 기판상에 제1 접착재를 통해서 제1 반도체 칩을 탑재하는 공정과, (b) 상기 (a) 공정의 후, 열처리에 의해 상기 제1 접착재를 경화시키는 것에 의해 상기 실장 기판상에 상기 제1 반도체 칩을 고정하는 공정과, (c) 상기 (b) 공정의 후, 상기 제1 반도체 칩의 상방에 제2 반도체 칩을 탑재하는 공정으로서, 상기 실장 기판 및 상기 제1 반도체 칩에 열을 가하는 것에 의해 상기 제1 반도체 칩의 표면이 상기 열을 가하기 이전보다 평탄하게 된 상태에서, 상기 제2 반도체 칩을 제2 접착재를 통해서 접착하는 공정을 가지는 것이다.
본 발명의 반도체장치는, 실장 기판상에 적어도 제1 및 제2 반도체 칩이 적층된 반도체장치로서, (a) 상기 실장 기판의 바로 위에 탑재된 제1 반도체 칩은, 주로 열경화성을 가지는 수지를 통해서 고정되며, (b) 상기 제1 반도체 칩의 상방에 탑재된 제2 반도체 칩은, 열가소성을 가지는 수지를 통해서 고정되어 있는 것이다.
본 발명의 반도체장치의 제조방법은, (a) 실장 기판상에 주로 열경화성을 가지는 수지를 통해서, 이면(裏面)의 외주부에 절결부를 가지고, 상기 이면의 중앙부가 볼록(凸)부인 반도체 칩을 탑재하는 공정과, (b) 상기 (a) 공정의 후, 열처리에 의해 상기 수지를 경화시키는 것에 의해 상기 실장 기판상에 상기 반도체 칩을 고정하는 공정을 가지는 것이다.
본 발명의 반도체장치는, (a) 실장 기판과, (b) 상기 실장 기판상에 탑재된 반도체 칩으로서, 이면의 외주부에 절결부를 가지고, 상기 이면의 중앙부가 볼록(凸)부인 반도체 칩과, (c) 상기 실장 기판과 상기 반도체 칩과의 사이에 형성된 주로 열경화성을 가지는 수지를 가지는 것이다.
이하, 본 발명의 실시형태를 도면에 의거해서 상세히 설명한다. 또, 실시형태를 설명하기 위한 전체 도면에 있어서, 동일한 부재에는 동일한 부호를 붙이고, 그 반복 설명은 생략한다. 또한, 각 실시형태는 상호 관련되는 것이며, 각 실시형태에 있어서 동일 혹은 유사한 부재에는 동일 혹은 관련되는 부호를 붙이고, 그 반복 설명은 생략한다. 또한, 각 실시형태에 있어서 동일 혹은 유사한 구성을 가지는 경우에는, 동일 혹은 유사한 효과를 나타내는 것으로 하며, 그 반복 설명은 생략한다.
(실시형태 1)
도 1 ~ 도 13은, 본 실시형태의 반도체장치의 제조공정을 나타내는 요부 단면도이다.
우선, 본 실시형태의 반도체장치의 구성에 대해서 설명한다. 또, 후술하는 본 실시형태의 반도체장치의 제조공정의 설명에 있어서 구조가 보다 명확하게 되기 때문에, 여기에서는 주요한 구성에 대해서만 설명한다.
최종 공정도인 도 13에 나타낸 바와 같이, 본 실시형태의 반도체장치는, 실장 기판(배선 기판, 패키지 기판)(1)의 주면상에, 2개의 거의 동일한 형상의 반도체 칩(3A, 3B)이 탑재되어 있다. 또한, 이들 사이에는, 스페이서 칩(5)이 배치되며, 반도체 칩(3A)의 외주부상에 공간을 확보하여, 와이어(11A)와 반도체 칩(3B)의 쇼트(단락)를 방지하고 있다. 예컨대, 반도체 칩(3A, 3B)의 두께는 50 ~ 200㎛ 정도이고, 스페이서 칩(5)의 두께는 50 ~ 200㎛ 정도이다. 또한, 반도체 칩(3A)의 단부와 스페이서 칩(5)의 단부와의 거리(D1)는, 200 ~ 500㎛ 정도이다.
실장 기판(1)은, 예컨대, 유리섬유를 포함한 에폭시 수지(유리ㆍ에폭시 수지)와 같은 범용수지를 주체로 구성된 다층배선 기판이다. 즉, 표면과 이면에 배선을 인쇄법 등으로 형성한, 소위 프린트 기판(도시하지 않음)을 복수 적층한 구조로, 이 복수매의 프린트 기판의 각 배선은, 비어에 의해 적절히 접속되어 있다. 또한, 실장 기판(1)의 표면에는, 복수의 패드(bonding pad)(P1)가 형성되어 있다. 이 패드는, 실장 기판의 예컨대 외주부에 배치된다(도 48 등 참조).
와이어는, 금(金) 등의 도전성 재료로 이루어지고, 반도체 칩은, 실리콘 등의 반도체로 이루어진다. 또한, 스페이서 칩도 실리콘 등의 반도체로 이루어진다. 상기 스페이서 칩을 반도체 칩과 동일한 재료로 함으로써, 극력 열팽창 계수의 차이를 저감해, 응력을 저감할 수 있다. 상기 스페이서 칩에는, 다른 재료도 적용할 수 있다. 예컨대, 다결정 실리콘 칩이나, 하측의 반도체 칩의 표면에 미리 인쇄에 의해 형성한 폴리이미드 수지층을 스페이서로 사용하여도 된다. 이 경우, 상기 실리콘의 스페이서 칩을 사용하는 경우와 비교해서 재료, 제조 코스트를 저감할 수 있다.
반도체 칩(3A, 3B) 중에는, 도시하지 않은 복수의 반도체 소자나 배선이 형성되며, 그 표면은 보호막으로 덮어져 있다. 또한, 보호막의 개구부로부터는 각각 복수의 패드(PA, PB)가 노출하고 있다. 이 패드는, 최상층 배선의 노출부이며, 각반도체 칩의 예컨대 외주부에 배치된다(도 47 등 참조).
와이어(11A)는, 반도체 칩(3A)의 표면의 패드(bonding pad)(PA)와 실장 기판(1)의 표면의 패드(P1)를 접속하고, 와이어(11B)는, 반도체 칩(3B)의 표면의 패드(bonding pad)(PB)와 실장 기판(1)의 표면의 패드(P1)를 접속한다. 실장 기판(1)의 표면에는, 복수의 패드(P1)가 형성되며, 와이어(11A, 11B)는 다른 패드(P1)에 접속된다(도 48 등 참조). 또, 일부 같은 위치의 패드(P1)에 접속되는 경우도 있다. 또한, 와이어(11A)의 루프 높이(반도체 칩(3A)의 표면으로부터 와이어(11A)의 최고 위치까지의 거리)는, 100 ~ 300㎛ 정도이며, 와이어(11B)의 루프 높이(반도체 칩(3B)의 표면으로부터 와이어(11B)의 최고 위치까지의 거리)는, 300 ~ 1000㎛ 정도이다.
여기서, 실장 기판(1)과 반도체 칩(3A)은, 접착재(7)를 통해서 고정되어 있다. 이 접착재(7)는, 예컨대 주로 열경화성을 가지는 수지이다. 한편, 스페이서 칩(5)과 반도체 칩(3B)은, 접착재(9B)를 통해서 고정되어 있다. 이 접착재(9B)는, 예컨대 열가소성을 가지는 수지이다. 또한, 반도체 칩(3A)과 스페이서 칩(5)은, 접착재(9A)를 통해서 고정되어 있다. 이 접착재(9A)는, 예컨대 열가소성을 가지는 수지이다.
이와 같이, 본 실시형태에 의하면, 실장 기판(1)상에 탑재되는 반도체 칩(3A)의 접착재와, 이 반도체 칩(3A)의 상방에 위치하는 반도체 칩(3B)의 접착재를 다른 것으로 했기 때문에, 이들의 접착성을 좋게 할 수 있다.
구체적으로는, 접착재(7)로서, 예컨대 주로 열경화성을 가지는 수지를 사용하고, 접착재(9A, 9B)로서, 예컨대 열가소성을 가지는 수지를 사용한다. 또한, 접착재(7)의 두께는 5 ~ 50㎛ 정도이며, 접착재(9A, 9B)의 두께는 5 ~ 50㎛ 정도이다.
또, 이들 접착재(7, 9A, 9B)의 특성과 구체적인 조성 예에 대해서는, 제조공정의 설명부에서 더 상세히 설명한다.
이들 반도체 칩(3A, 3B) 및 와이어(11A, 11B)의 주위는, 몰드 수지(레진)(13)에 의해 덮어져 있다. 또한, 실장 기판(1)의 이면에는, 땜납 등으로 이루어지는 범프 전극(15)이 예컨대 에리어 배치되어 있다. 이 범프 전극(15)은, 도시하지 않은 실장 기판(1)중의 복수의 배선층이나 비어(접속부)를 통해서 패드(P1)와 전기적으로 접속되어 있다.
이어서, 본 실시형태의 반도체장치의 제조방법(조립 공정)을 도 1 ~ 도 13을 참조하면서 설명한다.
도 1에 나타내는 바와 같이, 상온(실온)에서, 실장 기판(1)상의 반도체 칩 탑재영역에 접착재(7)를 도포한다. 이 접착재(7)는, 페이스트 상태의 수지이며, 주로 열경화성을 가지는 수지로 이루어진다. 구체적으로는, 에폭시계의 수지가 있다. 이 수지의 특징은, 용제와 혼합하는 것에 의해 페이스트 상태가 되고, 가열시, 용제가 휘발함과 동시에 수지의 반응에 의해 경화가 일어난다. 이 경화에 의해, 실장 기판(1)상에 반도체 칩이 고정된다. 또한, 열경화성 수지는, 한번 경화한 후는 열을 가해도 용융하지 않는다.
이렇게, 본 실시형태에 의하면, 실장 기판(1)상에 주로 열경화성을 가지는 수지를 사용한 것이므로, 코스트의 저감을 도모할 수 있다. 즉, 후술하는 열가소성을 가지는 필름 모양의 수지와 비교하여, 주로 열경화성을 가지는 수지는 범용적이고 저렴한 것이 많다. 또한, 페이스트 상태의 수지를 사용함으로써, 배선의 두께와, 상기 배선을 덮는 절연막의 두께의 영향으로 비교적 요철(凹凸)이 많은 실장 기판(1)의 표면을 메우도록 수지를 공급할 수 있어, 실장 기판(1)과 그 상부의 반도체 칩(3A)의 접착성을 향상시킬 수 있다.
이어서, 도 2에 나타내는 바와 같이, 상온에서 접착재(7)상에 반도체 칩(3A)을 탑재하고, 또, 도 3에 나타내는 바와 같이, 실장 기판(1)을 열처리하는 것에 의해 접착재(7)를 경화시킨다. 열처리는, 실장 기판(1)을 예컨대 100 ~ 200℃의 분위기중에 노출시키는 것에 의해 행한다. 그 결과, 실장 기판(1)상에 반도체 칩(3A)이 고정된다. 실장 기판(1)상의 반도체 칩 탑재영역의 외주에는, 패드(P1)가 노출하고 있다. 또한, 반도체 칩(3A)의 표면으로부터는 패드(PA)가 노출하고 있다.
여기서, 실장 기판(1)을 방치하고, 상온까지 자연 냉각한다. 이때, 실장 기판(1) 및 반도체 칩(3A)이 각각 수축하지만, 각각 α값이 다르기 때문에, 그 수축 정도가 다르다. 이 α값이란, 열팽창 계수이며, 실리콘(Si)에서는, 3.5×10-6/℃, 유리ㆍ에폭시 기판에서는, 12×10-6/℃~16×10-6/℃정도이다. 그 결과, 도 4에 나타내는 바와 같이, 실장 기판(1) 등이 볼록하게 휘어진 형상이 된다.
이어서, 실장 기판(1)상의 패드(P1)와 반도체 칩(3A)의 패드(PA)를 와이어(11A)로 접속(제1 와이어 본딩)한다. 이때, 도 5에 나타내는 바와 같이, 실장 기판(1)을 가열 스테이지(17)상에 탑재하고, 약 150 ~ 200℃ 정도로 가열하면서 와이어본딩을 행한다. 따라서, 와이어 본딩시의 중간은, 가열에 의해 실장 기판(1)과 반도체 칩(3A)이 각각 평탄하게 된다. 이 와이어 본딩은, 예컨대 초음파진동과 열압착을 병용한 와이어 본더를 사용해서 행한다.
이어서, 실장 기판(1)을 방치하고, 상온까지 자연 냉각하면, 도 6에 나타내는 바와 같이, 다시, 실장 기판(1) 등이 볼록하게 휘어진 형상이 된다.
이어서, 도 7에 나타내는 바와 같이, 반도체 칩(3A)상에 접착재(9A)를 붙이고, 그 상부에 스페이서 칩(5)을 열압착한다. 즉, 실장 기판(1)을 가열 스테이지 상에 탑재하고, 약 100 ~ 250℃ 정도로 가열하면서, 스페이서 칩(5)을 접착재(9A)(반도체 칩(3A))상에 가압한다.
이 경우, 열로 실장 기판(1)과 반도체 칩(3A)이 각각 거의 평탄하게 된다. 바꾸어 말하면, 열을 가하기 이전(예컨대, 도 6에 나타내는 상태)보다 실장 기판(1)과 반도체 칩(3A)의 평탄성이 향상된다. 그 결과, 반도체 칩(3A)과 스페이서 칩(5)의 접착성이 향상된다. 또한, 일정한 접착력, 접착 면적, 수지 두께를 확보할 수 있다.
또, 스페이서 칩(5)의 이면(하면)에 접착재(9A)를 붙인다. 반도체 칩(3A)상에 열압착해도 된다.
여기서, 접착재(9A)는, 열가소성을 가지는 수지이다. 즉, 가열중은 경화하지 않고, 접착재 자신이 용융하여, 점착성을 갖는다. 그 후, 자연 냉각하면 수지가 경화하여, 반도체 칩(3A)상에 스페이서 칩(5)이 고정된다. 단, 접착재(9A)는, 열가소성 수지만으로 구성된다고는 한정하지 않는다. 예컨대, 열가소성 수지로 이루어지는 메인 필름부의 표면에 열경화성 수지를 도포한 필름을 사용하여, 반도체 칩(3A)상에 필름을 붙일 때는, 상기 열경화성 수지의 성질을 이용해서 접착하고, 반도체 칩(3A)상에 스페이서 칩(5)을 고정할 때는, 열가소성 수지의 성질을 이용해서 접착 할 수도 있다. 또한, 열가소성 수지와 열경화성 수지의 혼합 수지를 사용해도 동일한 처리를 행할 수 있다.
따라서, 여기에서 말하는「열가소성을 가지는 수지」는, 열을 가했을 때 어느 정도의 접착성을 가지면서, 그 후 경화하는 수지를 말한다. 따라서, 반응성이 작은 열경화성 수지와 완전히 큐어(중합)시키지 않는 열경화성 수지라도, 다이 본딩의 가열의 기간에 접착성을 확보하면서, 그 후 경화에 의해 소망의 위치에 상층의 반도체 칩을 고정할 수 있는 것이라면 된다.
또한, 접착재(9A)로는, 용매(용제)의 함유량이 적고, 필름 모양(페이스트 상태가 아니다)으로 가공할 수 있다는 특성을 갖는다. 이것에 대해서, 접착재(7)는, 수지에 용매를 가하는 것에 의해 페이스트 상태로 할 수 있으며, 열경화시에 용제가 휘발한다.
접착재(9A)의 구체적 조성은, 예컨대 에폭시 수지와 열가소성 수지의 혼합 물과 폴리이미드 수지와 에폭시 수지와의 혼합물 등이 있다. 또한, 접착재(9A) 중에는, 무기물질 필러 등을 함유시켜도 된다.
이렇게 본 실시형태에 의하면, 스페이서 칩(5)을 열압착한다, 즉, 가열하면서 접착한 것이므로, 스페이서 칩(5)의 접착성을 향상시킬 수 있다
예컨대, 도 14에 나타내는 바와 같이, 실장 기판(1) 등이 볼록하게 휘어진상태에서, 반도체 칩(3A)상의 스페이서 칩 탑재영역에, 페이스트 상태의 수지이며, 주로 열경화성을 가지는 수지로 이루어지는 접착재(7B)를 도포해도, 반도체 칩(3A)의 표면이 휘어져 있기 때문에, 접착재(7B)를 안정적으로 공급할 수 없다. 또, 도 15에 나타내는 바와 같이, 그 접착재(7B)상에 스페이서 칩(5)을 탑재해도, 실장 기판(1)과 반도체 칩(3A)에 대하여 평행하게 탑재할 수 없다. 따라서, 열처리하는 것에 의해 접착재(7B)를 경화시켜도, 스페이서 칩(5)의 접착성이 나쁘고, 소망의 접착력, 접착 면적, 수지 두께를 확보하는 것이 곤란하게 된다. 또한, 반도체 칩의 박리나 반도체 칩중의 크랙 발생의 원인이 된다. 또한, 스페이서 칩(5)이 경사진 상태로 탑재되고, 그 상부에 다른 반도체 칩을 적층하면, 이 반도체 칩도 경사진 상태로 탑재되며, 그 후의 와이어 본딩을 제어성 좋게 행할 수 없다.
이렇게, 한번 열부하가 가해진 실장 기판의 상방에 더 칩(반도체 칩이나 스페이서 칩)을 적층하고자 하는 경우, 접착재(7B)를 사용해서는 접착성 좋게 적층할 수 없다.
이것에 대해서, 본 실시형태에서는, 전술한 바와 같이, 스페이서 칩(5)을 열압착한 것이므로, 그 접착성을 향상시킬 수 있다.
또, 도 14 및 도 15는, 본 실시형태의 효과를 나타내기 위한 반도체장치의 제조방법을 나타내는 요부 단면도이다.
이렇게, 반도체 칩(3A)상에 접착재(9A)를 붙이고, 그 상부에 스페이서 칩(5)을 열압착한 후, 상온까지 자연 냉각하면, 다시, 실장 기판(1) 등이 볼록하게 휘어진 형상이 된다(도시하지 않음).
이어서, 도 8에 나타내는 바와 같이, 스페이서 칩(5)상에 접착재(9B)를 붙이고, 그 상부에 반도체 칩(3B)을 열압착한다. 즉, 실장 기판(1)을 가열 스테이지(17)상에 탑재하고, 약 100 ~ 250℃ 정도로 가열하면서, 반도체 칩(3B)을 접착재(9B)(스페이서 칩(5))상에 가압한다. 이 접착재(9B)도 접착재(9A)와 같이, 열가소성을 가지는 수지이다. 또한, 필름 모양의 수지이다. 또, 이 경우도, 반도체 칩(3B)의 이면에 접착재(9B)를 붙이고, 스페이서 칩(5)상에 열압착해도 된다.
이렇게 반도체 칩(3B)의 접착(고정)시도, 가열하면서 접착한 것이므로, 스페이서 칩(5)의 접착의 경우와 같이 그 접착성을 향상시킬 수 있다.
이어서, 상온까지 자연 냉각하면, 도 9에 나타내는 바와 같이, 실장 기판(1) 등이 볼록하게 휘어진 형상이 된다. 또, 반도체 칩(3B)의 외주부로부터는 패드(PB)가 노출하고 있다.
이어서, 도 10에 나타내는 바와 같이, 실장 기판(1)상의 패드(P1)와 반도체 칩(3B)의 패드(PB)를 와이어(11B)로 접속(제2 와이어 본딩)한다. 이때, 도시하는 바와 같이, 실장 기판(1)을 가열 스테이지(17)상에 탑재하고, 약 150 ~ 200℃ 정도로 가열하면서 와이어 본딩을 행한다. 따라서, 와이어 본딩시의 중간은, 가열에 의해 실장 기판(1)과 반도체 칩(3A, 3B) 등이 각각 평탄하게 된다. 이 와이어 본딩은, 예컨대 초음파진동과 열압착을 병용한 와이어 본더를 사용해서 행한다.
이어서, 도 11에 나타내는 바와 같이, 실장 기판(1)과 반도체 칩(3A, 3B) 등을 도시하지 않은 금형에서 끼워 유지하고, 실장 기판(1)측을 150 ~ 200℃의 가열 스테이지(17)상에 탑재하며, 금형의 캐비티(cavity)내에 용융 수지(몰드 수지)를주입하여, 반도체 칩(3A, 3B)과 와이어(11A, 11B) 등의 주위를 몰드 수지(13)에 의해 밀봉한다. 또, 이후, 상온까지 자연 냉각해도, 실장 기판(1) 등이 볼록하게 휘어지지 않도록, 몰드 수지(13)와 실장 기판(1)의 α차이를 조정하여, 반도체장치의 휘어짐이 적게 되도록 연구되어 있다.
이어서, 도 12에 나타내는 바와 같이, 실장 기판(1)측을 상면으로 하고, 땜납 등으로 이루어지는 범프 전극(15)을 형성한다. 이 범프 전극(15)은, 예컨대 저융점의 Pb-Sn 공정(共晶)합금으로 이루어지는 땜납 볼을 실장 기판(1)의 상면(반도체 칩 탑재측의 반대측)에 공급한 후, 이 땜납 볼을 리플로우시키는 것에 의해 형성한다. 예컨대, 실장 기판(1) 등을, 240 ~ 260℃의 분위기에 노출시키는 것에 의해 리플로우를 행한다.
그 후, 범프 전극(15)의 형성면을 하측으로 하여(도 13), 본 실시형태의 반도체장치가 거의 완성된다.
이렇게, 본 실시형태에 의하면, 실장 기판의 바로 위에는 페이스트 상태의 열경화성을 가지는 수지를 사용해서 그 상부의 반도체 칩의 접착(고정)을 행하고, 상기 수지의 경화를 위해 열처리 후에 적층되는 칩(반도체 칩과 스페이서 칩)의 접착시에는, 필름 모양의 열가소성을 가지는 수지를 사용하는 것으로 했기 때문에, 개개의 칩의 접착성을 향상시킬 수 있다. 또한, 반도체장치의 신뢰성을 향상 할 수 있다. 또한, 반도체장치의 수율을 향상할 수 있다.
또한, 페이스트 상태의 열경화성을 가지는 수지의 경화를 위해 열처리를 행하는 타이밍은, 제1 와이어 본딩 전(前)이다. 이것은, 와이어 본딩의 전에는, 와이어 본딩의 대상이 되는 반도체 칩이 고정되어 있지 않으면 안되기 때문이다.
특히, 본 실시형태와 같이, 2개의 거의 같은 형상의 반도체 칩(3A, 3B)을 적층하는 경우에는, 각각의 패드(PA, PB)가 평면적으로 겹쳐져 버리기 때문에, 이들을 1회의 와이어 본딩으로 접속할 수 없다. 따라서, 도중에 수지의 경화를 위해 열처리를 행하지 않으면 안되고, 본 실시형태를 적용해서 효과적이다. 또, 반도체 칩(3A, 3B)은, 반드시 같은 크기일 필요는 없고, 적층하는 복수의 반도체 칩의 어느 쪽인가 2개의 반도체 칩의 패드가 그 상부의 반도체 칩과 평면적으로 겹쳐져 버려 반도체장치에 적용해서 효과적이다. 이렇게, 패드가 평면적으로 겹쳐지는 적층구조로 하는 것에 의해 반도체장치의 소형화 혹은 고밀도 실장화를 도모할 수 있다.
또한, 본 실시형태에 있어서는, 2개의 반도체 칩(3A, 3B)을 적층하였지만, 더, 스페이서 칩을 통해서 반도체 칩을 적층해도 되고, 그 경우의 스페이서 칩과 반도체 칩의 접착에는 필름 모양의 열가소성을 가지는 수지를 사용한다.
(실시형태 2)
도 16 ~ 도 27은, 본 실시형태의 반도체장치의 제조공정을 나타내는 요부 단면도이다. 이하, 이들 도면을 참조하면서 본 실시형태를 설명한다. 또, 실시형태 1과 동일한 부재에는 동일 혹은 관련되는 부호를 붙이고, 그 반복 설명은 생략한다. 또한, 실시형태 1과 같은 공정(처리)에 관해서도 반복 설명을 생략한다.
우선, 본 실시형태의 반도체장치의 구성에 대해서 설명한다. 또, 후술하는 본 실시형태의 반도체장치의 제조공정의 설명에 있어서 구조가 보다 명확하게 되기 때문에, 여기에서는 주요한 구성에 대해서만 설명한다.
최종 공정도인 도 27 나타내는 바와 같이, 본 실시형태의 반도체장치는, 실장 기판(1)의 주면상에, 2개의 반도체 칩(3A, 3B)이 탑재되어 있다. 또한, 이들 사이에는, 스페이서 칩(5)이 배치되어 있다.
여기서, 실시형태 1과 다른 구성은, 반도체 칩(3A)과 스페이서 칩(5)이, 접착재(7B)를 통해서 고정되어 있는 것이다. 이 접착재(7B 및 7A)는, 예컨대 주로 열경화성을 가지는 수지이다. 또한, 이 접착재(7A 및 7B)의 두께는, 5 ~ 50㎛ 정도이다. 또, 스페이서 칩(5)과 반도체 칩(3B)은, 접착재(9)를 통해서 고정되어 있다. 이 접착재(9)는, 예컨대 열가소성을 가지는 수지이다.
이렇게, 본 실시형태에 의하면, 실장 기판(1)상에 탑재되는 반도체 칩(3A)의 접착재와, 이 반도체 칩(3A)의 상방에 위치하는 반도체 칩(3B)의 접착재를 다른 것으로 했기 때문에 이들의 접착성을 좋게 할 수 있다.
이어서, 본 실시형태의 반도체장치의 제조방법(조립 공정)을 도 16 ~ 도 27을 참조하면서 설명한다.
도 16에 나타내는 바와 같이, 실장 기판(1)상의 반도체 칩 탑재영역에 접착재(7A)를 도포한다. 이 접착재(7A)는, 페이스트 상태의 수지이며, 주로 열경화성을 가지는 수지로 이루어진다. 이어서, 접착재(7A)상에 반도체 칩(3A)을 탑재하고, 또, 도 17에 나타내는 바와 같이, 반도체 칩(3A)의 스페이서 칩 탑재영역에 접착재(7B)를 도포한다. 이 접착재(7A, 7B)의 특성과 구체적인 조성 예는, 실시형태 1의 접착재(7)와 같다.
이어서, 도 18에 나타내는 바와 같이, 실장 기판(1)에 예컨대 100 ~ 200℃의 열처리를 시행하는 것에 의해 접착재(7A, 7B)를 경화시킨다. 그 결과, 실장 기판(1)상에 반도체 칩(3A)이 고정되며, 반도체 칩(3A)상에 스페이서 칩(5)이 고정된다. 실장 기판(1)상의 반도체 칩 탑재영역의 외주에는 패드(P1)가 노출하고, 또한, 반도체 칩(3A)의 스페이서 칩 탑재영역의 외주에는 패드(PA)가 노출하고 있다.
여기서, 실장 기판(1)을 방치하여, 상온까지 자연 냉각한다. 이때, 실장 기판(1), 반도체 칩(3A)과 스페이서 칩(5)이 각각 수축하지만, 각각 α값이 다르기 때문에, 그 수축 정도가 다르다. 그 결과, 도 19에 나타내는 바와 같이, 실장 기판(1) 등이 볼록하게 휘어진 형상이 된다.
이어서, 도 20에 나타내는 바와 같이, 실장 기판(1)상의 패드(P1)와 반도체 칩(3A)의 패드(PA)를 와이어(11A)로 접속(제1 와이어 본딩)한다. 이 제1 와이어 본딩은, 실시형태 1의 제1 와이어 본딩과 같이 행한다
이어서, 실장 기판(1)을 방치하고, 상온까지 자연 냉각하면, 도 21에 나타내는 바와 같이, 다시, 실장 기판(1) 등이 볼록하게 휘어진 형상이 된다.
이어서, 도 22에 나타내는 바와 같이, 스페이서 칩(5)상에 접착재(9)를 붙이고, 그 상부에 반도체 칩(3B)을 실시형태 1과 같이 열압착한다. 즉, 실장 기판(1)을 가열 스테이지상에 탑재하고, 약 100 ~ 250℃ 정도로 가열하면서, 반도체 칩(3B)을 접착재(9)(스페이서 칩(5))상에 가압한다.
여기서, 접착재(9)는, 열가소성을 가지는 수지이다. 또한, 필름 모양의 수지이다. 이 접착재(9)의 특성과 구체적인 조성 예는, 실시형태 1의 접착재(9A, 9B)와 같다.
이어서, 상온까지 자연 냉각하면, 도 23에 나타내는 바와 같이, 실장 기판(1) 등이 볼록하게 휘어진 형상이 된다. 또, 반도체 칩(3B)의 외주부로부터는 패드(PB)가 노출하고 있다.
이어서, 도 24에 나타내는 바와 같이, 실장 기판(1)상의 패드(P1)와 반도체 칩(3B)의 패드(PB)를 와이어(11B)로 접속(제2 와이어 본딩)한다. 이 제2 와이어 본딩은, 실시형태 1의 제2 와이어 본딩과 같이 행한다
이어서, 도 25에 나타내는 바와 같이, 실시형태 1과 같이, 반도체 칩(3A, 3B)과 와이어(11A, 11B) 등의 주위를 몰드 수지(13)에 의해 밀봉한 후, 도 26에 나타내는 바와 같이, 실시형태 1과 같이 범프 전극(15)을 형성한다. 그 후, 범프 전극(15)의 형성면을 하측으로 하여(도 27), 본 실시형태의 반도체장치가 거의 완성된다.
이렇게, 본 실시형태에 의하면, 실시형태 1과 같이, 실장 기판의 바로 위에는 페이스트 상태의 열경화성을 가지는 수지를 사용하여 그 상부의 반도체 칩의 접착(고정)을 행하고, 상기 수지의 경화를 위해 열처리 후에 적층되는 반도체 칩의 접착시에는, 필름 모양의 열가소성을 가지는 수지를 사용하는 것으로 했기 때문에, 개개의 칩의 접착성을 향상시킬 수 있다. 또한, 반도체장치의 신뢰성과 수율을 향상할 수 있다.
즉, 본 실시형태에 있어서는, 스페이서 칩을 고정한 후에 제1 와이어 본딩을 행한 것이므로, 스페이서 칩의 고정에도 페이스트 상태의 열경화성을 가지는 수지를 사용할 수 있다. 따라서, 접착재의 코스트를 저감할 수 있다. 또한, 스페이서칩과 그 하층의 반도체 칩의 고정을 위한 열처리를 동시에 행할 수 있어, 공정의 간략화를 도모할 수 있다.
단, 스페이서 칩의 단부와, 그 하층의 반도체 칩의 패드와의 거리가 작은 경우에는, 스페이서 칩을 고정한 후에 와이어 본딩을 하기 어려우므로, 이러한 경우에는, 실시형태 1과 같이, 제1 와이어 본딩을 행한 후, 스페이서 칩을 고정하는 쪽이 바람직하다.
(실시형태 3)
실시형태 1 및 2에 있어서는, 스페이서 칩을 사용했지만, 본 실시형태에 있어서는 적층하는 반도체 칩의 형상을 연구함으로써 스페이서 칩을 생략한다.
도 28 ~ 도 32는, 본 실시형태의 반도체장치의 제조공정을 나타내는 요부 단면도이다. 이하, 이들 도면을 참조하면서 본 실시형태를 설명한다. 또, 실시형태 1과 동일한 부재에는 동일 혹은 관련되는 부호를 붙이고, 그 반복 설명은 생략한다. 또한, 실시형태 1과 같은 공정(처리)에 관해서도 반복 설명을 생략한다.
우선, 본 실시형태의 반도체장치의 구성에 대해서 설명한다. 또, 후술하는 본 실시형태의 반도체장치의 제조공정의 설명에 있어서 구조가 보다 명확하게 되기 때문에, 여기에서는 주요한 구성에 대해서만 설명한다.
최종 공정도인 도 32에 나타내는 바와 같이, 본 실시형태의 반도체장치는, 실장 기판(1)의 주면상에, 2개의 반도체 칩(3A, 23B)이 탑재되어 있다. 이중, 반도체 칩(23B)은, 역 볼록 형상으로 되어 있다. 바꾸어 말하면, 반도체 칩(23B)의 하면(이면, 접착면, 소자 형성면과 반대측의 면)의 중앙부에 볼록부를 갖는다. 또한,반도체 칩(23B)의 하면의 외주부에 절결부를 갖는다. 이 절결부에 의해, 반도체 칩(3A)의 외주부 상에 공간이 확보되어, 와이어(11A)와 반도체 칩(23B)의 쇼트(단락)를 방지하고 있다. 이 반도체 칩(23B)의 절결부의 횡방향의 길이(D2)는 200 ~ 500㎛ 정도이고, 종방향의 길이(D3)는 100 ~ 300㎛ 정도이다.
여기서, 실장 기판(1)과 반도체 칩(3A)은, 접착재(7)를 통해서 고정되고 있고, 반도체 칩(3A)과 반도체 칩(23B)은, 접착재(9)를 통해서 고정되어 있다. 접착재(7)는, 예컨대 주로 열경화성을 가지는 수지이다. 또한, 접착재(9)는, 예컨대 열가소성을 가지는 수지이다.
이렇게, 본 실시형태에 의하면, 실장 기판(1)상에 탑재되는 반도체 칩(3A)의 접착재와, 이 반도체 칩(3A)상의 반도체 칩(23B)의 접착재를 다른 것으로 했기 때문에 이들의 접착성을 좋게 할 수 있다.
또한, 역 볼록 형상의 반도체 칩(23B)을 사용하는 것에 의해, 추후에 상세히 설명하는 바와 같이 반도체장치의 박형화를 도모할 수 있고, 또한, 제조공정의 간략화를 도모할 수 있다. 또한, 스페이서 칩을 생략 할 수 있어, 코스트의 저감을 도모할 수 있다.
이어서, 본 실시형태의 반도체장치의 제조방법(조립 공정)을 도 28 ~ 도 32를 참조하면서 설명한다.
우선, 실시형태 1에 있어서 도 1 ~ 도 4를 참조하면서 설명한 바와 같이, 실장 기판(1)상의 반도체 칩 탑재영역에 접착재(7)를 통해서 반도체 칩(3A)을 고정한다. 즉, 실장 기판(1)상에 접착재(7)를 도포하고, 반도체 칩(3A)을 탑재한 후, 열처리를 시행하여, 접착재(7)를 경화시킨다. 이 접착재(7)는, 페이스트 상태의 수지이며, 주로 열경화성을 가지는 수지로 이루어진다. 또한, 접착재(7)의 특성이나 구체적인 조성 예는, 실시형태 1에서 설명한 바와 같다.
또, 실시형태 1과 같이, 실장 기판(1)상의 패드(P1)와 반도체 칩(3A)의 패드(PA)를 와이어(11A)로 접속(제1 와이어 본딩)한다(도 5참조). 이어서, 실장 기판(1)을 방치하여, 상온까지 자연 냉각하면, 실시형태 1에서 설명한 바와 같이, 실장 기판(1) 등이 볼록하게 휘어진 형상이 된다(도 6참조).
이어서, 도 28에 나타내는 바와 같이, 반도체 칩(3A)상에 접착재(9)를 붙이고, 그 상부에 반도체 칩(23B)을 열압착한다. 이 반도체 칩(23B)은, 전술한 바와 같이 역 볼록 형상이다. 반도체 칩(23B)의 하면의 볼록부가 반도체 칩(3A)상에 접착된다. 또, 역 볼록 형상의 반도체 칩의 형성방법에 관해서는 후술한다.
즉, 실시형태 1의 반도체 칩(3B)과 같이, 실장 기판(1)을 가열 스테이지 상에 탑재하고, 약 100 ~ 250℃ 정도로 가열하면서, 반도체 칩(23B)을 접착재(9)(반도체 칩(3A))상에 가압한다.
여기서, 접착재(9)는, 열가소성을 가지는 수지이다. 또한, 필름 모양의 수지이다. 이 접착재(9)의 특성과 구체적인 조성 예는, 실시형태 1의 접착재(9A, 9B)와 같다.
이어서, 상온까지 자연 냉각하면, 실장 기판(1) 등이 볼록하게 휘어진 형상이 된다. 또, 반도체 칩(23B)의 외주부로부터는 패드(PB)가 노출하고 있다.
이어서, 도 29에 나타내는 바와 같이, 실장 기판(1)상의 패드(P1)와 반도체칩(23B)의 패드(PB)를 와이어(11B)로 접속(제2 와이어 본딩)한다. 이 제2 와이어 본딩은, 실시형태 1의 제2 와이어 본딩과 같이 행한다.
이어서, 도 30에 나타내는 바와 같이, 실시형태 1과 같이, 반도체 칩(3A, 23B)과 와이어(11A, 11B) 등의 주위를 몰드 수지(13)에 의해 밀봉한 후, 도 31에 나타내는 바와 같이, 실시형태 1과 같이 범프 전극(15)을 형성한다. 그 후, 범프 전극(15)의 형성면을 하측으로 하여(도 32), 본 실시형태의 반도체장치가 거의 완성된다.
이렇게, 본 실시형태에 의하면, 실시형태 1과 같이, 실장 기판의 바로 위에는 페이스트 상태의 열경화성을 가지는 수지를 사용하여 그 상부의 반도체 칩의 접착(고정)을 행하고, 상기 수지의 경화를 위해 열처리 후에 적층되는 반도체 칩의 접착시에는, 필름 모양의 열가소성을 가지는 수지를 사용하는 것으로 했기 때문에, 개개의 칩의 접착성을 향상시킬 수 있다. 또한, 반도체장치의 신뢰성이나 수율을 향상할 수 있다.
또한, 본 실시형태에 의하면, 역 볼록 형상의 반도체 칩을 사용했기 때문에, 실시형태 1 혹은 2에서 설명한 스페이서 칩을 생략할 수 있다. 따라서, 스페이서 칩의 접착공정을 생략할 수 있어, 제조공정의 간략화를 도모할 수 있다.
또한, 스페이서 칩의 두께에 관계없이 볼록부의 높이(도 32의 D3)를 조정하는 것이 가능하고, 반도체장치의 박형화(소형화)를 도모할 수 있다. 즉, 와이어(11A)의 루프 높이를 고려한 필요 최소한의 볼록부의 높이로 함으로써, 반도체장치의 박형화(소형화)를 도모할 수 있다.
이어서, 역 볼록 형상의 반도체 칩을 형성하는 방법에 대해서 도 33 ~ 도 39를 참조하면서 설명한다.
우선, 도 33에 나타내는 바와 같이, 반도체 웨이퍼(W)를 준비한다. 이 반도체 웨이퍼(W)는 예컨대 거의 원형이며, 직사각형 형상의 칩 영역(CA)이 다수 배치되어 있다. 각 칩 영역은 스크라이브 영역(SA)에 의해 구획되며, 통상, 이 스크라이브 영역(SA)을 따라 다이싱하는 것에 의해 복수의 반도체 칩(펠릿)이 형성된다. 또, 도 33 등에 있어서는 약 2개분의 반도체 칩에 대응하는 영역밖에 표시하고 있지 않다. 반도체 웨이퍼(W)의 주표면에는 도시하지 않는 반도체소자가 형성되며, 그 표면으로부터는 패드(PB)가 노출하고 있다.
도 34에 나타내는 바와 같이, 패드(PB) 형성면에 백그라인드(BG) 테이프(31) 및 다이싱 테이프(33)을 순차 붙이고, 테이프 접착면을 하측으로 하여, 이면(裏面) 연마(백그라인드, BG)한다. 이어서, 도 35에 나타내는 바와 같이, 스크라이브 영역(SA)을 포함하는 폭(W1)의 영역을 폭 넓은 다이싱 소(dicing saw)(35)로 반도체 웨이퍼의 도중까지(예컨대 100 ~ 300㎛정도) 다이싱한다(제1 다이싱).
이어서, 도 36에 나타내는 바와 같이, 폭(W1)의 영역의 거의 중심부에 위치하는 스크라이브 영역(SA)(폭(W2))을 폭 좁은 다이싱 소(37)로 반도체 웨이퍼의 표면까지 다이싱한다(제2 다이싱). 폭(W2)은 폭(W1)보다 작다.
이어서, 도 37에 나타내는 바와 같이, 칩 영역(CA)을 테이프 접착면측에서 바늘 등으로 밀어 올림과 동시에, 그 상면을 흡인 콜릿(collet) 등을 사용해서 픽업(pickup)한다. 그 결과, 도 38에 나타내는 바와 같이, 그 이면(도 38에 있어서는상면)의 중앙부에 볼록부를 갖고, 그 외주부에 절결을 갖는 반도체 칩(23B)이 형성된다. 또, 반도체장치내에 적층되는 경우에는 도 39에 나타내는 바와 같이 그 볼록부측이 하측이 되도록 접착된다.
이어서, 역 볼록 형상의 반도체 칩을 형성하는 다른 방법에 대해서 도 40 ~ 도 42를 참조하면서 설명한다.
도 35에 나타내는 제1 다이싱이 종료한 후의 반도체 웨이퍼(W)의 패드(PB) 형성면(표면)의 백그라인드(BG) 테이프(31) 및 다이싱 테이프(33)를 박리하고, 도 40에 나타내는 바와 같이 반도체 웨이퍼(W)의 이면에 다이싱 테이프(33b)를 붙인다.
이어서, 도 41에 나타내는 바와 같이, 폭(W1)의 영역의 거의 중심부에 위치하는 스크라이브 영역(SA)(폭(W2))을 폭 좁은 다이싱 소(37)로 패드(PB) 형성면(표면)으로부터 다이싱한다(제2 다이싱). 폭(W2)은 폭(W1)보다 작다.
이어서, 칩 영역(CA)을 다이싱 테이프(33b)의 접착면측에서 바늘 등으로 밀어 올림과 동시에, 그 상면을 흡인 콜릿 등을 사용해서 픽업(pickup)한다. 이러한 방법에서도, 도 38을 참조하면서 설명한, 이면(도 38에 있어서는 상면)의 중앙부에 볼록부를 갖고, 그 외주부에 절결을 갖는 반도체 칩(23B)이 형성된다(도 42).
또, 본 실시형태에 있어서는, 절결부가 거의 직사각형 형상의 반도체 칩을 예로 설명했지만, 도 43에 나타내는 바와 같이, 절결부를 테이퍼 형상으로 해도 되고, 또한, 도 45에 나타내는 바와 같이, 절결부를 R 형상으로 해도 된다. 이러한 형상의 반도체 칩은, 예컨대, 폭 넓은 다이싱 소의 선단의 형상을 절결부의 형상에대응시킴으로써 형성할 수 있다. 또, 이들 형상의 반도체 칩의 형성공정도, 제2다이싱을 패드(PB) 형성면(표면)으로부터 행해도 되고, 또한, 이면으로부터 행해도 된다(도 41 및 도 36참조). 또, 도 43 및 도 45는, 다른 역 볼록 형상의 반도체 칩을 형성하는 방법을 설명하기 위한 요부 단면도이다.
또한, 도 44는, 절결부를 테이퍼 형상으로 한 반도체 칩을 본 실시형태에서 설명한 반도체 칩(23B)으로 사용한 경우의 요부 단면도이며, 도 46은 절결부를 R 형상으로 한 반도체 칩을 본 실시형태에서 설명한 반도체 칩(23B)으로 사용한 경우의 요부 단면도이다. 탑재하는 반도체 칩의 형상을 제외하고는, 그 구성 및 제조공정은 같기 때문에 그 상세한 설명을 생략한다. 또, 이들 도면에 있어서는, 몰드 수지(13) 및 범프 전극(15)의 표시를 생략하고 있다.
(실시형태 4)
실시형태 1 등에 있어서는, 2개의 거의 같은 형상의 반도체 칩(3A, 3B)을 적층하였지만, 이하에 나타내는 바와 같이, 칩의 형상에 관계없이, 하층의 반도체 칩의 패드의 일부와 겹쳐지는 상층의 반도체 칩이 배치되는 경우에도 유효하다.
도 47 및 도 48은, 본 실시형태의 반도체장치를 나타내는 요부 평면도이고, 도 49는, 본 실시형태의 반도체장치를 나타내는 요부 단면도이다. 도 49는, 예컨대 도 48의 A-A 단면부에 대응한다.
도 47에 나타내는 반도체 칩(3A, 23B)을, 도 48 및 도 49에 나타내는 바와 같이 적층한다. 반도체 칩(3A)은 23B보다 약간 크고, 또한, 반도체 칩(23B)은 실시형태 3에서 상세히 설명한 역 볼록 형상이다. 이러한 구조의 반도체장치에 있어서도 반도체 칩(3A)의 패드(PA)와 반도체 칩(23B)이 겹쳐져 있기 때문에, 상층의 반도체 칩(23B)의 적층 전에, 와이어(11A)의 본딩을 행할 필요가 있다. 즉, 적층 전에, 하층의 반도체 칩(3A)을 수지에 의해 고정하기 위한 열처리를 행할 필요가 있다.
따라서, 실시형태 3 등에서 설명한 바와 같이, 실장 기판(1)의 바로 위에는 페이스트 상태의 열경화성을 가지는 수지(접착재(7))를 사용해서 그 상부의 반도체 칩(3A)의 접착(고정)을 행하고, 상기 수지의 경화를 위해 열처리 후에 적층되는 반도체 칩(23B)의 접착시에는, 필름 모양의 열가소성을 가지는 수지(접착재(9))를 사용하는 것에 의해, 개개의 칩의 접착성을 향상시킬 수 있다. 또한, 반도체장치의 신뢰성과 수율을 향상할 수 있다.
또, 도 49 등에 나타내는 반도체장치의 구성 및 제조방법은, 실시형태 3의 경우와 같기 때문에 대응 부위에는 동일한 부호를 붙이고, 그 상세한 설명을 생략한다. 또한, 본 도면에 있어서는 몰드 수지(13) 및 범프 전극(15)의 표시를 생략하고 있다.
도 50 및 도 51은, 본 실시형태의 다른 반도체장치를 나타내는 요부 평면도이고, 도 52는, 본 실시형태의 다른 반도체장치를 나타내는 요부 단면도이다. 도 52는, 예컨대 도 51의 B-B 단면부에 대응한다.
도 50에 나타내는 반도체 칩(3A, 23B)을, 도 51 및 도 52 나타내는 바와 같이 적층한다. 반도체 칩(3A, 23B)은 각각의 길이 방향이 교차하는 방향에 배치되며, 반도체 칩(3A)의 패드(PA)의 일부와 반도체 칩(23B)이 겹쳐지도록 배치되어 있다. 또한, 반도체 칩(23B)은 실시형태 3에서 상세히 설명한 역 볼록 형상이다.
이러한 구조의 반도체장치에 있어서도 상층의 반도체 칩(23B)의 적층 전에, 와이어(11A)의 본딩을 행할 필요가 있다. 즉, 적층 전에, 하층의 반도체 칩(3A)을 수지에 의해 고정하기 위한 열처리를 행할 필요가 있다.
따라서, 실시형태 3 등에서 설명한 바와 같이, 실장 기판(1)의 바로 위에는 페이스트 상태의 열경화성을 가지는 수지(접착재(7))를 사용해서 그 상부의 반도체 칩(3A)의 접착(고정)을 행하고, 상기 수지의 경화를 위해 열처리 후에 적층되는 반도체 칩(23B)의 접착시에는, 필름 모양의 열가소성을 가지는 수지(접착재(9))를 사용한다. 또, 도 52 등에 나타내는 반도체장치의 구성 및 제조방법은, 실시형태 3의 경우와 같기 때문에 대응 부위에는 동일한 부호를 붙여 그 상세한 설명을 생략한다. 또한, 본 도면에 있어서는 몰드 수지(13) 및 범프 전극(15)의 표시를 생략하고 있다.
단, 반도체 칩(23B)의 이면의 접착 면적이 작은 경우에는, 하층의 반도체 칩(3A)의 휘어짐의 영향이 작게 되기 때문에, 예컨대 접착 면적의 길이 방향의 길이가 5mm 이하인 경우에는, 반도체 칩(23B)의 접착에 페이스트 상태의 열경화성을 가지는 수지(접착재(7))를 사용해도 된다. 반대로, 접착 면적의 길이 방향의 길이가 5mm를 초과한 경우에는, 반도체 칩(23B)의 접착에는 필름 모양의 열가소성을 가지는 수지(접착재(9))을 사용하는 것이 바람직하다.
또, 본 실시형태에 있어서는, 상층의 반도체 칩을 역 볼록 형상으로 하였지만, 실시형태 1과 2에 나타내는 스페이서 칩을 사용해도 된다.
(실시형태 5)
실시형태 3에 있어서는, 2개의 반도체 칩(3A, 23B)을 적층하였지만, 더 많은 반도체 칩을 적층해도 된다.
도 53은, 본 실시형태의 반도체장치를 나타내는 요부 단면도이다. 또, 본 도면에 있어서는 몰드 수지(13) 및 범프 전극(15)의 표시를 생략하고 있다. 도시하는 바와 같이, 반도체 칩(23B)의 상층에는, 반도체 칩(23C)이, 또 그 상층에는 반도체 칩(23D)이 적층되어 있다. 또한, 각 반도체 칩 표면의 패드(PA, PB, PC, PD)는, 실장 기판(1)의 표면의 패드(P1)와 각각 와이어(11A, 11B, 11C, 11D)를 통해서 접속되어 있다. 또한, 각 반도체 칩의 패드(PA, PB, PC, PD)는, 각각 상층의 반도체 칩과 평면적으로 겹쳐져 배치되어 있기 때문에, 순차 와이어 본딩을 행할 필요가 있다. 따라서, 반도체 칩(3A)은, 페이스트 상태의 열경화성을 가지는 수지(접착재(7))를 사용해서 접착되며, 다른 반도체 칩(23B, 23C, 23D)은 필름 모양의 열가소성을 가지는 수지(접착재(9A, 9B, 9C))를 사용해서 접착된다.
또, 본 실시형태의 반도체장치의 반도체 칩(23B)보다 하층의 구성 및 제조방법은, 실시형태 3과 같기 때문에 대응 부위에는 동일한 부호를 붙여 그 상세한 설명을 생략한다.
또한, 반도체 칩(23B, 23C, 23D)은, 실시형태 3의 반도체 칩(23B)과 같이 하층의 반도체 칩상에 필름 모양의 열가소성을 가지는 수지를 사용해서 고정되기 때문에, 그 상세한 설명을 생략한다.
또, 본 실시형태에 있어서는, 상층의 반도체 칩을 역 볼록 형상으로 하였지만, 실시형태 1과 2에 나타내는 스페이서 칩을 사용해도 된다.
(실시형태 6)
실시형태 5에 있어서는, 반도체 칩(23B, 23C, 23D)을 역 볼록 형상으로 하였지만, 최하층의 반도체 칩(3A)도 역 볼록 형상으로 해도 된다.
도 54는, 본 실시형태의 반도체장치를 나타내는 요부 단면도이다. 그 구성 및 제조방법은, 최하층의 반도체 칩(23A)의 형상이 역 볼록 형상인 것을 제외하고는 실시형태 5의 경우와 같기 때문에 그 상세한 설명을 생략한다. 또, 본 도면에 있어서는 몰드 수지(13) 및 범프 전극(15)의 표시를 생략하고 있다.
특히, 본 실시형태에 있어서는, 실장 기판(1)의 바로 위의 반도체 칩(23A)을 역 볼록 형상으로 했기 때문에, 이하에 설명하는 효과를 나타낸다. 또, 이 효과는 단층의 반도체 칩을 탑재한 경우도 같기 때문에 도 55 및 도 56을 참조하면서 설명한다. 도 55은, 본 실시형태의 다른 반도체장치를 나타내는 요부 단면도이며, 도 56은, 본 실시형태의 효과를 설명하기 위한 반도체장치를 나타내는 요부 단면도이다.
도 55에 나타내는 바와 같이, 반도체 칩(23A)을 역 볼록 형상으로 한 경우, 실장 기판(1)과 반도체 칩(23A)의 이면의 대향 면적이 작게 된다. 예컨대, 도 56에 나타내는 바와 같이, PS1의 크기의 반도체 칩(33A)을 탑재한 경우, 실장 기판(1)과 반도체 칩(33A)의 이면의 대향 면적이 크게 되며, 응력에 의해, 실장 기판(1)중에 크랙이 발생하기 쉽게 된다. 특히, 반도체 칩(33A)의 단부 근방에서는 응력이 집중하기 쉬워, 크랙(39)이 생기기 쉽다. 또한, 크랙이 발생하지 않아도, 실장 기판(1)중의 복수의 배선층이 응력에 의해 단선하기 쉽게 된다.
이것에 대해서, 반도체 칩(23A)을 역 볼록 형상으로 하면 대향 면적이 작아져, 응력을 완화할 수 있다. 바꾸어 말하면, 외관상 PS2(<PS1)의 크기의 반도체 칩이 탑재되어 있는 경우와 같은 응력이 된다. 따라서, 실장 기판(1)중의 크랙의 발생을 방지할 수 있다. 또한, 응력의 완화에 의해 반도체 칩(23A)의 평탄성이 향상하고, 그 후 제조공정이 용이하게 된다. 특히, 반도체 칩을 적층하는 경우에는, 상층의 반도체 칩의 접착성을 향상할 수 있다. 또한, 반도체장치의 완성 후에 있어서의 온도사이클 시험(T 사이클 시험)시에 열부하가 가해져도 응력을 완화할 수 있다. 따라서, T 사이클 특성을 향상시킬 수 있다.
또한, 절결부에 페이스트 상태의 열경화성을 가지는 수지(접착재(7))가 충전되기 때문에, 반도체 칩(23A)의 단부로부터 수지의 돌출량을 저감할 수 있고, 패드(P1) 위까지 수지가 유입하는 것을 방지할 수 있다.
(실시형태 7)
실시형태 6의 도 54에 있어서는, 항상 상층의 반도체 칩이 하층의 반도체 칩의 패드와 평면적으로 겹쳐져 있지만, 본 실시형태에서 나타내는 바와 같이, 하층의 반도체 칩보다 작은 반도체 칩을 적층해도 된다.
도 57은, 본 실시형태의 반도체장치를 나타내는 요부 단면도이다. 그 구성 및 제조방법은, 반도체 칩(33B, 33C)의 형상을 제외하고는 실시형태 6의 경우와 같기 때문에 그 상세한 설명을 생략한다. 또, 본 도면에 있어서는 몰드 수지(13) 및 범프 전극(15)의 표시를 생략하고 있다.
이 경우, 반도체 칩(23A)의 상부에는, 반도체 칩(33B)이 고정되어 있지만, 반도체 칩(33B)은 23A보다 한층 작고, 반도체 칩(33B) 탑재 후도 패드(PA)는 노출하고 있다.
마찬가지로 반도체 칩(33B)의 상부에도 한층 작은 반도체 칩(33C)이 고정되며, 반도체 칩(33C) 탑재 후도 패드(PB)는 노출하고 있다.
따라서, 이 경우, 반도체 칩(23A, 33B 및 33C)을 순차 페이스트 상태의 열경화성을 가지는 수지(접착재(7A, 7B, 7C))를 통해서 접착하고, 열처리에 의해 3개의 반도체 칩을 동시에 고정한 후, 와이어(11A, 11B, 11C)의 본딩을 행할 수 있다. 이렇게 칩의 접착공정을 끼우지 않고, 연속해서 본딩을 행한 경우에는, 본딩 횟수는 1회라고 생각한다.
따라서, 적어도 반도체 칩(23D)의 고정을 필름 모양의 열가소성을 가지는 수지(접착재(9))를 사용해서 접착하면 된다.
물론, 반도체 칩(33B 및 33C)의 고정에 필름 모양의 열가소성을 가지는 수지(접착재(9))를 사용하여도 된다.
또한, 도 57에 있어서는, 실시형태 6에서 설명한 바와 같이 반도체 칩(23A)이 역 볼록 형상으로 되어 있다.
이상, 본 발명자에 의해 이루어진 발명을 상기 실시형태에 의거해서 구체적으로 설명했지만, 본 발명은 상기 실시형태에 한정되는 것은 아니고, 그 요지를 이탈하지 않는 범위에서 여러가지 변경 가능한 것은 말할 필요도 없다.
특히, 모순되지 않는 한 각 실시형태의 구성을 적절히 조합하는 것이 가능하다. 또한, 상기 실시형태에 의하면, 실장 기판상에 반도체 칩을 적층하는 경우에 대해서 설명했지만, 이 밖에, 리드 프레임상에 반도체 칩을 탑재하는 경우 등, 반도체 칩과 α값이 다른 부재상에 반도체 칩을 적층하는 경우에 널리 적용 가능하다. 또한, 상기 실시형태에 있어서는, 실장 기판 등이 볼록하게 휘어지는 경우에 대해서 설명했지만, 이것에 한정되는 것은 아니다.
본원에 의해 개시되는 발명 중, 대표적인 것에 의해 얻어지는 효과를 간단히 설명하면, 이하와 같다.
복수의 칩을 가지는 반도체장치의 신뢰성을 향상할 수 있다. 또한, 수율을 향상할 수 있다.
또한, 복수의 반도체 칩을 가지는 반도체장치의 소형화 혹은 고밀도 실장화를 도모할 수 있다.

Claims (21)

  1. (a) 실장 기판상에 제1 접착재를 통해서 제1 반도체 칩을 탑재하는 공정과,
    (b) 상기 (a) 공정의 후, 열처리에 의해 상기 제1 접착재를 경화시키는 것에 의해 상기 실장 기판상에 상기 제1 반도체 칩을 고정하는 공정과,
    (c) 상기 (b) 공정의 후, 상기 제1 반도체 칩의 상방에 제2 반도체 칩을 탑재하는 공정으로서, 상기 실장 기판 및 상기 제1 반도체 칩에 열을 가하는 것에 의해 상기 제1 반도체 칩의 표면이 상기 열을 가하기 이전보다 평탄하게 된 상태에서, 상기 제2 반도체 칩을 제2 접착재를 통해서 접착하는 공정을 가지는 것을 특징으로 하는 반도체장치의 제조방법.
  2. 제 1 항에 있어서,
    상기 제1 접착재는 주로 열경화성을 가지는 수지이며, 상기 제2 접착재는, 열가소성을 가지는 수지인 것을 특징으로 하는 반도체장치의 제조방법.
  3. 제 1 항에 있어서,
    상기 제2 접착재는, 필름 모양의 수지인 것을 특징으로 하는 반도체장치의 제조방법.
  4. 제 1 항에 있어서,
    상기 (b) 공정과 (c)공정과의 사이에, 상기 제1 반도체 칩의 표면의 제1 패드와 상기 실장 기판의 표면의 제2 패드를 와이어를 사용해서 접속하는 공정을 가지는 것을 특징으로 하는 반도체장치의 제조방법.
  5. 제 4 항에 있어서,
    상기 제2 반도체 칩은, 상기 제1 반도체 칩의 상기 제1 패드와 평면적으로 겹쳐지게 배치되는 것을 특징으로 하는 반도체장치의 제조방법.
  6. 제 1 항에 있어서,
    상기 (a) 공정과 (b) 공정과의 사이에, 상기 제1 반도체 칩상에 상기 제1 접착재를 통해서 스페이서 칩을 탑재하는 공정을 가지고,
    상기 (b) 공정은, 열처리에 의해 상기 제1 접착재를 경화시키는 것에 의해 상기 실장 기판상에 상기 제1 반도체 칩을 고정하며, 상기 제1 반도체 칩상에 상기 스페이서 칩을 고정하는 공정인 것을 특징으로 하는 반도체장치의 제조방법.
  7. 제 1 항에 있어서,
    상기 (c)공정은, 상기 실장 기판 및 상기 제1 반도체 칩에 열을 가하는 것에 의해 상기 제1 반도체 칩의 표면이 상기 열을 가하기 이전보다 평탄하게 된 상태에서, 상기 실장 기판상에 상기 제2 접착제를 통해서 스페이서 칩을 접착하고, 상기 스페이서 칩상에 상기 제2 접착재를 통해서 제2 반도체 칩을 접착하는 공정인 것을특징으로 하는 반도체장치의 제조방법.
  8. 제 1 항에 있어서,
    상기 제2 반도체 칩은, 그 이면의 외주부에 절결부를 가지고, 상기 이면의 중앙부가 볼록부로 되어 있으며,
    상기 볼록부가 제2 접착재를 통해서 접착되는 것을 특징으로 하는 반도체장치의 제조방법.
  9. 제 8 항에 있어서,
    상기 제2 반도체 칩의 상기 절결부는, 상기 제1 반도체 칩의 상기 제1 패드와 평면적으로 겹쳐지게 배치되는 것을 특징으로 하는 반도체장치의 제조방법.
  10. 실장 기판상에 복수의 반도체 칩을 아래로부터 순차 탑재하고, 각 반도체 칩의 표면의 제1 패드와 상기 실장 기판의 표면의 제2 패드를 복수회의 와이어 본딩 공정으로 접속하는 반도체장치의 제조방법으로서,
    상기 복수회의 와이어 본딩공정 중 제1회째의 와이어 본딩공정 이후에 탑재되는 상기 반도체 칩은,
    상기 실장 기판에 열을 가하는 것에 의해 하층의 반도체 칩의 표면이 상기 열을 가하기 이전보다 평탄하게 된 상태에서, 접착재를 통해서 접착되는 것을 특징으로 하는 반도체장치의 제조방법.
  11. 실장 기판상에 적어도 제1 및 제2 반도체 칩이 적층된 반도체장치로서,
    (a) 상기 실장 기판의 바로 위에 탑재된 제1 반도체 칩은, 주로 열경화성을 가지는 수지를 통해서 고정되며,
    (b) 상기 제1 반도체 칩의 상방에 탑재된 제2 반도체 칩은, 열가소성을 가지는 수지를 통해서 고정되어 있는 것을 특징으로 하는 반도체장치.
  12. 제 11 항에 있어서,
    상기 수지는, 필름 모양의 수지인 것을 특징으로 하는 반도체장치.
  13. 제 11 항에 있어서,
    상기 제1 반도체 칩의 표면의 제1 패드와 상기 실장 기판의 표면의 제2 패드는 와이어를 사용해서 접속되어 있는 것을 특징으로 하는 반도체장치.
  14. 제 13 항에 있어서,
    상기 제2 반도체 칩은, 상기 제1 반도체 칩의 상기 제1 패드와 평면적으로 겹쳐지게 배치되는 것을 특징으로 하는 반도체장치.
  15. 제 11 항에 있어서,
    상기 제1 반도체 칩과 상기 제2 반도체 칩과의 사이에는, 스페이서 칩이 탑재되며,
    상기 스페이서 칩은, 상기 제1 반도체 칩상에 주로 열경화성을 가지는 수지 혹은 열가소성을 가지는 수지를 통해서 고정되고,
    상기 제2 반도체 칩은, 상기 스페이서 칩상에 탑재되어 있는 것을 특징으로 하는 반도체장치.
  16. 제 11 항에 있어서,
    상기 제2 반도체 칩은, 그 이면의 외주부에 절결부를 가지고, 상기 이면의 중앙부가 볼록부로 되어 있으며,
    상기 볼록부가 상기 수지를 통해서 접착되는 것을 특징으로 하는 반도체장치.
  17. 제 16 항에 있어서,
    상기 제2 반도체 칩의 상기 절결부는, 상기 제1 반도체 칩의 상기 제1 패드와 평면적으로 겹쳐지게 배치되는 것을 특징으로 하는 반도체장치.
  18. (a) 실장 기판상에 주로 열경화성을 가지는 수지를 통해서, 이면의 외주부에 절결부를 가지고, 상기 이면의 중앙부가 볼록(凸)부인 반도체 칩을 탑재하는 공정과,
    (b) 상기 (a) 공정의 후, 열처리에 의해 상기 수지를 경화시키는 것에 의해상기 실장 기판상에 상기 반도체 칩을 고정하는 공정을 가지는 것을 특징으로 하는 반도체장치의 제조방법.
  19. 제 18 항에 있어서,
    상기 수지는, 상기 절결부에 충전되어 있는 것을 특징으로 하는 반도체장치의 제조방법.
  20. (a) 실장 기판과,
    (b) 상기 실장 기판상에 탑재된 반도체 칩으로서, 이면의 외주부에 절결부를 가지고, 상기 이면의 중앙부가 볼록(凸)부인 반도체 칩과,
    (c) 상기 실장 기판과 상기 반도체 칩과의 사이에 형성된 주로 열경화성을 가지는 수지를 가지는 것을 특징으로 하는 반도체장치.
  21. 제 20 항에 있어서,
    상기 수지는, 상기 절결부에 충전되어 있는 것을 특징으로 하는 반도체장치.
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