WO2014050875A1

WO2014050875A1 - 撮像素子および撮像装置

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Publication number: WO2014050875A1
Application number: PCT/JP2013/075881
Authority: WO
Inventors: 日下　洋介
Original assignee: 株式会社ニコン
Priority date: 2012-09-27
Filing date: 2013-09-25
Publication date: 2014-04-03
Also published as: CN110099204A; US10270999B2; CN104718745B; US20190158770A1; US20210258526A1; EP2903259A1; EP3496393A1; EP2903259B1; JP6149369B2; CN104718745A; US20150256778A1; US11032506B2; US11405576B2; EP2903259A4; JP2014072541A; CN110099204B

Abstract

　撮像素子は、一対の光束を受光して一対の第１のアナログ信号を出力する第１の画素と、一対の第１のアナログ信号を一対の第１のデジタル信号に変換するＡＤ変換部と、一対の第１のデジタル信号どうしを加算して加算デジタル信号を生成するデジタル加算部と、一対の第１のデジタル信号を外部に出力する第１出力部と、加算デジタル信号を外部に出力する第２出力部とを含む。

Description

撮像素子および撮像装置

　本発明は撮像素子および撮像装置に関する。

　特許文献１に開示された撮像装置が知られている。その撮像装置では、マイクロレンズとその背後に配置された一対の光電変換部からなる焦点検出画素を配列した撮像素子が、撮影レンズ（光学系）の予定焦点面上に配置されている。光学系を通る一対の焦点検出光束が形成する一対の像に応じた一対の像信号が、一対の光電変換部によってアナログ信号として生成される。その一対のアナログ信号が独立に撮像素子から読出され、一対の像信号間の像ズレ量（位相差）が検出されることによって、撮影レンズの焦点調節状態（デフォーカス量）が検出される。焦点検出画素の一対の光電変換部で生成されるアナログ信号が焦点検出画素内でアナログ加算されるとともに、加算後のアナログ信号が画像信号として撮像素子から読み出されることによって、画像情報が生成される。

日本国特開２００１－８３４０７号公報

　上述したような撮像装置においては、焦点検出画素内で一対のアナログ信号のアナログ加算処理を行なっている。そのため、焦点検出時には撮像素子から一対のアナログ信号を独立に読み出すとともに、画像情報生成時には撮像素子から一対のアナログ信号を加算して読み出す必要がある。すなわち、撮像素子からの１フレーム分の信号読み出しにおいて焦点検出と画像情報生成とを同時に行えないという問題点があった。

　本発明の第１の態様によると、撮像素子は、一対の光束を受光して一対の第１のアナログ信号を出力する第１の画素と、一対の第１のアナログ信号を一対の第１のデジタル信号に変換するＡＤ変換部と、一対の第１のデジタル信号どうしを加算して加算デジタル信号を生成するデジタル加算部と、一対の第１のデジタル信号を外部に出力する第１出力部と、加算デジタル信号を外部に出力する第２出力部とを備える。
　本発明の第２の態様によると、撮像素子は、第１の態様の撮像素子において、第１の画素が第１の方向に配列された第１の画素群を有し、第１の画素群が、第１の方向に交差する第２の方向に配列される画素アレイ部と、画素アレイ部において第１の画素群を第２の方向に走査する走査部とをさらに備えることが好ましい。ＡＤ変換部は、走査部により走査される第１の画素群に配列される第１の画素によって出力される一対の第１のアナログ信号を、第１の画素群内で並列的に一対の第１のデジタル信号に変換する。
　本発明の第３の態様によると、第２の態様の撮像素子において、　請求項２に記載の撮像素子において、画素アレイ部は、光束を受光して第２のアナログ信号を出力する第２の光電変換部を有する第２の画素をさらに有し、第１の画素群には、第１の画素と第２の画素とが第１の方向に配列され、ＡＤ変換部は、一対の第１のアナログ信号および第２のアナログ信号を、第２の方向に並列的に一対の第１のデジタル信号および第２のデジタル信号に変換し、第２出力部は、加算デジタル信号とＡＤ変換部が第２のアナログ信号を変換することによって得られる第２のデジタル信号とを外部に出力することが好ましい。
　本発明の第４の態様によると、第３の態様の撮像素子において、デジタル加算部は、隣接する第１の画素および第２の画素にそれぞれ対応する一対の第１のデジタル信号および第２のデジタル信号が入力されると一対の第１のデジタル信号を出力するスイッチによって出力される一対の第１のデジタル信号どうしを加算することが好ましい。
　本発明の第５の態様によると、第４の態様の撮像素子において、走査部により走査される第１の画素群に配列される第１の画素および第２の画素によって、一対の第１のアナログ信号および第２のアナログ信号がそれぞれ出力される複数本の信号線をさらに備えることが好ましい。複数本の信号線のうち、一対の第１のアナログ信号のうちの一方に対応する１つの信号線は、走査部により次に走査される第１の画素群に配列される第２の画素によって出力される第２のアナログ信号にも対応する。
　本発明の第６の態様によると、第３～第５のいずれか１つの態様の撮像素子において、第１出力部および第２出力部は、走査信号を出力する共通の走査回路を有し、第１出力部は、走査信号に応じて一対の第１のデジタル信号を外部に出力し、第２出力部は、走査信号に応じて加算デジタル信号と第２のデジタル信号とを外部に出力することが好ましい。
　本発明の第７の態様によると、第６の態様の撮像素子において、画素アレイ部が有する、第１の画素と第２の画素とを含む複数の画素は、ベイヤー配列に基づいて赤、緑および青のいずれかの色の色フィルタを有するとともに、第１の画素は緑の色の色フィルタを有することが好ましい。
　本発明の第８の態様によると、第７の態様の撮像素子において、画素アレイ部には、一対の光束を受光して一対の第３のアナログ信号を出力する第３の画素と、第２の画素とが第１の方向に配列された第２の画素群を有し、第１の画素群と第２の画素群とが交互に並置されるように複数の第２の画素群が第２の方向に配列され、第１の画素は、第１方向に並置される一対の第１の光電変換部を有し、第３の画素は、第２方向に並置される一対の第３の光電変換部を有することが好ましい。
　本発明の第９の態様によると、第１の態様の撮像素子において、ＡＤ変換部が一対の第１のアナログ信号を変換することによって得られる一対の第１のデジタル信号を記憶する第１のメモリと、デジタル加算部が一対の第１のデジタル信号どうしを加算することによって得られる加算デジタル信号を記憶する第２のメモリとをさらに備えることが好ましい。第１出力部は、第１のメモリによって記憶された一対の第１のデジタル信号を外部に出力し、第２出力部は、第２のメモリによって記憶された加算デジタル信号を外部に出力する。
　本発明の第１０の態様によると、第３～第８のいずれか１つの態様の撮像素子において、ＡＤ変換部が一対の第１のアナログ信号を変換することによって得られる一対の第１のデジタル信号を記憶する第１のメモリと、デジタル加算部が一対の第１のデジタル信号どうしを加算することによって得られる加算デジタル信号と、ＡＤ変換部が第２のアナログ信号を変換することによって得られる第２のデジタル信号とを記憶する第２のメモリとをさらに備えることが好ましい。第１出力部は、第１のメモリによって記憶された一対の第１のデジタル信号を外部に出力し、第２出力部は、第２のメモリによって記憶された加算デジタル信号と第２のデジタル信号とを外部に出力する。
　本発明の第１１の態様によると、第２～第１０のいずれか１つの態様の撮像素子において、第１の画素はマイクロレンズを有し、マイクロレンズにより、第１の画素が有する一対の光電変換部と、第１の画素が有する一対の光電変換部によって受光される一対の光束が通過する、射出瞳のうちの互いに異なる部分領域とが、互いに共役関係になることが好ましい。
　本発明の第１２の態様によると、第１１の態様の撮像素子において、第１の画素が有する一対の光電変換部に対してマイクロレンズとは反対側に配線層が配置された裏面照射型の撮像素子であることが好ましい。
　本発明の第１３の態様によると、撮像装置は、第１～第１２のいずれか１つの態様の撮像素子と、第１出力部によって出力される一対の第１のデジタル信号に基づき、位相差検出方式で光学系のデフォーカス量を算出することによって、光学系の焦点状態を検出する焦点検出部と、焦点検出部によって算出されたデフォーカス量に基づき焦点状態を調節する焦点調節部と、第２出力部によって出力される加算デジタル信号に基づき、画像データを生成する画像生成部とを備える。
　本発明の第１４の態様によると、第１３の態様の撮像装置において、画像生成部は、第２出力部によって出力される加算デジタル信号と第２のデジタル信号とに基づき、画像データを生成することが好ましい。
　本発明の第１５の態様によると、撮像素子は、一対の光束を受光して繰り返し一対の信号を出力する画素と、画素によって一対の信号が出力されるたびに、出力された一対の信号を外部に出力する第１出力部と、画素によって一対の信号が出力されるたびに、出力された一対の信号どうしを加算して加算信号を生成する加算部と、加算部によって加算信号が生成されるたびに、生成された加算信号を外部に出力する第２出力部とを備える。

　本発明によれば、焦点検出に用いる信号と画像生成に用いる信号とを高速読み出し可能な撮像素子および撮像装置を提供できる。

第１実施形態の撮像素子を搭載したレンズ交換式デジタルスチルカメラの構成を示す横断面図である。交換レンズの撮影画面上における焦点検出位置を示す図である。撮像素子の詳細な構成を示す正面図である。撮像素子の詳細な構成を示す正面図である。各色フィルタの分光感度特性を示す図である。焦点検出画素の構成を示す図である。焦点検出画素の断面図である。瞳分割型位相差検出方式の焦点検出光学系の構成を示す図である。撮像素子とボディ駆動制御装置との関係を詳細に示すブロック図である。撮像素子の構成を示すブロック図である。１フレーム期間中に、焦点検出画素の一対の光電変換部の出力信号の個別読出し動作と、一対の光電変換部の出力信号を加算した加算信号の読出し動作とを、並行して行う場合のタイミングチャートである。１フレーム期間中に、焦点検出画素の一対の光電変換部の出力信号の個別読出し動作と、一対の光電変換部の出力信号を加算した加算信号の読出し動作とを、並行して行う場合のタイミングチャートである。デジタルスチルカメラが有するボディ駆動制御装置の焦点検出用のＣＰＵａの動作フローチャートである。デジタルスチルカメラが有するボディ駆動制御装置の画像処理用のＣＰＵｂの動作フローチャートである。一対のデータ列の相関演算結果を示す図である。行部分読出しを行なう場合のタイミングチャートである。焦点検出画素の構成を示す図である。撮像素子の詳細な構成を示す正面図である。撮像素子の構成を示すブロック図である。撮像素子の詳細な構成を示す正面図である。撮像素子の詳細な構成を示す正面図である。撮像画素の構成を示す図である。撮像画素の断面図である。撮影光束の様子を説明するための図である。撮像素子の詳細な構成を示す正面図である。撮像素子の構成を示すブロック図である。隣接した２列の画素列に設けられたスイッチの選択動作を説明する図である。隣接した２列の画素列に設けられたスイッチの選択動作を説明する図である。１フレーム期間中に、焦点検出画素の一対の光電変換部の出力信号の個別読出し動作と、撮像画素の出力信号に相当する出力信号の読出し動作とを、並行して行う場合のタイミングチャートである。行部分読出しを行なう場合のタイミングチャートである。撮像素子の構成を示すブロック図である。隣接した２列の画素列に設けられたスイッチの選択動作を説明する図である。撮像素子の詳細な構成を示す正面図である。撮像素子の構成を示すブロック図である。撮像素子の構成を示すブロック図である。撮像素子の詳細な構成を示す正面図である。撮像素子の詳細な構成を示す正面図である。撮像素子の構成を示すブロック図である。撮像素子の詳細な構成を示す正面図である。撮像素子の構成を示すブロック図である。撮像素子の構成を示すブロック図である。

（第１実施形態）
　本発明の第１実施形態の撮像素子および撮像装置を説明する。図１は第１実施形態の撮像素子を搭載したレンズ交換式デジタルスチルカメラの構成を示す横断面図である。第１実施形態のデジタルスチルカメラ２０１は交換レンズ２０２とカメラボディ２０３から構成され、種々の交換レンズ２０２がマウント部２０４を介してカメラボディ２０３に装着される。

　交換レンズ２０２はレンズ２０９、ズーミング用レンズ２０８、フォーカシング用レンズ２１０、絞り２１１、レンズ駆動制御装置２０６などを備えている。レンズ駆動制御装置２０６は不図示のマイクロコンピュータ、メモリ、駆動制御回路などから構成される。レンズ駆動制御装置２０６は、フォーカシング用レンズ２１０の焦点調節と絞り２１１の開口径調節のための駆動制御や、ズーミング用レンズ２０８、フォーカシング用レンズ２１０および絞り２１１の状態検出などを行う他、後述するボディ駆動制御装置２１４との通信によりレンズ情報の送信とカメラ情報の受信を行う。絞り２１１は、光量およびボケ量調整のために光軸中心に開口径が可変な開口を形成する。

　カメラボディ２０３は撮像素子２１２、ボディ駆動制御装置２１４、液晶表示素子駆動回路２１５、液晶表示素子２１６、接眼レンズ２１７、メモリカード２１９などを備えている。撮像素子２１２には、撮像画素兼焦点検出画素として機能する画素が二次元状に配置される。この撮像素子２１２については詳細を後述する。

　ボディ駆動制御装置２１４はマイクロコンピュータ、メモリ、駆動制御回路などから構成される。ボディ駆動制御装置２１４は、撮像素子２１２の駆動制御と撮像素子２１２からの出力信号の読み出しと、該出力信号に基づく焦点検出演算と交換レンズ２０２の焦点調節を繰り返し行うとともに、該出力信号に基づく画像処理演算と記録、カメラの動作制御などを行う。また、ボディ駆動制御装置２１４は電気接点２１３を介してレンズ駆動制御装置２０６と通信を行い、レンズ情報の受信とカメラ情報（デフォーカス量や絞り値など）の送信を行う。

　液晶表示素子２１６は電子ビューファインダー（ＥＶＦ：Electronic View Finder）として機能する。液晶表示素子駆動回路２１５は撮像素子２１２によるスルー画像を液晶表示素子２１６に表示するので、撮影者は接眼レンズ２１７を介してスルー画像を観察することができる。メモリカード２１９は、撮像素子２１２により撮像された画像を記憶する画像ストレージである。

　交換レンズ２０２を通過した光束により、撮像素子２１２の受光面上に被写体像が形成される。この被写体像は撮像素子２１２の各画素で光電変換され、各画素の出力信号がボディ駆動制御装置２１４へ送られる。

　ボディ駆動制御装置２１４は、撮像素子２１２の各画素からの出力信号に基づいてデフォーカス量を算出し、このデフォーカス量をレンズ駆動制御装置２０６へ送る。また、ボディ駆動制御装置２１４は、撮像素子２１２の各画素からの出力信号を処理して画像データを生成し、メモリカード２１９に格納するとともに、撮像素子２１２からのスルー画像信号を液晶表示素子駆動回路２１５へ送り、スルー画像を液晶表示素子２１６に表示させる。さらに、ボディ駆動制御装置２１４は、レンズ駆動制御装置２０６へ絞り制御情報を送って絞り２１１の開口制御を行う。

　レンズ駆動制御装置２０６は、フォーカシング状態、ズーミング状態、絞り設定状態、絞り開放Ｆ値などに応じてレンズ情報を更新する。具体的には、レンズ駆動制御装置２０６は、ズーミング用レンズ２０８とフォーカシング用レンズ２１０の位置と、絞り２１１の絞り値を検出し、これらのレンズ位置と絞り値に応じてレンズ情報を演算したり、あるいは予め用意されたルックアップテーブルからレンズ位置と絞り値に応じたレンズ情報を選択する。

　レンズ駆動制御装置２０６は、受信したデフォーカス量に基づいてレンズ駆動量を算出し、レンズ駆動量に応じてフォーカシング用レンズ２１０を合焦位置へ駆動する。また、レンズ駆動制御装置２０６は受信した絞り値に応じて絞り２１１を駆動する。

　図２は、交換レンズ２０２の撮影画面上における焦点検出位置（図１に不図示の操作部材の操作によりユーザーにより設定される）を示す図であり、後述する撮像素子２１２上の画素列が焦点検出の際に撮影画面上で像をサンプリングする領域（焦点検出エリア、焦点検出位置）の一例を示す。この例では、矩形の撮影画面１００上の中央に焦点検出エリア１０１が配置される。長方形で示す焦点検出エリア１０１は、撮影画面１００において水平方向に延在し、焦点検出エリア１０１の長手方向に沿って直線的に配列された画素の出力信号が焦点検出に用いられる。

　図３、図４は撮像素子２１２の詳細な構成を示す正面図であり、撮像素子２１２上の焦点検出エリア１０１の近傍を拡大して示したものである。図３は撮像画素兼焦点検出画素となる画素３１１（以降焦点検出画素３１１と称す）のレイアウトを示す図であって、焦点検出画素３１１が行方向（水平方光）および列方向（垂直方向）において二次元正方格子状に稠密に配列される。図４は図３に示す焦点検出画素３１１の配列における色フィルタの配列を示した図であって、焦点検出画素３１１にはベイヤー配列の規則に従って色フィルタ（Ｒ：赤色フィルタ、Ｇ：緑色フィルタ、Ｂ：青色フィルタ）が配置されており、各色フィルタの分光感度は図５に示す特性になっている。

　焦点検出画素３１１は、図６に示すように矩形のマイクロレンズ１０、垂直方向に延在する素子分離領域１５により２分割された一対の光電変換部１３，１４から構成される。一対の光電変換部１３，１４を統合すると、通常の撮像画素の光電変換部と同等のサイズとなる。なお簡潔のため図６において色フィルタは不図示としている。焦点検出画素３１１の一対の光電変換部１３，１４の出力を加算した場合、加算した出力が通常の撮像画素の光電変換部の出力と同等になるようにするため、素子分離領域１５の幅は出来る限り狭くし、一対の光電変換部１３，１４を近接させることが望ましい。

　図７は図６に示した焦点検出画素３１１の断面図であって、光電変換部１３，１４の上に近接して遮光マスク３０が形成され、遮光マスク３０の開口部３０ｄを通過した光を、光電変換部１３，１４は受光する。遮光マスク３０の上には平坦化層３１が形成され、その上に色フィルタ３８が形成される。色フィルタ３８の上には平坦化層３２が形成され、その上にマイクロレンズ１０が形成される。マイクロレンズ１０により開口部３０ｄに制限された光電変換部１３，１４の形状が前方に投影されて、一対の測距瞳が形成される。光電変換部１３，１４は半導体回路基板２９上に形成される。また光電変換部１３，１４を分離するために素子分離領域１５が形成される。以上のような構成により光電変換部１３，１４は交換レンズの射出瞳の一対の測距瞳を通過する一対の焦点検出光束をそれぞれ受光する。

　図８は、マイクロレンズを用いた瞳分割型位相差検出方式の焦点検出光学系の構成を示す。なお焦点検出エリア１０１の焦点検出画素配列の一部分を拡大して示す。図８において、射出瞳９０は、交換レンズ２０２（図１参照）の予定結像面に配置されたマイクロレンズ１０から前方に距離ｄの位置に設定されている。この距離ｄは、マイクロレンズ１０の曲率、屈折率、マイクロレンズ１０と光電変換部１３，１４との間の距離などに応じて決まる距離である。この距離ｄを測距瞳距離と呼ぶ。図１１には他に、交換レンズの光軸９１、マイクロレンズ１０、光電変換部１３、１４、焦点検出画素３１１、焦点検出光束７３、７４が示されている。

　測距瞳９３は、開口部３０ｄにより制限された光電変換部１３がマイクロレンズ１０により投影されたものである。同様に、測距瞳９４は、開口部３０ｄにより制限された光電変換部１４がマイクロレンズ１０により投影されたものである。測距瞳９３，９４は、射出瞳９０のうちの互いに異なる部分領域であり、水平方向に並ぶとともに、光軸９１を通る垂直線に対して線対称な形状となっている。

　図８では、撮影光軸９１近傍の焦点検出エリア１０１における隣接する５つの焦点検出画素３１１を模式的に例示しているが、画面周辺に配置された焦点検出画素３１１においても、各光電変換部はそれぞれ対応した測距瞳９３、９４から各マイクロレンズに到来する光束を受光するように構成されている。マイクロレンズ１０により、一対の光電変換部１３および１４と上述した互いに異なる部分領域、すなわち一対の測距瞳９３および９４とが互いに共役関係になる。

　以上のような構成により、測距瞳９３を通過し、焦点検出画素３１１のマイクロレンズ１０に向かう光束７３により、マイクロレンズ１０上に形成される像の強度に対応した信号を、光電変換部１３は出力する。また、測距瞳９４を通過し、焦点検出画素３１１のマイクロレンズ１０に向う光束７４により、マイクロレンズ１０上に形成される像の強度に対応した信号を、光電変換部１４は出力する。

　上述した焦点検出エリア１０１において水平方向に配列した複数の焦点検出画素３１１の光電変換部１３，１４の出力を、測距瞳９３および測距瞳９４に対応した出力グループにまとめることによって、測距瞳９３と測距瞳９４をそれぞれ通過する焦点検出用光束７３，７４が焦点検出画素３１１の配列上に形成する一対の像の強度分布に関する情報が得られる。この情報に対して後述する像ズレ検出演算処理（相関演算処理、位相差検出処理）を施すことによって、いわゆる瞳分割型位相差検出方式で一対の像の像ズレ量が検出される。さらに、像ズレ量に一対の測距瞳９３，９４の重心間隔と測距瞳距離の比例関係に応じた変換演算を行うことによって、予定結像面に対する現在の結像面（予定結像面上のマイクロレンズアレイの位置に対応した焦点検出位置における結像面）の偏差（デフォーカス量）が算出される。具体的には像ズレ量（光軸９１に垂直な面内の量）に対し所定の変換係数（測距瞳距離ｄを測距瞳９３，９４の重心間隔で除した値）を乗ずることによりデフォーカス量（光軸９１の方向における結像面と予定結像面との偏差）が算出されることになる。

　また全画面において各焦点検出画素３１１の光電変換部１３，１４の出力を加算した出力信号を得ることにより、通常の撮像画素をベイヤー配列した場合と同等の画像信号を得ることが出来る。

　図９は、本発明に関連する部分の撮像素子２１２とボディ駆動制御装置２１４との関係を詳細に示すブロック図である。ボディ駆動制御装置２１４内には、撮像素子制御部２２０、バッファメモリ２２１、ＣＰＵａ（マイクロコンピュータ）２２２、ＣＰＵｂ（マイクロコンピュータ）２２３が収納される。撮像素子２１２は撮像素子制御部２２０の制御に従って焦点検出画素３１１の電荷蓄積制御（電荷蓄積時間および電荷蓄積タイミング）および信号の出力制御を行なう。撮像素子２１２は後述するように焦点検出画素３１１の一対の光電変換部１３，１４の出力信号をＡＤ変換するとともにチャネル１からデジタルデータ（焦点検出用のデータ）として出力する。それと同時に、撮像素子２１２は焦点検出画素３１１の一対の光電変換部１３，１４のデジタルデータをデジタル加算したデジタルデータ（通常の撮像画素の出力信号と同等な信号）をチャネル２からデジタルデータとして出力する。チャネル１およびチャネル２から出力されたデジタルデータは１フレーム分のデジタルデータとしてバッファメモリ２２１に一時的に格納される。ＣＰＵａ２２２はバッファメモリ２２１に格納された焦点検出エリアの焦点検出画素３１１の一対の光電変換部１３，１４のデジタルデータ（焦点検出用のデータ）に対して後述する処理を行なって焦点検出を行なう。ＣＰＵｂ２２３はバッファメモリ２２１に格納された１フレーム分のデジタルデータ（画像データ）に対して周知の画像処理を行なって画像表示や画像記録を行なう。

　以上のように撮像素子２１２からは焦点検出用のデジタルデータと画像用のデジタルデータが別チャネルを介して時間的にオーバーラップして出力される。また焦点検出用のデジタルデータと画像用のデジタルデータは個別のＣＰＵ２２２，２２３において処理されるので、焦点検出処理と画像処理を時間的に分離する必要がなく、同時に独立して行なうことができる。

　次に２つのチャネルから同時に焦点検出画素３１１の一対の光電変換部１３，１４のデジタルデータと、焦点検出画素３１１の一対の光電変換部１３，１４のデジタルデータをデジタル加算したデジタルデータ（通常の撮像画素の出力信号と同等な信号）を出力可能な撮像素子２１２の構成について図１０を用いて説明する。

　図１０は、撮像素子２１２（ＣＭＯＳイメージセンサ）の構成を示すブロック図である。撮像素子２１２は、一対の光電変換部１３，１４を含む焦点検出画素３１１が行列状（マトリックス状）に多数２次元配置されてなる画素アレイ部４０に加えて、行走査回路４１、カラムＡＤ変換装置４２、第２ラインメモリ４４、第２列走査回路５１、第２水平出力回路４５、カラムデジタル加算装置４６、第１ラインメモリ４８、第１列走査回路５２、第１水平出力回路４９およびタイミング制御回路５０を有する構成となっている。

　このシステム構成において、タイミング制御回路５０は、外部から入力されるマスタークロックおよび撮像素子制御部２２０から入力される制御信号に基づいて、行走査回路４１、カラムＡＤ変換装置４２、カラムデジタル加算装置４６、第１ラインメモリ４８、第２ラインメモリ４４、第１列走査回路５２、第２列走査回路５１などの動作の基準となるクロック信号や制御信号などを生成する。こうして生成したクロック信号や制御信号などを、タイミング制御回路５０は、行走査回路４１、カラムＡＤ変換装置４２、カラムデジタル加算装置４６、第１ラインメモリ４８、第２ラインメモリ４４、第１列走査回路５２、第２列走査回路５１などに対して与える。

　また、画素アレイ部４０の各焦点検出画素３１１を駆動制御する周辺の駆動系や信号処理系、即ち行走査回路４１、カラムＡＤ変換装置４２、カラムデジタル加算装置４６、第１ラインメモリ４８、第２ラインメモリ４４、第１列走査回路５２、第２列走査回路５１、第１水平出力回路４９、第２水平出力回路４５およびタイミング制御回路５０などは、画素アレイ部４０と同一のチップ（半導体基板）上に集積される。これらが集積されるチップは、画素アレイ部４０のチップに積層される。

　焦点検出画素３１１としては、ここでは図示を省略するが、一対の光電変換素部１３，１４（例えば、フォトダイオード）に加えて、例えば、当該光電変換部１３，１４で光電変換して得られる電荷をＦＤ（フローティングディフュージョン）部に転送する転送トランジスタと、当該ＦＤ部の電位を制御するリセットトランジスタと、ＦＤ部の電位に応じた信号を出力する増幅トランジスタとを有する３トランジスタ構成のものや、さらに画素選択を行うための選択トランジスタを別に有する４トランジスタ構成のものなどを用いることができる。

　画素アレイ部４０には、焦点検出画素３１１が２Ｎ行×２Ｍ列分だけ２次元配置される。換言すると、画素アレイ部４０は、２Ｍ個の焦点検出画素３１１が水平方向に配列された焦点検出画素群を各行に有し、その焦点検出画素群が、水平方向に交差する垂直方向に２Ｎ行配置される。図１０において左上の焦点検出画素３１１が１行目かつ１列目の画素であり、この画素にはベイヤー配列の緑色のフィルタが配置される。１行目の画素群として配列される焦点検出画素には緑色のフィルタと青色のフィルタが配置される。この２Ｎ行×２Ｍ列の画素配置に対して、行毎に１系統の行制御線２１（２１（１）～２１（２Ｎ））が配線され、列毎に２本の列信号線（２２（１）ａ、２２（１）ｂ～２２（２Ｍ）ａ、２２（２Ｍ）ｂ）が配線される。行制御線２１（２１（１）～２１（２Ｎ））の各一端は、行走査回路４１の各行に対応した各出力端に接続され、各行制御線２１には制御信号Ｒ（１）～Ｒ（２Ｎ）が出力される。行走査回路４１は、シフトレジスタなどによって構成され、行制御線２１（２１（１）～２１（２Ｎ））を介して画素アレイ部４０の行アドレスや行走査の制御を行う。

　同一行の各焦点検出画素３１１の一対の光電変換部１３，１４は、同一の行制御線２１により行走査回路４１と接続されている。制御信号Ｒ（１），・・・，Ｒ（Ｌ），・・・，Ｒ（２Ｎ）に応じて同時に電荷蓄積制御および信号読出し制御が行われる。各焦点検出画素３１１の一対の光電変換部１３，１４の一方の光電変換部１３は、列毎に設けられた２本の列信号線の一方の列信号線２２（ｍ）ｂに接続される。光電変換部１３の出力信号（アナログ信号）は列信号線２２（ｍ）ｂに出力される。各焦点検出画素３１１の一対の光電変換部１３，１４の他方の光電変換部１４は、列毎に設けられた２本の列信号線の他方の列信号線２２（ｍ）ａに接続される。光電変換部１４の出力信号（アナログ信号）は列信号線２２（ｍ）ａに出力される。例えば行走査回路４１から与えられる制御信号Ｒ（Ｌ）により画素アレイ部４０のＬ行目の焦点検出画素群を構成する焦点検出画素３１１が選択された場合には、Ｌ行目の焦点検出画素３１１の一対の光電変換部１３，１４の出力信号が、列信号線（２２（１）ａ、２２（１）ｂ～２２（２Ｍ）ａ、２２（２Ｍ）ｂ）に出力されることになる。

　カラムＡＤ変換装置４２は、画素アレイ部４０の画素列に対応して設けられた列信号線２２（１）ａ、２２（１）ｂ～２２（２Ｍ）ａ、２２（２Ｍ）ｂ毎に設けられたＡＤＣ（アナログ－デジタル変換回路）２３（１）ａ、２３（１）ｂ～２３（２Ｍ）ａ、２３（２Ｍ）ｂを有する。カラムＡＤ変換装置４２は、画素アレイ部４０の各焦点検出画素３１１から列毎に出力される一対のアナログ信号を、タイミング制御回路５０から与えられる制御信号ＴＡ１に応じて、Ｈビットのデジタル信号に変換して出力する。「Ｈビット」はビット数を表し、例えば１０ビット、１２ビット、１４ビット等である。

　第２ラインメモリ４４は、カラムＡＤ変換装置４２を構成する各ＡＤＣ（２３（１）ａ、２３（１）ｂ～２３（２Ｍ）ａ、２３（２Ｍ）ｂ）毎に設けられたメモリ（２５（１）ａ、２５（１）ｂ～２５（２Ｍ）ａ、２５（２Ｍ）ｂ）を有する。第２ラインメモリ４４は、ＡＤＣ（２３（１）ａ、２３（１）ｂ～２３（２Ｍ）ａ、２３（２Ｍ）ｂ）毎に出力されるデジタル信号を、タイミング制御回路５０から与えられる制御信号ＴＭ２に応じて、Ｈビットのデジタル信号として記憶する。ここで第２ラインメモリ４４の各メモリ（２５（１）ａ、２５（１）ｂ～２５（２Ｍ）ａ、２５（２Ｍ）ｂ）には、１行分の焦点検出画素について、一対の光電変換部１３，１４の出力信号が、デジタル信号として記憶されることになる。

　カラムデジタル加算装置４６は、カラムＡＤ変換装置４２を構成する一対のＡＤＣ（（２３（１）ａ、２３（１）ｂ）～（２３（２Ｍ）ａ、２３（２Ｍ）ｂ））毎に設けられたデジタル加算回路（２６（１）～２６（２Ｍ））を有する。カラムデジタル加算装置４６は、一対のＡＤＣ（（２３（１）ａ、２３（１）ｂ）～（２３（２Ｍ）ａ、２３（２Ｍ）ｂ））から出力されるデジタル信号を、タイミング制御回路５０から与えられる制御信号ＴＤ１に応じて加算し、Ｈビットの加算デジタル信号として出力する。

　第１ラインメモリ４８は、カラムデジタル加算装置４６を構成する各デジタル加算回路（２６（１）～２６（２Ｍ））毎に設けられたメモリ（２８（１）～２８（２Ｍ））を有する。第１ラインメモリ４８は、デジタル加算回路（２６（１）～２６（２Ｍ））毎に出力される加算デジタル信号を、タイミング制御回路５０から与えられる制御信号ＴＭ１に応じて、Ｈビットのデジタル信号として記憶する。ここで第１ラインメモリ４８の各メモリ（２８（１）～２８（２Ｍ））には、１行分の焦点検出画素について、一対の光電変換部１３，１４の出力信号を加算した加算信号（撮像画素の出力信号に相当する）が、デジタル信号として記憶されることになる。

　第２列走査回路５１は、シフトレジスタなどによって構成され、タイミング制御回路５０の制御のもとに第２ラインメモリ４４におけるメモリ（２５（１）ａ、２５（１）ｂ～２５（２Ｍ）ａ、２５（２Ｍ）ｂ）の列アドレスや列走査の制御を行う。第２ラインメモリ４４は第２列走査回路５１から与えられる走査信号ＴＳ２に応じて動作する。メモリ（２５（１）ａ、２５（１）ｂ～２５（２Ｍ）ａ、２５（２Ｍ）ｂ）の各々で記憶されたＨビットのデジタル信号は、順に第２水平出力回路４５に読み出され、当該第２水平出力回路４５を経由して焦点検出用の一対の光電変換部１３，１４の出力信号（デジタル信号）として外部にシリアル出力される。

　第１列走査回路５２は、シフトレジスタなどによって構成され、タイミング制御回路５０の制御のもとに第１ラインメモリ４８におけるメモリ（２８（１）～２８（２Ｍ））の列アドレスや列走査の制御を行う。第１ラインメモリ４８は第１列走査回路５２から与えられる走査信号ＴＳ１に応じて動作する。メモリ（２８（１）～２８（２Ｍ））の各々で記憶されたＨビットの加算デジタル信号は、順に第１水平出力回路４９に読み出され、当該第１水平出力回路４９を経由して撮像画素の出力信号と同等な出力信号（デジタル信号）として外部にシリアル出力される。

　次に、図１０に示した撮像素子の構成において、１フレーム期間中に焦点検出画素の一対の光電変換部の出力信号の個別読出し動作と、一対の光電変換部の出力信号を加算した加算信号の読出し動作とを並行して行う場合について、図１１、図１２のタイミングチャートを用いて説明する。図１１，図１２において、ＶＳは１フレーム期間を示す垂直同期信号、ＨＳは１水平走査期間を示す水平同期信号である。

　図１１に示す動作では、水平同期信号ＨＳに同期して行走査回路４１から画素アレイ部４０に、制御信号Ｒ（１）、Ｒ（２）、Ｒ（３）～Ｒ（２ｎ＋１）、Ｒ（２ｎ＋２）、Ｒ（２ｎ＋３）～Ｒ（Ｎ）が順次発せられる。制御信号Ｒ（１）、Ｒ（２）、Ｒ（３）～Ｒ（２ｎ＋１）、Ｒ（２ｎ＋２）、Ｒ（２ｎ＋３）～Ｒ（Ｎ）に応じた行の１ライン分の焦点検出画素３１１の一対の光電変換部１３，１４のアナログ信号が、列信号線（２２（１）ａ、２２（１）ｂ～２２（２Ｍ）ａ、２２（２Ｍ）ｂ）に順次出力される。

　図１２は、図１１における（２ｎ＋１）行、（２ｎ＋２）行、（２ｎ＋３）行の動作部分を拡大した図である。制御信号Ｒ（２ｎ＋１）により画素アレイ部４０の（２ｎ＋１）行が選択されると、（２ｎ＋１）行の１ライン分の焦点検出画素３１１の一対の光電変換部１３，１４のアナログ信号が、列信号線（２２（１）ａ、２２（１）ｂ～２２（２Ｍ）ａ、２２（２Ｍ）ｂ）に出力される。列信号線（２２（１）ａ、２２（１）ｂ～２２（２Ｍ）ａ、２２（２Ｍ）ｂ）に出力された（２ｎ＋１）行の１ライン分の焦点検出画素３１１の一対の光電変換部１３，１４のアナログ信号は、制御信号ＴＡ１に応じて、列信号線２２（１）ａ、２２（１）ｂ～２２（２Ｍ）ａ、２２（２Ｍ）に接続されたカラムＡＤ変換装置４２のＡＤＣ（２３（１）ａ、２３（１）ｂ～２３（２Ｍ）ａ、２３（２Ｍ）ｂ）により、デジタル信号に変換される。

　デジタル変換された（２ｎ＋１）行の１ライン分の焦点検出画素３１１の一対の光電変換部１３，１４のデジタル信号は、制御信号ＴＭ２に応じて、カラムＡＤ変換装置４２のＡＤＣ（２３（１）ａ、２３（１）ｂ～２３（２Ｍ）ａ、２３（２Ｍ）ｂ）に接続された第２ラインメモリ４４のメモリ（２５（１）ａ、２５（１）ｂ～２５（２Ｍ）ａ、２５（２Ｍ）ｂ）に記憶される。

　それと同時にデジタル変換された（２ｎ＋１）行の１ライン分の焦点検出画素３１１の一対の光電変換部１３，１４のデジタル信号は、制御信号ＴＤ１に応じて、カラムＡＤ変換装置４２を構成する一対のＡＤＣ（（２３（１）ａ、２３（１）ｂ）～（２３（２Ｍ）ａ、２３（２Ｍ）ｂ））毎に設けられたカラムデジタル加算装置４６のデジタル加算回路（２６（１）～２６（２Ｍ））により加算される。

　一対の光電変換部１３，１４の出力信号が加算された（２ｎ＋１）行の１ライン分の焦点検出画素３１１の加算デジタル信号は、制御信号ＴＭ１に応じて、カラムデジタル加算装置４６のデジタル加算回路（２６（１）～２６（２Ｍ））に接続された第１ラインメモリ４８のメモリ（（２８（１）～２８（２Ｍ））に記憶される。

　第２ラインメモリ４４のメモリ（２５（１）ａ、２５（１）ｂ～２５（２Ｍ）ａ、２５（２Ｍ）ｂ）に記憶された（２ｎ＋１）行の１ライン分の焦点検出画素３１１の一対の光電変換部１３，１４のデジタル信号は、走査信号ＴＳ２に応じて、次の水平同期信号ＨＳが発生するまでの期間に、第２水平出力回路４５から外部に順次シリアル出力される。第２水平出力回路４５から出力されたデジタル信号に基づき、ボディ駆動制御装置２１４の焦点検出用のＣＰＵａ２２２が、後述する図１３に示すように、交換レンズ２０２（光学系）の焦点状態を検出し、その焦点状態を調節する。

　同じく第１ラインメモリ４８のメモリ（（２８（１）～２８（２Ｍ））に記憶された一対の光電変換部１３，１４の出力信号が加算された（２ｎ＋１）行の１ライン分の焦点検出画素３１１の加算デジタル信号は、走査信号ＴＳ１に応じて、次の水平同期信号ＨＳが発生するまでの期間に、第１水平出力回路４９から外部に順次シリアル出力される。第１水平出力回路４９から出力された加算デジタル信号に基づき、ボディ駆動制御装置２１４の画像処理用のＣＰＵｂ２２３が、後述する図１４に示すように、画像データを生成する。

　次の水平同期信号ＨＳに同期して制御信号Ｒ（２ｎ＋２）が発せられ、画素アレイ部４０の（２ｎ＋２）行が選択されると、（２ｎ＋２）行の１ライン分の焦点検出画素３１１の一対の光電変換部１３，１４のアナログ信号に対して同様な動作で処理が繰り返される。さらに次の水平同期信号ＨＳに同期した制御信号Ｒ（２ｎ＋３）の下で同様な処理が繰り返される。

　図１３、図１４は、第１実施形態のデジタルスチルカメラ（撮像装置）２０１の動作を示すフローチャートである。これらのフローチャートに従った処理が並行して行われる。図１３はボディ駆動制御装置２１４の焦点検出用のＣＰＵａ２２２の動作フローチャートである。ボディ駆動制御装置２１４は、ステップＳ１００でデジタルスチルカメラ２０１の電源がオンされると、ステップＳ１１０以降の焦点検出動作を開始する。ステップＳ１１０において、ボディ駆動制御装置２１４は、フレーム同期して選択された焦点検出エリア内に配列された焦点検出画素の一対の光電変換部のデータを読み出す。この一対の光電変換部のデータは、上述した第２水平出力回路４５から出力されたデジタル信号である。続くステップＳ１２０では、ボディ駆動制御装置２１４は、焦点検出画素のデータに基づいて、後述する像ズレ検出演算処理（相関演算処理、位相差検出処理）を行い、像ズレ量を演算する。なお、焦点検出エリアの位置は、撮影者が操作部材（不図示）を用いて予め選択しているものとする。

　ステップＳ１３０では、ボディ駆動制御装置２１４は、像ズレ量をデフォーカス量に変換する。

　ステップＳ１４０で、ボディ駆動制御装置２１４は、交換レンズ２０２（光学系）の焦点状態が合焦近傍か否か、すなわち算出されたデフォーカス量の絶対値が所定値以内であるか否かを検出する。合焦近傍でないと判定された場合は、本処理はステップＳ１５０へ進み、ボディ駆動制御装置２１４は、デフォーカス量をレンズ駆動制御装置２０６へ送信し、交換レンズ２０２のフォーカシングレンズ２１０を合焦位置に駆動させることによって、交換レンズ２０２（光学系）の焦点状態を調節する。

　なお、焦点検出不能な場合もこのステップに分岐し、ボディ駆動制御装置２１４は、レンズ駆動制御装置２０６へスキャン駆動命令を送信し、交換レンズ２０２のフォーカシングレンズ２１０を無限から至近までの間でスキャン駆動させる。その後、ステップＳ１６０へ進む。

　ステップＳ１４０で合焦近傍であると判定された場合は、本処理はステップＳ１６０へ進み、ボディ駆動制御装置２１４は、シャッターボタン（不図示）の操作によりシャッターレリーズがなされたか否かを判別する。シャッターレリーズがなされていないと判定された場合は、本処理はステップＳ１１０へ戻り、上述した動作が繰り返される。一方、シャッターレリーズがなされたと判定された場合は、本処理はステップＳ１７０へ進み、ボディ駆動制御装置２１４は、シャッターレリーズに応じた撮影動作が終了するのを待機し、撮影動作が終了したら本処理はステップＳ１１０へ戻って上述した動作が繰り返される。

　図１３のステップＳ１２０、ステップＳ１３０における像ズレ検出演算処理（相関演算処理、位相差検出処理）の詳細について以下説明する。なお焦点検出画素３１１の一対のデータはベイヤー配列における同色の色毎に分別される。

　焦点検出画素３１１が検出する一対の像は、測距瞳９３，９４がレンズの絞り開口によりけられて光量バランスが崩れている可能性があるので、ボディ駆動制御装置２１４は、光量バランスに対して像ズレ検出精度を維持できるタイプの相関演算を施す。焦点検出画素３１１の配列から読み出された一対のデータ列をＡ１_ｎ（Ａ１_１，・・・，Ａ１_ｊ、ｊはデータ数）、Ａ２_ｎ（Ａ２_１，・・・，Ａ２_ｊ）として色の相違による区別をなくして一般化して示すと、ボディ駆動制御装置２１４は、一対のデータ列Ａ１_ｎ、Ａ２_ｎに対し、日本国特開２００７－３３３７２０号公報に開示された下記の相関演算式（１）を行い、相関量Ｃ（ｋ）を演算する。
Ｃ（ｋ）＝Σ｜Ａ１_ｎ・Ａ２_{ｎ＋１＋ｋ}－Ａ２_ｎ＋ｋ・Ａ１_ｎ＋１｜・・・（１）

　（１）式において、Σ演算はｎについて累積される。ｎのとる範囲は、像ずらし量ｋに応じてＡ１_ｎ、Ａ１_ｎ＋１、Ａ２_ｎ＋ｋ、Ａ２_{ｎ＋１＋ｋ}のデータが存在する範囲に限定される。ずらし量ｋは整数であり、データ列のデータ間隔を単位とした相対的シフト量である。（１）式の演算結果は、図１５（ａ）に示すように、一対のデータの相関が高いシフト量（図１５（ａ）ではｋ＝ｋｊ＝２）において相関量Ｃ（ｋ）が極小になる。相関量Ｃ（ｋ）が小さいほど相関度が高い。

　次に、ボディ駆動制御装置２１４は、（２）式から（５）式の３点内挿の手法を用いて連続的な相関量に対する極小値Ｃ（Ｘ）を与えるシフト量Ｘを求める。
Ｘ＝ｋｊ＋Ｄ／ＳＬＯＰ・・・（２）
Ｃ（Ｘ）＝Ｃ（ｋｊ）－｜Ｄ｜・・・（３）
Ｄ＝｛Ｃ（ｋｊ－１）－Ｃ（ｋｊ＋１）｝／２・・・（４）
ＳＬＯＰ＝ＭＡＸ｛Ｃ（ｋｊ＋１）－Ｃ（ｋｊ），Ｃ（ｋｊ－１）－Ｃ（ｋｊ）｝
　　　　　　　　　　　　　　　　　　　　　　　　　　　・・・（５）

　（２）式で算出されたずらし量Ｘの信頼性があるかどうかは次のようにして判定される。図１５（ｂ）に示すように、一対のデータの相関度が低い場合は、内挿された相関量の極小値Ｃ（Ｘ）の値が大きくなる。したがって、Ｃ（Ｘ）が所定のしきい値以上の場合は、ボディ駆動制御装置２１４は、算出されたずらし量の信頼性が低いと判定し、算出されたずらし量Ｘをキャンセルする。あるいは、Ｃ（Ｘ）をデータのコントラストで規格化するために、コントラストに比例した値となるＳＬＯＰでＣ（Ｘ）を除した値が所定値以上の場合は、ボディ駆動制御装置２１４は、算出されたずらし量の信頼性が低いと判定し、算出されたずらし量Ｘをキャンセルする。あるいはまた、コントラストに比例した値となるＳＬＯＰが所定値以下の場合は、被写体が低コントラストであり、ボディ駆動制御装置２１４は、算出されたずらし量の信頼性が低いと判定し、算出されたずらし量Ｘをキャンセルする。

　図１５（ｃ）に示すように、一対のデータの相関度が低く、シフト範囲ｋ_ｍｉｎ～ｋ_ｍａｘの間で相関量Ｃ（ｋ）の落ち込みがない場合は、極小値Ｃ（Ｘ）を求めることができず、このような場合は、ボディ駆動制御装置２１４は焦点検出不能と判定する。

　算出されたずらし量Ｘの信頼性があると判定された場合は、（６）式により像ズレ量ｓｈｆｔに換算される。
ｓｈｆｔ＝ＰＹ・Ｘ・・・（６）

　（６）式において、ＰＹは焦点検出画素３１１の画素ピッチの２倍の値（同色の焦点検出画素の画素ピッチ）となる。

　ボディ駆動制御装置２１４は、（６）式により算出された像ズレ量ｓｈｆｔに所定の変換係数ｋを乗じてデフォーカス量ｄｅｆへ変換する。
ｄｅｆ＝ｋ・ｓｈｆｔ１　　・・・（７）

　（７）式において変換係数ｋは一対の測距瞳９３，９４の重心間隔と測距瞳距離の比例関係に応じた変換係数であり、光学系の絞りＦ値に応じて変化するものである。

　このようにしてベイヤー配列の３色に対して３つのデフォーカス量が算出されるので、単純平均または重み付け平均などの平均化処理を行なって、選択された焦点検出エリアにおける最終的なデフォーカス量が算出される。

　図１４はボディ駆動制御装置２１４の画像処理用のＣＰＵｂ２２３の動作フローチャートであり、ステップＳ２００でデジタルスチルカメラ２０１の電源がオンされると、ステップＳ２１０以降の画像処理動作を開始する。ステップＳ２１０において、ＣＰＵｂ２２３は、フレーム同期して焦点検出画素の一対の光電変換部の出力データを加算した加算デジタルデータ（撮像画素のデータに相当する）を読み出し、該データに対して表示用の画像処理を行なってから電子ビューファインダーに表示させる。ステップＳ２１０において読み出される加算デジタルデータは、上述した第１水平出力回路４９から出力された加算デジタル信号である。

　ステップＳ２２０では、ＣＰＵｂ２２３は、シャッターボタン（不図示）の操作によりシャッターレリーズがなされたか否かを判別する。シャッターレリーズがなされていないと判定された場合、本処理はステップＳ２１０へ戻り、上述した動作が繰り返される。一方、シャッターレリーズがなされたと判定された場合、本処理はステップＳ２３０へ進み、ＣＰＵｂ２２３は、シャッターレリーズに応じた撮影動作を行なう。ＣＰＵｂ２２３は、まず、レンズ駆動制御装置２０６へ絞り調整命令を送信し、交換レンズ２０２の絞り値を制御Ｆ値（撮影者または自動により設定されたＦ値）にする。絞り制御が終了した時点で、ＣＰＵｂ２２３は、焦点検出画素の一対の光電変換部の出力データを加算した加算デジタルデータ（ベイヤー配列された撮像画素のデータに相当する）を読み出。ＣＰＵｂ２２３は、該加算デジタルデータに対して周知の画像処理（デモザイク処理、ノイズ処理、階調処理、ホワイトバランス処理など）を施して画像データを生成し、ステップＳ２４０で該画像データをメモリカードに格納する。一連の撮影動作が終了したら、本処理はステップＳ２１０へ戻って、上述した動作が繰り返される。

　以上説明した第１実施形態においては、選択された焦点検出エリアにおいてのみ焦点検出を行なう。しかし、バッファメモリには画面全体の焦点検出用データが格納されるので、焦点検出用ＣＰＵａ２２２の処理能力が高い場合には、画面全体の複数の焦点検出エリアにおいて焦点検出を行い、その結果に応じてレンズの焦点調節を行なうようにしても構わない。

　以上説明した第１実施形態においては、画像用の焦点検出画素の一対の光電変換部のデータを加算したデータを１フレーム毎に全データ読み出す。しかし、全データ読み出す代わりに間引き読出し（行または列）や画素加算読出し（行または列）をするための回路構成を、上述した構成に対してさらに追加し、それによって読み出された画像データを表示などに使用しても構わない。

　以上説明した第１実施形態においては、焦点検出用の全焦点検出画素の一対の光電変換部のデータを１フレーム毎に読み出す。しかし、全焦点検出画素の一対の光電変換部のデータを読み出すのは負荷も多く、データ格納用に多量のメモリ容量も必要になる。したがって、必要に応じてフレーム間引き（数フレームに１回読み出す）、行間引き（数行に１行読み出す）、行部分読出し（一部の行だけ読み出す）、列間引き（数列に１列読み出す）、列部分読出し（一部の列だけ読み出す）のいずれかが行われるようにしても構わない。

　図１６は、行部分読出し（（２ｎ＋２）行目のみ焦点検出画素の一対の光電変換部のデータを読み出す）を行なう場合の、図１２に対応したタイミングチャートであって、図１１における（２ｎ＋１）行、（２ｎ＋２）行、（２ｎ＋３）行の動作部分を拡大した図である。

　制御信号Ｒ（２ｎ＋２）により画素アレイ部４０の（２ｎ＋２）行が選択された場合の動作は図１２と同一である。一方（２ｎ＋２）行以外が選択された場合（図１６の制御信号Ｒ（２ｎ＋１）、制御信号Ｒ（２ｎ＋３）に応じた動作）には、制御信号ＴＭ２が発生しない。カラムＡＤ変換装置４２のＡＤＣ（２３（１）ａ、２３（１）ｂ～２３（２Ｍ）ａ、２３（２Ｍ）ｂ）によりデジタル信号に変換された１ライン分の焦点検出画素３１１の一対の光電変換部１３，１４のデジタル信号は、カラムＡＤ変換装置４２のＡＤＣ（２３（１）ａ、２３（１）ｂ～２３（２Ｍ）ａ、２３（２Ｍ）ｂ）に接続された第２ラインメモリ４４のメモリ（２５（１）ａ、２５（１）ｂ～２５（２Ｍ）ａ、２５（２Ｍ）ｂ）に記憶されない。また走査信号ＴＳ２も発生しないので、次の水平同期信号ＨＳが発生するまでの期間に第２水平出力回路４５から外部に順次シリアル出力もされない。

　行部分読出しが行われる行や列部分読出しが行われる列は、選択された焦点検出エリアの位置に応じて、ボディ駆動制御装置２１４から撮像素子２１２に情報を送付することによって変更可能にすることができる。

　以上説明した第１実施形態においては、１行分の焦点検出画素の一対の光電変換部の数に対応した数のＡＤＣを有するカラムＡＤ変換装置４２が設けられる。それとともに、一対のＡＤＣのデジタル出力信号をデジタル加算するデジタル加算回路２６が１行分の焦点検出画素の数だけ設けられたカラムデジタル加算装置４６を設ける構成とした。したがって、１フレーム期間中に焦点検出画素の一対の光電変換部の出力信号の個別読出し動作と、一対の光電変換部の出力信号を加算した加算信号（撮像画素の出力信号に相当する）の読出し動作とを、並行して行うことが可能となる。これにより、焦点検出画素毎にアナログ加算装置を設けるという従来技術が有する課題を解決することができる。すなわち、１フレーム期間中に焦点検出画素の一対の光電変換部の出力信号の個別読出し動作と、一対の光電変換部の出力信号を加算した加算信号（撮像画素の出力信号に相当する）の読出し動作とを、並行して行うことができないという課題を、本実施形態の撮像素子は解決することができる。

　また従来技術の課題を解決する方法として、撮像素子から１フレーム期間中に全焦点検出画素の一対の光電変換部の出力データを個別に読み出して、一旦外部のバッファメモリに格納し、該バッファメモリに格納された一対の光電変換部の出力データに対して加算処理を行なうことも考えられる。しかし、その場合には加算処理時間分だけ処理時間が増大するとともに、外部の処理負荷も増大してしまう。本実施形態の撮像素子の構成および動作によれば、画像データの読出しおよび画像処理に関しては、通常の撮像素子と同様に取り扱うことができる。また、本実施形態における撮像素子によれば、部分的に焦点検出画素の一対の光電変換部の出力データを個別に読み出しすることも可能なので、読出し処理の負荷も軽減でき、データ格納用のバッファメモリの容量も節約することができる。

　また従来技術の課題を解決する方法として、カラムデジタル加算装置４６を設ける代わりに他の構成も考えられる。例えば、焦点検出画素の一対の光電変換部の出力データを水平走査して順次シリアル出力する際に、第２水平出力回路４５の出力端に並列にデータ保持メモリ（データを１データ出力時間だけ遅延保持する）とデジタル加算回路を設け、個別データ出力に同期して焦点検出画素の一対の光電変換部の出力データを加算して加算データを生成して出力することも考えられる。しかし、加算処理時間（１つの焦点検出画素に対する加算時間×全焦点検出画素数）の分だけデータ転送レートが遅くなり、高速なデータ読出しができなくなる。本実施形態の撮像素子２１２においては、カラムデジタル加算装置４６が設けられ、加算処理が列毎に独立して同時に行なわれるので、通常の撮像画素のみからなる撮像素子とほとんど同じデータ転送レートで高速読出しが可能になる。

（第２実施形態）
　第１実施形態においては、焦点検出画素３１１の一対の光電変換部１３，１４は水平方向（行方向）に並置されている。しかし、焦点検出画素の一対の光電変換部の並置される方向を水平方向（行方向）以外とすることで、像ズレ検出を水平方向以外の方向で行なうことが出来る。図１７は図６に示す焦点検出画素３１１を９０度回転した構成の焦点検出画素３１２を示す図である。焦点検出画素３１２は、矩形のマイクロレンズ１０、および水平方向に延在する素子分離領域１８により２分割された一対の光電変換部１６，１７から構成される。一対の光電変換部１６，１７を統合すると、通常の撮像画素の光電変換部と同等のサイズとなる。

　図１８は図３の画素レイアウト図に対応した図（フィルタ配列は図４に対応している）であって、焦点検出画素３１１と焦点検出画素３１２が配置された撮像素子２１２の詳細な構成を示す正面図である。図１８は、撮像素子２１２上の焦点検出エリア１０１の近傍を拡大して示したものである。焦点検出画素３１１と焦点検出画素３１２が１行おきに交互に配列される。

　図１９は、図１８に示す画素レイアウトを持つ撮像素子２１２の構成を示すブロック図である。図１９について、図１０の構成と同一な部分は説明を省略し、特徴的な部分のみについて説明する。画素アレイ部４０における図１０との相違点は、偶数行目において、垂直方向に分離した一対の光電変換部１６，１７を備える焦点検出画素３１２が配置されている点である。

　偶数行に配置された各焦点検出画素３１２の一対の光電変換部１６，１７は、同一の行制御線２１により行走査回路４１と接続されている。制御信号Ｒ（Ｌ）（Ｌは偶数）に応じて同時に電荷蓄積制御、信号読出し制御が行なわれる。偶数行に配置された各焦点検出画素３１２の一対の光電変換部１６，１７の一方の光電変換部１６は、列毎に設けられた２本の列信号線の一方の列信号線２２（ｍ）ａに接続される。光電変換部１６の出力信号（アナログ信号）は、列信号線２２（ｍ）ａに出力される。各焦点検出画素３１２の一対の光電変換部１６，１７の他方の光電変換部１７は、列毎に設けられた２本の列信号線の他方の列信号線２２（ｍ）ｂに接続される。光電変換部１７の出力信号（アナログ信号）は、列信号線２２（ｍ）ｂに出力される。例えば行走査回路４１から与えられる制御信号Ｒ（Ｌ）により画素アレイ部４０のＬ行目の焦点検出画素３１２が選択された場合には、Ｌ行目の焦点検出画素３１２の一対の光電変換部１６，１７の出力信号が、列信号線（２２（１）ａ、２２（１）ｂ～２２（２Ｍ）ａ、２２（２Ｍ）ｂ）に出力されることになる。

　以上のような構成の撮像素子２１２を用いた場合には、奇数行目に配列された同一色の焦点検出画素３１１の一対の光電変換部１３，１４のデータを水平方向に光電変換部毎にグループ化した一対のデータを用いて、水平方向にコントラスト変化のある被写体像に対して位相差検出が可能になる。それとともに、偶数行目に配置された同一色の焦点検出画素３１２の一対の光電変換部１６，１７のデータを光電変換部毎に垂直方向にグループ化した一対のデータを用いて、垂直方向にコントラスト変化のある被写体像に対して位相差検出が可能になる。

　図２０は、図１８の変形例であって、焦点検出画素３１１と焦点検出画素３１２が１列おきに交互に配列される。このような構成の撮像素子２１２を用いた場合には、奇数列目に配列された同一色の焦点検出画素３１１の一対の光電変換部１３，１４のデータを水平方向に光電変換部毎にグループ化した一対のデータを用いて、水平方向にコントラスト変化のある被写体像に対する位相差検出が、可能になる。それとともに、偶数列目に配置された同一色の焦点検出画素３１２の一対の光電変換部１６，１７のデータを光電変換部毎に垂直方向にグループ化した一対のデータを用いて、垂直方向にコントラスト変化のある被写体像に対する位相差検出が、可能になる。

　図２１は、図１８の変形例であって、焦点検出画素３１１と焦点検出画素３１２が交互に千鳥配置される。即ち「奇数行かつ奇数列」および「偶数行かつ偶数列」の位置には焦点検出画素３１１が配置され、「奇数行かつ偶数列」および「偶数行かつ奇数列」の位置には焦点検出画素３１２が配置される。ベイヤー配列の色フィルタの観点では、焦点検出画素３１１は緑色フィルタを有し、焦点検出画素３１２は赤色フィルタまたは青色フィルタを有する。

　このような構成の撮像素子２１２を用いた場合には、奇数行目の奇数列目または偶数行目の偶数列目に配列された緑色フィルタを備えた焦点検出画素３１１の一対の光電変換部１３，１４のデータを、水平方向に光電変換部毎にグループ化した一対のデータを用いて、水平方向にコントラスト変化のある被写体像に対して位相差検出が可能になる。それとともに、奇数行目の偶数列目に配列された青色フィルタを備えた焦点検出画素３１２または偶数行目の奇数列目に配列された赤色フィルタを備えた焦点検出画素３１２の一対の光電変換部１６，１７のデータを、光電変換部毎に垂直方向にグループ化した一対のデータを用いて、垂直方向にコントラスト変化のある被写体像に対して位相差検出が可能になる。

（第３実施形態）
　第１実施形態においては、全画素が焦点検出画素により構成されている。しかし、光電変換部が分割されていない通常の撮像画素と、光電変換部が分割されている焦点検出画素とを混在させることにより、撮像素子全体における焦点検出画素の数を減らし、撮像素子の構成を簡素化することができる。また、撮像素子から外部出力される焦点検出用データ数を減少させることにより、焦点検出用データのデータ転送レートを画像処理用データのデータ転送レート並にすることが可能になる。

　撮像画素３１０は、図２２に示すように矩形のマイクロレンズ１０、後述の遮光マスクで受光領域を制限された光電変換部１１を有している。

　図２３は図２２に示した撮像画素３１０の断面図である。撮像画素３１０では、撮像用の光電変換部１１の上に近接して遮光マスク３０が形成される。光電変換部１１は、遮光マスク３０の開口部３０ａを通過した光を受光する。遮光マスク３０の上には平坦化層３１が形成され、その上に色フィルタ３８が形成される。色フィルタ３８の上には平坦化層３２が形成され、その上にマイクロレンズ１０が形成される。マイクロレンズ１０により開口部３０ａの形状が前方に投影される。光電変換部１１は半導体回路基板２９上に形成される。

　図２４は、図２２に示す撮像画素３１０が受光する撮影光束の様子を、図８と比較して説明するための図である。図２４において、図８と重複する部分の説明は省略する。

　撮像画素３１０は、マイクロレンズ１０と、その背後に配置された光電変換部１１等から構成される。光電変換部１１に近接して配置された開口部３０ａ（図２３参照）の形状が、マイクロレンズ１０から測距瞳距離ｄだけ離間した射出瞳９０上に投影され、その投影形状は測距瞳９３、９４に略外接する領域９５を形成する。

　光電変換部１１は、領域９５を通過してマイクロレンズ１０へ向かう撮影光束７１によってマイクロレンズ１１上に形成される像の強度に対応した信号を出力する。

　図２５は図３の画素レイアウト図に対応した図（フィルタ配列は図４に対応している）である。図２５に一部を示す撮像素子２１２には、撮像画素３１０と焦点検出画素３１１が交互に千鳥配置される。即ち「奇数行かつ奇数列」および「偶数行かつ偶数列」の位置には焦点検出画素３１１が配置され、「奇数行かつ偶数列」および「奇数行かつ偶数列」の位置には撮像画素３１０が配置される。ベイヤー配列の色フィルタの観点では、焦点検出画素３１１は緑色フィルタを有し、撮像画素３１０は赤色フィルタまたは青色フィルタを有する。焦点検出性能の面では、緑色フィルタの分光感度特性が、図５に示すように、赤色フィルタの分光感度特性と青色フィルタの分光感度特性との中間に位置するため、焦点検出画素３１１に緑色フィルタが設けられるのが好ましい。また、図６および図２２に示すように、焦点検出画素３１１には素子分離領域１５が存在するため、一対の光電変換部１３および１４の表面積の和が、撮像画素３１０の光電変換部１１の表面積よりも小さい。したがって、撮像性能の面では、焦点検出画素３１１の一対の光電変換部１３および１４が出力する光電変換信号値の和が、撮像画素３１０の光電変換部１１の光電変換信号値よりも小さくなる。そのため、焦点検出画素３１１には、赤色フィルタおよび青色フィルタよりも多く配置される緑色フィルタが設けられるのが好ましい。

　図２６は、図２５に示す画素レイアウトを持つ撮像素子２１２の構成を示すブロック図である。図２６について、図１０の構成と同一な部分は説明を省略し、特徴的な部分のみについて説明する。図１０との主要な相違点は、カラムＡＤ変換装置４２と、第２ラインメモリ４４およびカラムデジタル加算装置４６との中間に、第２カラムスイッチ装置４３が設けられることである。これにより、第２ラインメモリ４４を構成するメモリの数、およびカラムデジタル加算装置４６を構成するデジタル加算回路の数を減少させている。

　撮像素子２１２は、一対の光電変換部１３，１４を含む多数の焦点検出画素３１１が行列状（マトリックス状）に２次元配置される画素アレイ部４０に加えて、行走査回路４１、カラムＡＤ変換装置４２、第２カラムスイッチ装置４３、第２ラインメモリ４４、第２列走査回路５１、第２水平出力回路４５、カラムデジタル加算装置４６、第１カラムスイッチ装置４７、第１ラインメモリ４８、第１列走査回路５２、第１水平出力回路４９およびタイミング制御回路５０を有する。

　このシステム構成において、タイミング制御回路５０は、外部から入力されるマスタークロックおよび撮像素子制御部２２０から入力される制御信号に基づいて、行走査回路４１、カラムＡＤ変換装置４２、第１カラムスイッチ装置４７、第２カラムスイッチ装置４３、カラムデジタル加算装置４６、第１ラインメモリ４８、第１ラインメモリ４４、第１列走査回路５２、第２列走査回路５１などの動作の基準となるクロック信号や制御信号などを生成する。こうして生成したクロック信号や制御信号などを、タイミング制御回路５０は、行走査回路４１、カラムＡＤ変換装置４２、第１カラムスイッチ装置４７、第２カラムスイッチ装置４３、カラムデジタル加算装置４６、第１ラインメモリ４８、第１ラインメモリ４４、第１列走査回路５２、第２列走査回路５１などに対して与える。

　画素アレイ部４０には、撮像画素３１０と焦点検出画素３１１が２Ｎ行×２Ｍ列分だけ２次元配置される。図２６において左上の焦点検出画素３１１が１行目かつ１列目の画素であり、この画素にはベイヤー配列の緑色のフィルタが配置される。この２Ｎ行×２Ｍ列の画素配置に対して、行毎に行制御線２１（２１（１）～２１（２Ｎ））が配線され、列毎に２本の列信号線（２２（１）ａ、２２（１）ｂ～２２（２Ｍ）ａ、２２（２Ｍ）ｂ）が配線される。行制御線の数は全部で２Ｎ本となり、列信号線の数は全部で４Ｍ本となる。行制御線２１（２１（１）～２１（２Ｎ））の各一端は、行走査回路４１の各行に対応した各出力端に接続され、各行制御線２１には制御信号Ｒ（１）～Ｒ（２Ｎ）が出力される。

　同一行に配置された撮像画素３１０の光電変換部および焦点検出画素３１１の一対の光電変換部１３，１４は、同一の行制御線２１により行走査回路４１と接続されている。制御信号Ｒ（Ｌ）に応じて同時に電荷蓄積制御および信号読出し制御が行なわれる。撮像画素３１０の光電変換部１１は、列毎に設けられた２本の列信号線の一方の列信号線２２（ｍ）ａに接続される。光電変換部１１の出力信号（アナログ信号）は列信号線２２（ｍ）ａに出力される。焦点検出画素３１１の一対の光電変換部１３，１４の一方の光電変換部１３は、列毎に設けられた２本の列信号線の一方の列信号線２２（ｍ）ｂに接続される。光電変換部１３の出力信号（アナログ信号）は列信号線２２（ｍ）ｂに出力される。焦点検出画素３１１の一対の光電変換部１３，１４の他方の光電変換部１４は、列毎に設けられた２本の列信号線の他方の列信号線２２（ｍ）ａに接続される。光電変換部１４の出力信号（アナログ信号）は列信号線２２（ｍ）ａに出力される。例えば行走査回路４１から与えられる制御信号Ｒ（Ｌ）により画素アレイ部４０のＬ行目が選択された場合には、Ｌ行目の撮像画素３１０の光電変換部１１の出力信号が、列信号線（２２（１）ａ～２２（２Ｍ）ａ）に出力され、Ｌ行目の焦点検出画素３１１の一対の光電変換部１３，１４の出力信号が、列信号線（２２（１）ａ、２２（１）ｂ～２２（２Ｍ）ａ、２２（２Ｍ）ｂ）に出力されることになる。この時Ｌが奇数の場合には、この行の偶数列には撮像画素３１０が配置されているため、偶数列に対応する列信号線２２（２ｍ）ｂ上の信号は無効信号となる。またＬが偶数の場合には、この行の奇数列には撮像画素３１０が配置されているため、奇数列に対応する列信号線２２（２ｍ＋１）ｂ上の信号は無効信号となる。

　カラムＡＤ変換装置４２は、画素アレイ部４０の画素列に対応して設けられた列信号線２２（１）ａ、２２（１）ｂ～２２（２Ｍ）ａ、２２（２Ｍ）ｂ毎に設けられた４Ｍ個のＡＤＣ（アナログ－デジタル変換回路）２３（１）ａ、２３（１）ｂ～２３（２Ｍ）ａ、２３（２Ｍ）ｂを有する。カラムＡＤ変換装置４２は、画素アレイ部４０の各画素から列毎に出力されるアナログ信号を、タイミング制御回路５０から与えられる制御信号ＴＡ１に応じて、Ｈビットのデジタル信号（Ｓ（１）ａ、Ｓ（１）ｂ～Ｓ（２Ｍ）ａ、Ｓ（２Ｍ）ｂ）に変換して出力する。

　第２カラムスイッチ装置４３は、隣接した２列の画素列毎に設けられたＭ個のスイッチ２４（１、２）～２４（２Ｍ－１、２Ｍ）を有する。第２カラムスイッチ装置４３は、ＡＤＣ（２３（１）ａ、２３（１）ｂ～２３（２Ｍ）ａ、２３（２Ｍ）ｂ）毎に出力されるデジタル信号を、タイミング制御回路５０から与えられる制御信号ＴＷ２に応じて選択して出力する。

　図２７（ａ）、（ｂ）は隣接した２列の画素列（（２ｍ＋１）列と（２ｍ＋２）列）に設けられたスイッチ２４（２ｍ＋１、２ｍ＋２）の選択動作を説明する図である。スイッチ２４（２ｍ＋１、２ｍ＋２）には、２列の画素列（（２ｍ＋１）列と（２ｍ＋２）列）に対応した４個のＡＤＣ（２３（２ｍ＋１）ａ、２３（２ｍ＋１）ｂ、２３（２ｍ＋２）ａ、２３（２ｍ＋２）ｂ）から、４つのデジタル信号Ｓ（２ｍ＋１）ａ、Ｓ（２ｍ＋１）ｂ、Ｓ（２ｍ＋２）ａ、Ｓ（２ｍ＋２）ｂが入力される。スイッチ２４（２ｍ＋１、２ｍ＋２）には、２の倍数列、例えば４列の画素列（（２ｍ＋１）列、（２ｍ＋２）列、（２ｍ＋３）列、（２ｍ＋４）列）に対応した４の倍数個、例えば８個のＡＤＣ（２３（２ｍ＋１）ａ、２３（２ｍ＋１）ｂ、２３（２ｍ＋２）ａ、２３（２ｍ＋２）ｂ、２３（２ｍ＋３）ａ、２３（２ｍ＋３）ｂ、２３（２ｍ＋４）ａ、２３（２ｍ＋４）ｂ）から、４の倍数個、例えば８つのデジタル信号Ｓ（２ｍ＋１）ａ、Ｓ（２ｍ＋１）ｂ、Ｓ（２ｍ＋２）ａ、Ｓ（２ｍ＋２）ｂ、Ｓ（２ｍ＋３）ａ、Ｓ（２ｍ＋３）ｂ、Ｓ（２ｍ＋４）ａ、Ｓ（２ｍ＋４）ｂが入力されることとしてもよい。その場合、例えば（２ｍ＋１）列に焦点検出画素３１１が配置され、かつ（２ｍ＋２）列、（２ｍ＋３）列、（２ｍ＋４）列にはいずれも撮像素子３１０が配置される。

　図２７（ａ）は、行走査回路４１により画素アレイ部４０の奇数行目が選択された場合のスイッチ２４（２ｍ＋１、２ｍ＋２）の選択動作を示す。図２７（ａ）において、スイッチ２４（２ｍ＋１、２ｍ＋２）には、奇数行目の偶数列目に配置された撮像画素３１０と奇数行目の奇数列目に焦点検出画素３１１とに対応する４つのデジタル信号Ｓ（２ｍ＋１）ａ、Ｓ（２ｍ＋１）ｂ、Ｓ（２ｍ＋２）ａ、Ｓ（２ｍ＋２）ｂが入力される。このうち信号Ｓ（２ｍ＋２）ｂは無効信号となる。

　スイッチ２４（２ｍ＋１、２ｍ＋２）は、第２カラムスイッチ装置４３に入力される制御信号ＴＷ２（奇数行か偶数行かの識別情報）に応じて、デジタル加算用の一対の信号（Ｑ（２ｍ＋１、２ｍ＋２）ａ、Ｑ（２ｍ＋１、２ｍ＋２）ｂ）として、焦点検出画素３１１の一対の光電変換部に対応したデジタル信号Ｓ（２ｍ＋１）ａ、Ｓ（２ｍ＋１）ｂを選択して出力する。

　図２７（ｂ）は、行走査回路４１により画素アレイ部４０の偶数行目が選択された場合のスイッチ２４（２ｍ＋１、２ｍ＋２）の選択動作を示す。スイッチ２４（２ｍ＋１、２ｍ＋２）には、偶数行目の奇数列目に配置された撮像画素３１０と偶数行目の偶数列目に焦点検出画素３１１とに対応する４つのデジタル信号Ｓ（２ｍ＋１）ａ、Ｓ（２ｍ＋１）ｂ、Ｓ（２ｍ＋２）ａ、Ｓ（２ｍ＋２）ｂが入力される。このうち信号Ｓ（２ｍ＋１）ｂは無効信号となる。

　スイッチ２４（２ｍ＋１、２ｍ＋２）は、第２カラムスイッチ装置４３に入力される制御信号ＴＷ２（奇数行か偶数行かの識別情報）に応じて、焦点検出画素３１１の一対の光電変換部１３，１４に対応する一対の信号（Ｑ（２ｍ＋１、２ｍ＋２）ａ、Ｑ（２ｍ＋１、２ｍ＋２）ｂ）として、焦点検出画素３１１の一対の光電変換部に対応したデジタル信号Ｓ（２ｍ＋２）ａ、Ｓ（２ｍ＋２）ｂを選択して出力する。

　第２ラインメモリ４４は、第２カラムスイッチ装置４３のＭ個のスイッチ２４（１、２）～２４（２Ｍ－１、２Ｍ）毎に一対設けられた合計２Ｍ個のメモリ（２５（１、２）ａ、２５（１、２）ｂ～２５（２Ｍ－１、２Ｍ）ａ、２５（２Ｍ－１、２Ｍ）ｂ）を有する。第２ラインメモリ４４は、Ｍ個のスイッチ２４（１、２）～２４（２Ｍ－１、２Ｍ）毎に出力される焦点検出画素３１１の一対の光電変換部１３，１４に対応する一対のデジタル信号（Ｑ（１、２）ａ、Ｑ（１、２）ｂ～Ｑ（２Ｍ－１、２Ｍ）ａ、Ｑ（２Ｍ－１、２Ｍ）ｂ）を、タイミング制御回路５０から与えられる制御信号ＴＭ２に応じて、Ｈビットのデジタル信号として記憶する。ここで第２ラインメモリ４４の各メモリ（２５（１、２）ａ、２５（１、２）ｂ～２５（２２Ｍ－１、２Ｍ）ａ、２５（２２Ｍ－１、２Ｍ）ｂ）には、１行分のＭ個の焦点検出画素について、一対の光電変換部１３，１４の出力信号がデジタル信号として記憶されることになる。

　カラムデジタル加算装置４６は、第２カラムスイッチ装置４３のＭ個のスイッチ２４（１、２）～２４（２Ｍ－１、２Ｍ）毎に設けられた合計Ｍ個のデジタル加算回路（２６（１、２）～２６（２Ｍ－１、２Ｍ））を有する。カラムデジタル加算装置４６は、Ｍ個のスイッチ２４（１、２）～２４（２Ｍ－１、２Ｍ）毎に出力される焦点検出画素３１１の一対の光電変換部１３，１４に対応する一対のデジタル信号（Ｑ（１、２）ａ、Ｑ（１、２）ｂ～Ｑ（２Ｍ－１、２Ｍ）ａ、Ｑ（２Ｍ－１、２Ｍ）ｂ）を、タイミング制御回路５０から与えられる制御信号ＴＤ１に応じて加算し、Ｈビットの加算デジタル信号（Ｐ（１、２）～Ｐ（２Ｍ－１、２Ｍ））として出力する。

　第１カラムスイッチ装置４７は、隣接した２列の画素列毎に設けられたＭ個のスイッチ２７（１、２）～２７（２Ｍ－１、２Ｍ）を有する。第１カラムスイッチ装置４７は、２Ｍ個のＡＤＣ（２３（１）ａ～２３（２Ｍ）ａ）毎に出力されるデジタル信号（Ｓ（１）ａ、Ｓ（２）ａ～Ｓ（２Ｍ－１）ａ、Ｓ（２Ｍ）ａ）と、Ｍ個のデジタル加算回路（２６（１、２）～２６（２Ｍ－１、２Ｍ））毎に出力される加算デジタル信号（Ｐ（１、２）～Ｐ（２Ｍ－１、２Ｍ））とを、タイミング制御回路５０から与えられる制御信号ＴＷ１（奇数行か偶数行かの識別情報）に応じて選択して出力する。

　図２８（ａ）、（ｂ）は隣接した２列の画素列（（２ｍ＋１）列と（２ｍ＋２）列）に設けられたスイッチ２７（２ｍ＋１、２ｍ＋２）の選択動作を説明する図である。スイッチ２７（２ｍ＋１、２ｍ＋２）には、２列の画素列（（２ｍ＋１）列と（２ｍ＋２）列）に対応した２個のＡＤＣ（２３（２ｍ＋１）ａ、２３（２ｍ＋２）ａ）から２つのデジタル信号Ｓ（２ｍ＋１）ａ、Ｓ（２ｍ＋２）ａが入力されるとともに、デジタル加算回路２６（２ｍ＋１、２ｍ＋２）から１つの加算デジタル信号Ｐ（２ｍ＋１、２ｍ＋２）が入力される。

　図２８（ａ）は行走査回路４１により画素アレイ部４０の奇数行目が選択された場合のスイッチ２７（２ｍ＋１、２ｍ＋２）の選択動作を示す。図２８（ａ）において、スイッチ２７（２ｍ＋１、２ｍ＋２）には、奇数行目の偶数列目に配置された撮像画素３１０の光電変換部１１に対応する１つのデジタル信号Ｓ（２ｍ＋２）ａと、奇数行目の奇数列目に配置された焦点検出画素３１１の光電変換部１４に対応する１つのデジタル信号Ｓ（２ｍ＋１）ａと、デジタル加算回路２６（２ｍ＋１、２ｍ＋２）から奇数行目の奇数列目に配置された焦点検出画素３１１の一対の光電変換部１３，１４に対応する一対の信号Ｓ（２ｍ＋１）ａ、（２ｍ＋１）ｂを加算した加算デジタル信号Ｐ（２ｍ＋１、２ｍ＋２）（撮像画素の信号に相当する）とが入力される。このうち、ＡＤＣ２３（２ｍ＋１）ａから入力された信号Ｓ（２ｍ＋１）ａは撮像画素の信号に相当していない。

　スイッチ２７（２ｍ＋１、２ｍ＋２）は、第１カラムスイッチ装置４７に入力される制御信号ＴＷ１（奇数行か偶数行かの識別情報）に応じて、奇数列目に配置される仮想的な撮像画素の信号に相当する信号Ｕ（２ｍ＋１）として、焦点検出画素３１１の一対の光電変換部に対応したデジタル信号を加算したデジタル加算信号Ｐ（２ｍ＋１、２ｍ＋２）を選択して出力するとともに、偶数列目に配置される撮像画素の信号Ｕ（２ｍ＋１）として、撮像画素３１０に対応するデジタル信号Ｓ（２ｍ＋２）ａを選択して出力する。

　図２８（ｂ）は、行走査回路４１により画素アレイ部４０の偶数行目が選択された場合のスイッチ２７（２ｍ＋１、２ｍ＋２）の選択動作を示す。スイッチ２７（２ｍ＋１、２ｍ＋２）には、偶数行目の奇数列目に配置された撮像画素３１０の光電変換部１１に対応する１つのデジタル信号Ｓ（２ｍ＋１）ａと、偶数行目の偶数列目に配置された焦点検出画素３１１の光電変換部１４に対応する１つのデジタル信号Ｓ（２ｍ＋２）ａと、デジタル加算回路２６（２ｍ＋１、２ｍ＋２）から偶数行目の偶数列目に配置された焦点検出画素３１１の一対の光電変換部１３，１４に対応する一対の信号Ｓ（２ｍ＋２）ａ、（２ｍ＋２）ｂを加算した加算デジタル信号Ｐ（２ｍ＋１、２ｍ＋２）（撮像画素の信号に相当する）とが入力される。このうち信号Ｓ（２ｍ＋２）ａは撮像画素の信号に相当していない。

　スイッチ２７（２ｍ＋１、２ｍ＋２）は、第１カラムスイッチ装置４７に入力される制御信号ＴＷ１（奇数行か偶数行かの識別情報）に応じて、偶数列目に配置される仮想的な撮像画素の信号に相当する信号Ｕ（２ｍ＋２）として、焦点検出画素３１１の一対の光電変換部に対応したデジタル信号を加算したデジタル加算信号Ｐ（２ｍ＋１、２ｍ＋２）を選択して出力するとともに、奇数列目に配置される撮像画素の信号Ｕ（２ｍ＋１）として、撮像画素３１０に対応するデジタル信号Ｓ（２ｍ＋１）ａを選択して出力する。

　第１ラインメモリ４８は、カラムスイッチ装置４７を構成するＭ個のスイッチ（２７（１、２）～２７（２Ｍ－１、２Ｍ））毎に一対設けられた２Ｍ個のメモリ（２８（１）～２８（２Ｍ））を有する。第１ラインメモリ４８は、スイッチ（２７（１、２）～２７（２Ｍ－１、２Ｍ））毎に一対出力されるデジタル信号を、タイミング制御回路５０から与えられる制御信号ＴＭ１に応じて、Ｈビットのデジタル信号として記憶する。ここで第１ラインメモリ４８の各メモリ（２８（１）～２８（２Ｍ））には、１行分の焦点検出画素について一対の光電変換部１３，１４の出力信号を加算した加算信号（撮像画素の出力信号に相当する）と、撮像画素の光電変換部の出力信号とが、焦点検出画素および撮像画素の配置順に応じてデジタル信号として記憶されることになる。

　第２列走査回路５１は、シフトレジスタなどによって構成され、タイミング制御回路５０の制御のもとに第２ラインメモリ４４におけるメモリ（２５（１）ａ、２５（１）ｂ～２５（２Ｍ）ａ、２５（２Ｍ）ｂ）の列アドレスや列走査の制御を行う。第２ラインメモリ４４は、第２列走査回路５１から与えられる走査信号ＴＳ２に応じて動作する。メモリ（２５（１、２）ａ、２５（１、２）ｂ～２５（２Ｍ－１、２Ｍ）ａ、２５（２Ｍ－１、２Ｍ）ｂ）の各々で記憶されたＨビットのデジタル信号は、順に第２水平出力回路４５に読み出され、当該第２水平出力回路４５を経由して焦点検出用の一対の光電変換部１３，１４の出力信号（デジタル信号）として、外部にシリアル出力（データ数は２Ｍ個）される。

　第１列走査回路５２は、シフトレジスタなどによって構成され、タイミング制御回路５０の制御のもとに第１ラインメモリ４８におけるメモリ（２８（１）～２８（２Ｍ））の列アドレスや列走査の制御を行う。第１ラインメモリ４８は、第１列走査回路５２から与えられる走査信号ＴＳ１に応じて動作する。メモリ（２８（１）～２８（２Ｍ））の各々で記憶されたＨビットのデジタル信号および加算デジタル信号は、順に第１水平出力回路４９に読み出され、当該第１水平出力回路４９を経由して撮像画素配列の出力信号と同等な出力信号（デジタル信号）として、外部にシリアル出力される。

　次に、図２６に示した撮像素子の構成において、１フレーム期間中に焦点検出画素の一対の光電変換部の出力信号（焦点検出用の信号）の個別読出し動作と、撮像画素の出力信号に相当する出力信号（画像処理用の信号）の読出し動作とを並行して行う場合について、図２９のタイミングチャートを用いて説明する。

　図２６に示した撮像素子の構成において、行走査回路４１による行走査選択動作の概要は図１１に示す動作と同一である。

　図２９は、図１１における（２ｎ＋１）行、（２ｎ＋２）行、（２ｎ＋３）行の動作部分を拡大した図である。制御信号Ｒ（２ｎ＋１）により画素アレイ部４０の（２ｎ＋１）行が選択されると、（２ｎ＋１）行の１ライン分の焦点検出画素３１１のアナログ信号と撮像画素３１０のアナログ信号とが、列信号線（２２（１）ａ、２２（１）ｂ～２２（２Ｍ）ａ、２２（２Ｍ）ｂ）に出力される。列信号線（２２（１）ａ、２２（１）ｂ～２２（２Ｍ）ａ、２２（２Ｍ）ｂ）に出力された、（２ｎ＋１）行の１ライン分の、奇数列に配置された焦点検出画素３１１の一対の光電変換部１３，１４のアナログ信号と、偶数列に配置された撮像信号３１０の光電変換部１１のアナログ信号とが、制御信号ＴＡ１に応じて、列信号線２２（１）ａ、２２（１）ｂ～２２（２Ｍ）ａ、２２（２Ｍ）に接続されたカラムＡＤ変換装置４２のＡＤＣ（２３（１）ａ、２３（１）ｂ～２３（２Ｍ）ａ、２３（２Ｍ）ｂ）により、デジタル信号に変換される。

　カラムＡＤ変換装置４２から第２カラムスイッチ装置４３に入力される、（２ｎ＋１）行の１ライン分の、奇数列に配置された焦点検出画素３１１の一対の光電変換部１３，１４のデジタル信号と、偶数列に配置された撮像信号３１０の光電変換部１１のデジタル信号とのうちから、制御信号ＴＷ２に応じて、第２カラムスイッチ装置４３（２４（１、２）～２４（２Ｍ－１、２Ｍ））により、奇数列に配置された焦点検出画素３１１の一対の光電変換部１３，１４のデジタル信号が選択されて出力される。

　第２カラムスイッチ装置４３（２４（１、２）～２４（２Ｍ－１、２Ｍ））から出力される、奇数列に配置された焦点検出画素３１１の一対の光電変換部１３，１４のデジタル信号は、制御信号ＴＭ２に応じて、第２ラインメモリ４４の２Ｍ個のメモリ（２５（１、２）ａ、２５（１、２）ｂ～２５（２Ｍ－１、２Ｍ）ａ、２５（２Ｍ－１、２Ｍ）ｂ）に記憶される。

　それと同時に、奇数列に配置された焦点検出画素３１１の一対の光電変換部１３，１４のデジタル信号は、制御信号ＴＤ１に応じて、カラムデジタル加算装置４６のＭ個のデジタル加算回路（２６（１、２）～２６（２Ｍ－１、２Ｍ））により加算されて出力される。

　第１カラムスイッチ装置４７に入力される、奇数列に配置された焦点検出画素３１１の一対の光電変換部の一方の光電変換部１４に対応するデジタル信号と、偶数列に配置された撮像信号３１０の光電変換部１１のデジタル信号と、奇数列に配置された焦点検出画素３１１の一対の光電変換部１３、１４に対応するデジタル信号を加算した加算デジタル信号とのうちから、制御信号ＴＷ１に応じて、第１カラムスイッチ装置４７（２７（１、２）～２７（２Ｍ－１、２Ｍ））により、奇数列に配置された焦点検出画素３１１の一対の光電変換部１３，１４の加算デジタル信号と、偶数列に配置された撮像信号３１０の光電変換部１１のデジタル信号とが選択される。奇数列の撮像画素の出力信号として、奇数列に配置された焦点検出画素３１１の一対の光電変換部１３，１４の加算デジタル信号が出力され、偶数列の撮像画素の出力信号として、偶数列に配置された撮像信号３１０の光電変換部１１のデジタル信号が出力される。

　第１カラムスイッチ装置４７により選択出力された、奇数列に配置された焦点検出画素３１１の一対の光電変換部１３，１４の加算デジタル信号と、偶数列に配置された撮像信号３１０の光電変換部１１のデジタル信号とが、制御信号ＴＭ１に応じて、第１ラインメモリ４８のメモリ（（２８（１）～２８（２Ｍ））に記憶される。

　第２ラインメモリ４４の２Ｍ個のメモリ（２５（１、２）ａ、２５（１、２）ｂ～２５（２Ｍ－１、２Ｍ）ａ、２５（２Ｍ－１、２Ｍ）ｂ）に記憶された、（２ｎ＋１）行の奇数列に配置されたＭ個の焦点検出画素３１１の一対の光電変換部１３，１４のデジタル信号は、走査信号ＴＳ２に応じて、次の水平同期信号ＨＳが発生するまでの期間に第２水平出力回路４５から外部に順次シリアル出力される。

　同じく第１ラインメモリ４８のメモリ（（２８（１）～２８（２Ｍ））に記憶された、（２ｎ＋１）行の撮像画素の出力信号に相当する２Ｍ個のデジタル信号（奇数列に配置された焦点検出画素３１１の一対の光電変換部１３，１４の加算デジタル信号と偶数列に配置された撮像信号３１０の光電変換部１１のデジタル信号）は、走査信号ＴＳ１に応じて、次の水平同期信号ＨＳが発生するまでの期間に第１水平出力回路４９から外部に順次シリアル出力される。

　次の水平同期信号ＨＳに同期して制御信号Ｒ（２ｎ＋２）が発せられ、画素アレイ部４０の（２ｎ＋２）行が選択されると、（２ｎ＋２）行の１ライン分の焦点検出画素３１１のアナログ信号と撮像画素３１０のアナログ信号とが、列信号線（２２（１）ａ、２２（１）ｂ～２２（２Ｍ）ａ、２２（２Ｍ）ｂ）に出力される。列信号線（２２（１）ａ、２２（１）ｂ～２２（２Ｍ）ａ、２２（２Ｍ）ｂ）に出力された、（２ｎ＋２）行の１ライン分の、偶数列に配置された焦点検出画素３１１の一対の光電変換部１３，１４のアナログ信号と、奇数列に配置された撮像信号３１０の光電変換部１１のアナログ信号とが、制御信号ＴＡ１に応じて、列信号線２２（１）ａ、２２（１）ｂ～２２（２Ｍ）ａ、２２（２Ｍ）に接続されたカラムＡＤ変換装置４２のＡＤＣ（２３（１）ａ、２３（１）ｂ～２３（２Ｍ）ａ、２３（２Ｍ）ｂ）により、デジタル信号に変換される。

　カラムＡＤ変換装置４２から第２カラムスイッチ装置４３に入力される、（２ｎ＋２）行の１ライン分の、偶数列に配置された焦点検出画素３１１の一対の光電変換部１３，１４のデジタル信号と、奇数列に配置された撮像信号３１０の光電変換部１１のデジタル信号とのうち、制御信号ＴＷ２に応じて、第２カラムスイッチ装置４３（２４（１、２）～２４（２Ｍ－１、２Ｍ））により、偶数列に配置された焦点検出画素３１１の一対の光電変換部１３，１４のデジタル信号が選択されて出力される。

　第２カラムスイッチ装置４３（２４（１、２）～２４（２Ｍ－１、２Ｍ））から出力される、偶数列に配置された焦点検出画素３１１の一対の光電変換部１３，１４のデジタル信号は、制御信号ＴＭ２に応じて、第２ラインメモリ４４の２Ｍ個のメモリ（２５（１、２）ａ、２５（１、２）ｂ～２５（２Ｍ－１、２Ｍ）ａ、２５（２Ｍ－１、２Ｍ）ｂ）に記憶される。

　それと同時に、偶数列に配置された焦点検出画素３１１の一対の光電変換部１３，１４のデジタル信号は、制御信号ＴＤ１に応じて、カラムデジタル加算装置４６のＭ個のデジタル加算回路（２６（１、２）～２６（２Ｍ－１、２Ｍ））により加算されて出力される。

　第１カラムスイッチ装置４７に入力される、偶数列に配置された焦点検出画素３１１の一対の光電変換部の一方の光電変換部１４に対応するデジタル信号と、奇数列に配置された撮像信号３１０の光電変換部１１のデジタル信号と、偶数列に配置された焦点検出画素３１１の一対の光電変換部１３、１４に対応するデジタル信号を加算した加算デジタル信号とのうちから、制御信号ＴＷ１に応じて、第１カラムスイッチ装置４７（２７（１、２）～２７（２Ｍ－１、２Ｍ））により、偶数列に配置された焦点検出画素３１１の一対の光電変換部１３，１４の加算デジタル信号と、奇数列に配置された撮像信号３１０の光電変換部１１のデジタル信号とが選択される。偶数列の撮像画素の出力信号として、偶数列に配置された焦点検出画素３１１の一対の光電変換部１３，１４の加算デジタル信号が出力され、奇数列の撮像画素の出力信号として、奇数列に配置された撮像信号３１０の光電変換部１１のデジタル信号が出力される。

　第１カラムスイッチ装置４７により選択出力された、偶数列に配置された焦点検出画素３１１の一対の光電変換部１３，１４の加算デジタル信号と、奇数列に配置された撮像信号３１０の光電変換部１１のデジタル信号とが、制御信号ＴＭ１に応じて、第１ラインメモリ４８のメモリ（（２８（１）～２８（２Ｍ））に記憶される。

　第２ラインメモリ４４の２Ｍ個のメモリ（２５（１、２）ａ、２５（１、２）ｂ～２５（２Ｍ－１、２Ｍ）ａ、２５（２Ｍ－１、２Ｍ）ｂ）に記憶された、（２ｎ＋２）行の偶数列に配置されたＭ個の焦点検出画素３１１の一対の光電変換部１３，１４のデジタル信号は、走査信号ＴＳ２に応じて、次の水平同期信号ＨＳが発生するまでの期間に第２水平出力回路４５から外部に順次シリアル出力される。第２水平出力回路４５から出力されたデジタル信号に基づき、ボディ駆動制御装置２１４の焦点検出用のＣＰＵａ２２２が、図１３に示すように、交換レンズ２０２（光学系）の焦点状態を検出し、その焦点状態を調節する。

　同じく第１ラインメモリ４８のメモリ（（２８（１）～２８（２Ｍ））に記憶された、（２ｎ＋２）行の撮像画素の出力信号に相当する２Ｍ個のデジタル信号（偶数列に配置された焦点検出画素３１１の一対の光電変換部１３，１４の加算デジタル信号と奇数列に配置された撮像画素３１０の光電変換部１１のデジタル信号）は、走査信号ＴＳ１に応じて、次の水平同期信号ＨＳが発生するまでの期間に第１水平出力回路４９から外部に順次シリアル出力される。第１水平出力回路４９から出力された２Ｍ個のデジタル信号（偶数列の焦点検出画素３１１の一対の光電変換部１３，１４の加算デジタル信号および奇数列の撮像画素３１０の光電変換部１１のデジタル信号）に基づき、ボディ駆動制御装置２１４の画像処理用のＣＰＵｂ２２３が、図１４に示すように、画像データを生成する。ただし、本実施の形態では、図１４のステップＳ２１０において、第１水平出力回路４９から出力された２Ｍ個のデジタル信号（偶数列の焦点検出画素３１１の一対の光電変換部１３，１４の加算デジタル信号および奇数列の撮像画素３１０の光電変換部１１のデジタル信号）のデータが読み出され、その読み出されたデータに対して表示用の画像処理が行なわれてから電子ビューファインダーに表示される。また、図１４のステップＳ２３０においては、第１水平出力回路４９から出力された２Ｍ個のデジタル信号（偶数列の焦点検出画素３１１の一対の光電変換部１３，１４の加算デジタル信号および奇数列の撮像画素３１０の光電変換部１１のデジタル信号）のデータが読み出され、その読み出されたデータに対して周知の画像処理（デモザイク処理、ノイズ処理、階調処理、ホワイトバランス処理など）が施されて画像データが生成される。

　次の水平同期信号ＨＳに同期して制御信号Ｒ（２ｎ＋３）が発せられ、画素アレイ部４０の（２ｎ＋３）行が選択されると、（２ｎ＋３）行の１ライン分の焦点検出画素３１１と撮像画素３１０に対して、制御信号Ｒ（２ｎ＋１）の場合と同様な動作で処理が繰り返される。

　以上のように第３実施形態においては、画素アレイ部４０に撮像画素３１０と焦点検出画素３１１とを混在させ、ベイヤー配列の緑色フィルタの位置に焦点検出画素３１１を配置し、赤色フィルタおよび青色フィルタの位置に撮像画素３１０を配置する。また、行走査回路４１により画素アレイ部４０の奇数行と偶数行のどちらが走査されたかによって、第１カラムスイッチ装置４７および第２カラムスイッチ装置４３の選択処理を切替えている。そのため、図１０の撮像素子の構成に比較して、本実施の形態における撮像素子の構成を簡素化することができる。具体的には、スイッチ回路と比較して回路規模が大きいカラムデジタル加算装置４６を構成するデジタル回路の個数を削減（２Ｍ個からＭ個に削減）できる。同じくスイッチ回路と比較して回路規模が大きい第２ラインメモリ４４を構成するメモリの個数を削減（４Ｍ個から２Ｍ個）できる。同時に第２水平出力回路４５から水平走査期間中に出力されるデータ数が図１０の撮像素子の構成に比較して半減（４Ｍ個から２Ｍ個に削減）され、第１水平出力回路４９から水平走査期間中に出力されるデータ数と同じになり、データ転送レートを下げることができる。また第２水平出力回路４５から読み出される焦点検出用のデータは緑色フィルタを備える焦点検出画素のデータに統一されており、焦点検出に都合が良い（自然界には緑色のコントラストを有する被写体が多いとともに、一般的に撮影レンズに色収差がある場合には緑色に対する焦点位置を合焦位置とする）。

　以上説明した第３実施形態においては、１行における第２列走査回路５１の水平走査に応じた焦点検出用のデータの数と、第１列走査回路５２の水平走査に応じた画像用のデータの数とが一致している。そのため、第２列走査回路５１と第１列走査回路５２とを共通化する（例えば第１列走査回路５２の走査信号ＴＳ１を第２ラインメモリ４４の走査信号ＴＳ２として使用する）ことにより、撮像素子の構成をより簡素化することも可能である。第１列走査回路５２の走査信号ＴＳ１を第２ラインメモリ４４の走査信号ＴＳ２として使用することによって、第１列走査回路５２を有するが第２列走査回路５１を有さない撮像素子の一例を図４１に示す。

　以上説明した第３実施形態においては、焦点検出用に全ての焦点検出画素の一対の光電変換部のデータを１フレーム毎に読み出す。しかし、全て焦点検出画素の一対の光電変換部のデータを読み出すのは負荷も多く、データ格納用に多量のメモリ容量も必要になる。したがって、必要に応じてフレーム間引き（数フレームに１回読み出す）、行間引き（数行に１行読み出す）、行部分読出し（一部の行だけ読み出す）、列間引き（数列に１列読み出す）、または列部分読出し（一部の列だけ読み出す）を行うようにしても構わない。

　図３０は、行部分読出し（（２ｎ＋２）行目のみ焦点検出画素の一対の光電変換部のデータを読み出す）を行なう場合の、図２９に対応したタイミングチャートである。制御信号Ｒ（２ｎ＋２）により画素アレイ部４０の（２ｎ＋２）行が選択された場合の動作は図２９と同一である。一方（２ｎ＋２）行以外が選択された場合（図３０の制御信号Ｒ（２ｎ＋１）、制御信号Ｒ（２ｎ＋３）に応じた動作）においては、制御信号ＴＭ２が発生せず、第２ラインメモリ４４のメモリ（２５（１、２）ａ、２５（１、２）ｂ～２５（２Ｍ－１、２Ｍ）ａ、２５（２Ｍ－１、２Ｍ）ｂ）には焦点検出画素の一対の光電変換部のデータは記憶されない。また走査信号ＴＳ２も発生しないので、次の水平同期信号ＨＳが発生するまでの期間に、第２水平出力回路４５から外部に順次シリアル出力もされない。

　以上説明した第３実施形態において、第１カラムスイッチ装置４７を構成する各スイッチは、図２８で示すように、行走査回路４１により画素アレイ部４０の奇数行が選択されているか偶数行が選択されているかに応じて、撮像画素の出力信号に相当する２つの信号を選択する。第１カラムスイッチ装置４７を構成する各スイッチは、選択されている行における画素並びに整合するように選択された２つの信号を振り分けて、それら２つの信号が第１ラインメモリ４８のメモリ（（２８（１）～２８（２Ｍ））に記憶される。しかし、選択された２つの信号を選択されている行における画素並び順に整合するように振り分けることなく、それら２つの信号が固定的に第１ラインメモリ４８のメモリ（（２８（１）～２８（２Ｍ））に記憶されるようにすることとしてもよい。それとともに、第１列走査回路５２が第１ラインメモリ４８のメモリ（（２８（１）～２８（２Ｍ））に供給する走査信号ＴＳ１に関して、行走査回路４１により画素アレイ部４０の奇数行が選択されているか偶数行が選択されているかに応じて、選択されている行における画素並び順に整合するように走査信号ＴＳ１が変更され、第１ラインメモリ４８のメモリ（（２８（１）～２８（２Ｍ））が走査される。

（第４実施形態）
　第４実施形態は第３実施形態の変形例である。図３１に示す第４実施形態の撮像素子２１２の構成において、図２６の構成と同一な部分は説明を省略し、特徴的な部分のみについて説明する。画素アレイ部４０における図２６との相違点は、次の通りである。画素アレイ部４０において、図２６では列毎に２本の列信号線（２２（１）ａ、２２（１）ｂ～２２（２Ｍ）ａ、２２（２Ｍ）ｂ）が配線され、列信号線の数は全部で４Ｍ本である。これに対し、図３１においては　偶数列においては列信号線の数が１本に削減され、奇数列の列信号線を共用することにより、列信号線の数は全部で３Ｍ本に削減されている。第４実施形態においては列信号線の本数を減らすことにより、画素アレイ部４０における配線レイアウトの過密状態を緩和するとともに、光電変換部の面積の増加が可能となり、より高画質な画像取得と高精度な焦点検出が可能になる。

　また、第４実施形態においては、列信号線の本数の減少に伴い、カラムＡＤ変換装置４２を構成するＡＤＣの個数も削減（４Ｍ個から３Ｍ個）できるため、撮像素子の構成を簡素化することができる。

　図３１において、行制御線２１（２１（１）～２１（２Ｎ））の各一端は、行走査回路４１の各行に対応した各出力端に接続され、各行制御線２１には制御信号Ｒ（１）～Ｒ（２Ｎ）が出力される。

　同一行に配置された撮像画素３１０の光電変換部および焦点検出画素３１１の一対の光電変換部１３，１４は、同一の行制御線２１により、行走査回路４１と接続されており、制御信号Ｒ（Ｌ）に応じて同時に電荷蓄積制御、信号読出し制御が行われる。画素アレイ部４０において、奇数列には２本の列信号線２２（２ｍ＋１）ａ、２２（２ｍ＋１）ｂが配置され、偶数列には１本の列信号線２２（２ｍ＋２）ａが配置される。奇数列に設けられた撮像画素３１０の光電変換部１１と、奇数列に設けられた焦点検出画素３１１の光電変換部１４とが、奇数列に設けられた２本の列信号線の一方の列信号線２２（２ｍ＋１）ａに接続される。奇数列に設けられた焦点検出画素３１１の光電変換部１３は、奇数列に設けられたもう一方の列信号線２２（２ｍ＋１）ｂに接続される。また、偶数列に設けられた撮像画素３１０の光電変換部１１と、偶数列に設けられた焦点検出画素３１１の光電変換部１４とが、偶数列に設けられた列信号線２２（２ｍ＋２）ａに接続される。偶数列に設けられた焦点検出画素３１１の光電変換部１３は、奇数列に設けられた列信号線２２（２ｍ＋１）ｂに接続される。

　例えば行走査回路４１により画素アレイ部４０の奇数行目が選択された場合には、奇数行目の撮像画素３１０の光電変換部１１の出力信号が、列信号線２２（２ｍ＋２）ａに出力され、奇数行目の焦点検出画素３１１の一対の光電変換部１３，１４の出力信号が、列信号線２２（２ｍ＋１）ａ、２２（２ｍ＋１）ｂに出力されることになる。また、行走査回路４１により画素アレイ部４０の偶数行目が選択された場合には、偶数行目の撮像画素３１０の光電変換部１１の出力信号が、列信号線２２（２ｍ＋１）ａに出力され、偶数行目の焦点検出画素３１１の光電変換部１４の出力信号が、列信号線２２（２ｍ＋２）ａに出力され、偶数行目の焦点検出画素３１１の光電変換部１３の出力信号が、列信号線２２（２ｍ＋１）ｂに出力されることになる。

　カラムＡＤ変換装置４２は、画素アレイ部４０の画素列に対応して設けられた３Ｍ本の列信号線２２（１）ａ、２２（１）ｂ～２２（２Ｍ）ａ毎に設けられた３Ｍ個のＡＤＣ（アナログ－デジタル変換回路）２３（１）ａ、２３（１）ｂ～２３（２Ｍ）ａを有する。カラムＡＤ変換装置４２は、画素アレイ部４０の各画素から列毎に出力されるアナログ信号を、タイミング制御回路５０から与えられる制御信号ＴＡ１に応じて、Ｈビットのデジタル信号（Ｓ（１）ａ、Ｓ（１）ｂ～Ｓ（２Ｍ）ａ）に変換して出力する。

　第２カラムスイッチ装置４３は、隣接した２列の画素列毎に設けられたＭ個のスイッチ２４（１、２）～２４（２Ｍ－１、２Ｍ）を有する。第２カラムスイッチ装置４３は、ＡＤＣ（２３（１）ａ、２３（１）ｂ～２３（２Ｍ）ａ）毎に出力されるデジタル信号を、タイミング制御回路５０から与えられる制御信号ＴＷ２に応じて選択して出力する。

　図３２は（ａ）、（ｂ）は隣接した２列の画素列（（２ｍ＋１）列と（２ｍ＋２）列）に設けられたスイッチ２４（２ｍ＋１、２ｍ＋２）の選択動作を説明する図である。スイッチ２４（２ｍ＋１、２ｍ＋２）には、奇数列（２ｍ＋１）列に対応した２個のＡＤＣ（２３（２ｍ＋１）ａ、２３（２ｍ＋１）ｂ）と、偶数列（２ｍ＋２）列に対応した１個のＡＤＣ（２３（２ｍ＋２）ａ）とから、３つのデジタル信号Ｓ（２ｍ＋１）ａ、Ｓ（２ｍ＋１）ｂ、Ｓ（２ｍ＋２）ａが入力される。

　図３２（ａ）は、行走査回路４１により画素アレイ部４０の奇数行目が選択された場合のスイッチ２４（２ｍ＋１、２ｍ＋２）の選択動作を示す。図３２（ａ）において、スイッチ２４（２ｍ＋１、２ｍ＋２）には、奇数行目の偶数列目に配置された撮像画素３１０と奇数行目の奇数列目に焦点検出画素３１１とに対応する３つのデジタル信号Ｓ（２ｍ＋１）ａ、Ｓ（２ｍ＋１）ｂ、Ｓ（２ｍ＋２）ａが入力される。

　スイッチ２４（２ｍ＋１、２ｍ＋２）は、第２カラムスイッチ装置４３に入力される制御信号ＴＷ２（奇数行を示す）に応じて、デジタル加算用の一対の信号（Ｑ（２ｍ＋１、２ｍ＋２）ａ、Ｑ（２ｍ＋１、２ｍ＋２）ｂ）として、焦点検出画素３１１の一対の光電変換部に対応したデジタル信号Ｓ（２ｍ＋１）ａ、Ｓ（２ｍ＋１）ｂを選択して出力する。

　図３２（ｂ）は、行走査回路４１により画素アレイ部４０の偶数行目が選択された場合のスイッチ２４（２ｍ＋１、２ｍ＋２）の選択動作を示す。スイッチ２４（２ｍ＋１、２ｍ＋２）には、偶数行目の奇数列目に配置された撮像画素３１０と偶数行目の偶数列目に焦点検出画素３１１とに対応する３つのデジタル信号Ｓ（２ｍ＋１）ａ、Ｓ（２ｍ＋１）ｂ、Ｓ（２ｍ＋２）ａが入力される。

　スイッチ２４（２ｍ＋１、２ｍ＋２）は、第２カラムスイッチ装置４３に入力される制御信号ＴＷ２（偶数行を示す）に応じて、焦点検出画素３１１の一対の光電変換部１３，１４に対応する一対の信号（Ｑ（２ｍ＋１、２ｍ＋２）ａ、Ｑ（２ｍ＋１、２ｍ＋２）ｂ）として、焦点検出画素３１１の一対の光電変換部に対応したデジタル信号Ｓ（２ｍ＋２）ａ、Ｓ（２ｍ＋１）ｂを選択して出力する。

（第５実施形態）
　第５実施形態は、第３実施形態における画素アレイ部の焦点検出画素の構成の変形例である。図３３は、図２５の画素レイアウト図に対応した図（フィルタ配列は図４に対応している）である。図３３に一部を示す撮像素子２１２においては、図２５の偶数行目に配置された焦点検出画３１１が、垂直方向に並置された一対の光電変換部１６，１７を有する焦点検出画素３１２に置換される。

　即ち奇数行においては、奇数列に焦点検出画素３１１、偶数列には撮像画素３１０が配置され、偶数行においては、奇数列に撮像画素３１０、偶数列に焦点検出画素３１２が配置される。ベイヤー配列の色フィルタの観点では、焦点検出画素３１１と焦点検出画素３１２とは緑色フィルタを有し、撮像画素３１０は赤色フィルタまたは青色フィルタを有する。

　図３４は、図３３に示す画素レイアウトを持つ撮像素子２１２の構成を示すブロック図である。図３４について、図２６の構成と同一な部分は説明を省略し、特徴的な部分のみについて説明する。画素アレイ部４０における図２６との相違点は、偶数行目の偶数列において、垂直方向に分離した一対の光電変換部１６，１７を有する焦点検出画素３１２が配置されている点である。

　偶数行の偶数列に配置された各焦点検出画素３１２の一対の光電変換部１６，１７は、同一の行制御線２１により行走査回路４１と接続されている。制御信号Ｒ（Ｌ）（Ｌは偶数）に応じて同時に電荷蓄積制御および信号読出し制御が行われる。偶数行の偶数列に各焦点検出画素３１２の一対の光電変換部１６，１７の一方の光電変換部１６は、列毎に設けられた２本の列信号線の一方の列信号線２２（２ｍ＋２）ａに接続される。光電変換部１６の出力信号（アナログ信号）は列信号線２２（２ｍ＋２）ａに出力される。各焦点検出画素３１２の一対の光電変換部１６，１７の他方の光電変換部１７は、列毎に設けられた２本の列信号線の他方の列信号線２２（２ｍ＋２）ｂに接続される。光電変換部１７の出力信号（アナログ信号）は列信号線２２（２ｍ＋２）ｂに出力される。

　以上のような構成の撮像素子２１２を用いた場合には、奇数行目の偶数列に配列された、緑色フィルタを有する焦点検出画素３１１の一対の光電変換部１３，１４のデータを水平方向に光電変換部毎にグループ化した一対のデータを用いて、水平方向にコントラスト変化のある被写体像に対して位相差検出が可能になる。それとともに、偶数行目の偶数列に配置された、緑色フィルタを有する焦点検出画素３１２の一対の光電変換部１６，１７のデータを光電変換部毎に垂直方向にグループ化した一対のデータを用いて、垂直方向にコントラスト変化のある被写体像に対して位相差検出が可能になる。

（第６実施形態）
　第６実施形態は、第４実施形態における画素アレイ部の焦点検出画素の構成の変形例である。第６実施形態における画素レイアウトは図３３と同一である。図３３に一部を示す撮像素子２１２においては、図２５の偶数行目に配置された焦点検出画３１１が、垂直方向に並置された一対の光電変換部１６，１７を有する焦点検出画素３１２に置換される。

　図３５は、図３３に示す画素レイアウトを持つ撮像素子２１２の構成を示すブロック図である。図３５について、図３１の構成と同一な部分は説明を省略し、特徴的な部分のみについて説明する。画素アレイ部４０における図３１との相違点は、偶数行目の偶数列において、垂直方向に分離した一対の光電変換部１６，１７を有する焦点検出画素３１２が配置されている点である。

　偶数行の偶数列に配置された各焦点検出画素３１２の一対の光電変換部１６，１７は、同一の行制御線２１により行走査回路４１と接続されている。制御信号Ｒ（Ｌ）（Ｌは偶数）に応じて同時に電荷蓄積制御および信号読出し制御が行なわれる。各焦点検出画素３１２の一対の光電変換部１６，１７の一方の光電変換部１６は、偶数列に設けられた１本の列信号線の一方の列信号線２２（２ｍ＋２）ａに接続される。光電変換部１６の出力信号（アナログ信号）は列信号線２２（２ｍ＋２）ａに出力される。各焦点検出画素３１２の一対の光電変換部１６，１７の他方の光電変換部１７は、奇数列に設けられた２本の列信号線のうちの１本の列信号線２２（２ｍ＋１）ｂに接続される。光電変換部１７の出力信号（アナログ信号）は列信号線２２（２ｍ＋１）ｂに出力される。

（第７実施形態）
　第１実施形態～第６実施形態においては、画素アレイ部４０に画素（焦点検出画素、撮像画素）が正方格子状に配列されているが、正方格子状の画素配列以外の画素配列にも本発明を適用することが可能である。

　図３６は、いわゆるハニカム配列と呼ばれている画素配列を示す。この画素配列は、正方格子配列を４５度回転させた画素配列となっている。図３６の画素レイアウトに対応するフィルタ配列を図３７に示す。図３７に示すフィルタ配列はベイヤー配列を４５度傾けたフィルタ配列となっている。図３６、図３７に示すハニカム配列には、水平方向に一対の光電変換部３３，３４が並置された焦点検出画素４１１が配列される。

　このようなハニカム配列における行および列を次のように定義する。即ち緑色フィルタが配置された水平方向の画素配列を奇数行、赤色フィルタまたは青色フィルタが配置された水平方向の画素配列を偶数行とする。それとともに、緑色フィルタが配置された垂直方向の画素配列を奇数列、赤色フィルタまたは青色フィルタが配置された垂直方向の画素配列を偶数列とする。

　図３８は、図３６に示すハニカム配列の画素レイアウト（２Ｎ行×２Ｍ列）を持つ撮像素子２１２の構成を示すブロック図である。図３８に示す撮像素子２１２の構成は、図１０に示す撮像素子の構成において画素アレイ部４０に配列された焦点検出画素３１１を１画素おきに間引きして焦点検出画素４１１に置換した構成となっている。即ち奇数行においては奇数列のみに焦点検出画素４１１が配置され、偶数行においては偶数列のみに焦点検出画素４１１が配置されることになる。

　画素アレイ部４０には、焦点検出画素４１１が２Ｎ行×２Ｍ列分だけ２次元配置される。図３８において、左上の焦点検出画素４１１が１行目かつ１列目の画素であり、この画素には緑色のフィルタが配置される。この２Ｎ行×２Ｍ列の画素配置に対して、行毎に行制御線２１（２１（１）～２１（２Ｎ））が配線され、奇数列に２本の列信号線（２２（１）ａ、２２（１）ｂ～２２（２Ｍ―１）ａ、２２（２Ｍ－１）ｂ）が配線される。行制御線２１（２１（１）～２１（２Ｎ））の各一端は、行走査回路４１の各行に対応した各出力端に接続され、各行制御線２１には制御信号Ｒ（１）～Ｒ（２Ｎ）が出力される。

　各焦点検出画素４１１の一対の光電変換部３３，３４は、同一の行制御線２１により行走査回路４１と接続されている。制御信号Ｒ（Ｌ）に応じて同時に電荷蓄積制御および信号読出し制御が行われる。奇数行の奇数列（２ｍ＋１列）に配置された焦点検出画素４１１の一対の光電変換部３３，３４の一方の光電変換部３３は、奇数列（２ｍ＋１列）に設けられた２本の列信号線の一方の列信号線２２（２ｍ＋１）ｂに接続される。光電変換部３３の出力信号（アナログ信号）は列信号線２２（２ｍ＋１）ｂに出力される。各焦点検出画素４１１の一対の光電変換部３３，３４の他方の光電変換部３４は、奇数列（２ｍ＋１列）に設けられた２本の列信号線の他方の列信号線２２（２ｍ＋１）ａに接続される。光電変換部３４の出力信号（アナログ信号）は列信号線２２（２ｍ＋１）ａに出力される。

　また偶数行の偶数列（（２ｍ＋２）列）に配置された焦点検出画素４１１の一対の光電変換部３３，３４の一方の光電変換部３３は、奇数列（（２ｍ＋１）列）に設けられた２本の列信号線の一方の列信号線２２（２ｍ＋１）ｂに接続される。光電変換部３３の出力信号（アナログ信号）は列信号線２２（２ｍ＋１）ｂに出力される。各焦点検出画素４１１の一対の光電変換部３３，３４の他方の光電変換部３４は、奇数列（（２ｍ＋１）列）に設けられた２本の列信号線の他方の列信号線２２（２ｍ＋１）ａに接続される。光電変換部３４の出力信号（アナログ信号）は列信号線２２（２ｍ＋１）ａに出力される。

　カラムＡＤ変換装置４２は、画素アレイ部４０の画素列に対応して設けられた列信号線２２（１）ａ、２２（１）ｂ～２２（２Ｍ－１）ａ、２２（２Ｍ－１）ｂ毎に設けられたＡＤＣ（アナログ－デジタル変換回路）２３（１）ａ、２３（１）ｂ～２３（２Ｍ－１）ａ、２３（２Ｍ－１）ｂを有する。カラムＡＤ変換装置４２は、画素アレイ部４０の各焦点検出画素４１１から列毎に出力される一対のアナログ信号を、タイミング制御回路５０から与えられる制御信号ＴＡ１に応じて、Ｈビットのデジタル信号に変換して出力する。

　第２ラインメモリ４４は、カラムＡＤ変換装置４２を構成する各ＡＤＣ（２３（１）ａ、２３（１）ｂ～２３（２Ｍ－１）ａ、２３（２Ｍ－１）ｂ）毎に設けられたメモリ（２５（１）ａ、２５（１）ｂ～２５（２Ｍ－１）ａ、２５（２Ｍ－１）ｂ）を有する。第２ラインメモリ４４は、ＡＤＣ（２３（１）ａ、２３（１）ｂ～２３（２Ｍ－１）ａ、２３（２Ｍ－１）ｂ）毎に出力されるデジタル信号を、タイミング制御回路５０から与えられる制御信号ＴＭ２に応じて、Ｈビットのデジタル信号として記憶する。ここで第２ラインメモリ４４の各メモリ（２５（１）ａ、２５（１）ｂ～２５（２Ｍ－１）ａ、２５（２Ｍ－１）ｂ）には、１行分の焦点検出画素について、一対の光電変換部３３，３４の出力信号がデジタル信号として記憶されることになる。

　カラムデジタル加算装置４６は、カラムＡＤ変換装置４２を構成する一対のＡＤＣ（（２３（１）ａ、２３（１）ｂ）～（２３（２Ｍ－１）ａ、２３（２Ｍ－１）ｂ））毎に設けられたデジタル加算回路（２６（１）～２６（２Ｍ－１））を有する。カラムデジタル加算装置４６は、一対のＡＤＣ（（２３（１）ａ、２３（１）ｂ）～（２３（２Ｍ－１）ａ、２３（２Ｍ－１）ｂ））から出力されるデジタル信号を、タイミング制御回路５０から与えられる制御信号ＴＤ１に応じて加算し、Ｈビットの加算デジタル信号として出力する。

　第１ラインメモリ４８は、カラムデジタル加算装置４６を構成する各デジタル加算回路（２６（１）～２６（２Ｍ－１））毎に設けられたメモリ（２８（１）～２８（２Ｍ－１））を有する。第１ラインメモリ４８は、デジタル加算回路（２６（１）～２６（２Ｍ－１））毎に出力される加算デジタル信号を、タイミング制御回路５０から与えられる制御信号ＴＭ１に応じて、Ｈビットのデジタル信号として記憶する。ここで第１ラインメモリ４８の各メモリ（２８（１）～２８（２Ｍ－１））には、１行分の焦点検出画素について、一対の光電変換部３３，３４の出力信号を加算した加算信号（撮像画素の出力信号に相当する）がデジタル信号として記憶されることになる。

　第２ラインメモリ４４は第２列走査回路５１から与えられる走査信号ＴＳ２に応じて動作する。メモリ（２５（１）ａ、２５（１）ｂ～２５（２Ｍ－１）ａ、２５（２Ｍ－１）ｂ）の各々で記憶されたＨビットのデジタル信号は、順に第２水平出力回路４５に読み出され、当該第２水平出力回路４５を経由して焦点検出用の一対の光電変換部３３，３４の出力信号（デジタル信号）として外部にシリアル出力される。

　第１ラインメモリ４８は第１列走査回路５２から与えられる走査信号ＴＳ１に応じて動作する。メモリ（２８（１）～２８（２Ｍ－１））の各々で記憶されたＨビットの加算デジタル信号は、順に第１水平出力回路４９に読み出され、当該第１水平出力回路４９を経由して撮像画素の出力信号と同等な出力信号（デジタル信号）として外部にシリアル出力される。

（第８実施形態）
　第８実施形態は、第７実施形態における画素アレイ部の焦点検出画素の構成の変形例である。図３９は、図３６の画素レイアウト図に対応した図（フィルタ配列は図３７に対応している）である。図３９に一部を示す撮像素子２１２においては、図３６の偶数行目に配置された焦点検出画４１１が、垂直方向に並置された一対の光電変換部３６，３７を有する焦点検出画素４１２に置換される。

　即ち奇数行においては、奇数列に焦点検出画素４１１が配置され、偶数行においては、偶数列に焦点検出画素４１２が配置される。

　図４０は、図３９に示す画素レイアウトを持つ撮像素子２１２の構成を示すブロック図である。図４０について、図３８の構成と同一な部分は説明を省略し、特徴的な部分のみについて説明する。画素アレイ部４０における図３８との相違点は、偶数行目の偶数列において、垂直方向に分離した一対の光電変換部３６，３７を有する焦点検出画素４１２が配置されている点である。

　偶数行の偶数列（２ｍ＋２列）に配置された各焦点検出画素４１２の一対の光電変換部３６，３７は、同一の行制御線２１により行走査回路４１と接続されている。制御信号Ｒ（Ｌ）（Ｌは偶数）に応じて同時に電荷蓄積制御および信号読出し制御が行われる。各焦点検出画素４１２の一対の光電変換部３６，３７の一方の光電変換部３６は、奇数列（２ｍ＋１列）に設けられた２本の列信号線の一方の列信号線２２（２ｍ＋１）ａに接続される。光電変換部３６の出力信号（アナログ信号）は列信号線２２（２ｍ＋１）ａに出力される。各焦点検出画素４１２の一対の光電変換部３６，３７の他方の光電変換部３７は、奇数列（２ｍ＋１列）に設けられた２本の列信号線の他方の列信号線２２（２ｍ＋１）ｂに接続される。光電変換部３７の出力信号（アナログ信号）は列信号線２２（２ｍ＋１）ｂに出力される。

　以上のような構成の撮像素子２１２を用いた場合には、奇数行目の奇数列に配列された、緑色フィルタを有する焦点検出画素４１１の一対の光電変換部３３，３４のデータを水平方向に光電変換部毎にグループ化した一対のデータを用いて、水平方向にコントラスト変化のある被写体像に対して位相差検出が可能になる。それとともに、偶数行目の偶数列に配置された、赤色フィルタまたは青色フィルタを有する焦点検出画素４１２の一対の光電変換部３６，３７のデータを光電変換部毎に垂直方向にグループ化した同色の一対のデータを用いて、垂直方向にコントラスト変化のある被写体像に対して位相差検出が可能になる。

（その他の実施形態）
　本発明において、焦点検出画素における光電変換部の数は２個に限定されることはなく、焦点検出画素が２個以上光電変換部を備える撮像素子についても本発明を適用することが可能である。例えば、図６に示す焦点検出画素３１１は、水平方向に正方形を２等分割した２つの光電変換部１３，１４を有しているが、さらに２つの光電変換部１３，１４を垂直方向に２等分割した４つの光電変換部を有する焦点検出画素を有する撮像素子に対しても本発明を適用することができる。例えば４つの光電変換部のアナログ信号を独立に読み出すために各列に４本の列信号線を、撮像素子に設ける。それとともに、４つの光電変換部の出力するアナログ信号を、個別にＡＤ変換し、デジタル信号として出力するＡＤＣから構成されるカラムＡＤ変換装置を、撮像素子に設ける。さらに、カラムＡＤ変換装置から出力される４つの光電変換部のデジタル信号をデジタル加算するデジタル加算回路を有するカラムデジタル加算装置を、撮像素子に設ける。このような撮像素子によれば、図１０に示す撮像素子と同様な効果を得ることができる。

　また、４つの光電変換部に対応して列信号線を４本設ける代わりに、４つの光電変換部のうちの２つの光電変換部と他の２つの光電変換部とを、仮想的な隣接する２行の焦点検出画素の光電変換部とみなして撮像素子を構成することとしてもよい。このようにすることにより、列信号線を２本に削減することが可能である。例えば、各焦点検出画素３１１において４つの光電変換部が２つずつ２段配置されているような場合、上段の２つの光電変換部と下段の２つの光電変換部とを、仮想的な隣接する２行の焦点検出画素の光電変換部とみなして、列信号線を２本に削減する。

　上述した実施形態の撮像素子においては、画像アレイ部全体に対して焦点検出用のデータ出力チャネルと画像用のデータ出力チャネルとが、それぞれ１本ずつ設けられている。しかし、読出し速度を高速化するために画像アレイ部を複数領域に分割するとともに、各領域に対して焦点検出用のデータ出力チャネルと画像用のデータ出力チャネルとが、それぞれ１本ずつ設けられる構成とすることも可能である。

　上述した実施形態の撮像素子２１２においては、カラムＡＤ変換装置４２が一対のアナログ信号を変換することによって得られるデジタル信号に基づき、ボディ駆動制御装置２１４のＣＰＵａ２２２は、交換レンズ２０２（光学系）の焦点状態を検出する。しかし、カラムＡＤ変換装置４２が一対のアナログ信号を変換することによって得られるデジタル信号を、３Ｄカメラ用の信号として用いることとしてもよい。

　図７に示す焦点検出画素において、マイクロレンズと光電変換部の間に、配線層が存在するタイプの焦点検出画素と、配線層が存在しないタイプの焦点検出画素とがある。本発明は、どちらのタイプの焦点検出画素を有する撮像素子であっても適用することができる。すなわち、本発明は、マイクロレンズと光電変換部の間に配線層が存在するタイプの焦点検出画素を有する撮像素子のみならず、マイクロレンズと光電変換部の間に配線層が存在せず、光電変換部に対してマイクロレンズの方向と反対側に配線層が配置される焦点検出画素を有する裏面照射型の撮像素子にも適用可能である。本発明による撮像素子のように、列信号線２２が必要となるような撮像素子には、従来の撮像素子よりも配線層が多く設けられる。裏面照射型の撮像素子においては、光電変換部のレイアウトに制限されることなく配線層を配置できるので、列信号線の数の増加に対するフレキシビリティが向上する。

　上述した実施形態における撮像素子２１２では、撮像画素がベイヤー配列の色フィルタを有する。しかし、色フィルタの構成や配列はこれに限定されることはなく、補色フィルタ（緑：Ｇ、イエロー：Ｙｅ、マゼンタ：Ｍｇ，シアン：Ｃｙ）の配列やベイヤー配列以外の配列にも本発明を適用することができる。またモノクロの撮像素子にも適用が可能である。

　上述した実施形態における撮像素子２１２は、画素アレイ部４０とそれ以外の部分とを有し、画素アレイ部４０とそれ以外の部分とを別々の基板上に設けて、それら別々の基板を互いに積層させている。しかし、画素アレイ部４０とそれ以外の部分とを同一基板上に設けることとしてもよい。

　なお、撮像装置としては、上述したようなカメラボディに交換レンズが装着される構成のデジタルスチルカメラに限定されない。例えばレンズ一体型のデジタルスチルカメラあるいはビデオカメラにも本発明を適用することができる。さらには、携帯電話などに内蔵される小型カメラモジュール、監視カメラやロボット用の視覚認識装置、車載カメラなどにも適用できる。

　次の優先権基礎出願の開示内容は引用文としてここに組み込まれる。
　日本国特許出願２０１２年第２１４４５２号（２０１２年９月２７日出願）

１０　マイクロレンズ、
１１，１３，１４，１６，１７，３３，３４，３６，３７　光電変換部、
１５，１８　素子分離領域、２１　行制御線、２２　列信号線、
２３　ＡＤＣ（アナログ－デジタル変換回路）、２４，２７　スイッチ、
２５，２８　メモリ、２６　デジタル加算回路、
２９　半導体基板、３０　遮光マスク、３１，３２　平坦化層、３８　色フィルタ、
４０　画素アレイ部、４１　行走査回路、４２　カラムＡＤ変換装置、
４３　第２カラムスイッチ装置、４４　第２ラインメモリ、
４５　第２水平出力回路、
４６　カラムデジタル加算回路、４７　第１カラムスイッチ装置、
４８　第１ラインメモリ、４９　第１水平出力回路、５０　タイミング制御回路、
５１　第２列走査回路、５２　第１列走査回路、
７１　撮影光束、７３，７４　焦点検出光束、９０　射出瞳、９１　光軸、
９３，９４　測距瞳、９５　領域、１００撮影画面、１０１　焦点検出エリア、
２０１　デジタルスチルカメラ、２０２　交換レンズ、２０３　カメラボディ、
２０４　マウント部、２０６　レンズ駆動制御装置、
２０８　ズーミング用レンズ、２０９　レンズ、２１０　フォーカシング用レンズ、
２１１　絞り、２１２　撮像素子、２１３　電気接点、
２１４　ボディ駆動制御装置、
２１５　液晶表示素子駆動回路、２１６　液晶表示素子、２１７　接眼レンズ、
２１９　メモリカード、２２０　撮像素子制御部、２２１　バッファメモリ、
２２２　ＣＰＵａ、２２３　ＣＰＵｂ、
３１０　撮像画素、３１１，３１２，４１１，４１２　焦点検出画素

Claims

　一対の光束を受光して一対の第１のアナログ信号を出力する第１の画素と、
　前記一対の第１のアナログ信号を一対の第１のデジタル信号に変換するＡＤ変換部と、
　前記一対の第１のデジタル信号どうしを加算して加算デジタル信号を生成するデジタル加算部と、
　前記一対の第１のデジタル信号を外部に出力する第１出力部と、
　前記加算デジタル信号を外部に出力する第２出力部とを備える撮像素子。
　請求項１に記載の撮像素子において、
　前記第１の画素が第１の方向に配列された第１の画素群を有し、前記第１の画素群が、前記第１の方向に交差する第２の方向に配列される画素アレイ部と、
　前記画素アレイ部において前記第１の画素群を前記第２の方向に走査する走査部とをさらに備え、
　前記ＡＤ変換部は、前記走査部により走査される前記第１の画素群に配列される前記第１の画素によって出力される前記一対の第１のアナログ信号を、前記第１の画素群内で並列的に前記一対の第１のデジタル信号に変換する撮像素子。
　請求項２に記載の撮像素子において、
　前記画素アレイ部は、光束を受光して第２のアナログ信号を出力する第２の画素をさらに有し、
　前記第１の画素群には、前記第１の画素と前記第２の画素とが前記第１の方向に配列され、
　前記ＡＤ変換部は、前記一対の第１のアナログ信号および前記第２のアナログ信号を、前記第２の方向に並列的に前記一対の第１のデジタル信号および第２のデジタル信号に変換し、
　前記第２出力部は、前記加算デジタル信号と前記ＡＤ変換部が前記第２のアナログ信号を変換することによって得られる前記第２のデジタル信号とを外部に出力する撮像素子。
　請求項３に記載の撮像素子において、
　前記デジタル加算部は、隣接する前記第１の画素および前記第２の画素にそれぞれ対応する前記一対の第１のデジタル信号および前記第２のデジタル信号が入力されると前記一対の第１のデジタル信号を出力するスイッチによって出力される前記一対の第１のデジタル信号どうしを加算する撮像素子。
　請求項４に記載の撮像素子において、
　前記走査部により走査される前記第１の画素群に配列される前記第１の画素および前記第２の画素によって、前記一対の第１のアナログ信号および前記第２のアナログ信号がそれぞれ出力される複数本の信号線をさらに備え、
　前記複数本の信号線のうち、前記一対の第１のアナログ信号のうちの一方に対応する１つの信号線は、前記走査部により次に走査される前記第１の画素群に配列される前記第２の画素によって出力される前記第２のアナログ信号にも対応する撮像素子。
　請求項３～５のいずれか１項に記載の撮像素子において、
　前記第１出力部および前記第２出力部は、走査信号を出力する共通の走査回路を有し、
　前記第１出力部は、前記走査信号に応じて前記一対の第１のデジタル信号を外部に出力し、
　前記第２出力部は、前記走査信号に応じて前記加算デジタル信号と前記第２のデジタル信号とを外部に出力する撮像素子。
　請求項６に記載の撮像素子において、
　前記画素アレイ部が有する、前記第１の画素と前記第２の画素とを含む複数の画素は、ベイヤー配列に基づいて赤、緑および青のいずれかの色の色フィルタを有するとともに、前記第１の画素は緑の色の色フィルタを有する撮像素子。
　請求項７に記載の撮像素子において、
　前記画素アレイ部には、一対の光束を受光して一対の第３のアナログ信号を出力する第３の画素と、前記第２の画素とが前記第１の方向に配列された第２の画素群を有し、前記第１の画素群と前記第２の画素群とが交互に並置されるように複数の前記第２の画素群が前記第２の方向に配列され、
　前記第１の画素は、前記第１方向に並置される一対の第１の光電変換部を有し、
　前記第３の画素は、前記第２方向に並置される一対の第３の光電変換部を有する撮像素子。
　請求項１に記載の撮像素子において、
　前記ＡＤ変換部が前記一対の第１のアナログ信号を変換することによって得られる前記一対の第１のデジタル信号を記憶する第１のメモリと、
　前記デジタル加算部が前記一対の第１のデジタル信号どうしを加算することによって得られる前記加算デジタル信号を記憶する第２のメモリとをさらに備え、
　前記第１出力部は、前記第１のメモリによって記憶された前記一対の第１のデジタル信号を外部に出力し、
　前記第２出力部は、前記第２のメモリによって記憶された前記加算デジタル信号を外部に出力する撮像素子。
　請求項３～８のいずれか１項に記載の撮像素子において、
　前記ＡＤ変換部が前記一対の第１のアナログ信号を変換することによって得られる前記一対の第１のデジタル信号を記憶する第１のメモリと、
　前記デジタル加算部が前記一対の第１のデジタル信号どうしを加算することによって得られる前記加算デジタル信号と、前記ＡＤ変換部が前記第２のアナログ信号を変換することによって得られる前記第２のデジタル信号とを記憶する第２のメモリとをさらに備え、
　前記第１出力部は、前記第１のメモリによって記憶された前記一対の第１のデジタル信号を外部に出力し、
　前記第２出力部は、前記第２のメモリによって記憶された前記加算デジタル信号と前記第２のデジタル信号とを外部に出力する撮像素子。
　請求項２～１０のいずれか１項に記載の撮像素子において、
　前記第１の画素はマイクロレンズを有し、
　前記マイクロレンズにより、前記第１の画素が有する一対の光電変換部と、前記第１の画素が有する前記一対の光電変換部によって受光される前記一対の光束が通過する、射出瞳のうちの互いに異なる部分領域とが、互いに共役関係になる撮像素子。
　請求項１１に記載の撮像素子において、
　前記第１の画素が有する前記一対の光電変換部に対して前記マイクロレンズとは反対側に配線層が配置された裏面照射型の撮像素子である撮像素子。
　請求項１～１２のいずれか１項に記載の撮像素子と、
　前記第１出力部によって出力される前記一対の第１のデジタル信号に基づき、位相差検出方式で前記光学系のデフォーカス量を算出することによって、前記光学系の焦点状態を検出する焦点検出部と、
　前記焦点検出部によって算出された前記デフォーカス量に基づき前記焦点状態を調節する焦点調節部と、
　前記第２出力部によって出力される前記加算デジタル信号に基づき、画像データを生成する画像生成部とを備える撮像装置。
　請求項１３に記載の撮像装置において、
　前記画像生成部は、前記第２出力部によって出力される前記加算デジタル信号と前記第２のデジタル信号とに基づき、前記画像データを生成する撮像装置。
　一対の光束を受光して繰り返し一対の信号を出力する画素と、
　前記画素によって前記一対の信号が出力されるたびに、出力された前記一対の信号を外部に出力する第１出力部と、
　前記画素によって前記一対の信号が出力されるたびに、出力された前記一対の信号どうしを加算して加算信号を生成する加算部と、
　前記加算部によって前記加算信号が生成されるたびに、生成された前記加算信号を外部に出力する第２出力部とを備える撮像素子。