WO2014024783A1 - 表示装置 - Google Patents

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WO2014024783A1
WO2014024783A1 PCT/JP2013/070964 JP2013070964W WO2014024783A1 WO 2014024783 A1 WO2014024783 A1 WO 2014024783A1 JP 2013070964 W JP2013070964 W JP 2013070964W WO 2014024783 A1 WO2014024783 A1 WO 2014024783A1
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lines
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一順 光本
吉田 昌弘
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シャープ株式会社
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    • G02F1/1362Active matrix addressed cells
    • G02F1/136286Wiring, e.g. gate line, drain line

Definitions

  • the present invention relates to a display device. More specifically, the present invention relates to a display device suitable for a display device provided with a seal between two substrates facing each other.
  • An active matrix display device for example, an active matrix liquid crystal display usually has a display portion in which a plurality of pixels are arranged, a frame portion around the display portion, and an active matrix substrate (hereinafter also referred to as an array substrate). And.
  • the array substrate generally has a wiring such as a bus line and a switching element such as a thin film transistor (TFT) in a region corresponding to the display portion (hereinafter also referred to as a display region), and corresponds to the frame portion.
  • TFT thin film transistor
  • a lead line connected to the bus line is included in the area to be operated (hereinafter also referred to as a frame area).
  • the frame portion be narrowed from the viewpoints of improvement in design and downsizing of the apparatus. Examples of the technique related to the frame portion include the following.
  • a display substrate including a display region in which gate lines and data lines are formed so as to cross each other with a gate insulating film interposed therebetween, and first, second, third, and fourth peripheral regions surrounding four sides of the display region And a counter substrate facing the display substrate across the liquid crystal, a seal line formed at an edge between the display substrate and the counter substrate, for joining the display substrate and the counter substrate, and adjacent to the first end of the gate line
  • a display device including a driving chip mounted on a first peripheral region of a display substrate, wherein the display substrate is alternately arranged with a gate insulating film interposed therebetween in order to connect the data line and the driving chip.
  • a display device including first and second data signal application lines, wherein the first data signal application line is formed so that a partial region thereof overlaps the second data signal application line so that the seal line is exposed. ing( In example, see Patent Document 1.).
  • a liquid crystal display device having a liquid crystal sealed in a space surrounded by a wiring substrate, a counter substrate, and a sealing material, wherein the display region is disposed inside the sealing material on the wiring substrate
  • a liquid crystal display device in which wiring is formed is disclosed (for example, see Patent Document 2).
  • the common signal wiring includes at least two conductive layers, and the pattern width of at least one conductive layer changes under the pattern of the sealing material.
  • liquid crystal device formed by joining a first substrate having a first electrode and an external connection terminal and a first substrate having a second electrode with an annular sealing material is disclosed (for example, (See Patent Document 3).
  • the array substrate included in the display device according to the comparative form 1 has lead lines 1018 a and 1018 b.
  • the lead lines 1018a and 1018b are alternately arranged in the frame region and covered with a seal (not shown).
  • the seal material (hereinafter also referred to as a seal material) has photocurability (for example, ultraviolet curable), and the seal includes a cured product of the seal material.
  • the lead line 1018a is provided in the same conductive layer as the gate bus line
  • the lead line 1018b is provided in the same conductive layer as the source bus line.
  • the conductive layer including the gate bus line is also referred to as a gate layer
  • the conductive layer including the source bus line is also referred to as a source layer.
  • a plurality of lead lines can be arranged in a narrower region than in the case where all the lead lines are provided in the same conductive layer, and the frame portion can be made narrower.
  • the sealing material cannot be sufficiently cured, and problems such as a decrease in the strength of the panel and display failure may occur. This is because a sufficient light transmission region cannot be secured, and even if light (for example, ultraviolet rays) is applied to the sealing material from the array substrate side, most of the light is blocked by the lead lines.
  • a light shielding member such as BM is usually formed on the counter substrate facing the array substrate.
  • the array substrate included in the display device according to the comparative form 2 has lead lines 1118a and 1118b, and the array substrate included in the display device according to the comparative form 3 is as shown in FIG. And lead wires 1218a and 1218b.
  • Comparative forms 2 and 3 are substantially the same as comparative form 1 except that the planar pattern of the lead lines is different.
  • the lead line 1118b partially overlaps the lead line 1118a.
  • the lead wire 1218a is bent zigzag, and the lead wire 1218b partially overlaps the lead wire 1218a.
  • the lead wire 1218b has a portion located on one side of the lead wire 1218a, but does not have a portion located on the other side.
  • the present invention has been made in view of the above situation, and can suppress the occurrence of defects due to uncured sealing material and the occurrence of defective products due to misalignment. Further, when misalignment occurs It is an object of the present invention to provide a display device that can reduce variations in the curing time and power consumption of the sealing material between the individual.
  • each of the two lead lines (first and second lead lines) is provided with a first part and a second part, and the first and second parts are provided in different conductive layers, respectively, It has been found that the light transmission region can be sufficiently secured by extending the second portion in the first direction in plan view and partially overlapping one of the first and second portions with the other.
  • the first portion has the first portion having one or more third portions located on one side of the second portion and one or more fourth portions located on the other side of the second portion.
  • One or more third parts and one or more fourth parts are alternately arranged in the first direction
  • the second part is located on one side of the first part, and one or more fifth parts
  • the second part is arranged to have one or more sixth parts located on the other side of the first part, and the one or more fifth parts and the one or more sixth parts are arranged alternately in the first direction.
  • an aspect of the present invention includes a display unit, A plurality of pixels arranged in the display unit; A first substrate; A second substrate facing the first substrate; A display device comprising a seal provided between the first substrate and the second substrate,
  • the first substrate is an insulating substrate; A plurality of conductive layers provided on the insulating substrate; A plurality of bus lines provided in an area (display area) corresponding to the display unit; A plurality of lead lines provided outside the area (display area) and connected to corresponding bus lines,
  • the plurality of lead lines include a first lead line and a second lead line,
  • the first lead line and the second lead line respectively include a first part and a second part under the seal,
  • the first and second portions are provided in different layers among the plurality of conductive layers, and extend in a first direction in a plan view.
  • the first portion includes one or more third portions located on one side of the second portion and one or more fourth portions located on the other side of the second portion in plan view. Including The one or more third portions and the one or more fourth portions are alternately arranged in the first direction; In the plan view, the second part includes one or more fifth parts located on one side of the first part and one or more sixth parts located on the other side of the first part. Including The one or more fifth portions and the one or more sixth portions are display devices that are alternately arranged in the first direction (hereinafter also referred to as display devices according to the present invention).
  • the display device is not particularly limited by the other components as long as such a component is included as essential, but the first substrate includes one or more provided on the insulating substrate.
  • An insulating film may be included, and the plurality of conductive layers and the one or more insulating films may be alternately stacked.
  • the function of each of the one or more insulating films is not particularly limited, but each of the one or more insulating films normally functions as a gate insulating film or an interlayer insulating film.
  • the boundary between the bus line and the lead line is set on the outline of the display area, the bus line is in the display area, and the lead line is in the frame area. It shall be in
  • At least one of the first and second portions may be arranged in a meandering state in plan view.
  • the first and second portions are arranged in a meandering state in plan view.
  • the first substrate includes two or more insulating films between the conductive layer provided with the first portion and the conductive layer provided with the second portion.
  • the at least one of the first and second portions may be formed in a wave shape in plan view. Thereby, the first and / or second portion can be formed into a pattern suitable for die-to-die comparison inspection.
  • the type of the waveform is not particularly limited, and examples thereof include a sine wave, a sawtooth wave, a rectangular wave, a triangular wave, and a trapezoidal wave, among which a triangular wave and a trapezoidal wave are preferable. That is, it is preferable that at least one of the first and second portions is formed in a trapezoidal wave shape or a triangular wave shape in a plan view.
  • the trapezoidal wave shape is preferable from the viewpoint of efficiently securing the light transmission region, and the triangular wave shape is preferable from the viewpoint of effectively suppressing defects caused by misalignment.
  • the at least one of the first and second portions is sinusoidal, trapezoidal, or triangular in a plan view. Preferably it is formed.
  • the plurality of lead lines include a plurality of the first lead lines, The plurality of first portions included in the plurality of first lead lines are arranged side by side in a second direction orthogonal to the first direction, Each of the plurality of first portions is formed in a trapezoidal wave shape in plan view, and includes a flat portion parallel to the first direction and an inclined portion extending obliquely with respect to the first direction, One end of each of the plurality of flat portions included in the plurality of first portions is located on the same first imaginary line, The other end of each of the plurality of flat portions is located on the same second imaginary line, The first imaginary line is substantially parallel to the second imaginary line; Each of the angles formed by the first direction and the plurality of inclined portions included in the plurality of first portions is preferably 15 ° or less. Thereby, a large number of lead lines can be efficiently arranged in a narrow area. Moreover, it can suppress effectively that the width
  • substantially parallel means that the angle formed by the first imaginary line with respect to the second imaginary line is 0.1 ° or less, and preferably 0.03 ° or less. Further, each of the plurality of first portions may be arranged in a meandering state in plan view.
  • the reason why the upper limit of the angle formed is set to 15 ° is as follows.
  • the width of the inclined portion does not become smaller than 0.1 ⁇ m or more than the width of the flat portion, and the interval between the inclined portions of the first portions adjacent to each other does not become smaller than 0.1 ⁇ m or less than the interval between the flat portions.
  • the angle formed is 11. It is necessary to set it to x ° ( ⁇ 12 °) or less.
  • This value of 0.1 ⁇ m is the smallest unit on the drawing that is generally used in the design of a mask used in the manufacturing process. Therefore, if there is no dimensional difference of 0.1 ⁇ m or more, the design dimension does not substantially differ. To do.
  • the angle formed is 12 ° or less. It is particularly preferred that an upper limit value of 15 ° was set to the angle of 12 ° in consideration of a practical allowable range.
  • the angle formed is set to 15 °, if the difference between the width of the inclined portion and the width of the flat portion is 0.1 ⁇ m or less, the difference between the interval between the inclined portions and the interval between the flat portions is 0. On the other hand, when the difference between the interval between the inclined portions and the interval between the flat portions is 0.1 ⁇ m or less, the difference between the width of the inclined portion and the width of the flat portion is 0.1 ⁇ m to About 0.2 ⁇ m occurs. However, this difference is practically acceptable in consideration of mask manufacturing errors (generally 0.2 ⁇ m to 0.3 ⁇ m).
  • the present invention it is possible to suppress the occurrence of defects due to the uncured seal material and the occurrence of defective products due to misalignment, and further the curing of the seal material between individuals when misalignment occurs.
  • a display device that can reduce variations in time and power consumption can be realized.
  • FIG. 3 is a schematic plan view of a liquid crystal panel included in the display device of Embodiment 1.
  • FIG. 4 is a schematic plan view of lead lines included in the display device of Embodiment 1.
  • FIG. 4 is a schematic plan view of lead lines included in the display device of Embodiment 1.
  • FIG. 4 is a schematic plan view of lead lines included in the display device of Embodiment 1.
  • FIG. 3 is a schematic cross-sectional view of a liquid crystal panel included in the display device of Embodiment 1 taken along line AB in FIG. 10 is a schematic plan view of lead lines included in the display device of Embodiment 2.
  • FIG. 6 shows a planar pattern of lead lines according to comparative embodiments 1 to 3, and a result of measuring an overlap area and a light transmission area for each pattern.
  • FIG. 6 is a schematic plan view of a liquid crystal panel included in a display device of Embodiment 3.
  • FIG. 6 is a schematic plan view of a liquid crystal panel included in a display device of Embodiment 4.
  • FIG. 10 is a schematic plan view of lead lines included in the display device of Embodiment 4.
  • FIG. 12 is a schematic cross-sectional view of a liquid crystal panel included in the display device of Embodiment 4 along line CD in FIG.
  • FIG. 10 is a schematic plan view of lead lines included in modified examples of the first to fourth embodiments.
  • FIG. 10 is a schematic plan view of lead lines included in modified examples of the first to fourth embodiments.
  • FIG. 10 is a schematic plan view of lead lines included in modified examples of the first to fourth embodiments.
  • FIG. 10 is a schematic plan view of lead lines included in modified examples of the first to fourth embodiments.
  • FIG. 10 is a schematic plan view of lead lines included in modified examples of the first to fourth embodiments.
  • FIG. 10 is a schematic plan view of lead lines included in modified examples of the first to fourth embodiments.
  • FIG. 10 is a schematic plan view of lead lines included in modified examples of the first to fourth embodiments.
  • FIG. 10 is a schematic plan view of lead lines included in modified examples of the first to fourth embodiments.
  • FIG. 10 is a schematic plan view of lead lines included in the display device of comparative form 1.
  • FIG. 10 is a schematic plan view of lead lines included in the display device of comparative form 1. It is a plane schematic diagram of the lead line contained in the display apparatus of the comparative form 2. It is a plane schematic diagram of the lead line contained in the display apparatus of the comparative form 3.
  • a conductive layer including a source bus line is also referred to as a source layer
  • a conductive layer including a gate bus line is also referred to as a gate layer.
  • n and m each represent a natural number.
  • a certain lead wire (including that part) arranged in a meandering state in plan view means the following state. That is, a virtual center line in the longitudinal direction of a certain lead line (including that portion) and a virtual line (straight line) extending in the first direction (extending direction) and intersecting the virtual center line , When viewed in plan, the virtual center line has one or more first line segments located on one side of the virtual line and one or more lines located on the other side of the virtual line. Means a state in which the one or more first line segments and the one or more second line segments are alternately arranged in a first direction (extending direction).
  • the lead line or the portion thereof may be bent linearly, for example, a line graph, a triangular wave, or a trapezoidal wave, or may be bent in a curved line, for example, a smooth line or a sine wave. It may be. Further, in this state, the lead line or the degree of bending of the portion (for example, a bending angle or a curvature) is not particularly limited.
  • Embodiment 1 The display device of Embodiment 1 will be described with reference to FIGS. First, the overall structure of the display device of Embodiment 1 will be described with reference to FIG.
  • the display device of the first embodiment is an active matrix drive type and transmissive liquid crystal display, and as shown in FIG. 1, a liquid crystal panel 1 and a backlight (not shown) arranged behind the liquid crystal panel 1. ), A control unit (not shown) for driving and controlling the liquid crystal panel 1 and the backlight unit, and a flexible substrate (not shown) for connecting the liquid crystal panel 1 to the control unit.
  • the liquid crystal panel 1 includes a display unit 2 that displays an image, and the display unit 2 includes a plurality of pixels 3.
  • the pixels 3 are arranged in a matrix in the row direction and the column direction.
  • Each pixel 3 is composed of vertically long sub-pixels 4 of a plurality of colors (for example, three colors of red, green, and blue).
  • the liquid crystal panel 1 includes an active matrix substrate (array substrate) 10, a counter substrate 50 facing the array substrate 10, a liquid crystal layer (not shown) and a seal 62 provided between the substrates 10 and 50, an array substrate 10 is mounted on the alignment substrate (not shown) provided on the liquid crystal layer side surface, the alignment film (not shown) provided on the liquid crystal layer side surface of the counter substrate 50, and mounted on the array substrate 10.
  • the driver chip 5 functions as a source driver and a gate driver.
  • the liquid crystal panel 1, the array substrate 10, and the counter substrate 50 include a region (display region) 7 corresponding to the display unit 2 and a region (frame region) 8 around the display region 7.
  • the driver chip 5 is a drive circuit for a source bus line and a gate bus line, which will be described later.
  • the seal 62 is formed in the frame area 8 so as to surround the display area 7.
  • the seal 62 adheres the substrates 10 and 50 to each other and seals the liquid crystal layer between the substrates 10 and 50.
  • the type of the material (seal material) of the seal 62 is not particularly limited, and a general seal material can be used.
  • the seal material does not have photocurability and has thermosetting properties (hereinafter, thermosetting).
  • Mold sealant photocuring (for example, UV curable) sealing material (hereinafter also referred to as photocurable sealing material), photocurability (for example, UV curable). )
  • a thermosetting sealing material hereinafter also referred to as a light / heat combination type sealing material.
  • ODF method drop injection method
  • a photocurable sealing material and a combined light / heat type sealing material are suitable, and when a vacuum injection method is used, a thermosetting seal is used.
  • a material is preferred.
  • the sealing material generally includes an acrylic resin and / or an epoxy resin.
  • Specific examples of the light / heat combination type sealing material include, for example, Photorec S series (manufactured by Sekisui Chemical Co., Ltd.) mainly composed of an epoxy acrylic resin.
  • the array substrate 10 is provided on the back side of the liquid crystal display, and the counter substrate 50 is provided on the viewer side.
  • a polarizing plate (not shown) is attached on the surface of each substrate 10, 50 opposite to the liquid crystal layer. These polarizing plates are usually arranged in crossed Nicols.
  • the driver chip 5 is mounted by COG (Chip On Glass) technology in a region of the array substrate 10 that does not face the counter substrate 50, that is, a region that protrudes from the counter substrate 50 (hereinafter also referred to as an overhang region).
  • the array substrate 10 includes terminals 26, 27a, 27b, 28, 29, and 30 formed in the overhanging area, at least 4 m source bus lines 12a and 12b provided so as to cut the display area 7, and a display.
  • At least 2n gate bus lines 13 provided so as to cross the region 7, at least 2n common bus lines 17 provided so as to cross the display region 7, and at least formed in the frame region 8.
  • Each gate bus line 13 is connected to the first output portion of the driver chip 5 via a corresponding lead line 18 c and a terminal 26.
  • a flexible substrate is mounted in a region where the terminals 28 and 30 are provided (a region surrounded by a thick two-dot chain line in FIG. 1).
  • the driver chip 5 has a plurality of input units, and each input unit is supplied with a signal or power from the control unit via the flexible substrate, the terminal 28, the input wiring 25, and the terminal 29.
  • a common signal is supplied to the common trunk line 16 from the control unit via the flexible substrate and the terminal 30. Note that the common signal is a signal applied in common to all pixels.
  • the common bus line 17 is connected to the common trunk line 16 in the frame region 8, and a common signal is applied to the common bus line 17 from the common trunk line 16.
  • the source bus lines 12a and 12b are alternately arranged, and the lead lines 18a and 18b are arranged on the upper side and the lower side of the display area 7, respectively.
  • Each source bus line 12a is connected to the second output portion of the driver chip 5 via a corresponding lead line 18a and a terminal 27a.
  • Each lead line 18a extends from the corresponding source bus line toward the edge 10a of the array substrate 10, and then extends along the edge 10a toward the protruding region.
  • Each source bus line 12b is connected to a third output portion of the driver chip 5 via a corresponding lead line 18b and a terminal 27b.
  • Each lead line 18b extends from the corresponding source bus line toward the edge 10b of the array substrate 10, and then extends along the edge 10b toward the protruding region.
  • the edge 10b is an edge facing the edge 10a. At least a part of each of the lead wires 18 a and 18 b is covered with a seal 62.
  • the lead line 18a is connected to the lead line 18aa connected to the 4m-3th source bus line and the 4m-1st source bus line. And a connected lead wire 18ab.
  • the lead line 18b includes a lead line 18ba connected to the 4m-2th source bus line and a lead line 18bb connected to the 4mth source bus line.
  • Each subpixel 4 corresponds to a region (hereinafter also referred to as a subpixel region) partitioned by the source bus lines 12a and 12b and the common bus line 17.
  • the array substrate 10 has a plurality of TFTs (not shown) and transparent pixel electrodes (not shown) connected to the TFTs.
  • the TFT and the pixel electrode are provided in each sub-pixel region.
  • Each TFT is connected to the source bus line 12 a or 12 b and the gate bus line 13.
  • each of the lead lines 18aa and 18ba is provided in the source layer including the source bus lines 12a and 12b.
  • all of each of the lead lines 18aa and 18ba is provided in the source layer.
  • at least a part of each of the lead lines 18ab and 18bb is provided in the gate layer including the gate bus line 13.
  • each lead-out line 18ab, 18bb is located outside the common trunk line 16, and is located between the part provided in the gate layer and the part and the corresponding source bus line, and the source layer
  • the lead line 18c includes a lead line provided in the source layer and a lead line provided in the gate layer, which are alternately arranged.
  • the planar pattern of the lead line 18a in the region where the seal 62 exists (the region surrounded by the thick broken line in FIG. 1) will be described in detail. Since the lead line 18b is formed in the same manner as the lead line 18a, the description of the lead line 18b is omitted.
  • each of the lead lines 18aa and 18ab extends in the left-right direction (the direction corresponding to the first direction, hereinafter also referred to as the extending direction), and meanders in a plan view. Arranged in a state.
  • the extending direction is substantially parallel to the edge 10 a of the array substrate 10.
  • the plurality of lead lines 18aa are arranged side by side in a direction orthogonal to the extending direction (direction corresponding to the second direction) so as to be substantially parallel to each other, and the plurality of lead lines 18ab are substantially Are arranged side by side in a direction perpendicular to the extending direction.
  • each of the lead lines 18aa and 18ab is formed in a wave shape in a plan view. More specifically, each of the lead lines 18aa and 18ab is formed in a trapezoidal shape in plan view, and includes a plurality of flat portions parallel to the extending direction and a plurality of slopes extending obliquely with respect to the extending direction. Part.
  • each lead-out line 18aa includes a plurality of portions 41a (a portion corresponding to the third portion) located on one side (upper side in FIG. 2) of the lead-out line 18ab in plan view, and a lead-out line 18ab and a plurality of portions 41b (portions corresponding to the fourth portion) located on the other side (lower side in FIG. 2), and the portions 41a and 41b are alternately arranged in the extending direction.
  • Each of the lead lines 18ab includes a plurality of portions 42a (a portion corresponding to the fifth part) positioned on one side (upper side in FIG.
  • the lead line 18aa and the lead line 18ab are in a relationship of being completely overlapped with the other when one of them is rotated by 180 ° around an axis parallel to the extending direction.
  • each of the lead lines 18aa and 18ab is not particularly limited and can be set as appropriate. For example, as shown in FIGS. 3 and 4, it may be set to 3 ⁇ m.
  • the distance between the lead lines 18aa and the distance between the lead lines 18ab are not particularly limited and can be set as appropriate. For example, as shown in FIGS. Good.
  • the width of the light transmission portion is not particularly limited and can be set as appropriate. For example, as shown in FIG. 2, it may be set to 3 ⁇ m.
  • the width of the region where the flat portion of the lead line 18ab and the flat portion of the lead line 18aa overlap each other is not particularly limited and can be set as appropriate. For example, as shown in FIG. May be.
  • the length of the flat portion is not particularly limited and can be set as appropriate. For example, as shown in FIGS. 3 and 4, it may be set to 30 ⁇ m. Further, the lead lines 18aa and 18ab may be formed in a triangular wave shape in plan view without forming a flat portion.
  • the angle formed between the extending direction and the inclined portion is not particularly limited and can be set as appropriate. For example, as shown in FIGS. 3 and 4, the angle may be set to approximately 3 °.
  • the array substrate 10 includes a transparent insulating substrate 11 such as a glass substrate or a plastic substrate.
  • a gate layer is formed on the insulating substrate 11, and a part of the lead line 18ab, a part of the lead line 18bb, the gate bus line 13, the common bus line 17, and the input wiring are provided in the gate layer.
  • portions (hereinafter also referred to as lower layer portions) 16a intersecting with the lead lines 18a and 18b of the common trunk wiring 16 are also provided in the gate layer.
  • the gate layer is formed of a conductive film containing a material such as molybdenum (Mo), titanium (Ti), aluminum (Al), copper (Cu), or an alloy thereof.
  • the gate layer may be formed of a stacked film of these conductive films.
  • a gate insulating film 31 is formed on the gate layer.
  • the gate insulating film 31 is formed of an insulating film containing an inorganic insulating material such as silicon nitride (SiNx) or silicon oxide.
  • the gate insulating film 31 may be formed using a laminated film of these insulating films.
  • a semiconductor layer (not shown) is formed on the gate insulating film 31.
  • the material for the semiconductor layer include semiconductors of Group 14 elements such as silicon and oxide semiconductors. Among these, oxide semiconductors are preferable.
  • the oxide semiconductor contains at least one element selected from the group consisting of indium (In), gallium (Ga), zinc (Zn), aluminum (Al), and silicon (Si), and oxygen (O).
  • In, Ga, Zn, and O are included.
  • the crystallinity of the semiconductor layer is not particularly limited, and the semiconductor layer may be single crystal, polycrystalline, amorphous, or microcrystalline, and may include two or more of these crystal structures.
  • a source layer is formed on the gate insulating film 31 and the semiconductor layer, and lead lines 18aa and 18ba, source bus lines 12a and 12b, and a drain electrode (not shown) of the TFT are provided in the source layer. Further, as shown in FIG. 1, a portion other than the lower layer portion 16a of the common trunk wiring 16 and a portion (hereinafter also referred to as an upper layer portion) 16b intersecting the lead line 18c is also provided in the source layer. .
  • the source layer is formed from a conductive film containing materials such as Mo, Ti, Al, Cu, and alloys thereof. The source layer may be formed from a stacked film of these conductive films.
  • the interlayer insulating film 32 is formed on the source layer and the pixel electrode.
  • the interlayer insulating film 32 includes an inorganic insulating film 32a and an organic insulating film 32b stacked on the inorganic insulating film 32a.
  • Examples of the material of the inorganic insulating film 32a include inorganic insulating materials such as silicon nitride (SiNx) and silicon oxide.
  • Examples of the material of the organic insulating film 32b include a photosensitive resin such as a photosensitive acrylic resin.
  • the interlayer insulating film 32 may not include the organic insulating film 32b.
  • the pixel electrode is formed on the interlayer insulating film 32 and is connected to the drain electrode through a contact hole (not shown) penetrating the interlayer insulating film 32.
  • the material for the pixel electrode include transparent conductive materials such as indium tin oxide (ITO) and indium zinc oxide (IZO).
  • ITO indium tin oxide
  • IZO indium zinc oxide
  • the pixel electrode may be formed on the gate insulating film 31. In this case, the pixel electrode is connected to the drain electrode by partially overlapping the drain electrode.
  • the lead line 18b partially overlaps the lead line 18a.
  • the lower layer portion 16 a and the upper layer portion 16 b of the common trunk line 16 are connected to each other via a transparent conductive member (not shown) provided on the interlayer insulating film 32. More specifically, the transparent conductive member is connected to the lower layer portion 16 a through a contact hole 37 that penetrates the gate insulating film 31 and the interlayer insulating film 32, and is connected to the upper layer portion 16 b through a contact hole 38 that penetrates the interlayer insulating film 32. ing.
  • the counter substrate 50 includes a transparent insulating substrate 51 such as a glass substrate or a plastic substrate, a black matrix (BM) 52 that functions as a light shielding member, and a color filter (not shown) of a plurality of colors. And a plurality of columnar spacers (not shown).
  • the BM 52 is formed so as to shield the frame area 8 and the area facing the bus line.
  • Each color filter is provided in the display area 7 and is formed so as to cover an area partitioned by the BM 52, that is, an opening of the BM 52.
  • the counter substrate 50 may have an overcoat film that covers all the color filters.
  • the columnar spacer is disposed in the light shielding region on the BM 52.
  • the liquid crystal mode is not particularly limited, but in the case of a liquid crystal mode using a vertical electric field such as a TN (Twisted Nematic) mode, a VA (Vertical Alignment) mode, an MVA (Multi-domain VA) mode, or the like,
  • the substrate 50 usually has a counter electrode to which a common signal is applied on the BM 52 and the color filter.
  • the lead lines 18aa and 18ba are provided in the source layer, the lead lines 18ab and 18bb are provided in the gate layer, and the lead lines 18ab and 18bb are Each partially overlaps the lead lines 18aa and 18ba. Therefore, a sufficient light transmission region can be secured.
  • the parts 41a and 41b are alternately arranged in the extending direction, and the parts 42a and 42b are arranged alternately in the extending direction.
  • the lead line 18b is formed in the same manner as the lead line 18a. Therefore, even if the misalignment of the gate layer and / or the source layer occurs and the area of one of the portions 41a and 41b decreases, the area of the other increases. The same applies to the portions 42a and 42b. Therefore, it is possible to prevent the production of a product having a larger parasitic capacitance than a standard product produced as designed, and the characteristic values of the product (for example, the area of the light transmission region, the size of the parasitic capacitance, etc.) The variation of can be reduced. It should be noted that these effects can be achieved regardless of the direction of misalignment except when the alignment is not exactly the same as the extending direction.
  • each of the lead lines 18aa and 18ab is arranged in a meandering state, the present embodiment can further reduce the parasitic capacitance as compared with the second embodiment described later.
  • each of the lead lines 18aa and 18ab is formed in a wave shape in a plan view. Therefore, in the inspection process of the array substrate, the presence or absence of defects (for example, disconnection failure, leak failure, etc.) of the lead lines 18aa and 18ab can be inspected using a die-to-die comparison inspection for comparing adjacent identical patterns.
  • the lead lines 18aa and 18ab are more preferably formed in a shape (repetitive shape) in which the same shape (repeating unit) is repeated. Thereby, the die-to-die comparison inspection can be efficiently performed for each minimum repeating unit or for each of a plurality of repeating units.
  • Each of the lead lines 18aa and 18ab is formed in a trapezoidal shape in a plan view and has a flat portion. Therefore, the present embodiment can reduce the number of times each lead line is bent, and can secure a larger light transmission region, as compared with the second and fifth embodiments described later.
  • This pattern is suitable for a lead line portion having a long extension distance, such as a lead line portion along the edge of the array substrate.
  • Embodiment 2 With reference to FIG. 6, the display apparatus of Embodiment 2 is demonstrated.
  • the present embodiment is substantially the same as the first embodiment except that the planar pattern of the lead line under the seal is different. Therefore, in the present embodiment, features unique to the present embodiment will be mainly described, and description of contents overlapping with those of the first embodiment will be omitted.
  • the display device of the present embodiment includes a lead line 118a corresponding to the lead lines 18aa and 18ba, and a lead line 118b corresponding to the lead lines 18ab and 18bb.
  • the lead line 118a is provided in the gate layer
  • the lead line 118b is provided in the source layer
  • the lead line 118b partially overlaps the lead line 118a. Therefore, a sufficient light transmission region can be secured.
  • the lead line 118b is formed in a triangular wave shape and is arranged in a zigzag meandering manner, but the lead line 118a is formed in a straight line shape.
  • Each lead line 118b does not have a flat portion parallel to the extending direction, but has a plurality of inclined portions extending obliquely with respect to the extending direction.
  • the lead line 118a may be formed in a triangular wave shape and the lead line 118b may be formed in a straight line shape.
  • the lead-out line 118a includes a plurality of portions 141a (a portion corresponding to the third part) positioned on one side (the upper side in FIG. 6) of the lead-out line 118b in plan view, and the lead-out line 118b. And a plurality of portions 141b (portions corresponding to the fourth portion) located on the other side (lower side in FIG. 6), and the portions 141a and 141b are alternately arranged in the extending direction. Yes.
  • the lead line 118b includes a plurality of portions 142a (a portion corresponding to the fifth part) positioned on one side (upper side in FIG.
  • portions 142b portions corresponding to the sixth portion located on the side (lower side in FIG. 6), and the portions 142a and 142b are alternately arranged in the extending direction. Therefore, as in the first embodiment, it is possible to prevent a product having a larger parasitic capacitance from that of a standard product manufactured as designed, and a characteristic value (for example, the area of a light transmission region, Variations in parasitic capacitance and the like can be reduced.
  • FIGS. 7 and 8 show the planar patterns of the lead lines according to Embodiments 1 and 2 and Comparative Examples 1 to 3, and the results of measuring the overlapping area and the light transmission area for each pattern.
  • the lead line provided in the gate layer and the lead line provided in the source layer are both formed linearly, and the lead line provided in the source layer is provided in the gate layer. It completely overlaps the leader line.
  • the lead line provided in the gate layer and the lead line provided in the source layer are both formed linearly, and the lead line provided in the source layer is provided in the gate layer. It partially overlaps the leader line.
  • the lead lines provided in the gate layer are formed in a zigzag pattern, and the lead lines provided in the source layer are formed in a straight line.
  • the lead line of the gate layer has a portion located on the right side of the lead line of the source layer, but does not have a portion located on the left side.
  • the lead line of the source layer has a portion located on the left side of the lead line of the gate layer, but does not have a portion located on the right side.
  • the lead lines provided in the gate layer and the lead lines provided in the source layer are both formed in a zigzag manner.
  • the lead lines provided in the source layer are formed in a zigzag pattern, and the lead lines provided in the gate layer are formed in a straight line.
  • the position of the source layer lead line with respect to the gate layer lead line periodically changes.
  • each lead line was set to 3 ⁇ m, and the interval between the lead lines provided in the same layer was set to 3 ⁇ m. 7 and 8, the overlap area indicates the area of the region where the lead line of the gate layer and the lead line of the source layer overlap each other, and the light transmission area indicates the area of the region where no lead line exists. .
  • the size of the capacitance (parasitic capacitance) formed by the gate layer lead lines and the source layer lead lines is proportional to the size of the overlapping area.
  • the overlap area and the light transmission area were measured for each pattern in the state shown in FIGS. 7 and 8 (see the column of Typ). This result corresponds to the result of a standard product manufactured as designed. Then, the lead line of the gate layer or the lead line of the source layer is moved from the state shown in FIGS. 7 and 8 by a predetermined distance (the value described in the column of the amount of misalignment) in the horizontal direction of FIGS. The overlapping area and the light transmission area of the pattern were measured. This result corresponds to a result in a product in which the alignment of the gate layer and / or the source layer does not go as designed in the photolithography process in manufacturing the array substrate.
  • the parasitic capacitance can be reduced, and the area of the light transmission portion can be ensured.
  • the change in the overlap area and the light transmission area when the alignment was shifted was large.
  • a product having a larger parasitic capacitance than a standard product may be manufactured.
  • the patterns according to the first and second embodiments also have an advantage that the seal inspection can be easily performed.
  • an inspection device such as a magnifying glass or a microscope is usually used to check whether the position and width of the seal are appropriate, whether the seal is broken, and whether the seal material is sufficiently cured.
  • Embodiment 1 is more advantageous to low power consumption than Embodiment 2.
  • Embodiment 3 With reference to FIG. 9, the display apparatus of Embodiment 3 is demonstrated.
  • the characteristic lead line pattern described above is applied not to the source bus line lead line but to the gate bus line lead line.
  • the features unique to the present embodiment will be mainly described, and the description overlapping with the first embodiment will be omitted.
  • a liquid crystal panel 201 included in the display device of the present embodiment includes a display unit 202, and a plurality of pixels 203 are arranged on the display unit 202.
  • Each pixel 203 is composed of horizontally long sub-pixels 204 of a plurality of colors (for example, three colors of red, green, and blue).
  • the liquid crystal panel 201 includes an array substrate 210, a counter substrate 250, a seal 262, and a driver chip 205 that functions as a source driver and a gate driver.
  • the liquid crystal panel 201, the array substrate 210, and the counter substrate 250 include a region (display region) 207 corresponding to the display unit 202 and a region (frame region) 208 around the display region 207.
  • the array substrate 210 includes at least 2m source bus lines 212, at least 4n gate bus lines 213a and 213b, at least 4n common bus lines 217, at least 2n lead lines 218a, and at least 2n lines. It has a lead line 218b, at least 2m lead lines 218c, and a common trunk line 216 provided in the gate layer. Each source bus line 212 is connected to a corresponding lead line 218c.
  • a flexible substrate is mounted in a region surrounded by a thick two-dot chain line in FIG.
  • the gate bus lines 213a and 213b are alternately arranged, and the lead lines 218a and 218b are respectively arranged on the right side and the left side of the display area 207.
  • Each gate bus line 213a is connected to a corresponding lead line 218a.
  • Each lead line 218a extends from the corresponding gate bus line toward the edge 210a of the array substrate 210, and then extends along the edge 210a toward the extension region.
  • Each gate bus line 213b is connected to a corresponding lead line 218b.
  • Each lead line 218b extends from the corresponding gate bus line toward the edge 210b of the array substrate 210, and then extends along the edge 210b toward the extension region. At least a part of each of the lead lines 218 a and 218 b is covered with a seal 262.
  • the lead line 218a is connected to the lead line 218aa connected to the 4n-3th gate bus line and the 4n-1th gate bus line. Lead wires 218ab.
  • the lead line 218b includes a lead line 218ba connected to the 4n-2th gate bus line and a lead line 218bb connected to the 4nth gate bus line.
  • each of the lead lines 218aa and 218ba is provided in the source layer, and preferably almost all of each of the lead lines 218aa and 218ba is provided in the source layer.
  • at least a part of each of the lead lines 218ab and 218bb is provided in the gate layer.
  • each of the lead lines 218ab and 218bb intersects a portion outside the common trunk wiring 216 (hereinafter also referred to as an outer portion) and a portion intersecting the common trunk wiring 216 (hereinafter also referred to as a crossing portion).
  • connection portion portion between the corresponding gate bus lines (hereinafter also referred to as a connection portion), the outer portion is provided in the gate layer, and the intersection is provided in the source layer. Are provided in the gate layer, and the outer portion and the intersection are connected to each other through the contact hole, and the intersection and the connection are connected to each other through the contact hole.
  • the lead line 218c includes a lead line provided in the source layer and a lead line provided in the gate layer, which are alternately arranged.
  • the lead lines 218 a and 218 b have the same planar pattern as the lead lines 18 a and 18 b of the first embodiment under the seal 262. Therefore, also in the present embodiment, the same effect as in the first embodiment can be obtained.
  • Embodiment 4 With reference to FIG. 10, the display apparatus of Embodiment 4 is demonstrated.
  • the characteristic lead line pattern described above is provided not in the gate layer and the source layer but in another conductive layer.
  • the features unique to the present embodiment will be mainly described, and the description overlapping with the first embodiment will be omitted.
  • the display device of this embodiment is a fringe field switching (FFS) type liquid crystal display which is a kind of liquid crystal display in a horizontal alignment mode.
  • FFS fringe field switching
  • an electric field (lateral electric field) in the horizontal direction (parallel direction) is applied to the substrate surface with respect to liquid crystal molecules having positive or negative dielectric anisotropy to control the alignment of the liquid crystal molecules.
  • a liquid crystal panel 301 included in the display device of this embodiment includes a display unit 302. As shown in FIG. 10, the liquid crystal panel 301 includes an array substrate 310, a counter substrate 350, a seal 362, and an array substrate 310. A horizontal alignment film (not shown) provided on the surface on the liquid crystal layer side, a horizontal alignment film (not shown) provided on the liquid crystal layer side surface of the counter substrate 350, and a source driver and a gate driver And a functioning driver chip 305. Further, the liquid crystal panel 301, the array substrate 310, and the counter substrate 350 include an area (display area) 307 corresponding to the display unit 302 and an area (frame area) 308 around the display area 307.
  • the array substrate 310 includes a transparent common electrode 315 formed so as to cover all the sub-pixel regions, that is, the display region 307, at least 4m source bus lines 312a and 312b, and at least 2n gate bus lines 313. , At least 2n common bus lines 317, at least 2m lead lines 318a, at least 2m lead lines 318b, at least 2n lead lines 318c, and a common trunk line 316. Each gate bus line 313 is connected to a corresponding lead line 318c.
  • a flexible substrate is mounted in a region surrounded by a thick two-dot chain line in FIG.
  • common electrode 315 In the common electrode 315, slits (elongated openings, not shown) parallel to each other are formed in each sub-pixel region.
  • the common electrode 315 is connected to the common trunk line 316 through a contact hole 336 formed on the common trunk line 316 in the frame region 308, and a common signal is applied to the common electrode 315 from the common trunk line 316.
  • the common bus line 317 is provided immediately above or directly below the common electrode 315 and is connected to the common electrode 315 by being in direct contact with the common electrode 315.
  • the common bus line 317 is provided to reduce the resistance of the common electrode 315 and suppress display defects such as shadowing.
  • the lead line 318a is connected to the lead line 318aa connected to the 4m-3th source bus line and the 4m-1st source bus line. And a connected lead line 318ab.
  • the lead line 318b includes a lead line 318ba connected to the 4m-2th source bus line and a lead line 318bb connected to the 4mth source bus line.
  • each of the lead lines 318aa and 318ba is provided in a conductive layer including the common bus line 317 (hereinafter also referred to as a common layer).
  • each of the lead lines 318aa and 318ba is located outside the common trunk line 316 and located between the portion provided in the common layer and the portion corresponding to the source bus line, and the source layer These parts are connected to each other through contact holes.
  • at least a part of each of the lead lines 318ab and 318bb is provided in the gate layer.
  • each of the lead lines 318ab and 318bb is located outside the common trunk line 316, located between the portion provided in the gate layer and the portion and the corresponding source bus line, and the source layer These parts are connected to each other through contact holes.
  • the lead line 318c includes a lead line provided in the common layer and a lead line provided in the gate layer, which are alternately arranged.
  • the plane pattern of the lead line 318a in the region where the seal 362 exists (the region surrounded by the thick broken line in FIG. 10) will be described in detail. Since the lead line 318b is formed in the same manner as the lead line 318a, the description of the lead line 318b is omitted.
  • each of the lead lines 318aa and 318ab extends in the left-right direction (a direction corresponding to the first direction, hereinafter also referred to as an extending direction) and is meandering in a plan view.
  • the plurality of lead lines 318aa are arranged side by side in a direction orthogonal to the extending direction (a direction corresponding to the second direction) so as to be substantially parallel to each other, and the plurality of lead lines 318ab are substantially parallel to each other.
  • Each lead line 318aa, 318ab is formed in a trapezoidal shape in plan view, and has a plurality of flat portions parallel to the extending direction and a plurality of inclined portions extending obliquely with respect to the extending direction. is doing.
  • the width of the light transmitting portion is not particularly limited and can be set as appropriate. For example, as shown in FIG. 11, it may be set to 3 ⁇ m.
  • the width of the region where the flat portion of the lead line 318ab and the flat portion of the lead line 318aa overlap with each other is not particularly limited and can be set as appropriate. For example, as shown in FIG. May be.
  • the lead line 318ab partially overlaps the lead line 318aa.
  • the lead lines 318aa and 318ab are arranged in a meandering state in plan view. Further, the position of the lead line 318b with respect to the lead line 318a periodically changes. Therefore, also in the present embodiment, the effects described in the first embodiment can be achieved.
  • the array substrate 310 has a transparent insulating substrate 311.
  • a gate layer is formed over the insulating substrate 311, and part of the lead line 318ab, part of the lead line 318bb, and the gate bus line 313 are provided in the gate layer.
  • a gate insulating film 331 is formed on the gate layer.
  • a semiconductor layer (not shown) is formed on the gate insulating film 331.
  • a source layer is formed on the gate insulating film 331 and the semiconductor layer, and part of each lead line, source bus lines 312a and 312b, and a drain electrode (not shown) of the TFT are provided in the source layer. .
  • the interlayer insulating film 332 is formed on the source layer.
  • the interlayer insulating film 332 includes an inorganic insulating film 332a and an organic insulating film 332b stacked on the inorganic insulating film 332a.
  • the interlayer insulating film 332 may not include the organic insulating film 332b.
  • a pixel electrode (not shown) is formed on the interlayer insulating film 332 and is connected to the drain electrode through a contact hole (not shown) penetrating the interlayer insulating film 332.
  • the pixel electrode may be formed over the gate insulating film 331 in some cases. In this case, the pixel electrode is connected to the drain electrode by partially overlapping the drain electrode.
  • An interlayer insulating film 334 is formed on the pixel electrode.
  • Examples of the material of the interlayer insulating film 334 include inorganic insulating materials such as silicon nitride (SiNx) and silicon oxide.
  • the common electrode 315 and the common layer are provided on the interlayer insulating film 334. At least a part of the lead line 318aa, at least a part of the lead line 318ba, and the common bus line 317 are provided in the common layer.
  • the material for the common electrode 315 include transparent conductive materials such as ITO and IZO.
  • the common layer is formed of a conductive film containing a material such as Mo, Ti, Al, Cu, or an alloy thereof. The common layer may be formed of a stacked film of these conductive films.
  • the arrangement location of the common electrode 315 and the common layer may be replaced with the arrangement location of the pixel electrode.
  • slits parallel to each other in each sub-pixel region are formed not in the common electrode 315 but in the pixel electrode.
  • an interlayer insulating film 332 (preferably interlayer insulating films 332 and 334) is disposed between the lead line 318 a and the lead line 318 b in addition to the gate insulating film 331. . Therefore, the parasitic capacitance can be further reduced as compared with the first embodiment.
  • the lead line provided in the gate layer may be provided in the source layer.
  • three types of lead lines respectively provided in the gate layer, the source layer, and the common layer may be disposed.
  • the lead lines provided in the common layer may be provided in a conductive layer including a common electrode instead of the common layer.
  • the conductive layer including the common electrode is preferably formed from a conductive film including a material such as Mo.
  • the common bus line may be omitted.
  • the display device of this embodiment may be a reflective liquid crystal display or an organic EL display, and the lead lines provided in the common layer may be provided in a conductive layer including pixel electrodes.
  • the conductive layer including the pixel electrode is preferably formed from a conductive film including a material such as Al or silver (Ag).
  • FIGS. 13 to 18 is substantially the same as each embodiment except that the planar pattern of the lead line under the seal is different.
  • the display device of each embodiment may include lead lines 418a and 418b. Under the seal (not shown), the lead line 418a is provided in the lower conductive layer, and the lead line 418b is provided in the upper conductive layer. Each of the lead lines 418a and 418b extends in the left-right direction (a direction corresponding to the first direction, hereinafter also referred to as an extending direction), and is arranged in a meandering state in plan view.
  • Each lead line 418a, 418b is formed in a triangular wave shape in plan view.
  • Each lead line 418a, 418b does not have a flat portion parallel to the extending direction, but has a plurality of inclined portions extending obliquely with respect to the extending direction.
  • the angle at which each lead line bends is not particularly limited and can be set as appropriate. For example, as shown in FIG. 14, it may be set to approximately 174 °.
  • each of the lead lines 418a and 418b is formed in a triangular wave shape in a plan view and does not have a flat portion, the present modification can increase the number of times of bending compared to the case shown in FIG.
  • the period of change in the position of the lead line 418b with respect to the lead line 418a can be further reduced.
  • This pattern is suitable for a lead line portion that has a short distance extending in the same extending direction and is bent in multiple stages, such as a lead wire portion near the corner portion of the seal.
  • that the lead line is bent in multiple stages means that the extending direction is frequently changed in a narrow region.
  • the display device of each embodiment may include lead lines 518 a and 518 b. Under the seal (not shown), the lead line 518a is provided in the lower conductive layer, and the lead line 518b is provided in the upper conductive layer. Each of the lead lines 518a and 518b extends in the left-right direction (a direction corresponding to the first direction, hereinafter also referred to as an extending direction), and is arranged in a meandering state in plan view.
  • each of the lead lines 518a and 518b is formed in a trapezoidal shape in plan view, and includes a plurality of flat portions parallel to the extending direction and a plurality of inclined portions extending obliquely with respect to the extending direction. Have.
  • each gap between the flat portions is not particularly limited and can be set as appropriate. For example, as shown in FIG. 15, it may be set to 0.5 ⁇ m.
  • the display device of each embodiment may include lead lines 618 a and 618 b. Under the seal (not shown), the lead line 618a is provided in the lower conductive layer, and the lead line 618b is provided in the upper conductive layer. Each of the lead lines 618a and 618b extends in the left-right direction (the direction corresponding to the first direction, hereinafter also referred to as the extending direction), and is arranged in a meandering state in plan view.
  • each of the lead lines 618a and 618b is formed in a trapezoidal shape in plan view, and includes a plurality of flat portions parallel to the extending direction and a plurality of inclined portions extending obliquely with respect to the extending direction.
  • the angle formed between the extending direction and the inclined portion is set to approximately 12 °.
  • the display device of each embodiment may include lead lines 718a and 718b. Under the seal (not shown), the lead line 718a is provided in the lower conductive layer, and the lead line 718b is provided in the upper conductive layer. Each of the lead lines 718a and 718b extends in the left-right direction (a direction corresponding to the first direction, hereinafter also referred to as an extending direction), and is arranged in a meandering state in plan view.
  • Each of the lead lines 718a and 718b is formed in a trapezoidal shape in plan view, and includes a plurality of flat portions parallel to the extending direction and a plurality of inclined portions extending obliquely with respect to the extending direction.
  • the angle formed by the extending direction and the inclined portion is set to approximately 45 °.
  • the interval between the inclined portions of the lead wire provided in the same conductive layer is narrowed.
  • the intervals between the flat portions of the lead lines 718a and the intervals between the flat portions of the lead lines 718b are set to 5 ⁇ m
  • the intervals between the inclined portions of the lead lines 718a and the inclined portions of the lead lines 718b are set. Each interval between them becomes as narrow as 4.1 ⁇ m.
  • the display device of each embodiment may include lead lines 818a and 818b as shown in FIG. Under the seal (not shown), the lead line 818a is provided in the lower conductive layer, and the lead line 818b is provided in the upper conductive layer.
  • Each of the lead lines 818a and 818b extends in the left-right direction (a direction corresponding to the first direction, hereinafter also referred to as an extending direction), and is arranged in a meandering state in plan view.
  • Each of the lead lines 818a and 818b is formed in a trapezoidal shape in plan view, and includes a plurality of flat portions parallel to the extending direction and a plurality of inclined portions extending obliquely with respect to the extending direction. Have.
  • each lead line includes two types of flat portions having different lengths, and the distribution of lengths of the two types of flat portions is different among a plurality of lead lines provided in the same conductive layer.
  • one end of each of the plurality of flat portions included in the lead line provided in the same conductive layer is located on the same virtual line (straight line) 43 and the other end is the same virtual It is preferable that the virtual line 43 is located on the line (straight line) 44 and is substantially parallel to the virtual line 44. As shown in FIG. 17, one end of each of the plurality of flat portions included in the lead line provided in the same conductive layer is located on the same virtual line (straight line) 43 and the other end is the same virtual It is preferable that the virtual line 43 is located on the line (straight line) 44 and is substantially parallel to the virtual line 44. As shown in FIG.
  • the angle formed between the extending direction and each inclined portion is The angle is preferably 15 ° or less.
  • the virtual line 43 being substantially parallel to the virtual line 44 means that the angle formed by the virtual line 43 with respect to the virtual line 44 is 0.1 ° or less, and is 0.03 ° or less. Is preferred.
  • the lead line pattern can be appropriately modified according to the number of lead lines (resolution), the panel size, the width of the frame region, and the like.
  • the above-mentioned characteristic lead line pattern should just be formed in the seal formation part at least, and a lead line pattern is not specifically limited except a seal formation part.
  • a lead line pattern is not specifically limited except a seal formation part.
  • the pattern shown in FIG. 19 may be combined with the above-described characteristic pattern, or a lead line provided in only one conductive layer (for example, a gate layer or a source layer) in the above-described characteristic pattern. Patterns may be combined.
  • the lead lines (for example, the lead lines 18a, 18b, etc.) extended to the overhang area along the edge of the array substrate are arranged on the top and bottom or the left and right of the display area. You may arrange
  • the display device of each embodiment may be a monochrome display device. In that case, it is not necessary to divide each pixel into a plurality of sub-pixels.
  • the kind of display apparatus which concerns on this invention is not specifically limited to a liquid crystal display.
  • a microcapsule-type electrophoretic electronic paper, an organic or inorganic EL display, or the like may be used.
  • the display device of each embodiment corresponds to the first substrate, an organic EL substrate having a general organic EL element, and a counter substrate corresponding to the second substrate and facing the organic EL substrate.
  • a general organic EL element is easily deteriorated by moisture, oxygen, or the like. Therefore, in order to protect the organic EL element, a counter substrate and a seal are provided, and the space between the organic EL substrate and the counter substrate is sealed.
  • examples of the material for the seal include frit glass.
  • the seal may include a portion where the frit glass is cured and a portion where the resin is cured.
  • This resin portion is provided on one side or both sides of the inside and outside of the frit glass portion (that is, the display region side and the edge side of the substrate).
  • the resin include a photocurable and / or thermosetting epoxy resin, a photocurable and / or thermosetting acrylic resin, and a composition containing such a resin.
  • the display method of the liquid crystal display applicable to each embodiment is not particularly limited, and can be set as appropriate.
  • TN Transmission Nematic
  • MVA Multi-Domain Vertical Alignment
  • IPS In-Plane Switching
  • TBA Transverse Bend
  • a display method such as an alignment method may be used.
  • the liquid crystal layer includes nematic liquid crystal molecules having negative dielectric anisotropy, the liquid crystal molecules are vertically aligned when no voltage is applied, and the array substrate has a pair of electrodes (for example, A common electrode and a pixel electrode each having a comb-tooth structure), and liquid crystal molecules are aligned in a bend shape by a lateral electric field generated between the electrodes.
  • the array substrate includes a transparent common electrode, a transparent pixel electrode, and a dielectric between both electrodes (hereinafter, such a structure is also referred to as a transparent Cs structure). ), And a display method in which a holding capacity is formed by these members is suitable.
  • Examples of such a display method include a CPA (Continuous Pinwheel Alignment) method having a transparent Cs structure.
  • the liquid crystal layer includes nematic liquid crystal molecules having negative dielectric anisotropy, and the liquid crystal molecules are vertically aligned when no voltage is applied.
  • a counter substrate includes a transparent counter electrode facing the pixel electrode, and a counter electrode on the counter electrode. Provided with dot-like protrusions (rivets) provided, liquid crystal molecules are radially aligned around the protrusions by a vertical electric field generated between the pixel electrode and the counter electrode.
  • liquid crystal molecules may be radially oriented around the opening by forming an opening of a circular shape, a cross shape, a polygonal shape or the like in the counter electrode. it can.
  • each embodiment demonstrated the transmissive
  • the liquid crystal panel of each liquid crystal display may be provided with the reflective display part which displays by reflecting external light.
  • 210 and 310 active matrix substrate (array substrate) 10a, 10b, 210a, 210b: edges 11, 51, 311: insulating substrates 12a, 12b, 212, 312a, 312b: source bus lines 13, 213a, 213b, 313: gate bus lines 315: common electrodes 16, 216, 316 : Common trunk wiring 16a: Lower layer part 16b: Upper layer parts 17, 217, 317: Common bus lines 18a, 18aa, 18ab, 18b, 18ba, 18bb, 18c, 118a, 118b, 218a, 218aa, 218ab, 218ba, 218bb 218c, 318a, 318ab, 318ab, 318ab, 318ab, 3

Abstract

 本発明は、シール材の未硬化に起因する不具合の発生と、アライメントずれに起因する不良品の発生とを抑制でき、更に、アライメントずれが発生した場合における個体間でのシール材の硬化時間及び消費電力のばらつきを小さくできる表示装置を提供する。本発明は、第1基板及び第2基板と、第1及び第2基板の間のシールとを備える表示装置であって、第1基板は、複数の導電層と、複数のバスラインと、対応するバスラインに各々接続された第1及び第2引き出し線(18a)とを含み、第1及び第2引き出し線(18a)は、それぞれ、シールの下に第1部分(18aa)及び第2部分(18ab)を含み、第1及び第2部分(18aa、ab)は、互いに異なる導電層に設けられ、第1方向に延在し、第1及び第2部分(18aa、ab)の一方は、他方に部分的に重なり、第1部分(18aa)に対する第2部分(18ab)の位置は、周期的に変化する表示装置である。

Description

表示装置
本発明は、表示装置に関する。より詳しくは、互いに対向する2つの基板間にシールを備えた表示装置に好適な表示装置に関するものである。
アクティブマトリクス型の表示装置(例えば、アクティブマトリクス型の液晶ディスプレイ)は、通常、複数の画素が配列された表示部と、その周囲の額縁部と、アクティブマトリクス基板(以下、アレイ基板とも言う。)とを備えている。アレイ基板は、一般的に、表示部に対応する領域(以下、表示領域とも言う。)内に、バスライン等の配線と、薄膜トランジスタ(TFT)等のスイッチング素子とを有し、額縁部に対応する領域(以下、額縁領域とも言う。)内に、バスラインに接続された引き出し線を有している。最近では、デザイン性の向上、装置の小型化等の観点から、額縁部を狭くすることが求められている。額縁部に関する技術としては、例えば、以下が挙げられる。
ゲート絶縁膜を挟んで互いに交差されるようにゲートライン及びデータラインが形成された表示領域と、表示領域の4辺を囲む第1、第2、第3、及び第4周辺領域を含む表示基板と、液晶を挟んで表示基板と対向する対向基板と、表示基板と対向基板との間のエッジに形成され表示基板と対向基板を結合させるシールラインと、ゲートラインの第1端部と隣接した表示基板の第1周辺領域に実装される駆動チップとを含む表示装置であって、表示基板は、データラインと駆動チップとを接続するために、ゲート絶縁膜を挟んで互いに交互に配置される第1及び第2データ信号印加線を含み、第1データ信号印加線は、シールラインが露出されるように一部領域が第2データ信号印加線と重なるように形成される表示装置が開示されている(例えば、特許文献1参照。)。
また、配線基板と、対向基板と、シール材と、で囲まれた空間に封入された液晶を有した液晶表示装置であって、配線基板上には、シール材の内側に配置された表示領域に形成された複数の走査信号用配線と、表示領域に形成され、走査信号用配線とゲート絶縁膜を介して交差する複数の表示信号用配線と、表示領域の外側に配置されたコモン信号用配線と、が形成されている液晶表示装置が開示されている(例えば、特許文献2参照。)。コモン信号用配線は、少なくとも2層の導電層を含み、シール材のパターン下において少なくとも1層の導電層のパターン幅が変化している。
更に、第1電極及び外部接続用端子を備えた第1基板と、第2電極を備えた第1基板とを環状のシール材によって接合して形成される液晶装置が開示されている(例えば、特許文献3参照。)。
特開2008-152261号公報 特開2007-47259号公報 国際公開第99/52011号
図19及び20を参照して、本発明者らが検討を行った比較形態1に係る表示装置について説明する。
比較形態1に係る表示装置に含まれるアレイ基板は、図19に示すように、引き出し線1018a、1018bを有している。引き出し線1018a、1018bは、額縁領域内において、交互に配置され、シール(図示せず)に覆われている。シールの材料(以下、シール材とも言う。)は、光硬化性(例えば紫外線硬化性)を有し、シールは、シール材の硬化物を含んでいる。引き出し線1018aは、ゲートバスラインと同じ導電層に設けられており、引き出し線1018bは、ソースバスラインと同じ導電層に設けられている。
以下、ゲートバスラインを含む導電層をゲート層、ソースバスラインを含む導電層をソース層とも言う。
比較形態1によれば、全ての引き出し線が同じ導電層に設けられた場合に比べて、より狭い領域内に複数の引き出し線を配置することができ、額縁部をより狭くすることができる。しかしながら、比較形態1において、隣接する引き出し線が重なり合っていない場合、シール材を充分に硬化することができず、パネルの強度の低下、表示不良等の不具合が発生することがある。これは、光透過領域を充分に確保できず、アレイ基板側からシール材に光(例えば紫外線)を照射しても大部分の光は引き出し線に遮られてしまうためである。なお、アレイ基板側から光を照射するのは、アレイ基板に対向する対向基板には通常、BM等の遮光部材が形成されているためである。
他方、図20に示すように、比較形態1において、隣接する引き出し線を完全に重なり合わせた場合は、光透過領域を確保することはできるが、個体(製品)によって、シール材の硬化時間、及び、消費電力が大きくばらついてしまう。これは、アレイ基板を製造する際のフォトリソ工程においてゲート層及び/又はソース層のアライメントが設計通りにいかなかった場合、個体によって、引き出し線1018aと引き出し線1018bとが重なり合った領域の面積がばらつきやすく、また、引き出し線間の隙間の面積がばらつきやすいためである。また、図20に示す場合は、隣接する引き出し線が完全に重なり合うため、寄生容量が大きくなり、消費電力が大きくなってしまう。
次に、図21及び22を参照して、本発明者らが検討を行った比較形態2、3に係る表示装置について説明する。
比較形態2に係る表示装置に含まれるアレイ基板は、図21に示すように、引き出し線1118a、1118bを有し、比較形態3に係る表示装置に含まれるアレイ基板は、図22に示すように、引き出し線1218a、1218bを有している。比較形態2、3は、引き出し線の平面パターンが異なることを除いて、比較形態1と実質的に同じである。引き出し線1118bは、引き出し線1118aに部分的に重なっている。引き出し線1218aは、ジグザグに折れ曲がっており、引き出し線1218bは、引き出し線1218aに部分的に重なっている。引き出し線1218bは、引き出し線1218aの一方の側方に位置する部分を有しているが、他方の側方に位置する部分は有していない。比較形態2、3によれば、隣接する引き出し線が部分的に重なり合うため、図20に示した場合に比べて、寄生容量を小さくすることができる。また、光透過領域を確保することもできる。しかしながら、図20に示した場合と同様に、アライメントずれが発生した場合における個体間でのシール材の硬化時間及び消費電力のばらつきが大きい。更に、アライメントずれが発生した場合、設計通りに作製された標準品に比べて寄生容量がより大きい製品が作製される可能性があり、不良品が生じる可能性がある。
本発明は、上記現状に鑑みてなされたものであり、シール材の未硬化に起因する不具合の発生と、アライメントずれに起因する不良品の発生とを抑制でき、更に、アライメントずれが発生した場合における個体間でのシール材の硬化時間及び消費電力のばらつきを小さくできる表示装置を提供することを目的とするものである。
本発明者らは、上記現状に鑑みて、シール材の未硬化に起因する不具合の発生と、アライメントずれに起因する不良品の発生とを抑制でき、更に、アライメントずれが発生した場合における個体間でのシール材の硬化時間及び消費電力のばらつきを小さくできる表示装置について種々検討したところ、シールの下における引き出し線の平面パターンに着目した。そして、シールの下において、2つの引き出し線(第1及び第2引き出し線)にそれぞれ、第1部分及び第2部分を設け、第1及び第2部分を互いに異なる導電層に設け、第1及び第2部分を平面視において第1方向に延在させ、第1及び第2部分の一方を他方に部分的に重ねることにより、光透過領域を充分に確保できることを見いだした。また、第1部分が第2部分の一方の側方に位置する1以上の第3部分と、第2部分の他方の側方に位置する1以上の第4部分とを有するように第1部分を配置し、1以上の第3部分及び1以上の第4部分を第1方向において交互に配置し、第2部分が第1部分の一方の側方に位置する1以上の第5部分と、第1部分の他方の側方に位置する1以上の第6部分とを有するように第2部分を配置し、1以上の第5部分及び1以上の第6部分を第1方向において交互に配置することにより、設計通りに作製された標準品に比べて寄生容量がより大きい製品が作製されるのを防止でき、また、アライメントずれが発生した場合における個体間での光透過領域の面積及び寄生容量の大きさのばらつきを小さくできることを見いだした。以上の結果、上記課題をみごとに解決することができることに想到し、本発明に到達したものである。
すなわち、本発明のある側面は、表示部と、
前記表示部内に配列された複数の画素と、
第1基板と、
前記第1基板に対向する第2基板と、
前記第1基板及び前記第2基板の間に設けられたシールとを備える表示装置であって、
前記第1基板は、絶縁基板と、
前記絶縁基板上に設けられた複数の導電層と、
前記表示部に対応する領域(表示領域)内に設けられた複数のバスラインと、
前記領域(表示領域)外に設けられ、対応するバスラインに各々接続された複数の引き出し線とを含み、
前記複数の引き出し線は、第1引き出し線及び第2引き出し線を含み、
前記第1引き出し線及び前記第2引き出し線は、それぞれ、前記シールの下に第1部分及び第2部分を含み、
前記第1及び第2部分は、前記複数の導電層の内で互いに異なる層に設けられ、平面視において第1方向に延在し、
前記第1及び第2部分の一方は、前記第1及び第2部分の他方に部分的に重なり、
前記第1部分は、平面視において、前記第2部分の一方の側方に位置する1以上の第3部分と、前記第2部分の他方の側方に位置する1以上の第4部分とを含み、
前記1以上の第3部分及び前記1以上の第4部分は、前記第1方向において交互に配置され、
前記第2部分は、平面視において、前記第1部分の一方の側方に位置する1以上の第5部分と、前記第1部分の他方の側方に位置する1以上の第6部分とを含み、
前記1以上の第5部分及び前記1以上の第6部分は、前記第1方向において交互に配置される表示装置(以下、本発明に係る表示装置とも言う。)である。
本発明に係る表示装置は、このような構成要素を必須として含む限り、その他の構成要素により特に限定されるものではないが、前記第1基板は、前記絶縁基板上に設けられた1以上の絶縁膜を含んでもよく、前記複数の導電層と、前記1以上の絶縁膜とは、交互に積層されてもよい。前記1以上の絶縁膜の各々の機能は特に限定されないが、前記1以上の絶縁膜の各々は、通常、ゲート絶縁膜又は層間絶縁膜として機能する。
なお、本明細書においては、明確化の観点から、バスラインと引き出し線の境界を表示領域の輪郭線上に設定し、バスラインは、表示領域内にあるものとし、引き出し線は、額縁領域内にあるものとする。
本発明に係る表示装置における好ましい実施形態について以下に説明する。なお、以下の好ましい実施形態は、適宜、互いに組み合わされてもよく、以下の2以上の好ましい実施形態を互いに組み合わせた実施形態もまた、好ましい実施形態の一つである。
前記第1及び第2部分の少なくとも一方は、平面視において蛇行した状態で配置されてもよい。
寄生容量をより小さくする観点からは、前記第1及び第2部分は各々、平面視において蛇行した状態で配置されることが好ましい。
同様の観点からは、前記第1基板は、前記第1部分が設けられた導電層と、前記第2部分が設けられた導電層との間に、2以上の絶縁膜を含むことが好ましい。
前記第1及び第2部分の前記少なくとも一方は、平面視において波形状に形成されてもよい。これにより、第1及び/又は第2部分をダイツーダイ(Die-to-Die)比較検査に好適なパターンに形成することができる。
前記波形の種類は特に限定されず、例えば、正弦波、のこぎり波、矩形波、三角波、台形波等が挙げられるが、なかでも、三角波、台形波が好適である。すなわち、前記第1及び第2部分の前記少なくとも一方は、平面視において台形波状又は三角波状に形成されることが好ましい。光透過領域を効率的に確保する観点からは、台形波状が好ましく、アライメントずれに起因する不具合を効果的に抑制する観点からは、三角波状が好ましい。他方、のこぎり波の場合は、鋭角的に折れ曲がった部分が形成され、矩形波の場合は、直角に折れ曲がった部分が形成される。そのため、のこぎり波状又は矩形波状の第1及び/又は第2部分が複数設けられた場合、折れ曲がった部分と、該折れ曲がった部分を含む第1又は第2部分に隣接する第1又は第2部分との間の間隔が狭くなるおそれがある。したがって、互いに隣接する第1又は第2部分間の間隔が狭くなるのを防止する観点からは、前記第1及び第2部分の前記少なくとも一方は、平面視において正弦波状、台形波状又は三角波状に形成されることが好ましい。
前記複数の引き出し線は、前記第1引き出し線を複数含み、
前記複数の第1引き出し線に含まれる複数の第1部分は、前記第1方向に直交する第2方向に並んで配置され、
前記複数の第1部分は各々、平面視において台形波状に形成され、前記第1方向に平行な平坦部と、前記第1方向に対して斜めに延在する傾斜部とを含み、
前記複数の第1部分に含まれる複数の平坦部の各々の一端は、同じ第1仮想線上に位置し、
前記複数の平坦部の各々の他端は、同じ第2仮想線上に位置し、
前記第1仮想線は、前記第2仮想線と実質的に平行であり、
前記第1方向と、前記複数の第1部分に含まれる複数の傾斜部とのなす角は各々、15°以下であることが好ましい。
これにより、狭い領域に多数の引き出し線を効率的に配置することができる。また、各第1部分の幅と、隣接する第1部分間の各間隔とが場所によって変化するのを効果的に抑制することができる。
なお、この実施形態において、実質的に平行とは、第1仮想線の第2仮想線に対するなす角が0.1°以下であることを意味し、0.03°以下であることが好ましい。また、前記複数の第1部分は各々、平面視において蛇行した状態で配置されてもよい。
また、前記なす角の上限値を15°に設定した理由は、以下の通りである。
傾斜部の幅が平坦部の幅よりも0.1μm以上小さくならず、かつ、互いに隣接する第1部分の傾斜部間の間隔がそれらの平坦部間の間隔よりも0.1μm以上小さくならないようにするためには、前記なす角は、11.x°(≒12°)以下に設定される必要がある。この0.1μmという値は、製造工程で使用するマスクの設計において一般に用いられる図面上の最小単位であるため、0.1μm以上の寸法差がなければ設計寸法が実質的に異ならないことを意味する。したがって、傾斜部の幅を平坦部の幅と実質的に同じにし、かつ、傾斜部間の間隔を平坦部間の間隔と実質的に同じにするためには、前記なす角は、12°以下であることが特に好ましい。そして、この12°という角度に実用上の許容範囲を考慮して、15°という上限値を設定した。
なお、前記なす角を15°に設定した場合では、傾斜部の幅と平坦部の幅との差を0.1μm以下にすると、傾斜部間の間隔と平坦部間の間隔との差が0.1μm~0.2μm程度生じ、他方、傾斜部間の間隔と平坦部間の間隔との差を0.1μm以下にすると、傾斜部の幅と平坦部の幅との差が0.1μm~0.2μm程度生じる。しかしながら、この程度の差は、マスクの製造誤差(一般的には0.2μm~0.3μm)を考慮すると、実用上、許容範囲内である。
本発明によれば、シール材の未硬化に起因する不具合の発生と、アライメントずれに起因する不良品の発生とを抑制でき、更に、アライメントずれが発生した場合における個体間でのシール材の硬化時間及び消費電力のばらつきを小さくできる表示装置を実現することができる。
実施形態1の表示装置に含まれる液晶パネルの平面模式図である。 実施形態1の表示装置に含まれる引き出し線の平面模式図である。 実施形態1の表示装置に含まれる引き出し線の平面模式図である。 実施形態1の表示装置に含まれる引き出し線の平面模式図である。 図2中のA-B線における実施形態1の表示装置に含まれる液晶パネルの断面模式図である。 実施形態2の表示装置に含まれる引き出し線の平面模式図である。 実施形態1、2に係る引き出し線の平面パターンと、各パターンについて重なり面積及び光透過部面積を計測した結果とを示す。 比較形態1~3に係る引き出し線の平面パターンと、各パターンについて重なり面積及び光透過部面積を計測した結果とを示す。 実施形態3の表示装置に含まれる液晶パネルの平面模式図である。 実施形態4の表示装置に含まれる液晶パネルの平面模式図である。 実施形態4の表示装置に含まれる引き出し線の平面模式図である。 図11中のC-D線における実施形態4の表示装置に含まれる液晶パネルの断面模式図である。 実施形態1~4の変形例に含まれる引き出し線の平面模式図である。 実施形態1~4の変形例に含まれる引き出し線の平面模式図である。 実施形態1~4の変形例に含まれる引き出し線の平面模式図である。 実施形態1~4の変形例に含まれる引き出し線の平面模式図である。 実施形態1~4の変形例に含まれる引き出し線の平面模式図である。 実施形態1~4の変形例に含まれる引き出し線の平面模式図である。 比較形態1の表示装置に含まれる引き出し線の平面模式図である。 比較形態1の表示装置に含まれる引き出し線の平面模式図である。 比較形態2の表示装置に含まれる引き出し線の平面模式図である。 比較形態3の表示装置に含まれる引き出し線の平面模式図である。
以下に実施形態を掲げ、本発明を図面に参照して更に詳細に説明するが、本発明はこれらの実施形態のみに限定されるものではない。
各実施形態において、ソースバスラインを含む導電層をソース層、ゲートバスラインを含む導電層をゲート層とも言う。
また、各実施形態において、n及びmは各々、自然数を表す。
本明細書において、ある引き出し線(その部分を含む。)が平面視において蛇行した状態で配置されるとは、以下の状態を意味する。すなわち、ある引き出し線(その部分を含む。)の長手方向の仮想中心線と、第1方向(延在方向)に延在し、かつ、該仮想中心線に交差するある仮想線(直線)とを規定したときに、平面視において、該仮想中心線が、該仮想線の一方の側方に位置する1以上の第1線分と、該仮想線の他方の側方に位置する1以上の第2線分とを含み、該1以上の第1線分と、該1以上の第2線分とが第1方向(延在方向)において交互に配置されている状態を意味する。したがって、この状態において、前記引き出し線、又は、その部分は、例えば折れ線グラフや三角波、台形波のように直線的に折れ曲がっていてもよいし、例えば平滑線や正弦波のように曲線状に曲がっていてもよい。また、この状態において、前記引き出し線、又は、その部分の曲がり具合(例えば、折れ曲がる角度や曲率等)も特に限定されない。
(実施形態1)
図1~5を参照して、実施形態1の表示装置について説明する。まず、図1を参照して、実施形態1の表示装置の全体の構造について説明する。
実施形態1の表示装置は、アクティブマトリクス駆動方式、かつ、透過型の液晶ディスプレイであり、図1に示すように、液晶パネル1と、液晶パネル1の後方に配置されたバックライト(図示せず)と、液晶パネル1及びバックライトユニットを駆動及び制御する制御部(図示せず)と、液晶パネル1を制御部に接続するフレキシブル基板(図示せず)とを備えている。
液晶パネル1は、画像を表示する表示部2を含み、表示部2には、複数の画素3が配置されている。画素3は、行方向及び列方向にマトリクス状に配置されている。各画素3は、複数色(例えば、赤、緑及び青の3色)の縦長のサブ画素4から構成されている。
液晶パネル1は、アクティブマトリクス基板(アレイ基板)10と、アレイ基板10に対向する対向基板50と、基板10、50の間に設けられた液晶層(図示せず)及びシール62と、アレイ基板10の液晶層側の表面上に設けられた配向膜(図示せず)と、対向基板50の液晶層側の表面上に設けられた配向膜(図示せず)と、アレイ基板10上に実装され、ソースドライバ及びゲートドライバとして機能するドライバチップ5とを有している。また、液晶パネル1、アレイ基板10及び対向基板50は、表示部2に対応する領域(表示領域)7と、表示領域7の周囲の領域(額縁領域)8とを含んでいる。なお、ドライバチップ5は、後述するソースバスライン及びゲートバスライン用の駆動回路である。
シール62は、表示領域7を取り囲むように額縁領域8内に形成されている。また、シール62は、基板10、50を互いに接着するとともに、液晶層を基板10、50の間に封止している。
シール62の材料(シール材)の種類は特に限定されず、一般的なシール材を使用することができ、例えば、光硬化性を有さず、熱硬化性を有するシール材(以下、熱硬化型シール材とも言う。)、熱硬化性を有さず、光硬化性(例えば紫外線硬化性)を有するシール材(以下、光硬化型シール材とも言う。)、光硬化性(例えば紫外線硬化性)及び熱硬化性を有するシール材(以下、光・熱併用型シール材とも言う。)が挙げられる。液晶の注入方法として、滴下注入法(ODF法)を採用する場合は、光硬化型シール材及び光・熱併用型シール材が好適であり、真空注入法を採用する場合は、熱硬化型シール材が好適である。シール材は一般的には、アクリル樹脂及び/又はエポキシ樹脂を含む。光・熱併用型シール材の具体例としては、例えば、エポキシアクリル系樹脂を主成分とするフォトレックSシリーズ(積水化学工業社製)が挙げられる。
アレイ基板10は、液晶ディスプレイの背面側に設けられ、対向基板50は、観察者側に設けられている。各基板10、50の液晶層とは反対側の表面上には、偏光板(図示せず)が貼り付けられている。これらの偏光板は、通常はクロスニコルに配置されている。ドライバチップ5は、アレイ基板10の対向基板50に対向しない領域、すなわち対向基板50からはみ出した領域(以下、張り出し領域とも言う。)にCOG(Chip On Glass)技術により実装されている。
アレイ基板10は、張り出し領域内に形成された端子26、27a、27b、28、29、30と、表示領域7を縦断するように設けられた少なくとも4m本のソースバスライン12a、12bと、表示領域7を横断するように設けられた少なくとも2n本のゲートバスライン13と、表示領域7を横断するように設けられた少なくとも2n本のコモンバスライン17と、額縁領域8内に形成された少なくとも2m本の引き出し線18aと、額縁領域8内に形成された少なくとも2m本の引き出し線18bと、額縁領域8内に形成された少なくとも2n本の引き出し線18cと、表示領域7を囲むように額縁領域8内に形成された共通幹配線16と、額縁領域8内に形成された入力配線25とを有している。各ゲートバスライン13は、対応する引き出し線18c及び端子26を介して、ドライバチップ5の第一出力部に接続されている。端子28、30が設けられた領域(図1中の太い二点鎖線で囲まれた領域)にフレキシブル基板が実装されている。ドライバチップ5は、複数の入力部を有し、各入力部には、フレキシブル基板、端子28、入力配線25及び端子29を介して、制御部から、信号又は電力が供給される。共通幹配線16には、フレキシブル基板及び端子30を介して、制御部から共通信号が供給される。なお、共通信号とは、全ての画素に共通して印加される信号である。コモンバスライン17は、額縁領域8内において共通幹配線16に接続されており、コモンバスライン17には、共通幹配線16から共通信号が印加される。
ソースバスライン12a及び12bは、交互に配置されており、引き出し線18a及び18bは、それぞれ、表示領域7の上側及び下側に配置されている。各ソースバスライン12aは、対応する引き出し線18a及び端子27aを介して、ドライバチップ5の第二出力部に接続されている。各引き出し線18aは、対応するソースバスラインからアレイ基板10のエッジ10aに向かって延伸された後、エッジ10aに沿って張り出し領域に向かって延伸されている。各ソースバスライン12bは、対応する引き出し線18b及び端子27bを介して、ドライバチップ5の第三出力部に接続されている。各引き出し線18bは、対応するソースバスラインからアレイ基板10のエッジ10bに向かって延伸された後、エッジ10bに沿って張り出し領域に向かって延伸されている。エッジ10bは、エッジ10aに対向するエッジである。各引き出し線18a、18bの少なくとも一部は、シール62に覆われている。
ドライバチップ5から最も遠いソースバスラインを1番目のソースバスラインとすると、引き出し線18aは、4m-3番目のソースバスラインに接続された引き出し線18aaと、4m-1番目のソースバスラインに接続された引き出し線18abとを含んでいる。他方、引き出し線18bは、4m-2番目のソースバスラインに接続された引き出し線18baと、4m番目のソースバスラインに接続された引き出し線18bbとを含んでいる。
各サブ画素4は、ソースバスライン12a、12b及びコモンバスライン17によって区画される領域(以下、サブ画素領域とも言う。)に対応している。
アレイ基板10は、複数のTFT(図示せず)と、各TFTに接続された透明な画素電極(図示せず)とを有している。TFT及び画素電極は、各サブ画素領域に設けられている。各TFTは、ソースバスライン12a又は12bと、ゲートバスライン13とに接続されている。
各引き出し線18aa、18baの少なくとも一部は、ソースバスライン12a、12bを含むソース層に設けられており、好ましくは、各引き出し線18aa、18baの全部は、ソース層に設けられている。他方、各引き出し線18ab、18bbの少なくとも一部は、ゲートバスライン13を含むゲート層に設けられている。好ましくは、各引き出し線18ab、18bbは、共通幹配線16の外側に位置し、かつ、ゲート層に設けられた部分と、該部分及び対応するソースバスラインの間に位置し、かつ、ソース層に設けられた部分とを含み、これらの部分は、コンタクトホールを通して互いに接続されている。
引き出し線18cは、ソース層に設けられた引き出し線と、ゲート層に設けられた引き出し線とを含み、これらは交互に配置されている。
図2~4を参照して、シール62が存在する領域(図1中の太い破線で囲まれた領域)における引き出し線18aの平面パターンについて詳述する。引き出し線18bについても引き出し線18aと同様に形成されているため、引き出し線18bについての説明は省略する。
シール62の下において、引き出し線18aaは、ゲート層に設けられ、引き出し線18abは、ソース層に設けられており、引き出し線18abは、引き出し線18aaに部分的に重なるように配置されている。図2~4に示すように、各引き出し線18aa、18abは、左右方向(上記第1方向に対応する方向。以下、延在方向とも言う。)に延在しており、平面視において蛇行した状態で配置されている。延在方向は、アレイ基板10のエッジ10aと実質的に平行である。複数の引き出し線18aaは、互いに実質的に平行となるように、延在方向に直交する方向(上記第2方向に対応する方向)に並んで配置され、複数の引き出し線18abは、互いに実質的に平行となるように、延在方向に直交する方向に並んで配置されている。
また、各引き出し線18aa、18abは、平面視において波形状に形成されている。より詳細には、各引き出し線18aa、18abは、平面視において台形波状に形成されており、延在方向に平行な複数の平坦部と、延在方向に対して斜めに延在する複数の傾斜部とを有している。
また、引き出し線18aaに対する引き出し線18abの位置が周期的に変化している。より詳細には、各引き出し線18aaは、平面視において、引き出し線18abの一方の側方(図2では上側)に位置する複数の部分41a(上記第3部分に対応する部分)と、引き出し線18abの他方の側方(図2では下側)に位置する複数の部分41b(上記第4部分に対応する部分)とを有し、部分41a、41bは、延在方向において、交互に配置されている。また、各引き出し線18abは、平面視において、引き出し線18aaの一方の側方(図2では上側)に位置する複数の部分42a(上記第5部分に対応する部分)と、引き出し線18aaの他方の側方(図2では下側)に位置する複数の部分42b(上記第6部分に対応する部分)とを有し、部分42a、42bは、延在方向において、交互に配置されている。このように、部分41a及び42aは、それぞれ、引き出し線18ab及び18aaから上側にはみ出すように配置されており、部分41b及び42bは、それぞれ、引き出し線18ab及び18aaから下側にはみ出すように配置されている。また、引き出し線18aaと引き出し線18abは、延在方向に平行な軸を中心にして一方を180°回転すると他方に完全に重なる関係にある。
各引き出し線18aa、18abの幅は特に限定されず、適宜設定することができるが、例えば、図3及び4に示すように、3μmに設定してもよい。引き出し線18aa間の各々の間隔と、引き出し線18ab間の各々の間隔とは特に限定されず、適宜設定することができるが、例えば、図3及び4に示すように、5μmに設定してもよい。平坦部間において、光透過部の幅は特に限定されず、適宜設定することができるが、例えば、図2に示すように、3μmに設定してもよい。引き出し線18abの平坦部と、引き出し線18aaの平坦部とが互いに重なり合う領域の幅は特に限定されず、適宜設定することができるが、例えば、図2に示すように、1.5μmに設定してもよい。平坦部の長さは特に限定されず、適宜設定することができるが、例えば、図3及び4に示すように、30μmに設定してもよい。また、平坦部を形成せずに、各引き出し線18aa、18abを平面視において三角波状に形成してもよい。延在方向と、傾斜部とのなす角は特に限定されず、適宜設定することができるが、例えば、図3及び4に示すように、略3°に設定してもよい。
次に、図5を参照して、液晶パネル1の断面構造について詳述する。
図5に示すように、アレイ基板10は、ガラス基板、プラスチック基板等の透明な絶縁基板11を有している。絶縁基板11上にはゲート層が形成されており、引き出し線18abの一部、引き出し線18bbの一部、ゲートバスライン13、コモンバスライン17、及び入力配線は、ゲート層に設けられている。また、図1に示したように、共通幹配線16の引き出し線18a、18bに交差する部分(以下、下層部とも言う。)16aもゲート層に設けられている。ゲート層は、モリブデン(Mo)、チタン(Ti)、アルミニウム(Al)、銅(Cu)、これらの合金等の材料を含む導電膜から形成されている。ゲート層は、これらの導電膜の積層膜から形成されてもよい。
ゲート層上には、ゲート絶縁膜31が形成されている。ゲート絶縁膜31は、窒化シリコン(SiNx)、酸化シリコン等の無機絶縁材料を含む絶縁膜から形成されている。ゲート絶縁膜31は、これらの絶縁膜の積層膜を用いて形成されてもよい。
ゲート絶縁膜31上には、半導体層(図示せず)が形成されている。半導体層の材料としては、例えば、シリコン等の14属元素の半導体、酸化物半導体等が挙げられるが、なかでも酸化物半導体が好適である。酸化物半導体は、インジウム(In)、ガリウム(Ga)、亜鉛(Zn)、アルミニウム(Al)及びシリコン(Si)からなる群より選ばれる少なくとも一種の元素と、酸素(O)とを含むことが好ましく、In、Ga、Zn及びOを含むことがより好ましい。酸化物半導体を用いた場合は、アモルファスシリコンを用いた場合に比べて、TFTの移動度を高くすることができる。そのため、精細度が高くなったとしても、すなわち、サブ画素(又は画素)当たりのTFTのオン時間が短くなったとしても、液晶層に充分に電圧を印可することができる。また、酸化物半導体を用いた場合は、アモルファスシリコンを用いた場合に比べて、TFTのオフ状態でのリーク電流を減少することができる。そのため、高精細度の場合もそうでない場合も、低周波駆動、停止期間を設ける駆動等の駆動を採用でき、その結果、消費電力を低減することができる。半導体層の結晶性は特に限定されず、半導体層は、単結晶、多結晶、非晶質、又は、微結晶であってもよく、これらの2種以上の結晶構造を含んでもよい。
ゲート絶縁膜31及び半導体層上にはソース層が形成されており、引き出し線18aa、18ba、ソースバスライン12a、12b及びTFTのドレイン電極(図示せず)は、ソース層に設けられている。また、図1に示したように、共通幹配線16の下層部16a以外の部分であって、引き出し線18cに交差する部分(以下、上層部とも言う。)16bもソース層に設けられている。ソース層は、Mo、Ti、Al、Cu、これらの合金等の材料を含む導電膜から形成されている。ソース層は、これらの導電膜の積層膜から形成されてもよい。
ソース層及び画素電極上には、層間絶縁膜32が形成されている。層間絶縁膜32は、無機絶縁膜32aと、無機絶縁膜32a上に積層された有機絶縁膜32bとを含んでいる。無機絶縁膜32aの材料としては、例えば、窒化シリコン(SiNx)、酸化シリコン等の無機絶縁材料が挙げられる。有機絶縁膜32bの材料としては、例えば、感光性アクリル樹脂等の感光性樹脂が挙げられる。層間絶縁膜32は、有機絶縁膜32bを含んでいなくてもよい。
画素電極は、層間絶縁膜32上に形成されており、層間絶縁膜32を貫通するコンタクトホール(図示せず)を通してドレイン電極に接続されている。画素電極の材料としては、例えば、インジウム酸化スズ(ITO:Indium Tin Oxide)、酸化インジウム亜鉛(IZO:Indium Zinc Oxide)等の透明導電材料が挙げられる。なお、画素電極は、ゲート絶縁膜31上に形成される場合もある。この場合、画素電極は、その一部がドレイン電極上に重畳することによってドレイン電極に接続される。
図2及び5に示すように、シール62の下において、引き出し線18bは、引き出し線18aに部分的に重なっている。
図1に示したように、共通幹配線16の下層部16a及び上層部16bは、層間絶縁膜32上に設けられた透明導電部材(図示せず)を介して互いに接続されている。より詳細には、透明導電部材は、ゲート絶縁膜31及び層間絶縁膜32を貫通するコンタクトホール37を通して下層部16aに接続され、層間絶縁膜32を貫通するコンタクトホール38を通して上層部16bに接続されている。
図5に示すように、対向基板50は、ガラス基板、プラスチック基板等の透明な絶縁基板51と、遮光部材として機能するブラックマトリクス(BM)52と、複数色のカラーフィルタ(図示せず)と、複数の柱状のスペーサ(図示せず)とを有している。BM52は、額縁領域8と、バスラインに対向する領域とを遮光するように形成されている。各カラーフィルタは、表示領域7内に設けられ、BM52で区画された領域、すなわち、BM52の開口を覆うように形成されている。対向基板50は、全てのカラーフィルタを覆うオーバーコート膜を有していてもよい。柱状のスペーサは、BM52上の遮光領域内に配置されている。
なお、本実施形態において、液晶モードは特に限定されないが、TN(Twisted Nematic)モード、VA(Vertical Alignment)モード、MVA(Multi-domein VA)モード等の縦電界を利用する液晶モードの場合、対向基板50は、通常、BM52及びカラーフィルタ上に、共通信号が印加される対向電極を有する。
本実施形態では、シール62に重なる領域内において、引き出し線18aa、18baは、ソース層に設けられており、引き出し線18ab、18bbは、ゲート層に設けられており、引き出し線18ab及び18bbは、それぞれ、引き出し線18aa及び18baに部分的に重なっている。したがって、光透過領域を充分に確保することができる。
また、部分41a、41bは、延在方向において、交互に配置されており、部分42a、42bは、延在方向において、交互に配置されている。また、引き出し線18bについても、引き出し線18aと同様に形成されている。そのため、ゲート層及び/又はソース層のアライメントずれが発生し、部分41a及び41bの一方の面積が減少したとしても、他方の面積が増加する。部分42a、42bについても同様のことが言える。したがって、設計通りに作製された標準品に比べて寄生容量がより大きい製品が作製されるのを防止でき、また、製品による特性値(例えば、光透過領域の面積、寄生容量の大きさ等)のばらつきを小さくすることができる。なお、延在方向と全く同じ方向にアライメントがずれた場合以外であれば、アライメントずれの方向に関わらずこれらの効果を奏することができる。
また、引き出し線18aa及び18abの各々が蛇行した状態で配置されているため、本実施形態は、後述する実施形態2に比べて、寄生容量をより小さくすることができる。
更に、各引き出し線18aa、18abは、平面視において波形状に形成されている。そのため、アレイ基板の検査工程において、隣接する同一パターン同士を比較するダイツーダイ比較検査を用いて、引き出し線18aa、18abの欠陥(例えば、断線不良、リーク不良等)の有無を検査することができる。また、各引き出し線18aa、18abは、同じ形状(繰り返し単位)が繰り返される形状(繰り返し形状)に形成されることがより好ましい。これにより、最小の繰り返し単位ごとに、又は、複数の繰り返し単位ごとに、ダイツーダイ比較検査を効率的に行うことができる。
そして、各引き出し線18aa及び18abは、平面視において台形波状に形成され、平坦部を有する。そのため、本実施形態は、後述する実施形態2、5に比べて、各引き出し線が折れ曲がる回数を少なくすることができ、より大きな光透過領域を確保することができる。このパターンは、アレイ基板のエッジに沿う引き出し線部分のように、伸びる距離が長い引き出し線部分に好適である。
(実施形態2)
図6を参照して、実施形態2の表示装置について説明する。
本実施形態では、シールの下における引き出し線の平面パターンが異なることを除いて、実施形態1と実質的に同じである。したがって、本実施形態では、本実施形態に特有の特徴について主に説明し、実施形態1と重複する内容については説明を省略する。
図6に示すように、本実施形態の表示装置は、引き出し線18aa、18baに対応する引き出し線118aと、引き出し線18ab、18bbに対応する引き出し線118bとを有している。シール(図示せず)の下において、引き出し線118aは、ゲート層に設けられ、引き出し線118bは、ソース層に設けられており、引き出し線118bは、引き出し線118aに部分的に重なっている。したがって、光透過領域を充分に確保することができる。
また、引き出し線118bは、三角波状に形成され、ジグザグに蛇行した状態で配置されているが、引き出し線118aは、直線状に形成されている。各引き出し線118bは、延在方向に平行な平坦部を有さず、延在方向に対して斜めに延在する複数の傾斜部を有している。反対に、引き出し線118aが三角波状に形成され、引き出し線118bが直線状に形成されてもよい。
また、引き出し線118aに対する引き出し線118bの位置が周期的に変化している。より詳細には、引き出し線118aは、平面視において、引き出し線118bの一方の側方(図6では上側)に位置する複数の部分141a(上記第3部分に対応する部分)と、引き出し線118bの他方の側方(図6では下側)に位置する複数の部分141b(上記第4部分に対応する部分)とを有し、部分141a、141bは、延在方向において、交互に配置されている。また、引き出し線118bは、平面視において、引き出し線118aの一方の側方(図6では上側)に位置する複数の部分142a(上記第5部分に対応する部分)と、引き出し線118aの他方の側方(図6では下側)に位置する複数の部分142b(上記第6部分に対応する部分)とを有し、部分142a、142bは、延在方向において、交互に配置されている。したがって、実施形態1と同様に、設計通りに作製された標準品に比べて寄生容量がより大きい製品が作製されるのを防止でき、また、製品による特性値(例えば、光透過領域の面積、寄生容量の大きさ等)のばらつきを小さくすることができる。
(実施形態1、2の効果の検証)
ここで、図7及び8を参照して、実施形態1、2の効果を検証した結果について説明する。図7及び8に、実施形態1、2及び比較形態1~3に係る引き出し線の平面パターンと、各パターンについて重なり面積及び光透過部面積を計測した結果とを示す。
比較形態1に係るパターンでは、ゲート層に設けられた引き出し線と、ソース層に設けられた引き出し線とがともに直線状に形成され、ソース層に設けられた引き出し線がゲート層に設けられた引き出し線に完全に重なっている。
比較形態2に係るパターンでは、ゲート層に設けられた引き出し線と、ソース層に設けられた引き出し線とがともに直線状に形成され、ソース層に設けられた引き出し線がゲート層に設けられた引き出し線に部分的に重なっている。
比較形態3に係るパターンでは、ゲート層に設けられた引き出し線がジグザグに形成され、ソース層に設けられた引き出し線が直線状に形成されている。ゲート層の引き出し線は、ソース層の引き出し線の右側に位置する部分を有するが、左側に位置する部分を有していない。また、ソース層の引き出し線は、ゲート層の引き出し線の左側に位置する部分を有するが、右側に位置する部分を有していない。
実施形態1に係るパターンでは、ゲート層に設けられた引き出し線と、ソース層に設けられた引き出し線とがともにジグザグに形成されている。実施形態2に係るパターンでは、ソース層に設けられた引き出し線がジグザグに形成され、ゲート層に設けられた引き出し線が直線状に形成されている。実施形態1、2では、ゲート層の引き出し線に対するソース層の引き出し線の位置が周期的に変化している。
各パターンにおいて、各引き出し線の幅は、3μmに設定し、同じ層に設けられた引き出し線間の間隔は、3μmに設定した。図7及び8中、重なり面積は、ゲート層の引き出し線と、ソース層の引き出し線とが互いに重なる領域の面積を示し、光透過部面積は、いずれの引き出し線も存在しない領域の面積を示す。ゲート層の引き出し線及びソース層の引き出し線によって形成される容量(寄生容量)の大きさは、重なり面積の大きさに比例する。
まず、図7及び8に図示された状態の各パターンについて重なり面積及び光透過部面積を計測した(Typの列を参照。)。この結果は、設計通りに作製された標準品における結果に相当する。そして、図7及び8に図示された状態からゲート層の引き出し線又はソース層の引き出し線を図7及び8の左右方向に所定の距離(アライメントズレ量の欄に記載の値)だけ移動させたパターンについて重なり面積及び光透過部面積を計測した。この結果は、アレイ基板を製造する際のフォトリソ工程においてゲート層及び/又はソース層のアライメントが設計通りにいかなかった製品における結果に相当する。
その結果、比較形態1に係るパターンでは、光透過部の面積は充分確保できるが、寄生容量が大きいため消費電力が大きくなることが分かった。
比較形態2、3に係るパターンでは、寄生容量を小さくでき、また、光透過部の面積を確保することができる。しかしながら、アライメントがずれた時の重なり面積及び光透過部面積の変化が大きいことが分かった。また、標準品に比べて寄生容量がより大きい製品が作製される可能性がある。例えば、重なり面積=135μmの標準品が不良品でなく、重なり面積=155μmの製品が不良品である場合、比較形態2、3ではアライメントずれに起因する不良品が発生する可能性がある。
実施形態1、2に係るパターンでは、光透過部の面積を確保できる。更に、アライメントがずれた時の重なり面積及び光透過部面積の変化も小さいことが分かった。また、アライメントがずれたとしても、標準品に比べて寄生容量がより大きい製品が作製されることがない。そのため、重なり面積=135μmの標準品が不良品でない場合、実施形態1、2ではアライメントずれに起因する不良品が発生しない。
更に、図19に示したパターンに比べて、実施形態1、2に係るパターンは、シール検査を実施しやすいという利点も有する。シール検査では、通常、シールの位置及び幅が適正であるか、シールが途切れていないか、シール材が充分に硬化しているか等をルーペ、顕微鏡等の観察機器で検査する。
そして、実施形態1に係るパターンは、実施形態2に係るパターンに比べて容量をより小さくすることができるので、実施形態1は、実施形態2よりも低消費電力化に有利であることが分かった。
(実施形態3)
図9を参照して、実施形態3の表示装置について説明する。
本実施形態では、上述の特徴的な引き出し線のパターンをソースバスライン用の引き出し線ではなく、ゲートバスライン用の引き出し線に適用している。なお、本実施形態では、本実施形態に特有の特徴について主に説明し、実施形態1と重複する内容については説明を省略する。
本実施形態の表示装置に含まれる液晶パネル201は、表示部202を含み、表示部202には、複数の画素203が配置されている。各画素203は、複数色(例えば、赤、緑及び青の3色)の横長のサブ画素204から構成されている。
液晶パネル201は、アレイ基板210と、対向基板250と、シール262と、ソースドライバ及びゲートドライバとして機能するドライバチップ205とを有している。また、液晶パネル201、アレイ基板210及び対向基板250は、表示部202に対応する領域(表示領域)207と、表示領域207の周囲の領域(額縁領域)208とを含んでいる。
アレイ基板210は、少なくとも2m本のソースバスライン212と、少なくとも4n本のゲートバスライン213a、213bと、少なくとも4n本のコモンバスライン217と、少なくとも2n本の引き出し線218aと、少なくとも2n本の引き出し線218bと、少なくとも2m本の引き出し線218cと、ゲート層に設けられた共通幹配線216とを有している。各ソースバスライン212は、対応する引き出し線218cに接続されている。図9中の太い二点鎖線で囲まれた領にフレキシブル基板が実装されている。
ゲートバスライン213a及び213bは、交互に配置されており、引き出し線218a及び218bは、それぞれ、表示領域207の右側及び左側に配置されている。各ゲートバスライン213aは、対応する引き出し線218aに接続されている。各引き出し線218aは、対応するゲートバスラインからアレイ基板210のエッジ210aに向かって延伸された後、エッジ210aに沿って張り出し領域に向かって延伸されている。各ゲートバスライン213bは、対応する引き出し線218bに接続されている。各引き出し線218bは、対応するゲートバスラインからアレイ基板210のエッジ210bに向かって延伸された後、エッジ210bに沿って張り出し領域に向かって延伸されている。各引き出し線218a、218bの少なくとも一部は、シール262に覆われている。
ドライバチップから最も遠いゲートバスラインを1番目のゲートバスラインとすると、引き出し線218aは、4n-3番目のゲートバスラインに接続された引き出し線218aaと、4n-1番目のゲートバスラインに接続された引き出し線218abとを含んでいる。他方、引き出し線218bは、4n-2番目のゲートバスラインに接続された引き出し線218baと、4n番目のゲートバスラインに接続された引き出し線218bbとを含んでいる。
各引き出し線218aa、218baの少なくとも一部は、ソース層に設けられており、好ましくは、各引き出し線218aa、218baのほとんど全部は、ソース層に設けられている。他方、各引き出し線218ab、218bbの少なくとも一部は、ゲート層に設けられている。好ましくは、各引き出し線218ab、218bbは、共通幹配線216の外側の部分(以下、外側部とも言う。)と、共通幹配線216に交差する部分(以下、交差部とも言う。)と、交差部及び対応するゲートバスラインの間の部分(以下、接続部とも言う。)とを含み、外側部は、ゲート層に設けられており、交差部は、ソース層に設けられており、接続部は、ゲート層に設けられており、外側部及び交差部は、コンタクトホールを通して互いに接続されており、交差部及び接続部は、コンタクトホールを通して互いに接続されている。
また、引き出し線218cは、ソース層に設けられた引き出し線と、ゲート層に設けられた引き出し線とを含み、これらは交互に配置されている。
本実施形態において、引き出し線218a、218bは、シール262の下において、実施形態1の引き出し線18a、18bと同様の平面パターンを有している。したがって、本実施形態においても、実施形態1と同様の効果を奏することができる。
(実施形態4)
図10を参照して、実施形態4の表示装置について説明する。
本実施形態では、上述の特徴的な引き出し線のパターンをゲート層及びソース層ではなく、他の導電層に設けている。なお、本実施形態では、本実施形態に特有の特徴について主に説明し、実施形態1と重複する内容については説明を省略する。
本実施形態の表示装置は、水平配向モードの液晶ディスプレイの一種であるフリンジフィールドスイッチング(FFS:Fringe Field Switching)方式の液晶ディスプレイである。水平配向モードでは、誘電率異方性が正又は負の液晶分子に対して基板面に水平方向(平行な方向)の電界(横電界)を印加して該液晶分子の配向を制御する。
本実施形態の表示装置に含まれる液晶パネル301は、表示部302を含み、図10に示すように、液晶パネル301は、アレイ基板310と、対向基板350と、シール362と、アレイ基板310の液晶層側の表面上に設けられた水平配向膜(図示せず)と、対向基板350の液晶層側の表面上に設けられた水平配向膜(図示せず)と、ソースドライバ及びゲートドライバとして機能するドライバチップ305とを有している。また、液晶パネル301、アレイ基板310及び対向基板350は、表示部302に対応する領域(表示領域)307と、表示領域307の周囲の領域(額縁領域)308とを含んでいる。
アレイ基板310は、全てのサブ画素領域、すなわち表示領域307を覆うように形成された透明な共通電極315と、少なくとも4m本のソースバスライン312a、312bと、少なくとも2n本のゲートバスライン313と、少なくとも2n本のコモンバスライン317と、少なくとも2m本の引き出し線318aと、少なくとも2m本の引き出し線318bと、少なくとも2n本の引き出し線318cと、共通幹配線316とを有している。各ゲートバスライン313は、対応する引き出し線318cに接続されている。図10中の太い二点鎖線で囲まれた領域にフレキシブル基板が実装されている。
共通電極315には、各サブ画素領域内において、互いに平行なスリット(細長い開口、図示せず)が形成されている。共通電極315は、額縁領域308内において、共通幹配線316上に形成されたコンタクトホール336を通して共通幹配線316に接続されており、共通電極315には、共通幹配線316から共通信号が印加される。
また、コモンバスライン317は、共通電極315の直上又は直下に設けられており、共通電極315に直に接することによって、共通電極315に接続されている。コモンバスライン317は、共通電極315の抵抗を低減して、シャドーイング等の表示不良を抑制するために設けられている。
ドライバチップ305から最も遠いソースバスラインを1番目のソースバスラインとすると、引き出し線318aは、4m-3番目のソースバスラインに接続された引き出し線318aaと、4m-1番目のソースバスラインに接続された引き出し線318abとを含んでいる。他方、引き出し線318bは、4m-2番目のソースバスラインに接続された引き出し線318baと、4m番目のソースバスラインに接続された引き出し線318bbとを含んでいる。
各引き出し線318aa、318baの少なくとも一部は、コモンバスライン317を含む導電層(以下、コモン層とも言う。)に設けられている。好ましくは、各引き出し線318aa、318baは、共通幹配線316の外側に位置し、かつ、コモン層に設けられた部分と、該部分及び対応するソースバスラインの間に位置し、かつ、ソース層に設けられた部分とを含み、これらの部分は、コンタクトホールを通して互いに接続されている。他方、各引き出し線318ab、318bbの少なくとも一部は、ゲート層に設けられている。好ましくは、各引き出し線318ab、318bbは、共通幹配線316の外側に位置し、かつ、ゲート層に設けられた部分と、該部分及び対応するソースバスラインの間に位置し、かつ、ソース層に設けられた部分とを含み、これらの部分は、コンタクトホールを通して互いに接続されている。
また、引き出し線318cは、コモン層に設けられた引き出し線と、ゲート層に設けられた引き出し線とを含み、これらは交互に配置されている。
図11を参照して、シール362が存在する領域(図10中の太い破線で囲まれた領域)における引き出し線318aの平面パターンについて詳述する。引き出し線318bについても引き出し線318aと同様に形成されているため、引き出し線318bについての説明は省略する。
シール362の下において、引き出し線318aaは、ゲート層に設けられ、引き出し線318abは、コモン層に設けられている。図11に示すように、各引き出し線318aa、318abは、左右方向(上記第1方向に対応する方向。以下、延在方向とも言う。)に延在しており、平面視において蛇行した状態で配置されている。複数の引き出し線318aaは、互いに実質的に平行となるように、延在方向に直交する方向(上記第2方向に対応する方向)に並んで配置され、複数の引き出し線318abは、互いに実質的に平行となるように、延在方向に直交する方向に並んで配置されている。
また、各引き出し線318aa、318ab、平面視において台形波状に形成されており、延在方向に平行な複数の平坦部と、延在方向に対して斜めに延在する複数の傾斜部とを有している。
また、引き出し線318aaに対する引き出し線318abの位置が周期的に変化している。
平坦部間において、光透過部の幅は特に限定されず、適宜設定することができるが、例えば、図11に示すように、3μmに設定してもよい。引き出し線318abの平坦部と、引き出し線318aaの平坦部とが互いに重なり合う領域の幅は特に限定されず、適宜設定することができるが、例えば、図11に示すように、1.5μmに設定してもよい。
本実施形態では、シール362の下において、引き出し線318abは、引き出し線318aaに部分的に重なっている。また、引き出し線318aa、318abは各々、平面視において蛇行した状態で配置されている。更に、引き出し線318aに対する引き出し線318bの位置が周期的に変化している。したがって、本実施形態においても、実施形態1において説明した効果を奏することができる。
次に、図12を参照して、液晶パネル301の断面構造について詳述する。
図12に示すように、アレイ基板310は、透明な絶縁基板311を有している。絶縁基板311上にはゲート層が形成されており、引き出し線318abの一部、引き出し線318bbの一部及びゲートバスライン313は、ゲート層に設けられている。
ゲート層上には、ゲート絶縁膜331が形成されている。
ゲート絶縁膜331上には、半導体層(図示せず)が形成されている。
ゲート絶縁膜331及び半導体層上にはソース層が形成されており、各引き出し線の一部、ソースバスライン312a、312b及びTFTのドレイン電極(図示せず)は、ソース層に設けられている。
ソース層上には、層間絶縁膜332が形成されている。層間絶縁膜332は、無機絶縁膜332aと、無機絶縁膜332a上に積層された有機絶縁膜332bとを含む。層間絶縁膜332は、有機絶縁膜332bを含んでいなくてもよい。
層間絶縁膜332上には、画素電極(図示せず)が形成されており、層間絶縁膜332を貫通するコンタクトホール(図示せず)を通してドレイン電極に接続されている。なお、画素電極は、ゲート絶縁膜331上に形成される場合もある。この場合、画素電極は、その一部がドレイン電極上に重畳することによってドレイン電極に接続される。
画素電極上には、層間絶縁膜334が形成されている。層間絶縁膜334の材料としては、例えば、窒化シリコン(SiNx)、酸化シリコン等の無機絶縁材料が挙げられる。
共通電極315及びコモン層は、層間絶縁膜334上に設けられている。引き出し線318aaの少なくとも一部、引き出し線318baの少なくとも一部及びコモンバスライン317は、コモン層に設けられている。共通電極315の材料としては、例えば、ITO、IZO等の透明導電材料が挙げられる。コモン層は、Mo、Ti、Al、Cu、これらの合金等の材料を含む導電膜から形成されている。コモン層は、これらの導電膜の積層膜から形成されてもよい。
共通電極315及びコモン層の配置場所は、画素電極の配置場所と入れ替わってもよい。この場合、各サブ画素領域内の互いに平行なスリットは、共通電極315ではなく、画素電極に形成される。
本実施形態では、シール362の下において、引き出し線318aと引き出し線318bとの間に、ゲート絶縁膜331に加えて少なくとも層間絶縁膜332(好ましくは層間絶縁膜332及び334)が配置されている。したがって、実施形態1に比べて、寄生容量をより小さくすることができる。
以下、本実施形態の変形例について説明する。
ゲート層に設けられた引き出し線は、ソース層に設けられてもよい。
特にシール362に重ならない領域内には、ゲート層、ソース層及びコモン層にそれぞれ設けられた3種類の引き出し線が配置されてもよい。
本実施形態のように、FFS方式等の横電界の表示方式においては、コモン層に設けられた引き出し線は、コモン層の代わりに、共通電極を含む導電層に設けられてもよい。この場合、共通電極を含む導電層は、Mo等の材料を含む導電膜から形成されることが好ましい。また、この場合は、コモンバスラインを省略してもよい。
本実施形態の表示装置は、反射型の液晶ディスプレイ、又は、有機ELディスプレイであってもよく、コモン層に設けられた引き出し線は、画素電極を含む導電層に設けられてもよい。この場合、画素電極を含む導電層は、Al、銀(Ag)等の材料を含む導電膜から形成されることが好ましい。
以下、各実施形態における変形例について説明する。
図13~18に示す変形例は、シールの下における引き出し線の平面パターンが異なることを除いて、各実施形態と実質的に同じである。
図13に示すように、各実施形態の表示装置は、引き出し線418a、418bを有してもよい。シール(図示せず)の下において、引き出し線418aは、より下層の導電層に設けられており、引き出し線418bは、より上層の導電層に設けられている。各引き出し線418a、418bは、左右方向(上記第1方向に対応する方向。以下、延在方向とも言う。)に延在しており、平面視において蛇行した状態で配置されている。
各引き出し線418a、418bは、平面視において三角波状に形成されている。各引き出し線418a、418bは、延在方向に平行な平坦部を有さず、延在方向に対して斜めに延在する複数の傾斜部を有している。各引き出し線の折れ曲がる角度は特に限定されず、適宜設定することができるが、例えば、図14に示すように、略174°に設定してもよい。
各引き出し線418a、418bは、平面視において三角波状に形成され、平坦部を有さないため、本変形例は、図2に示した場合に比べて、折れ曲がる回数を多くすることができ、また、引き出し線418aに対する引き出し線418bの位置の変化の周期をより小さくすることができる。その結果、アライメントずれに起因する製品による特性値のばらつきをより効果的に小さくすることができる。このパターンは、シールのコーナー部近傍の引き出し線部分のように、同じ延在方向に伸びる距離が短く、かつ、多段階に折れ曲がる引き出し線部分に好適である。なお、引き出し線が多段階に折れ曲がるとは、その延在方向が狭い領域内で度々変わることを意味する。
図15に示すように、各実施形態の表示装置は、引き出し線518a、518bを有してもよい。シール(図示せず)の下において、引き出し線518aは、より下層の導電層に設けられており、引き出し線518bは、より上層の導電層に設けられている。各引き出し線518a、518bは、左右方向(上記第1方向に対応する方向。以下、延在方向とも言う。)に延在しており、平面視において蛇行した状態で配置されている。
また、各引き出し線518a、518bは、平面視において台形波状に形成されており、延在方向に平行な複数の平坦部と、延在方向に対して斜めに延在する複数の傾斜部とを有している。
図2に示した場合では、互いに隣接する引き出し線18aa、18abは、平坦部において、互いに重なっていた。他方、本変形例では、引き出し線518aの平坦部は、それに隣接する引き出し線518bの平坦部に重なっていない。平坦部間の各隙間の大きさは特に限定されず、適宜設定することができるが、例えば、図15に示すように、0.5μmに設定してもよい。
図16に示すように、各実施形態の表示装置は、引き出し線618a、618bを有してもよい。シール(図示せず)の下において、引き出し線618aは、より下層の導電層に設けられており、引き出し線618bは、より上層の導電層に設けられている。各引き出し線618a、618bは、左右方向(上記第1方向に対応する方向。以下、延在方向とも言う。)に延在しており、平面視において蛇行した状態で配置されている。
また、各引き出し線618a、618bは、平面視において台形波状に形成されており、延在方向に平行な複数の平坦部と、延在方向に対して斜めに延在する複数の傾斜部とを有している。本変形例では、延在方向と、傾斜部とのなす角は、略12°に設定されている。
図17に示すように、各実施形態の表示装置は、引き出し線718a、718bを有してもよい。シール(図示せず)の下において、引き出し線718aは、より下層の導電層に設けられており、引き出し線718bは、より上層の導電層に設けられている。各引き出し線718a、718bは、左右方向(上記第1方向に対応する方向。以下、延在方向とも言う。)に延在しており、平面視において蛇行した状態で配置されている。
また、各引き出し線718a、718bは、平面視において台形波状に形成されており、延在方向に平行な複数の平坦部と、延在方向に対して斜めに延在する複数の傾斜部とを有している。本変形例では、延在方向と、傾斜部とのなす角は、略45°に設定されている。
本変形例のように、各引き出し線の折れ曲がる角度を大きくすくと、同じ導電層に設けられた引き出し線の傾斜部間の間隔が狭くなる。例えば、引き出し線718aの平坦部間の各間隔と、引き出し線718bの平坦部間の各間隔とを5μmに設定した場合、引き出し線718aの傾斜部間の各間隔と、引き出し線718bの傾斜部間の各間隔は、4.1μmと狭くなってしまう。
傾斜部間の間隔が小さくなるのを防止する観点からは、各実施形態の表示装置は、図18に示すように、引き出し線818a、818bを有してもよい。シール(図示せず)の下において、引き出し線818aは、より下層の導電層に設けられており、引き出し線818bは、より上層の導電層に設けられている。各引き出し線818a、818bは、左右方向(上記第1方向に対応する方向。以下、延在方向とも言う。)に延在しており、平面視において蛇行した状態で配置されている。
また、各引き出し線818a、818bは、平面視において台形波状に形成されており、延在方向に平行な複数の平坦部と、延在方向に対して斜めに延在する複数の傾斜部とを有している。
本変形例では、同じ導電層に設けられた複数の引き出し線において傾斜部の位置が徐々に変化しており、これにより、傾斜部間の間隔を確保している。また、各引き出し線は、長さが互いに異なる2種類の平坦部を含み、同じ導電層に設けられた複数の引き出し線において2種類の平坦部の長さの配分が異なっている。
ただし、各実施形態の表示装置においては、数百~数千本の引き出し線が形成されることが多いため、額縁領域が狭い場合は、本変形例をレイアウトできない場合もある。したがって、狭い領域に多数の引き出し線を効率的に配置し、各引き出し線の幅と、同じ層に設けられた引き出し線間の各間隔とが場所によって変化するのを効果的に抑制する観点からは、図17に示したように、同じ導電層に設けられた引き出し線に含まれる複数の平坦部の各々の一端は、同じ仮想線(直線)43上に位置し、他端は、同じ仮想線(直線)44上に位置し、仮想線43は、仮想線44と実質的に平行であることが好ましく、図16に示したように、延在方向と、各傾斜部とのなす角は、15°以下であることが好ましい。なお、仮想線43が仮想線44と実質的に平行であるとは、仮想線43の仮想線44に対するなす角が0.1°以下であることを意味し、0.03°以下であることが好ましい。
各実施形態において、引き出し線のパターンは、引き出し線の本数(解像度)、パネルサイズ、額縁領域の幅等に応じて適宜変形することができる。
また、各実施形態において、上述の特徴的な引き出し線のパターンは、少なくともシール形成部に形成されていればよく、シール形成部以外において、引き出し線のパターンは特に限定されない。例えば、上述の特徴的なパターンに図19に示したパターンを組み合わせてもよいし、上述の特徴的なパターンに1つの導電層(例えば、ゲート層又はソース層)のみに設けられた引き出し線のパターンを組み合わせてもよい。
また、各実施形態では、アレイ基板のエッジに沿って張り出し領域に延伸された引き出し線(例えば、引き出し線18a、18b等)が表示領域の上下又は左右に配置されていたが、表示領域の一側方(例えば上側、下側、右側又は左側)のみに配置されてもよい。例えば、実施形態1において、ソースバスラインに接続された引き出し線は全て、表示領域の上側に配置されてもよい。
また、各実施形態の表示装置は、モノクロ表示装置であってもよく、その場合は、各画素を複数のサブ画素に分割する必要はない。
また、各実施形態では、液晶ディスプレイについて主に説明したが、本発明に係る表示装置の種類は液晶ディスプレイに特に限定されない。例えば、マイクロカプセル型電気泳動方式の電子ペーパや、有機又は無機ELディスプレイ等であってもよい。
より詳細には、各実施形態の表示装置は、上記第1基板に対応し、一般的な有機EL素子を有する有機EL基板と、上記第2基板に対応し、有機EL基板に対向する対向基板と、有機EL基板及び対向基板の間に設けられたシールとを有する有機ELディスプレイであってもよい。一般的な有機EL素子は、水分や酸素等により劣化しやすい。そこで、有機EL素子の保護のために、対向基板及びシールを設け、有機EL基板及び対向基板の間を密閉している。ここで、シールの材料としては、例えば、フリットガラス等が挙げられる。更に、両基板の接着強度を向上する観点から、シールは、フリットガラスが硬化した部分と、樹脂が硬化した部分とを含んでもよい。この樹脂部分は、フリットガラス部分の内側及び外側(すなわち、表示領域側及び基板のエッジ側)のいずれか一方側又は両側に設けられる。樹脂の具体例としては、例えば、光硬化性及び/又は熱硬化性のエポキシ樹脂、光硬化性及び/又は熱硬化性のアクリル樹脂、このような樹脂を含む組成物等が挙げられる。
また、各実施形態に適用可能な液晶ディスプレイの表示方式も特に限定されず、適宜、設定することができる。例えば、TN(Twisted Nematic)方式、MVA(Multi-Domein Vertical Alignment)方式、櫛歯構造を各々有する共通電極及び画素電極を用いた面内スイッチング(IPS:In-Plane Switching)方式、TBA(Transverse Bend Alignment)方式等の表示方式であってもよい。なお、TBA方式においては、液晶層は、負の誘電率異方性を有するネマチック液晶分子を含み、該液晶分子は、電圧無印加時、垂直配向し、アレイ基板は、一対の電極(例えば、櫛歯構造を各々有する共通電極及び画素電極)を含み、該電極の間に発生する横電界によって液晶分子をベンド状に配向させる。なかでも、液晶ディスプレイの表示方式としては、アレイ基板が、透明な共通電極と、透明な画素電極と、両電極間の誘電体とを備え(以下、このような構造を透明Cs構造とも言う。)、これらの部材によって保持容量が形成される表示方式が好適であり、そのような表示方式としては、例えば、透明Cs構造を備えたCPA(Continuous Pinwheel Alignment)方式が挙げられる。なお、透明Cs構造を備えたCPA方式においては、液晶層は、負の誘電率異方性を有するネマチック液晶分子を含み、該液晶分子は、電圧無印加時、垂直配向し、アレイ基板は、透明な共通電極と、該共通電極上の層間絶縁膜と、該層間絶縁膜上の透明な画素電極とを備え、対向基板は、画素電極に対向する透明な対向電極と、該対向電極上に設けられた点状の突起(リベット)とを備え、該画素電極と該対向電極との間に発生する縦電界によって突起を中心に液晶分子を放射状に配向させる。なお、点状の突起(リベット)を形成する代わりに、対向電極に円形、十字型、多角形等の形状の開口を形成することによって、該開口を中心に液晶分子を放射状に配向させることもできる。
また、各実施形態では、透過型の液晶ディスプレイについて説明したが、各液晶ディスプレイの液晶パネルは、外光を反射することで表示を行う反射表示部を備えていてもよい。
更に、上述した実施形態は、本発明の要旨を逸脱しない範囲において、適宜組み合わされてもよい。また、各実施形態の変形例は、他の実施形態に組み合わされてもよい。
1、201、301:液晶パネル
2、202、302:表示部
3、203:画素
4、204:サブ画素
5、205、305:ドライバチップ
7、207、307:表示領域
8、208、308:額縁領域
10、210、310:アクティブマトリクス基板(アレイ基板)
10a、10b、210a、210b:エッジ
11、51、311:絶縁基板
12a、12b、212、312a、312b:ソースバスライン
13、213a、213b、313:ゲートバスライン
315:共通電極
16、216、316:共通幹配線
16a:下層部
16b:上層部
17、217、317:コモンバスライン
18a、18aa、18ab、18b、18ba、18bb、18c、118a、118b、218a、218aa、218ab、218b、218ba、218bb、218c、318a、318aa、318ab、318b、318ba、318bb、318c、418a、418b、518a、518b、618a、618b、718a、718b、818a、818b:引き出し線
25:入力配線
26、27a、27b、28、29、30:端子
31、331:ゲート絶縁膜
32、332、334:層間絶縁膜
32a、332a:無機絶縁膜
32b、332b:有機絶縁膜
37、38、336:コンタクトホール
41a、41b、42a、42b、141a、141b、142a、142b:部分
43、44:仮想線
50、250、350:対向基板
52:ブラックマトリクス(BM)
62、262、362:シール

Claims (7)

  1. 表示部と、
    前記表示部内に配列された複数の画素と、
    第1基板と、
    前記第1基板に対向する第2基板と、
    前記第1基板及び前記第2基板の間に設けられたシールとを備える表示装置であって、
    前記第1基板は、絶縁基板と、
    前記絶縁基板上に設けられた複数の導電層と、
    前記表示部に対応する領域内に設けられた複数のバスラインと、
    前記領域外に設けられ、対応するバスラインに各々接続された複数の引き出し線とを含み、
    前記複数の引き出し線は、第1引き出し線及び第2引き出し線を含み、
    前記第1引き出し線及び前記第2引き出し線は、それぞれ、前記シールの下に第1部分及び第2部分を含み、
    前記第1及び第2部分は、前記複数の導電層の内で互いに異なる層に設けられ、平面視において第1方向に延在し、
    前記第1及び第2部分の一方は、前記第1及び第2部分の他方に部分的に重なり、
    前記第1部分は、平面視において、前記第2部分の一方の側方に位置する1以上の第3部分と、前記第2部分の他方の側方に位置する1以上の第4部分とを含み、
    前記1以上の第3部分及び前記1以上の第4部分は、前記第1方向において交互に配置され、
    前記第2部分は、平面視において、前記第1部分の一方の側方に位置する1以上の第5部分と、前記第1部分の他方の側方に位置する1以上の第6部分とを含み、
    前記1以上の第5部分及び前記1以上の第6部分は、前記第1方向において交互に配置される表示装置。
  2. 前記第1及び第2部分は各々、平面視において蛇行した状態で配置される請求項1記載の表示装置。
  3. 前記第1基板は、前記第1部分が設けられた導電層と、前記第2部分が設けられた導電層との間に、2以上の絶縁膜を含む請求項1又は2記載の表示装置。
  4. 前記第1及び第2部分の前記少なくとも一方は、平面視において波形状に形成される請求項1~3のいずれかに記載の表示装置。
  5. 前記第1及び第2部分の前記少なくとも一方は、平面視において台形波状に形成される請求項4記載の表示装置。
  6. 前記複数の引き出し線は、前記第1引き出し線を複数含み、
    前記複数の第1引き出し線に含まれる複数の第1部分は、前記第1方向に直交する第2方向に並んで配置され、
    前記複数の第1部分は各々、平面視において台形波状に形成され、前記第1方向に平行な平坦部と、前記第1方向に対して斜めに延在する傾斜部とを含み、
    前記複数の第1部分に含まれる複数の平坦部の各々の一端は、同じ第1仮想線上に位置し、
    前記複数の平坦部の各々の他端は、同じ第2仮想線上に位置し、
    前記第1仮想線は、前記第2仮想線と実質的に平行であり、
    前記第1方向と、前記複数の第1部分に含まれる複数の傾斜部とのなす角は各々、15°以下である請求項1~5のいずれかに記載の表示装置。
  7. 前記第1及び第2部分の前記少なくとも一方は、平面視において三角波状に形成される請求項4記載の表示装置。
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