WO2009101878A1 - パターン形成方法、半導体製造装置及び記憶媒体 - Google Patents

パターン形成方法、半導体製造装置及び記憶媒体 Download PDF

Info

Publication number
WO2009101878A1
WO2009101878A1 PCT/JP2009/051802 JP2009051802W WO2009101878A1 WO 2009101878 A1 WO2009101878 A1 WO 2009101878A1 JP 2009051802 W JP2009051802 W JP 2009051802W WO 2009101878 A1 WO2009101878 A1 WO 2009101878A1
Authority
WO
WIPO (PCT)
Prior art keywords
film
pattern
width
mask
line
Prior art date
Application number
PCT/JP2009/051802
Other languages
English (en)
French (fr)
Inventor
Akitake Tamura
Teruyuki Hayashi
Kaoru Fujihara
Original Assignee
Tokyo Electron Limited
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Tokyo Electron Limited filed Critical Tokyo Electron Limited
Publication of WO2009101878A1 publication Critical patent/WO2009101878A1/ja

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31144—Etching the insulating layers by chemical or physical means using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/0337—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment

Definitions

  • the present invention relates to a pattern forming method, a semiconductor manufacturing apparatus, and a storage medium storing a computer program that causes the semiconductor apparatus to execute the pattern method.
  • a multilayered fine wiring structure is formed on a semiconductor wafer (hereinafter referred to as a wafer) that is a substrate to be processed by using a photolithography technique.
  • a resist film made of, for example, a photosensitive resin is applied to an upper layer of a film to be etched such as an insulating film on a wafer, and the resist film is patterned by exposing and developing the resist film.
  • a wiring structure is formed by forming a mask having a pattern corresponding to, and then etching the film to be etched through this mask. Therefore, the higher the resolution of the exposure apparatus used in the exposure process, that is, the shorter the wavelength of the laser light that is the light source of the exposure apparatus, the higher the mask density can be obtained, and the fine wiring structure can be formed. .
  • an exposure apparatus equipped with an ArF excimer laser capable of forming a pattern with a line width of about 70 nm is used instead of a conventional exposure apparatus equipped with a KrF excimer laser that performs exposure with a line width of about 130 nm.
  • a technique called immersion exposure is used in which exposure is performed with an ArF excimer laser having a shorter wavelength.
  • a technique for forming a pattern with a line width of about 50 nm has been developed.
  • FIG. 1A is a top view showing the circuit structure
  • FIG. 1B is a cross-sectional view taken along line AA in FIG. 1A.
  • reference numeral 101 denotes a plurality of word lines formed in a straight line on the surface of the wafer 100 by an etching process, which are formed in parallel to each other when viewed from above.
  • the word line 101 has a stacked structure in which, for example, a silicon oxide film 105, a polysilicon film 106, an ONO film 107, and a polysilicon film 108 are stacked in this order from the bottom.
  • a plurality of silicon films 102 as conductors are arranged on the surface of the wafer 100 so as to cross the word lines 101 and to be orthogonal to the word lines 101. These silicon films 102 form a plurality of lines 102 ⁇ / b> A called “active” through which parallel electricity flows.
  • An intersection 109 between the arrangement direction of the silicon film 102 and the word line 101 includes two silicon films 102, a silicon oxide film 105 that bridges the two silicon films 102, and a polysilicon film on the silicon oxide film 105. It functions as a memory cell composed of a transistor composed of the transistor 106 and a capacitor composed of the polysilicon film 106, the ONO film 107, and the polysilicon film 108.
  • the width of the word line 101 is L1 and the width of the groove 101A between the adjacent word lines 101 is L2, if L2 is too large with respect to L1, there is a possibility that charges are not sufficiently accumulated in the ONO film 107. There is. If L1 is too large relative to L2, between the word lines 101, between the one silicon oxide film 106 and the adjacent silicon oxide film 106, and between the one polysilicon film 108 and the adjacent polysilicon film. The parasitic capacitance between the film 108 is increased. In this case, charges may be accumulated or electricity may flow between the silicon oxide films 106 and 106 and between the polysilicon films 108 and 108, and the device function may not be performed. .
  • L1: L2 1: 1.
  • the width of the line 102A by the silicon film 102 is L3 and the interval between the adjacent lines 102A is L4, the L3 and L4 are approximately the same size as L1 and L2 in order to secure the function of the device.
  • a line 102A is formed.
  • the line width of the mask portion (line) and the width of the groove are generally 1: 1. Therefore, since the resist pattern is also transferred in the inorganic film below the resist mask, the line width of the mask portion and the width of the groove are approximately 1: 1. Therefore, as described above, the pattern width (L1, L2 (L3, L4)) finally formed on the polysilicon film 108 is substantially the same width, that is, the pattern mask made of the above-described deposit.
  • a process called trimming or shrinking that narrows the width of the line 111 by etching after patterning the line 111 and the groove on the inorganic film 110 as shown in FIG. 2A so that the line width and the groove width of the portion are about the same. Like to do.
  • a deposit 112 that is a sidewall is formed in accordance with the shape of the sidewall. If the deposit 112 having such a shape is formed, a wiring structure having a desired width and interval may not be obtained when the polysilicon film 108 is etched.
  • the limit of the line width of the pattern formed on the polysilicon film 108 is considered to be about 30 nm. Therefore, there is a further demand for miniaturization of wiring, and it is considered that it is not possible to cope with, for example, forming a wiring of about 10 nm.
  • an inorganic film made of, for example, SiO 2 is interposed between the inorganic film 110 and the polysilicon film 108 in advance, and the deposit 112 described above is formed, and then the inorganic film 110 is etched. Then, the inorganic film is etched using the deposit 112 as a mask to form a pattern, and then the deposit 112 is removed and the inorganic film on which the pattern is formed is trimmed again.
  • patent document 1 describes the manufacturing method of the semiconductor device using this double patterning, such a problem cannot be solved.
  • the first aspect of the present invention provides a pattern forming method for forming a pattern consisting of a number of parallel lines on a film on a substrate by plasma etching.
  • This pattern forming method Using a substrate in which a film to be etched and a sacrificial film are stacked from the lower side, a first mask pattern consisting of a large number of lines is formed on the sacrificial film so that the ratio of the line width to the line spacing dimension is 3 : A step of forming to be 5, After forming a thin film on the surface of the first mask pattern, anisotropic etching of the thin film is performed until the sacrificial film is exposed by plasma, and the lines of the first mask pattern are formed on both side walls of the line.
  • Forming a deposit made of the thin film having a width of 1/3 of the width of The line is removed to leave the deposit, the sacrificial film is etched by plasma using the deposit as a mask, and further the deposit is removed, whereby a second mask having a large number of lines in the sacrificial film is obtained.
  • Forming a pattern After forming a thin film on the surface of the second mask pattern, anisotropic etching of the thin film is performed until the film to be etched is exposed by plasma, and the second mask pattern is formed on both side walls of the line.
  • Forming a deposit comprising the thin film having the same width as the line; Lines in the second mask pattern are removed to leave the thin film, and the film to be etched is etched with plasma using the deposit as a mask, and further, the deposit is removed. Forming a pattern of lines.
  • a second aspect of the present invention is the pattern forming method according to the first aspect, wherein the first mask pattern is formed by a photoresist mask containing an organic substance, and the sacrificial film is an antireflection film containing an organic substance.
  • a pattern forming method is provided.
  • a third aspect of the present invention is a loader module in which a carrier containing a substrate is placed, and a substrate in the carrier is loaded and unloaded;
  • Substrate transfer means for transferring a substrate between the transfer chamber, the loader module, the film forming module and the etching module;
  • a semiconductor manufacturing apparatus comprising: a control unit that controls an operation of the substrate transfer unit so as to perform the pattern forming method according to the first or second aspect.
  • a fourth aspect of the present invention is a storage medium storing a computer program that runs on a computer, The computer program provides a storage medium in which steps are combined so as to implement the pattern forming method of the first or second aspect.
  • the pattern forming method in a pattern forming method for forming parallel line-shaped patterns on a film on a substrate by plasma etching, the pattern forming method, a semiconductor manufacturing apparatus, and a memory capable of miniaturizing the pattern A medium is provided.
  • FIG. 1 is a top view showing a NAND flash memory which is an example of a semiconductor device.
  • 1B is a cross-sectional view showing the NAND flash memory shown in FIG. 1A.
  • FIG. It is sectional drawing which shows an example of the mask formed on the semiconductor substrate.
  • FIG. 2B is a cross-sectional view illustrating an example of the trimmed mask shown in FIG. 2A.
  • FIG. 2C shows an example of the deposit formed in the side wall of the trimmed mask shown by FIG. 2C.
  • It is a schematic diagram explaining one process of the manufacturing process of the semiconductor device by the 1st Embodiment of this invention. It is a schematic diagram explaining the process after the process shown by FIG. 3A. It is a schematic diagram explaining the process after the process shown by FIG. 3B.
  • FIG. 3C It is a schematic diagram explaining the process after the process shown by FIG. 3C. It is an expansion schematic diagram explaining the process shown by FIG. 3B.
  • FIG. 4B is an enlarged schematic view for explaining the process shown in FIG. 3B following FIG. 4A. It is a schematic diagram explaining the process after the process shown by FIG. 3D. It is a schematic diagram explaining the process after the process shown by FIG. 5A. It is a schematic diagram explaining the process after the process shown by FIG. 5B. It is a schematic diagram explaining the process after the process shown by FIG. 5C. It is a schematic diagram explaining the process after the process shown by FIG. 5D. It is a schematic diagram explaining the process after the process shown by FIG. 5E. It is a schematic diagram explaining the process after the process shown by FIG.
  • FIG. 6A It is a schematic diagram explaining one process of the manufacturing process of a semiconductor device by the modification of 1st Embodiment. It is a schematic diagram explaining the process after the process shown by FIG. 7A. It is a schematic diagram explaining the process after the process shown by FIG. 7B. It is a schematic diagram explaining the process after the process shown by FIG. 7C. It is a schematic diagram explaining the process after the process shown by FIG. 7D. It is a schematic diagram explaining the process after the process shown by FIG. 8A. It is a schematic diagram explaining the process after the process shown by FIG. 8B. It is a schematic diagram explaining the process after the process shown by FIG. 8C. It is a schematic diagram explaining the process after the process shown by FIG. 8D.
  • FIG. 9A It is a schematic diagram explaining the process after the process shown by FIG. 9A. It is a schematic diagram explaining the process after the process shown by FIG. 9B. It is a schematic diagram explaining the process after the process shown by FIG. 9C.
  • FIG. 7B is a schematic diagram for explaining a process corresponding to the process shown in FIG. 7A, which is one process of the manufacturing process of the semiconductor device according to another modification of the first embodiment. It is process drawing which showed an example of the manufacturing process of the semiconductor device by the 2nd Embodiment of this invention. It is a schematic diagram explaining the process after the process shown by FIG. 11A. It is a schematic diagram explaining the process after the process shown by FIG. 11B. It is a schematic diagram explaining the process after the process shown by FIG. 11C.
  • FIG. 12A It is a schematic diagram explaining the process after the process shown by FIG. 12A. It is a schematic diagram explaining the process after the process shown by FIG. 12B. It is a schematic diagram explaining the process after the process shown by FIG. 12C. It is a schematic diagram explaining the process after the process shown by FIG. 13A. It is a schematic diagram explaining the process after the process shown by FIG. 13B. It is a schematic diagram explaining the process after the process shown by FIG. 13C. It is a schematic diagram explaining the process after the process shown by FIG. 14A. It is a schematic diagram explaining the process after the process shown by FIG. 14B. It is the schematic diagram which showed an example of the semiconductor device by the 4th Embodiment of this invention. It is the table which showed an example of the dimension of the pattern of the semiconductor device by 4th Embodiment. It is a top view which shows an example of the semiconductor manufacturing apparatus for manufacturing the said semiconductor device.
  • the pattern in forming a pattern in which the ratio of a large number of lines to the line spacing is approximately 1: 1, that is, a so-called 1: 1 line and space pattern, Using a substrate on which sacrificial films are stacked in this order from the bottom, the pattern is doubled twice. At this time, a mask pattern having a line width and a line spacing of 3: 5 is formed on the sacrificial film, and then sidewalls (deposits) having a width of 1/3 of the line width are formed on both side walls of the line. is doing. Therefore, by transferring the sidewall pattern onto the sacrificial film, a line pattern having a width and a spacing dimension of 1: 3 is formed.
  • the embodiment of the present invention is a technique effective for miniaturizing the pattern of a semiconductor device. It is.
  • a semiconductor wafer (hereinafter referred to as “wafer”) W which is a substrate to which the semiconductor device manufacturing method according to the first embodiment of the present invention is applied, will be described with reference to FIG. 3A.
  • a wafer W is made of, for example, a photoresist mask 24 that is an organic film containing silicon, an antireflection film (BARC) 23 that is an organic sacrificial film containing silicon, and a silicon nitride film that is a film to be etched.
  • SiN film 22 and silicon oxide film (hereinafter referred to as “SiO 2 film”) 21 have a laminated structure formed in this order from the top.
  • a first mask pattern 25 including a large number of lines 26 is formed on the photoresist mask 24 by photolithography using, for example, an ArF excimer laser as a light source.
  • a space portion between adjacent lines 26 and 26 is referred to as a groove 27.
  • the line 26 and the groove 27 are formed in parallel to each other so as to extend in a direction perpendicular to the paper surface of FIG. Further, the antireflection film 23 is exposed at the bottom of the groove 27.
  • the width M1 of the line 26 may be about 60 nm, and the opening width M2 of the groove 27 may be about 100 nm. Therefore, the ratio between the width M1 and the opening width M2 is 3: 5.
  • the film thickness H1 of the SiN film 22 may be, for example, 27 nm
  • the film thickness H2 of the antireflection film 23 may be, for example, 27 nm
  • the film thickness H3 of the photoresist mask 24 may be, for example, 27 nm.
  • SiH 4 (monosilane) gas is supplied as a processing gas to the wafer W having the above-described configuration, and the wafer W is heated to a temperature of 300 ° C. or lower, for example, 100 ° C. to form a film by thermal CVD.
  • a temperature of 300 ° C. or lower, for example, 100 ° C. to form a film by thermal CVD.
  • an amorphous silicon film 31 is initially formed along the shape of the first mask pattern 25. If the film formation is continued, as shown in FIG. The film is formed so as to increase in width as it goes downward along the line. As a result, as shown in FIG.
  • the amorphous silicon film 31 includes a flat portion along the surface of the line 26, a curved portion corresponding to the corner of the line 26, and a flat portion along the surface of the antireflection film 23. It will have.
  • the film thicknesses of the two flat portions are substantially equal to each other.
  • the thickness of the side wall of the line 26 is substantially equal to the film thickness in the flat portion.
  • the opening width M3 of the recess 32 of the amorphous silicon film 31 and the length M4 between the inner wall of the recess 32 and the side wall of the line 26 (hereinafter referred to as the “side wall width of the amorphous silicon film 32”).
  • the ratio is 3: 1.
  • the thickness of the amorphous silicon film 32 (the thickness measured from the surface of the antireflection film 23 exposed at the bottom of the groove 27 and the thickness measured from the surface of the line 26) may be, for example, 20 nm.
  • O 2 (oxygen) gas and HBr (hydrogen bromide) gas are supplied as processing gases to the wafer W, these processing gases are turned into plasma, and the amorphous silicon film 31 is directed downward to be anisotropic. Etch. If this etching is continued until the surface layer of the photoresist mask 24 is exposed, as shown in FIG. 3C, a pair of amorphous silicon films 31 having a shape extending toward the lower end is formed on both side walls of one line 26 ( 33) deposits (sidewalls) 33a and 33b remain. In addition, the bottom surface of the groove 27 (the surface of the antireflection film 23) is exposed between the two adjacent sets 33, 33 by this etching.
  • O 2 (oxygen) gas and HBr (hydrogen bromide) gas are supplied as processing gases to the wafer W, these processing gases are turned into plasma, and the amorphous silicon film 31 is directed downward to be anisotropic. Etch. If this etching is continued until the surface layer of the photoresist
  • the width M6 of the deposit 33a (33b) is substantially equal to the side wall width M4 of the amorphous silicon film 31 described above. Become. Accordingly, the width M5 of the antireflection film 23 exposed between the sets 33 and 33 is also substantially equal to the width M3 described above, and the ratio of the width M5 and the width M6 of the deposit 33a (33b) is 3: 1. Become.
  • O 2 gas and Ar (argon) gas are supplied to the wafer W as processing gases, and these processing gases are turned into plasma to etch the photoresist mask 24. Since the antireflection film 23 is similar in composition to the photoresist mask 24 as described above, it is removed together with the photoresist mask 24 using the deposits 33a and 33b as a mask (FIG. 3D). Then, as shown in FIG. 5A, the etching is continued until the antireflection film 23 between the deposits 33a and 33b is removed and the SiN film 22 is exposed.
  • Ar argon
  • O 2 gas and HBr gas are supplied to the wafer W as processing gases, and these processing gases are turned into plasma to remove the deposits 33a and 33b formed from the amorphous silicon film 31 (FIG. 5B).
  • the pattern formed by the deposits 33a and 33b is transferred to the antireflection film 23, and the line-shaped antireflection film 23 remains on the SiN film 22 as a second mask pattern.
  • the number of patterns formed on the SiN film 22 by the above double pattern formation step is equal to the number of (line 26 and groove 27) of the first mask pattern 25 formed on the photoresist mask 24 shown in FIG. 3A. Twice as much. In other words, in FIG. 3A, there are one line 26 and one groove 27 in the width of M1 + M2, but in FIG. 5B there are two lines and two grooves in the same width.
  • a double pattern forming process is performed again.
  • SiH 4 gas is supplied as a processing gas to the wafer W, and the wafer W is heated to a temperature of 300 ° C. or lower, for example, 100 ° C., to form a film by thermal CVD or the like.
  • the surface of the SiN film 22 and the exposed surface of the antireflection film 23 are covered with the amorphous silicon film 35.
  • FIG. 1 shows that is covered with SiN film 22 and the exposed surface of the antireflection film 23.
  • the amorphous silicon film 35 has a film thickness in which the ratio of the opening width M7 of the recess 36 of the amorphous silicon film 35 to the sidewall width M8 of the amorphous silicon film 35 is 1: 1 ( (Until the opening width M7 and the sidewall width M8 of the amorphous silicon film 35 are equal).
  • the film thickness of the amorphous silicon film 35 after film formation is, for example, 20 nm.
  • the amorphous silicon film 35 is anisotropically etched downward. If this etching is continued until the surface layer of the line-shaped antireflection film 23 is exposed, a set 37 of deposits 37 a and 37 b made of an amorphous silicon film 35 is formed on both side walls of the antireflection film 23. Further, the SiN film 22 is exposed between the groups 37 and 37. As described above, the width M10 of the deposits 37a and 37b becomes substantially equal to the dimension M8 by anisotropic etching. Also, the dimension M9 between the sets 37 and 37 is substantially equal to the width M7 of the recess 36, so the ratio of the dimension M9 to the width M10 is 1: 1.
  • any one or a combination of two or more gases including fluorine such as CF 4 , CHF 3 , CH 2 F 2, and F 2 as a processing gas is supplied to the wafer W together with Ar gas and / or O 2 gas.
  • these processing gases are turned into plasma, and the SiN film 22 is anisotropically etched downwards until the SiO 2 film 21 is exposed using the deposits 37a and 37b of the amorphous silicon film 35 as a mask.
  • the pattern of the deposits 37a and 37b is transferred to the SiN film 22, and a pattern 30 including lines 28 and grooves 29 is formed on the SiN film 22 as shown in FIG. 6A.
  • the ratio of the width M12 of the deposit 37a (37b) and the width M11 between the deposits 37a and 37b is approximately 1: 1, these dimensions are transferred to the pattern 30.
  • the width M14 of the line 28 and the opening width M13 of the groove 29 are each 20 nm, and therefore the ratio of both is approximately 1: 1.
  • the number of the lines 28 and the grooves 29 formed in the pattern 30 is four times the number of the lines 26 and the grooves 27 of the first mask pattern 25 by the above double pattern forming process.
  • O 2 gas and HBr gas are supplied to the wafer W as processing gases, and these processing gases are turned into plasma to remove the deposits 37a and 37b (FIG. 6B).
  • the multilayer described above is used.
  • a double pattern double pattern formation process
  • the first mask pattern 25 of the photoresist mask 24 is formed so that the ratio of the width M1 of the line 26 to the opening width M2 of the groove 27 is 3: 5, and the opening width M5 and the deposit 33a (33b) are formed.
  • the amorphous silicon film 31 is formed so that the ratio to the width M6 is 3: 1.
  • a line pattern having a width and a distance dimension of 1: 3 is formed. Further, sidewalls (deposits 37a and 37b) having the same width as the line are formed on both side walls of the pattern, and the sidewalls of the first mask pattern 25 are transferred to the SiN film 22.
  • a pattern 30 having a number four times the number of 26 (2 times ⁇ 2 times) can be formed. Therefore, a 1: 1 pattern 30 having a narrow line width can be obtained from the mask pattern 25 having a wide line width.
  • the pattern 30 can be formed with a line width smaller than the limit of the line width of the exposure apparatus. Can contribute.
  • a fine pattern 30 can be created using an exposure apparatus having a long wavelength, such as a KrF excimer laser, the manufacturing cost can be reduced.
  • the ratio of the width M1 to the opening width M2 is close to 1: 1, such as 3: 5 as described above.
  • the first mask pattern 25 can be manufactured more easily than when the pattern 30 is formed by a single double pattern formation process (the ratio of the width M1 to the opening width M2 is 1: 3).
  • the trimming process (shrink process) described in the section of the background art becomes unnecessary, the dimension of the pattern 30 can be set with high accuracy.
  • the wafer W having the conventional laminated structure in which the organic film such as the photoresist mask 24 and the antireflection film 23 is formed on the surface layer of the wafer W is also described.
  • the pattern forming method according to one embodiment is useful.
  • the amorphous silicon film 31 (35) is formed by thermal CVD at a low temperature of 300 ° C. or lower, for example, 100 ° C.
  • the film 31 (35) can be formed.
  • a method for forming the amorphous silicon film 31 (35) at such a low temperature in addition to the above-described thermal CVD, for example, in a batch type vertical heat treatment apparatus, plasma obtained by converting a processing gas into plasma is used. May be performed.
  • the ratio of the width M1 of the line 26 and the width M2 of the groove 27 of the first mask pattern 25 is designed to be 3: 5 as described above. For example, 3: 4.75 to 5.25 ( ⁇ 5%) may be used so as not to affect the manufacturing of the above.
  • the ratio of the opening width M5 to the width M6 and the ratio of the dimension M9 to the width M10 may be within the above error range ( ⁇ 5%).
  • the mask pattern dimensions and the thickness of the amorphous silicon film are set so as to fall within the same processing error according to the dimensions of the respective mask patterns.
  • the SiN film 22 has been described as an etching target film
  • the pattern 30 may be transferred to the SiO 2 film 21 as a lower layer film using the pattern 30 formed on the SiN film 22 as a mask.
  • the deposit 33a (33b) is formed on the antireflection film 23 in the first double pattern formation step (FIG. 5A).
  • This antireflection film 23 is an organic film. Therefore, the deposit 33a (33b) may fall down due to insufficient strength of the antireflection film 23. In this case, you may deform
  • an SiO 2 film 38 having a film thickness of 27 nm, for example, is interposed between the antireflection film 23 and the SiN film 22 shown in FIG. 3A.
  • O 2 gas and Ar gas are supplied as processing gases to the wafer W having the films 21, 22, 38, 23, and 24, and these processing gases are turned into plasma and reflected using the photoresist mask 24 as a mask.
  • the prevention film 23 is etched.
  • this plasma also etches the photoresist mask 24, so that the photoresist mask 24 remains slightly on the upper surface of the antireflection film 23 or the antireflection film 23 is exposed. Then, the double pattern formation process of FIGS.
  • the side wall widths (widths M3 and M4 of the deposits 33a (33b)) of the amorphous silicon film 31 are set to the same dimensions as those in the above embodiment.
  • the deposits 33a and 33b are formed on the SiO 2 film 38 as described above. Note that the etching process and the film forming process are the same as those in the above-described embodiment, and therefore will be omitted.
  • CF 4 gas, CHF 3 gas, Ar gas, O 2 gas, CH 2 F 2 gas, and F 2 gas are supplied as processing gases to the wafer W, and these processing gases are turned into plasma, whereby the SiN film 22 is formed.
  • the SiO 2 film 38 is anisotropically etched downward until it is exposed (FIG. 8B).
  • the deposits 33a and 33b are removed (FIG. 8C), and the double pattern formation process of FIGS. 8D to 9D is performed.
  • the SiO 2 film 38 is etched (FIG. 9B)
  • CF 4 gas, CHF 3 gas, Ar gas, O 2 gas, CH 2 F 2 gas, and F 2 gas are used as the processing gas as described above. It is done.
  • the side wall width (the widths M7 and M8 of the deposit 37a (37b)) of the amorphous silicon film 35 is set to the same dimension as that of the above embodiment.
  • the pattern 30 having the same dimensions (M13, M14) as the above embodiment is formed.
  • the deposit 33a (33b) is formed on the SiO 2 film 38 having a higher strength than the above-described antireflection film 23. Therefore, the deposit 33a ( 33b) is firmly fixed to the wafer W via the SiO 2 film 38, so that the dimensional error between the deposits 33a and 33b can be extremely reduced, and the dimensional accuracy of the pattern 30 can be increased.
  • the photoresist mask 24 as the uppermost film of the wafer W and the antireflection film 23 as the lower film are used (FIG. 3A).
  • a SiN film 40 and a SiO 2 film 39 made of an inorganic material may be used instead of these films 24 and 23, for example.
  • the same pattern 30 as in the first modification is formed, and the same effect can be obtained.
  • the amorphous silicon films 31 and 35 can be formed on the inorganic film, the deposits 33a (33b) and 37a with higher density and higher shape accuracy can be obtained by increasing the film formation temperature to, for example, about 200 ° C. (37b) can be formed.
  • the first mask pattern 25 In forming the first mask pattern 25 on the SiN film 40 in Modification 2 above, a resist film having the same pattern as the first mask pattern 25 is formed on the SiN film 40, and this resist film is used. Although the SiN film 40 may be etched, the first mask pattern 25 may be formed in the SiN film 40 as follows.
  • a wafer W having a SiN film 40, a SiO 2 film 39, a SiN film 22, and a SiO 2 film 21 in this order from the top is prepared.
  • a resist film is formed on the uppermost SiN film 40, and a third mask pattern 44 including lines 42 and grooves 43 is formed from the resist film by, for example, photolithography.
  • the width N1 of the line 42 may be 100 nm, for example, and the opening width N2 of the groove 43 may be 220 nm, for example. Therefore, the ratio between the width N1 and the opening width N2 is 5:11.
  • the film thickness of the resist mask 41 is 27 nm.
  • SiH 4 gas is supplied as a processing gas to the wafer W, and the wafer W is heated to a temperature of 300 ° C. or lower, for example, 100 ° C., and film formation is performed by thermal CVD, thereby forming an amorphous silicon film 45.
  • the ratio of the opening width N3 of the recess 46 in the amorphous silicon film 45 to the length N4 between the inner wall of the recess 46 and the side wall of the line 42 (side wall width N4 of the amorphous silicon film 45) is 5: 3.
  • the amorphous silicon film 45 is formed until this is reached (FIG. 11B).
  • the film thickness of the amorphous silicon film 45 after film formation may be, for example, 60 nm.
  • O 2 gas and HBr gas are supplied to the wafer W as processing gases, these processing gases are turned into plasma, and the amorphous silicon film 45 is directed downward until the surface of the photoresist mask 24 is exposed. Isotropic etching. By this etching, as shown in FIG. 11C, a pair of deposits 47 (47a, 47b) made of the amorphous silicon film 45 is formed on both side walls of the line 42, and between two adjacent sets of deposits 47, 47. Thus, the SiN film 40 is exposed.
  • the width N6 of the deposit 47a (47b) is substantially equal to the side wall width N4 of the amorphous film 45, and the width N5 of the two adjacent sets of deposits 47 and 47 is equal to the opening width N3 of the recess 46 of the amorphous film 45. Almost equal.
  • the ratio between the width N5 and the width N6 of the deposit 47a (47b) is 5: 3.
  • O 2 gas and Ar gas are supplied to the wafer W as processing gases, and these processing gases are turned into plasma to remove the resist mask 41 (FIG. 12A).
  • the SiN film 40 is exposed between the deposits 47a and 47b.
  • CF 4 gas, CHF 3 gas, Ar gas, O 2 gas, CH 2 F 2 gas and F 2 gas are used as the processing gas, and these processing gases are turned into plasma to mask the deposits 47a and 47b.
  • the SiN film 40 is etched until the SiO 2 film 39 is exposed.
  • O 2 gas and HBr gas are supplied to the wafer W as processing gases, and these processing gases are turned into plasma to remove the deposits 47a and 47b made of the amorphous silicon film 45 (FIG. 12C).
  • the first mask pattern 25 including the line 26 and the groove 27 shown in FIG. 10 (FIG. 12C) described above is formed in the SiN film 40, and the width M1 of the line 26 is about Since the opening width M2 of the groove 27 is about 100 nm, the ratio of the width M1 to the opening width M2 is 3: 5.
  • the number of patterns (lines 26 and grooves 27) formed in the first mask pattern 25 is twice the number of patterns (lines 42 and grooves 43) formed in the third mask pattern 44. .
  • the pattern 30 is formed on the SiN film 22 by repeating the double pattern forming process twice as described above on the wafer W (see FIG. 9C). Accordingly, the number of lines 28 and grooves 29 formed in the pattern 30 is eight times the number of lines 42 and grooves 43 of the third mask pattern 44.
  • the ratio of the width N1 of the line 42 to the opening width N2 of the groove 43 is 5:11.
  • the third mask pattern 44 of the resist mask 41 is formed so that the ratio of the opening width N5 and the width N6 of the deposit 47a (47b) is 5: 3. is doing. Therefore, the number of lines 28 and grooves 29 in the pattern 30 is increased to eight times the number of lines 42 and grooves 43 in the third mask pattern 44 by performing the double pattern forming process three times on the wafer W. Therefore, the pattern 30 having extremely fine dimensions can be formed.
  • the wafer W shown in FIG. 3A may be prepared, and the double pattern forming process of the second embodiment may be performed.
  • an inorganic film such as a SiN film is used, and a photoresist mask having the third mask pattern 44 is formed on the inorganic film.
  • the film may be etched to form a mask having the third mask pattern 44.
  • the SiO 2 film 38 (FIG. 7A) may be interposed between the SiN film 22 and the antireflection film 23. According to this, the deposit 33 can be formed on the SiO 2 film 38.
  • the pattern may be directly formed on the resist mask 41 by photolithography as described above. May be.
  • a wafer W having an (as-coated) resist mask 41, a SiN film 40, a SiO 2 film 39, a SiN film 22, and a SiO 2 film 21 in this order from the top is prepared.
  • a resist mask 41 which is an inorganic film made of SiN, for example, is formed.
  • the resist mask 51 has a fourth mask pattern 54 including lines 52 and grooves 53.
  • a SiN film is formed on the resist mask 41, and the SiN film is etched using a photoresist mask having a fourth mask pattern 54 formed on the SiN film. Is formed.
  • the width P1 of the line 52 may be about 220 nm, and the opening width P2 of the groove 53 may be about 420 nm. Therefore, the ratio between the width N1 and the opening width N2 is 11:21.
  • the film thickness of the resist mask 51 is 27 nm.
  • SiH 4 gas is supplied as a processing gas to the wafer W, and the wafer W is heated to a temperature of 300 ° C. or lower, for example, 100 ° C., and a film formation process by thermal CVD is performed to form an amorphous silicon film 55. .
  • the ratio of the opening width P3 of the recess 56 of the amorphous silicon film 55 to the side wall width P4 of the amorphous silicon film 55 is 11: 5.
  • the amorphous silicon film 55 is formed until this is reached (FIG. 13B).
  • the film thickness of the amorphous silicon film 55 after film formation may be 100 nm, for example.
  • O 2 gas and HBr gas are supplied to the wafer W as processing gases, these processing gases are turned into plasma, and the amorphous silicon film 55 is anisotropically directed downward until the surface of the resist mask 51 is exposed.
  • Etching By this etching, as shown in FIG. 13C, a set of deposits 57 (57a, 57b) is formed on both side walls of the line 52, and the lower resist mask 41 is formed between the two adjacent sets 57, 57. Exposed.
  • the width P6 of the deposit 57a (57b) is substantially equal to the sidewall width P4 of the amorphous silicon film 55, and the opening width P5 is substantially equal to the opening width P3 of the recess 56 of the amorphous silicon film 55. That is, the ratio between the opening width P5 and the width P6 of the deposit 57a (57b) is 11: 5.
  • CF 4 gas, CHF 3 gas, Ar gas, O 2 gas, CH 2 F 2 gas, and F 2 gas are supplied to the wafer W as processing gases. Then, these processing gases are turned into plasma, and the resist mask 51 is removed (FIG. 14A).
  • O 2 gas and Ar gas are supplied to the wafer W as processing gases, these processing gases are turned into plasma, and the resist mask 41 is etched using the deposits 57a and 57b as a mask (FIG. 14B). By this etching, the SiN film 40 is exposed between the deposits 57a and 57b.
  • O 2 gas and HBr gas are supplied to the wafer W as processing gases, and these processing gases are turned into plasma to remove the deposits 57a and 57b formed from the amorphous silicon film 55 (FIG. 14C).
  • the resist mask 41 is formed with the third mask pattern 44 including the line 42 and the groove 43 shown in FIG. 11 described above, and the width N1 of the line 42 is about 100 nm. Since the opening width N2 of 43 is 220 nm, the ratio of the width N1 to the opening width N2 is 5:11. Further, the number of patterns of the third mask pattern 44 is twice the number of patterns formed on the resist mask 51.
  • a pattern 30 is formed on the SiN film 22 by performing the double pattern forming process three times on the wafer W as described above.
  • the number of lines 28 and grooves 29 formed in the pattern 30 is 16 times the number of lines 52 and grooves 53 of the fourth mask pattern 54.
  • the ratio of the width P1 of the line 52 to the opening width P2 of the groove 53 is 11:21.
  • the fourth mask pattern 54 of the resist mask 51 is formed, and the amorphous silicon film 55 is formed so that the ratio of the opening width P5 to the width P6 of the deposit 57a (57b) is 11: 5. . Therefore, the number of lines 28 and grooves 29 in the pattern 30 is increased to 16 times the number of lines 52 and grooves 53 in the fourth mask pattern 54 by performing the double pattern forming process four times on the wafer W. Therefore, the pattern 30 having extremely fine dimensions can be formed.
  • the resist mask 41 may be formed of an inorganic film.
  • the number of the patterns 30 is formed on the surface layer of the wafer W by increasing the number of laminated films of the wafer W and performing the double pattern forming process twice, three times, and four times.
  • the number of patterns (25, 44, 54) can be increased to 4 (22) times, 8 (23) times, and 16 (24) times.
  • the double pattern forming process is further performed 5 times, 6 times,..., (N ⁇ 1) times, and n (n: a positive number of 5 or more) times, thereby reducing the number of patterns 30 on the wafer W.
  • the number of surface layer patterns can be increased to 32 (25) times, 64 (26) times, 2n-1 times, and 2n times. Therefore, in repeating the double pattern formation process in this way, the dimension of the line 62 (26, 42, 52) of the nth mask pattern 61 (25, 44, 54) formed on the resist mask 60 on the surface layer of the wafer W and A method for setting the dimensions of the grooves 63 (27, 43, 53) will be described with reference to FIGS.
  • FIG. 15 shows the SiN film 22 to be etched and the pattern 30 to be formed on the SiN film 22 at the uppermost stage, and the double pattern formation process required to form the pattern 30 on the SiN film 22 at the lower stage. It shows that there are many times.
  • Each stage schematically shows the first resist mask 60 formed on the surface layer of the wafer W corresponding to the number of double pattern forming steps. In this case, although not shown, when the double pattern forming step is repeated n times, (n + 1) layers of films are stacked on the SiN film 22.
  • the width of the line 62 shown in the second stage from the top is almost equal to the opening width of the uppermost groove 29, and the width of the groove 63 shown in the second stage from the upper side is (the uppermost line 28). It can be seen that the width x 2 + the opening width of the uppermost groove 29 is substantially equal. It can also be seen that the width of the deposit formed on the side wall of the second line 62 from the top is substantially equal to the width of the uppermost line 28. Therefore, by sequentially performing such calculation, the size of the mask pattern 61 and the size of the deposit required when the pattern 30 is multiplied by 2n by repeating the double pattern forming process n times are calculated.
  • the film that finally forms the pattern 30 on the wafer W may be an inorganic film such as a SiO 2 film.
  • the ratio of groove 27 / line 26 when the pattern 30 is quadrupled is 0.6, which is the closest to 1.0 (FIG. 16). It can be seen that the mask pattern 61 (24) can be easily formed by photolithography.
  • the dimension of the pattern 30 formed on the SiN film 22 is constant, and the mask pattern 61 (25, 44) on the surface of the wafer W is increased each time the number of double pattern forming steps is increased. , 54) has been described so that the dimension of the line 62 (26, 42, 52) and the dimension of the groove 63 (27, 43, 53) are maintained at the above-described ratio,
  • the density of the lines and grooves of the mask pattern 61 to a density that can be easily formed by a KrF excimer laser or an ArF excimer laser, the dimensions are extremely small, exceeding the exposure limit in an exposure apparatus using these lasers.
  • the pattern 30 can be formed on the SiN film 22.
  • This semiconductor manufacturing apparatus includes a first transfer chamber 81, which is a loader module including a first substrate transfer means 81a, load lock chambers 82 and 82, and a vacuum transfer chamber module including a second substrate transfer means 83a. And a second transfer chamber 83.
  • a first transfer chamber 81 which is a loader module including a first substrate transfer means 81a, load lock chambers 82 and 82, and a vacuum transfer chamber module including a second substrate transfer means 83a.
  • a second transfer chamber 83 On the front side of the first transfer chamber 81, load ports 85 for mounting a sealed carrier C in which a plurality of wafers W are housed are provided in a plurality of places, for example, three places.
  • An alignment chamber 86 for adjusting the orientation and eccentricity of the wafer W is connected to the side surface of the first transfer chamber 81.
  • film forming modules 87 and 87 for performing film forming processing by thermal CVD and etching modules 88 and 88 for performing plasma etching processing are airtightly connected.
  • the film forming module 87 has a mounting table on which the wafer W is mounted, a heating unit for heating the wafer W to, for example, 300 ° C. or less, and the amorphous silicon film described above is formed in the film forming module 87.
  • a supply unit for supplying a processing gas such as SiH 4 gas and an evacuation unit (both not shown) are provided.
  • the etching module 88 is, for example, a parallel plate type plasma etching apparatus, a mounting table on which the wafer W is mounted, and an upper electrode that also serves as a gas shower head provided so as to face the mounting table.
  • An etching module comprising a supply unit for supplying the processing gas for etching described above to the wafer W via the gas shower head, a vacuum exhaust unit, and a high-frequency supply source (none of which is shown) for converting the processing gas into plasma.
  • the plasma etching described above is performed by supplying a processing gas from the gas shower head 88 to the inside 88 and applying a high frequency between the mounting table and the upper electrode to convert the processing gas into plasma.
  • G is a gate valve
  • GT is a gate door.
  • This semiconductor manufacturing apparatus is provided with a control unit 80A which is a control means composed of, for example, a computer.
  • the control unit 80A includes a program, a CPU, and a memory (not shown).
  • the control unit 80A sends a control signal from the control unit 80A to each unit of the semiconductor manufacturing apparatus, and commands (steps) to advance wafer transfer and processing. ) Is incorporated.
  • the memory includes an area in which values of processing parameters such as processing pressure, processing temperature, processing time, gas flow rate or power value of each module are written, and when the CPU executes each instruction of the program, The processing parameter is read out, and a control signal corresponding to the parameter value is sent to each part of the semiconductor manufacturing apparatus 80.
  • This program (including programs related to processing parameter input operations and display) is stored in the storage unit 80B, which is a computer storage medium such as a flexible disk, compact disk, hard disk, or MO (magneto-optical disk), and is stored in the control unit 80A. Installed.
  • the carrier C is placed on the load port 85, and the wafer W in the carrier C is transferred to the load lock chamber 82 via the first transfer chamber 81 by the first substrate transfer means 81a. Then, the wafer W is loaded into the second transfer chamber 83 via the load lock chamber 82 by the second substrate transfer means 83a. Then, the wafers W are sequentially transferred to the film forming module 87 and the etching module 88 through the second transfer chamber 83 in accordance with the above-described processing flow. In the film forming module 87, each amorphous silicon according to the above-described embodiment is transferred. A film forming process is performed, and each etching process is performed in the etching module 88. After completion of each process, the wafer W is returned to the carrier C in the reverse order of the carried-in order.

Abstract

　基板上に形成された、ラインと溝とからなるパターンを有するレジストマスクに対して、薄膜の成膜、当該薄膜の異方性エッチングによるラインの両側壁への堆積物の形成、ラインの除去及び堆積物をマスクとした堆積物の下方膜のエッチングからなるダブルパターン形成工程を行って下方膜にラインと溝とからなるパターンを形成し、次いで堆積物を除去して更に上記ダブルパターン形成工程を行う。この時、当初のラインの幅と溝の開口幅との比を３：５に設定し、また溝に対応する薄膜の開口幅と、ラインの側壁を覆う側壁部の側壁幅と、の比がダブルパターン形成工程の１回目においては３：１、２回目においては１：１となるように薄膜を成膜する。

Description

パターン形成方法、半導体製造装置及び記憶媒体
　本発明は、パターン形成方法、半導体製造装置、及びこの半導体装置に該パターン方法を実行させるコンピュータプログラムを格納した記憶媒体に関する。
　一般に半導体装置の製造工程においては、フォトリソグラフィ技術を利用して、多層化された微細な配線構造が被処理基板である半導体ウェハ（以下、ウェハという。）上に形成されている。フォトリソグラフィでは、ウェハ上の例えば絶縁膜などの被エッチング膜の上層に例えば感光性の樹脂からなるレジスト膜を塗布し、露光し、現像することにより、このレジスト膜をパターニングして上述の配線構造に対応するパターンを有するマスクを形成し、次いでこのマスクを介して被エッチング膜をエッチングすることにより配線構造を形成している。そのため、露光工程に用いられる露光装置の解像度が高くなるほど、つまり露光装置の光源である例えばレーザ光の波長が短くなるほど、高いパターン密度を有するマスクを得ることができ、微細な配線構造を形成できる。
　このため、１３０ｎｍ程度の線幅で露光を行うＫｒＦエキシマレーザを備えた従来の露光装置に替えて、７０ｎｍ程度の線幅のパターンを形成できるＡｒＦエキシマレーザを備えた露光装置が用いられるようになっている。また、ウェハ表面に液膜を形成し、この液膜を通してＡｒＦエキシマレーザをウェハに照射することで、更に短波長化したＡｒＦエキシマレーザにより露光を行う液浸露光と呼ばれる手法を用いて、４０～５０ｎｍ程度の線幅でパターンを形成する技術が開発されている。
　ところで、今後は配線の微細化の要求が更に進み、３０ｎｍ程度ないしは２０ｎｍ程度の線幅で露光することが求められると考えられており、そのためには更に波長の短い光源を備えた露光装置が必要になると予想される。しかし、一般に露光装置は高価であり、要求される配線の線幅が細くなる度に露光装置を変えると投資がかさむという問題がある。
　そこで、ダブルパターニングと呼ばれる手法を用いて配線構造を形成する技術が検討されている。
　このようなダブルパターニングが適用される配線構造の一例として、ＮＡＮＤ型フラッシュメモリの回路構造について説明する。図１Ａは、その回路構造を示す上面図であり、図１Ｂは図１ＡにおけるＡ－Ａ線に沿った断面図である。図１Ａおよび図１Ｂにおいて、１０１は、エッチング処理によりウェハ１００表面に直線状に複数形成されたワード線であり、上側から見ると互いに平行に形成されている。ワード線１０１は、図１Ｂに示すように、例えば酸化シリコン膜１０５、ポリシリコン膜１０６、ＯＮＯ膜１０７、ポリシリコン膜１０８が下からこの順に積層された積層構造を有している。
　またウェハ１００表面には、ワード線１０１間を跨いでワード線１０１と直交するように、導体である複数のシリコン膜１０２が配列されている。これらシリコン膜１０２は、アクティブと呼ばれる互いに並行する電気が流れる複数のライン１０２Ａを形成している。そして、シリコン膜１０２の配列方向とワード線１０１との交差部分１０９は、２つのシリコン膜１０２、これらの２つのシリコン膜１０２を橋渡しする酸化シリコン膜１０５、および酸化シリコン膜１０５上のポリシリコン膜１０６から構成されるトランジスタと、ポリシリコン膜１０６、ＯＮＯ膜１０７、およびポリシリコン膜１０８から構成されるキャパシタとからなるメモリセルとして機能する。
　ここで、ワード線１０１の幅をＬ１とし、隣り合うワード線１０１間における溝１０１Ａの幅をＬ２とすると、Ｌ１に対してＬ２が大きすぎる場合は、ＯＮＯ膜１０７に電荷が十分に蓄積されないおそれがある。また、Ｌ２に対してＬ１が大きすぎる場合は、ワード線１０１間において、一の酸化シリコン膜１０６とその隣の酸化シリコン膜１０６との間、及び一のポリシリコン膜１０８とその隣のポリシリコン膜１０８との間の寄生容量が大きくなる。この場合、これら酸化シリコン膜１０６，１０６間及びポリシリコン膜１０８，１０８間において、電荷が蓄積されてしまったり、電気が流れてしまったりすることがあり、デバイスとしての機能が果たせなくなるおそれがある。そこで、概ねＬ１：Ｌ２＝１：１となるようにワード線１０１と溝１０１Ａとを形成する必要がある。また、シリコン膜１０２によるライン１０２Ａの幅をＬ３とし、隣り合う前記ライン１０２Ａの間隔をＬ４とすると、デバイスの機能を担保するためにこれらＬ３及びＬ４がＬ１及びＬ２と略同じ大きさとなるようにライン１０２Ａが形成される。
　このＮＡＮＤ型フラッシュメモリにおいては、ワード線１０１とアクティブのライン１０２Ａとを高密度に形成するほどメモリセルの機能を有する交差部分１０９の高集積化を図ることができ、それによって記憶量の増加を図ることができる。そこで、Ｌ１、Ｌ２、Ｌ３、Ｌ４が夫々小さくなるように、既述のダブルパターニングを利用したパターニング方法が検討されている。具体的には、ポリシリコン膜１０８の表面にＳｉＮなどの無機膜と、この無機膜上にパターニングされたレジストマスクとを形成する。次いで、このレジストマスクを介して無機膜をエッチングすることによりマスクを形成し、続いてそのマスクのパターンの側壁の両側にサイドウォールと呼ばれる堆積物を形成する。そして、無機膜を除去してこの堆積物をマスクとしてポリシリコン膜１０８をエッチングすると、無機膜に形成された１つのパターンから２つのパターンがポリシリコン膜１０８に形成される。この手法によれば、レジストマスクにおけるパターンの線幅の略半分の線幅を持ったパターンをその略２倍の密度でポリシリコン膜１０８に形成することができる。
　ところで、露光装置において形成されるレジストパターンは、通常はマスク部分（ライン）の線幅と溝の幅とが概ね１対１になる。そのため、レジストマスクの下層の無機膜においても、このレジストパターンが転写されるので、マスク部分の線幅と溝の幅とが概ね１対１になる。そこで、上述のように最終的にポリシリコン膜１０８に形成されるパターンの幅（Ｌ１、Ｌ２（Ｌ３、Ｌ４））が概ね同じ幅となるように、つまり既述の堆積物からなるパターンのマスク部分の線幅と溝幅とが同程度となるように、図２Ａに示すように無機膜１１０にライン１１１と溝とをパターニングした後、エッチングによりライン１１１の幅を狭めるトリミングやシュリンクと呼ばれる処理を行うようにしている。
　しかし、このトリミングを行った場合、ライン１１１の側壁を垂直に制御することが難しく、図２Ｂに示すように、ライン１１１の幅が上端に向かって狭くなってしまうことがある。そのため、図２Ｃのように、この側壁の形状に合わせてサイドウォールである堆積物１１２が形成されてしまう。このような形状の堆積物１１２が形成されると、ポリシリコン膜１０８をエッチングしたときに所望の幅および間隔を有する配線構造が得られなくなってしまうおそれがある。
　また、ダブルパターニングを用いても、既述の露光装置を用いてレジストパターンの露光を行っている場合には、ポリシリコン膜１０８に形成されるパターンの線幅は３０ｎｍ程度が限界と考えられており、従って配線の微細化の要請がさらに進み、例えば１０ｎｍ程度の配線を形成する場合には対応できないと考えられている。
　そこで、このようなダブルパターニングを２回繰り返すことにより、微細なパターンを形成する方法が検討されている。この方法は、予め無機膜１１０とポリシリコン膜１０８との間に更に例えばＳｉＯ２などからなる無機系の膜を介在させておき、既述の堆積物１１２を形成した後、無機膜１１０をエッチングにより除去して、堆積物１１２をマスクとして上記の無機系の膜のエッチングを行ってパターンを形成し、次いで堆積物１１２を除去してパターンが形成された無機系の膜に対して再度トリミングと堆積物の形成とを繰り返すことによって当該無機系の膜の下層のポリシリコン膜１０８に微細なパターン（レジストマスクの線幅の１／４のパターン）を形成する方法である。しかし、このようにダブルパターニングを２回繰り返す場合には、１度目のトリミングに極めて高い精度が必要となるし、また上記のように堆積物１１２の形状が下層側のパターンの形状に大きな影響を及ぼすことからも、このような方法による微細なパターンの形成は困難である。
　尚、特許文献１にはこのダブルパターニングを利用した半導体装置の製造方法について記載されているが、このような問題を解決できるものではない。
　また、レジスト膜の第１のレジストパターンに沿ってレジスト膜の下層の犠牲膜にパターンを形成した後、レジスト膜を除去し、さらに第１のレジストパターンとずれるように新たな第２のレジストパターンを備えたレジスト膜を形成し、第２のレジストパターンに沿ってさらに犠牲膜にパターンを形成することで犠牲膜の下層の被エッチング膜に密なパターンを形成することも知られているが、そのようにパターンの形成を行うためには基板の位置合わせが難しいという問題がある。
特開２００６－２６１３０７（図３～図５）　本発明は、このような事情に基づいてなされたものであり、基板上の膜にプラズマエッチングにより平行なライン状のパターンを形成するパターン形成方法において、前記パターンの微細化を図ることができるパターン形成方法、半導体製造装置及び記憶媒体を提供することである。
　本発明の第１の態様は、基板上の膜にプラズマエッチングにより多数の平行なラインからなるパターンを形成するパターン形成方法を提供する。このパターン形成方法は、
　下段側から被エッチング膜及び犠牲膜が積層された基板を用いて、前記犠牲膜の上に多数のラインからなる第１のマスクパターンを前記ラインの幅と前記ラインの間隔寸法との比が３：５となるように形成する工程と、
　前記第１のマスクパターンの表面に薄膜を成膜した後、プラズマにより前記犠牲膜が露出するまで当該薄膜の異方性エッチングを行って、前記ラインの両側壁に前記第１のマスクパターンのラインの幅の１／３の幅となる前記薄膜からなる堆積物を形成する工程と、
　前記ラインを除去して前記堆積物を残し、当該堆積物をマスクとして前記犠牲膜をプラズマによりエッチングし、更に当該堆積物を除去することによって、当該犠牲膜に多数のラインからなる第２のマスクパターンを形成する工程と、
　前記第２のマスクパターンの表面に薄膜を成膜した後、プラズマにより前記被エッチング膜が露出するまで当該薄膜の異方性エッチングを行って、前記ラインの両側壁に前記第２のマスクパターンのラインの幅と同じ幅となる前記薄膜からなる堆積物を形成する工程と、
　前記第２のマスクパターンにおけるラインを除去して前記薄膜を残し、当該堆積物をマスクとして前記被エッチング膜をプラズマによりエッチングし、更に当該堆積物を除去することによって、当該被エッチング膜に多数のラインからなるパターンを形成する工程と、を含む。
　本発明の第２の態様は、第１の態様のパターン形成方法であって、前記第１のマスクパターンは有機物を含むフォトレジストマスクにより形成され、前記犠牲膜は有機物を含む反射防止膜であるパターン形成方法を提供する。
　本発明の第３の態様は、基板を収納したキャリアが載置され、このキャリア内の基板のロード、アンロードが行われるローダモジュールと、
　このローダモジュールを介して基板が搬入される真空搬送室モジュールと、
　前記真空搬送室モジュールを介して搬入される基板に成膜処理を行う成膜モジュールと、
　前記真空搬送室モジュールを介して搬入される基板にエッチング処理を行うエッチングモジュールと、
　前記搬送室、ローダモジュール、成膜モジュール及びエッチングモジュール間で基板を搬送する基板搬送手段と、
　第１又は第２の態様のパターン形成方法を実施するように前記基板搬送手段の動作を制御する制御手段と、を備えた半導体製造装置を提供する。
　本発明の第４の態様は、コンピュータ上で動作するコンピュータプログラムを格納した記憶媒体であって、
　前記コンピュータプログラムは、第１又は第２の態様のパターン形成方法を実施するようにステップ群が組まれている記憶媒体を提供する。
　本発明の実施形態によれば、基板上の膜にプラズマエッチングにより平行なライン状のパターンを形成するパターン形成方法において、前記パターンの微細化を図ることができるパターン形成方法、半導体製造装置及び記憶媒体が提供される。
半導体装置の一例であるＮＡＮＤ型フラッシュメモリを示した上面図である。 図１Ａに示されるＮＡＮＤ型フラッシュメモリを示した断面図である。 半導体基板上に形成されたマスクの一例を示す断面図である。 トリミングされた、図２Ａに示されるマスクの一例を示す断面図である。 図２Ｃに示されるトリミングされたマスクの側壁に形成された堆積物の一例を示す断面図である。 本発明の第１の実施形態による、半導体装置の製造工程の一の工程を説明する模式図である。 図３Ａに示される工程の後の工程を説明する模式図である。 図３Ｂに示される工程の後の工程を説明する模式図である。 図３Ｃに示される工程の後の工程を説明する模式図である。 図３Ｂに示される工程を説明する拡大模式図である。 図４Ａに引き続き、図３Ｂに示される工程を説明する拡大模式図である。 図３Ｄに示される工程の後の工程を説明する模式図である。 図５Ａに示される工程の後の工程を説明する模式図である。 図５Ｂに示される工程の後の工程を説明する模式図である。 図５Ｃに示される工程の後の工程を説明する模式図である。 図５Ｄに示される工程の後の工程を説明する模式図である。 図５Ｅに示される工程の後の工程を説明する模式図である。 図６Ａに示される工程の後の工程を説明する模式図である。 第１の実施形態の変形例による、半導体装置の製造工程の一の工程を説明する模式図である。 図７Ａに示される工程の後の工程を説明する模式図である。 図７Ｂに示される工程の後の工程を説明する模式図である。 図７Ｃに示される工程の後の工程を説明する模式図である。 図７Ｄに示される工程の後の工程を説明する模式図である。 図８Ａに示される工程の後の工程を説明する模式図である。 図８Ｂに示される工程の後の工程を説明する模式図である。 図８Ｃに示される工程の後の工程を説明する模式図である。 図８Ｄに示される工程の後の工程を説明する模式図である。 図９Ａに示される工程の後の工程を説明する模式図である。 図９Ｂに示される工程の後の工程を説明する模式図である。 図９Ｃに示される工程の後の工程を説明する模式図である。 第１の実施形態の他の変形例による、半導体装置の製造工程の一の工程であって、図７Ａに示す工程に対応した工程を説明する模式図である。 本発明の第２の実施形態による、半導体装置の製造工程の一例を示した工程図である。 図１１Ａに示される工程の後の工程を説明する模式図である。 図１１Ｂに示される工程の後の工程を説明する模式図である。 図１１Ｃに示される工程の後の工程を説明する模式図である。 図１２Ａに示される工程の後の工程を説明する模式図である。 図１２Ｂに示される工程の後の工程を説明する模式図である。 図１２Ｃに示される工程の後の工程を説明する模式図である。 図１３Ａに示される工程の後の工程を説明する模式図である。 図１３Ｂに示される工程の後の工程を説明する模式図である。 図１３Ｃに示される工程の後の工程を説明する模式図である。 図１４Ａに示される工程の後の工程を説明する模式図である。 図１４Ｂに示される工程の後の工程を説明する模式図である。 本発明の第４の実施形態による半導体装置の一例を示した模式図である。 第４の実施形態による半導体装置のパターンの寸法の一例を示したテーブルである。 上記半導体装置を製造するための半導体製造装置の一例を示す平面図である。
符号の説明
２１　ＳｉＯ２膜
２２　ＳｉＮ膜
２３　反射防止膜
２５　マスクパターン
３０　パターン
３１　アモルファスシリコン膜
３２　凹部
３３ａ　堆積物
３３ｂ　堆積物
３５　アモルファスシリコン膜
３６　凹部
３７ａ　堆積物
３７ｂ　堆積物
　本発明の実施の形態によれば、多数のラインとラインの間隔寸法との比がほぼ１：１となるパターン、即ちいわゆる１：１のラインアンドスペースのパターンを形成するにあたり、被エッチング膜及び犠牲膜が下からこの順に積層された基板を用い、パターンのダブル化を２回行っている。この時犠牲膜上にラインの幅とラインの間隔寸法が３：５のマスクパターンを形成し、次いでラインの両側壁に、ラインの幅の１／３の幅のサイドウォール（堆積物）を形成している。そのため、このサイドウォールのパターンを犠牲膜に転写することで、その幅と間隔寸法とが１：３のラインパターンが形成される。更にこのパターンのラインの両側壁に、当該ラインの幅と同じ幅のサイドウォールを形成し、このサイドウォールを被エッチング膜に転写することで、前記マスクパターンのラインの４倍（２倍×２倍）数のパターンを形成することができる。従って、広い線幅のラインアンドスペースのパターンから狭い線幅の１：１のラインアンドスペースのパターンを得ることができるので、本発明の実施の形態は半導体装置のパターンの微細化に有効な技術である。
　（第１の実施の形態：パターンの４倍化）
　本発明の第１の実施形態による半導体装置の製造方法が適用される基板である半導体ウェハ（以下「ウェハ」という）Ｗについて図３Ａを用いて説明する。図示のとおり、ウェハＷは、例えばシリコンを含む有機系の膜であるフォトレジストマスク２４、例えばシリコンを含む有機系の犠牲膜である反射防止膜（ＢＡＲＣ）２３、被エッチング膜である窒化シリコン膜（以下「ＳｉＮ膜」という）２２、酸化シリコン膜（以下「ＳｉＯ２膜」という）２１が上からこの順に形成された積層構造を有している。フォトレジストマスク２４には例えば背景技術の欄で説明したように、例えば光源としてＡｒＦエキシマレーザを用いたフォトリソグラフィにより多数のライン２６からなる第１のマスクパターン２５が形成されている。尚、互いに隣接するライン２６、２６間のスペース部分を溝２７と呼ぶこととする。図３ではその断面のみを示しているが、このライン２６と溝２７とは図３の紙面に垂直な方向に伸びるように、互いに平行に形成されている。また、溝２７の底には反射防止膜２３が露出している。
　また、第１のマスクパターン２５において、例えば、ライン２６の幅Ｍ１は約６０ｎｍであって良く、溝２７の開口幅Ｍ２は約１００ｎｍであって良い。従って、幅Ｍ１と開口幅Ｍ２との比は３：５となっている。また、ＳｉＮ膜２２の膜厚Ｈ１は例えば２７ｎｍであって良く、反射防止膜２３の膜厚Ｈ２は例えば２７ｎｍであって良く、フォトレジストマスク２４の膜厚Ｈ３は例えば２７ｎｍであって良い。
　次に、上記の構成を有するウェハＷに対して、処理ガスとして例えばＳｉＨ４（モノシラン）ガスを供給すると共に、ウェハＷを３００℃以下の温度例えば１００℃に加熱して熱ＣＶＤによる成膜を行う。この成膜においては、初めは第１のマスクパターン２５の形状に沿ってアモルファスシリコン膜３１が成膜されていくが、成膜を続けていくと、図４Ａに示すように、ライン２６の側壁に沿って下に向かうに従って幅が広くなるように成膜される。その結果、図４Ｂに示すように、アモルファスシリコン膜３１は、ライン２６の表面に沿った平坦部と、ライン２６の角に対応した湾曲部と、反射防止膜２３の表面に沿った平坦部とを有することとなる。ここで、２つの平坦部における膜厚は互いにほぼ等しい。また、ライン２６の側壁においても平坦部における膜厚とほぼ等しくなる。このようなアモルファスシリコン膜３１の成膜後は、図４Ｂに示すように、見かけ上のライン２６の幅は大きくなり、溝２７に対応するアモルファスシリコン膜３１の凹部３２の開口幅Ｍ３は小さくなっている。そして、図３Ｂに示すように、アモルファスシリコン膜３１の凹部３２の開口幅Ｍ３と、この凹部３２の内壁とライン２６の側壁の間の長さＭ４（以下、アモルファスシリコン膜３２の「側壁幅」という）との比が３：１となっている。このとき、アモルファスシリコン膜３２の厚さ（溝２７の底に露出する反射防止膜２３の表面から測った厚さ、およびライン２６の表面から測った厚さ）が例えば２０ｎｍであって良い。
　続いて、ウェハＷに処理ガスとして例えばＯ２（酸素）ガスとＨＢｒ（臭化水素）ガスとを供給し、これらの処理ガスをプラズマ化して、アモルファスシリコン膜３１を下方に向けて異方性エッチングする。このエッチングをフォトレジストマスク２４の表層が露出するまで続けると、図３Ｃに示すように、一つのライン２６の両側壁には、下端へ向かって広がる形状を有する、アモルファスシリコン膜３１による一組（３３）の堆積物（サイドウォール）３３ａ、３３ｂが残る。また、このエッチングにより、隣り合う２つの組３３、３３の間に溝２７の底面（反射防止膜２３の表面）が露出する。この時アモルファスシリコン膜３１が異方性エッチングにより均一に下方に向かってエッチングされていくので、この堆積物３３ａ（３３ｂ）の幅Ｍ６は、既述のアモルファスシリコン膜３１の側壁幅Ｍ４とほぼ等しくなる。従って、組３３、３３の間に露出した反射防止膜２３の幅Ｍ５についても既述の幅Ｍ３とほぼ等しくなり、幅Ｍ５と堆積物３３ａ（３３ｂ）の幅Ｍ６との比は３：１となる。
　次いで、処理ガスとして例えばＯ２ガス及びＡｒ（アルゴン）ガスをウェハＷに供給し、これらの処理ガスをプラズマ化してフォトレジストマスク２４をエッチングする。反射防止膜２３は、既述のようにフォトレジストマスク２４と組成が似通っているので、フォトレジストマスク２４と共に堆積物３３ａ、３３ｂをマスクとして除去されていく（図３Ｄ）。そして、図５Ａに示すように、堆積物３３ａ、３３ｂ間の反射防止膜２３が除去されてＳｉＮ膜２２が露出するまでエッチングを続ける。
　その後、処理ガスとして例えばＯ２ガスとＨＢｒガスとをウェハＷに供給し、これら処理ガスをプラズマ化してアモルファスシリコン膜３１から形成された堆積物３３ａ，３３ｂを除去する（図５Ｂ）。このエッチングにより、堆積物３３ａ，３３ｂにより形成されたパターンが反射防止膜２３に転写されて、ライン状の反射防止膜２３がＳｉＮ膜２２上に第２のマスクパターンとして残る。以上のダブルパターン形成工程により、このＳｉＮ膜２２に形成されたパターンの数は、図３Ａに示すフォトレジストマスク２４に形成されていた第１のマスクパターン２５の（ライン２６及び溝２７）の数の２倍になる。言い換えると、図３ＡにおいてはＭ１＋Ｍ２の幅に一つのライン２６と一つの溝２７があるが、図５Ｂにおいては同じ幅に２つのラインと２つの溝がある。
　続いて、反射防止膜２３に形成されたパターンの数を２倍化するため、ダブルパターン形成工程を再度行う。先ず、ウェハＷに処理ガスとして例えばＳｉＨ４ガスを供給すると共に、ウェハＷを３００℃以下の温度例えば１００℃に加熱して熱ＣＶＤなどによる成膜を行う。この成膜により、ＳｉＮ膜２２の表面及び反射防止膜２３の露出面がアモルファスシリコン膜３５により被覆されていく。そして、アモルファスシリコン膜３５は、図５Ｃに示すように、このアモルファスシリコン膜３５の凹部３６の開口幅Ｍ７と、アモルファスシリコン膜３５の側壁幅Ｍ８との比が１：１となる膜厚まで（開口幅Ｍ７とアモルファスシリコン膜３５の側壁幅Ｍ８とが等しくなるまで）行われる。成膜後のアモルファスシリコン膜３５の膜厚としては、例えば２０ｎｍとなる。
　しかる後、処理ガスとして例えばＯ２ガスとＨＢｒガスとをウェハＷに供給し、これらの処理ガスをプラズマ化してアモルファスシリコン膜３５を下方に向けて異方性エッチングする。このエッチングをライン状の反射防止膜２３の表層が露出するまで続けると、反射防止膜２３の両側壁には、アモルファスシリコン膜３５からなる堆積物３７ａ、３７ｂの組３７が形成される。また、この組３７、３７の間には、ＳｉＮ膜２２が露出する。この堆積物３７ａ、３７ｂの幅Ｍ１０は、既述のように、異方性エッチングにより上記の寸法Ｍ８とほぼ等しくなる。また、組３７、３７の間の寸法Ｍ９についても、凹部３６の幅Ｍ７とほぼ等しくなるので、寸法Ｍ９と幅Ｍ１０との比が１：１となる。
　そして、処理ガスとして例えばＯ２ガス及びＡｒガスをウェハＷに供給し、これらの処理ガスをプラズマ化して、反射防止膜２３をエッチングにより除去して堆積物３７ａ、３７ｂの間のＳｉＮ膜２２を露出させる（図５Ｅ）。このエッチングにより、堆積物３７ａ、３７ｂの幅Ｍ１２と、堆積物３７ａ、３７ｂ間の幅Ｍ１１と、は２０ｎｍとなり、従って両者の比がほぼ１：１となる。
　その後、処理ガスとして例えばＣＦ４、ＣＨＦ３、ＣＨ２Ｆ２およびＦ２などのフッ素を含むガスのいずれか又は２以上の組み合わせを、Ａｒガスかつ／またはＯ２ガスとともにウェハＷに供給する。そして、これらの処理ガスをプラズマ化し、アモルファスシリコン膜３５の堆積物３７ａ、３７ｂをマスクとしてＳｉＯ２膜２１が露出するまでＳｉＮ膜２２を下方に向けて異方性エッチングする。このエッチングにより、堆積物３７ａ、３７ｂのパターンがＳｉＮ膜２２に転写され、図６Ａに示すように、ライン２８と溝２９とからなるパターン３０がＳｉＮ膜２２に形成される。既述のように、堆積物３７ａ（３７ｂ）の幅Ｍ１２と、堆積物３７ａ、３７ｂ間の幅Ｍ１１と、の比がほぼ１：１となっているので、これらの寸法がパターン３０に転写され、ライン２８の幅Ｍ１４と溝２９の開口幅Ｍ１３とが夫々２０ｎｍとなり、従って両者の比もほぼ１：１となる。以上の２回のダブルパターン形成工程により、パターン３０に形成されるライン２８及び溝２９の数は、第１のマスクパターン２５のライン２６及び溝２７の数の４倍となる。
　そして、処理ガスとして例えばＯ２ガスとＨＢｒガスとをウェハＷに供給し、これらの処理ガスをプラズマ化して、堆積物３７ａ，３７ｂを除去する（図６Ｂ）。
　この第１の実施の形態によれば、多数のライン２８の幅Ｍ１４と溝２９の開口幅Ｍ１３との比がほぼ１：１となるパターン３０をＳｉＮ膜２２に形成するにあたり、既述の多層構造を有するウェハＷに対してパターンのダブル化（ダブルパターン形成工程）を２回行っている。この時ライン２６の幅Ｍ１と溝２７の開口幅Ｍ２との比が３：５となるようにフォトレジストマスク２４の第１のマスクパターン２５を形成すると共に、開口幅Ｍ５と堆積物３３ａ（３３ｂ）の幅Ｍ６との比が３：１となるようにアモルファスシリコン膜３１を成膜している。そのため、この堆積物３３ａ（３３ｂ）のパターンを反射防止膜２３に転写することでその幅と間隔寸法とが１：３のラインパターンが形成される。更にこのパターンの両側壁に、当該ラインの幅と同じ幅のサイドウォール（堆積物３７ａ、３７ｂ）を形成し、このサイドウォールをＳｉＮ膜２２に転写することで、第１のマスクパターン２５のライン２６の数の４倍（２倍×２倍）数を有するパターン３０を形成することができる。従って、広い線幅のマスクパターン２５から、狭い線幅の１：１のパターン３０を得ることができる。
　この結果、露光装置の光源の波長では形成困難な微細な線幅であっても、即ち露光装置の線幅の限界よりも小さい線幅でパターン３０を形成でき、半導体装置のパターン３０の微細化に寄与することができる。また、例えばＫｒＦのエキシマレーザなど、波長の長い露光装置を用いながら、微細なパターン３０を作り出せるので、製造コストの低廉化も図ることができる。
　また、フォトリソグラフィによりフォトレジストマスク２４に第１のマスクパターン２５を形成するにあたって、上記のように幅Ｍ１と開口幅Ｍ２との比が３：５というように１：１に近い値となるので、後述するように、パターン３０を１回のダブルパターン形成工程により形成する場合（幅Ｍ１と開口幅Ｍ２との比が１：３）よりも第１のマスクパターン２５を容易に作製できる。さらに、背景技術の項にて説明したトリミング工程（シュリンクプロセス）が不要になるので、パターン３０の寸法を精度高く設定することができる。また、トリミング工程が不要になることから、ウェハＷの表層にフォトレジストマスク２４や反射防止膜２３といった有機系の膜が形成された従来の積層構造のウェハＷに対しても、本発明の第１の実施の形態によるパターン形成方法は有用である。
　また、既述のように、アモルファスシリコン膜３１（３５）を熱ＣＶＤにより成膜するにあたり、３００℃以下の低温例えば１００℃にて行うようにしているので、上記の有機系の膜にアモルファスシリコン膜３１（３５）を成膜できる。尚、このように低温でアモルファスシリコン膜３１（３５）を成膜する手法としては、既述の熱ＣＶＤ以外にも、例えばバッチ式の縦型熱処理装置において、処理ガスをプラズマ化したプラズマを用いて行うようにしても良い。
　尚、第１のマスクパターン２５のライン２６の幅Ｍ１と溝２７の幅Ｍ２との比は、既述のように３：５になるように設計されるが、加工誤差を考慮して、デバイスの製造において影響を与えないように例えば３：４．７５～５．２５（±５％）であれば良い。同様に、アモルファスシリコン膜３１、３５の膜厚についても、開口幅Ｍ５と幅Ｍ６との比、寸法Ｍ９と幅Ｍ１０との比の夫々が上記の誤差範囲（±５％）内に収まれば良い。以下の実施の形態においても、夫々のマスクパターンの寸法に応じて、同様の加工誤差内に収まるようにマスクパターン寸法やアモルファスシリコン膜の膜厚が設定される。また、上記のＳｉＮ膜２２を被エッチング膜として説明したが、このＳｉＮ膜２２に形成されたパターン３０をマスクとしてその下層膜であるＳｉＯ２膜２１にパターン３０を転写するようにしても良い。
　（第１の実施の形態の変形例１：反射防止膜の除去）
　上記の実施の形態では、１回目のダブルパターン形成工程（図５Ａ）において、堆積物３３ａ（３３ｂ）を反射防止膜２３上に形成するようにしたが、この反射防止膜２３が有機系の膜であるため、反射防止膜２３の強度の不足により堆積物３３ａ（３３ｂ）が倒れるおそれがある。この場合は、例えば以下のように変形しても良い。
　図７Ａに示すように、図３Ａに示す反射防止膜２３とＳｉＮ膜２２との間に、例えば２７ｎｍの膜厚を有するＳｉＯ２膜３８を介在させる。そして、膜２１，２２，３８，２３，２４を有するウェハＷに対して、処理ガスとして例えばＯ２ガス及びＡｒガスを供給し、これらの処理ガスをプラズマ化してフォトレジストマスク２４をマスクとして反射防止膜２３をエッチングする。このプラズマにより、図７Ｂに示すように、フォトレジストマスク２４もエッチングされていくので、反射防止膜２３の上面はフォトレジストマスク２４が僅かに残るか、あるいは反射防止膜２３が露出する。そして、このエッチングによりＳｉＯ２膜３８が露出したウェハＷに対して、既述の例と同様に図７Ｃ～図８Ａのダブルパターン形成工程を行う。この時、アモルファスシリコン膜３１の側壁幅（堆積物３３ａ（３３ｂ）の幅Ｍ３、Ｍ４）については上記の実施の形態と同じ寸法に設定される。この堆積物３３ａ、３３ｂは、既述のように、ＳｉＯ２膜３８上に形成される。尚、エッチング処理や成膜処理については、上記の実施の形態と同じ工程となるため省略する。
　そして、ウェハＷに処理ガスとして例えばＣＦ４ガス、ＣＨＦ３ガス、Ａｒガス、Ｏ２ガス、ＣＨ２Ｆ２ガス及びＦ２ガスを供給し、これらの処理ガスをプラズマ化して、ＳｉＮ膜２２が露出するまでＳｉＯ２膜３８を下方に向けて異方性エッチングする（図８Ｂ）。
　次いで、堆積物３３ａ、３３ｂを除去して（図８Ｃ）、図８Ｄ～図９Ｄのダブルパターン形成工程を行う。ＳｉＯ２膜３８をエッチングするとき（図９Ｂ）には、上記のように、処理ガスとして例えばＣＦ４ガス、ＣＨＦ３ガス、Ａｒガス、Ｏ２ガス、ＣＨ２Ｆ２ガス及びＦ２ガスが用いられる。この時も、アモルファスシリコン膜３５の側壁幅（堆積物３７ａ（３７ｂ）の幅Ｍ７、Ｍ８）については上記の実施の形態と同じ寸法に設定される。以上の工程により、上記の実施の形態と同様の寸法（Ｍ１３、Ｍ１４）のパターン３０が形成される。
　この実施の形態によれば、上記の実施の形態と同様の効果が得られる。また、この例では、１回目のダブルパターン形成工程において、既述の反射防止膜２３よりも強度の強いＳｉＯ２膜３８上に堆積物３３ａ（３３ｂ）を形成しているので、堆積物３３ａ（３３ｂ）がＳｉＯ２膜３８を介してウェハＷに強固に固定され、従って堆積物３３ａ、３３ｂ間の寸法誤差を極めて少なくすることができ、パターン３０の寸法の精度を高めることができる。
　（第１の実施の形態の変形例２：無機膜積層構造）
　第１の実施の形態においては、何れも有機物からなる、ウェハＷの最上膜としてのフォトレジストマスク２４とその下膜としての反射防止膜２３とを用いたが（図３Ａ）、図１０に示すように、これらの膜２４、２３に替えて、無機物からなる例えばＳｉＮ膜４０とＳｉＯ２膜３９とを用いても良い。この例においても上記の変形例１と同様のパターン３０が形成され、同様の効果が得られる。また、アモルファスシリコン膜３１、３５を無機物膜に成膜することができるため、その成膜温度を例えば２００℃程度に高くすることによって、より緻密で形状精度の高い堆積物３３ａ（３３ｂ）、３７ａ（３７ｂ）を形成できる。
　（第２の実施の形態：パターンの８倍化）
　上記の変形例２においてＳｉＮ膜４０に第１のマスクパターン２５を形成するにあたって、この第１のマスクパターン２５と同じパターンを有するレジスト膜をＳｉＮ膜４０上に形成し、このレジスト膜を用いてＳｉＮ膜４０をエッチングしても良いが、以下のようにＳｉＮ膜４０に第１のマスクパターン２５を形成するようにしても良い。
　まず、図１１Ａに示すように、ＳｉＮ膜４０、ＳｉＯ２膜３９、ＳｉＮ膜２２、ＳｉＯ２膜２１を上からこの順に有するウェハＷを用意する。次いで、その最上膜であるＳｉＮ膜４０上にレジスト膜を形成し、このレジスト膜から例えばフォトリソグラフィによりライン４２と溝４３とからなる第３のマスクパターン４４を形成する。この例では、第３のマスクパターン４４において、ライン４２の幅Ｎ１は例えば１００ｎｍであり、溝４３の開口幅Ｎ２は例えば２２０ｎｍであって良い。従って、幅Ｎ１と開口幅Ｎ２との比は５：１１となっている。尚、レジストマスク４１の膜厚は２７ｎｍである。
　次いで、ウェハＷに処理ガスとして例えばＳｉＨ４ガスを供給すると共に、ウェハＷを３００℃以下の温度例えば１００℃に加熱して熱ＣＶＤによる成膜を行い、アモルファスシリコン膜４５を成膜する。この時、アモルファスシリコン膜４５の凹部４６の開口幅Ｎ３と、凹部４６の内壁とライン４２の側壁との間の長さＮ４（アモルファスシリコン膜４５の側壁幅Ｎ４）との比が５：３となるまでアモルファスシリコン膜４５を成膜する（図１１Ｂ）。成膜後のアモルファスシリコン膜４５の膜厚としては、例えば６０ｎｍであって良い。
　続いて、ウェハＷに処理ガスとして例えばＯ２ガスとＨＢｒガスとを供給し、これらの処理ガスをプラズマ化して、フォトレジストマスク２４の表面が露出するまでアモルファスシリコン膜４５を下方に向けて異方性エッチングする。このエッチングにより、図１１Ｃに示すように、ライン４２の両側壁にアモルファスシリコン膜４５からなる一組の堆積物４７（４７ａ、４７ｂ）が形成され、隣り合う２つの組の堆積物４７、４７間にはＳｉＮ膜４０が露出する。また、この堆積物４７ａ（４７ｂ）の幅Ｎ６がアモルファス膜４５の側壁幅Ｎ４にほぼ等しく、隣り合う２つの組の堆積物４７、４７の幅Ｎ５がアモルファス膜４５の凹部４６の開口幅Ｎ３にほぼ等しくなる。幅Ｎ５と堆積物４７ａ（４７ｂ）の幅Ｎ６との比が５：３となる。
　次いで、処理ガスとして例えばＯ２ガス及びＡｒガスをウェハＷに供給し、これらの処理ガスをプラズマ化してレジストマスク４１を除去する（図１２Ａ）。これにより、堆積物４７ａ、４７ｂ間にＳｉＮ膜４０が露出する。そして、処理ガスとして例えばＣＦ４ガス、ＣＨＦ３ガス、Ａｒガス、Ｏ２ガス、ＣＨ２Ｆ２ガス及びＦ２ガスを用いて、これらの処理ガスをプラズマ化して、堆積物４７ａ、４７ｂをマスクとしてＳｉＯ２膜３９が露出するまでＳｉＮ膜４０をエッチングする（図１２Ｂ）。その後、処理ガスとして例えばＯ２ガスとＨＢｒガスとをウェハＷに供給し、これら処理ガスをプラズマ化してアモルファスシリコン膜４５からなる堆積物４７ａ，４７ｂを除去する（図１２Ｃ）。
　以上のダブルパターン形成工程により、ＳｉＮ膜４０には既述の図１０（図１２Ｃ）に示すライン２６と溝２７とからなる第１のマスクパターン２５が形成され、このライン２６の幅Ｍ１が約６０ｎｍであり、溝２７の開口幅Ｍ２が約１００ｎｍとなるので、幅Ｍ１と開口幅Ｍ２との比は３：５となる。また、この第１のマスクパターン２５に形成されたパターン（ライン２６及び溝２７）の数は、第３のマスクパターン４４に形成されたパターン（ライン４２及び溝４３）の数の２倍になる。
　その後、このウェハＷに対して既述のようにダブルパターン形成工程を２回繰り返して行うことにより、ＳｉＮ膜２２にパターン３０が形成される（図９Ｃ参照）。従って、パターン３０に形成されるライン２８及び溝２９の数は、第３のマスクパターン４４のライン４２及び溝４３の数の８倍となる。
　この第２の実施の形態によれば、既述の多層構造のウェハＷに１：１のパターン３０を形成するにあたり、ライン４２の幅Ｎ１と溝４３の開口幅Ｎ２との比が５：１１となるようにレジストマスク４１の第３のマスクパターン４４を形成すると共に、開口幅Ｎ５と堆積物４７ａ（４７ｂ）の幅Ｎ６との比が５：３となるようにアモルファスシリコン膜４５を成膜している。従って、このウェハＷに対してダブルパターン形成工程を３回行うことにより、パターン３０におけるライン２８及び溝２９の数を第３のマスクパターン４４のライン４２及び溝４３の数の８倍に増やすことができ、そのため極めて微細な寸法のパターン３０を形成することができる。
　なお、図３Ａに示すウェハＷを用意して、第２の実施の形態による３回のダブルパターン形成工程を行っても良い。この場合、レジストマスク２４の代わりに、例えばＳｉＮ膜などの無機膜を用いて、この無機膜の上に第３のマスクパターン４４を有するフォトレジストマスクを形成し、このフォトレジストマスクを用いて無機膜をエッチングして、第３のマスクパターン４４を有するマスクを形成しても良い。また、上述の変形例１において説明したように、ＳｉＮ膜２２と反射防止膜２３との間にＳｉＯ２膜３８（図７Ａ）を介在させても良い。これによれば、堆積物３３をＳｉＯ２膜３８上に形成することができる。
　（第３の実施の形態：パターンの１６倍化）
　第２の実施の形態においてレジストマスク４１に第３のマスクパターン４４を形成するにあたって、既述のように、このレジストマスク４１に直接フォトリソグラフィによりパターンを形成しても良いが、以下のようにしても良い。
　図１３Ａに示すように、（as-coatedの）レジストマスク４１、ＳｉＮ膜４０、ＳｉＯ２膜３９、ＳｉＮ膜２２、ＳｉＯ２膜２１を上からこの順に有するウェハＷを用意し、その最上膜であるレジストマスク４１上に、例えばＳｉＮからなる無機系の膜であるレジストマスク５１を形成する。レジストマスク５１は、ライン５２と溝５３とからなる第４のマスクパターン５４を有している。具体的には、レジストマスク５１は、例えば、レジストマスク４１上にＳｉＮ膜を成膜し、このＳｉＮ膜上に形成された第４のマスクパターン５４を有するフォトレジストマスクを用いてＳｉＮ膜をエッチングすることにより、形成される。この例では、第４のマスクパターン５４において、ライン５２の幅Ｐ１は約２２０ｎｍであり、溝５３の開口幅Ｐ２は約４２０ｎｍであって良い。従って、幅Ｎ１と開口幅Ｎ２との比は１１：２１となっている。尚、レジストマスク５１の膜厚は２７ｎｍである。
　次に、ウェハＷに処理ガスとして例えばＳｉＨ４ガスを供給すると共に、ウェハＷを３００℃以下の温度例えば１００℃に加熱して熱ＣＶＤによる成膜処理を行い、アモルファスシリコン膜５５を成膜する。この時、既述のようにアモルファスシリコン膜５５の膜厚を調整することで、アモルファスシリコン膜５５の凹部５６の開口幅Ｐ３と、アモルファスシリコン膜５５の側壁幅Ｐ４との比が１１：５となるまでアモルファスシリコン膜５５を成膜する（図１３Ｂ）。成膜後のアモルファスシリコン膜５５の膜厚は、例えば１００ｎｍであって良い。
　続いて、ウェハＷに処理ガスとして例えばＯ２ガスとＨＢｒガスとを供給し、これらの処理ガスをプラズマ化して、レジストマスク５１の表面が露出するまでアモルファスシリコン膜５５を下方に向けて異方性エッチングする。このエッチングにより、図１３Ｃに示すように、ライン５２の両側壁に一組の堆積物５７（５７ａ、５７ｂ）が形成され、隣り合う２つの組５７、５７の間には下層のレジストマスク４１が露出する。また、この堆積物５７ａ（５７ｂ）の幅Ｐ６は、アモルファスシリコン膜５５の側壁幅Ｐ４にほぼ等しく、開口幅Ｐ５は、アモルファスシリコン膜５５の凹部５６の開口幅Ｐ３にほぼ等しくなる。すなわち、開口幅Ｐ５と堆積物５７ａ（５７ｂ）の幅Ｐ６との比が１１：５となる。
　その後、処理ガスとして例えばＣＦ４ガス、ＣＨＦ３ガス、Ａｒガス、Ｏ２ガス、ＣＨ２Ｆ２ガス及びＦ２ガスをウェハＷに供給する。そして、これらの処理ガスをプラズマ化し、レジストマスク５１を除去する（図１４Ａ）。
　次いで、処理ガスとして例えばＯ２ガス及びＡｒガスをウェハＷに供給し、これらの処理ガスをプラズマ化して堆積物５７ａ、５７ｂをマスクとしてレジストマスク４１をエッチングする（図１４Ｂ）。このエッチングにより、堆積物５７ａ、５７ｂ間にＳｉＮ膜４０が露出する。
　その後、処理ガスとして例えばＯ２ガスとＨＢｒガスとをウェハＷに供給し、これら処理ガスをプラズマ化してアモルファスシリコン膜５５から形成された堆積物５７ａ，５７ｂを除去する（図１４Ｃ）。
　以上のダブルパターン形成工程により、レジストマスク４１には既述の図１１に示すライン４２と溝４３とからなる第３のマスクパターン４４が形成され、このライン４２の幅Ｎ１が約１００ｎｍとなり、溝４３の開口幅Ｎ２が２２０ｎｍとなるので、幅Ｎ１と開口幅Ｎ２との比は５：１１となる。また、この第３のマスクパターン４４のパターンの数がレジストマスク５１に形成されたパターンの数の２倍になる。
　その後、このウェハＷに対して既述のように３回のダブルパターン形成工程を行うことにより、ＳｉＮ膜２２にパターン３０が形成される。パターン３０に形成されるライン２８及び溝２９の数は、第４のマスクパターン５４のライン５２及び溝５３の数の１６倍となる。
　この第３の実施の形態によれば、既述の多層構造を有するウェハＷにパターン３０を形成するにあたり、ライン５２の幅Ｐ１と溝５３の開口幅Ｐ２との比が１１：２１となるようにレジストマスク５１の第４のマスクパターン５４を形成すると共に、開口幅Ｐ５と堆積物５７ａ（５７ｂ）の幅Ｐ６との比が１１：５となるようにアモルファスシリコン膜５５を成膜している。従って、このウェハＷに対してダブルパターン形成工程を４回行うことにより、パターン３０におけるライン２８及び溝２９の数を第４のマスクパターン５４のライン５２及び溝５３の数の１６倍に増やすことができ、そのため極めて微細な寸法のパターン３０を形成することができる。
　尚、既述の第１の実施の形態の変形例１、２において説明したように、レジストマスク４１を無機膜により形成するようにしても良い。
　（第４の実施の形態：パターンの２ｎ倍化）
　上記の各例にて説明したように、ウェハＷの積層膜数を増やすと共にダブルパターン形成工程を２回、３回、４回行うことにより、パターン３０の数をウェハＷの表層に形成されていたパターン（２５、４４、５４）の数の４（２２）倍、８（２３）倍、１６（２４）倍に増やすことができる。このことから、ダブルパターン形成工程を更に５回、６回、、、、、（ｎ－１）回、ｎ（ｎ：５以上の正数）回行うことによって、パターン３０の数をウェハＷの表層のパターンの数の３２（２５）倍、６４（２６）倍、、、２ｎ－１倍、２ｎ倍に増やすことができると考えられる。そこで、このようにダブルパターン形成工程を繰り返すにあたり、ウェハＷの表層のレジストマスク６０に形成する第ｎのマスクパターン６１（２５、４４、５４）のライン６２（２６、４２、５２）の寸法及び溝６３（２７、４３、５３）の寸法の設定方法について、図１５及び図１６を参照して説明する。
　図１５は、最上段に、エッチング対象のＳｉＮ膜２２と、このＳｉＮ膜２２に形成するパターン３０とを示し、下方の段ほど、ＳｉＮ膜２２にパターン３０を形成するに要するダブルパターン形成工程の回数が多いことを示している。各段は、ダブルパターン形成工程の回数に対応した、ウェハＷの表層に形成される最初のレジストマスク６０を模式的に示している。この場合において、図示を省略しているが、ダブルパターン形成工程をｎ回繰り返す場合には、ＳｉＮ膜２２上には（ｎ＋１）層の膜が積層されている。
　図１５及び図１６から、上から２段目に示すライン６２の幅は最上段の溝２９の開口幅とほぼ等しく、上から２段目に示す溝６３の幅は（最上段のライン２８の幅×２＋最上段の溝２９の開口幅）にほぼ等しいことが分かる。また、上から２段目のライン６２の側壁に形成される堆積物の幅は、最上段のライン２８の幅とほぼ等しいことが分かる。そこで、このような計算を順次行っていくことにより、ダブルパターン形成工程をｎ回繰り返してパターン３０を２ｎ倍化する時に必要なマスクパターン６１の寸法及び堆積物の寸法が算出され、従ってその算出結果に基づいて上記のダブルパターン形成工程を繰り返していくことにより、ウェハＷの表面に形成されたパターン６１の数の２ｎ倍の数のパターン３０を形成することができる。尚、ウェハＷに最終的にパターン３０を形成する膜としては、ＳｉＮ膜２２以外にも、ＳｉＯ２膜などの無機膜であっても良い。
　尚、既述の第１の実施の形態において説明したように、パターン３０を４倍化するときの溝２７÷ライン２６の比が０．６となり、最も１．０に近づくことから（図１６参照）、フォトリソグラフィによりこのマスクパターン６１（２４）を容易に形成できることが分かる。
　なお、上記の実施の形態において、便宜的にＳｉＮ膜２２に形成されるパターン３０の寸法が一定であり、ダブルパターン形成工程の回数が増える毎にウェハＷの表面のマスクパターン６１（２５、４４、５４）の寸法が大きくなるように説明したが、実際にはライン６２（２６、４２、５２）の寸法と溝６３（２７、４３、５３）の寸法とを既述の比率に保ちつつ、このマスクパターン６１のラインと溝の密度をＫｒＦエキシマレーザやＡｒＦエキシマレーザにより容易に形成可能な密度に設定することで、これらのレーザを用いた露光装置における露光限界を超えた、極めて寸法の小さいパターン３０をＳｉＮ膜２２に形成することができる。
　続いて、上述の半導体装置の製造方法を実施する半導体製造装置の一例について図１７を参照しながら説明する。この半導体製造装置は、第１の基板搬送手段８１ａを備えたローダモジュールである第１の搬送室８１と、ロードロック室８２，８２と、第２の基板搬送手段８３ａを備えた真空搬送室モジュールである第２の搬送室８３と、を備えている。第１の搬送室８１の手前側には、内部に複数枚のウェハＷが収納された密閉型のキャリアＣを載置するためのロードポート８５が複数箇所例えば３カ所に設けられており、またこの第１の搬送室８１の側面には、ウェハＷの向きや偏心の調整を行うアライメント室８６が接続されている。
　第２の搬送室８３には、熱ＣＶＤによる成膜処理を行う成膜モジュール８７，８７と、プラズマエッチング処理を行うエッチングモジュール８８，８８と、が気密に接続されている。この成膜モジュール８７は、内部にウェハＷを載置する載置台と、このウェハＷを例えば３００℃以下に加熱する加熱部、成膜モジュール８７内に既述のアモルファスシリコン膜を成膜するための処理ガス例えばＳｉＨ４ガスを供給する供給ユニット及び真空排気ユニット（いずれも図示せず）を備えている。また、エッチングモジュール８８は、例えば平行平板型のプラズマエッチング装置であり、ウェハＷを載置する載置台及びその載置台の上方に対向するように設けられたガスシャワーヘッドを兼用する上部電極、このガスシャワーヘッドを介してウェハＷに既述のエッチング用の処理ガスを供給する供給部、真空排気ユニット及び処理ガスをプラズマ化するための高周波供給源（いずれも図示せず）を備え、エッチングモジュール８８内にガスシャワーヘッドから処理ガスを供給し、載置台と上部電極との間に高周波を印加して処理ガスをプラズマ化することによって、既述のプラズマエッチングが行われるように構成されている。図中Ｇはゲートバルブ、ＧＴはゲートドアである。
　この半導体製造装置には、例えばコンピュータからなる制御手段である制御部８０Ａが設けられている。この制御部８０Ａは図示しないプログラム、ＣＰＵ及びメモリを備えており、前記プログラムには制御部８０Ａから半導体製造装置の各部に制御信号を送り、ウェハの搬送及び処理を進行させるように命令（各ステップ）が組み込まれている。また、例えばメモリには各モジュールの処理圧力、処理温度、処理時間、ガス流量または電力値などの処理パラメータの値が書き込まれる領域を備えており、ＣＰＵがプログラムの各命令を実行する際これらの処理パラメータが読み出され、そのパラメータ値に応じた制御信号がこの半導体製造装置８０の各部に送られることになる。このプログラム（処理パラメータの入力操作や表示に関するプログラムも含む）は、例えばフレキシブルディスク、コンパクトディスク、ハードディスク、ＭＯ（光磁気ディスク）などのコンピュータ記憶媒体である記憶部８０Ｂに格納されて制御部８０Ａにインストールされる。
　次に、この半導体製造装置におけるウェハＷの流れについて簡単に説明する。先ず、キャリアＣをロードポート８５に載置して、キャリアＣ内のウェハＷを第１の基板搬送手段８１ａにより第１の搬送室８１を介してロードロック室８２に搬送する。そして、第２の基板搬送手段８３ａによりロードロック室８２を介してウェハＷを第２の搬送室８３内に搬入する。そして、この第２の搬送室８３を介して成膜モジュール８７及びエッチングモジュール８８に上記の処理の流れに合わせて順次ウェハＷを搬送し、成膜モジュール８７においては上述の実施形態の各アモルファスシリコン膜の成膜処理を行い、エッチングモジュール８８においては各エッチング処理を行う。各処理の終了後、ウェハＷは搬入された順序と逆の順序でキャリアＣに戻される。
　本国際出願は２００８年２月１５日に出願された日本国特許出願２００８－０３５１６１号に基づく優先権を主張するものであり、２００８－０３５１６１号の全内容をここに援用する。

Claims (4)

  1. 　基板上の膜にプラズマエッチングにより多数の平行なラインからなるパターンを形成するパターン形成方法において、
    　下段側から被エッチング膜及び犠牲膜が積層された基板を用いて、前記犠牲膜の上に多数のラインからなる第１のマスクパターンを前記ラインの幅と前記ラインの間隔寸法との比が３：５となるように形成する工程と、
    　前記第１のマスクパターンの表面に薄膜を成膜した後、プラズマにより前記犠牲膜が露出するまで当該薄膜の異方性エッチングを行って、前記ラインの両側壁に前記第１のマスクパターンのラインの幅の１／３の幅となる前記薄膜からなる堆積物を形成する工程と、
    　前記ラインを除去して前記堆積物を残し、当該堆積物をマスクとして前記犠牲膜をプラズマによりエッチングし、更に当該堆積物を除去することによって、当該犠牲膜に多数のラインからなる第２のマスクパターンを形成する工程と、
    　前記第２のマスクパターンの表面に薄膜を成膜した後、プラズマにより前記被エッチング膜が露出するまで当該薄膜の異方性エッチングを行って、前記ラインの両側壁に前記第２のマスクパターンのラインの幅と同じ幅となる前記薄膜からなる堆積物を形成する工程と、
    　前記第２のマスクパターンにおけるラインを除去して前記薄膜を残し、当該堆積物をマスクとして前記被エッチング膜をプラズマによりエッチングし、更に当該堆積物を除去することによって、当該被エッチング膜に多数のラインからなるパターンを形成する工程と、を含むパターン形成方法。
  2. 　前記第１のマスクパターンは有機物を含むフォトレジストマスクにより形成され、前記犠牲膜は有機物を含む反射防止膜である、請求項１に記載のパターン形成方法。
  3. 　基板を収納したキャリアが載置され、このキャリア内の基板のロード、アンロードが行われるローダモジュールと、
    　このローダモジュールを介して基板が搬入される真空搬送室モジュールと、
    　前記真空搬送室モジュールを介して搬入される基板に成膜処理を行う成膜モジュールと、
    　前記真空搬送室モジュールを介して搬入される基板にエッチング処理を行うエッチングモジュールと、
    　前記搬送室、ローダモジュール、成膜モジュール及びエッチングモジュール間で基板を搬送する基板搬送手段と、
    　請求項１に記載のパターン形成方法を実施するように前記基板搬送手段の動作を制御する制御手段と、を備える半導体製造装置。
  4. 　コンピュータ上で動作するコンピュータプログラムを格納した記憶媒体であって、
    　前記コンピュータプログラムは、請求項１に記載のパターン形成方法を実施するようにステップ群が組まれている記憶媒体。
PCT/JP2009/051802 2008-02-15 2009-02-03 パターン形成方法、半導体製造装置及び記憶媒体 WO2009101878A1 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2008-035161 2008-02-15
JP2008035161A JP2009194248A (ja) 2008-02-15 2008-02-15 パターン形成方法、半導体製造装置及び記憶媒体

Publications (1)

Publication Number Publication Date
WO2009101878A1 true WO2009101878A1 (ja) 2009-08-20

Family

ID=40956907

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2009/051802 WO2009101878A1 (ja) 2008-02-15 2009-02-03 パターン形成方法、半導体製造装置及び記憶媒体

Country Status (3)

Country Link
JP (1) JP2009194248A (ja)
TW (1) TW201001493A (ja)
WO (1) WO2009101878A1 (ja)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2011056529A3 (en) * 2009-10-26 2011-12-08 Sandisk 3D, Llc Apparatus and methods of forming memory lines and structures using double sidewall patterning for four times half pitch relief patterning
WO2012036205A1 (ja) * 2010-09-14 2012-03-22 株式会社ニコン パターン形成方法及びデバイス製造方法
EP3007208A1 (en) 2014-10-07 2016-04-13 Tokyo Electron Limited Method of processing target object
US9859126B2 (en) 2015-04-27 2018-01-02 Tokyo Electron Limited Method for processing target object

Families Citing this family (289)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7935477B2 (en) 2007-11-30 2011-05-03 Taiwan Semiconductor Manufacturing Company, Ltd. Double patterning strategy for contact hole and trench
US8048616B2 (en) * 2008-03-12 2011-11-01 Taiwan Semiconductor Manufacturing Company, Ltd. Double patterning strategy for contact hole and trench in photolithography
US10378106B2 (en) 2008-11-14 2019-08-13 Asm Ip Holding B.V. Method of forming insulation film by modified PEALD
US9394608B2 (en) 2009-04-06 2016-07-19 Asm America, Inc. Semiconductor processing reactor and components thereof
US8802201B2 (en) 2009-08-14 2014-08-12 Asm America, Inc. Systems and methods for thin-film deposition of metal oxides using excited nitrogen-oxygen species
KR101660433B1 (ko) 2010-07-29 2016-09-27 삼성전자 주식회사 수직 채널 트랜지스터를 구비한 반도체 소자
US9312155B2 (en) 2011-06-06 2016-04-12 Asm Japan K.K. High-throughput semiconductor-processing apparatus equipped with multiple dual-chamber modules
US10364496B2 (en) 2011-06-27 2019-07-30 Asm Ip Holding B.V. Dual section module having shared and unshared mass flow controllers
US10854498B2 (en) 2011-07-15 2020-12-01 Asm Ip Holding B.V. Wafer-supporting device and method for producing same
US20130023129A1 (en) 2011-07-20 2013-01-24 Asm America, Inc. Pressure transmitter for a semiconductor processing environment
US9017481B1 (en) 2011-10-28 2015-04-28 Asm America, Inc. Process feed management for semiconductor substrate processing
US9659799B2 (en) 2012-08-28 2017-05-23 Asm Ip Holding B.V. Systems and methods for dynamic semiconductor process scheduling
US10714315B2 (en) 2012-10-12 2020-07-14 Asm Ip Holdings B.V. Semiconductor reaction chamber showerhead
US20160376700A1 (en) 2013-02-01 2016-12-29 Asm Ip Holding B.V. System for treatment of deposition reactor
US9484191B2 (en) 2013-03-08 2016-11-01 Asm Ip Holding B.V. Pulsed remote plasma method and system
US9589770B2 (en) 2013-03-08 2017-03-07 Asm Ip Holding B.V. Method and systems for in-situ formation of intermediate reactive species
US9240412B2 (en) 2013-09-27 2016-01-19 Asm Ip Holding B.V. Semiconductor structure and device and methods of forming same using selective epitaxial process
US10683571B2 (en) 2014-02-25 2020-06-16 Asm Ip Holding B.V. Gas supply manifold and method of supplying gases to chamber using same
US10167557B2 (en) 2014-03-18 2019-01-01 Asm Ip Holding B.V. Gas distribution system, reactor including the system, and methods of using the same
US11015245B2 (en) 2014-03-19 2021-05-25 Asm Ip Holding B.V. Gas-phase reactor and system having exhaust plenum and components thereof
US10858737B2 (en) 2014-07-28 2020-12-08 Asm Ip Holding B.V. Showerhead assembly and components thereof
US9890456B2 (en) 2014-08-21 2018-02-13 Asm Ip Holding B.V. Method and system for in situ formation of gas-phase compounds
US10941490B2 (en) 2014-10-07 2021-03-09 Asm Ip Holding B.V. Multiple temperature range susceptor, assembly, reactor and system including the susceptor, and methods of using the same
US9657845B2 (en) 2014-10-07 2017-05-23 Asm Ip Holding B.V. Variable conductance gas distribution apparatus and method
KR102263121B1 (ko) 2014-12-22 2021-06-09 에이에스엠 아이피 홀딩 비.브이. 반도체 소자 및 그 제조 방법
US10529542B2 (en) 2015-03-11 2020-01-07 Asm Ip Holdings B.V. Cross-flow reactor and method
US10276355B2 (en) 2015-03-12 2019-04-30 Asm Ip Holding B.V. Multi-zone reactor, system including the reactor, and method of using the same
US10458018B2 (en) 2015-06-26 2019-10-29 Asm Ip Holding B.V. Structures including metal carbide material, devices including the structures, and methods of forming same
US10600673B2 (en) 2015-07-07 2020-03-24 Asm Ip Holding B.V. Magnetic susceptor to baseplate seal
US9960072B2 (en) 2015-09-29 2018-05-01 Asm Ip Holding B.V. Variable adjustment for precise matching of multiple chamber cavity housings
US10211308B2 (en) 2015-10-21 2019-02-19 Asm Ip Holding B.V. NbMC layers
US10322384B2 (en) 2015-11-09 2019-06-18 Asm Ip Holding B.V. Counter flow mixer for process chamber
US11139308B2 (en) 2015-12-29 2021-10-05 Asm Ip Holding B.V. Atomic layer deposition of III-V compounds to form V-NAND devices
US10529554B2 (en) 2016-02-19 2020-01-07 Asm Ip Holding B.V. Method for forming silicon nitride film selectively on sidewalls or flat surfaces of trenches
US10468251B2 (en) 2016-02-19 2019-11-05 Asm Ip Holding B.V. Method for forming spacers using silicon nitride film for spacer-defined multiple patterning
US10501866B2 (en) 2016-03-09 2019-12-10 Asm Ip Holding B.V. Gas distribution apparatus for improved film uniformity in an epitaxial system
US10343920B2 (en) 2016-03-18 2019-07-09 Asm Ip Holding B.V. Aligned carbon nanotubes
US9892913B2 (en) 2016-03-24 2018-02-13 Asm Ip Holding B.V. Radial and thickness control via biased multi-port injection settings
US10865475B2 (en) 2016-04-21 2020-12-15 Asm Ip Holding B.V. Deposition of metal borides and silicides
US10190213B2 (en) 2016-04-21 2019-01-29 Asm Ip Holding B.V. Deposition of metal borides
US10367080B2 (en) 2016-05-02 2019-07-30 Asm Ip Holding B.V. Method of forming a germanium oxynitride film
US10032628B2 (en) 2016-05-02 2018-07-24 Asm Ip Holding B.V. Source/drain performance through conformal solid state doping
KR102592471B1 (ko) 2016-05-17 2023-10-20 에이에스엠 아이피 홀딩 비.브이. 금속 배선 형성 방법 및 이를 이용한 반도체 장치의 제조 방법
US10388509B2 (en) 2016-06-28 2019-08-20 Asm Ip Holding B.V. Formation of epitaxial layers via dislocation filtering
US9859151B1 (en) 2016-07-08 2018-01-02 Asm Ip Holding B.V. Selective film deposition method to form air gaps
US10612137B2 (en) 2016-07-08 2020-04-07 Asm Ip Holdings B.V. Organic reactants for atomic layer deposition
US10714385B2 (en) 2016-07-19 2020-07-14 Asm Ip Holding B.V. Selective deposition of tungsten
US10381226B2 (en) 2016-07-27 2019-08-13 Asm Ip Holding B.V. Method of processing substrate
US9887082B1 (en) 2016-07-28 2018-02-06 Asm Ip Holding B.V. Method and apparatus for filling a gap
US10395919B2 (en) 2016-07-28 2019-08-27 Asm Ip Holding B.V. Method and apparatus for filling a gap
US9812320B1 (en) 2016-07-28 2017-11-07 Asm Ip Holding B.V. Method and apparatus for filling a gap
KR102532607B1 (ko) 2016-07-28 2023-05-15 에이에스엠 아이피 홀딩 비.브이. 기판 가공 장치 및 그 동작 방법
KR102613349B1 (ko) 2016-08-25 2023-12-14 에이에스엠 아이피 홀딩 비.브이. 배기 장치 및 이를 이용한 기판 가공 장치와 박막 제조 방법
US10410943B2 (en) 2016-10-13 2019-09-10 Asm Ip Holding B.V. Method for passivating a surface of a semiconductor and related systems
US10643826B2 (en) 2016-10-26 2020-05-05 Asm Ip Holdings B.V. Methods for thermally calibrating reaction chambers
US11532757B2 (en) 2016-10-27 2022-12-20 Asm Ip Holding B.V. Deposition of charge trapping layers
US10643904B2 (en) 2016-11-01 2020-05-05 Asm Ip Holdings B.V. Methods for forming a semiconductor device and related semiconductor device structures
US10435790B2 (en) 2016-11-01 2019-10-08 Asm Ip Holding B.V. Method of subatmospheric plasma-enhanced ALD using capacitively coupled electrodes with narrow gap
US10229833B2 (en) 2016-11-01 2019-03-12 Asm Ip Holding B.V. Methods for forming a transition metal nitride film on a substrate by atomic layer deposition and related semiconductor device structures
US10714350B2 (en) 2016-11-01 2020-07-14 ASM IP Holdings, B.V. Methods for forming a transition metal niobium nitride film on a substrate by atomic layer deposition and related semiconductor device structures
US10134757B2 (en) 2016-11-07 2018-11-20 Asm Ip Holding B.V. Method of processing a substrate and a device manufactured by using the method
KR102546317B1 (ko) 2016-11-15 2023-06-21 에이에스엠 아이피 홀딩 비.브이. 기체 공급 유닛 및 이를 포함하는 기판 처리 장치
US10340135B2 (en) 2016-11-28 2019-07-02 Asm Ip Holding B.V. Method of topologically restricted plasma-enhanced cyclic deposition of silicon or metal nitride
KR20180068582A (ko) 2016-12-14 2018-06-22 에이에스엠 아이피 홀딩 비.브이. 기판 처리 장치
US11581186B2 (en) 2016-12-15 2023-02-14 Asm Ip Holding B.V. Sequential infiltration synthesis apparatus
US11447861B2 (en) 2016-12-15 2022-09-20 Asm Ip Holding B.V. Sequential infiltration synthesis apparatus and a method of forming a patterned structure
KR20180070971A (ko) 2016-12-19 2018-06-27 에이에스엠 아이피 홀딩 비.브이. 기판 처리 장치
US10269558B2 (en) 2016-12-22 2019-04-23 Asm Ip Holding B.V. Method of forming a structure on a substrate
US10867788B2 (en) 2016-12-28 2020-12-15 Asm Ip Holding B.V. Method of forming a structure on a substrate
US11390950B2 (en) 2017-01-10 2022-07-19 Asm Ip Holding B.V. Reactor system and method to reduce residue buildup during a film deposition process
US10655221B2 (en) 2017-02-09 2020-05-19 Asm Ip Holding B.V. Method for depositing oxide film by thermal ALD and PEALD
US10468261B2 (en) 2017-02-15 2019-11-05 Asm Ip Holding B.V. Methods for forming a metallic film on a substrate by cyclical deposition and related semiconductor device structures
US10529563B2 (en) 2017-03-29 2020-01-07 Asm Ip Holdings B.V. Method for forming doped metal oxide films on a substrate by cyclical deposition and related semiconductor device structures
US10283353B2 (en) 2017-03-29 2019-05-07 Asm Ip Holding B.V. Method of reforming insulating film deposited on substrate with recess pattern
KR102457289B1 (ko) 2017-04-25 2022-10-21 에이에스엠 아이피 홀딩 비.브이. 박막 증착 방법 및 반도체 장치의 제조 방법
US10770286B2 (en) 2017-05-08 2020-09-08 Asm Ip Holdings B.V. Methods for selectively forming a silicon nitride film on a substrate and related semiconductor device structures
US10446393B2 (en) 2017-05-08 2019-10-15 Asm Ip Holding B.V. Methods for forming silicon-containing epitaxial layers and related semiconductor device structures
US10892156B2 (en) 2017-05-08 2021-01-12 Asm Ip Holding B.V. Methods for forming a silicon nitride film on a substrate and related semiconductor device structures
US10504742B2 (en) 2017-05-31 2019-12-10 Asm Ip Holding B.V. Method of atomic layer etching using hydrogen plasma
US10886123B2 (en) 2017-06-02 2021-01-05 Asm Ip Holding B.V. Methods for forming low temperature semiconductor layers and related semiconductor device structures
US11306395B2 (en) 2017-06-28 2022-04-19 Asm Ip Holding B.V. Methods for depositing a transition metal nitride film on a substrate by atomic layer deposition and related deposition apparatus
US10685834B2 (en) 2017-07-05 2020-06-16 Asm Ip Holdings B.V. Methods for forming a silicon germanium tin layer and related semiconductor device structures
KR20190009245A (ko) 2017-07-18 2019-01-28 에이에스엠 아이피 홀딩 비.브이. 반도체 소자 구조물 형성 방법 및 관련된 반도체 소자 구조물
US11018002B2 (en) 2017-07-19 2021-05-25 Asm Ip Holding B.V. Method for selectively depositing a Group IV semiconductor and related semiconductor device structures
US11374112B2 (en) 2017-07-19 2022-06-28 Asm Ip Holding B.V. Method for depositing a group IV semiconductor and related semiconductor device structures
US10541333B2 (en) 2017-07-19 2020-01-21 Asm Ip Holding B.V. Method for depositing a group IV semiconductor and related semiconductor device structures
US10312055B2 (en) 2017-07-26 2019-06-04 Asm Ip Holding B.V. Method of depositing film by PEALD using negative bias
US10605530B2 (en) 2017-07-26 2020-03-31 Asm Ip Holding B.V. Assembly of a liner and a flange for a vertical furnace as well as the liner and the vertical furnace
US10590535B2 (en) 2017-07-26 2020-03-17 Asm Ip Holdings B.V. Chemical treatment, deposition and/or infiltration apparatus and method for using the same
US10770336B2 (en) 2017-08-08 2020-09-08 Asm Ip Holding B.V. Substrate lift mechanism and reactor including same
US10692741B2 (en) 2017-08-08 2020-06-23 Asm Ip Holdings B.V. Radiation shield
US11769682B2 (en) 2017-08-09 2023-09-26 Asm Ip Holding B.V. Storage apparatus for storing cassettes for substrates and processing apparatus equipped therewith
US11139191B2 (en) 2017-08-09 2021-10-05 Asm Ip Holding B.V. Storage apparatus for storing cassettes for substrates and processing apparatus equipped therewith
US10249524B2 (en) 2017-08-09 2019-04-02 Asm Ip Holding B.V. Cassette holder assembly for a substrate cassette and holding member for use in such assembly
USD900036S1 (en) 2017-08-24 2020-10-27 Asm Ip Holding B.V. Heater electrical connector and adapter
US11830730B2 (en) 2017-08-29 2023-11-28 Asm Ip Holding B.V. Layer forming method and apparatus
US11295980B2 (en) 2017-08-30 2022-04-05 Asm Ip Holding B.V. Methods for depositing a molybdenum metal film over a dielectric surface of a substrate by a cyclical deposition process and related semiconductor device structures
KR102491945B1 (ko) 2017-08-30 2023-01-26 에이에스엠 아이피 홀딩 비.브이. 기판 처리 장치
US11056344B2 (en) 2017-08-30 2021-07-06 Asm Ip Holding B.V. Layer forming method
US10607895B2 (en) 2017-09-18 2020-03-31 Asm Ip Holdings B.V. Method for forming a semiconductor device structure comprising a gate fill metal
KR102630301B1 (ko) 2017-09-21 2024-01-29 에이에스엠 아이피 홀딩 비.브이. 침투성 재료의 순차 침투 합성 방법 처리 및 이를 이용하여 형성된 구조물 및 장치
US10844484B2 (en) 2017-09-22 2020-11-24 Asm Ip Holding B.V. Apparatus for dispensing a vapor phase reactant to a reaction chamber and related methods
US10658205B2 (en) 2017-09-28 2020-05-19 Asm Ip Holdings B.V. Chemical dispensing apparatus and methods for dispensing a chemical to a reaction chamber
US10403504B2 (en) 2017-10-05 2019-09-03 Asm Ip Holding B.V. Method for selectively depositing a metallic film on a substrate
US10319588B2 (en) 2017-10-10 2019-06-11 Asm Ip Holding B.V. Method for depositing a metal chalcogenide on a substrate by cyclical deposition
US10923344B2 (en) 2017-10-30 2021-02-16 Asm Ip Holding B.V. Methods for forming a semiconductor structure and related semiconductor structures
US10910262B2 (en) 2017-11-16 2021-02-02 Asm Ip Holding B.V. Method of selectively depositing a capping layer structure on a semiconductor device structure
KR102443047B1 (ko) 2017-11-16 2022-09-14 에이에스엠 아이피 홀딩 비.브이. 기판 처리 장치 방법 및 그에 의해 제조된 장치
US11022879B2 (en) 2017-11-24 2021-06-01 Asm Ip Holding B.V. Method of forming an enhanced unexposed photoresist layer
KR102597978B1 (ko) 2017-11-27 2023-11-06 에이에스엠 아이피 홀딩 비.브이. 배치 퍼니스와 함께 사용하기 위한 웨이퍼 카세트를 보관하기 위한 보관 장치
CN111344522B (zh) 2017-11-27 2022-04-12 阿斯莫Ip控股公司 包括洁净迷你环境的装置
US10290508B1 (en) 2017-12-05 2019-05-14 Asm Ip Holding B.V. Method for forming vertical spacers for spacer-defined patterning
US10872771B2 (en) 2018-01-16 2020-12-22 Asm Ip Holding B. V. Method for depositing a material film on a substrate within a reaction chamber by a cyclical deposition process and related device structures
TW202325889A (zh) 2018-01-19 2023-07-01 荷蘭商Ａｓｍ 智慧財產控股公司 沈積方法
CN111630203A (zh) 2018-01-19 2020-09-04 Asm Ip私人控股有限公司 通过等离子体辅助沉积来沉积间隙填充层的方法
USD903477S1 (en) 2018-01-24 2020-12-01 Asm Ip Holdings B.V. Metal clamp
US11018047B2 (en) 2018-01-25 2021-05-25 Asm Ip Holding B.V. Hybrid lift pin
US10535516B2 (en) 2018-02-01 2020-01-14 Asm Ip Holdings B.V. Method for depositing a semiconductor structure on a surface of a substrate and related semiconductor structures
USD880437S1 (en) 2018-02-01 2020-04-07 Asm Ip Holding B.V. Gas supply plate for semiconductor manufacturing apparatus
US11081345B2 (en) 2018-02-06 2021-08-03 Asm Ip Holding B.V. Method of post-deposition treatment for silicon oxide film
EP3737779A1 (en) 2018-02-14 2020-11-18 ASM IP Holding B.V. A method for depositing a ruthenium-containing film on a substrate by a cyclical deposition process
US10896820B2 (en) 2018-02-14 2021-01-19 Asm Ip Holding B.V. Method for depositing a ruthenium-containing film on a substrate by a cyclical deposition process
US10731249B2 (en) 2018-02-15 2020-08-04 Asm Ip Holding B.V. Method of forming a transition metal containing film on a substrate by a cyclical deposition process, a method for supplying a transition metal halide compound to a reaction chamber, and related vapor deposition apparatus
KR102636427B1 (ko) 2018-02-20 2024-02-13 에이에스엠 아이피 홀딩 비.브이. 기판 처리 방법 및 장치
US10658181B2 (en) 2018-02-20 2020-05-19 Asm Ip Holding B.V. Method of spacer-defined direct patterning in semiconductor fabrication
US10975470B2 (en) 2018-02-23 2021-04-13 Asm Ip Holding B.V. Apparatus for detecting or monitoring for a chemical precursor in a high temperature environment
US11473195B2 (en) 2018-03-01 2022-10-18 Asm Ip Holding B.V. Semiconductor processing apparatus and a method for processing a substrate
US11629406B2 (en) 2018-03-09 2023-04-18 Asm Ip Holding B.V. Semiconductor processing apparatus comprising one or more pyrometers for measuring a temperature of a substrate during transfer of the substrate
US11114283B2 (en) 2018-03-16 2021-09-07 Asm Ip Holding B.V. Reactor, system including the reactor, and methods of manufacturing and using same
KR102646467B1 (ko) 2018-03-27 2024-03-11 에이에스엠 아이피 홀딩 비.브이. 기판 상에 전극을 형성하는 방법 및 전극을 포함하는 반도체 소자 구조
US10510536B2 (en) 2018-03-29 2019-12-17 Asm Ip Holding B.V. Method of depositing a co-doped polysilicon film on a surface of a substrate within a reaction chamber
US11230766B2 (en) 2018-03-29 2022-01-25 Asm Ip Holding B.V. Substrate processing apparatus and method
US11088002B2 (en) 2018-03-29 2021-08-10 Asm Ip Holding B.V. Substrate rack and a substrate processing system and method
KR102501472B1 (ko) 2018-03-30 2023-02-20 에이에스엠 아이피 홀딩 비.브이. 기판 처리 방법
TW202344708A (zh) 2018-05-08 2023-11-16 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 藉由循環沉積製程於基板上沉積氧化物膜之方法及相關裝置結構
TWI816783B (zh) 2018-05-11 2023-10-01 荷蘭商Ａｓｍ 智慧財產控股公司 用於基板上形成摻雜金屬碳化物薄膜之方法及相關半導體元件結構
KR102596988B1 (ko) 2018-05-28 2023-10-31 에이에스엠 아이피 홀딩 비.브이. 기판 처리 방법 및 그에 의해 제조된 장치
US11270899B2 (en) 2018-06-04 2022-03-08 Asm Ip Holding B.V. Wafer handling chamber with moisture reduction
US11718913B2 (en) 2018-06-04 2023-08-08 Asm Ip Holding B.V. Gas distribution system and reactor system including same
US11286562B2 (en) 2018-06-08 2022-03-29 Asm Ip Holding B.V. Gas-phase chemical reactor and method of using same
KR102568797B1 (ko) 2018-06-21 2023-08-21 에이에스엠 아이피 홀딩 비.브이. 기판 처리 시스템
US10797133B2 (en) 2018-06-21 2020-10-06 Asm Ip Holding B.V. Method for depositing a phosphorus doped silicon arsenide film and related semiconductor device structures
US11492703B2 (en) 2018-06-27 2022-11-08 Asm Ip Holding B.V. Cyclic deposition methods for forming metal-containing material and films and structures including the metal-containing material
WO2020003000A1 (en) 2018-06-27 2020-01-02 Asm Ip Holding B.V. Cyclic deposition methods for forming metal-containing material and films and structures including the metal-containing material
KR20200002519A (ko) 2018-06-29 2020-01-08 에이에스엠 아이피 홀딩 비.브이. 박막 증착 방법 및 반도체 장치의 제조 방법
US10612136B2 (en) 2018-06-29 2020-04-07 ASM IP Holding, B.V. Temperature-controlled flange and reactor system including same
US10755922B2 (en) 2018-07-03 2020-08-25 Asm Ip Holding B.V. Method for depositing silicon-free carbon-containing film as gap-fill layer by pulse plasma-assisted deposition
US10388513B1 (en) 2018-07-03 2019-08-20 Asm Ip Holding B.V. Method for depositing silicon-free carbon-containing film as gap-fill layer by pulse plasma-assisted deposition
US10767789B2 (en) 2018-07-16 2020-09-08 Asm Ip Holding B.V. Diaphragm valves, valve components, and methods for forming valve components
US10483099B1 (en) 2018-07-26 2019-11-19 Asm Ip Holding B.V. Method for forming thermally stable organosilicon polymer film
US11053591B2 (en) 2018-08-06 2021-07-06 Asm Ip Holding B.V. Multi-port gas injection system and reactor system including same
US10883175B2 (en) 2018-08-09 2021-01-05 Asm Ip Holding B.V. Vertical furnace for processing substrates and a liner for use therein
US10829852B2 (en) 2018-08-16 2020-11-10 Asm Ip Holding B.V. Gas distribution device for a wafer processing apparatus
US11430674B2 (en) 2018-08-22 2022-08-30 Asm Ip Holding B.V. Sensor array, apparatus for dispensing a vapor phase reactant to a reaction chamber and related methods
US11024523B2 (en) 2018-09-11 2021-06-01 Asm Ip Holding B.V. Substrate processing apparatus and method
KR20200030162A (ko) 2018-09-11 2020-03-20 에이에스엠 아이피 홀딩 비.브이. 박막 증착 방법
US11049751B2 (en) 2018-09-14 2021-06-29 Asm Ip Holding B.V. Cassette supply system to store and handle cassettes and processing apparatus equipped therewith
CN110970344A (zh) 2018-10-01 2020-04-07 Asm Ip控股有限公司 衬底保持设备、包含所述设备的系统及其使用方法
US11232963B2 (en) 2018-10-03 2022-01-25 Asm Ip Holding B.V. Substrate processing apparatus and method
KR102592699B1 (ko) 2018-10-08 2023-10-23 에이에스엠 아이피 홀딩 비.브이. 기판 지지 유닛 및 이를 포함하는 박막 증착 장치와 기판 처리 장치
US10847365B2 (en) 2018-10-11 2020-11-24 Asm Ip Holding B.V. Method of forming conformal silicon carbide film by cyclic CVD
US10811256B2 (en) 2018-10-16 2020-10-20 Asm Ip Holding B.V. Method for etching a carbon-containing feature
KR102605121B1 (ko) 2018-10-19 2023-11-23 에이에스엠 아이피 홀딩 비.브이. 기판 처리 장치 및 기판 처리 방법
KR102546322B1 (ko) 2018-10-19 2023-06-21 에이에스엠 아이피 홀딩 비.브이. 기판 처리 장치 및 기판 처리 방법
USD948463S1 (en) 2018-10-24 2022-04-12 Asm Ip Holding B.V. Susceptor for semiconductor substrate supporting apparatus
US10381219B1 (en) 2018-10-25 2019-08-13 Asm Ip Holding B.V. Methods for forming a silicon nitride film
US11087997B2 (en) 2018-10-31 2021-08-10 Asm Ip Holding B.V. Substrate processing apparatus for processing substrates
KR20200051105A (ko) 2018-11-02 2020-05-13 에이에스엠 아이피 홀딩 비.브이. 기판 지지 유닛 및 이를 포함하는 기판 처리 장치
US11572620B2 (en) 2018-11-06 2023-02-07 Asm Ip Holding B.V. Methods for selectively depositing an amorphous silicon film on a substrate
US11031242B2 (en) 2018-11-07 2021-06-08 Asm Ip Holding B.V. Methods for depositing a boron doped silicon germanium film
US10818758B2 (en) 2018-11-16 2020-10-27 Asm Ip Holding B.V. Methods for forming a metal silicate film on a substrate in a reaction chamber and related semiconductor device structures
US10847366B2 (en) 2018-11-16 2020-11-24 Asm Ip Holding B.V. Methods for depositing a transition metal chalcogenide film on a substrate by a cyclical deposition process
US10559458B1 (en) 2018-11-26 2020-02-11 Asm Ip Holding B.V. Method of forming oxynitride film
US11217444B2 (en) 2018-11-30 2022-01-04 Asm Ip Holding B.V. Method for forming an ultraviolet radiation responsive metal oxide-containing film
KR102636428B1 (ko) 2018-12-04 2024-02-13 에이에스엠 아이피 홀딩 비.브이. 기판 처리 장치를 세정하는 방법
US11158513B2 (en) 2018-12-13 2021-10-26 Asm Ip Holding B.V. Methods for forming a rhenium-containing film on a substrate by a cyclical deposition process and related semiconductor device structures
JP2020096183A (ja) 2018-12-14 2020-06-18 エーエスエム・アイピー・ホールディング・ベー・フェー 窒化ガリウムの選択的堆積を用いてデバイス構造体を形成する方法及びそのためのシステム
TWI819180B (zh) 2019-01-17 2023-10-21 荷蘭商Ａｓｍ 智慧財產控股公司 藉由循環沈積製程於基板上形成含過渡金屬膜之方法
KR20200091543A (ko) 2019-01-22 2020-07-31 에이에스엠 아이피 홀딩 비.브이. 기판 처리 장치
CN111524788B (zh) 2019-02-01 2023-11-24 Asm Ip私人控股有限公司 氧化硅的拓扑选择性膜形成的方法
TW202104632A (zh) 2019-02-20 2021-02-01 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 用來填充形成於基材表面內之凹部的循環沉積方法及設備
TW202044325A (zh) 2019-02-20 2020-12-01 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 填充一基板之一表面內所形成的一凹槽的方法、根據其所形成之半導體結構、及半導體處理設備
KR20200102357A (ko) 2019-02-20 2020-08-31 에이에스엠 아이피 홀딩 비.브이. 3-d nand 응용의 플러그 충진체 증착용 장치 및 방법
KR102626263B1 (ko) 2019-02-20 2024-01-16 에이에스엠 아이피 홀딩 비.브이. 처리 단계를 포함하는 주기적 증착 방법 및 이를 위한 장치
TW202100794A (zh) 2019-02-22 2021-01-01 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 基材處理設備及處理基材之方法
KR20200108248A (ko) 2019-03-08 2020-09-17 에이에스엠 아이피 홀딩 비.브이. SiOCN 층을 포함한 구조체 및 이의 형성 방법
KR20200108243A (ko) 2019-03-08 2020-09-17 에이에스엠 아이피 홀딩 비.브이. SiOC 층을 포함한 구조체 및 이의 형성 방법
KR20200108242A (ko) 2019-03-08 2020-09-17 에이에스엠 아이피 홀딩 비.브이. 실리콘 질화물 층을 선택적으로 증착하는 방법, 및 선택적으로 증착된 실리콘 질화물 층을 포함하는 구조체
JP2020167398A (ja) 2019-03-28 2020-10-08 エーエスエム・アイピー・ホールディング・ベー・フェー ドアオープナーおよびドアオープナーが提供される基材処理装置
KR20200116855A (ko) 2019-04-01 2020-10-13 에이에스엠 아이피 홀딩 비.브이. 반도체 소자를 제조하는 방법
KR20200123380A (ko) 2019-04-19 2020-10-29 에이에스엠 아이피 홀딩 비.브이. 층 형성 방법 및 장치
KR20200125453A (ko) 2019-04-24 2020-11-04 에이에스엠 아이피 홀딩 비.브이. 기상 반응기 시스템 및 이를 사용하는 방법
KR20200130118A (ko) 2019-05-07 2020-11-18 에이에스엠 아이피 홀딩 비.브이. 비정질 탄소 중합체 막을 개질하는 방법
KR20200130121A (ko) 2019-05-07 2020-11-18 에이에스엠 아이피 홀딩 비.브이. 딥 튜브가 있는 화학물질 공급원 용기
KR20200130652A (ko) 2019-05-10 2020-11-19 에이에스엠 아이피 홀딩 비.브이. 표면 상에 재료를 증착하는 방법 및 본 방법에 따라 형성된 구조
JP2020188255A (ja) 2019-05-16 2020-11-19 エーエスエム アイピー ホールディング ビー．ブイ． ウェハボートハンドリング装置、縦型バッチ炉および方法
USD975665S1 (en) 2019-05-17 2023-01-17 Asm Ip Holding B.V. Susceptor shaft
USD947913S1 (en) 2019-05-17 2022-04-05 Asm Ip Holding B.V. Susceptor shaft
USD935572S1 (en) 2019-05-24 2021-11-09 Asm Ip Holding B.V. Gas channel plate
USD922229S1 (en) 2019-06-05 2021-06-15 Asm Ip Holding B.V. Device for controlling a temperature of a gas supply unit
KR20200141003A (ko) 2019-06-06 2020-12-17 에이에스엠 아이피 홀딩 비.브이. 가스 감지기를 포함하는 기상 반응기 시스템
KR20200143254A (ko) 2019-06-11 2020-12-23 에이에스엠 아이피 홀딩 비.브이. 개질 가스를 사용하여 전자 구조를 형성하는 방법, 상기 방법을 수행하기 위한 시스템, 및 상기 방법을 사용하여 형성되는 구조
USD944946S1 (en) 2019-06-14 2022-03-01 Asm Ip Holding B.V. Shower plate
USD931978S1 (en) 2019-06-27 2021-09-28 Asm Ip Holding B.V. Showerhead vacuum transport
KR20210005515A (ko) 2019-07-03 2021-01-14 에이에스엠 아이피 홀딩 비.브이. 기판 처리 장치용 온도 제어 조립체 및 이를 사용하는 방법
JP2021015791A (ja) 2019-07-09 2021-02-12 エーエスエム アイピー ホールディング ビー．ブイ． 同軸導波管を用いたプラズマ装置、基板処理方法
CN112216646A (zh) 2019-07-10 2021-01-12 Asm Ip私人控股有限公司 基板支撑组件及包括其的基板处理装置
KR20210010307A (ko) 2019-07-16 2021-01-27 에이에스엠 아이피 홀딩 비.브이. 기판 처리 장치
KR20210010820A (ko) 2019-07-17 2021-01-28 에이에스엠 아이피 홀딩 비.브이. 실리콘 게르마늄 구조를 형성하는 방법
KR20210010816A (ko) 2019-07-17 2021-01-28 에이에스엠 아이피 홀딩 비.브이. 라디칼 보조 점화 플라즈마 시스템 및 방법
US11643724B2 (en) 2019-07-18 2023-05-09 Asm Ip Holding B.V. Method of forming structures using a neutral beam
CN112242296A (zh) 2019-07-19 2021-01-19 Asm Ip私人控股有限公司 形成拓扑受控的无定形碳聚合物膜的方法
CN112309843A (zh) 2019-07-29 2021-02-02 Asm Ip私人控股有限公司 实现高掺杂剂掺入的选择性沉积方法
CN112309900A (zh) 2019-07-30 2021-02-02 Asm Ip私人控股有限公司 基板处理设备
CN112309899A (zh) 2019-07-30 2021-02-02 Asm Ip私人控股有限公司 基板处理设备
US11227782B2 (en) 2019-07-31 2022-01-18 Asm Ip Holding B.V. Vertical batch furnace assembly
US11587814B2 (en) 2019-07-31 2023-02-21 Asm Ip Holding B.V. Vertical batch furnace assembly
US11587815B2 (en) 2019-07-31 2023-02-21 Asm Ip Holding B.V. Vertical batch furnace assembly
KR20210018759A (ko) 2019-08-05 2021-02-18 에이에스엠 아이피 홀딩 비.브이. 화학물질 공급원 용기를 위한 액체 레벨 센서
USD965524S1 (en) 2019-08-19 2022-10-04 Asm Ip Holding B.V. Susceptor support
USD965044S1 (en) 2019-08-19 2022-09-27 Asm Ip Holding B.V. Susceptor shaft
JP2021031769A (ja) 2019-08-21 2021-03-01 エーエスエム アイピー ホールディング ビー．ブイ． 成膜原料混合ガス生成装置及び成膜装置
USD979506S1 (en) 2019-08-22 2023-02-28 Asm Ip Holding B.V. Insulator
KR20210024423A (ko) 2019-08-22 2021-03-05 에이에스엠 아이피 홀딩 비.브이. 홀을 구비한 구조체를 형성하기 위한 방법
USD940837S1 (en) 2019-08-22 2022-01-11 Asm Ip Holding B.V. Electrode
USD949319S1 (en) 2019-08-22 2022-04-19 Asm Ip Holding B.V. Exhaust duct
USD930782S1 (en) 2019-08-22 2021-09-14 Asm Ip Holding B.V. Gas distributor
US11286558B2 (en) 2019-08-23 2022-03-29 Asm Ip Holding B.V. Methods for depositing a molybdenum nitride film on a surface of a substrate by a cyclical deposition process and related semiconductor device structures including a molybdenum nitride film
KR20210024420A (ko) 2019-08-23 2021-03-05 에이에스엠 아이피 홀딩 비.브이. 비스(디에틸아미노)실란을 사용하여 peald에 의해 개선된 품질을 갖는 실리콘 산화물 막을 증착하기 위한 방법
KR20210029090A (ko) 2019-09-04 2021-03-15 에이에스엠 아이피 홀딩 비.브이. 희생 캡핑 층을 이용한 선택적 증착 방법
KR20210029663A (ko) 2019-09-05 2021-03-16 에이에스엠 아이피 홀딩 비.브이. 기판 처리 장치
US11562901B2 (en) 2019-09-25 2023-01-24 Asm Ip Holding B.V. Substrate processing method
CN112593212B (zh) 2019-10-02 2023-12-22 Asm Ip私人控股有限公司 通过循环等离子体增强沉积工艺形成拓扑选择性氧化硅膜的方法
TW202129060A (zh) 2019-10-08 2021-08-01 荷蘭商Ａｓｍ Ｉｐ控股公司 基板處理裝置、及基板處理方法
KR20210043460A (ko) 2019-10-10 2021-04-21 에이에스엠 아이피 홀딩 비.브이. 포토레지스트 하부층을 형성하기 위한 방법 및 이를 포함한 구조체
KR20210045930A (ko) 2019-10-16 2021-04-27 에이에스엠 아이피 홀딩 비.브이. 실리콘 산화물의 토폴로지-선택적 막의 형성 방법
US11637014B2 (en) 2019-10-17 2023-04-25 Asm Ip Holding B.V. Methods for selective deposition of doped semiconductor material
KR20210047808A (ko) 2019-10-21 2021-04-30 에이에스엠 아이피 홀딩 비.브이. 막을 선택적으로 에칭하기 위한 장치 및 방법
US11646205B2 (en) 2019-10-29 2023-05-09 Asm Ip Holding B.V. Methods of selectively forming n-type doped material on a surface, systems for selectively forming n-type doped material, and structures formed using same
KR20210054983A (ko) 2019-11-05 2021-05-14 에이에스엠 아이피 홀딩 비.브이. 도핑된 반도체 층을 갖는 구조체 및 이를 형성하기 위한 방법 및 시스템
US11501968B2 (en) 2019-11-15 2022-11-15 Asm Ip Holding B.V. Method for providing a semiconductor device with silicon filled gaps
KR20210062561A (ko) 2019-11-20 2021-05-31 에이에스엠 아이피 홀딩 비.브이. 기판의 표면 상에 탄소 함유 물질을 증착하는 방법, 상기 방법을 사용하여 형성된 구조물, 및 상기 구조물을 형성하기 위한 시스템
CN112951697A (zh) 2019-11-26 2021-06-11 Asm Ip私人控股有限公司 基板处理设备
KR20210065848A (ko) 2019-11-26 2021-06-04 에이에스엠 아이피 홀딩 비.브이. 제1 유전체 표면과 제2 금속성 표면을 포함한 기판 상에 타겟 막을 선택적으로 형성하기 위한 방법
CN112885693A (zh) 2019-11-29 2021-06-01 Asm Ip私人控股有限公司 基板处理设备
CN112885692A (zh) 2019-11-29 2021-06-01 Asm Ip私人控股有限公司 基板处理设备
JP2021090042A (ja) 2019-12-02 2021-06-10 エーエスエム アイピー ホールディング ビー．ブイ． 基板処理装置、基板処理方法
KR20210070898A (ko) 2019-12-04 2021-06-15 에이에스엠 아이피 홀딩 비.브이. 기판 처리 장치
TW202125596A (zh) 2019-12-17 2021-07-01 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 形成氮化釩層之方法以及包括該氮化釩層之結構
KR20210080214A (ko) 2019-12-19 2021-06-30 에이에스엠 아이피 홀딩 비.브이. 기판 상의 갭 피처를 충진하는 방법 및 이와 관련된 반도체 소자 구조
JP2021109175A (ja) 2020-01-06 2021-08-02 エーエスエム・アイピー・ホールディング・ベー・フェー ガス供給アセンブリ、その構成要素、およびこれを含む反応器システム
KR20210095050A (ko) 2020-01-20 2021-07-30 에이에스엠 아이피 홀딩 비.브이. 박막 형성 방법 및 박막 표면 개질 방법
TW202130846A (zh) 2020-02-03 2021-08-16 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 形成包括釩或銦層的結構之方法
TW202146882A (zh) 2020-02-04 2021-12-16 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 驗證一物品之方法、用於驗證一物品之設備、及用於驗證一反應室之系統
US11776846B2 (en) 2020-02-07 2023-10-03 Asm Ip Holding B.V. Methods for depositing gap filling fluids and related systems and devices
US11781243B2 (en) 2020-02-17 2023-10-10 Asm Ip Holding B.V. Method for depositing low temperature phosphorous-doped silicon
US11876356B2 (en) 2020-03-11 2024-01-16 Asm Ip Holding B.V. Lockout tagout assembly and system and method of using same
KR20210116240A (ko) 2020-03-11 2021-09-27 에이에스엠 아이피 홀딩 비.브이. 조절성 접합부를 갖는 기판 핸들링 장치
KR20210117157A (ko) 2020-03-12 2021-09-28 에이에스엠 아이피 홀딩 비.브이. 타겟 토폴로지 프로파일을 갖는 층 구조를 제조하기 위한 방법
KR20210124042A (ko) 2020-04-02 2021-10-14 에이에스엠 아이피 홀딩 비.브이. 박막 형성 방법
TW202146689A (zh) 2020-04-03 2021-12-16 荷蘭商Ａｓｍ Ｉｐ控股公司 阻障層形成方法及半導體裝置的製造方法
TW202145344A (zh) 2020-04-08 2021-12-01 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 用於選擇性蝕刻氧化矽膜之設備及方法
US11821078B2 (en) 2020-04-15 2023-11-21 Asm Ip Holding B.V. Method for forming precoat film and method for forming silicon-containing film
KR20210132605A (ko) 2020-04-24 2021-11-04 에이에스엠 아이피 홀딩 비.브이. 냉각 가스 공급부를 포함한 수직형 배치 퍼니스 어셈블리
KR20210132600A (ko) 2020-04-24 2021-11-04 에이에스엠 아이피 홀딩 비.브이. 바나듐, 질소 및 추가 원소를 포함한 층을 증착하기 위한 방법 및 시스템
US11898243B2 (en) 2020-04-24 2024-02-13 Asm Ip Holding B.V. Method of forming vanadium nitride-containing layer
KR20210134226A (ko) 2020-04-29 2021-11-09 에이에스엠 아이피 홀딩 비.브이. 고체 소스 전구체 용기
KR20210134869A (ko) 2020-05-01 2021-11-11 에이에스엠 아이피 홀딩 비.브이. Foup 핸들러를 이용한 foup의 빠른 교환
KR20210141379A (ko) 2020-05-13 2021-11-23 에이에스엠 아이피 홀딩 비.브이. 반응기 시스템용 레이저 정렬 고정구
KR20210143653A (ko) 2020-05-19 2021-11-29 에이에스엠 아이피 홀딩 비.브이. 기판 처리 장치
KR20210145078A (ko) 2020-05-21 2021-12-01 에이에스엠 아이피 홀딩 비.브이. 다수의 탄소 층을 포함한 구조체 및 이를 형성하고 사용하는 방법
TW202201602A (zh) 2020-05-29 2022-01-01 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 基板處理方法
TW202218133A (zh) 2020-06-24 2022-05-01 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 形成含矽層之方法
TW202217953A (zh) 2020-06-30 2022-05-01 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 基板處理方法
TW202219628A (zh) 2020-07-17 2022-05-16 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 用於光微影之結構與方法
TW202204662A (zh) 2020-07-20 2022-02-01 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 用於沉積鉬層之方法及系統
KR20220027026A (ko) 2020-08-26 2022-03-07 에이에스엠 아이피 홀딩 비.브이. 금속 실리콘 산화물 및 금속 실리콘 산질화물 층을 형성하기 위한 방법 및 시스템
USD990534S1 (en) 2020-09-11 2023-06-27 Asm Ip Holding B.V. Weighted lift pin
USD1012873S1 (en) 2020-09-24 2024-01-30 Asm Ip Holding B.V. Electrode for semiconductor processing apparatus
TW202229613A (zh) 2020-10-14 2022-08-01 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 於階梯式結構上沉積材料的方法
KR20220053482A (ko) 2020-10-22 2022-04-29 에이에스엠 아이피 홀딩 비.브이. 바나듐 금속을 증착하는 방법, 구조체, 소자 및 증착 어셈블리
TW202223136A (zh) 2020-10-28 2022-06-16 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 用於在基板上形成層之方法、及半導體處理系統
TW202235675A (zh) 2020-11-30 2022-09-16 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 注入器、及基板處理設備
US11946137B2 (en) 2020-12-16 2024-04-02 Asm Ip Holding B.V. Runout and wobble measurement fixtures
TW202231903A (zh) 2020-12-22 2022-08-16 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 過渡金屬沉積方法、過渡金屬層、用於沉積過渡金屬於基板上的沉積總成
USD980814S1 (en) 2021-05-11 2023-03-14 Asm Ip Holding B.V. Gas distributor for substrate processing apparatus
USD981973S1 (en) 2021-05-11 2023-03-28 Asm Ip Holding B.V. Reactor wall for substrate processing apparatus
USD980813S1 (en) 2021-05-11 2023-03-14 Asm Ip Holding B.V. Gas flow control plate for substrate processing apparatus
USD990441S1 (en) 2021-09-07 2023-06-27 Asm Ip Holding B.V. Gas flow control plate

Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07130631A (ja) * 1993-11-05 1995-05-19 Sanyo Electric Co Ltd パターン形成方法及びそれを利用した半導体記憶装置の製造方法
JPH07326562A (ja) * 1994-06-01 1995-12-12 Ryoden Semiconductor Syst Eng Kk 微細パターンの形成方法
JP2000011858A (ja) * 1998-06-22 2000-01-14 Yamaha Corp 電界放射型素子の製造方法
US6063688A (en) * 1997-09-29 2000-05-16 Intel Corporation Fabrication of deep submicron structures and quantum wire transistors using hard-mask transistor width definition
US20030127426A1 (en) * 2002-01-07 2003-07-10 Macronix International Co., Ltd. Method for pitch reduction
JP2006041486A (ja) * 2004-07-29 2006-02-09 Hynix Semiconductor Inc 非結晶性炭素膜を犠牲ハードマスクとして用いる半導体素子の製造方法
JP2006261307A (ja) * 2005-03-16 2006-09-28 Toshiba Corp パターン形成方法
JP2006286932A (ja) * 2005-03-31 2006-10-19 Toshiba Corp 半導体装置の製造方法
JP2007096214A (ja) * 2005-09-30 2007-04-12 Elpida Memory Inc 半導体装置の製造方法
JP2007188925A (ja) * 2006-01-11 2007-07-26 Tokyo Electron Ltd 基板処理方法
JP2008072101A (ja) * 2006-09-12 2008-03-27 Hynix Semiconductor Inc 半導体素子の微細パターン形成方法

Patent Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07130631A (ja) * 1993-11-05 1995-05-19 Sanyo Electric Co Ltd パターン形成方法及びそれを利用した半導体記憶装置の製造方法
JPH07326562A (ja) * 1994-06-01 1995-12-12 Ryoden Semiconductor Syst Eng Kk 微細パターンの形成方法
US6063688A (en) * 1997-09-29 2000-05-16 Intel Corporation Fabrication of deep submicron structures and quantum wire transistors using hard-mask transistor width definition
JP2000011858A (ja) * 1998-06-22 2000-01-14 Yamaha Corp 電界放射型素子の製造方法
US20030127426A1 (en) * 2002-01-07 2003-07-10 Macronix International Co., Ltd. Method for pitch reduction
JP2006041486A (ja) * 2004-07-29 2006-02-09 Hynix Semiconductor Inc 非結晶性炭素膜を犠牲ハードマスクとして用いる半導体素子の製造方法
JP2006261307A (ja) * 2005-03-16 2006-09-28 Toshiba Corp パターン形成方法
JP2006286932A (ja) * 2005-03-31 2006-10-19 Toshiba Corp 半導体装置の製造方法
JP2007096214A (ja) * 2005-09-30 2007-04-12 Elpida Memory Inc 半導体装置の製造方法
JP2007188925A (ja) * 2006-01-11 2007-07-26 Tokyo Electron Ltd 基板処理方法
JP2008072101A (ja) * 2006-09-12 2008-03-27 Hynix Semiconductor Inc 半導体素子の微細パターン形成方法

Cited By (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2011056529A3 (en) * 2009-10-26 2011-12-08 Sandisk 3D, Llc Apparatus and methods of forming memory lines and structures using double sidewall patterning for four times half pitch relief patterning
WO2011056534A3 (en) * 2009-10-26 2011-12-15 Sandisk 3D, Llc Methods of forming pillars for memory cells using sequential sidewall patterning
US8969923B2 (en) 2009-10-26 2015-03-03 Sandisk 3D Llc Methods and apparatus for layout of three dimensional matrix array memory for reduced cost patterning
US8809128B2 (en) 2009-10-26 2014-08-19 Sandisk 3D Llc Methods and apparatus for layout of three dimensional matrix array memory for reduced cost patterning
US8679967B2 (en) 2009-10-26 2014-03-25 Sandisk 3D Llc Apparatus and methods of forming memory lines and structures using double sidewall patterning for four times half pitch relief patterning
US8741696B2 (en) 2009-10-26 2014-06-03 Sandisk 3D Llc Methods of forming pillars for memory cells using sequential sidewall patterning
US8795953B2 (en) 2010-09-14 2014-08-05 Nikon Corporation Pattern forming method and method for producing device
JP2012064939A (ja) * 2010-09-14 2012-03-29 Nikon Corp パターン形成方法及びデバイス製造方法
WO2012036205A1 (ja) * 2010-09-14 2012-03-22 株式会社ニコン パターン形成方法及びデバイス製造方法
EP3007208A1 (en) 2014-10-07 2016-04-13 Tokyo Electron Limited Method of processing target object
KR20160041778A (ko) 2014-10-07 2016-04-18 도쿄엘렉트론가부시키가이샤 피처리체를 처리하는 방법
US9911607B2 (en) 2014-10-07 2018-03-06 Tokyo Electron Limited Method of processing target object
US9859126B2 (en) 2015-04-27 2018-01-02 Tokyo Electron Limited Method for processing target object

Also Published As

Publication number Publication date
JP2009194248A (ja) 2009-08-27
TW201001493A (en) 2010-01-01

Similar Documents

Publication Publication Date Title
WO2009101878A1 (ja) パターン形成方法、半導体製造装置及び記憶媒体
TWI687977B (zh) 半導體裝置與其形成方法
US8637406B1 (en) Image transfer process employing a hard mask layer
US8673544B2 (en) Method of forming openings
US8524605B1 (en) Fabrication and mask design methods using spatial frequency sextupling technique
JP5315689B2 (ja) パターン形成方法、半導体製造装置及び記憶媒体
US7575992B2 (en) Method of forming micro patterns in semiconductor devices
JP5690882B2 (ja) 炭素質ハードマスクによる二重露光パターニング
US20090017631A1 (en) Self-aligned pillar patterning using multiple spacer masks
JP2004080033A (ja) シリコン酸化膜を利用した微細パターン形成方法
JP5236996B2 (ja) 介挿領域を有するスペーサマスクを用いた頻度の３倍化
US20010036732A1 (en) Method of manufacturing semiconductor device having minute gate electrodes
KR20080099995A (ko) 플래시 메모리 소자의 제조 방법
KR20160008499A (ko) 플라즈마 에칭 방법 및 플라즈마 에칭 장치
CN113614880A (zh) 多间隔图案化方案
JP4756063B2 (ja) 半導体装置の製造方法
TW202109618A (zh) 圖案化半導體裝置的方法
US10074557B2 (en) Pattern forming method
CN111640657B (zh) 半导体器件及其形成方法
KR20150109466A (ko) 반도체 장치의 제조 방법
JP4095588B2 (ja) 集積回路にフォトリソグラフィ解像力を超える最小ピッチを画定する方法
JP2008091720A (ja) 半導体装置の製造方法
JP2003282700A (ja) ホール形成方法
US20240087892A1 (en) Double Patterning Method of Patterning a Substrate
KR20220158033A (ko) 초소형전자 피가공물을 위한 euv 패터닝에서의 마이크로브릿지 결함을 줄이는 방법

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 09710470

Country of ref document: EP

Kind code of ref document: A1

NENP Non-entry into the national phase

Ref country code: DE

122 Ep: pct application non-entry in european phase

Ref document number: 09710470

Country of ref document: EP

Kind code of ref document: A1