WO2012036205A1 - パターン形成方法及びデバイス製造方法 - Google Patents

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WO2012036205A1
WO2012036205A1 PCT/JP2011/070986 JP2011070986W WO2012036205A1 WO 2012036205 A1 WO2012036205 A1 WO 2012036205A1 JP 2011070986 W JP2011070986 W JP 2011070986W WO 2012036205 A1 WO2012036205 A1 WO 2012036205A1
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pattern
line
space
forming
thin film
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稔和 馬立
大和　壮一
朋春 藤原
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株式会社ニコン
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    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31144—Etching the insulating layers by chemical or physical means using masks
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    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76816—Aspects relating to the layout of the pattern or to the size of vias or trenches

Definitions

  • the present invention relates to a pattern forming method for forming a pattern on a substrate and a device manufacturing method using the pattern forming method.
  • the former pitch division method is roughly divided into a double exposure process and a double patterning process.
  • images of the first and second mask patterns having a pitch twice as large as the device pattern to be finally formed are transferred to a non-linear resist with the phases shifted from each other, and then etching or the like is performed.
  • a process such as etching is performed between the exposure of the image of the first mask pattern and the exposure of the image of the second mask pattern.
  • spacer / double patterning method spacer process method
  • spacer process method for example, a plurality of line patterns having a quarter of the pitch are formed by exposing and developing an image of a mask pattern having a pitch twice that of the device pattern. After the spacers are deposited on the space portions (side wall portions) on both sides, for example, each line pattern is removed to obtain a pattern with a pitch of 1/2 (see, for example, Non-Patent Document 3).
  • an object of the present invention is to make it possible to form a pattern finer than the resolution limit of an exposure apparatus.
  • a pattern forming method wherein a first pattern having a first line pattern is formed on a substrate, a first thin film is formed so as to cover the first pattern, and A second pattern having a second line pattern extending in a direction intersecting the first line pattern is formed on the first thin film, a photosensitive layer is formed to cover the second pattern, and at least the second pattern is formed.
  • a third pattern having a first opening is formed in the photosensitive layer so as to partially overlap, and a part of the first thin film is formed through the first opening of the third pattern formed in the photosensitive layer. Removing, forming a second opening in the first thin film, removing a portion of the first pattern through the second opening of the first thin film, and removing the first thin film and the second pattern
  • a patterning method for removal is provided.
  • a pattern forming method wherein a first line-and-space pattern having a plurality of first lines and first spaces arranged alternately in a predetermined direction on a substrate is formed.
  • Pattern forming method first part of line-and-space pattern forms a line and space pattern of aperiodic removed is provided.
  • a device including a step of forming a pattern obtained by removing a part of a predetermined pattern on a substrate using the pattern forming method according to the first or second aspect of the present invention.
  • a manufacturing method is provided.
  • the device manufacturing method using the pattern formation method of the 1st or 2nd aspect of this invention is provided.
  • a pattern finer than the resolution limit of the exposure apparatus can be formed.
  • FIG. 2A is a block diagram showing a main part of a pattern forming system used in the embodiment
  • FIG. 2B is a view showing a schematic configuration of an exposure apparatus 100 in FIG. It is an enlarged view which shows a part of circuit pattern of a certain layer of the electronic device manufactured in embodiment. It is a flowchart which shows the pattern formation method of 1st Embodiment.
  • (A) is an enlarged plan view showing a part of the pattern of the first reticle
  • (B) is an enlarged cross section showing the wafer W of the first embodiment in which the first intermediate layer and the photoresist layer are formed on the device layer.
  • (C) is an enlarged sectional view showing the wafer after etching the first intermediate layer
  • (D) is an enlarged sectional view showing the wafer W on which the first spacer layer is deposited
  • (E) is the first spacer layer.
  • (F) is an enlarged sectional view showing the wafer W after removing the pattern of the first intermediate layer
  • (G) is a first L & S pattern (line) formed in the device layer (And space pattern) 71 is an enlarged plan view showing.
  • FIG. 4D is an enlarged sectional view showing the wafer W after etching the second intermediate layer
  • FIG. 4D is an enlarged sectional view showing the wafer W on which the second spacer layer is deposited
  • FIG. 4E is the wafer W after etching the second spacer layer.
  • F is an enlarged sectional view showing the wafer W after the removal of the pattern of the second intermediate layer
  • G is an enlarged plane showing the second L & S pattern 78 formed in the processing pattern layer.
  • FIG. 6A is an enlarged plan view showing a part of the wafer W on which the pattern image of the third reticle is exposed
  • (B) is a cross-sectional view taken along the line BB ′ of FIG. 6 (A)
  • FIG. 6D is an enlarged plan view showing a part of the pattern of the third reticle.
  • (A) is an enlarged plan view showing a part of the developed wafer W
  • (B) is a cross-sectional view taken along line BB ′ of FIG. 7 (A)
  • (C) is taken along line CC ′ of FIG. 7 (A). It is sectional drawing which follows.
  • FIG. 8 (A) is an enlarged plan view showing a part of the wafer W in which an opening is formed in the protective layer
  • (B) is a cross-sectional view taken along line BB ′ of FIG. 8 (A)
  • (C) is FIG. 8 (A).
  • (A) is an enlarged plan view showing a part of the wafer W from which part of the L & S patterns 71 and 78 has been removed
  • (B) is a sectional view taken along the line BB ′ of FIG. 9 (A)
  • (C) is a diagram. It is sectional drawing which follows CC 'line
  • FIG. 11A is an enlarged plan view showing a part of the wafer W after the removal of the second L & S pattern 78
  • FIG. 11B is a cross-sectional view taken along line BB ′ in FIG. 11A
  • FIG. 12 (A) is an enlarged plan view showing a part of the wafer W after the removal of the first protective layer
  • (B) is a sectional view taken along the line BB ′ of FIG. 12 (A)
  • (C) is FIG. 12 (A). It is sectional drawing which follows CC 'line.
  • (A) is an enlarged plan view showing a part of the wafer W on which an image of another pattern of the third reticle is exposed
  • (B) is a cross-sectional view taken along line BB ′ of FIG. 13 (A)
  • FIG. 14 is a cross-sectional view taken along line CC ′ in FIG. 13A
  • FIG. 14D is an enlarged plan view showing another pattern of the third reticle.
  • (A) is an enlarged plan view showing a part of the wafer W from which the photoresist and a part of the protective layer have been removed following the state of FIG. 13 (A), and (B) is a BB ′ line in FIG. 14 (A).
  • (C) is sectional drawing which follows CC 'line
  • (A) is an enlarged plan view showing a part of the wafer W from which part of the L & S patterns 71 and 78 has been removed following the state of FIG. 14 (A), and (B) is a BB ′ line in FIG. 15 (A).
  • (C) is sectional drawing which follows CC 'line
  • FIG. 16C is a cross-sectional view taken along the line CC ′ of FIG. It is a flowchart which shows the pattern formation method of 2nd Embodiment.
  • (A) is an enlarged plan view showing a part of the wafer W1 of the second embodiment on which an image of the pattern of the third reticle is exposed, and (B) is a sectional view taken along the line BB ′ of FIG. (C) is sectional drawing which follows CC 'line
  • FIG. 18 (A), (D) is an enlarged plan view which shows a part of pattern of a 3rd reticle.
  • (A) is an enlarged plan view showing a part of the wafer W1 from which a part of the hard mask layer has been removed after development
  • (B) is a cross-sectional view taken along line BB ′ of FIG. 19 (A)
  • (C) is a drawing. It is sectional drawing which follows CC 'line
  • (A) is an enlarged plan view showing a part of the wafer W1 from which a part of the resist and the organic layer has been removed
  • (B) is a cross-sectional view taken along line BB ′ of FIG. 20 (A)
  • (C) is FIG.
  • (A) is an enlarged plan view showing a part of the wafer W1 in which the cutout portion is refilled with an organic material
  • (B) is a cross-sectional view taken along line BB ′ of FIG. 23 (A)
  • (C) is FIG. It is sectional drawing which follows CC 'line
  • (A) is an enlarged plan view showing a part of the wafer W1 after the removal of the first L & S pattern 71
  • (B) is a sectional view taken along the line BB ′ of FIG. 24 (A)
  • (C) is FIG. It is sectional drawing which follows CC 'line of A).
  • (A) is an enlarged plan view showing a part of the wafer W2 of the third embodiment on which an image of the pattern of the third reticle is exposed
  • (B) is a sectional view taken along the line BB ′ of FIG.
  • (C) is sectional drawing which follows CC 'line
  • (D) is an enlarged plan view which shows the pattern of a 3rd reticle.
  • (A) is an enlarged plan view showing a part of the wafer W2 from which a part of the photoresist layer and the first protective layer has been removed
  • (B) is a cross-sectional view taken along the line BB ′ of FIG. ) Is a cross-sectional view taken along the line CC ′ of FIG.
  • FIG. 29 is a cross-sectional view taken along line CC ′ of FIG.
  • FIG. 29 (A) is an enlarged plan view showing a part of the wafer W2 after the removal of the first protective layer
  • (B) is a cross-sectional view taken along line BB ′ of FIG. 29 (A)
  • (C) is FIG. 29 (A). It is sectional drawing which follows CC 'line. It is a flowchart which shows an example of the manufacturing process of an electronic device.
  • FIG. 1A shows a main part of the pattern forming system of this embodiment
  • FIG. 1B shows an exposure apparatus in FIG. 1A (in this embodiment, as an example of an exposure apparatus, a scanning tool is used.
  • 1 shows a schematic configuration of 100 (showing a stepper).
  • the pattern forming system includes an exposure apparatus 100, a coater / developer 200 for applying and developing a photoresist (photosensitive material) on a substrate such as a wafer, a thin film forming apparatus 300, dry and wet coating on a wafer.
  • An etching apparatus 400 that performs etching, a transfer system 500 that transfers a wafer between these apparatuses, a host computer (not shown), and the like are included.
  • an exposure apparatus 100 includes an illumination system 10, a reticle stage RST that holds a reticle R (mask) that is illuminated by illumination light (exposure light) IL for exposure via the illumination system 10, and A projection unit PU including a projection optical system PL that projects illumination light IL emitted from the reticle R onto the surface of a wafer W (substrate) and a wafer stage WST that holds the wafer W are provided.
  • the exposure apparatus 100 also includes a main controller (not shown) composed of a computer that controls the overall operation of the apparatus.
  • a main controller not shown
  • the reticle R and the wafer W are relatively scanned in a Z axis that is parallel to the optical axis AX of the projection optical system PL and in a plane (substantially a horizontal plane) perpendicular to the Z axis.
  • the axis along the direction along the direction perpendicular to the Z axis and the Y axis is the X axis, and the rotation (tilt) directions around the X axis, the Y axis, and the Z axis are ⁇ x and ⁇ y, respectively. , And ⁇ z direction.
  • the illumination system 10 includes a light source that generates the illumination light IL and an illumination optical system that illuminates the reticle R with the illumination light IL, as disclosed in, for example, US Patent Application Publication No. 2003/025890.
  • the illumination light IL for example, ArF excimer laser light (wavelength 193 nm) is used.
  • ArF excimer laser light wavelength 193 nm
  • KrF excimer laser light wavelength 248 nm
  • harmonics of a YAG laser or a solid-state laser such as a semiconductor laser
  • a bright line such as i-line
  • the illumination optical system includes a polarization control optical system, a light quantity distribution forming optical system (for example, a diffractive optical element or a spatial light modulator), an optical integrator (for example, a fly-eye lens or a rod integrator (internal reflection type integrator)), etc. Including an illuminance uniforming optical system, a reticle blind (variable field stop), and the like (all not shown).
  • the illumination system 10 includes a slit-like illumination area IAR elongated in the X direction on the pattern surface (lower surface) of the reticle R defined by the reticle blind, dipole illumination, quadrupole illumination, annular illumination, and coherence factor ( ⁇ value).
  • the illumination light IL with a predetermined polarization state is illuminated with a substantially uniform illuminance distribution under illumination conditions such as small illumination or normal illumination.
  • a reticle stage RST that holds the reticle R by vacuum suction or the like is movable on the upper surface of the reticle base (not shown) parallel to the XY plane at a constant speed in the Y direction, and in the X and Y positions. And the rotation angle in the ⁇ z direction can be adjusted.
  • the position information of the reticle stage RST is obtained with a resolution of, for example, about 0.5 to 0.1 nm via the movable mirror 14 (or the mirror-finished side surface of the stage) by the reticle interferometer 18 including a multi-axis laser interferometer. Always detected.
  • the position and speed of reticle stage RST are controlled by controlling a reticle stage drive system (not shown) including a linear motor and the like based on the measurement value of reticle interferometer 18.
  • the projection unit PU disposed below the reticle stage RST includes a lens barrel 24 and a projection optical system PL having a plurality of optical elements held in the lens barrel 24 in a predetermined positional relationship.
  • the projection optical system PL is, for example, telecentric on both sides and has a predetermined projection magnification ⁇ (for example, a reduction magnification of 1/4 times, 1/5 times, etc.). Due to the illumination light IL that has passed through the reticle R, an image of the circuit pattern in the illumination area IAR of the reticle R passes through the projection optical system PL to form an exposure area IA (conjugation with the illumination area IAR) in one shot area of the wafer W. Region).
  • a wafer W as a substrate of the present embodiment is a pattern-forming thin film (oxidized) on the surface of a disk-shaped substrate having a diameter of about 200 mm or 300 mm made of, for example, silicon (or SOI (silicon-on-insulator)). Film, metal film, polysilicon film, etc.). Further, a photoresist (photosensitive material) is applied to the surface of the wafer W to be exposed with a predetermined thickness (for example, about several tens of nm to 200 nm).
  • the exposure apparatus 100 performs exposure (exposure method) to which the liquid immersion method is applied, and therefore, the tip that is the optical element closest to the image plane (wafer W side) among the plurality of optical elements included in the projection optical system PL.
  • a local liquid immersion device 30 for supplying the liquid Lq is provided between the lens 26 and the wafer.
  • the local immersion apparatus 30 forms an immersion area only in a part of the upper surface of the wafer W.
  • the local liquid immersion device 30 includes a nozzle unit 32 disposed so as to surround the lower end portion of the lens barrel 24, that is, the periphery of the distal lens 26.
  • the supply port for the liquid Lq of the nozzle unit 32 is connected to a liquid supply device (not shown) via a supply flow path and a supply pipe 34A.
  • the liquid Lq recovery port of the nozzle unit 32 is connected to a liquid recovery device (not shown) via a recovery flow path and a recovery pipe 34B.
  • a liquid recovery device not shown
  • the detailed configuration of the local liquid immersion device 30 is disclosed in, for example, US Patent Application Publication No. 2007/242247, and the like, and is incorporated herein by reference.
  • Wafer stage WST is mounted on upper surface 12a parallel to the XY plane of base board 12 so as to be movable in the X and Y directions.
  • Wafer stage WST is provided in stage body 20, wafer table WTB mounted on the upper surface of stage body 20, and in stage body 20, and the position of wafer table WTB (wafer W) in the Z direction relative to stage body 20 ( Z position) and a Z / leveling mechanism for relatively driving the tilt angles in the ⁇ x direction and ⁇ y direction.
  • Wafer table WTB is provided with a wafer holder (not shown) that holds wafer W on a suction surface substantially parallel to the XY plane by vacuum suction or the like.
  • wafer holder (wafer W) on the upper surface of wafer table WTB is a flat plate (liquid repellent) that is substantially flush with the surface of wafer W (wafer surface) and has a surface that is liquid repellent with respect to liquid Lq. Plate) 28 is provided.
  • an oblique-incidence autofocus sensor (not shown) that measures the Z position of a plurality of measurement points on the wafer surface with the same configuration as disclosed in, for example, US Pat. No. 5,448,332. Is provided. During the exposure, the Z leveling mechanism of wafer stage WST is driven so that the wafer surface is focused on the image plane of projection optical system PL based on the measurement value of the autofocus sensor.
  • a reflecting surface is formed on each of the end surfaces in the Y direction and the X direction of the wafer table WTB by mirror finishing.
  • the position information of the wafer stage WST (at least in the X and Y directions) And a rotation angle in the ⁇ z direction) are measured with a resolution of about 0.5 to 0.1 nm, for example.
  • the position and speed of wafer stage WST are controlled by controlling a wafer stage drive system (not shown) including a linear motor and the like based on the measured values.
  • the position information of wafer stage WST may be measured by an encoder type detection apparatus having a diffraction grating scale and a detection head.
  • exposure apparatus 100 is incorporated in wafer stage WST in order to measure the position of a wafer alignment system AL that measures the position of a predetermined alignment mark on wafer W and the image position of projection optical system PL of the alignment mark on reticle R.
  • An aerial image measurement system (not shown). Using these aerial image measurement systems (reticle alignment systems) and wafer alignment systems AL, alignment between the reticle R and each shot area of the wafer W is performed.
  • the shot area to be exposed on the wafer W is moved to the front of the exposure area IA by moving the wafer stage WST stepwise in the X and Y directions. Further, the liquid Lq is supplied between the projection optical system PL and the wafer W from the local liquid immersion device 30. Then, while projecting an image of a part of the pattern of the reticle R by the projection optical system PL onto one shot area of the wafer W, the reticle R and the wafer W are synchronized in the Y direction via the reticle stage RST and the wafer stage WST. The pattern image of the reticle R is scanned and exposed to the shot area. By repeating the step movement and scanning exposure, the image of the pattern of the reticle R is exposed to each shot area of the wafer W by the step-and-scan method and the liquid immersion method.
  • a circuit pattern to be manufactured in the present embodiment is a circuit pattern 70 for a gate cell of an SRAM (Static RAM) as a semiconductor element, as shown in the partial enlarged view of FIG.
  • the line and space pattern is referred to as an L & S pattern.
  • the circuit pattern 70 is a first pattern in which a line pattern 72 having a line width d and a space portion 73 having a width d are arranged at a pitch (period) 2d in a periodic direction (hereinafter referred to as an X direction) on the surface of the substrate 36 of the wafer.
  • the L & S pattern 71 is formed by removing a part of the plurality of line patterns 72. For example, in FIG.
  • the circuit pattern 70 includes a plurality of separation portions 74A to 74F obtained by removing portions of the first L & S pattern 71 having a width d in the Y direction perpendicular to the X direction from every other line pattern. (Non-periodic part) is formed.
  • the directions of the X axis and the Y axis in FIG. 2 are the same as those when the wafer W on which the circuit pattern 70 in FIG. 2 is formed is placed on the wafer stage WST of the exposure apparatus 100 in FIG. The description will be made assuming that the exposure apparatus 100 is parallel to the X-axis and Y-axis directions.
  • the line width d is finer than the resolution limit (half pitch in the case of a periodic pattern) of the immersion type exposure apparatus 100. Accordingly, the line width d of the first L & S pattern 71 is finer than the resolution limit of the exposure apparatus 100. Furthermore, the circuit pattern 70 is also a pattern including an aperiodic portion having a width d finer than the resolution limit of the exposure apparatus 100.
  • the line width d is approximately 1 ⁇ 2 of the resolution limit of the exposure apparatus 100. In other words, the resolution limit of the exposure apparatus 100 is approximately 2d.
  • the resolution limit of the exposure apparatus 100 is, for example, about 40 to 50 nm, and the line width d is about 20 to 25 nm accordingly. In the following, it is assumed that the resolution limit of the exposure apparatus 100 is approximately 40 nm (half pitch) and the line width d is approximately 20 nm.
  • a second line pattern 77 having a line width d and a space portion 79 having a width d are arranged at a pitch 2d in the Y direction so as to be orthogonal to the first L & S pattern 71 as indicated by a dotted line.
  • the separation portions 74A to 74F in the first L & S pattern 71 are portions that intersect with any one of the space portions 79 of the second L & S pattern 78.
  • the interval between the separation portions 74A and 74B of the line pattern 72 in the first region 76A and the interval between the separation portions 74C and 74D of the line pattern 72 in the second region 76B are two of the second L & S pattern 78, respectively.
  • the width ( 3d) of the line pattern 77 and one space 79.
  • the position of the second L & S pattern 78 in the Y direction is set based on, for example, an alignment mark (not shown) used when forming the first L & S pattern 71.
  • the positions and the number of the separation portions 74A to 74F are arbitrary under the condition that they intersect with any of the space portions 79.
  • a spacer double patterning method (Spacer Double Patterning Process, Spacer transfer Process or Sidewall transfer Process) is used to form a first line width d (pitch 2d) in each shot area on the surface of the wafer.
  • 1 L & S pattern 71 is formed.
  • a line width d (pitch 2d) is formed on the first L & S pattern 71 so as to be orthogonal to the first L & S pattern 71 by using a spacer double patterning method.
  • Second L & S pattern 78 is formed. Then, as a third stage, in each shot region, separation portions 74A to 74F (width d) are formed on the plurality of line patterns 72 of the first L & S pattern 71 via the plurality of space portions 79 of the second L & S pattern 78. A notch is provided.
  • the first stage corresponds to steps 102 and 104 in FIG. 3, the second stage corresponds to steps 106 to 110, and the third stage corresponds to steps 112 to 124.
  • a thin film of silicon dioxide (SiO 2 ) is formed on the flat surface of a substrate 36 made of, for example, silicon of the wafer W using a thin film forming apparatus 300 as shown in FIG. 4B.
  • a device layer 38 is formed. Note that an oxide film, a nitride film, or the like may be formed on the bottom surface of the device layer 38 (the surface of the base material 36).
  • a first L & S pattern 71 having a pitch 2d in the X direction is formed on the device layer 38 by a spacer double patterning method. The operation of step 104 is divided into steps 130-140.
  • the first intermediate layer 40 is formed on the surface of the device layer 38 of the wafer W using the thin film forming apparatus 300, and the coater / developer 200 performs the intermediate process.
  • a positive photoresist layer 42 is formed on the surface of the layer 40.
  • the wafer W is placed on the wafer stage WST of the immersion type exposure apparatus 100 of FIG.
  • the pattern of the reticle R (first mask plate) of the exposure apparatus 100 is a line pattern Ra made of a light shielding film having a line width of 2d / ⁇ ( ⁇ is the projection magnification).
  • the exposure apparatus 100 exposes each shot area of the wafer W with a reticle R pattern image 44X (an L & S pattern image having a pitch 4d in the X direction). Since the line width (half pitch) of the image 44X is 2d (almost the resolution limit), the image 44X can be formed with high accuracy by the exposure apparatus 100. At this time, in the image 44X for one pitch, the exposure amount is set so that the width in the X direction of the portion where the exposure amount is less than the photosensitive level (unexposed portion) is d.
  • the photoresist layer 42 of the wafer W is developed by the coater / developer 200, and the intermediate layer 40 of the wafer W is etched by the etching apparatus 400, so that the line as shown in FIG. An L & S pattern is formed in which the resist pattern 42A having a width d and the line pattern 40A of the intermediate layer 40 are arranged at a pitch 4d in the X direction. Thereafter, the resist pattern 42A is peeled off.
  • a spacer layer 46 is deposited by the thin film forming apparatus 300 so as to cover the line pattern 40A of the intermediate layer 40 of the wafer W, as shown in FIG.
  • step 138 the process proceeds to step 138, and anisotropic etching is performed in a direction perpendicular to the surface of the spacer layer 46 of the wafer, as shown in FIG.
  • the spacer portions 46A and 46B having the width d of the spacer layer 46 are left on both side surfaces in the X direction of the line pattern 40A of the intermediate layer 40 having the line width d.
  • spacer portions 46A and 46B having a line width d are formed on the surface of the device layer 38 as shown in FIG.
  • An L & S pattern arranged at a pitch 2d in the X direction is formed.
  • the device layer 38 is etched using the L & S pattern composed of the spacer portions 46A and 46B as a mask, and the spacer portions 46A and 46B are removed.
  • a line pattern 38A first line
  • a space pattern 38S first space
  • the line pattern 38A corresponds to the line pattern 72 of FIG.
  • An alignment mark (not shown) is also formed along with the L & S pattern 71.
  • step 106 an antireflection film generally formed on the lower surface of the photoresist so as to cover the first L & S pattern 71 of the wafer W by the thin film forming apparatus 300.
  • a first protective layer 48 made of BARC (Bottom-Anti-Reflection-Coating) is formed, and the surface is flattened.
  • a processing pattern layer 52 made of the same material (here, silicon dioxide) with the same thickness as the device layer 38 is formed on the surface of the first protective layer 48. Note that the thickness of the processing pattern layer 52 may be different from the thickness of the device layer 38.
  • step 110 the second L & S pattern 78 having a pitch 2d in the Y direction is formed in the processing pattern layer 52 by the spacer double patterning method as in step 104.
  • the operation of step 110 is also divided into steps corresponding to steps 130-140.
  • the second intermediate layer 50 is formed on the surface of the processing pattern layer 52 of the wafer W, and, for example, positive on the surface of the intermediate layer 50.
  • a mold photoresist layer 54 is formed.
  • the wafer W is placed on the wafer stage WST of the exposure apparatus 100.
  • second reticle R1 (second mask plate) is loaded on reticle stage RST of exposure apparatus 100.
  • second reticle R1 (second mask plate) is loaded on reticle stage RST of exposure apparatus 100.
  • the pattern of the reticle R1 is a line pattern R1a made of a light-shielding film having a line width of 2d / ⁇ ( ⁇ is a projection magnification) arranged at a pitch of 4d / ⁇ in the Y direction. L & S pattern. Then, an alignment mark (not shown) formed on reticle R1 is measured on reticle R1, and its position is adjusted based on the measurement result. Thereafter, the exposure apparatus 100 exposes a pattern image 44Y of the reticle R1 (an L & S pattern image having a pitch of 4d in the Y direction) on each shot area of the wafer W.
  • the exposure amount is set so that the Y-direction width of the portion (unexposed portion) where the exposure amount is equal to or lower than the photosensitive level in the image 44Y for one pitch is d.
  • the photoresist layer 54 of the wafer W is developed and the intermediate layer 50 is etched, so that the resist pattern 54A having the line width d and the intermediate layer 50 are formed as shown in FIG.
  • An L & S pattern in which the line patterns 50A of the layer 50 are arranged at a pitch 4d in the Y direction is formed. Thereafter, the resist pattern 54A is peeled off.
  • a spacer layer 56 is deposited so as to cover the line pattern 50A of the wafer W, as shown in FIG.
  • step 138 anisotropic etching is performed in a direction perpendicular to the surface of the spacer layer 56 of the wafer, as shown in FIG.
  • the spacer portions 56A and 56B having the width d of the spacer layer 56 are left on both side surfaces in the Y direction of the line pattern 50A having the line width d.
  • spacer portions 56A and 56B having a line width d are arranged at a pitch 2d in the Y direction on the surface of the processing pattern layer 52 as shown in FIG. 5F.
  • An L & S pattern is formed.
  • the processing pattern layer 52 is etched using the L & S pattern made of the spacer portions 56A and 56B as a mask, and then the spacer portions 56A and 56B are removed, whereby FIG. 5G (enlarged plan view), line patterns 52A having a line width d are arranged at a pitch 2d in the Y direction on the processing pattern layer 52 on the surface of the first protective layer 48 of the wafer W.
  • Second L & S pattern 78 is formed (space pattern 52S (second space: corresponding to space portion 79) is partitioned between adjacent line patterns 52A).
  • the line pattern 52A corresponds to the line pattern 77 in FIG.
  • FIGS. 6A to 12A are enlarged plan views showing portions corresponding to the first region 76A in each shot region on the surface of the wafer W, and FIGS. 6B to 12B are respectively shown.
  • FIGS. 6A to 12A are cross-sectional views taken along line BB ′, and FIGS. 6C to 12C are taken along line CC ′ in FIGS. 6A to 12A, respectively. It is sectional drawing.
  • a second protective layer 58 and a photoresist layer 60 described later are shown as transparent members.
  • the thin film forming apparatus 300 is used to form the second L & S pattern 78 of the wafer W so as to cover BARC (Bottom ⁇ ⁇ ⁇ ⁇ Anti-Reflection Coating).
  • the second protective layer 58 is formed and the surface is flattened. Further, for example, a positive photoresist layer 60 is formed on the surface of the second protective layer 58 using the coater / developer 200.
  • wafer W is mounted on wafer stage WST of exposure apparatus 100 in FIG.
  • a reticle stage RST of the exposure apparatus 100 is loaded with a third reticle R3 (third mask plate) instead of the reticle R1.
  • an opening pattern for forming an image having a size including the separating portions 74A to 74B is formed corresponding to the separating portions 74A to 74F in FIG.
  • the width in the X direction and the Y direction is 2d / ⁇ ( ⁇ is the projection magnification) in the light shielding film.
  • two opening patterns R3a and R3b having an interval in the Y direction of 2d / ⁇ are formed.
  • a square shape is shown as the shape of the two opening patterns R3a and R3b, but the present invention is not limited to this.
  • a pattern subjected to OPC (OpticalOproximity correction) processing may be used as the two opening patterns.
  • the alignment mark (not shown) formed on the reticle R3 is measured on the reticle R3, and the position thereof is adjusted based on the measurement result.
  • the exposure apparatus 100 exposes the images 62A and 62B of the opening patterns R3a and R3b of the reticle R3, as shown in FIG. 6A, to the portion corresponding to the first area 76A of each shot area of the wafer W. .
  • the image of the projection optical system PL is an erect image.
  • FIG. 6A shows a state in which the images 62A and 62B are deformed to some extent. For example, if the surface of the wafer W is displaced from the image plane of the projection optical system (the images of the opening patterns R3a and R3b are defocused with respect to the surface of the wafer W), the images of the opening patterns R3a and R3b The (contour portion that crosses the photosensitive level of the photoresist) is further deformed as images A2 and B2.
  • the images of the opening patterns R3a and R3b are allowed to be displaced and deformed within a range that covers the separation portions 74A and 74B whose widths in the X and Y directions are d.
  • 6A shows that the separation portions 74A and 74B are regions where the space pattern 52S of the second L & S pattern 78 and the line pattern 38A of the first L & S pattern 71 overlap.
  • the photoresist layer 60 of the wafer W is developed in the coater / developer 200.
  • first openings 60A and 60B are formed in portions corresponding to the images 62A and 62B of the photoresist layer 60 of the wafer W.
  • openings are formed in the second protective layer 58 and the first protective layer 48 of the wafer W through the openings 60A and 60B by, for example, dry etching with the etching apparatus 400.
  • the third openings 58A and 58B (the same shape as the openings 60A and 60B) of the second protective layer 58 and the second openings of the first protective layer 48 are provided.
  • Openings 48A and 48B are formed.
  • the openings 48A and 48B have a region in which the Y direction is limited by the adjacent line pattern 52A and the X direction is limited by the images 62A and 62B, and a part of the line pattern 38A (removed in this region).
  • the second openings 48A and 48B of the first protective layer 48 have the ends of the pair of line patterns (second lines) 52A of the second L & S pattern 78 as boundaries, that is, the second L & S pattern 78. It can be seen that this is formed by etching using the pair of line patterns (second lines) 52A as a mask. Thereafter, the photoresist layer 60 (resist) is peeled off. In the next step 118, the etching apparatus 400 forms the second L & S pattern 78 (line pattern 52A) and the first L & S pattern 71 (line pattern 38A) through the openings 58A and 58B and the openings 48A and 48B of the wafer W.
  • notches 52Aa and 52Ab are formed in the line pattern 52A in the openings 58A and 58B, and the line pattern 38A in the openings 48A and 48B is separated. Cutout portions 38Aa and 38Ab are formed in portions corresponding to the portions 74A and 74B.
  • the notches 38Aa and 38Ab are the portions (side walls) of the first protective layer 48 that define the second openings 48A and 48B of the first protective layer 48 and the pair of second L & S present thereon. It can be seen that the line pattern (second line) 52A of the pattern 78 is formed as a mask.
  • step 120 the second protective layer 58 (the upper BARC) of the wafer W is removed by, for example, dry etching using the etching apparatus 400, and in FIG. 11 (A) to 11 (C), the remaining part of the second L & S pattern 78 (line pattern 52A) of the wafer W is removed by the etching apparatus 400 by, for example, an etch back method, and in step 124, for example, an ashing apparatus.
  • the remaining portion of the first protective layer 48 (lower BARC) is removed by dry ashing (not shown).
  • the circuit pattern is the same as the circuit pattern in the first region 76A of FIG.
  • a circuit pattern having portions 74E and 74F is also formed. Since the circuit pattern in the former second region 76B is the same as the circuit pattern in the first region 76A, description of the formation process is omitted.
  • a portion corresponding to the third region 76C of the third reticle R3 loaded on the exposure apparatus 100 is, for example, as shown in FIG.
  • an elongated (long hole-like) opening pattern R3c having a width 2d / ⁇ in the X direction and a width 4d / ⁇ in the Y direction is formed.
  • a rectangular shape is shown as the shape of the opening pattern R3c.
  • a pattern subjected to OPC (Optical proximity correction) processing may be used as the opening pattern.
  • OPC Optical proximity correction
  • FIGS. 13A to 16C a process of forming the pattern in the third region 76C will be described with reference to FIGS. 13A to 16C.
  • FIG. 13 (A) to FIG. 16 (C) portions corresponding to FIG. 6 (A) to FIG. 12 (C) are assigned the same reference numerals and detailed description thereof is omitted.
  • FIGS. 13A to 16A are enlarged plan views showing a portion corresponding to the third region 76C in each shot region of the wafer W
  • FIGS. 13B to 16B are FIGS.
  • FIGS. 13A to 16C are cross-sectional views taken along line BB ′ in FIGS. 13A to 16A
  • FIGS. 13C to 16C are cross-sectional views taken along line CC ′ in FIGS. It is.
  • the second protective layer 58 and the photoresist layer 60 are shown as transparent members.
  • an image 62C of the elongated opening pattern R3c of the reticle R3 is formed on the portion corresponding to the third area 76C of each shot area of the wafer W by the exposure apparatus 100 as shown in FIG. To expose.
  • the ideal shape C1 of the image 62C is a rectangle having a width in the X direction of 2d and a width in the Y direction of 4d.
  • the resolution limit of the exposure apparatus 100 is 2d, but the opening pattern R3c is an isolated pattern. Therefore, FIG. 13A shows a state where the image 62C is deformed to some extent.
  • the image of the opening pattern R3c is allowed to be displaced and deformed within a range that covers the separation portions 74E and 74F having the widths in the X direction and the Y direction of d.
  • development of the photoresist layer 60 of the wafer W is performed, and as shown in FIGS. 14A to 14C, a first elongated opening 60C (a portion corresponding to the image 62C) of the photoresist layer 60 is formed. Is done.
  • the third opening 58C is formed in the second protective layer 58 through the opening 60C, for example, by dry etching, and the second openings 48C1 and 48C2 are formed in the first protective layer 48.
  • the third opening 58C has a part of one line pattern 52A at the center, and part of a pair of line patterns exists so as to sandwich the one line pattern 52A.
  • the second openings 48C1 and 48C2 have regions in which the Y direction is limited to adjacent line patterns 52A and the X direction is limited by the image of the opening pattern R3c.
  • the photoresist layer 60 is peeled off.
  • step 118 the silicon dioxide thin film forming the second L & S pattern 78 (line pattern 52A) and the first L & S pattern 71 (line pattern 38A) through the opening 58C and the openings 48C1 and 48C2 of the wafer W is formed. Etching is performed. As a result, as shown in FIGS. 15A to 15C, notches 52Ac1, 52Ac2, 52Ac3 are formed in the three line patterns 52A in the opening 58C, and the line patterns in the openings 48C2, 48C1 are formed. Cutout portions 38Ae and 38Af are formed in portions corresponding to the separation portions 74E and 74F of 38A.
  • step 120 the second protective layer 58 of the wafer W is removed by, for example, dry etching.
  • step 122 the remaining portion of the second L & S pattern 78 (line pattern 52A) is removed by, for example, an etch back method.
  • step 124 the remaining portion of the first protective layer 48 is removed by dry ashing, for example.
  • FIGS. 16A to 16C notches 38Ae and 38Af having a width d in the Y direction are formed in the line pattern 38A at portions corresponding to the separation portions 74E and 74F having the distance d.
  • a circuit pattern can be obtained.
  • the line pattern 38A as the line pattern 72, the circuit pattern is the same as the circuit pattern in the third region 76C of FIG.
  • the distance d in the Y direction of the separation parts 74E and 74F and the width d in the Y direction of the separation parts 74E and 74F are the pitch 2d of the second L & S pattern 78 formed in step 110 and the width d of the space part 79.
  • the separation portions 74A to 74F are formed in the third stage.
  • the exposure apparatus 100 exposes the images of the opening patterns R3a to R3c corresponding to the portion corresponding to (non-periodic portion). Then, within the opening formed by the image, a plurality of line patterns 38A (72) of the first L & S pattern 71 are cut by a width d through the plurality of spaces 79 of the second L & S pattern 52A (78). Notched portions (separating portions 74A to 74F) are provided. Therefore, the circuit pattern 70 including the non-periodic portion finer than the resolution limit of the exposure apparatus 100 can be formed with high accuracy using the exposure apparatus 100.
  • a pattern forming method using a pattern forming system including the exposure apparatus 100 of the present embodiment is a first L & S pattern having a plurality of first line patterns 38A (72) arranged in the X direction on the wafer W.
  • the pattern forming method includes the step 114 of forming a pattern having the first openings 60A, 60B, 60C in the photoresist layer 60 so as to overlap a part of the second L & S pattern 78, and the photoresist layer.
  • the second protective layer 58 and a part of the first protective layer 48 are removed through the openings 60A to 60C formed in the 60, and the second openings 48A, 48B, 48C1, 48C2 are formed in the first protective layer 48.
  • the L & S patterns 71 and 78 are resolved by the spacer double patterning method using the exposure apparatus 100.
  • a pattern finer than the limit can be formed.
  • the (predetermined) space portion 79 corresponding to the separation portions 74A, 74B, 74E, and 74F of the second L & S pattern 78 overlaps the portion to be removed in the first L & S pattern 71.
  • the exposure apparatus 100 is used to expose the images to be the openings 60A to 60C of the photoresist layer 60 so as to cover the portions to be removed.
  • the openings 48A to 48C2 of the first protective layer 48 are formed at the portions where the space 79 serving as the separation portion 74A and the openings 60A to 60C overlap with each other. Only the portion to be removed of the first L & S pattern 71 can be removed with high accuracy.
  • the step of forming the first L & S pattern 71 and the second L & S pattern 78 by applying the spacer double patterning method includes a plurality of line patterns each having a pitch (4d) twice the pitch of the plurality of line patterns 38A. Steps 132 and 134 for forming a plurality of line patterns 50A having a pitch (4d) twice the pitch of 40A and the plurality of line patterns 52A, and a plurality of line patterns 40A and 50A are used to halve these pitches.
  • the first openings 60A and 60B of the photoresist layer 60 are at least part of one space portion 79 of the second L & S pattern 78 (the width of the space portion 79 is equal to or larger than the width of the space portion 79). (See FIG. 7A).
  • the line pattern 38A of the first L & S pattern 71 can be cut out with high accuracy at the portion overlapping the space portion 79.
  • the number of openings (and thus notches) of the photoresist layer 60 may be only one on one line pattern 38A.
  • the first opening 60C provided in the photoresist layer 60 is at least part of two adjacent space portions 79 of the second L & S pattern 78 (straddling two adjacent space portions). And a part of the length of the space 79) (see FIG. 14A).
  • the second openings 48C2 and 48C1 of the one protective layer 48 are mutually connected. It is formed at a position corresponding to two adjacent space portions 79.
  • the notches 38Ae and 38Af can be easily formed at two locations along the line pattern 38A with the minimum distance d through one opening 60C of the photoresist layer 60.
  • a second protective layer 58 made of an antireflection film (BARC) is formed between the protective layer 48 and the photoresist layer 60 so as to cover the second L & S pattern 78 (step 112).
  • BARC antireflection film
  • the space portion 79 of the second L & S pattern 78 is defined by the line pattern 52A of the second L & S pattern 78, a part of the first L & S pattern 71 is part of the line pattern 52A of the second L & S pattern 78. It can be said that a part of is formed as a mask.
  • the first protective layer 48 is also formed of an antireflection film (BARC).
  • BARC antireflection film
  • the second protective layer 58 and the first protective layer 48 made of BARC are hard masks, a circuit pattern can be formed at a lower cost than when a dedicated hard mask is used.
  • the antireflection film (BARC) is an organic material, when the L & S patterns 71 and 78 are inorganic materials such as silicon dioxide or metal, resistance to etching is different, which is particularly suitable as a hard mask.
  • the pattern forming system in FIG. 1A and the exposure apparatus 100 in FIG. 1B are used.
  • the pattern formed in the present embodiment is a circuit pattern in which the convex portion (the portion of the line pattern 72 other than the separating portions 74A to 74F) of the circuit pattern 70 in FIG. 2 is a concave portion.
  • a first L & S pattern 71 having a line width d is formed in each shot region on the surface of the wafer (referred to as wafer W1) by using a spacer double patterning method.
  • wafer W1 the surface of the wafer
  • a line width d is formed on the first L & S pattern 71 so as to be orthogonal to the first L & S pattern 71 by using a spacer double patterning method.
  • Second L & S pattern 78 is formed.
  • each shot region separation portions 74A to 74F having a width d are provided on the plurality of line patterns 72 of the first L & S pattern 71 via the plurality of space portions 79 of the second L & S pattern 78.
  • each line pattern 72 is removed.
  • the first stage corresponds to steps 102A, 104A, 150, 152 in FIG. 17, the second stage corresponds to steps 108A, 110A, and the third stage corresponds to steps 154 to 166.
  • step 102A of FIG. 17 a device layer (not shown) made of a thin film of silicon dioxide (SiO 2 ) is formed on the flat surface of a substrate 36 made of silicon, for example, of the wafer W1. ).
  • a first L & S pattern 71 in which line patterns 38A having a plurality of line widths d are arranged at a pitch 2d in the X direction by a spacer double patterning method is formed on the device layer.
  • an organic layer 64 which is a thin film made of a low dielectric constant organic material (so-called low-k organic material), is formed (filled) so as to fill the space portion of the first L & S pattern 71;
  • the surfaces of the first L & S pattern 71 and the organic layer 64 are planarized.
  • the low dielectric constant organic material include a porous organic silica film (SiOCH) having a relative dielectric constant of about 4 or less (more preferably about 3 or less), or an organic SOG (spin) having a porous organic glass material. -on glass) materials can be used.
  • SiOCH porous organic silica film
  • spin organic SOG
  • a hard mask layer 66 made of an inorganic material such as a nitride film is formed so as to cover the first L & S pattern 71 (and the organic layer 64).
  • a processing pattern layer (not shown) made of the same material (here, silicon dioxide) with the same thickness as the device layer is formed on the surface of the hard mask layer 66. Note that the thickness of the pattern layer for processing may be different from the thickness of the device layer.
  • the line pattern 52A having a plurality of line widths d is formed in the Y direction by the spacer double patterning method as shown in FIG. A second L & S pattern 78 arranged at a pitch of 2d is formed.
  • FIGS. 18 (A) to 24 (C) portions corresponding to FIG. 6 (A) to FIG. 12 (C) are denoted by the same reference numerals and detailed description thereof is omitted.
  • 18A to 24A are enlarged plan views showing portions corresponding to the first area 76A in each shot area on the surface of the wafer W1, and FIGS. 18B to 24B are respectively shown.
  • 18A to 24A are cross-sectional views taken along line BB ′
  • FIGS. 18C to 24C are taken along line CC ′ in FIGS. 18A to 24A, respectively. It is sectional drawing.
  • a later-described photoresist layer 60 is shown as a transparent member.
  • a positive photoresist layer 60 is formed (coated) so as to cover the second L & S pattern 78 of the wafer W1.
  • the exposure apparatus 100 applies a portion corresponding to the first region 76A of each shot region of the wafer W1 to the portion shown in FIG. D)
  • the images 62A and 62B of the opening patterns R3a and R3b having the width 2d / ⁇ of the reticle R3 are exposed.
  • first openings 60A and 60B are formed in portions corresponding to the images 62A and 62B (see FIGS. 18B and 18C).
  • the hard mask layer 66 of the wafer W1 is etched through the openings 60A and 60B, thereby forming the openings 60A and 60B and the second L & S as shown in FIGS.
  • Second openings 66A and 66B of the hard mask layer 66 are formed at portions where the space portions of the pattern 78 overlap (portions straddling the line pattern 38A).
  • a part of the organic layer 64 is removed through the openings 66A and 66B, for example, by dry etching. As a result, as shown in FIGS. 20A to 20C, a line is formed in the first space portion among the first and second space portions separating one space portion of the second L & S pattern 78.
  • a pair of openings 64A1 and 64A2 of the organic layer 64 are formed so as to sandwich the pattern 38A, and another pair of openings 64B1 and 64B2 of the organic layer 64 are formed so as to sandwich the line pattern 38A in the second space portion. It is formed.
  • the second L & S pattern 78 (here, silicon dioxide film) is etched, and the first L & S pattern 71 is passed through the openings 66A and 66B of the hard mask layer 66. Etching (here, silicon dioxide film) is performed.
  • the line pattern 52A of the second L & S pattern 78 is prevented from remaining. Accordingly, as shown in FIGS. 21A to 21C, the cutout portion 38Aa is formed in the line pattern 38A of the first L & S pattern 71 at a position corresponding to the separation portions 74A and 74B in the openings 66A and 66B. , 38Ab are formed.
  • each pair of openings 64A1, 64A2, and 64B1, 64B2 in FIG. 20A becomes one opening 64A and 64B.
  • the hard mask layer 66 is removed by, for example, an etch back method to include the line pattern 38A provided with the notches 38Aa and 38Ab as shown in FIGS. A first L & S pattern 71 appears.
  • the notch portions 38Aa and 38Ab of the first L & S pattern 71 are filled with an organic material having the same low dielectric constant as that of the organic layer 64. 64P and 64Q are refilled and the surface is flattened.
  • the next step 164 by removing only the first L & S pattern 71 (silicon dioxide film) from the wafer W1, for example, by wet etching, as shown in FIGS.
  • the second L & S pattern 71 in FIG. A circuit pattern in which a portion corresponding to the convex line pattern 72 in one region 76A is regarded as a concave line pattern 38B (or 72B) is formed.
  • the central line pattern 38B includes flat portions 38Ba and 38Bb (a non-periodic portion finer than the resolution limit of the exposure apparatus 100) at a position where the interval in the Y direction corresponding to the separation portions 74A and 74B is 3d. ) Is formed.
  • the concave line pattern 38B (concave portion) may be filled with a conductive material such as copper.
  • a conductive material such as copper.
  • the circuit pattern corresponding to the pattern in the first region 76A of the circuit pattern 70 of FIG. 2 is formed in the same manner. According to the present embodiment, the following effects and the like can be obtained in addition to the effects of the first embodiment.
  • step 104A for forming a first L & S pattern 71 having a plurality of first line patterns 38A arranged in the X direction on the wafer W1, and the first L & S pattern A step 152 of forming a hard mask layer 66 so as to cover 71, and a second shape in which a plurality of second line patterns 52A extending in a direction perpendicular to the line pattern 38A are arranged on the hard mask layer 66 in the Y direction.
  • the pattern forming method includes a step 114A of forming a pattern having the first openings 60A and 60B in the photoresist layer 60 so as to overlap a part of the second L & S pattern 78, and the openings 60A and 60B.
  • a part of the hard mask layer 66 is removed through the step 156 to form second openings 66A and 66B in the hard mask layer 66, and the first L & S pattern 71 of the first L & S pattern 71 is formed through the openings 66A and 66B.
  • Step 118A for removing a part (separation parts 74A and 74B) and step 160 for removing the hard mask layer 66 are included.
  • the first and second L & S patterns 71 and 78 can be formed as patterns finer than the resolution limit of the exposure apparatus 100. Further, by using the exposure apparatus 100, the image that becomes the openings 60 ⁇ / b> A and 60 ⁇ / b> B of the photoresist layer 60 is a portion that overlaps the space portion of the second L & S pattern 78 and the line pattern 38 ⁇ / b> A of the first L & S pattern 71. It exposes so that the part (separation part 74A, 74B) used as removal object may be covered.
  • the openings 66A and 66B of the hard mask layer 66 are formed at the portion where the separation part 74A and the like and the openings 60A and 60B overlap, the first L & S pattern is formed via the openings 66A and 66B. Only the portion to be removed of 71 can be removed with high accuracy.
  • the pattern forming method includes the step 150 of filling the space portion of the first L & S pattern 71 with the organic layer 64 when forming the first L & S pattern 71 on the wafer W1, the hard mask layer 66, After the second L & S pattern 78 is removed, the removed portions (notches 38Aa, 38Ab) in the first L & S pattern 71 are filled with thin films (filling portions 64P, 64Q) of the same material as the organic layer 64. Step 162 and Step 164 for removing the first L & S pattern 71.
  • a circuit pattern can be formed in which the separation portions 74A and 74B are flat portions and the first L & S pattern 71 is a concave portion. Even a trench pattern can be formed in the same manner.
  • the organic layer 64 is an insulating film made of an organic material having a low dielectric constant, and the hard mask layer 66 is an inorganic film, the organic layer 64 and the hard mask layer 66 have different etching resistances. Therefore, after the openings 64A and 64B are formed in the organic layer 64, only the hard mask layer 66 can be easily removed.
  • FIGS. 25 (A) to 29 (C) a third embodiment of the present invention will be described with reference to FIGS. 25 (A) to 29 (C).
  • the pattern forming system in FIG. 1A and the exposure apparatus 100 in FIG. 1B are used.
  • the pattern formed in the present embodiment is a circuit pattern in the first region 76A in the circuit pattern 70 of FIG.
  • an example of the pattern forming method of the present embodiment will be described in comparison with the operation of the first embodiment (the flowchart of FIG. 3).
  • a plurality of surfaces are formed on the flat surface of the substrate 36 of the wafer (referred to as wafer W2) by the spacer double patterning method.
  • a first protective layer 48 (hereinafter simply referred to as protective layer 48 in the present embodiment) made of an antireflection film (BARC) is formed so as to cover the first L & S pattern 71 of the wafer W2.
  • a processing pattern layer 52 (see FIG.
  • FIGS. 25A to 29A are enlarged plan views showing portions corresponding to the first region 76A in each shot region on the surface of the wafer W2, and FIGS. 25B to 29B are respectively shown.
  • FIGS. 25A to 29A are cross-sectional views taken along line BB ′, and FIGS. 25C to 29C are taken along line CC ′ in FIGS. 25A to 29A, respectively. It is sectional drawing.
  • a later-described photoresist layer 60 is shown as a transparent member.
  • a positive photoresist layer 60 is formed so as to cover the second L & S pattern 78A of the wafer W2.
  • Form (apply) the exposure apparatus 100 applies a portion corresponding to the first area 76A of each shot area of the wafer W2 to the X of the reticle R4 in FIG. 25D as shown in FIG.
  • An ideal image A3 of the image 62D is a rectangular image that covers the separation portions 74A and 74B having a width 2d in the X direction and a width 6d in the Y direction, but in practice it may be deformed to some extent due to aberration or the like. There is no problem.
  • a first opening 60D is formed at a portion corresponding to the image 62D.
  • a rectangular shape is shown as the shape of the opening pattern R4a of the reticle R4, but the shape is not limited to this.
  • a pattern subjected to OPC (Optical proximity ⁇ correction) processing may be used as the opening pattern.
  • an opening is formed in the protective layer 48 of the wafer W2 through the opening 60D, for example, by dry etching.
  • the second openings 48D and 48E of the protective layer 48 are formed.
  • the second L & S pattern 78A (here, silicon dioxide film) is etched, and the line pattern 38A (here, the first L & S pattern 71 is passed through the openings 48D and 48E of the protective layer 48). Etching of silicon dioxide film).
  • the line pattern 38A here, the first L & S pattern 71 is passed through the openings 48D and 48E of the protective layer 48. Etching of silicon dioxide film).
  • notches 38Aa and 38Ab are formed in the line pattern 38A at positions corresponding to the separating portions 74A and 74B in the openings 48D and 48E.
  • notches 52Ba, 52Bb, 52Bc are also formed in the line pattern 52B of the second L & S pattern 78A.
  • the remaining photoresist layer 60 is removed by, for example, ashing
  • the second L & S pattern 78A is removed by, for example, an etch back method.
  • the first L & S pattern 71 whose surface is covered with the protective layer 48 and the notches 38Aa and 38Ab are formed appears.
  • the protective layer 48 is removed by, for example, dry ashing to include a line pattern 38A provided with notches 38Aa and 38Ab as shown in FIGS. A first L & S pattern 71 is formed.
  • the second L & S pattern 78A is a pattern in which the width (d) of the space portion 79A is narrower than the width (3d) of the second line pattern 52B, and the first opening of the photoresist layer 60 is formed.
  • the part 60D is a long hole of a size that covers at least a part of the two space parts 79A adjacent to each other in the second L & S pattern 78A. Therefore, the cutout portions 38Aa and 38Ab (separation portions 74A and 74B) can be formed at two locations of the line pattern 38A only by forming one elongated hole (opening portion 60D). For this reason, a pattern including an aperiodic portion finer than the resolution limit of the exposure apparatus 100 can be easily formed.
  • the second L & S pattern 78A when the second L & S pattern 78A is formed so as to cover the protective layer 48, a fourth pattern (a plurality of line patterns 50A) having the L & S pattern is formed on the protective layer 48, and the lines of the fourth pattern are formed.
  • the width of the pattern 50A (or the space portions 56A and 56B) is larger than 1 ⁇ 2 of the pitch (4d) of the fourth pattern, for example, 3d. Therefore, the second L & S pattern 78A can be easily formed.
  • the first L & S pattern 71 (first line patterns 38A, 71) and the second L & S patterns 78, 78A (second line patterns 52A, 77, 52B) are mutually connected. Orthogonal. However, the first L & S pattern 71 and the second L & S patterns 78 and 78A may intersect at an angle smaller than 90 °. Further, a pattern including at least one line pattern 38A may be formed instead of the first L & S pattern 71, and at least one line pattern 52A, 52B may be formed instead of the second L & S pattern 78, 78A. You may form the pattern containing.
  • the first L & S pattern 71 and the second L & S pattern 78 are formed by the spacer double patterning method.
  • a pitch division method Pitch-Splitting Process
  • a double exposure method Double (Exposure Process) or a double patterning method (Double Patterning Process) may be applied.
  • an L & S pattern having a pitch of 1 ⁇ 2 is formed from an original L & S pattern by a spacer double patterning method.
  • an L & S pattern (which becomes the L & S patterns 71 and 78) having a pitch of 1 / (2k) (k is an integer of 1 or more) with respect to this pitch from the original pattern.
  • k is an integer of 1 or more
  • the line patterns 38A and 71 in the circuit pattern to be formed are made of silicon dioxide, but the material of the line patterns 38A and 71 is any other material such as a conductive material (for example, copper). Such a material may be used.
  • a part of the periodic pattern (first L & S pattern 71) is removed.
  • the above embodiment can be used also when a part of the aperiodic pattern is removed.
  • the pattern forming method can be applied.
  • the above pattern forming method can be applied when an aperiodic pattern is added to a periodic pattern or an aperiodic pattern.
  • the semiconductor device performs a function / performance design of the semiconductor device as shown in FIG. 221, manufacturing a mask (reticle) based on this design step 222, manufacturing a semiconductor device substrate (or wafer substrate) 223, substrate processing step 224, device assembly step (dicing process, bonding process) , Including a processing process such as a packaging process) 225, an inspection step 226, and the like.
  • the substrate processing step 224 includes a step of exposing the reticle pattern onto the substrate with an exposure apparatus, a step of developing the exposed substrate, and a step of heating (curing) and etching the developed substrate.
  • this device manufacturing method includes a substrate processing step 224.
  • This substrate processing step 224 is performed on the substrate (wafers W, W1, W2) using any one of the pattern forming methods in the above embodiments. Includes a step of forming a pattern obtained by removing a part of the predetermined pattern (line patterns 38A, 72).
  • the pattern formed on the substrate is a pattern obtained by removing a part of the periodic pattern (first L & S pattern 71).
  • a semiconductor device including a circuit pattern including an aperiodic portion finer than the resolution limit of the exposure apparatus can be manufactured with high accuracy using the exposure apparatus.
  • the device to be manufactured in the above embodiment can be any semiconductor device such as DRAM, CPU, DSP other than SRAM.
  • the pattern forming method of the above-described embodiment can also be applied when manufacturing an imaging device other than a semiconductor device, or an electronic device (microdevice) such as MEMS (Microelectromechanical Systems).
  • a dry type exposure apparatus that is not an immersion type may be used.
  • an EUV exposure apparatus that uses EUV light (Extreme Ultraviolet Light) having a wavelength of several nanometers to several tens of nanometers as exposure light may be used.
  • this invention is not limited to the above-mentioned embodiment, A various structure can be taken in the range which does not deviate from the summary of this invention.

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Abstract

【課題】露光装置の解像限界よりも微細な非周期的な部分を含むパターンを形成する。 【解決手段】パターン形成方法は、ウエハＷ上に第１Ｌ＆Ｓパターン７１を形成し、第１Ｌ＆Ｓパターン７１を覆うように第１保護層４８、周期方向が直交する第２Ｌ＆Ｓパターン７８、及びフォトレジスト層６０を形成し、第２Ｌ＆Ｓパターン７８の一部と重なるように、フォトレジスト層６０に第１開口部６０Ａ，６０Ｂを有する第３パターンを形成し、第１開口部６０Ａ，６０Ｂを介して第１保護層４８に第２開口部４８Ａ，４８Ｂを形成し、第２開口部４８Ａ，４８Ｂを介して第１Ｌ＆Ｓパターン７１の一部を除去する。

Description

パターン形成方法及びデバイス製造方法
　本発明は、基板にパターンを形成するパターン形成方法、及びそのパターン形成方法を用いるデバイス製造方法に関する。
　半導体素子等の電子デバイスやマイクロデバイス等を製造するためのリソグラフィー工程で使用され、露光光として例えば遠紫外域から真空紫外域にかけての紫外光を用いる露光装置においては、解像度を高めるために、露光波長の短波長化、照明条件の最適化、及び液浸法の適用等が行われてきた。最近では、露光装置の解像限界よりも微細なピッチの周期的な回路パターンを形成するために、ピッチ分割法(Pitch-Splitting Process)及びスペーサ・ダブルパターニング法（Spacer Double Patterning Process, Spacer transfer Process 又はSidewall transfer Process）が提案されている(例えば、非特許文献１参照)。
　前者のピッチ分割法は、二重露光法(Double Exposure Process)とダブルパターニング法(Double Patterning Process)とに大別される。二重露光法では、最終的に形成されるデバイスパターンの２倍のピッチを持つ第１及び第２のマスクパターンの像を互いに位相をずらした状態で非線形レジストに転写した後、エッチング等を行う（例えば、非特許文献２参照）。また、ダブルパターニング法では、その第１のマスクパターンの像の露光とその第２のマスクパターンの像の露光との間にエッチング等のプロセスが実行される。
　後者のスペーサ・ダブルパターニング法（スペーサプロセス法）では、例えばデバイスパターンの２倍のピッチのマスクパターンの像の露光及び現像によってピッチの１／４の複数のラインパターンを形成し、各ラインパターンの両サイドのスペース部（側壁部）にスペーサを堆積した後、例えば各ラインパターンを除去することでピッチが１／２のパターンが得られる（例えば、非特許文献３参照）。
Andrew J.Hazelton et al., "Double-patterning requirements for optical lithography andprospects for optical extension without double patterning," J. Micro/Nanolith.MEMS MOEMS, （米国）Vol.8(1), 011003, Jan-Mar (2009) H. Ohki etal. "Experimental study on non-linear multiple exposure method," Proc. SPIE (米国) 3051, p.85-93 (1997) W. Jung etal., "Patterning with amorphous carbon spacer for expanding the resolutionlimit of current lithography tool," Proc. SPIE (米国)6520, 65201C (2007)
　従来のピッチ分割法又はスペーサ・ダブルパターニング法よりなるパターン形成方法によれば、露光装置の解像限界よりも微細なピッチの周期的な回路パターンを形成することが可能である。しかしながら、従来のパターン形成方法では、露光装置の解像限界よりも微細な非周期的な部分を含む回路パターンを高精度に形成することは困難であった。
　本発明は、このような事情に鑑み、露光装置の解像限界よりも微細なパターンを形成できるようにすることを目的とする。
　本発明の第１の態様によれば、パターン形成方法であって、基板上に第１ラインパターンを有する第１パターンを形成し、その第１パターンを覆うように第１薄膜を形成し、その第１薄膜上に、その第１ラインパターンに交差する方向に伸びる第２ラインパターンを有する第２パターンを形成し、その第２パターンを覆うように感光層を形成し、その第２パターンの少なくとも一部と重なるように、その感光層に第１開口部を有する第３パターンを形成し、その感光層に形成された第３パターンの第１開口部を介してその第１薄膜の一部を除去して、その第１薄膜に第２開口部を形成し、その第１薄膜の第２開口部を介してその第１パターンの一部を除去し、その第１薄膜及びその第２パターンを除去するパターン形成方法が提供される。
　本発明の第２の態様によれば、パターン形成方法であって、基板上に所定方向に交互に配列した複数の第１ラインと第１スペースを有する第１ライン・アンド・スペースパターンを形成し；その第１ライン・アンド・スペースパターン上に前記所定方向と交差する方向に交互に配列した複数の第２ラインと第２スペースを有する第２ライン・アンド・スペースパターンを形成し；第１ライン・アンド・スペースパターンの複数の第１ラインと第２ライン・アンド・スペースパターンの複数の第２スペースが重なる複数の重複領域に存在する第１ラインの一部の領域を、該第１ラインの一部の領域を区画する一対の第２ラインをマスクとしてエッチングして除去し；第２ライン・アンド・スペースパターンを除去することにより、第１ライン・アンド・スペースパターンの第１ラインの一部が除去された非周期のライン・アンド・スペースパターンを形成するパターン形成方法が提供される。
　また、本発明の第３の態様によれば、本発明の第１または第２の態様のパターン形成方法を用いて基板上に所定のパターンの一部を除去したパターンを形成する工程を含むデバイス製造方法が提供される。
　また、本発明の第４の態様によれば、本発明の第１または第２の態様のパターン形成方法を用いるデバイス製造方法が提供される。
　本発明によれば、露光装置の解像限界よりも微細なパターンを形成できる。
（Ａ）は実施形態で使用されるパターン形成システムの要部を示すブロック図、（Ｂ）は図１（Ａ）中の露光装置１００の概略構成を示す図である。 実施形態において製造される電子デバイスの或るレイヤの回路パターンの一部を示す拡大図である。 第１の実施形態のパターン形成方法を示すフローチャートである。 （Ａ）は第１のレチクルのパターンの一部を示す拡大平面図、（Ｂ）はデバイス層に第１中間層及びフォトレジスト層が形成された第１の実施形態のウエハＷを示す拡大断面図、（Ｃ）は第１中間層のエッチング後のウエハを示す拡大断面図、（Ｄ）は第１スペーサ層が堆積されたウエハＷを示す拡大断面図、（Ｅ）は第１スペーサ層のエッチング後のウエハＷを示す拡大断面図、（Ｆ）は第１中間層のパターンの除去後のウエハＷを示す拡大断面図、（Ｇ）はデバイス層に形成される第１のＬ＆Ｓパターン（ライン・アンド・スペースパターン）７１を示す拡大平面図である。 （Ａ）は第２のレチクルのパターンの一部を示す拡大平面図、（Ｂ）は加工用パターン層等が形成されたウエハＷを示す拡大断面図、（Ｃ）は加工用パターン層上の第２中間層のエッチング後のウエハＷを示す拡大断面図、（Ｄ）は第２スペーサ層が堆積されたウエハＷを示す拡大断面図、（Ｅ）は第２スペーサ層のエッチング後のウエハＷを示す拡大断面図、（Ｆ）は第２中間層のパターンの除去後のウエハＷを示す拡大断面図、（Ｇ）は加工用パターン層に形成される第２のＬ＆Ｓパターン７８を示す拡大平面図である。 （Ａ）は第３のレチクルのパターンの像が露光されたウエハＷの一部を示す拡大平面図、（Ｂ）は図６（Ａ）のＢＢ’線に沿う断面図、（Ｃ）は図６（Ａ）のＣＣ’線に沿う断面図、（Ｄ）は第３のレチクルのパターンの一部を示す拡大平面図である。 （Ａ）は現像後のウエハＷの一部を示す拡大平面図、（Ｂ）は図７（Ａ）のＢＢ’線に沿う断面図、（Ｃ）は図７（Ａ）のＣＣ’線に沿う断面図である。 （Ａ）は保護層に開口が形成されたウエハＷの一部を示す拡大平面図、（Ｂ）は図８（Ａ）のＢＢ’線に沿う断面図、（Ｃ）は図８（Ａ）のＣＣ’線に沿う断面図である。 （Ａ）はＬ＆Ｓパターン７１，７８の一部が除去されたウエハＷの一部を示す拡大平面図、（Ｂ）は図９（Ａ）のＢＢ’線に沿う断面図、（Ｃ）は図９（Ａ）のＣＣ’線に沿う断面図である。 （Ａ）は第２保護層の除去後のウエハＷの一部を示す拡大平面図、（Ｂ）は図１０（Ａ）のＢＢ’線に沿う断面図、（Ｃ）は図１０（Ａ）のＣＣ’線に沿う断面図である。 （Ａ）は第２のＬ＆Ｓパターン７８の除去後のウエハＷの一部を示す拡大平面図、（Ｂ）は図１１（Ａ）のＢＢ’線に沿う断面図、（Ｃ）は図１１（Ａ）のＣＣ’線に沿う断面図である。 （Ａ）は第１保護層の除去後のウエハＷの一部を示す拡大平面図、（Ｂ）は図１２（Ａ）のＢＢ’線に沿う断面図、（Ｃ）は図１２（Ａ）のＣＣ’線に沿う断面図である。 （Ａ）は第３のレチクルの別のパターンの像が露光されたウエハＷの一部を示す拡大平面図、（Ｂ）は図１３（Ａ）のＢＢ’線に沿う断面図、（Ｃ）は図１３（Ａ）のＣＣ’線に沿う断面図、（Ｄ）は第３のレチクルの別のパターンを示す拡大平面図である。 （Ａ）は図１３（Ａ）の状態に続いてフォトレジスト及び保護層の一部が除去されたウエハＷの一部を示す拡大平面図、（Ｂ）は図１４（Ａ）のＢＢ’線に沿う断面図、（Ｃ）は図１４（Ａ）のＣＣ’線に沿う断面図である。 （Ａ）は図１４（Ａ）の状態に続いてＬ＆Ｓパターン７１，７８の一部が除去されたウエハＷの一部を示す拡大平面図、（Ｂ）は図１５（Ａ）のＢＢ’線に沿う断面図、（Ｃ）は図１５（Ａ）のＣＣ’線に沿う断面図である。 （Ａ）は図１５（Ａ）の状態に続いて第２のＬ＆Ｓパターン７８及び保護層が除去されたウエハＷの一部を示す拡大平面図、（Ｂ）は図１６（Ａ）のＢＢ’線に沿う断面図、（Ｃ）は図１６（Ａ）のＣＣ’線に沿う断面図である。 第２の実施形態のパターン形成方法を示すフローチャートである。 （Ａ）は第３のレチクルのパターンの像が露光された第２の実施形態のウエハＷ１の一部を示す拡大平面図、（Ｂ）は図１８（Ａ）のＢＢ’線に沿う断面図、（Ｃ）は図１８（Ａ）のＣＣ’線に沿う断面図、（Ｄ）は第３のレチクルのパターンの一部を示す拡大平面図である。 （Ａ）は現像後にハードマスク層の一部が除去されたウエハＷ１の一部を示す拡大平面図、（Ｂ）は図１９（Ａ）のＢＢ’線に沿う断面図、（Ｃ）は図１９（Ａ）のＣＣ’線に沿う断面図である。 （Ａ）はレジスト及び有機層の一部が除去されたウエハＷ１の一部を示す拡大平面図、（Ｂ）は図２０（Ａ）のＢＢ’線に沿う断面図、（Ｃ）は図２０（Ａ）のＣＣ’線に沿う断面図である。 （Ａ）は第２のＬ＆Ｓパターン７８が除去され第１のＬ＆Ｓパターン７１の一部が除去されたウエハＷ１の一部を示す拡大平面図、（Ｂ）は図２１（Ａ）のＢＢ’線に沿う断面図、（Ｃ）は図２１（Ａ）のＣＣ’線に沿う断面図である。 （Ａ）はハードマスク層の除去後のウエハＷ１の一部を示す拡大平面図、（Ｂ）は図２２（Ａ）のＢＢ’線に沿う断面図、（Ｃ）は図２２（Ａ）のＣＣ’線に沿う断面図である。 （Ａ）は切り欠き部に有機材料が再充填されたウエハＷ１の一部を示す拡大平面図、（Ｂ）は図２３（Ａ）のＢＢ’線に沿う断面図、（Ｃ）は図２３（Ａ）のＣＣ’線に沿う断面図である。 （Ａ）は第１のＬ＆Ｓパターン７１の除去後のウエハＷ１の一部を示す拡大平面図、（Ｂ）は図２４（Ａ）のＢＢ’線に沿う断面図、（Ｃ）は図２４（Ａ）のＣＣ’線に沿う断面図である。 （Ａ）は第３のレチクルのパターンの像が露光された第３の実施形態のウエハＷ２の一部を示す拡大平面図、（Ｂ）は図２５（Ａ）のＢＢ’線に沿う断面図、（Ｃ）は図２５（Ａ）のＣＣ’線に沿う断面図、（Ｄ）は第３のレチクルのパターンを示す拡大平面図である。 （Ａ）はフォトレジスト層及び第１保護層の一部が除去されたウエハＷ２の一部を示す拡大平面図、（Ｂ）は図２６（Ａ）のＢＢ’線に沿う断面図、（Ｃ）は図２６（Ａ）のＣＣ’線に沿う断面図である。 （Ａ）はＬ＆Ｓパターン７１，７８Ａの一部が除去されたウエハＷ２の一部を示す拡大平面図、（Ｂ）は図２７（Ａ）のＢＢ’線に沿う断面図、（Ｃ）は図２７（Ａ）のＣＣ’線に沿う断面図である。 （Ａ）はフォトレジスト層及び第２のＬ＆Ｓパターン７８Ａの除去後のウエハＷ２の一部を示す拡大平面図、（Ｂ）は図２８（Ａ）のＢＢ’線に沿う断面図、（Ｃ）は図２８（Ａ）のＣＣ’線に沿う断面図である。 （Ａ）は第１保護層の除去後のウエハＷ２の一部を示す拡大平面図、（Ｂ）は図２９（Ａ）のＢＢ’線に沿う断面図、（Ｃ）は図２９（Ａ）のＣＣ’線に沿う断面図である。 電子デバイスの製造工程の一例を示すフローチャートである。
　［第１の実施形態］
　本発明の第１の実施形態につき図１～図１６を参照して説明する。まず、本実施形態において半導体素子等の電子デバイスやマイクロデバイス等の回路パターンを形成するために使用されるパターン形成システムの一例につき説明する。
　図１（Ａ）は、本実施形態のパターン形成システムの要部を示し、図１（Ｂ）は、図１（Ａ）中の露光装置（本実施形態では、露光装置の一例として、スキャンニグステッパーを示している）１００の概略構成を示す。図１（Ａ）において、そのパターン形成システムは、露光装置１００、ウエハ等の基板に対するフォトレジスト（感光材料）の塗布及び現像を行うコータ・デベロッパ２００、薄膜形成装置３００、ウエハに対するドライ及びウエットのエッチングを行うエッチング装置４００、これらの装置間でウエハの搬送を行う搬送系５００、及びホストコンピュータ（不図示）等を含んでいる。
　図１（Ｂ）において、露光装置１００は、照明系１０と、照明系１０を介した露光用の照明光（露光光）ＩＬにより照明されるレチクルＲ（マスク）を保持するレチクルステージＲＳＴと、レチクルＲから射出された照明光ＩＬをウエハＷ（基板）の表面に投射する投影光学系ＰＬを含む投影ユニットＰＵと、ウエハＷを保持するウエハステージＷＳＴとを備えている。露光装置１００は、装置全体の動作を統括的に制御するコンピュータよりなる主制御装置（不図示）等も備えている。以下、図１（Ｂ）において、投影光学系ＰＬの光軸ＡＸと平行な方向に沿った軸をＺ軸、これに直交する平面（ほぼ水平面）内でレチクルＲとウエハＷとが相対走査される方向に沿った軸をＹ軸、Ｚ軸及びＹ軸に直交する方向に沿った軸をＸ軸とし、Ｘ軸、Ｙ軸、及びＺ軸の回りの回転（傾斜）方向をそれぞれθｘ、θｙ、及びθｚ方向とする。
　照明系１０は、例えば米国特許出願公開第２００３／０２５８９０号明細書などに開示されるように、照明光ＩＬを発生する光源と、照明光ＩＬでレチクルＲを照明する照明光学系とを含む。照明光ＩＬとしては、一例としてＡｒＦエキシマレーザ光（波長１９３ｎｍ）が用いられている。なお、照明光ＩＬとしては、ＫｒＦエキシマレーザ光（波長２４８ｎｍ）、ＹＡＧレーザ若しくは固体レーザ（半導体レーザなど）の高調波、又は水銀ランプの輝線（ｉ線等）なども使用できる。
　照明光学系は、偏光制御光学系、光量分布形成光学系（例えば、回折光学素子又は空間光変調器など）、オプティカルインテグレータ（例えば、フライアイレンズ又はロッドインテグレータ（内面反射型インテグレータ）など）等を含む照度均一化光学系、及びレチクルブラインド（可変視野絞り）等（いずれも不図示）を有する。照明系１０は、レチクルブラインドで規定されたレチクルＲのパターン面（下面）のＸ方向に細長いスリット状の照明領域ＩＡＲを、２極照明、４極照明、輪帯照明、コヒーレンスファクタ（σ値）の小さい照明、又は通常照明等の照明条件で、所定の偏光状態の照明光ＩＬによりほぼ均一な照度分布で照明する。
　また、レチクルＲを真空吸着等により保持するレチクルステージＲＳＴは、レチクルベース（不図示）のＸＹ平面に平行な上面に、Ｙ方向に一定速度で移動可能に、かつＸ方向、Ｙ方向の位置、及びθｚ方向の回転角が調整可能に載置されている。レチクルステージＲＳＴの位置情報は、複数軸のレーザ干渉計を含むレチクル干渉計１８によって、移動鏡１４（又はステージの鏡面加工された側面）を介して例えば０．５～０．１ｎｍ程度の分解能で常時検出される。レチクル干渉計１８の計測値に基づいてリニアモータ等を含むレチクルステージ駆動系（不図示）を制御することで、レチクルステージＲＳＴの位置及び速度が制御される。
　また、レチクルステージＲＳＴの下方に配置された投影ユニットＰＵは、鏡筒２４と、該鏡筒２４内に所定の位置関係で保持された複数の光学素子を有する投影光学系ＰＬとを含む。投影光学系ＰＬは、例えば両側テレセントリックで所定の投影倍率β（例えば１／４倍、１／５倍などの縮小倍率）を有する。レチクルＲを通過した照明光ＩＬにより、投影光学系ＰＬを介してレチクルＲの照明領域ＩＡＲ内の回路パターンの像が、ウエハＷの一つのショット領域内の露光領域ＩＡ（照明領域ＩＡＲと共役な領域）に形成される。本実施形態の基板としてのウエハＷは、例えばシリコン（又はＳＯＩ(silicon on insulator)等でもよい）からなる直径が２００ｍｍ又は３００ｍｍ程度の円板状の基材の表面にパターン形成用の薄膜（酸化膜、金属膜、ポリシリコン膜等）を形成したものを含む。さらに、露光対象のウエハＷの表面には、フォトレジスト（感光材料）が所定の厚さ（例えば数１０ｎｍ～２００ｎｍ程度）で塗布される。
　また、露光装置１００は、液浸法を適用した露光（露光方法）を行うため、投影光学系ＰＬが備える複数の光学素子のうち、最も像面側（ウエハＷ側）の光学素子である先端レンズ２６とウエハとの間に液体Ｌｑを供給する局所液浸装置３０を備える。局所液浸装置３０により、ウエハＷの上面の一部のみ領域に液浸領域が形成される。この局所液浸装置３０は、鏡筒２４の下端部周囲、すなわち、先端レンズ２６の周囲を取り囲むように配置されるノズルユニット３２を備える。ノズルユニット３２の液体Ｌｑの供給口は、供給流路及び供給管３４Ａを介して液体供給装置（不図示）に接続されている。ノズルユニット３２の液体Ｌｑの回収口は、回収流路及び回収管３４Ｂを介して液体回収装置（不図示）に接続されている。局所液浸装置３０の詳細な構成は、例えば米国特許出願公開第２００７／２４２２４７号明細書等に開示されており、この文献を援用して本分の記載の一部とする。
　また、ウエハステージＷＳＴは、ベース盤１２のＸＹ平面に平行な上面１２ａに、Ｘ方向、Ｙ方向に移動可能に載置されている。ウエハステージＷＳＴは、ステージ本体２０と、ステージ本体２０の上面に搭載されたウエハテーブルＷＴＢと、ステージ本体２０内に設けられて、ステージ本体２０に対するウエハテーブルＷＴＢ（ウエハＷ）のＺ方向の位置（Ｚ位置）、及びθｘ方向、θｙ方向のチルト角を相対的に駆動するＺ・レベリング機構とを備えている。ウエハテーブルＷＴＢには、ウエハＷを真空吸着等によってほぼＸＹ平面に平行な吸着面上に保持するウエハホルダ（不図示）が設けられている。ウエハテーブルＷＴＢの上面のウエハホルダ（ウエハＷ）の周囲には、ウエハＷの表面（ウエハ面）とほぼ同一面となり、液体Ｌｑに対して撥液化処理された表面を有する平板状のプレート（撥液板）２８が設けられている。
　また、例えば米国特許第５，４４８，３３２号明細書等に開示されるものと同様の構成で、ウエハ面の複数の計測点のＺ位置を計測する斜入射方式のオートフォーカスセンサ（不図示）が設けられている。露光中に、このオートフォーカスセンサの計測値に基づいて、ウエハ面が投影光学系ＰＬの像面に合焦されるように、ウエハステージＷＳＴのＺ・レベリング機構が駆動される。
　また、ウエハテーブルＷＴＢのＹ方向及びＸ方向の端面には、それぞれ鏡面加工によって反射面が形成されている。ウエハ干渉計１６を構成する複数軸のレーザ干渉計からその反射面（移動鏡でもよい）にそれぞれ干渉計ビームを投射することで、ウエハステージＷＳＴの位置情報（少なくともＸ方向、Ｙ方向の位置、及びθｚ方向の回転角を含む）が例えば０．５～０．１ｎｍ程度の分解能で計測されている。この計測値に基づいてリニアモータ等を含むウエハステージ駆動系（不図示）を制御することで、ウエハステージＷＳＴの位置及び速度が制御される。なお、ウエハステージＷＳＴの位置情報は、回折格子状のスケールと検出ヘッドとを有するエンコーダ方式の検出装置で計測してもよい。
　また、露光装置１００は、ウエハＷの所定のアライメントマークの位置を計測するウエハアライメント系ＡＬ、及びレチクルＲのアライメントマークの投影光学系ＰＬによる像の位置を計測するために、ウエハステージＷＳＴに内蔵された空間像計測系（不図示）を備えている。これらの空間像計測系（レチクルアライメント系）及びウエハアライメント系ＡＬを用いて、レチクルＲとウエハＷの各ショット領域とのアライメントが行われる。
　ウエハＷの露光時には、ウエハステージＷＳＴをＸ方向、Ｙ方向にステップ移動することで、ウエハＷの露光対象のショット領域が露光領域ＩＡの手前に移動する。さらに、局所液浸装置３０から投影光学系ＰＬとウエハＷとの間に液体Ｌｑが供給される。そして、レチクルＲのパターンの一部の投影光学系ＰＬによる像をウエハＷの一つのショット領域に投影しつつ、レチクルステージＲＳＴ及びウエハステージＷＳＴを介してレチクルＲ及びウエハＷをＹ方向に同期して移動することで、当該ショット領域にレチクルＲのパターンの像が走査露光される。そのステップ移動と走査露光とを繰り返すことによって、ステップ・アンド・スキャン方式及び液浸方式で、ウエハＷの各ショット領域にそれぞれレチクルＲのパターンの像が露光される。
　次に、本実施形態で製造対象とする回路パターンは、一例として、図２の部分拡大図で示すように、半導体素子としてのＳＲＡＭ(Static RAM)のゲートセル用の回路パターン７０である。なお、以下では、ライン・アンド・スペースパターンをＬ＆Ｓパターンという。回路パターン７０は、ウエハの基材３６の表面において、線幅ｄのラインパターン７２及び幅ｄのスペース部７３を周期方向（以下、Ｘ方向とする）にピッチ（周期）２ｄで配列した第１のＬ＆Ｓパターン７１のうち、複数のラインパターン７２の一部を除去して形成したものである。例えば、図２において、回路パターン７０は、第１のＬ＆Ｓパターン７１のうち、一つ置きのラインパターンからＸ方向に直交するＹ方向に関して幅ｄの部分を除去して複数の分離部７４Ａ～７４Ｆ（非周期的な部分）を形成したものである。なお、本実施形態における図２のＸ軸及びＹ軸の方向は、図２の回路パターン７０が形成されるウエハＷを図１（Ｂ）の露光装置１００のウエハステージＷＳＴに載置した場合の、露光装置１００におけるＸ軸及びＹ軸の方向に平行なものとして説明する。
　本実施形態では、線幅ｄは液浸型の露光装置１００の解像限界（周期的パターンの場合のハーフピッチ）よりも微細であるとする。従って、第１のＬ＆Ｓパターン７１の線幅ｄは、露光装置１００の解像限界よりも微細である。さらに、回路パターン７０は、露光装置１００の解像限界よりも微細な幅ｄの非周期的な部分を含むパターンでもある。一例として、線幅ｄは露光装置１００の解像限界のほぼ１／２であり、言い換えると、露光装置１００の解像限界はほぼ２ｄである。露光装置１００の解像限界は、例えば４０～５０ｎｍ程度であり、これに応じて線幅ｄは２０～２５ｎｍ程度になる。以下では、露光装置１００の解像限界はほぼ４０ｎｍ（ハーフピッチ）であり、線幅ｄはほぼ２０ｎｍであるとする。
　また、図２において、点線で示すように、第１のＬ＆Ｓパターン７１に直交するように、線幅ｄのラインパターン７７及び幅ｄのスペース部７９をＹ方向にピッチ２ｄで配列した第２のＬ＆Ｓパターン７８を想定する。この場合、第１のＬ＆Ｓパターン７１中の分離部７４Ａ～７４Ｆは、第２のＬ＆Ｓパターン７８のいずれかのスペース部７９と交差している部分である。例えば、第１領域７６Ａ内のラインパターン７２の分離部７４Ａ，７４Ｂの間隔、及び第２領域７６Ｂ内のラインパターン７２の分離部７４Ｃ，７４Ｄの間隔は、それぞれ第２のＬ＆Ｓパターン７８の２本のラインパターン７７及び１つのスペース部７９の幅（＝３ｄ）である。また、第３領域７６Ｃ内のラインパターン７２の分離部７４Ｅ，７４Ｆの間隔は、第２のＬ＆Ｓパターン７８の１つのスペース部７９の幅（＝ｄ）である。この場合、第２のＬ＆Ｓパターン７８のＹ方向の位置は、例えば第１のＬ＆Ｓパターン７１を形成する際に使用されるアライメントマーク（不図示）に基づいて設定される。なお、分離部７４Ａ～７４Ｆの位置及び個数は、いずれかのスペース部７９と交差しているという条件下で任意である。
　以下、本実施形態のパターン形成システムを用いて回路パターン７０を形成するためのパターン形成方法の一例につき図３のフローチャートを参照して説明する。本実施形態では、第１段階として、スペーサ・ダブルパターニング法（Spacer Double Patterning Process, Spacer transfer Process 又は Sidewall transfer Process）を用いて、ウエハの表面の各ショット領域に線幅ｄ（ピッチ２ｄ）の第１のＬ＆Ｓパターン７１を形成する。そして、第２段階として、その各ショット領域において、スペーサ・ダブルパターニング法を用いて、第１のＬ＆Ｓパターン７１の上に、第１のＬ＆Ｓパターン７１に直交するように、線幅ｄ（ピッチ２ｄ）の第２のＬ＆Ｓパターン７８を形成する。そして、第３段階として、その各ショット領域において、第２のＬ＆Ｓパターン７８の複数のスペース部７９を介して第１のＬ＆Ｓパターン７１の複数のラインパターン７２に幅ｄの分離部７４Ａ～７４Ｆ（切り欠き部）を設ける。その第１段階は図３のステップ１０２，１０４に対応し、その第２段階はステップ１０６～１１０に対応し、その第３段階はステップ１１２～１２４に対応する。
　まず、図３のステップ１０２において薄膜形成装置３００を用いて、図４（Ｂ）に示すように、ウエハＷの例えばシリコンよりなる基材３６の平坦な表面に、二酸化ケイ素（ＳｉＯ2）の薄膜よりなるデバイス層３８を形成する。なお、デバイス層３８の底面（基材３６の表面）には、酸化膜又は窒化膜等が形成されていてもよい。次のステップ１０４において、デバイス層３８にスペーサ・ダブルパターニング法でＸ方向にピッチ２ｄの第１のＬ＆Ｓパターン７１を形成する。ステップ１０４の動作は、ステップ１３０～１４０に分かれている。
　即ち、ステップ１３０において、図４（Ｂ）に示すように、薄膜形成装置３００を用いてウエハＷのデバイス層３８の表面に第１の中間層４０を形成し、コータ・デベロッパ２００において、その中間層４０の表面に例えばポジ型のフォトレジスト層４２を形成する。次のステップ１３２において、ウエハＷを図１（Ｂ）の液浸型の露光装置１００のウエハステージＷＳＴに載置する。露光装置１００のレチクルＲ（第１マスク板）のパターンは、図４（Ａ）の拡大図で示すように、線幅が２ｄ／β（βは投影倍率）の遮光膜よりなるラインパターンＲａをＸ方向にピッチ４ｄ／βで配列したＬ＆Ｓパターンである。そして、露光装置１００でウエハＷの各ショット領域にレチクルＲのパターンの像４４Ｘ（Ｘ方向にピッチ４ｄのＬ＆Ｓパターンの像）を露光する。像４４Ｘの線幅（ハーフピッチ）は２ｄ（ほぼ解像限界）であるため、像４４Ｘは露光装置１００によって高精度に結像可能である。この際に、１ピッチ分の像４４Ｘのうちで、露光量が感光レベル以下となる部分（未露光部分）のＸ方向の幅がｄとなるように、露光量を設定しておく。
　次のステップ１３４において、コータ・デベロッパ２００でウエハＷのフォトレジスト層４２を現像し、エッチング装置４００でウエハＷの中間層４０のエッチングを行うことで、図４（Ｃ）に示すように、線幅ｄのレジストパターン４２Ａ及び中間層４０のラインパターン４０ＡをＸ方向にピッチ４ｄで配列したＬ＆Ｓパターンが形成される。その後、レジストパターン４２Ａを剥離する。次のステップ１３６において、薄膜形成装置３００で、図４（Ｄ）に示すように、ウエハＷの中間層４０のラインパターン４０Ａを覆うようにスペーサ層４６を堆積する。そして、ステップ１３８に移行し、エッチング装置４００において図４（Ｅ）に示すように、ウエハのスペーサ層４６に対して表面に垂直な方向に異方性エッチングを行う。これにより、線幅ｄの中間層４０のラインパターン４０ＡのＸ方向の両側面に、スペーサ層４６の幅ｄのスペーサ部４６Ａ，４６Ｂが残される。その後、例えばエッチング装置４００において、ウエハＷの中間層４０のラインパターン４０Ａを除去することにより、図４（Ｆ）に示すように、デバイス層３８の表面に線幅ｄのスペーサ部４６Ａ，４６ＢをＸ方向にピッチ２ｄで配列したＬ＆Ｓパターンが形成される。次のステップ１４０において、エッチング装置４００において、スペーサ部４６Ａ，４６ＢよりなるＬ＆Ｓパターンをマスクとしてデバイス層３８のエッチングを行い、スペーサ部４６Ａ，４６Ｂを除去する。この結果、図４（Ｆ）及び図４（Ｇ）（拡大平面図）に示すように、ウエハＷの基材３６の表面のデバイス層３８に、線幅ｄのラインパターン３８Ａ(第１ライン）をＸ方向にピッチ２ｄで配列した第１のＬ＆Ｓパターン７１が形成される（隣合うラインパターン３８Ａの間にスペースパターン３８Ｓ(第１スペース)が区画される）。ラインパターン３８Ａは、図２のラインパターン７２に対応する。なお、Ｌ＆Ｓパターン７１とともにアライメントマーク（不図示）も形成されている。
　次に、ステップ１０６において図５（Ｂ）に示すように、薄膜形成装置３００で、ウエハＷの第１のＬ＆Ｓパターン７１を覆うように、一般にフォトレジストの下面に形成される反射防止膜であるＢＡＲＣ(Bottom Anti-Reflection Coating)よりなる第１保護層４８を形成し、この表面を平坦化する。次のステップ１０８において、第１保護層４８の表面にデバイス層３８と同じ厚さで同じ材料（ここでは二酸化ケイ素）よりなる加工用パターン層５２を形成する。なお、加工用パターン層５２の厚さは、デバイス層３８の厚さと異なっていてもよい。次のステップ１１０において、ステップ１０４と同様にスペーサ・ダブルパターニング法で、加工用パターン層５２にＹ方向にピッチ２ｄの第２のＬ＆Ｓパターン７８を形成する。ステップ１１０の動作も、ステップ１３０～１４０に対応する工程に分かれている。
　即ち、ステップ１３０に対応する工程において、図５（Ｂ）に示すように、ウエハＷの加工用パターン層５２の表面に第２の中間層５０を形成し、その中間層５０の表面に例えばポジ型のフォトレジスト層５４を形成する。次のステップ１３２に対応する工程において、ウエハＷを露光装置１００のウエハステージＷＳＴに載置する。露光装置１００のレチクルステージＲＳＴにはレチクルＲの代わりに第２のレチクルＲ１（第２マスク板）がロードされている。レチクルＲ１のパターンは、図５（Ａ）の拡大図で示すように、線幅が２ｄ／β（βは投影倍率）の遮光膜よりなるラインパターンＲ１ａをＹ方向にピッチ４ｄ／βで配列したＬ＆Ｓパターンである。そして、レチクルＲ１は、レチクルＲ１に形成されたアライメントマーク（不図示）が計測され、その計測結果に基づいてその位置が調整される。その後、露光装置１００は、ウエハＷの各ショット領域にレチクルＲ１のパターンの像４４Ｙ（Ｙ方向にピッチ４ｄのＬ＆Ｓパターンの像）を露光する。像４４Ｙの線幅（ハーフピッチ）も２ｄ（ほぼ解像限界）であるため、像４４Ｙも露光装置１００によって高精度に結像可能である。この際に、１ピッチ分の像４４Ｙのうちで、露光量が感光レベル以下となる部分（未露光部分）のＹ方向の幅がｄとなるように、露光量を設定しておく。
　次のステップ１３４に対応する工程において、ウエハＷのフォトレジスト層５４を現像し、中間層５０のエッチングを行うことで、図５（Ｃ）に示すように、線幅ｄのレジストパターン５４Ａ及び中間層５０のラインパターン５０ＡをＹ方向にピッチ４ｄで配列したＬ＆Ｓパターンが形成される。その後、レジストパターン５４Ａを剥離する。次のステップ１３６に対応する工程において、図５（Ｄ）に示すように、ウエハＷのラインパターン５０Ａを覆うようにスペーサ層５６を堆積する。そして、ステップ１３８に対応する工程で、図５（Ｅ）に示すように、ウエハのスペーサ層５６に対して表面に垂直な方向に異方性エッチングを行う。これにより、線幅ｄのラインパターン５０ＡのＹ方向の両側面に、スペーサ層５６の幅ｄのスペーサ部５６Ａ，５６Ｂが残される。その後、ウエハＷのラインパターン５０Ａを除去することにより、図５（Ｆ）に示すように、加工用パターン層５２の表面に線幅ｄのスペーサ部５６Ａ，５６ＢをＹ方向にピッチ２ｄで配列したＬ＆Ｓパターンが形成される。次のステップ１４０に対応する工程において、スペーサ部５６Ａ，５６ＢよりなるＬ＆Ｓパターンをマスクとして加工用パターン層５２のエッチングを行い、次いで、スペーサ部５６Ａ，５６Ｂを除去することで、図５（Ｆ）及び図５（Ｇ）（拡大平面図）に示すように、ウエハＷの第１保護層４８の表面の加工用パターン層５２に、線幅ｄのラインパターン５２ＡをＹ方向にピッチ２ｄで配列した第２のＬ＆Ｓパターン７８が形成される（隣合うラインパターン５２Ａの間にスペースパターン５２Ｓ(第２スペース：スペース部７９に対応)が区画される）。ラインパターン５２Ａは、図２のラインパターン７７に対応する。
　以下、図２の回路パターン７０中の分離部７４Ａ，７４Ｂを含む第１領域７６Ａ内のパターンが形成される過程につき、図６（Ａ）～図１２（Ｃ）を参照して説明する。図６（Ａ）～図１２（Ａ）はそれぞれウエハＷの表面の各ショット領域内の第１領域７６Ａに対応する部分を示す拡大平面図、図６（Ｂ）～図１２（Ｂ）はそれぞれ図６（Ａ）～図１２（Ａ）のＢＢ’線に沿う断面図、図６（Ｃ）～図１２（Ｃ）はそれぞれ図６（Ａ）～図１２（Ａ）のＣＣ’線に沿う断面図である。なお、図６（Ａ）～図９（Ａ）では、後述の第２保護層５８及びフォトレジスト層６０は透明部材として表している。
　まず、図３のステップ１１２において、図６（Ｂ）に示すように、薄膜形成装置３００を用いてウエハＷの第２のＬ＆Ｓパターン７８を覆うように、ＢＡＲＣ(Bottom Anti-Reflection Coating)よりなる第２保護層５８を形成するとともに、この表面を平坦化する。さらに、コータ・デベロッパ２００を用いて第２保護層５８の表面に例えばポジ型のフォトレジスト層６０を形成する。次のステップ１１４において、ウエハＷを図１（Ｂ）の露光装置１００のウエハステージＷＳＴに載置する。露光装置１００のレチクルステージＲＳＴには、レチクルＲ１の代わりに第３のレチクルＲ３（第３マスク板）がロードされている。レチクルＲ３には、図２の分離部７４Ａ～７４Ｆに対応して、それぞれ分離部７４Ａ～７４Ｂを含む大きさの像を形成するための開口パターンが形成されている。レチクルＲ３の第１領域７６Ａに対応する部分には、例えば、図６（Ｄ）の拡大図で示すように、遮光膜中にＸ方向及びＹ方向の幅が２ｄ／β（βは投影倍率）でＹ方向の間隔が２ｄ／βの２つの開口パターンＲ３ａ，Ｒ３ｂが形成されている。なお、本実施形態では、２つの開口パターンＲ３ａ、Ｒ３ｂの形状として、正方形の形状を示したが、これに限定されるものではない。例えば、２つの開口パターンとして、ＯＰＣ（Optical proximity correction）処理を施したパターンを用いてもよい。
　そして、レチクルＲ３は、レチクルＲ３に形成されたアライメントマーク（不図示）が計測され、その計測結果に基づいてその位置が調整される。その後、露光装置１００は、ウエハＷの各ショット領域の第１領域７６Ａに対応する部分に、図６（Ａ）に示すように、レチクルＲ３の開口パターンＲ３ａ，Ｒ３ｂの像６２Ａ，６２Ｂを露光する。なお、説明の便宜上、投影光学系ＰＬの像は正立像であるとしている。像６２Ａ，６２Ｂの理想的な形状Ａ１，Ｂ１はＸ方向、Ｙ方向の幅が２ｄの正方形であり、露光装置１００の解像限界は２ｄであるが、開口パターンＲ３ａ，Ｒ３ｂは孤立的なパターンであるため、図６（Ａ）では、像６２Ａ，６２Ｂが或る程度変形した状態を示している。また、例えば、ウエハＷの表面が投影光学系の像面からずれている（ウエハＷの表面に対して開口パターンＲ３ａ、Ｒ３ｂの像がデフォーカスしている）と、開口パターンＲ３ａ，Ｒ３ｂの像（フォトレジストの感光レベルを横切る輪郭部）は像Ａ２，Ｂ２のようにさらに変形する。しかしながら、開口パターンＲ３ａ，Ｒ３ｂの像には、Ｘ方向及びＹ方向の幅がｄの分離部７４Ａ，７４Ｂを覆う範囲内での位置ずれ及び変形が許容される。なお、図６（Ａ）より、分離部７４Ａ，７４Ｂは、第２のＬ＆Ｓパターン７８のスペースパターン５２Ｓと第１のＬ＆Ｓパターン７１のラインパターン３８Ａが重複している領域であることが分かる。その後、コータ・デベロッパ２００においてウエハＷのフォトレジスト層６０の現像を行う。これによって、図７（Ａ）～（Ｃ）に示すように、ウエハＷのフォトレジスト層６０の像６２Ａ，６２Ｂに対応する部分に第１の開口部６０Ａ，６０Ｂが形成される。
　次のステップ１１６において、エッチング装置４００で例えばドライエッチングによって、開口部６０Ａ，６０Ｂを通してウエハＷの第２保護層５８及び第１保護層４８に開口を形成する。これによって、図８（Ａ）～（Ｃ）に示すように、第２保護層５８の第３の開口部５８Ａ，５８Ｂ（開口部６０Ａ，６０Ｂと同じ形状）及び第１保護層４８の第２の開口部４８Ａ，４８Ｂが形成される。開口部４８Ａ，４８Ｂは、Ｙ方向が隣り合うラインパターン５２Ａによって制限され、かつＸ方向が像６２Ａ，６２Ｂによって制限された領域を有し、この領域内にラインパターン３８Ａの一部（除去される部分）が存在している。すなわち、第１保護層４８の第２の開口部４８Ａ，４８Ｂは、第２のＬ＆Ｓパターン７８の一対のラインパターン（第２ライン）５２Ａの端部を境界として、すなわち、第２のＬ＆Ｓパターン７８の一対のラインパターン（第２ライン）５２Ａをマスクとしてエッチングにより形成されることが分かる。その後、フォトレジスト層６０（レジスト）を剥離する。次のステップ１１８においてエッチング装置４００で、ウエハＷの開口部５８Ａ，５８Ｂ及び開口部４８Ａ，４８Ｂを通して第２のＬ＆Ｓパターン７８（ラインパターン５２Ａ）及び第１のＬ＆Ｓパターン７１（ラインパターン３８Ａ）を形成する二酸化ケイ素の薄膜のエッチングを行う。これにより、図９（Ａ）～（Ｃ）に示すように、開口部５８Ａ，５８Ｂ内のラインパターン５２Ａに切り欠き部５２Ａａ，５２Ａｂが形成され、開口部４８Ａ，４８Ｂ内のラインパターン３８Ａの分離部７４Ａ，７４Ｂに対応する部分に切り欠き部３８Ａａ，３８Ａｂが形成される。このように、切り欠き部３８Ａａ，３８Ａｂは第１保護層４８の第２の開口部４８Ａ，４８Ｂを区画する第１保護層４８の部分（側壁）及びその上に存在する一対の第２のＬ＆Ｓパターン７８のラインパターン（第２ライン）５２Ａをマスクとして形成されていることが分かる。
　続いてステップ１２０において、図１０（Ａ）～（Ｃ）に示すように、エッチング装置４００で例えばドライエッチングでウエハＷの第２保護層５８（上層のＢＡＲＣ）を除去し、ステップ１２２において、図１１（Ａ）～（Ｃ）に示すように、エッチング装置４００で例えばエッチバック法でウエハＷの第２のＬ＆Ｓパターン７８（ラインパターン５２Ａ）の残存部を除去し、ステップ１２４において、例えばアッシング装置（不図示）でドライアッシングにより第１保護層４８（下層のＢＡＲＣ）の残存部を除去する。この結果、図１２（Ａ）～（Ｃ）に示すように、ラインパターン３８Ａに、分離部７４Ａ，７４Ｂに対応する部分でＹ方向に関して幅ｄの切り欠き部３８Ａａ，３８Ａｂが形成された回路パターンが得られる。ラインパターン３８Ａをラインパターン７２とみなすことによって、その回路パターンは図２の第１領域７６Ａ内の回路パターンと同じである。
　また、回路パターン７０の第１領域７６Ａ内の回路パターンを形成する際に並行して、第２領域７６Ｂ内の回路パターン、及び第３領域７６Ｃ内のＹ方向に最小の間隔ｄで隣接する分離部７４Ｅ，７４Ｆを有する回路パターンも形成される。前者の第２領域７６Ｂ内の回路パターンは第１領域７６Ａ内の回路パターンと同じであるため、その形成過程の説明は省略する。そして、第３領域７６Ｃ内の回路パターンを形成するために、露光装置１００にロードされた第３のレチクルＲ３の第３領域７６Ｃに対応する部分には、例えば、図１３（Ｄ）に示すように、Ｘ方向の幅２ｄ／βでＹ方向の幅４ｄ／βの細長い（長穴状の）開口パターンＲ３ｃが形成されている。なお、本実施形態では、開口パターンＲ３ｃの形状として、長方形の形状を示したが、これに限定されるものではない。例えば、開口パターンとして、ＯＰＣ（Optical proximity correction）処理を施したパターンを用いてもよい。
以下、第３領域７６Ｃ内のパターンが形成される過程につき、図１３（Ａ）～図１６（Ｃ）を参照して説明する。図１３（Ａ）～図１６（Ｃ）内で図６（Ａ）～図１２（Ｃ）に対応する部分には同一の符号を付してその詳細な説明を省略する。
　図１３（Ａ）～図１６（Ａ）はそれぞれウエハＷの各ショット領域内の第３領域７６Ｃに対応する部分を示す拡大平面図、図１３（Ｂ）～図１６（Ｂ）はそれぞれ図１３（Ａ）～図１６（Ａ）のＢＢ’線に沿う断面図、図１３（Ｃ）～図１６（Ｃ）はそれぞれ図１３（Ａ）～図１６（Ａ）のＣＣ’線に沿う断面図である。なお、図１３（Ａ）～図１６（Ａ）では、第２保護層５８及びフォトレジスト層６０は透明部材として表している。まず、図３のステップ１１４において、露光装置１００でウエハＷの各ショット領域の第３領域７６Ｃに対応する部分に、図１３（Ａ）に示すように、レチクルＲ３の細長い開口パターンＲ３ｃの像６２Ｃを露光する。像６２Ｃの理想的な形状Ｃ１はＸ方向の幅が２ｄ、Ｙ方向の幅が４ｄの長方形であり、露光装置１００の解像限界は２ｄであるが、開口パターンＲ３ｃは孤立的なパターンであるため、図１３（Ａ）では、像６２Ｃが或る程度変形した状態を示している。ただし、開口パターンＲ３ｃの像には、Ｘ方向及びＹ方向の幅がｄの分離部７４Ｅ，７４Ｆを覆う範囲内での位置ずれ及び変形が許容される。その後、ウエハＷのフォトレジスト層６０の現像を行い、図１４（Ａ）～（Ｃ）に示すように、フォトレジスト層６０の第１の細長い開口部６０Ｃ（像６２Ｃに対応する部分）が形成される。ステップ１１６で例えばドライエッチングにより、この開口部６０Ｃを通して第２保護層５８に第３の開口部５８Ｃが形成され、第１保護層４８に第２の開口４８Ｃ１，４８Ｃ２が形成される。第３の開口部５８Ｃは、その中央部に１つのラインパターン５２Ａの一部が存在し、この１つのラインパターン５２Ａを挟むように、一対のラインパターンの一部が存在する。第２の開口部４８Ｃ１，４８Ｃ２は、Ｙ方向が隣り合うラインパターン５２Ａに制限され、かつＸ方向が開口パターンＲ３ｃの像によって制限された領域を有する。このように、第２保護層５８に第３の開口部５８Ｃを形成し、第１保護層４８に第２の開口４８Ｃ１，４８Ｃ２を形成した後、フォトレジスト層６０を剥離する。
　その後、ステップ１１８において、ウエハＷの開口部５８Ｃ及び開口部４８Ｃ１，４８Ｃ２を通して第２のＬ＆Ｓパターン７８（ラインパターン５２Ａ）及び第１のＬ＆Ｓパターン７１（ラインパターン３８Ａ）を形成する二酸化ケイ素の薄膜のエッチングを行う。これにより、図１５（Ａ）～（Ｃ）に示すように、開口部５８Ｃ内の３本のラインパターン５２Ａに切り欠き部５２Ａｃ１，５２Ａｃ２，５２Ａｃ３が形成され、開口部４８Ｃ２，４８Ｃ１内のラインパターン３８Ａの分離部７４Ｅ，７４Ｆに対応する部分に切り欠き部３８Ａｅ，３８Ａｆが形成される。
　続いてステップ１２０において、例えばドライエッチングでウエハＷの第２保護層５８を除去し、ステップ１２２において、例えばエッチバック法で第２のＬ＆Ｓパターン７８（ラインパターン５２Ａ）の残存部を除去し、ステップ１２４において、例えばドライアッシングにより第１保護層４８の残存部を除去する。この結果、図１６（Ａ）～（Ｃ）に示すように、ラインパターン３８Ａに、間隔ｄの分離部７４Ｅ，７４Ｆに対応する部分でＹ方向に関して幅ｄの切り欠き部３８Ａｅ，３８Ａｆが形成された回路パターンが得られる。ラインパターン３８Ａをラインパターン７２とみなすことによって、その回路パターンは図２の第３領域７６Ｃ内の回路パターンと同じである。
　従って、レチクルＲ３の解像限界内の１つの開口パターンの像の露光によって、ラインパターン３８Ａ（７２）に沿って間隔ｄで離れた２つの分離部７４Ｅ，７４Ｆを容易に、かつ高精度に形成できる。さらに、その分離部７４Ｅ，７４ＦのＹ方向の間隔ｄ及び分離部７４Ｅ，７４ＦのＹ方向の幅ｄは、ステップ１１０で形成する第２のＬ＆Ｓパターン７８のピッチ２ｄ及びスペース部７９の幅ｄを制御することによって、容易に調整することが可能である。
　本実施形態によれば、第１段階及び第２段階でスペーサ・ダブルパターニング法を用いて微細な第１及び第２のＬ＆Ｓパターン７１，７８を形成した後、第３段階で分離部７４Ａ～７４Ｆに対応する部分（非周期的な部分）に露光装置１００で対応する開口パターンＲ３ａ～Ｒ３ｃの像を露光している。そして、その像によって形成される開口部内で、第２のＬ＆Ｓパターン５２Ａ（７８）の複数のスペース部７９を介して第１のＬ＆Ｓパターン７１の複数のラインパターン３８Ａ（７２）に幅ｄの切り欠き部（分離部７４Ａ～７４Ｆ）を設けている。従って、露光装置１００を用いて、露光装置１００の解像限界よりも微細な非周期的な部分を含む回路パターン７０を高精度に形成できる。
　本実施形態の効果等は以下の通りである。
　（１）本実施形態の露光装置１００を含むパターン形成システムを用いたパターン形成方法は、ウエハＷ上にＸ方向に配列された複数の第１ラインパターン３８Ａ（７２）を有する第１のＬ＆Ｓパターン７１を形成するステップ１０４と、第１のＬ＆Ｓパターン７１を覆うように第１保護層４８を形成するステップ１０６と、第１保護層４８上に、第１ラインパターン３８Ａに直交する方向に伸びる複数の第２ラインパターン５２Ａ（７７）をＹ方向に配列した形状の第２のＬ＆Ｓパターン７８を形成するステップ１１０と、第２のＬ＆Ｓパターン７８を覆うように第２保護層５８を形成し、第２保護層５８を覆うようにフォトレジスト層６０を形成するステップ１１２と、を有する。さらに、そのパターン形成方法は、第２のＬ＆Ｓパターン７８の一部と重なるように、フォトレジスト層６０に第１の開口部６０Ａ，６０Ｂ，６０Ｃを有するパターンを形成するステップ１１４と、フォトレジスト層６０に形成された開口部６０Ａ～６０Ｃを介して第２保護層５８及び第１保護層４８の一部を除去して、第１保護層４８に第２の開口部４８Ａ，４８Ｂ，４８Ｃ１，４８Ｃ２を形成するステップ１１６と、第１保護層４８の開口部４８Ａ～４８Ｃ２を介して第１のＬ＆Ｓパターン７１の一部（分離部７４Ａ，７４Ｂ，７４Ｅ，７４Ｆ）を除去するステップ１１８と、第２保護層５８、第２のＬ＆Ｓパターン７８、及び第１保護層４８を除去するステップ１２０，１２２，１２４と、を有する。
　本実施形態によれば、第１及び第２のＬ＆Ｓパターン７１，７８は周期的パターンであるため、Ｌ＆Ｓパターン７１，７８は露光装置１００を用いるスペーサ・ダブルパターニング法によって、露光装置１００の解像限界よりも微細なパターンとして形成できる。この際に、第２のＬ＆Ｓパターン７８の分離部７４Ａ，７４Ｂ，７４Ｅ，７４Ｆに対応する部分の（所定の）スペース部７９が第１のＬ＆Ｓパターン７１のうちで除去対象となる部分に重なるように位置決めされており、露光装置１００を用いて、フォトレジスト層６０の開口部６０Ａ～６０Ｃとなる像が、その除去対象となる部分を覆うように露光される。この結果、その分離部７４Ａ等となる部分のスペース部７９と開口部６０Ａ～６０Ｃとが重なった部分で第１保護層４８の開口部４８Ａ～４８Ｃ２が形成されるため、その開口部４８Ａ～４８Ｃ２を介して第１のＬ＆Ｓパターン７１のうちその除去対象となる部分のみを高精度に除去できる。
　従って、露光装置１００の解像限界よりも微細な非周期的な部分（分離部７４Ａ，７４Ｂ）を含む回路パターン７０を、露光装置１００を用いて高精度に形成できる。
　（２）また、スペーサ・ダブルパターニング法を適用して第１Ｌ＆Ｓパターン７１及び第２Ｌ＆Ｓパターン７８を形成する工程は、それぞれ複数のラインパターン３８Ａのピッチの２倍のピッチ（４ｄ）の複数のラインパターン４０Ａ及び複数のラインパターン５２Ａのピッチの２倍のピッチ（４ｄ）の複数のラインパターン５０Ａを形成するステップ１３２，１３４と、複数のラインパターン４０Ａ及び５０Ａを用いて、これらのピッチの１／２のピッチ（２ｄ）の第１のＬ＆Ｓパターン７１及び第２のＬ＆Ｓパターン７８を形成するステップ１３６，１３８，１４０と、を有する。従って、露光装置１００の解像限界の１／２までの線幅（ハーフピッチ）のＬ＆Ｓパターン７１，７８を高精度に形成できる。
　（３）また、フォトレジスト層６０の第１の開口部６０Ａ，６０Ｂはそれぞれ第２のＬ＆Ｓパターン７８の１つのスペース部７９の少なくとも一部（スペース部７９の幅以上で且つスペース部７９の長さの一部）を覆う大きさである（図７（Ａ）参照）。これによって、そのスペース部７９と重なっている部分で第１のＬ＆Ｓパターン７１のラインパターン３８Ａを高精度に切り欠くことができる。なお、１本のラインパターン３８Ａ上で、フォトレジスト層６０の開口部（ひいては切り欠き部）は１つのみでもよい。
　（４）また、フォトレジスト層６０に設けられた第１の開口部６０Ｃは、第２のＬ＆Ｓパターン７８の互いに隣接する２つのスペース部７９の少なくとも一部（隣合う２つのスペース部を跨いで且つスペース部７９の長さの一部）を覆う大きさの細長い形状（長穴）であり（図１４（Ａ）参照）、１保護層４８の第２の開口部４８Ｃ２，４８Ｃ１は、その互いに隣接する２つのスペース部７９に対応する位置に形成される。これによって、フォトレジスト層６０の１つの開口部６０Ｃを介して、ラインパターン３８Ａに沿って最小の間隔ｄで２箇所に切り欠き部３８Ａｅ，３８Ａｆを容易に形成できる。
　（５）また、１保護層４８とフォトレジスト層６０との間に、第２のＬ＆Ｓパターン７８を覆うように反射防止膜（ＢＡＲＣ）よりなる第２保護層５８を形成し（ステップ１１２）、１保護層４８に開口部４８Ａ～４８Ｃ２を形成するときに第２保護層５８に第３の開口部５８Ａ～５８Ｃを形成し（ステップ１１６）、第１のＬ＆Ｓパターン７１の一部を除去するときに、第３の開口部５８Ａ～５８Ｃ、第２のＬ＆Ｓパターン７８のスペース部７９、及び第１保護層４８の第２の開口部４８Ａ～４８Ｃ２を介して第１のＬ＆Ｓパターン７１のエッチングを行っている（ステップ１１８）。第２のＬ＆Ｓパターン７８のスペース部７９は第２のＬ＆Ｓパターン７８のラインパターン５２Ａから画成されているので、第１のＬ＆Ｓパターン７１の一部は、第２のＬ＆Ｓパターン７８のラインパターン５２Ａの一部をマスクとして形成されているということができる。
　また、本実施形態では、第１保護層４８も反射防止膜（ＢＡＲＣ）から形成されている。このようにＢＡＲＣよりなる第２保護層５８及び１保護層４８をハードマスクとして使用することによって、専用のハードマスクを使用する場合よりも安価に回路パターンを形成できる。また、反射防止膜（ＢＡＲＣ）は有機材料であるため、Ｌ＆Ｓパターン７１，７８が二酸化ケイ素又は金属等の無機材料である場合に、エッチングに対する耐性が異なるため、特にハードマスクとして好適である。
　［第２の実施形態］
　次に、本発明の第２の実施形態につき図１７～図２４（Ｃ）を参照して説明する。本実施形態においても、図１（Ａ）のパターン形成システム及び図１（Ｂ）の露光装置１００が使用される。また、本実施形態で形成されるパターンは、図２の回路パターン７０の凸部（分離部７４Ａ～７４Ｆ以外のラインパターン７２の部分）を凹部とした回路パターンである。
　以下、本実施形態のパターン形成システムを用いるパターン形成方法の一例につき図１７のフローチャートを参照して説明する。本実施形態でも、第１段階として、スペーサ・ダブルパターニング法を用いて、ウエハ（ウエハＷ１とする）の表面の各ショット領域に線幅ｄ（ピッチ２ｄ）の第１のＬ＆Ｓパターン７１を形成する。そして、第２段階として、その各ショット領域において、スペーサ・ダブルパターニング法を用いて、第１のＬ＆Ｓパターン７１の上に、第１のＬ＆Ｓパターン７１に直交するように、線幅ｄ（ピッチ２ｄ）の第２のＬ＆Ｓパターン７８を形成する。そして、第３段階として、その各ショット領域において、第２のＬ＆Ｓパターン７８の複数のスペース部７９を介して第１のＬ＆Ｓパターン７１の複数のラインパターン７２に幅ｄの分離部７４Ａ～７４Ｆを設けた後、各ラインパターン７２を除去する。その第１段階は図１７のステップ１０２Ａ，１０４Ａ，１５０，１５２に対応し、その第２段階はステップ１０８Ａ，１１０Ａに対応し、その第３段階はステップ１５４～１６６に対応する。
　まず、図１７のステップ１０２Ａにおいて、図１８（Ｂ）に示すように、ウエハＷ１の例えばシリコンよりなる基材３６の平坦な表面に、二酸化ケイ素（ＳｉＯ2）の薄膜よりなるデバイス層（不図示）を形成する。次のステップ１０４Ａにおいて、図３のステップ１０４と同様に、そのデバイス層にスペーサ・ダブルパターニング法で複数の線幅ｄのラインパターン３８ＡをＸ方向にピッチ２ｄで配列した第１のＬ＆Ｓパターン７１を形成する。次のステップ１５０において、第１のＬ＆Ｓパターン７１のスペース部を埋めるように、低誘電率の有機材料（いわゆるLow-k 有機材）からなる薄膜である有機層６４を形成（充填）するとともに、第１のＬ＆Ｓパターン７１及び有機層６４の表面を平坦化する。低誘電率の有機材料としては、比誘電率が例えばほぼ４以下（さらに好ましくはほぼ３以下）の材料であるポーラス有機シリカ膜（ＳｉＯＣＨ）、又は多孔性の有機ガラス材料である有機ＳＯＧ(spin-on glass）材料等が使用可能である。低誘電率であることによって絶縁性が向上できる。また、第１のＬ＆Ｓパターン７１の材料は無機物であるため、第１のＬ＆Ｓパターン７１とこれを囲む有機層６４とでエッチングに対する耐性が異なっている。
　次のステップ１５２において、第１のＬ＆Ｓパターン７１（及び有機層６４）を覆うように、例えば窒化膜等の無機材料よりなるハードマスク層６６を形成する。次のステップ１０８Ａにおいて、ハードマスク層６６の表面にデバイス層と同じ厚さで同じ材料（ここでは二酸化ケイ素）よりなる加工用パターン層（不図示）を形成する。なお、加工用パターン層の厚さはデバイス層の厚さと異なってもよい。次のステップ１１０Ａにおいて、図３のステップ１１０と同様に、図１８（Ａ）に示すようにスペーサ・ダブルパターニング法で、その加工用パターン層に複数の線幅ｄのラインパターン５２ＡをＹ方向にピッチ２ｄで配列した第２のＬ＆Ｓパターン７８を形成する。
　以下、図２の回路パターン７０中の分離部７４Ａ，７４Ｂを含む第１領域７６Ａ内のパターンに対応するパターンが形成される過程につき、図１８（Ａ）～図２４（Ｃ）を参照して説明する。図１８（Ａ）～図２４（Ｃ）内で図６（Ａ）～図１２（Ｃ）に対応する部分には同一の符号を付してその詳細な説明を省略する。図１８（Ａ）～図２４（Ａ）はそれぞれウエハＷ１の表面の各ショット領域内の第１領域７６Ａに対応する部分を示す拡大平面図、図１８（Ｂ）～図２４（Ｂ）はそれぞれ図１８（Ａ）～図２４（Ａ）のＢＢ’線に沿う断面図、図１８（Ｃ）～図２４（Ｃ）はそれぞれ図１８（Ａ）～図２４（Ａ）のＣＣ’線に沿う断面図である。なお、図１８（Ａ）～図２４（Ａ）では、後述のフォトレジスト層６０は透明部材として表している。
　まず、図１７のステップ１５４において、図１８（Ｂ）に示すように、ウエハＷ１の第２のＬ＆Ｓパターン７８を覆うように、例えばポジ型のフォトレジスト層６０を形成（塗布）する。次のステップ１１４Ａにおいて、図３のステップ１１４と同様に、露光装置１００は、ウエハＷ１の各ショット領域の第１領域７６Ａに対応する部分に、図１８（Ａ）に示すように、図１８（Ｄ）のレチクルＲ３の幅２ｄ／βの開口パターンＲ３ａ，Ｒ３ｂの像６２Ａ，６２Ｂを露光する。その後、ウエハＷ１のフォトレジスト層６０の現像を行うことによって、像６２Ａ，６２Ｂに対応する部分に第１の開口部６０Ａ，６０Ｂが形成される（図１８（Ｂ）及び（Ｃ）参照）。
　次のステップ１５６において、開口部６０Ａ，６０Ｂを通してウエハＷ１のハードマスク層６６のエッチングを行うことによって、図１９（Ａ）～（Ｃ）に示すように、開口部６０Ａ，６０Ｂと第２のＬ＆Ｓパターン７８のスペース部とが重なった部分（ラインパターン３８Ａを跨ぐ部分）でハードマスク層６６の第２の開口部６６Ａ，６６Ｂが形成される。次のステップ１５８において、例えばドライエッチングによって、開口部６６Ａ，６６Ｂを通して有機層６４の一部を除去する。これにより、図２０（Ａ）～（Ｃ）に示すように、第２のＬ＆Ｓパターン７８の１つのスペース部を隔てた第１及び第２のスペース部のうち、その第１のスペース部内にラインパターン３８Ａを挟むように有機層６４の１対の開口部６４Ａ１，６４Ａ２が形成され、その第２のスペース部内にラインパターン３８Ａを挟むように有機層６４の別の一対の開口部６４Ｂ１，６４Ｂ２が形成される。
　次のステップ１１８Ａにおいて、図３のステップ１１８と同様に、第２のＬ＆Ｓパターン７８（ここでは二酸化ケイ素膜）のエッチングを行い、ハードマスク層６６の開口部６６Ａ，６６Ｂを通して第１のＬ＆Ｓパターン７１（ここでは二酸化ケイ素膜）のエッチングを行う。この際に、図２１（Ｃ）に破線で示すように、第２のＬ＆Ｓパターン７８のラインパターン５２Ａが残存しないようにする。これによって、図２１（Ａ）～（Ｃ）に示すように、開口部６６Ａ，６６Ｂ内の分離部７４Ａ，７４Ｂに対応する位置で、第１のＬ＆Ｓパターン７１のラインパターン３８Ａに切り欠き部３８Ａａ，３８Ａｂが形成される。また、図２０（Ａ）の各１対の開口部６４Ａ１，６４Ａ２及び６４Ｂ１，６４Ｂ２は１つの開口部６４Ａ及び６４Ｂとなる。
　次のステップ１６０において、例えばエッチバック法でハードマスク層６６を除去することによって、図２２（Ａ）～（Ｃ）に示すように、切り欠き部３８Ａａ，３８Ａｂが設けられたラインパターン３８Ａを含む第１のＬ＆Ｓパターン７１が表れる。次のステップ１６２において、図２３（Ａ）～（Ｃ）に示すように、第１のＬ＆Ｓパターン７１の切り欠き部３８Ａａ，３８Ａｂに、有機層６４と同じ低誘電率の有機材料からなる充填部６４Ｐ，６４Ｑを再充填するとともに、表面を平坦化する。次のステップ１６４において、例えばウエットエッチングによって、ウエハＷ１から第１のＬ＆Ｓパターン７１（二酸化ケイ素膜）のみを除去することによって、図２４（Ａ）～（Ｃ）に示すように、図２の第１領域７６Ａ内で凸のラインパターン７２に対応する部分を凹のラインパターン３８Ｂ（又は７２Ｂ）とみなした回路パターンが形成される。中央のラインパターン３８Ｂには、分離部７４Ａ，７４Ｂに対応するＹ方向の間隔が３ｄの位置に幅ｄの平坦部３８Ｂａ，３８Ｂｂ（露光装置１００の解像限界よりも微細な非周期的な部分）が形成されている。さらに、必要に応じてステップ１６６において、凹のラインパターン３８Ｂ（凹部）に例えば銅などの導電性材料を充填してもよい。これによって、凹のラインパターン３８Ｂに導電性材料が充填された埋め込み型の回路パターンが形成できる。
　また、図２の回路パターン７０の第１領域７６Ａ内のパターンに対応する回路パターンとともに、第２領域７６Ｂ及び第３領域７６Ｃ内のパターンに対応する回路パターンも同様に形成される。
　本実施形態によれば、第１の実施形態の効果等に加えて以下の効果等が得られる。
　（１）本実施形態のパターン形成方法は、ウエハＷ１上にＸ方向に配列された複数の第１のラインパターン３８Ａを有する第１のＬ＆Ｓパターン７１を形成するステップ１０４Ａと、第１のＬ＆Ｓパターン７１を覆うようにハードマスク層６６を形成するステップ１５２と、ハードマスク層６６上に、ラインパターン３８Ａに直交する方向に伸びる複数の第２のラインパターン５２ＡをＹ方向に配列した形状の第２のＬ＆Ｓパターン７８を形成するステップ１１０Ａと、第２のＬ＆Ｓパターン７８を覆うようにフォトレジスト層６０を形成するステップ１５４と、を有する。さらに、そのパターン形成方法は、第２のＬ＆Ｓパターン７８の一部と重なるように、フォトレジスト層６０に第１の開口部６０Ａ，６０Ｂを有するパターンを形成するステップ１１４Ａと、開口部６０Ａ，６０Ｂを介してハードマスク層６６の一部を除去して、ハードマスク層６６に第２の開口部６６Ａ，６６Ｂを形成するステップ１５６と、開口部６６Ａ，６６Ｂを介して第１のＬ＆Ｓパターン７１の一部（分離部７４Ａ，７４Ｂ）を除去するステップ１１８Ａと、ハードマスク層６６を除去するステップ１６０と、を有する。
　本実施形態によれば、第１及び第２のＬ＆Ｓパターン７１，７８は露光装置１００の解像限界よりも微細なパターンとして形成できる。また、露光装置１００を用いて、フォトレジスト層６０の開口部６０Ａ，６０Ｂとなる像が、第２のＬ＆Ｓパターン７８のスペース部と重なる部分で、かつ第１のＬ＆Ｓパターン７１のラインパターン３８Ａの除去対象となる部分（離間部７４Ａ，７４Ｂ）を覆うように露光される。この結果、その分離部７４Ａ等と開口部６０Ａ，６０Ｂとが重なった部分でハードマスク層６６の開口部６６Ａ，６６Ｂが形成されるため、その開口部６６Ａ，６６Ｂを介して第１のＬ＆Ｓパターン７１のうちその除去対象となる部分のみを高精度に除去できる。
　従って、露光装置１００の解像限界よりも微細な非周期的な部分（分離部７４Ａ，７４Ｂ）を含む回路パターンを、露光装置１００を用いて高精度に形成できる。
　（２）また、そのパターン形成方法は、ウエハＷ１に第１のＬ＆Ｓパターン７１を形成するときに第１のＬ＆Ｓパターン７１のスペース部に有機層６４を充填するステップ１５０と、ハードマスク層６６及び第２のＬ＆Ｓパターン７８を除去した後、第１のＬ＆Ｓパターン７１内の除去された部分（切り欠き部３８Ａａ，３８Ａｂ）に有機層６４と同じ材料の薄膜（充填部６４Ｐ，６４Ｑ）を充填するステップ１６２と、第１のＬ＆Ｓパターン７１を除去するステップ１６４と、を有する。
　これによって、離間部７４Ａ，７４Ｂが平坦部で第１のＬ＆Ｓパターン７１の部分が凹部となる回路パターンを形成できる。また、トレンチパターンであっても同様に形成可能である。
　（３）また、有機層６４は、誘電率の小さい有機材料からなる絶縁膜であり、ハードマスク層６６は無機膜であるため、有機層６４とハードマスク層６６とはエッチングの耐性が異なる。従って、有機層６４に開口部６４Ａ，６４Ｂを形成した後、ハードマスク層６６のみを容易に除去できる。
　［第３の実施形態］
　次に、本発明の第３の実施形態につき図２５（Ａ）～図２９（Ｃ）を参照して説明する。本実施形態においても、図１（Ａ）のパターン形成システム及び図１（Ｂ）の露光装置１００が使用される。また、本実施形態で形成されるパターンは、図２の回路パターン７０中の第１領域７６Ａ内の回路パターンである。以下、本実施形態のパターン形成方法の一例につき、第１の実施形態の動作（図３のフローチャート）と比較しながら説明する。
　まず、図３のステップ１０２，１０４に対応して、図２５（Ｂ）に示すように、ウエハ（ウエハＷ２とする）の基材３６の平坦な表面に、スペーサ・ダブルパターニング法で、複数の線幅ｄのラインパターン３８Ａ（二酸化ケイ素の薄膜）をＸ方向にピッチ２ｄで配列した第１のＬ＆Ｓパターン７１を形成する。次のステップ１０６で、ウエハＷ２の第１のＬ＆Ｓパターン７１を覆うように反射防止膜（ＢＡＲＣ）よりなる第１保護層４８（以下、本実施形態では単に保護層４８という）を形成し、次のステップ１０８に対応して、保護層４８の表面に加工用パターン層５２（図５（Ｂ）参照）を形成する。次にステップ１１０に対応する工程で、図５（Ｅ）のスペーサ部５６Ａ及び５６Ｂの間にもスペーサ層５６と同じ材料を充填し、ラインパターン５０Ａを除去してから加工用パターン層５２のエッチングを行う。これによって、図２５（Ａ）に示すように、保護層４８の表面に、Ｙ方向の幅ｄのスペース部７９Ａと、Ｙ方向の幅３ｄのラインパターン５２ＢとをＹ方向にピッチ４ｄで配列した第２のＬ＆Ｓパターン７８Ａが形成される。なお、第２のＬ＆Ｓパターン７８Ａを形成するために、図３のステップ１３４に対応する工程で、図５（Ｃ）のラインパターン５０Ａとして線幅３ｄのラインパターンを形成してもよい。
　以下、図２の回路パターン７０中の分離部７４Ａ，７４Ｂを含む第１領域７６Ａ内のパターンに対応するパターンが形成される過程につき、図２５（Ａ）～図２９（Ｃ）を参照して説明する。図２５（Ａ）～図２９（Ｃ）内で図６（Ａ）～図１２（Ｃ）に対応する部分には同一の符号を付してその詳細な説明を省略する。図２５（Ａ）～図２９（Ａ）はそれぞれウエハＷ２の表面の各ショット領域内の第１領域７６Ａに対応する部分を示す拡大平面図、図２５（Ｂ）～図２９（Ｂ）はそれぞれ図２５（Ａ）～図２９（Ａ）のＢＢ’線に沿う断面図、図２５（Ｃ）～図２９（Ｃ）はそれぞれ図２５（Ａ）～図２９（Ａ）のＣＣ’線に沿う断面図である。なお、図２５（Ａ）～図２７（Ａ）では、後述のフォトレジスト層６０は透明部材として表している。
　まず、図３のステップ１１２に対応する工程において、図２５（Ｂ），（Ｃ）に示すように、ウエハＷ２の第２のＬ＆Ｓパターン７８Ａを覆うように、例えばポジ型のフォトレジスト層６０を形成（塗布）する。次のステップ１１４に対応して、露光装置１００でウエハＷ２の各ショット領域の第１領域７６Ａに対応する部分に、図２５（Ａ）に示すように、図２５（Ｄ）のレチクルＲ４のＸ方向の幅２ｄ／βでＹ方向の幅６ｄ／βの長方形の開口パターンＲ４ａ（長穴）の像６２Ｄを露光する。像６２Ｄの理想的な像Ａ３は、Ｘ方向の幅２ｄでＹ方向の幅６ｄの分離部７４Ａ，７４Ｂを覆う長方形の像であるが、実際には収差等で或る程度変形していても差し支えない。その後、ウエハＷ２のフォトレジスト層６０の現像を行うことによって、図２６（Ａ）に示すように、像６２Ｄに対応する部分に第１の開口部６０Ｄが形成される。なお、本実施形態では、レチクルＲ４の開口パターンＲ４ａの形状として、長方形の形状を示したが、これに限定されるものではない。例えば、その開口パターンとして、ＯＰＣ（Optical proximity correction）処理を施したパターンを用いてもよい。
　次のステップ１１６に対応する工程において、例えばドライエッチングで開口部６０Ｄを通してウエハＷ２の保護層４８に開口を形成する。これによって、図２６（Ａ）～（Ｃ）に示すように、開口部６０Ｄと第２のＬ＆Ｓパターン７８Ａのスペース部７９Ａとが重なった部分（ラインパターン３８Ａの分離部７４Ａ，７４Ｂを跨ぐ部分）で保護層４８の第２の開口部４８Ｄ，４８Ｅが形成される。次のステップ１１８に対応して、第２のＬ＆Ｓパターン７８Ａ（ここでは二酸化ケイ素膜）のエッチングを行い、保護層４８の開口部４８Ｄ，４８Ｅを通して第１のＬ＆Ｓパターン７１のラインパターン３８Ａ（ここでは二酸化ケイ素膜）のエッチングを行う。これによって、図２７（Ａ）～（Ｃ）に示すように、開口部４８Ｄ，４８Ｅ内の分離部７４Ａ，７４Ｂに対応する位置で、ラインパターン３８Ａに切り欠き部３８Ａａ，３８Ａｂが形成される。また、第２のＬ＆Ｓパターン７８Ａのラインパターン５２Ｂにも切り欠き部５２Ｂａ，５２Ｂｂ，５２Ｂｃが形成される。
　次にステップ１２０に対応して、例えばアッシングによって残存するフォトレジスト層６０を除去し、ステップ１２２に対応して、例えばエッチバック法で第２のＬ＆Ｓパターン７８Ａを除去することによって、図２８（Ａ）～（Ｃ）に示すように、表面が保護層４８で覆われて切り欠き部３８Ａａ，３８Ａｂが形成された第１のＬ＆Ｓパターン７１が表れる。次のステップ１２４に対応して例えばドライアッシングで保護層４８を除去することによって、図２９（Ａ）～（Ｃ）に示すように、切り欠き部３８Ａａ，３８Ａｂが設けられたラインパターン３８Ａを含む第１のＬ＆Ｓパターン７１が形成される。
　本実施形態によれば、上記の各実施形態の効果に加えて以下の効果が得られる。本実施形態によれば、第２のＬ＆Ｓパターン７８Ａは、スペース部７９Ａの幅（ｄ）が第２のラインパターン５２Ｂの幅（３ｄ）より狭いパターンであり、フォトレジスト層６０の第１の開口部６０Ｄは、第２のＬ＆Ｓパターン７８Ａのうち、互いに隣接する２つのスペース部７９Ａの少なくとも一部を覆う大きさの長穴である。従って、１つの長穴（開口部６０Ｄ）を形成するのみで、ラインパターン３８Ａの２箇所に切り欠き部３８Ａａ，３８Ａｂ（分離部７４Ａ，７４Ｂ）を形成することができる。このため、露光装置１００の解像限界より微細な非周期的な部分を含むパターンを容易に形成できる。
　また、保護層４８を覆うように第２のＬ＆Ｓパターン７８Ａを形成するときに、保護層４８上にＬ＆Ｓパターンを有する第４パターン（複数のラインパターン５０Ａ）を形成し、その第４パターンのラインパターン５０Ａ（又はスペース部５６Ａ，５６Ｂ）の幅をその第４パターンのピッチ（４ｄ）の１／２より太く、例えば３ｄにしている。従って、第２のＬ＆Ｓパターン７８Ａを容易に形成できる。
　なお、上記の各実施形態においては以下のような変形が可能である。
　（１）上記の各実施形態では、第１のＬ＆Ｓパターン７１（第１のラインパターン３８Ａ，７１）と第２のＬ＆Ｓパターン７８，７８Ａ（第２のラインパターン５２Ａ，７７，５２Ｂ）とは互いに直交している。しかしながら、第１のＬ＆Ｓパターン７１と第２のＬ＆Ｓパターン７８，７８Ａとは９０°より小さい角度で交差していてもよい。また、第１のＬ＆Ｓパターン７１の代わりに、少なくとも１つのラインパターン３８Ａを含むパターンを形成しておいてもよく、第２のＬ＆Ｓパターン７８，７８Ａの代わりに、少なくとも１つのラインパターン５２Ａ，５２Ｂを含むパターンを形成しておいてもよい。
　（２）上記の各実施形態では、第１のＬ＆Ｓパターン７１及び第２のＬ＆Ｓパターン７８はスペーサ・ダブルパターニング法で形成されている。しかしながら、第１のＬ＆Ｓパターン７１及び第２のＬ＆Ｓパターン７８の少なくとも一方を形成するときに、ピッチ分割法(Pitch-Splitting Process)を適用してもよい。そのピッチ分割法としては、二重露光法(Double Exposure Process)又はダブルパターニング法(Double Patterning Process)のいずれを適用してもよい。
　また、上記の各実施形態では、例えばスペーサ・ダブルパターニング法で元になるＬ＆Ｓパターンからピッチが１／２のＬ＆Ｓパターンを形成している。しかしながら、元になるパターンからこのピッチに対して１／（２ｋ）（ｋは１以上の整数）のピッチを持つＬ＆Ｓパターン（これがＬ＆Ｓパターン７１，７８になる）を形成することも可能である。これによって、より微細な回路パターンを形成可能である。
　（３）上記の各実施形態では、形成される回路パターン中のラインパターン３８Ａ，７１は二酸化ケイ素よりなるが、ラインパターン３８Ａ，７１の材料は例えば導電性材料（例えば銅）などの他のどのような材料でもよい。
　（４）上記の各実施形態では、周期的なパターン（第１のＬ＆Ｓパターン７１）の一部を除去しているが、非周期的なパターンの一部を除去する場合にも上記の実施形態のパターン形成方法が適用可能である。また、周期的なパターン又は非周期的なパターンに非周期的なパターンを付加する場合にも上記のパターン形成方法が適用可能である。
　次に、上記の各実施形態のパターン形成方法を用いてＳＲＡＭ等の半導体デバイス（電子デバイス）を製造する場合、半導体デバイスは、図３０に示すように、半導体デバイスの機能・性能設計を行うステップ２２１、この設計ステップに基づいたマスク（レチクル）を製作するステップ２２２、半導体デバイス用の基板（又はウエハの基材）を製造するステップ２２３、基板処理ステップ２２４、デバイス組み立てステップ（ダイシング工程、ボンディング工程、パッケージ工程などの加工プロセスを含む）２２５、及び検査ステップ２２６等を経て製造される。また、その基板処理ステップ２２４は、露光装置でレチクルのパターンを基板に露光する工程、露光した基板を現像する工程、並びに現像した基板の加熱（キュア）及びエッチングを行う工程などを含んでいる。
　言い換えると、このデバイス製造方法は、基板処理ステップ２２４を含み、この基板処理ステップ２２４は、上記の各実施形態のうちのいずれかのパターン形成方法を用いて基板（ウエハＷ，Ｗ１，Ｗ２）上に所定のパターン（ラインパターン３８Ａ，７２）の一部を除去したパターンを形成する工程を含んでいる。また、一例として、基板上に形成されるパターンは、周期的パターン（第１のＬ＆Ｓパターン７１）の一部を除去したパターンである。
　このデバイスの製造方法によれば、露光装置の解像限界よりも微細な非周期的な部分を含む回路パターンを含む半導体デバイスを、露光装置を用いて高精度に製造できる。
　なお、上記の実施形態で製造対象のデバイスは、ＳＲＡＭ以外のＤＲＡＭ、ＣＰＵ、ＤＳＰ等の任意の半導体デバイスが可能である。さらに、半導体デバイス以外の撮像素子、ＭＥＭＳ(Microelectromechanical Systems)等の電子デバイス（マイクロデバイス）を製造する際にも上記の実施形態のパターン形成方法が適用可能である。
　また、上記の実施形態において、露光装置としては、液浸型でないドライ型の露光装置を使用してもよい。また、紫外光を露光光とする露光装置以外に、露光光として波長が数ｎｍ～数１０ｎｍ程度のＥＵＶ光（Extreme Ultraviolet Light）を用いるＥＵＶ露光装置等を用いてもよい。
　なお、本発明は上述の実施形態に限定されず、本発明の要旨を逸脱しない範囲で種々の構成を取り得る。
　本発明によれば、露光装置の解像限界よりも微細なパターンを形成できるため、一層高密度な半導体素子等の電子デバイスやマイクロデバイスを高精度に製造することができる。
　Ｒ，Ｒ１，Ｒ３…レチクル、Ｗ，Ｗ１，Ｗ２…ウエハ（基板）、３６…基材、３８…デバイス層、３８Ａ…第１のラインパターン、４８…第１保護層、５２…加工用パターン層、５２Ａ…第２のラインパターン、５８…第２保護層、６０…フォトレジスト層、７０…回路パターン、７１…第１のＬ＆Ｓパターン、７２…ラインパターン、７４Ａ～７４Ｆ…分離部、７８…第２のＬ＆Ｓパターン、１００…露光装置

Claims (20)

  1. 　パターン形成方法であって、
    　基板上に第１ラインパターンを有する第１パターンを形成し、
    　前記第１パターンを覆うように第１薄膜を形成し、
    　前記第１薄膜上に、前記第１ラインパターンに交差する方向に伸びる第２ラインパターンを有する第２パターンを形成し、
    　前記第２パターンを覆うように感光層を形成し、
    　前記第２パターンの少なくとも一部と重なるように、前記感光層に第１開口部を有する第３パターンを形成し、
    　前記感光層に形成された前記第３パターンの前記第１開口部を介して前記第１薄膜の一部を除去して、前記第１薄膜に第２開口部を形成し、
    　前記第１薄膜の前記第２開口部を介して前記第１パターンの一部を除去し、
    　前記第１薄膜及び前記第２パターンを除去する
    ことを特徴とするパターン形成方法。
  2. 　前記第１パターンは、第１方向に複数の前記第１ラインパターンが配列されたライン・アンド・スペースパターンを有し、
    　前記第２パターンは、前記第１方向に交差する第２方向に複数の前記第２ラインパターンが配列されたライン・アンド・スペースパターンを有することを特徴とする請求項１に記載のパターン形成方法。
  3. 　前記第１パターン及び前記第２パターンを形成するときに、
    　それぞれ前記第１ラインパターン及び前記第２ラインパターンのピッチの２倍のピッチを持つ第４パターンを形成し、
    　前記第４パターンを用いて、前記第４パターンのピッチの１／２のピッチを持つライン・アンド・スペースパターンを形成することを特徴とする請求項２に記載のパターン形成方法。
  4. 　前記感光層の前記第１開口部は、前記第２パターンの１つのスペース部の少なくとも一部を含む大きさであることを特徴とする請求項２又は請求項３に記載のパターン形成方法。
  5. 　前記感光層に形成された前記第１開口部は、前記第２パターンのうち、互いに隣接する２つのスペース部の少なくとも一部を含む大きさの長穴を有し、
    　前記第２開口部は、前記互いに隣接する２つのスペース部に対応する位置に形成されることを特徴とする請求項２又は請求項３に記載のパターン形成方法。
  6. 　前記第１薄膜と前記感光層との間に前記第２パターンを覆うように第２薄膜を形成し、
    　前記第１薄膜に前記第２開口部を形成するときに前記第２薄膜に第３開口部を形成し、
    　前記第１パターンの一部を除去するときに、前記第２薄膜の前記第３開口部、前記第２パターンのスペース部、及び前記第１薄膜の前記第２開口部を介して前記第１パターンのエッチングを行うことを特徴とする請求項２から請求項５のいずれか一項に記載のパターン形成方法。
  7. 　前記基板上に前記第１パターンを形成するときに前記第１パターンのスペース部に第４薄膜を充填し、
    　前記第１薄膜及び前記第２パターンを除去した後、前記第１パターンの除去された部分に前記第４薄膜と同じ材料の薄膜を充填し、
    　前記第１パターンを除去することを特徴とする請求項２から請求項５のいずれか一項に記載のパターン形成方法。
  8. 　前記第１薄膜中の前記第１パターンが除去された凹部に前記第１薄膜と異なる材料を充填することを特徴とする請求項７に記載のパターン形成方法。
  9. 　前記第４薄膜は誘電率の小さい絶縁膜であることを特徴とする請求項７又は請求項８に記載のパターン形成方法。
  10. 　前記第１薄膜は無機膜であり、前記第４薄膜は有機膜であることを特徴とする請求項７から請求項９のいずれか一項に記載のパターン形成方法。
  11. 　前記第２パターンは、スペース部の幅が前記第２ラインパターンの幅より狭いライン・アンド・スペースパターンを有し、
    　前記感光層の前記第１開口部は、前記第２パターンのうち、互いに隣接する２つのスペース部の少なくとも一部を覆う大きさの長穴を有することを特徴とする請求項１又は請求項２に記載のパターン形成方法。
  12. 　前記第１薄膜を覆うように前記第２パターンを形成するときに、前記第１薄膜上にライン・アンド・スペースパターンを有する第４パターンを形成し、前記第４パターンのラインパターン又はスペース部の幅を前記第４パターンのピッチの１／２より太くすることを特徴とする請求項１１に記載のパターン形成方法。
  13. パターン形成方法であって、基板上に所定方向に交互に配列した複数の第１ラインと第１スペースを有する第１ライン・アンド・スペースパターンを形成し；その第１ライン・アンド・スペースパターン上に前記所定方向と交差する方向に交互に配列した複数の第２ラインと第２スペースを有する第２ライン・アンド・スペースパターンを形成し；第１ライン・アンド・スペースパターンの複数の第１ラインと第２ライン・アンド・スペースパターンの複数の第２スペースが重なる複数の重複領域に存在する第１ラインの一部の領域を、該第１ラインの一部の領域を区画する一対の第２ラインをマスクとしてエッチングして除去し；第２ライン・アンド・スペースパターンを除去することにより、第１ライン・アンド・スペースパターンの第１ラインの一部が除去された非周期のライン・アンド・スペースパターンを形成するパターン形成方法。
  14. 　第１ライン・アンド・スペースパターンを形成した後に、第１ライン・アンド・スペースパターンを覆う保護層を形成し、該保護層の上に第２ライン・アンド・スペースパターンを形成し、前記複数の重複領域の第１ラインの一部の領域に相当する前記保護層の領域を除去し、該保護層の除去された領域を通じて該第１ラインの一部の領域をエッチングにより除去する請求項１３に記載のパターン形成方法。
  15. 　第１ライン・アンド・スペースパターンを形成する際に、前記所定方向に配列した遮光ラインパターンを有する第１のマスク板を用い、第２ライン・アンド・スペースパターンを形成する際に、前記所定方向と交差する方向に配列した遮光ラインパターンを有する第２のマスク板を用い、前記重複領域の一部の領域を除去する際に、前記重複領域の一部の領域を含む領域に光照射可能な光透過部を有する第３のマスク板を用いる請求項１３または１４に記載のパターン形成方法。
  16. 　スペーサ・ダブルパターニング法により、第１ライン・アンド・スペースパターン及び第２ライン・アンド・スペースパターンを形成する請求項１３～１５のいずれか一項に記載のパターン形成方法。
  17. 　前記パターンが所定の解像限界を有する露光装置により形成され、前記除去された第１ライン・アンド・スペースパターンのラインの一部は、前記解像限界未満の線幅を有する請求項１３～１６のいずれか一項に記載のパターン形成方法。
  18. 　局所液浸法により基板を露光することにより前記非周期のライン・アンド・スペースパターンを形成する請求項１３～１７のいずれか一項に記載のパターン形成方法。
  19. 　請求項１から請求項１７のいずれか一項に記載のパターン形成方法を用いて基板上に所定のパターンの一部を除去したパターンを形成する工程を含むデバイス製造方法。
  20. 　前記基板上に形成されるパターンは、周期的パターンの一部を除去したパターンである請求項１９に記載のデバイス製造方法。
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