KR101974796B1

KR101974796B1 - 패턴 형성 방법 및 디바이스 제조 방법

Info

Publication number: KR101974796B1
Application number: KR1020187009834A
Authority: KR
Inventors: 요지 와타나베
Original assignee: 가부시키가이샤 니콘
Priority date: 2012-10-19
Filing date: 2013-10-17
Publication date: 2019-05-02
Also published as: WO2014061760A1; JP6347329B2; TWI667690B; KR20150070374A; US20150309416A1; KR20180039188A; JPWO2014061760A1; TW201826342A; TW201432784A; US10222700B2; JP2018137484A; US20180224745A1; US9946160B2; TWI623019B

Abstract

본 발명은 패턴 형성 방법에 관한 것으로서, 패턴 형성 방법은 웨이퍼의 제1 중간층 상의 제1 마스크층에 제1 방향을 길이 방향으로 하고 에칭 특성이 상이한 제3 및 제4 복수의 라인 패턴을 한쪽의 에지부가 인접하도록 형성하는 단계와, 제3 및 제4 라인 패턴의 일부를 순차 제거하는 단계와, 상기 제1 마스크층의 오목부에 마스크 재료를 충전하여 라인 패턴을 제거하여 마스크 패턴을 형성하는 단계와, 상기 마스크 패턴을 통해 제1 중간층을 가공하는 단계를 포함한다. 미세한 비주기적인 부분을 포함하는 패턴을 노광 장치 또는 리소그래피 공정을 이용하여 형성할 수 있다.

Description

패턴 형성 방법 및 디바이스 제조 방법 {METHOD FOR FORMING PATTERN AND METHOD FOR PRODUCING DEVICE}

본 발명은 기판에 패턴을 형성하는 패턴 형성 방법, 및 그런 패턴 형성 방법을 이용하는 디바이스 제조 방법에 관한 것이다.

반도체 소자 등의 전자 디바이스(마이크로 디바이스)를 제조하기 위한 리소그래피 공정에서 사용되는, 노광광으로서 예컨대 원적외 영역으로부터 진공 자외 영역에 걸친 자외광을 이용하는 노광 장치에 있어서는, 해상도를 높이기 위해서, 노광 파장의 단파장화, 조명 조건의 최적화, 및 투영 광학계의 개구수를 더욱 증대하기 위한 액침법의 적용 등이 행해져 왔다. 최근에서는, 노광 장치의 해상 한계보다도 미세한 피치의 주기적인 회로 패턴을 형성하기 위해서, 피치 분할법(Pitch-Splitting Process) 및 스페이서·더블 패터닝법(Spacer Double Patterning Process, Spacer transfer Process 또는 Sidewall transfer Process)이 제안되어 있다(예컨대, 비특허문헌 1 참조).

전자의 피치 분할법은, 이중 노광법(Double Exposure Process)과, LELE(Litho-Etch-Litho-Etch)법 또는 LPLE(Litho-Process-Litho-Etch)법으로 크게 나뉜다. 이중 노광법에서는, 최종적으로 형성되는 디바이스 패턴의 2배의 피치를 갖는 제1 및 제2 마스크 패턴의 상을 서로 위상을 변이한 상태로 비선형 레지스트에 노광한 후, 에칭 등을 행한다(예컨대, 비특허문헌 2 참조). LELE법 또는 LPLE법에서는, 그 제1 마스크 패턴의 상의 노광과 그 제2 마스크 패턴의 상의 노광과의 사이에 에칭 등의 프로세스가 실행된다.

후자의 스페이서·더블 패터닝법(스페이서 프로세스법 또는 사이드월법)에서는, 예컨대 디바이스 패턴의 2배의 피치의 마스크 패턴의 상의 노광 및 현상 등에 의해 선폭이 피치의 1/4인 복수의 라인 패턴을 형성하고, 각 라인 패턴의 양 사이드의 스페이스부(측벽부)에 스페이서를 퇴적한 후, 예컨대 각 라인 패턴을 제거함으로써 피치가 1/2인 패턴이 얻어진다(예컨대, 비특허문헌 3 참조).

비특허문헌 1 : Andrew J. Hazelton et al., "Double-patterning requirements for optical lithography and prospects for optical extension without double patterning, " J. Micro/Nanolith. MEMS MOEMS, (미국) Vol.8(1), 011003, Jan-Mar (2009). 비특허문헌 2 : H. Ohki et al. "Experimental study on non-linear multiple exposure method, " Proc. SPIE (미국) 3051, p.85-93 (1997). 비특허문헌 3 : W. Jung et al., "Patterning with amorphous carbon spacer for expanding the resolution limit of current lithography tool, " Proc. SPIE (미국) 6520, 65201 C (2007).

종래의 피치 분할법 또는 스페이서·더블 패터닝법으로 이루어지는 패턴 형성 방법에 따르면, 노광 장치의 해상 한계보다도 미세한 피치의 주기적인 회로 패턴을 형성하는 것이 가능하다. 그러나, 종래의 패턴 형성 방법에서는, 노광 장치의 해상 한계보다도 미세한 비주기적인 부분을 포함하는 회로 패턴을 고정밀도로 형성하는 것은 곤란했다.

본 발명의 양태는, 이러한 사정을 감안하여, 예컨대 노광 장치의 해상 한계보다도 작은 정도의 미세한 비주기적인 부분을 포함하는 패턴을, 노광 장치 또는 리소그래피 공정을 이용하여 형성할 수 있도록 하는 것을 목적으로 한다.

제1 양태에 따르면, 패턴 형성 방법이 제공된다. 이 패턴 형성 방법은, 제1 방향을 길이 방향으로 하는 복수의 제1 라인 패턴과, 상기 제1 방향을 길이 방향으로 하고 상기 제1 라인 패턴과 에칭 특성이 상이한 복수의 제2 라인 패턴을 적어도 한쪽의 에지부가 인접하도록 형성하는 단계와, 상기 복수의 제1 라인 패턴의 적어도 일부를 에칭에 의해 제거하는 단계를 포함한다.

또한, 제2 양태에 따른 패턴 형성 방법은, 기판의 제1 층 위의 제2 층에 제1 방향을 길이 방향으로 하는 복수의 제1 라인 패턴과, 상기 제1 방향을 길이 방향으로 하고 상기 제1 라인 패턴과 에칭 특성이 상이한 복수의 제2 라인 패턴을 적어도 한쪽의 에지부가 인접하도록 형성하는 단계와, 상기 복수의 제1 라인 패턴의 일부를 에칭에 의해 제거하는 단계와, 상기 복수의 제2 라인 패턴의 일부를 에칭에 의해 제거하는 단계와, 상기 제2 층의 상기 제1 및 제2 라인 패턴이 빠져 있는 부분에 제1 마스크 재료를 퇴적하는 단계와, 상기 제2 층의 상기 제1 및 제2 라인 패턴을 제거하여 제1 마스크층을 형성하는 단계와, 상기 제1 마스크층을 통해 상기 제1 층을 가공하는 단계를 포함한다.

또한, 제3 양태에 따른 패턴 형성 방법은, 기판 상에 제1 라인 패턴을 갖는 제1 패턴을 형성하는 단계와, 상기 제1 패턴의 상부에 상기 제1 라인 패턴에 교차하는 방향으로 신장되는 제2 라인 패턴을 갖는 제2 패턴을 형성하는 단계와, 상기 제2 패턴의 상부에 상기 제2 라인 패턴에 교차하는 방향을 길이 방향으로 하는 복수의 제3 라인 패턴을 갖는 제3 패턴을 형성하는 단계와, 상기 제3 패턴의 상부에 제1 개구부를 갖는 제4 패턴을 형성하는 단계와, 상기 제1 개구부를 통해 상기 제3 라인 패턴의 일부를 제거하는 단계와, 상기 제3 라인 패턴의 에지부 또는 상기 에지부에 대응하는 부분을 이용하여 상기 제2 패턴의 일부를 제거하는 단계를 포함한다.

또한, 제4 양태에 따르면, 제1 양태부터 제3 양태의 패턴 형성 방법을 이용하여 상기 기판에 회로 패턴을 형성하는 단계를 포함하는 디바이스 제조 방법이 제공된다.

상기 제1 및 제2 양태에 따르면, 예컨대 노광 장치를 이용하여 형성한 라인 패턴에 기초하여, 보다 미세한 선폭의 복수의 제1 라인 패턴 및 제2 라인 패턴을 형성할 수 있다. 그리고, 에칭 특성의 차이를 이용하여, 그 복수의 제1 라인 패턴의 일부를 제거함으로써 비주기적인 부분을 형성할 수 있다. 그리고, 그 비주기적인 부분을 이용하여, 예컨대 노광 장치의 해상 한계보다도 작은 정도의 미세한 비주기적인 부분을 포함하는 패턴을, 노광 장치 또는 리소그래피 공정을 이용하여 형성할 수 있다.

또한, 상기 제3 양태에 따르면, 제2 라인 패턴의 상부에 복수의 제3 라인 패턴을 형성하고, 그 제3 라인 패턴의 에지부를 이용하여 제2 라인 패턴을 제거하는 부분의 경계를 고정밀도로 정할 수 있다.

도 1(A)는 실시형태에서 사용되는 패턴 형성 시스템의 주요부를 나타내는 블럭도, (B)는 도 1(A) 중의 노광 장치(100)의 개략 구성을 나타내는 도면이다.
도 2(A)는 실시형태의 일례에서의 가공 대상의 디바이스층의 회로 패턴의 일부를 나타내는 확대도, (B)는 도 2(A)의 회로 패턴에서의 복수의 홀 패턴의 배치를 나타내는 도면이다.
도 3은 실시형태의 일례의 패턴 형성 방법을 나타내는 플로우 차트이다.
도 4(A)는 웨이퍼의 디바이스층에 최초로 형성되는 제1 L&S 패턴의 일부를 나타내는 확대 평면도, (B)는 도 4(A)를 +Y 방향에서 본 측면도이다.
도 5(A)는 제1 레티클의 패턴의 일부를 나타내는 확대 평면도, (B), (C), (D), (E), (F)는 웨이퍼의 제2 마스크층에 제2 L&S 패턴이 형성되기까지의 각 공정에서의 웨이퍼를 나타내는 확대 단면도, (G)는 웨이퍼에 형성된 제2 L&S 패턴을 나타내는 확대 평면도이다.
도 6(A)는 제2 레티클의 패턴의 일부를 나타내는 확대 평면도, (B)는 웨이퍼의 제2 마스크층 상에 하드마스크층으로부터 포토레지스트층까지가 형성된 상태를 나타내는 확대 단면도, (C)는 하드마스크층에 패턴이 형성된 상태를 나타내는 확대 단면도, (D)는 웨이퍼의 최상층에 스페이서층이 형성된 상태를 나타내는 확대 단면도이다.
도 7(A)는 스페이서층의 일부(측벽부)가 남겨진 상태를 나타내는 확대 단면도, (B)는 웨이퍼의 제3 L&S 패턴이 형성된 상태를 나타내는 확대 단면도, (C)는 제4 L&S 패턴용이 형성된 상태를 나타내는 확대 단면도, (D)는 또한 유기막으로부터 포토레지스트층이 형성된 웨이퍼를 나타내는 확대 단면도, (E)는 제3 및 제4 L&S 패턴을 나타내는 확대 평면도이다.
도 8(A)는 제3 레티클의 패턴의 상이 노광된 웨이퍼의 일부를 나타내는 확대 평면도, (B)는 유기막의 일부를 박리한 상태를 나타내는 확대 평면도, (C)는 제3 L&S 패턴의 일부를 제거한 상태를 나타내는 확대 단면도, (D)는 잔존하고 있던 유기막을 제거한 상태를 나타내는 확대 평면도이다.
도 9(A)는 또한 유기막으로부터 포토레지스트층이 형성된 웨이퍼에 제4 레티클의 패턴의 상이 노광된 상태를 나타내는 확대 평면도, (B)는 유기막의 일부를 박리한 상태를 나타내는 확대 평면도, (C)는 제4 L&S 패턴의 일부를 제거한 상태를 나타내는 확대 단면도, (D)는 잔존하고 있었던 유기막을 제거한 상태를 나타내는 확대 평면도이다.
도 10(A)는 도 9(D)의 제3 및 제4 L&S 패턴의 사이에 제1 마스크층의 재료를 충전한 상태를 나타내는 확대 평면도, (B)는 도 10(A)의 상태로부터 제3 및 제4 L&S 패턴을 제거한 상태를 나타내는 확대 평면도이다.
도 11(A)는 제1 마스크층의 패턴을 나타내는 확대 평면도, (B)는 제2 마스크층의 패턴을 나타내는 확대 평면도, (C)는 합성 마스크 패턴을 나타내는 확대 평면도, (D)는 웨이퍼의 제1 중간층을 에칭한 상태를 나타내는 확대 단면도, (E)는 웨이퍼의 디바이스층을 에칭한 상태를 나타내는 확대 단면도이다.
도 12는 전자 디바이스의 제조 공정의 일례를 나타내는 플로우차트이다.

본 발명의 바람직한 실시형태의 일례에 관하여 도 1∼도 11을 참조하여 설명한다. 우선, 본 실시형태에 있어서 반도체 소자 등의 전자 디바이스(마이크로 디바이스)의 회로 패턴을 형성하기 위해서 사용되는 패턴 형성 시스템의 일례에 관하여 설명한다.

도 1(A)는, 본 실시형태의 패턴 형성 시스템의 주요부를 나타내고, 도 1(B)는 도 1(A) 중의 스캐닝 스테퍼(스캐너)로 이루어지는 주사형의 노광 장치(투영 노광 장치)(100)의 개략 구성을 나타낸다. 도 1(A)에 있어서, 패턴 형성 시스템은, 노광 장치(100), 웨이퍼(기판)에 대한 포토레지스트(감광 재료)의 도포 및 현상을 행하는 코터·디벨로퍼(200), 박막 형성 장치(300), 웨이퍼에 대한 드라이 및 웨트의 에칭을 행하는 에칭 장치(400), 이들의 장치 사이에서 웨이퍼의 반송을 행하는 반송계(500),및 호스트 컴퓨터(도시되지 않음) 등을 포함하고 있다.

도 1(B)에 있어서, 노광 장치(100)는 조명계(10), 조명계(10)로부터의 노광용의 조명광(노광광)(IL)에 의해 조명되는 레티클(R)(마스크)을 유지하는 레티클 스테이지(RST), 레티클(R)로부터 사출된 조명광(IL)을 웨이퍼(W)(기판)의 표면에 투사하는 투영 광학계(PL)를 포함하는 투영 유닛(PU), 웨이퍼(W)를 유지하는 웨이퍼 스테이지(WST), 및 장치 전체의 동작을 통괄적으로 제어하는 컴퓨터로 이루어지는 주제어 장치(도시되지 않음) 등을 구비하고 있다. 이하, 도 1(B)에 있어서, 투영 광학계(PL)의 광축(AX)과 평행하게 Z축을 취하고, 이것에 직교하는 평면(거의 수평면) 내에서 레티클(R)과 웨이퍼(W)가 상대 주사되는 방향을 따라서 Y축을, Z축 및 Y축에 직교하는 방향을 따라서 X축을 취하며, X축, Y축, 및 Z축의 주위의 회전(경사) 방향을 각각 θx, θy, 및 θz 방향으로 하여 설명을 행한다.

조명계(10)는, 예컨대 미국 특허 출원 공개 제2003/025890호 명세서 등에 개시되는 바와 같이, 조명광(IL)을 발생하는 광원, 및 조명광(IL)에서 레티클(R)을 조명하는 조명 광학계를 포함한다. 조명광(IL)으로서는, 일례로서 ArF 엑시머레이저광(파장 193 nm)이 이용되고 있다. 또, 조명광(IL)으로서는, KrF 엑시머레이저광(파장 248 nm), YAG 레이저 혹은 고체 레이저(반도체 레이저 등)의 고조파, 또는 수은 램프의 휘선(i선 등) 등도 사용할 수 있다.

조명 광학계는, 편광 제어 광학계, 광량 분포 형성 광학계(회절 광학 소자 또는 공간 광변조기 등), 광학 적분기(플라이 아이렌즈 또는 로드 적분기(내면 반사형 적분기) 등) 등을 포함하는 조도 균일화 광학계, 및 레티클 블라인드(가변 시야 조리개) 등(모두 도시하지 않음)을 갖는다. 조명계(10)는 레티클 블라인드로 규정된 레티클(R)의 패턴면(하면)의 X 방향으로 가늘고 긴 슬릿형의 조명 영역 IAR을, 2극 조명, 4극 조명, 윤대(輪帶) 조명, 코히어런스 팩터(σ 값)가 작은 조명, 또는 통상 조명 등의 조명 조건에서, 소정의 편광 상태의 조명광(IL)에 의해 거의 균일한 조도 분포로 조명한다.

또한, 레티클(R)을 진공 흡착 등에 의해 유지하는 레티클 스테이지(RST)는, 레티클 베이스(도시하지 않음)의 XY 평면에 평행한 상면에, Y 방향으로 일정 속도로 이동 가능하게, 그리고 X 방향, Y 방향의 위치, 및 θz 방향의 회전각이 조정 가능하게 적재되어 있다. 레티클 스테이지(RST)의 위치 정보는, 복수축의 레이저 간섭계를 포함하는 레티클 간섭계(18)에 의해, 이동 거울(14)(또는 스테이지의 경면 가공된 측면)을 통해 예컨대 0.5∼0.1 nm 정도의 분해능으로 항상 검출된다. 레티클 간섭계(18)의 계측값에 기초하여 리니어 모터 등을 포함하는 레티클 스테이지 구동계(도시하지 않음)를 제어함으로써 레티클 스테이지(RST)의 위치 및 속도가 제어된다.

또한, 레티클 스테이지(RST)의 아래쪽에 배치된 투영 유닛(PU)은, 경통(24)과, 해당 경통(24) 내에 소정의 위치 관계로 유지된 복수의 광학 소자를 갖는 투영 광학계(PL)를 포함한다. 투영 광학계(PL)는, 예컨대 양측 텔리센트릭으로 소정의 투영 배율 β(예컨대 1/4배, 1/5배 등의 축소 배율)를 갖는다. 레티클(R)을 통과한 조명광(IL)에 의해, 투영 광학계(PL)를 통해 레티클(R)의 조명 영역 IAR 내의 회로 패턴의 상이, 웨이퍼(W)의 하나의 샷 영역 내의 노광 영역 IA(조명 영역 IAR과 공역인 영역)에 형성된다. 본 실시형태의 기판으로서의 웨이퍼(W)는, 예컨대 실리콘(또는 SOI(silicon on insulator) 등이라도 좋음)으로 이루어지는 직경이 200 mm, 300 mm, 또는 450 mm 정도인 원판형상의 기재의 표면에 패턴 형성용의 박막(산화막, 금속막, 폴리실리콘막 등)을 형성한 것을 포함한다. 또한, 노광 대상의 웨이퍼(W)의 표면에는, 포토레지스트(감광 재료)가 소정의 두께(예컨대 수 10 nm∼200 nm 정도)로 도포된다.

또한, 노광 장치(100)는, 액침법을 적용한 노광을 행하기 위해서, 투영 광학계(PL)을 구성하는 가장 상면측(웨이퍼(W)측)의 광학 소자인 선단 렌즈(26)를 유지하는 경통(24)의 하단부 주위를 둘러싸도록 선단 렌즈(26)와 웨이퍼(W)와의 사이에 액체(Lq)를 공급하기 위한 국소 액침 장치(30)의 일부를 구성하는 노즐 유닛(32)이 설치되어 있다. 노즐 유닛(32)의 액체(Lq)의 공급구는, 공급 유로 및 공급관(34A)을 통해 액체 공급 장치(도시하지 않음)에 접속되어 있다. 노즐 유닛(32)의 액체(Lq)의 회수구는, 회수 유로 및 회수관(34B)을 통해 액체 회수 장치(도시하지 않음)에 접속되어 있다. 국소 액침 장치(30)의 상세한 구성은, 예컨대 미국 특허 출원 공개 제2007/242247호 명세서 등에 개시되어 있다.

또한, 웨이퍼 스테이지(WST)는, 베이스반(12)의 XY 평면에 평행한 상면(12a)에, X 방향, Y 방향으로 이동 가능하게 적재되어 있다. 웨이퍼 스테이지(WST)는, 스테이지 본체(20), 스테이지 본체(20)의 상면에 탑재된 웨이퍼 테이블 WTB, 및 스테이지 본체(20) 내에 설치되어, 스테이지 본체(20)에 대한 웨이퍼 테이블 WTB(웨이퍼(W))의 Z 방향의 위치(Z 위치) 및 θx 방향, θy 방향의 틸트각을 상대적으로 구동하는 Z·레벨링 기구를 구비하고 있다. 웨이퍼 테이블 WTB에는, 웨이퍼(W)를 진공 흡착 등에 의해 거의 XY 평면에 평행한 흡착면 상에 유지하는 웨이퍼 홀더(도시하지 않음)가 설치되어 있다. 웨이퍼 테이블 WTB의 상면의 웨이퍼 홀더(웨이퍼(W))의 주위에는, 웨이퍼(W)의 표면(웨이퍼면)과 거의 동일면이 되는, 액체(Lq)에 대하여 발액화 처리된 표면을 갖는 평판형상의 플레이트(발액판)(28)가 설치되어 있다.

또한, 예컨대 미국 특허 제5,448,332호 명세서 등에 개시되는 것과 동일한 구성으로, 웨이퍼면의 복수의 계측점의 Z 위치를 계측하는 사입사 방식의 오토포커스 센서(도시하지 않음)가 설치되어 있다. 노광 중에, 이 오토포커스 센서의 계측값에 기초하여, 웨이퍼면이 투영 광학계(PL)의 상면에 집점되도록 웨이퍼 스테이지(WST)의 Z·레벨링 기구가 구동된다.

또한, 웨이퍼 테이블 WTB의 Y 방향 및 X 방향의 단면에는, 각각 경면 가공에 의해 반사면이 형성되어 있다. 웨이퍼 간섭계(16)를 구성하는 복수축의 레이저 간섭계로부터 그 반사면(이동 거울이라도 좋음)에 각각 간섭계 빔을 투사함으로써, 웨이퍼 스테이지(WST)의 위치 정보(적어도 X 방향, Y 방향의 위치, 및 θz 방향의 회전각을 포함함)가 예컨대 0.5∼0.1 nm 정도의 분해능으로 계측되어 있다. 이 계측값에 기초하여 리니어 모터 등을 포함하는 웨이퍼 스테이지 구동계(도시하지 않음)를 제어함으로써, 웨이퍼 스테이지(WST)의 위치 및 속도가 제어된다. 또, 웨이퍼 스테이지(WST)의 위치 정보는, 회절 격자형상의 스케일과 검출 헤드를 갖는 인코더 방식의 검출 장치로 계측해도 좋다.

또한, 노광 장치(100)는, 웨이퍼(W)의 소정의 얼라이먼트 마크의 위치를 계측하는 웨이퍼 얼라이먼트계 AL, 및 레티클(R)의 얼라이먼트 마크의 투영 광학계(PL)에 의한 상의 위치를 계측하기 위해서, 웨이퍼 스테이지(WST)에 내장된 공간상 계측계(도시하지 않음)를 구비하고 있다. 이들의 공간상 계측계(레티클 얼라이먼트계) 및 웨이퍼 얼라이먼트계 AL을 이용하여, 레티클(R)과 웨이퍼(W)의 각 샷 영역과의 얼라이먼트가 행해진다.

웨이퍼(W)의 노광시에는, 웨이퍼 스테이지(WST)를 X 방향, Y 방향으로 이동(스텝 이동)함으로써, 웨이퍼(W)의 노광 대상의 샷 영역이 노광 영역 IA의 바로 앞으로 이동한다. 또한, 국소 액침 장치(30)로부터 투영 광학계(PL)와 웨이퍼(W)와의 사이에 액체(Lq)가 공급된다. 그리고, 레티클(R)의 패턴의 일부의 투영 광학계(PL) 에 의한 상을 웨이퍼(W)의 하나의 샷 영역에 투영하면서, 레티클 스테이지(RST) 및 웨이퍼 스테이지(WST)를 통해 레티클(R) 및 웨이퍼(W)를 Y 방향으로 동기하여 이동함으로써, 해당 샷 영역에 레티클(R)의 패턴의 상이 주사 노광된다. 그 스텝 이동과 주사 노광을 반복함에 따라, 스텝·앤드·스캔 방식 및 액침 방식으로, 웨이퍼(W)의 각 샷 영역에 각각 레티클(R)의 패턴의 상이 노광된다.

다음으로, 본 실시형태에서 제조 대상으로 하는 회로 패턴은, 일례로서, 도 2(A)의 부분 확대도에서 나타낸 바와 같이, 반도체 소자로서의 SRAM(Static RAM)의 게이트셀용의 회로 패턴(70)이다. 또, 이하에서는, 라인·앤드·스페이스 패턴을 L&S 패턴이라고도 부른다. 회로 패턴(70)은 웨이퍼의 기재(36)의 표면에 있어, 선폭 d/2의 라인 패턴(72) 및 폭 d/2의 스페이스부(73)를 주기 방향인 X 방향으로 피치(주기) d로 배열하여 구성되는 제1 L&S 패턴(71)에 있어서, 복수의 라인 패턴(72)으로부터 X 방향으로 직교하는 Y 방향(라인 패턴(72)의 길이 방향)에 각각 폭 e의 부분을 제거하여 복수열 75A, 75B, 75C, 75D의 홀 패턴(74, 74A, 74C)(비주기적인 부분)을 형성한 것이다. 도 2(B)는, 도 2(A) 중의 복수의 홀 패턴(74, 74A, 74C)의 배열을 나타낸다. 일례로서, 홀 패턴(74)은, 1개의 라인 패턴(72) 상에 형성된 X 방향의 폭이 d의 가장 작은 패턴이며, 홀 패턴(74A)은 인접하는 복수개(여기서는 2개)의 라인 패턴(72) 상에 형성된 X 방향의 폭이 2d인 패턴이며, 홀 패턴(74C)은 인접하는 5개의 라인 패턴(72) 상에 형성된 X 방향으로 가늘고 긴 패턴이다.

동일한 라인 패턴(72)을 따라서 배열된 2개의 홀 패턴(74)의 Y 방향의 주기는 f(간격은 (f-e))이며, X 방향으로 배열된 2개의 홀 패턴(74)(또는 74, 74A 등)의 X 방향의 간격은 (m+1)d(m=0, 1, 2, …)이다. 따라서, 복수의 홀 패턴(74, 74A, 74C)의 배열은 지그재그 격자형상 또는 체크 격자형상의 불규칙한 부분을 포함하고 있다. 또한, 일례로서 주기 f는 폭 e의 2배로부터 수배 정도이며, 근접하는 2개의 홀 패턴(74, 74A, 72C)의 X 방향 및 Y 방향의 최소의 간격은 각각 d 및 (f-e)이다. 또, 홀 패턴(74, 74A, 74C)의 형상 및 배치는 임의이다. 도 2(A)의 X축 및 Y축의 방향은, 도 2(A)의 회로 패턴(70)이 형성되는 웨이퍼(W)를 도 1(B)의 노광 장치(100)의 웨이퍼 스테이지(WST)에 적재한 경우의, 노광 장치(100)에서의 X축 및 Y축의 방향으로 평행이다.

본 실시형태에서는, 일례로서, 라인 패턴(72)의 X 방향의 선폭(d/2)보다도 홀 패턴(74)의 폭 e 쪽이 길다(폭 e는 예컨대 d/2∼d 정도). 구체적으로 예컨대 선폭(d/2)이 10∼13 nm 정도라고 하면, 폭 e는 예컨대 15∼20 nm 정도이다. 또한, 선폭(d/2) 및 폭 e는, 액침형의 노광 장치(100)의 해상 한계(주기적 패턴인 경우의 하프 피치)보다도 미세하다고 한다. 따라서, L&S 패턴(71)의 선폭(d/2)은, 노광 장치(100)의 해상 한계보다도 미세함과 함께, 회로 패턴(70)은 노광 장치(100)의 해상 한계보다도 미세한 간격으로 비주기적(반주기적)으로 배치된 폭 e의 복수의 홀 패턴(74, 74A, 74C)(비주기적인 부분)을 포함하는 패턴이기도 하다.

이 경우, L&S 패턴(71)(라인 패턴(72))의 X 방향의 위치, 및 각 홀 패턴(74) 등의 Y 방향의 위치는, 예컨대 L&S 패턴(71)을 형성할 때에 사용되는 얼라이먼트 마크(도시하지 않음)에 기초하여 설정(계측)된다. 일례로서, 선폭(d/2)은 노광 장치(100)의 해상 한계의 거의 1/4이라고 하면, 노광 장치(100)의 해상 한계는 거의 2d이다. 노광 장치(100)의 해상 한계가 예컨대 40∼60 nm 정도일 때, 이에 따라서 선폭(d/2)은 10∼15 nm 정도가 된다.

이하, 본 실시형태의 패턴 형성 시스템을 이용하여 회로 패턴(70)을 형성하기 위한 패턴 형성 방법의 일례에 관하여 도 3의 플로우 차트를 참조하여 설명한다. 본 실시형태에서는, 스페이서·더블 패터닝법(Spacer Double Patterning Process, Spacer transfer Process 또는 Sidewall transfer Process)을 실질적으로 2회 반복하는 4배 패턴 형성법(Quadruple Patterning Process)을 이용하여, 노광 장치(100)의 해상 한계보다도 미세한 패턴을 형성한다.

우선, 도 3의 스텝 102에 있어서, 박막 형성 장치(300)를 이용하여 도 4(B)에 나타낸 바와 같이, 웨이퍼(W)의 예컨대 실리콘으로 이루어지는 기재(36)의 평탄한 표면에, 예컨대 이산화하프늄(HfO₂)과 티타늄나이트라이드(TiN)의 박막으로 이루어지는 디바이스층(38)을 형성한다. 또, 디바이스층(38)의 바닥면(기재(36)의 표면)에는, 산화막 또는 질화막 등이 형성되어 있어도 좋다. 다음 스텝 104에 있어서, 디바이스층(38)에, 일례로서 상기의 4배 패턴 형성법을 이용하여, 도 4(A)에 나타낸 바와 같이, X 방향의 선폭 d/2으로 Y 방향으로 신장한 복수의 라인 패턴(38A)을 X 방향으로 피치 d로 배열한 제1 L&S 패턴(71)을 형성한다. 라인 패턴(38A)은 도 2의 라인 패턴(72)에 대응하지만, 이 단계에서는 홀 패턴(74)은 형성되어 있지 않다. 또, 4배 패턴 형성법은, 후술의 스페이서·더블 패터닝법(이하, 2배 패턴 형성법이라고도 함)을 2회 반복하는 것이다(상세 후술). 또한, L&S 패턴(71)은, 노광 장치(100)를 이용하지 않고, 예컨대 각각 온/오프가 가능하고 미소량의 편향이 가능한 미소한 도트 패턴을 묘화 가능한 다수의 전자빔에 대하여 노광 대상의 기판을 이동하면서, 이 기판 표면에 임의의 미세한 회로 패턴을 노광 가능한 전자빔 노광 장치를 이용하여 형성해도 좋다. 이 경우에는, L&S 패턴(71)의 라인 패턴(38A)의 선폭(d/2)은, 노광 장치(100)의 해상 한계(하프 피치)의 1/4보다도 미세하게 하는 것이 가능하다.

다음 스텝 106에 있어서, 디바이스층(38)을 덮도록, 예컨대 테트라에틸오르토규산(Tetra Ethyl Ortho Silicate: TEOS)으로 이루어지는 제1 중간층(40)(디바이스층(38)의 보호막)을 형성한다(도 4(B) 참조). 또, TEOS막의 대신에 산화규소(SiO₂) 등도 사용 가능하다. 또한, 도 5(B)에 나타낸 바와 같이, 제1 중간층(40) 상에 예컨대 탄소를 포함하는 재료(유기계 재료)로 이루어지는 제2 마스크층(42)을 형성한다. 그 유기계 재료로서는, 예컨대 ACL(Amorphous Carbon Layer)을 사용할 수 있다.

다음의 스텝 108에 있어서 제2 마스크층(42)에, 2배 패턴 형성법을 이용하여, 도 5(G)의 확대 평면도에 나타낸 바와 같이, Y 방향의 선폭(f-e)으로 X 방향으로 신장한 복수의 라인 패턴(42A)을 Y 방향으로 피치 f로 배열하여 이루어지는 제2 L&S 패턴(43)을 형성한다. 후술과 같이 제2 L&S 패턴(43)의 스페이스부(42B)에 의해, 최종적으로 형성되는 도 2(A)의 홀 패턴(74) 등의 ±Y 방향의 에지부(폭 e)가 규정되기 때문에, 스페이스부(42B)의 Y 방향의 폭은 e(홀 패턴(74) 등의 폭과 동일함)이다. 또한, 웨이퍼(W)의 각 샷 영역에 형성되는 회로 패턴은, 도 2(A) 또는 도 5(G)의 패턴과 동일한 크기인 부분을 X 방향 및 Y 방향으로 주기적으로 반복한 패턴이다. 또한, 후술의 도 5(B)∼(F) 등의 Y축을 따른 확대 단면도는, 도 2(A) 또는 도 5(G)에 나타내는 부분의 정면도에 대응하고, 후술의 도 6(B)∼(D) 등의 X축을 따른 확대 단면도는, 도 2(A) 또는 도 5(G)에 나타내는 부분을 + Y 방향에서 본 측면도에 대응하고 있다.

본 실시형태의 스텝 108의 동작(2배 패턴 형성법)은, 스텝 130∼146으로 나뉘어 있다. 즉, 스텝 130에 있어서, 도 5(B)에 나타낸 바와 같이, 박막 형성 장치(300)를 이용하여 웨이퍼(W)의 제2 마스크층(42)의 표면에 제2 중간층(44A)을 형성하고, 코터·디벨로퍼(200)에 있어서, 그 중간층(44A)의 표면에 예컨대 포지티브형의 포토레지스트층(46A)을 도포한다. 또, 제2 중간층(44A)으로서는, 반사 방지막인 BARC(Bottom Anti-Reflection Coating)를 사용해도 좋다. 그리고, 스텝 132에 있어서, 웨이퍼(W)를 도 1(B)의 액침형의 노광 장치(100)의 웨이퍼 스테이지(WST)에 적재한다. 노광 장치(100)의 레티클(레티클(R1)로 함)의 패턴은, 도 5(A)의 확대도에서 나타낸 바와 같이, 선폭이 f/β(β는 투영 배율)인 차광막으로 이루어지는 라인 패턴 R1a를 Y 방향으로 피치 2f/β로 배열한 L&S 패턴이다. 그리고, 노광 장치(100)에서 웨이퍼(W)의 각 샷 영역에 레티클(R1)의 패턴의 상 47Y(Y 방향으로피치 2f인 상)을 노광한다. 상 47Y의 선폭(하프 피치)은 f(거의 해상 한계의 1배∼2배 정도)이기 때문에, 상 47Y은 노광 장치(100)에 의해 고정밀도로 투영 가능하다. 이때, 웨이퍼(W)의 디바이스층(38)에 있는 얼라이먼트 마크(도시하지 않음) 및 레티클(R1)의 얼라이먼트 마크(도시하지 않음)를 이용하여, 상 47Y의 X 방향 및 Y 방향의 위치 결정이 행해지고 있다.

다음 스텝 134에 있어서, 코터·디벨로퍼(200)로 웨이퍼(W)의 포토레지스트층(46A)을 현상하고, 현상으로 형성된 각 레지스트 패턴(RP1)(도 5(B) 참조)의 슬리밍을 행하여 선폭이 (f-e)인 레지스트 패턴(RP2)을 형성한다. 또, 슬리밍을 행하는 대신에, 노광시에, 1피치분의 상 47Y 중에서 노광량이 감광 레벨 이하가 되는 부분(미노광 부분)의 Y 방향의 폭이 (f-e)로 되도록 설정해 두어도 좋다. 그 후, 에칭 장치(400)에서 웨이퍼(W)의 제2 중간층(44A), 제2 마스크층(42)의 에칭을 행하고, 레지스트 박리 등을 행함으로써 선폭(f-e)의 제2 마스크층의 라인 패턴(42A)을 Y 방향으로 피치 2f로 배열한 L&S 패턴이 형성된다(도 5(C) 참조). 이 L&S 패턴 상에 제1 스페이서층(48A)이 퇴적된다(도 5(D) 참조).

다음 스텝 136에 있어서, 에칭 장치(400)에 있어서 웨이퍼(W)의 스페이서층(48A)에 대하여 표면에 수직인 방향으로 이방성 에칭을 행한 후, 제2 마스크층의 라인 패턴(42A)를 제거한다. 이에 따라, 도 5(E)에 나타낸 바와 같이, 제1 중간층(40)의 표면에 선폭 e의 복수의 스페이서부(사이드월부)(48ASa)를 Y 방향으로 피치 f로 배열한 L&S 패턴이 형성된다. 이와 같이 하여 최초의 피치 2f를 1/2로 한 L&S 패턴이 형성된다. 스텝 134, 136의 동작은 2배 패턴 형성법 중의 피치 분할법이기도 하다. 상기의 스텝 104에서는, 도 5(E)의 위에 다시 스페이서층을 퇴적하여 그 2배 패턴 형성법을 반복하여 실행함으로써, 4배 패턴 형성법으로 피치가 최초의 패턴의 피치의 1/4인 패턴이 형성되게 된다.

그리고, 스텝 138에서 도 5(E)의 L&S 패턴을 덮도록 별도의 제2 마스크층의 재료를 퇴적한 후, 스페이서부(48ASa)가 나타나도록 CMP(Chemical Mechanical Polishing)를 행하고, 스텝 140에서 스페이서부(48ASa)를 에칭에 의해 제거한다. 이에 따라, 도 5(F)에 나타낸 바와 같이, 제1 중간층(40)의 표면에 제2 마스크층의 선폭(f-e)의 라인 패턴(42A)을 폭 e의 스페이스부(42B)를 사이에 끼워 피치 f에서 Y 방향으로 배치한 제2 L&S 패턴(43)이 형성된다. 그 후, 스텝 146에서, 제2 L&S 패턴(43)의 스페이스부(42B)에 예컨대 실리콘(Si) 또는 폴리실리콘(하드마스크층(50)과 동일한 재료)을 충전한다. 또, 스텝 104를 노광 장치(100)를 이용하여 실행하는 경우에는, X 방향으로 선폭 4d/β로 피치 8d/β의 L&S 패턴이 형성된 레티클을 이용하여, 스텝 130∼136과 동일한 동작이 2회 실행된다.

스텝 108에 계속되는 스텝 110에 있어서, 스텝 108에서 형성된 제2 L&S 패턴(43)(제2 마스크층(42))을 덮도록, 예컨대 실리콘(Si) 또는 폴리실리콘으로 이루어지는 하드마스크층(50)이 형성된다(도 6(B) 참조). 그 후, 스텝 112에 있어서, 하드마스크층(50) 상에 유기계 재료로 이루어지는 중간층(51), 제3 중간층(44B)(예컨대 BARC라도 좋음) 및 포토레지스트층(46B)을 형성한다. 그리고, 웨이퍼(W)를 노광 장치(100)의 웨이퍼 스테이지(WST)에 적재한다. 노광 장치(100)의 레티클 스테이지(RST)에는 레티클(R1)의 대신에 제2 레티클(R2)이 로드되어 있다. 레티클(R2)의 패턴은, 도 6(A)의 확대도에서 나타낸 바와 같이, 선폭이 2d/β(β는 투영 배율)인 차광막으로 이루어지는 라인 패턴(R2a)을 X 방향으로 피치 4d/β로 배열한 L&S 패턴이다. 그리고, 레티클(R2)의 얼라이먼트 마크(도시하지 않음)를 이용하여 레티클(R2)의 얼라이먼트를 행한 후, 노광 장치(100)로 웨이퍼(W)의 각 샷 영역에 레티클(R2)의 패턴의 상 47X(X 방향으로 피치 4d의 상)을 노광한다. 상 47Y의 선폭(하프 피치)은 거의 해상 한계이기 때문에, 상 47Y는 노광 장치(100)에 의해 고정밀도로 결상 가능하다. 노광 후의 웨이퍼(W)는 현상된다.

그리고, 스텝 114에 있어서, 웨이퍼(W)의 선폭 4d의 레지스트 패턴(RP3)을 슬리밍하여 얻어지는 선폭 d의 레지스트 패턴(RP3)을 마스크로 하여 제3 중간층(44B) 및 중간층(51)을 에칭한다. 또, 슬리밍 대신에 레지스트의 감광 레벨에 따라서 노광량을 제어하여 레지스트 패턴의 선폭을 d에 맞춰도 좋다. 또한, 레지스트패턴 및 제3 중간층(44B)을 박리함으로써, 중간층(51)의 X 방향의 선폭 d의 라인 패턴(51A)을 X 방향으로 피치 4d로 배열한 L&S 패턴이 형성된다(도 6(C) 참조). 이 위에 제3 스페이서층으로서의 질화규소(SiN)로 이루어지는 제3 L&S 패턴용의 박막(52)을 퇴적하고, 잔존하는 박막(52)의 두께가 라인 패턴(51A)과 동일한 두께가 되도록 박막(52)의 에칭을 행한다(도 7(A) 참조). 그리고, 라인 패턴(51A)을 제거함으로써, X 방향으로 선폭 d의 박막(52)의 라인 패턴(52A)(여기서는 Y 방향으로 신장한 라인 패턴)을 X 방향으로 피치 2d로 배열한 L&S 패턴이 형성된다(도 7(B) 참조).

다음 스텝 116에 있어서, 라인 패턴(52A)을 덮도록 이산화규소(SiO₂)로 이루어지는 제4 L&S 패턴용의 스페이서층으로서의 박막(54)을 퇴적하고, 박막(54)의 표면이 라인 패턴(52A)의 표면과 동일한 높이가 되도록 CMP를 행한다. 이 결과, 도 7(C)에 나타낸 바와 같이, 라인 패턴(52A)의 X 방향의 사이의 스페이스부를 매립하도록, 박막(54)의 라인 패턴(54A)이 퇴적되어 남겨진다. 이하에서는, 복수의 라인 패턴(52A)을 X 방향으로 피치 2d로 배열한 패턴을 제3 L&S 패턴(53)이라고 하고, 복수의 라인 패턴(54A)을 X 방향으로 피치 2d로 배열한 패턴을 제4 L&S 패턴(55)이라고 부르는 것으로 한다(도 7(E) 참조). 이와 같이 제3 L&S 패턴(53)은, 실질적으로 2배 패턴 형성법(더블 패터닝법)으로 형성되어 있다.

이 제3 L-S 패턴(53)의 X 방향의 위치 결정 정밀도(얼라이먼트 정밀도) δX는, 실질적으로 도 6(A)의 제2 레티클(R2)의 상의 위치 결정 정밀도이며, 그 위치 결정 정밀도 δX(도 7(B) 참조)는, 도 2(A)의 제1 L&S 패턴(71)에 대하여 ±d/4 정도 이하이면 좋기 때문에, 위치 결정은 용이하다. 또한, 본 실시형태에서는, 제3 L&S 패턴(53)의 라인 패턴(52A)은 질화규소, 제4 L&S 패턴(55)의 라인 패턴(54A)은 이산화규소이며, 라인 패턴(52A 및 54A)은 서로 에칭 특성이 상이하다.

다음 스텝 118에 있어서, 웨이퍼(W)의 제3, 제4 L&S 패턴(53, 55)을 덮도록 도 7(D)에 나타낸 바와 같이, 예컨대 ACL(Amorphous Carbon Layer)과 같은 탄소를 포함하는 재료로 이루어지는 유기막(58), BARC(Bottom Anti-Reflection Coating)막(60A), 및 예컨대 포지티브형의 포토레지스트층(46C)을 형성한다. 또한, 웨이퍼(W)를 노광 장치(100)에 반송하고, 도 8(A)의 사선부가 실시된 부분을 차광부로 하는 제3 레티클의 패턴의 상(R3P)을 웨이퍼(W)에 노광한다. 상(R3P)은, 제3 L&S 패턴(53)(라인 패턴(52A)) 중에서 남겨 두는 부분을 덮는 형상이면 좋다. 이 때문에, 상(R3P)의 해상도는 X 방향이 거의 2d(하프 피치)이고 Y 방향이 거의 3e(하프 피치) 정도이면 좋고, 노광 장치(EX)에서 고정밀도로 노광할 수 있다. 또한, 상(R3P)의 X 방향 및 Y 방향의 얼라이먼트 정밀도는 각각 ±d/2 및 ±e/2 이하이면 좋고, 노광시의 얼라이먼트는 용이하다. 또한, 도 7(E) 및 도 8(A)∼(D) 등 중에는, 도 2(B)의 홀 패턴(74, 74A, 74C)의 위치를 점선으로 나타내고 있다.

그 후, 노광 후의 웨이퍼(W)를 코터·디벨로퍼(200)로 현상하고, 남겨진 레지스트 패턴을 마스크로 하여 BARC 막(60A)을 에칭하며, 또한 유기막(58)을 에칭하여 BARC 막(60A) 등을 제거함으로써, 도 8(B)에 나타낸 바와 같이, 상(R3P)에 대응하는 부분에 유기막(58)의 패턴인 보호 패턴(58A)이 남겨진다. 이때, 보호 패턴(58A) 이외의 부분에서 제3 L&S 패턴의 라인 패턴(52A) 및 제4 L&S 패턴의 라인 패턴(54A)이 노출된다.

또한, 제3 L&S 패턴(53)(SiN으로 이루어지는 라인 패턴(52A))만을 에칭하여, 제4 L&S 패턴(55)(SiO₂으로 이루어지는 라인 패턴(54A)), 유기막부(58) 및 하드마스크층(50)은 에칭하지 않는 에칭액(또는 플라즈마 에칭상)을 이용하여, 보호 패턴(58A)을 마스크로 하여 제3 L&S 패턴(53)(라인 패턴(52A))만을 에칭한다. 예컨대 플라즈마 에칭을 이용하는 경우, SiN으로 이루어지는 라인 패턴(52A)만을 에칭하는 에칭 가스로서, 6불화가스(CF₆)를 헬륨(He) 가스로 희석한 것을 사용할 수 있다. 이에 따라, 도 8(C)에 나타낸 바와 같이, 제3 L&S 패턴(53)의 일부가 제거되고 라인 패턴(52A) 중 보호 패턴(58A)의 바닥부에 있는 부분 패턴(52A1)이 남겨진다. 그 후, 보호 패턴(58A)을 에칭에 의해 제거함으로써 도 8(D)에 나타낸 바와 같이, 부분 패턴(52A1)이 노출된다.

다음의 스텝 120에 있어서, 도 8(D)의 웨이퍼(W)의 표면을 덮도록, 도 9(A)에 나타낸 바와 같이, 예컨대 ACL과 같은 탄소를 포함하는 재료로 이루어지는 유기막(59), BARC 막(60B), 및 예컨대 포지티브형의 포토레지스트층(46D)을 형성한다. 또한, 웨이퍼(W)를 노광 장치(100)에 반송하고, 도 9(A)의 사선부가 실시된 부분을 차광부로 하는 제4 레티클의 패턴의 상(R4P)을 웨이퍼(W)에 노광한다. 상(R4P)은, 제4 L&S 패턴(55)(라인 패턴(54A)) 중에서 남겨 두는 부분을 덮는 형상이면 좋다. 이 때문에, 상(R4P)의 해상도는 X 방향이 거의 2d(하프 피치)이고 Y 방향이 거의 3e(하프 피치) 정도이면 좋고, 노광 장치(EX)에서 고정밀도로 노광할 수 있다. 또한, 상(R4P)의 X 방향 및 Y 방향의 얼라이먼트 정밀도는 각각 ±d/2 및 ±e/2 이하이면 좋고, 노광시의 얼라이먼트는 용이하다.

그 후, 노광 후의 웨이퍼(W)를 코터·디벨로퍼(200)로 현상하고, 남겨진 레지스트 패턴을 마스크로 하여 BARC 막(60B)을 에칭하며, 또한 유기막(59)을 에칭하여 BARC 막(60B) 등을 제거함으로써, 도 9(B)에 나타낸 바와 같이, 상(R4P)에 대응하는 부분에 유기막(59)의 패턴인 보호 패턴(59A)이 남겨진다. 이때, 보호 패턴(59A) 이외의 부분에서 부분 패턴(52A1)(라인 패턴(52A)의 일부) 및 제4 L&S 패턴의 라인 패턴(54A)이 노출된다.

또한, 유기막(59), 부분 패턴(52A1)(SiN으로 이루어지는 라인 패턴(52A)) 및 하드마스크층(50)을 에칭하지 않고, 제4 L&S 패턴(55)(SiO₂으로 이루어지는 라인 패턴(54A))만을 에칭하는 에칭액(또는 플라즈마 에칭상)을 이용하여, 보호 패턴(59A)을 마스크로 하여 제4 L&S 패턴(55)(라인 패턴(54A))만을 에칭한다. 예컨대 플라즈마 에칭을 이용하는 경우, SiO₂로 이루어지는 라인 패턴(54A)만을 에칭하는 에칭 가스로서, 3불화메탄(CHF₃), 또는 4불화탄소(CF₄) 등의 C-F계 가스(불소계 가스)를 아르곤(Ar) 가스로 희석한 것을 사용할 수 있다. 이에 따라, 도 9(C)에 나타낸 바와 같이, 라인 패턴(54A)의 일부가 제거된다. 그 후, 보호 패턴(59A)을 제거한다. 이때, 도 9(D)에 나타낸 바와 같이, 라인 패턴(54A) 중 보호 패턴(59A)의 바닥면에 있던 부분 패턴(54A1)만이 남겨진다. 도 9(D)부터 알 수 있듯이, 남겨진 부분 패턴(52A1 및 54A1)은, 홀 패턴(74) 등의 X 방향의 에지부의 위치를 규정하고 있다.

다음 스텝 122에 있어서, 도 10(A)에 나타낸 바와 같이, 웨이퍼(W)의 하드마스크층(50) 상의 부분 패턴(52A1, 54A1) 사이에 제2 마스크층(42)과 동일한 유기계 재료로 이루어지는 제1 마스크층의 재료(56)를 충전하고, 그 표면을 CMP에 의해 평탄화한다. 그리고, 스텝 124에 있어서, 도 10(B)에 나타낸 바와 같이, 웨이퍼(W)의 부분 패턴(52A1)(제3 L&S 패턴(53)), 부분 패턴(54A1)(제4 L&S 패턴(55)) 및 하드마스크층(50)(제2 L&S 패턴(43)의 라인부(42B)의 재료를 포함하고, 이들 중, 부분 패턴(52A1, 54A1)의 바닥부에 있던 부분)를 순차 에칭에 의해 제거한다. 이에 따라서, 제1 마스크층의 재료(56) 중에서, 부분 패턴(52A1, 54A1)이 있었던 부분이 각각 홀 패턴(74) 등의 X 방향의 에지부의 위치를 규정하는 개구부(56a)가 된다. 이 결과, 디바이스층(38)의 위쪽에 제2 L&S 패턴(43)(제2 마스크층(42))과, 개구부(56a)가 설치된 재료(56)(제1 마스크층)가 중첩하도록 형성된 것이 된다.

이 경우, 개구부(56a)가 설치된 재료(56)는, 도 11(A)에 나타낸 바와 같이, 복수의 개구부(56a)의 부분에서 에칭이 가능한 제1 마스크 패턴(MP1)으로 간주할 수 있다. 또한, 제2 L&S 패턴(43)은, 도 11(B)에 나타낸 바와 같이, 라인 패턴(42A)의 사이의 스페이스부(42B)(개구부)에서 에칭이 가능한 제2 마스크 패턴(MP2)으로 간주할 수 있다. 다만, 실제로는, 마스크 패턴(MP2)의 스페이스부(42B) 중, 마스크 패턴(MP1)의 재료(56)가 남아 있는 부분의 바닥부에서는, 하드마스크층(50)의 재료가 남아 있다. 이 결과, 마스크 패턴(MP1 및 MP2)을 통해 하층의 재료를 에칭하는 경우, 마스크 패턴(MP1 및 MP2)은, 도 10(C)에 나타낸 바와 같이, 마스크 패턴(MP1)의 개구부(56a)와 마스크 패턴(MP2)의 개구부(스페이스부(42B))가 중복된 부분이 X 방향의 폭 d, 2d 등이고 Y 방향의 폭 e의 복수의 개구부 MP3a, MP3b, MP3c로 되어 있는 합성 마스크 패턴(MP3)으로서 작용한다. 합성 마스크 패턴(MP3)의 복수의 개구부 MP3a 등은 도 2(A)의 회로 패턴(70) 중의 복수의 홀 패턴(74) 등과 동일한 배열이다.

그리고, 스텝 126에 있어서, 도 11(D)에 나타낸 바와 같이, 제1 마스크층 및 제2 마스크층으로 이루어지는 합성 마스크 패턴(MP3)을 통해 제1 중간층(40)을 에칭하여, 제1 중간층(40)의 홀 패턴(74) 등에 대응하는 위치에 각각 개구(40a) 등을 형성한다. 또한, 스텝 128에 있어서, 제1 중간층(40)을 통해 디바이스층(38)의 라인 패턴(38A)(72)을 에칭함으로써, 도 11(E)에 나타낸 바와 같이, 각 라인 패턴(38A)에 비주기적인 배열로 홀 패턴(74) 등이 형성된 회로 패턴(70)이 형성된다.

이와 같이 본 실시형태에 따르면, 스텝 104, 108에서 4배 패턴 형성법 또는 2배 패턴 형성법을 이용하여 L&S 패턴(71 및 43)(제2 마스크층의 패턴)을 형성하고 있기 때문에, 노광 장치(100)의 해상 한계보다도 미세한 주기적인 패턴을, 노광 장치(100)를 이용하여 웨이퍼(W)에 고정밀도로 형성할 수 있다. 또한, 스텝 112∼116에서는, 실질적으로 2배 패턴 형성법을 이용하여 제3 L&S 패턴(53) 및 제4 L&S 패턴(55)(제1 마스크층의 패턴)을 형성하고 있기 때문에, 노광 장치(100)의 해상 한계보다도 미세한 선폭의 패턴을, 에지부가 인접하도록 고정밀도로 형성할 수 있다. 또한, 스텝 118, 120에서, 제3 L&S 패턴(53) 및 제4 L&S 패턴(55)의 에칭 특성의 차이를 이용하여, L&S 패턴(53, 55)의 일부를 순차 선택적으로 제거하고 있다. 따라서, 형성 대상의 노광 장치(100)의 해상 한계보다도 미세한 간격으로 불규칙하게 배열된 홀 패턴(74) 등에 대응하는 개구부(56a)를 형성하기 위한 패턴(부분 패턴(52A1, 54A1))을, 노광 장치(100)(리소그래피 공정)를 이용하여 형성할 수 있다. 따라서, 최종적으로 형성되는 합성 마스크 패턴(MP3)을 이용하여 제1 중간층(40) 및 디바이스층(38)을 에칭함으로써(스텝 126, 128), 노광 장치(100)의 해상 한계보다도 미세한 비주기적인 부분(홀 패턴(74))을 포함하는 회로 패턴(70)을 고정밀도로 형성할 수 있다.

본 실시형태의 효과 등은 이하와 같다.

본 실시형태의 노광 장치(100)를 포함하는 패턴 형성 시스템을 이용한 패턴 형성 방법은, 웨이퍼(W)(기판)에 X 방향으로 배열된 복수의 제1 라인 패턴(38A)(72)을 갖는 제1 L&S 패턴(71)(제1 패턴)을 형성하는 스텝 104와, 제1 L&S 패턴(71)을 덮도록 제1 중간층(40)(제1 층)을 형성하는 스텝 106과, 제1 중간층(40)(제1 층) 위의 제1 마스크층(제2 층)에, Y 방향(제1 방향)을 길이 방향으로 하는 복수의 라인 패턴(52A)과, Y 방향을 길이 방향으로 함과 함께 라인 패턴(52A)(제1 라인 패턴)과 에칭 특성이 상이한 복수의 라인 패턴(54A)(제2 라인 패턴)을, 적어도 한쪽의 에지부가 인접하도록 형성하는 스텝 112∼116과, 복수의 라인 패턴(52A)의 일부를 에칭에 의해 제거하는 스텝 118과, 복수의 라인 패턴(54A)의 일부를 에칭에 의해 제거하는 스텝 120과, 그 제1 마스크층의 라인 패턴(52A, 54A)이 빠져 있는 부분에 재료(56)(제1 마스크층의 재료)를 퇴적하는 스텝 122와, 재료(56)(제1 마스크층) 중의 부분 패턴(52A1, 54A1)을 제거하여 제1 마스크 패턴(MP1)을 형성하는 스텝 124와, 제1 마스크 패턴(MP1)을 통해 제1 중간층(40)을 가공하는 스텝 126을 갖는다.

본 실시형태에 따르면, 노광 장치(100)를 이용하여 형성한 레지스트 패턴(RP3)(또는 RP4)으로 이루어지는 라인 패턴에 기초하여, 미세한 선폭의 복수의 라인 패턴(52A)을 형성할 수 있고, 이 복수의 라인 패턴(52A)에 기초하여 복수의 라인 패턴(54A)을 형성할 수 있다. 또한, 라인 패턴(52A, 54A)의 에칭 특성의 차이를 이용하여, 라인 패턴(52A, 54A)의 일부를 순차 제거함으로써, 비주기적인 부분(개구부(56a)에 대응하는 부분)을 형성할 수 있다. 그리고, 그 비주기적인 부분을 개구부로 하는 제1 마스크 패턴(MP1)을 통해 제1 중간층(40)을 가공함으로써, 미세한 간격으로 비주기적으로 배열된 홀 패턴(74, 74A, 74C)을 고정밀도로 형성할 수 있다.

따라서, 노광 장치(100)의 해상 한계보다도 미세한 비주기적인 부분(홀 패턴(74, 74A, 74C))을 포함하는 회로 패턴(70)을, 노광 장치(100)에 의한 노광을 포함하는 리소그래피 공정을 이용하여 고정밀도로 형성할 수 있다.

또한, 스텝 102, 108 및 스텝 112∼116에서는, 실질적으로 4배 또는 2배 패턴 형성법을 이용하고 있기 때문에, 노광 장치(100)의 해상 한계보다도 미세한 주기적인 패턴을 고정밀도로 형성할 수 있다. 또, 형성하는 대상의 홀 패턴(74, 74A, 74C)의 크기 및 간격이 예컨대 노광 장치(100)의 해상 한계의 1/2이하보다도 큰 경우에는, 스텝 102, 108 및 스텝 112∼116에서는, 실질적으로 더블 패터닝법(예컨대 스페이서·더블 패터닝법)을 이용할 수 있다. 또한, 스페이서·더블 패터닝법의 대신에, 이중 노광법(Double Exposure Process), LELE(Litho-Etch-Litho-Etch)법, 또는 LPLE(Litho-Process-Litho-Etch)법 등에 의한 더블 패터닝법(피치 분할법)을 이용하는 것도 가능하다.

또, 상기의 실시형태에 있어서, SiN부(라인 패턴(52A))를 SiO₂부(라인 패턴(54A))에 대하여 선택적으로 드라이 에칭하기 위해서는, 예컨대 일본 특허 공개 평08-264510호 공보에 개시되는 것과 같이, 불소 라디컬과 수소 라디컬을 사용하는 케미컬 드라이 에칭을 채용해도 좋다.

또한, SiN부(라인 패턴(52A))와 SiO₂부(라인 패턴(54A))를 선택적으로 에칭하는 조건으로서, 예컨대 일본 특허 공개 평05-160077호 공보에 개시되어 있는 바와 같이, SiN(질화규소)의 드라이 에칭시에 에칭 가스로서 CHF₃, CF₄, Ar 및 산소(O₂)를 이용하여, SiO₂부(이산화규소)의 드라이 에칭시에 에칭 가스로서 CHF₃, CF₄,및 Ar를 이용해도 좋다.

또한, 예컨대 라인 패턴(52A)을 알루미늄 등의 금속막으로 형성하고, 라인 패턴(54A)을 SiN으로 형성하며, 라인 패턴(52A)의 에칭을 염소계 가스를 이용하여 행하고, 라인 패턴(54A)의 에칭을 상기의 불소계 가스를 이용하여 행하도록 해도 좋다.

또한, 상기의 실시형태에서는, 예컨대 4배 패턴 형성법에서 원인이 되는 L&S 패턴(레티클의 패턴의 상)으로부터 피치가 1/4인 L&S 패턴을 형성하고 있다. 그러나, 원인이 되는 패턴에 대하여 스페이서·더블 패터닝법을 k회(k는 3이상의 정수) 반복함에 따라, 그 원인인 패턴의 피치에 대하여 1/(2k)의 피치를 갖는 L&S 패턴(이것이 제1 L&S 패턴(71), 제2 L&S 패턴(43), 제3 L&S 패턴(53, 53A), 및/또는 제4 L&S 패턴(55, 55A)이 됨)을 형성하는 것도 가능하다. 이에 따라서, 노광 장치(100)의 해상 한계의 1/4보다도 미세한 주기적 및 비주기적인 구조를 갖는 회로 패턴을 형성 가능하다.

또한, 상기의 각 실시형태에서는, 주기적인 패턴(제1 L&S 패턴(71))의 일부를 제거하고 있지만, 비주기적인 패턴의 일부를 제거하는 경우에도 상기의 실시형태의 패턴 형성 방법이 적용 가능하다. 또한, 주기적인 패턴 또는 비주기적인 패턴에 비주기적인 패턴을 부가하는 경우에도 상기의 패턴 형성 방법이 적용 가능하다.

또한, 상기의 각 실시형태에서는, 제1 및 제2 라인 패턴(제3 L&S 패턴(53) 및 제4 L&S 패턴(55))이 빠져 있는 부분에 제1 마스크 재료(56)를 충전하여 제1 마스크층을 형성했지만, 제1 및 제2 라인 패턴이 남겨져 있는 부분을 이용하여, 그 하층의 일부를 에칭해도 좋다.

또한, 상기의 각 실시형태에서는, 서로 에칭 특성이 상이한 제1 및 제2 라인 패턴(제3 L&S 패턴(53) 및 제4 L&S 패턴(55))을 이용했지만, 이들 제1 및 제2 라인 패턴의 한쪽만을 이용해도 좋다.

다음에, 상기의 각 실시형태의 패턴 형성 방법을 이용하여 SRAM 등의 반도체 디바이스(전자 디바이스)를 제조하는 경우, 반도체 디바이스는, 도 12에 나타낸 바와 같이, 반도체 디바이스의 기능·성능 설계를 행하는 스텝 221, 이 설계 스텝에 기초한 마스크(레티클)를 제작하는 스텝 222, 반도체 디바이스용의 기판(또는 웨이퍼의 기재)을 제조하는 스텝 223, 기판 처리 스텝 224, 디바이스 조립 스텝(다이싱 공정, 본딩 공정, 패키지 공정 등의 가공 프로세스를 포함함) 225, 및 검사 스텝 226 등을 거쳐 제조된다. 또한, 그 기판 처리 스텝 224는, 상기의 실시형태의 패턴 형성 방법(도 3의 스텝 102∼128)을 포함하고, 그 패턴 형성 방법은, 노광 장치에서 레티클의 패턴을 기판에 노광하는 공정, 노광한 기판을 현상하는 공정, 및 현상한 기판의 가열(큐어) 및 에칭을 행하는 공정 등을 포함하고 있다.

다시 말해서, 이 디바이스 제조 방법은, 기판 처리 스텝 224를 포함하고, 이 기판 처리 스텝 224는, 상기의 실시형태의 패턴 형성 방법을 이용하여 기판(웨이퍼(W)) 상에 홀 패턴(74, 74A, 74C)을 형성하는 공정을 포함하고 있다. 또한, 일례로서, 기판상에 형성되는 패턴은 주기적 패턴(제1 L&S 패턴(71))의 일부를 제거한 패턴이다.

이 디바이스의 제조 방법에 따르면, 노광 장치의 해상 한계보다도 미세한 비주기적인 부분을 포함하는 회로 패턴을 포함하는 반도체 디바이스를, 노광 장치를 이용하여 고정밀도로 제조할 수 있다.

또, 상기의 실시형태에서 제조 대상의 디바이스는, SRAM 이외의 DRAM, CPU, DSP 등의 임의의 반도체 디바이스가 가능하다. 또한, 반도체 디바이스 이외의 촬상 소자, MEMS(Micro electromechanical Systems) 등의 전자 디바이스(마이크로디바이스)를 제조할 때에도 상기의 실시형태의 패턴 형성 방법이 적용 가능하다.

또한, 상기의 실시형태에 있어서, 노광 장치로서는, 액침형이 아닌 드라이형의 노광 장치를 사용해도 좋다. 또한, 자외광을 노광광으로 하는 노광 장치 이외에, 노광광으로서 파장이 수 nm∼수 10 nm 정도의 EUV 광(Extreme Ultraviolet Light)을 이용하는 EUV 노광 장치, 또는 전자빔을 노광광으로 하는 전자빔 노광 장치 등을 이용해도 좋다.

또, 본 발명은 전술의 실시형태에 한정되지 않고, 본 발명의 요지를 일탈하지 않는 범위에서 여러 가지의 구성을 취할 수 있다.

R, R1, R2 : 레티클 W : 웨이퍼(기판)
MP3 : 합성 마스크 패턴 36 : 기재
38 : 디바이스층 38A : 라인 패턴
42A : 라인 패턴
43 : 제2 L&S 패턴(라인·앤드·스페이스 패턴)
50 : 하드 마스크층 52A : 라인 패턴
53 : 제3 L&S 패턴 54A : 라인 패턴
56 : 제1 마스크층의 재료 56a : 개구부
70 : 회로 패턴 71 : 제1 L&S 패턴
72 : 라인 패턴 74, 74A, 74C : 홀 패턴
100 : 노광 장치

Claims

패턴 형성 방법으로서,
제1 방향을 길이 방향으로 하는 복수의 제1 라인 패턴과, 상기 제1 방향을 길이 방향으로 하고 상기 제1 라인 패턴과 에칭 특성이 상이한 복수의 제2 라인 패턴을 적어도 한쪽의 에지부가 인접하도록 형성하는 단계와,
상기 제1 라인 패턴 및 상기 제2 라인 패턴 상에 개구부를 포함하는 마스크층을 형성하는 단계와,
상기 개구부를 통해서, 상기 복수의 제1 라인 패턴의 적어도 일부를 제1 에칭 매질을 이용하여 제거하는 단계와,
상기 제1 에칭 매질을 이용하여 상기 제1 라인 패턴의 적어도 일부를 제거하는 상기 마스크층의 상기 개구부와 동일한 개구부를 통하여 상기 복수의 제2 라인 패턴 중 적어도 일부를 상기 제1 에칭 매질과 상이한 제2 에칭 매질을 이용하여 제거하는 단계
를 포함하는 것을 특징으로 하는 패턴 형성 방법.
제1항에 있어서, 상기 에칭에 의해 제거된 부분에 제2 마스크층을 형성하는 단계를 포함하는 것을 특징으로 하는 패턴 형성 방법.
제2항에 있어서, 상기 복수의 제1 및 제2 라인 패턴은 기판의 제1 층의 위에 형성되고,
상기 제2 마스크층을 통해 상기 제1 층을 가공하는 단계를 더 포함하는 것을 특징으로 하는 패턴 형성 방법.
패턴 형성 방법으로서,
기판의 제1 층 위의 제2 층에 제1 방향을 길이 방향으로 하는 복수의 제1 라인 패턴과, 상기 제1 방향을 길이 방향으로 하고 상기 제1 라인 패턴과 에칭 특성이 상이한 복수의 제2 라인 패턴을 적어도 한쪽의 에지부가 인접하도록 형성하는 단계와,
상기 제2 층 위의 제3 층에 개구부를 포함하는 제1 마스크층을 형성하는 단계와,
상기 개구부를 통하여 상기 복수의 제1 라인 패턴의 일부를 제1 에칭 매질을 이용하여 제거하는 단계와,
상기 제1 에칭 매질을 이용하여 상기 제1 라인 패턴의 일부를 제거하는 상기 마스크층의 개구부와 동일한 개구부를 통하여 상기 복수의 제2 라인 패턴의 일부를 상기 제1 에칭 매질과 상이한 제2 에칭 매질을 이용하여 제거하는 단계와,
상기 제2 층의 상기 제1 및 제2 라인 패턴이 빠져 있는 부분에 제1 마스크 재료를 퇴적하는 단계와,
상기 제2 층의 상기 제1 및 제2 라인 패턴을 제거하여 제2 마스크층을 형성하는 단계와,
상기 제2 마스크층을 통해 상기 제1 층을 가공하는 단계
를 포함하는 것을 특징으로 하는 패턴 형성 방법.
제4항에 있어서, 상기 복수의 제1 라인 패턴의 일부를 에칭에 의해 제거할 때, 상기 제2 라인 패턴은 에칭되지 않으며,
상기 복수의 제2 라인 패턴의 일부를 에칭에 의해 제거할 때, 상기 제1 라인 패턴은 에칭되지 않은 것을 특징으로 하는 패턴 형성 방법.
제4항에 있어서, 상기 제1 및 제2 라인 패턴의 에칭은 드라이 에칭으로 행해지며,
상기 제1 라인 패턴용 에칭 가스와 상기 제2 라인 패턴용 에칭 가스는 서로 상이한 것을 특징으로 하는 패턴 형성 방법.
제1항 내지 제6항 중 어느 한 항에 있어서, 상기 복수의 제1 라인 패턴의 일부를 에칭에 의해 제거할 때, 상기 복수의 제1 라인 패턴의 길이 방향의 공통의 범위를 제거하는 것을 특징으로 하는 패턴 형성 방법.
제1항 내지 제6항 중 어느 한 항에 있어서, 상기 복수의 제1 라인 패턴의 일부를 에칭에 의해 제거할 때, 상기 복수의 제1 라인 패턴 중에서 제1 영역 내의 또는 상기 제1 영역의 외측의 부분을 제거하는 것을 특징으로 하는 패턴 형성 방법.
제1항, 제5항 또는 제6항 중 어느 한 항에 있어서, 상기 복수의 제2 라인 패턴의 일부를 에칭에 의해 제거할 때, 상기 복수의 제2 라인 패턴의 길이 방향의 공통의 범위를 제거하는 것을 특징으로 하는 패턴 형성 방법.
제1항, 제5항 또는 제6항 중 어느 한 항에 있어서, 상기 복수의 제2 라인 패턴의 일부를 에칭에 의해 제거할 때, 상기 복수의 제2 라인 패턴 중에서 제2 영역 내의 또는 상기 제2 영역의 외측의 부분을 제거하는 것을 특징으로 하는 패턴 형성 방법.
제4항 내지 제6항 중 어느 한 항에 있어서, 상기 제2 층에 상기 복수의 제1 라인 패턴과 상기 복수의 제2 라인 패턴을 형성할 때,
노광 장치에 의해 상기 기판에 상기 제1 방향을 길이 방향으로 하는 제1 라인·앤드·스페이스 패턴의 상을 노광하고,
상기 제1 라인·앤드·스페이스 패턴의 상에 대해 상기 제1 방향으로 직교하는 방향의 주기가 1/2 이하인 주기를 갖는 제2 라인·앤드·스페이스 패턴을 형성하는 것을 특징으로 하는 패턴 형성 방법.
제11항에 있어서, 상기 제2 라인·앤드·스페이스 패턴의 주기는 상기 제1 라인·앤드·스페이스 패턴의 주기의 1/4인 것을 특징으로 하는 패턴 형성 방법.
제4항 내지 제6항 중 어느 한 항에 있어서, 상기 기판의 상기 제1 층 위에서 상기 제2 층과 상이한 제3 층에 상기 제1 방향과 직교하는 제2 방향을 길이 방향으로 하는 복수의 제3 라인 패턴을 형성하여 제2 마스크층을 형성하고,
상기 제1 층을 가공할 때, 상기 제1 마스크층 및 상기 제2 마스크층을 통해 상기 제1 층을 가공하는 것을 특징으로 하는 패턴 형성 방법.
제13항에 있어서, 상기 복수의 제3 라인 패턴은 라인부의 폭과 스페이스부의 폭이 동일한 것을 특징으로 하는 패턴 형성 방법.
제13항에 있어서, 상기 복수의 제3 라인 패턴은 라인부의 폭이 스페이스부의 폭보다 넓은 것을 특징으로 하는 패턴 형성 방법.
제13항에 있어서, 상기 제3 층에 상기 복수의 제3 라인 패턴을 형성할 때,
노광 장치에 의해 상기 기판에 상기 제2 방향을 길이 방향으로 하는 제3 라인·앤드·스페이스 패턴의 상을 노광하고,
상기 제3 라인·앤드·스페이스 패턴의 상에 대해 상기 제2 방향으로 직교하는 방향의 주기가 1/2 이하인 주기를 갖는 제4 라인·앤드·스페이스 패턴을 형성하는 것을 특징으로 하는 패턴 형성 방법.
제16항에 있어서, 상기 제4 라인·앤드·스페이스 패턴의 주기는 상기 제3 라인·앤드·스페이스 패턴의 주기의 1/4인 것을 특징으로 하는 패턴 형성 방법.
제4항 내지 제6항 중 어느 한 항에 있어서, 상기 기판의 상기 제1 층에 상기 제1 방향을 길이 방향으로 하는 라인·앤드·스페이스 패턴을 형성하고,
상기 제1 마스크층을 통해 상기 제1 층을 가공할 때, 상기 제1 층의 상기 라인·앤드·스페이스 패턴의 일부의 라인 패턴을 제거하는 것을 특징으로 하는 패턴 형성 방법.
제1항 내지 제6항 중 어느 한 항에 따른 패턴 형성 방법을 이용하여 기판에 회로 패턴을 형성하는 단계를 포함하는 디바이스 제조 방법.
제19항에 있어서, 상기 기판에 형성되는 상기 회로 패턴은 비주기적인 복수의 홀 패턴을 포함하는 것인 디바이스 제조 방법.