KR102010717B1 - 패턴 형성 방법 및 디바이스 제조 방법 - Google Patents

패턴 형성 방법 및 디바이스 제조 방법 Download PDF

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Abstract

본 발명은 노광 장치의 해상 한계보다도 미세한 비주기적인 부분을 포함하는 패턴을 형성하는 패턴 형성 방법을 제공한다. 이 패턴 형성 방법은, 웨이퍼(W) 상에 제1 L&S 패턴(71)을 형성하고, 제1 L&S 패턴(71)을 덮도록 제1 보호층(48), 주기 방향이 직교하는 제2 L&S 패턴(78), 및 포토레지스트층(60)을 형성하며, 제2 L&S 패턴(78)의 일부와 중첩되도록 포토레지스트층(60)에 제1 개구부(60A, 60B)를 갖는 제3 패턴을 형성하고, 제1 개구부(60A, 60B)를 통해 제1 보호층(48)에 제2 개구부(48A, 48B)를 형성하고, 제2 개구부(48A, 48B)를 통해 제1 L&S 패턴(71)의 일부를 제거하는 것이다.

Description

패턴 형성 방법 및 디바이스 제조 방법 {PATTERN FORMATION METHOD, AND DEVICE PRODUCTION METHOD}
본 발명은, 기판에 패턴을 형성하는 패턴 형성 방법, 및 그 패턴 형성 방법을 이용하는 디바이스 제조 방법에 관한 것이다.
반도체 소자 등의 전자 디바이스나 마이크로 디바이스 등을 제조하기 위한 리소그래피 공정에서 사용되고, 노광광으로서 예컨대 원자외 영역으로부터 진공 자외 영역에 걸친 자외광을 이용하는 노광 장치에 있어서는, 해상도를 높이기 위해서, 노광 파장의 단파장화, 조명 조건의 최적화, 및 액침법의 적용 등이 행해져 왔다. 최근에는, 노광 장치의 해상 한계보다도 미세한 피치의 주기적인 회로 패턴을 형성하기 위해서, 피치 분할법(Pitch-Splitting Process) 및 스페이서·더블 패터닝법(Spacer Double Patterning Process, Spacer transfer Process, 또는 Sidewall transfer Process)이 제안되어 있다(예컨대, 비특허문헌 1 참조).
전자(前者)의 피치 분할법은, 이중 노광법(Double Exposure Process)과 더블 패터닝법(Double Patterning Process)으로 크게 나뉜다. 이중 노광법에서는, 최종적으로 형성되는 디바이스 패턴의 2배의 피치를 갖는 제1 및 제2 마스크 패턴의 상을 서로 위상을 어긋나게 한 상태로 비선형 레지스트에 전사한 후, 에칭 등을 행한다(예컨대, 비특허문헌 2 참조). 또한, 더블 패터닝법에서는, 이 제1 마스크 패턴의 상의 노광과 이 제2 마스크 패턴의 상의 노광과의 사이에 에칭 등의 프로세스가 실행된다.
후자(後者)의 스페이서·더블 패터닝법(스페이서 프로세스법)에서는, 예컨대 디바이스 패턴의 2배의 피치의 마스크 패턴의 상의 노광 및 현상에 의해서 피치의 1/4의 복수의 라인 패턴을 형성하고, 각 라인 패턴의 양 사이드의 스페이스부(측벽부)에 스페이서를 퇴적한 후, 예컨대 각 라인 패턴을 제거함으로써 피치가 1/2인 패턴이 얻어진다(예컨대, 비특허문헌 3 참조).
비특허문헌 1 : Andrew J.Hazelton etAl., "Double-patterning requirements for optical lithography and prospects for optical extension without double patterning," J. Micro/Nanolith.MEMS MOEMS, (미국) Vol.8(1), 011003, Jan-Mar(2009) 비특허문헌 2 : H. Ohki etal. "Experimental study on non-linear multiple exposure method," Proc. SPIE (미국) 3051, p.85-93 (1997) 비특허문헌 3 : W. Jung etal., "Patterning with Amorphous carbon spacer for expanding the resolution limit of current lithography tool, " Proc. SPIE (미국)6520, 65201C(2007)
종래의 피치 분할법 또는 스페이서·더블 패터닝법으로 이루어지는 패턴 형성 방법에 따르면, 노광 장치의 해상 한계보다도 미세한 피치의 주기적인 회로 패턴을 형성하는 것이 가능하다. 그러나, 종래의 패턴 형성 방법에서는, 노광 장치의 해상 한계보다도 미세한 비주기적인 부분을 포함하는 회로 패턴을 고정밀도로 형성하는 것은 곤란하였다.
본 발명은, 이러한 사정에 감안하여, 노광 장치의 해상 한계보다도 미세한 패턴을 형성할 수 있도록 하는 것을 목적으로 한다.
본 발명의 제1 양태에 따르면, 패턴 형성 방법으로서, 기판 상에 제1 라인 패턴을 갖는 제1 패턴을 형성하고, 이 제1 패턴을 덮도록 제1 박막을 형성하며, 이 제1 박막 상에, 이 제1 라인 패턴에 교차하는 방향으로 신장되는 제2 라인 패턴을 갖는 제2 패턴을 형성하고, 이 제2 패턴을 덮도록 감광층을 형성하며, 이 제2 패턴의 적어도 일부와 중첩되도록 상기 감광층에 제1 개구부를 갖는 제3 패턴을 형성하고, 상기 감광층에 형성된 제3 패턴의 제1 개구부를 통해 상기 제1 박막의 일부를 제거하여, 상기 제1 박막에 제2 개구부를 형성하고, 상기 제1 박막의 제2 개구부를 통해 상기 제1 패턴의 일부를 제거하며, 상기 제1 박막 및 상기 제2 패턴을 제거하는 패턴 형성 방법이 제공된다.
본 발명의 제2 양태에 따르면, 패턴 형성 방법으로서, 기판 상에 소정 방향으로 교대로 배열한 복수의 제1 라인과 제1 스페이스를 갖는 제1 라인·앤드·스페이스 패턴을 형성하고 ; 이 제1 라인·앤드·스페이스 패턴 상에 상기 소정 방향과 교차하는 방향으로 교대로 배열한 복수의 제2 라인과 제2 스페이스를 갖는 제2 라인·앤드·스페이스 패턴을 형성하며 ; 제1 라인·앤드·스페이스 패턴의 복수의 제1 라인과 제2 라인·앤드·스페이스 패턴의 복수의 제2 스페이스가 중첩되는 복수의 중첩 영역에 존재하는 제1 라인의 일부의 영역을, 해당 제1 라인의 일부의 영역을 구획하는 한 쌍의 제2 라인을 마스크로 하여 에칭하여 제거하고 ; 제2 라인·앤드·스페이스 패턴을 제거함으로써, 제1 라인·앤드·스페이스 패턴의 제1 라인의 일부가 제거된 비주기적인 라인·앤드·스페이스 패턴을 형성하는 패턴 형성 방법이 제공된다.
또한, 본 발명의 제3 양태에 따르면, 본 발명의 제1 또는 제2 양태의 패턴 형성 방법을 이용하여 기판 상에 소정의 패턴의 일부를 제거한 패턴을 형성하는 공정을 포함하는 디바이스 제조 방법이 제공된다.
또한, 본 발명의 제4 양태에 따르면, 본 발명의 제1 또는 제2 양태의 패턴 형성 방법을 이용하는 디바이스 제조 방법이 제공된다.
본 발명에 따르면, 노광 장치의 해상 한계보다도 미세한 패턴을 형성할 수 있다.
도 1의 (A)는 실시형태에서 사용되는 패턴 형성 시스템의 주요부를 도시하는 블럭도, 도 1의 (B)는 도 1의 (A) 중의 노광 장치(100)의 개략 구성을 도시한 도면이다.
도 2는 실시형태에 있어서 제조되는 전자 디바이스의 어떤 레이어의 회로 패턴의 일부를 도시하는 확대도이다.
도 3은 제1 실시형태의 패턴 형성 방법을 도시하는 플로우차트이다.
도 4의 (A)는 제1 레티클의 패턴의 일부를 도시하는 확대 평면도, 도 4의 (B)는 디바이스층에 제1 중간층 및 포토레지스트층이 형성된 제1 실시형태의 웨이퍼(W)를 도시하는 확대 단면도, 도 4의 (C)는 제1 중간층의 에칭 후의 웨이퍼를 도시하는 확대 단면도, 도 4의 (D)는 제1 스페이서층이 퇴적된 웨이퍼(W)를 도시하는 확대 단면도, 도 4의 (E)는 제1 스페이서층의 에칭 후의 웨이퍼(W)를 도시하는 확대 단면도, 도 4의 (F)는 제1 중간층의 패턴의 제거 후의 웨이퍼(W)를 도시하는 확대 단면도, 도 4의 (G)는 디바이스층에 형성되는 제1 L&S 패턴(라인·앤드·스페이스 패턴)(71)을 도시하는 확대 평면도이다.
도 5의 (A)는 제2 레티클의 패턴의 일부를 도시하는 확대 평면도, 도 5의 (B)는 가공용 패턴층 등이 형성된 웨이퍼(W)를 도시하는 확대 단면도, 도 5의 (C)는 가공용 패턴층 상의 제2 중간층의 에칭 후의 웨이퍼(W)를 도시하는 확대 단면도, 도 5의 (D)는 제2 스페이서층이 퇴적된 웨이퍼(W)를 도시하는 확대 단면도, 도 5의 (E)는 제2 스페이서층의 에칭 후의 웨이퍼(W)를 도시하는 확대 단면도, 도 5의 (F)는 제2 중간층의 패턴의 제거 후의 웨이퍼(W)를 도시하는 확대 단면도, 도 5의 (G)는 가공용 패턴층에 형성되는 제2 L&S 패턴(78)을 도시하는 확대 평면도이다.
도 6의 (A)는 제3 레티클의 패턴의 상이 노광된 웨이퍼(W)의 일부를 도시하는 확대 평면도, 도 6의 (B)는 도 6의 (A)의 BB’선을 따라 취한 단면도, 도 6의 (C)는 도 6의 (A)의 CC’선을 따라 취한 단면도, 도 6의 (D)는 제3 레티클의 패턴의 일부를 도시하는 확대 평면도이다.
도 7의 (A)는 현상 후의 웨이퍼(W)의 일부를 도시하는 확대 평면도, 도 7의 (B)는 도 7의 (A)의 BB’선을 따라 취한 단면도, 도 7의 (C)는 도 7의 (A)의 CC’선을 따라 취한 단면도이다.
도 8의 (A)는 보호층에 개구가 형성된 웨이퍼(W)의 일부를 도시하는 확대 평면도, 도 8의 (B)는 도 8의 (A)의 BB’선을 따라 취한 단면도, 도 8의 (C)는 도 8의 (A)의 CC’선을 따라 취한 단면도이다.
도 9의 (A)는 L&S 패턴(71, 78)의 일부가 제거된 웨이퍼(W)의 일부를 도시하는 확대 평면도, 도 9의 (B)는 도 9의 (A)의 BB’선을 따라 취한 단면도, 도 9의 (C)는 도 9의 (A)의 CC’선을 따라 취한 단면도이다.
도 10의 (A)는 제2 보호층의 제거 후의 웨이퍼(W)의 일부를 도시하는 확대 평면도, 도 10의 (B)는 도 10의 (A)의 BB’선을 따라 취한 단면도, 도 10의 (C)는 도 10의 (A)의 CC’선을 따라 취한 단면도이다.
도 11의 (A)는 제2 L&S 패턴(78)의 제거 후의 웨이퍼(W)의 일부를 도시하는 확대 평면도, 도 11의 (B)는 도 11의 (A)의 BB’선을 따라 취한 단면도, 도 11의 (C)는 도 11의 (A)의 CC’선을 따라 취한 단면도이다.
도 12의 (A)는 제1 보호층의 제거 후의 웨이퍼(W)의 일부를 도시하는 확대 평면도, 도 12의 (B)는 도 12의 (A)의 BB’선을 따라 취한 단면도, 도 12의 (C)는 도 12의 (A)의 CC’선을 따라 취한 단면도이다.
도 13의 (A)는 제3 레티클의 별도의 패턴의 상이 노광된 웨이퍼(W)의 일부를 도시하는 확대 평면도, 도 13의 (B)는 도 13의 (A)의 BB’선을 따라 취한 단면도, 도 13의 (C)는 도 13의 (A)의 CC’선을 따라 취한 단면도, 도 13의 (D)는 제3 레티클의 별도의 패턴을 도시하는 확대 평면도이다.
도 14의 (A)는 도 13의 (A)의 상태로 계속해서 포토레지스트 및 보호층의 일부가 제거된 웨이퍼(W)의 일부를 도시하는 확대 평면도, 도 14의 (B)는 도 14의 (A)의 BB’선을 따라 취한 단면도, 도 14의 (C)는 도 14의 (A)의 CC’선을 따라 취한 단면도이다.
도 15의 (A)는 도 14의 (A)의 상태로 계속해서 L&S 패턴(71, 78)의 일부가 제거된 웨이퍼(W)의 일부를 도시하는 확대 평면도, 도 15의 (B)는 도 15의 (A)의 BB’선을 따라 취한 단면도, 도 15의 (C)는 도 15의 (A)의 CC’선을 따라 취한 단면도이다.
도 16의 (A)는 도 15의 (A)의 상태로 계속해서 제2 L&S 패턴(78) 및 보호층이 제거된 웨이퍼(W)의 일부를 도시하는 확대 평면도, 도 16의 (B)는 도 16의 (A)의 BB’선을 따라 취한 단면도, 도 16의 (C)는 도 16의 (A)의 CC’선을 따라 취한 단면도이다.
도 17은 제2 실시형태의 패턴 형성 방법을 도시하는 플로우차트이다.
도 18의 (A)는 제3 레티클의 패턴의 상이 노광된 제2 실시형태의 웨이퍼(W1)의 일부를 도시하는 확대 평면도, 도 18의 (B)는 도 18의 (A)의 BB’선을 따라 취한 단면도, 도 18의 (C)는 도 18의 (A)의 CC’선을 따라 취한 단면도, 도 18의 (D)는 제3 레티클의 패턴의 일부를 도시하는 확대 평면도이다.
도 19의 (A)는 현상후에 하드마스크층의 일부가 제거된 웨이퍼(W1)의 일부를 도시하는 확대 평면도, 도 19의 (B)는 도 19의 (A)의 BB’선을 따라 취한 단면도, 도 19의 (C)는 도 19의 (A)의 CC’선을 따라 취한 단면도이다.
도 20의 (A)는 레지스트 및 유기층의 일부가 제거된 웨이퍼(W1)의 일부를 도시하는 확대 평면도, 도 20의 (B)는 도 20의 (A)의 BB’선을 따라 취한 단면도, 도 20의 (C)는 도 20의 (A)의 CC’선을 따라 취한 단면도이다.
도 21의 (A)는 제2 L&S 패턴(78)이 제거되고 제1 L&S 패턴(71)의 일부가 제거된 웨이퍼(W1)의 일부를 도시하는 확대 평면도, 도 21의 (B)는 도 21의 (A)의 BB’선을 따라 취한 단면도, 도 21의 (C)는 도 21의 (A)의 CC’선을 따라 취한 단면도이다.
도 22의 (A)는 하드마스크층의 제거 후의 웨이퍼(W1)의 일부를 도시하는 확대 평면도, 도 22의 (B)는 도 22의 (A)의 BB’선을 따라 취한 단면도, 도 22의 (C)는 도 22의 (A)의 CC’선을 따라 취한 단면도이다.
도 23의 (A)는 절결부에 유기 재료가 재충전된 웨이퍼(W1)의 일부를 도시하는 확대 평면도, 도 23의 (B)는 도 23의 (A)의 BB’선을 따라 취한 단면도, 도 23의 (C)는 도 23의 (A)의 CC’선을 따라 취한 단면도이다.
도 24의 (A)는 제1 L&S 패턴(71)의 제거 후의 웨이퍼(W1)의 일부를 도시하는 확대 평면도, 도 24의 (B)는 도 24의 (A)의 BB’선을 따라 취한 단면도, 도 24의 (C)는 도 24의 (A)의 CC’선을 따라 취한 단면도이다.
도 25의 (A)는 제3 레티클의 패턴의 상이 노광된 제3 실시형태의 웨이퍼(W2)의 일부를 도시하는 확대 평면도, 도 25의 (B)는 도 25의 (A)의 BB’선을 따라 취한 단면도, 도 25의 (C)는 도 25의 (A)의 CC’선을 따라 취한 단면도, 도 25의 (D)는 제3 레티클의 패턴을 도시하는 확대 평면도이다.
도 26의 (A)는 포토레지스트층 및 제1 보호층의 일부가 제거된 웨이퍼(W2)의 일부를 도시하는 확대 평면도, 도 26의 (B)는 도 26의 (A)의 BB’선을 따라 취한 단면도, 도 26의 (C)는 도 26의 (A)의 CC’선을 따라 취한 단면도이다.
도 27의 (A)는 L&S 패턴(71, 78A)의 일부가 제거된 웨이퍼(W2)의 일부를 도시하는 확대 평면도, 도 27의 (B)는 도 27의 (A)의 BB’선을 따라 취한 단면도, 도 27의 (C)는 도 27의 (A)의 CC’선을 따라 취한 단면도이다.
도 28의 (A)는 포토레지스트층 및 제2 L&S 패턴(78A)의 제거 후의 웨이퍼(W2)의 일부를 도시하는 확대 평면도, 도 28의 (B)는 도 28의 (A)의 BB’선을 따라 취한 단면도, 도 28의 (C)는 도 28의 (A)의 CC’선을 따라 취한 단면도이다.
도 29의 (A)는 제1 보호층의 제거 후의 웨이퍼(W2)의 일부를 도시하는 확대 평면도, 도 29의 (B)는 도 29의 (A)의 BB’선을 따라 취한 단면도, 도 29의 (C)는 도 29의 (A)의 CC’선을 따라 취한 단면도이다.
도 30은 전자 디바이스의 제조 공정의 일례를 도시하는 플로우차트이다.
[제1 실시형태]
본 발명의 제1 실시형태에 대하여 도 1~도 16을 참조하여 설명한다. 우선, 본 실시형태에 있어서 반도체 소자 등의 전자 디바이스나 마이크로 디바이스 등의 회로 패턴을 형성하기 위해서 사용되는 패턴 형성 시스템의 일례에 대하여 설명한다.
도 1의 (A)는, 본 실시형태의 패턴 형성 시스템의 주요부를 도시하고, 도 1의 (B)는, 도 1의 (A) 중의 노광 장치(본 실시형태에서는, 노광 장치의 일례로서, 스캐닝스테퍼를 나타내고 있음)(100)의 개략 구성을 도시한다. 도 1의 (A)에 있어서, 상기 패턴 형성 시스템은, 노광 장치(100), 웨이퍼 등의 기판에 대한 포토레지스트(감광 재료)의 도포 및 현상을 행하는 코터·디벨로퍼(200), 박막 형성 장치(300), 웨이퍼에 대한 드라이 및 웨트의 에칭을 행하는 에칭 장치(400), 이들 장치 사이에서 웨이퍼의 반송을 행하는 반송계(500), 및 호스트 컴퓨터(도시하지 않음) 등을 포함하고 있다.
도 1의 (B)에 있어서, 노광 장치(100)는, 조명계(10)와, 조명계(10)를 통한 노광용의 조명광(노광광)(IL)에 의해 조명되는 레티클(R)(마스크)을 유지하는 레티클 스테이지(RST)와, 레티클(R)로부터 출사된 조명광(IL)을 웨이퍼(W)(기판)의 표면에 투사하는 투영 광학계(PL)를 포함하는 투영 유닛(PU)과, 웨이퍼(W)를 유지하는 웨이퍼 스테이지(WST)를 구비하고 있다. 노광 장치(100)는, 장치 전체의 동작을 총괄적으로 제어하는 컴퓨터로 이루어지는 주제어 장치(도시하지 않음) 등도 구비하고 있다. 이하, 도 1의 (B)에 있어서, 투영 광학계(PL)의 광축(AX)과 평행한 방향을 따른 축을 Z축, 이것에 직교하는 평면(거의 수평면) 내에서 레티클(R)과 웨이퍼(W)가 상대 주사되는 방향을 따른 축을 Y축, Z축 및 Y축에 직교하는 방향을 따른 축을 X축으로 하고, X축, Y축 및 Z축의 둘레로의 회전(경사) 방향을 각각 θx, θy, 및 θz 방향으로 한다.
조명계(10)는, 예컨대 미국 특허 출원 공개 제2003/025890호 명세서 등에 개시되는 바와 같이, 조명광(IL)을 발생하는 광원과, 조명광(IL)으로 레티클(R)을 조명하는 조명 광학계를 포함한다. 조명광(IL)으로서는, 일례로서 ArF 엑시머레이저광(파장 193 ㎚)이 이용되고 있다. 또한, 조명광(IL)으로서는, KrF 엑시머레이저광(파장 248 ㎚), YAG 레이더 혹은 고체 레이저(반도체 레이저 등)의 고조파, 또는 수은 램프의 휘선(i선 등) 등도 사용할 수 있다.
조명 광학계는, 편광 제어 광학계, 광량 분포 형성 광학계(예컨대, 회절 광학 소자 또는 공간 광변조기 등), 옵티컬 인테그레이터[예컨대, 플라이 아이 렌즈 또는 로드 인테그레이터(내면 반사형 인테그레이터) 등] 등을 포함하는 조도 균일화 광학계, 및 레티클 블라인드(가변 시야 조리개) 등(어느 것도 도시하지 않음)을 갖는다. 조명계(10)는, 레티클 블라인드로 규정된 레티클(R)의 패턴면(하면)의 X 방향으로 가늘고 긴 슬릿 형상의 조명 영역(IAR)을, 2극 조명, 4극 조명, 윤대(輪帶) 조명, 코히어런스 팩터(σ값)가 작은 조명, 또는 통상 조명 등의 조명 조건으로, 소정의 편광 상태의 조명광(IL)에 의해 거의 균일한 조도 분포로 조명한다.
또한, 레티클(R)을 진공 흡착 등에 의해 유지하는 레티클 스테이지(RST)는, 레티클 베이스(도시하지 않음)의 XY 평면에 평행한 상면(上面)에, Y 방향으로 일정 속도로 이동 가능하게, 그리고 X 방향, Y 방향의 위치, 및 θz 방향의 회전각이 조정 가능하게 배치되어 있다. 레티클 스테이지(RST)의 위치 정보는, 복수축의 레이저 간섭계를 포함하는 레티클 간섭계(18)에 의해서, 이동경(14)(또는 스테이지의 경면 가공된 측면)을 통해 예컨대 0.5 ㎚~0.1 ㎚ 정도의 분해능으로 항상 검출된다. 레티클 간섭계(18)의 계측치에 기초하여 리니어 모터 등을 포함하는 레티클 스테이지 구동계(도시하지 않음)를 제어함으로써, 레티클 스테이지(RST)의 위치 및 속도가 제어된다.
또한, 레티클 스테이지(RST)의 아래쪽에 배치된 투영 유닛(PU)은, 경통(24)과, 이 경통(24) 내에 소정의 위치 관계로 유지된 복수의 광학 소자를 갖는 투영 광학계(PL)을 포함한다. 투영 광학계(PL)는, 예컨대 양측 텔레센트릭으로 소정의 투영 배율(β)(예컨대 1/4배, 1/5배 등의 축소 배율)을 갖는다. 레티클(R)을 통과한 조명광(IL)에 의해, 투영 광학계(PL)를 통하여 레티클(R)의 조명 영역(IAR) 내의 회로 패턴의 상이, 웨이퍼(W)의 하나의 샷 영역 내의 노광 영역(IA)[조명 영역(IAR)과 공역인 영역]에 형성된다. 본 실시형태의 기판으로서의 웨이퍼(W)는, 예컨대 실리콘[또는 SOI(silicon on insulator) 등이라도 좋음]으로 이루어지는 직경이 200 ㎜ 또는 300 ㎜ 정도인 원판 형상의 기재의 표면에 패턴 형성용의 박막(산화막, 금속막, 폴리실리콘막 등)을 형성한 것을 포함한다. 또한, 노광 대상인 웨이퍼(W)의 표면에는, 포토레지스트(감광 재료)가 소정의 두께(예컨대 수 10 ㎚~200 ㎚ 정도)로 도포된다.
또한, 노광 장치(100)는, 액침법을 적용한 노광(노광 방법)을 행하기 때문에, 투영 광학계(PL)가 구비하는 복수의 광학 소자 중, 가장 상면측(像面側)[웨이퍼(W)측]의 광학 소자인 선단 렌즈(26)와 웨이퍼의 사이에 액체(Lq)를 공급하는 국소 액침 장치(30)를 구비한다. 국소 액침 장치(30)에 의해, 웨이퍼(W)의 상면의 일부만의 영역에 액침 영역이 형성된다. 이 국소 액침 장치(30)는, 경통(24)의 하단부 주위, 즉 선단 렌즈(26)의 주위를 둘러싸도록 배치되는 노즐 유닛(32)을 구비한다. 노즐 유닛(32)의 액체(Lq)의 공급구는, 공급 유로 및 공급관(34A)을 통해 액체 공급 장치(도시하지 않음)에 접속되어 있다. 노즐 유닛(32)의 액체(Lq)의 회수구는, 회수 유로 및 회수관(34B)을 통해 액체 회수 장치(도시하지 않음)에 접속되어 있다. 국소 액침 장치(30)의 상세한 구성은, 예컨대 미국 특허 출원 공개 제2007/242247호 명세서 등에 개시되어 있고, 이 문헌을 원용하여 본분의 기재의 일부로 한다.
또한, 웨이퍼 스테이지(WST)는, 베이스 플레이트(12)의 XY 평면에 평행한 상면(12a)에, X 방향, Y 방향으로 이동 가능하게 배치되어 있다. 웨이퍼 스테이지(WST)는, 스테이지 본체(20)와, 스테이지 본체(20)의 상면에 탑재된 웨이퍼 테이블(WTB)과, 스테이지 본체(20) 내에 마련되며, 스테이지 본체(20)에 대한 웨이퍼 테이블(WTB)[웨이퍼(W)]의 Z 방향의 위치(Z 위치), 및 θx 방향, θy 방향의 틸트각을 상대적으로 구동하는 Z·레벨링 기구를 구비하고 있다. 웨이퍼 테이블(WTB)에는, 웨이퍼(W)를 진공 흡착 등에 의해서 거의 XY 평면에 평행한 흡착면 상에 유지하는 웨이퍼 홀더(도시하지 않음)가 설치되어 있다. 웨이퍼 테이블(WTB)의 상면의 웨이퍼 홀더[웨이퍼(W)]의 주위에는, 웨이퍼(W)의 표면(웨이퍼면)과 거의 동일면이 되고, 액체(Lq)에 대하여 발액화 처리된 표면을 갖는 평판형상의 플레이트(발액판)(28)가 마련되어 있다.
또한, 예컨대 미국 특허 제5,448,332호 명세서 등에 개시되는 것과 동일한 구성으로, 웨이퍼면의 복수의 계측점의 Z 위치를 계측하는 경사 입사 방식의 오토포커스 센서(도시하지 않음)가 설치되어 있다. 노광 중에, 이 오토포커스 센서의 계측치에 기초하여, 웨이퍼면이 투영 광학계(PL)의 상면에 합초(合焦)되도록, 웨이퍼 스테이지(WST)의 Z·레벨링 기구가 구동된다.
또한, 웨이퍼 테이블(WTB)의 Y 방향 및 X 방향의 단부면에는, 각각 경면 가공에 의해서 반사면이 형성되어 있다. 웨이퍼 간섭계(16)를 구성하는 복수축의 레이저 간섭계로부터 그 반사면(이동경이라도 좋음)에 각각 간섭계빔을 투사함으로써, 웨이퍼 스테이지(WST)의 위치 정보(적어도 X 방향, Y 방향의 위치 및 θz 방향의 회전각을 포함함)가 예컨대 0.5 ㎚~0.1 ㎚ 정도의 분해능으로 계측되어 있다. 이 계측치에 기초하여 리니어 모터 등을 포함하는 웨이퍼 스테이지 구동계(도시하지 않음)를 제어함으로써, 웨이퍼 스테이지(WST)의 위치 및 속도가 제어된다. 또한, 웨이퍼 스테이지(WST)의 위치 정보는, 회절 격자형의 스케일과 검출 헤드를 갖는 인코더 방식의 검출 장치로 계측해도 좋다.
또한, 노광 장치(100)는, 웨이퍼(W)의 소정의 얼라인먼트 마크의 위치를 계측하는 웨이퍼 얼라인먼트계(AL), 및 레티클(R)의 얼라인먼트 마크의 투영 광학계(PL)에 의한 상의 위치를 계측하기 위해서, 웨이퍼 스테이지(WST)에 내장된 공간상 계측계(도시하지 않음)를 구비하고 있다. 이들 공간상 계측계(레티클 얼라인먼트계) 및 웨이퍼 얼라인먼트계(AL)를 이용하여, 레티클(R)과 웨이퍼(W)의 각 샷 영역과의 얼라인먼트가 행해진다.
웨이퍼(W)의 노광시에는, 웨이퍼 스테이지(WST)를 X 방향, Y 방향으로 스텝 이동함으로서, 웨이퍼(W)의 노광 대상의 샷 영역이 노광 영역(IA)의 바로 앞에 이동한다. 또한, 국소 액침 장치(30)로부터 투영 광학계(PL)와 웨이퍼(W)의 사이에 액체(Lq)가 공급된다. 그리고, 레티클(R)의 패턴의 일부의 투영 광학계(PL)에 의한 상을 웨이퍼(W)의 하나의 샷 영역에 투영하면서, 레티클 스테이지(RST) 및 웨이퍼 스테이지(WST)를 통해 레티클(R) 및 웨이퍼(W)를 Y 방향으로 동기하여 이동함으로써, 해당 샷 영역에 레티클(R)의 패턴의 상이 주사 노광된다. 이 스텝 이동과 주사 노광을 반복함에 따라, 스텝·앤드·스캔 방식 및 액침 방식으로, 웨이퍼(W)의 각 샷 영역에 각각 레티클(R)의 패턴의 상이 노광된다.
다음에, 본 실시형태에서 제조 대상으로 하는 회로 패턴은, 일례로서, 도 2의 부분 확대도에서 도시한 바와 같이, 반도체 소자로서의 SRAM(Static RAM)의 게이트셀용의 회로 패턴(70)이다. 또한, 이하에서는, 라인·앤드·스페이스 패턴을 L&S 패턴이라고 한다. 회로 패턴(70)은, 웨이퍼의 기재(36)의 표면에 있어서, 선폭 d의 라인 패턴(72) 및 폭 d의 스페이스부(73)를 주기 방향(이하, X 방향으로 함)으로 피치(주기) 2d로 배열한 제1 L&S 패턴(71) 중, 복수의 라인 패턴(72)의 일부를 제거하여 형성한 것이다. 예컨대, 도 2에 있어서, 회로 패턴(70)은, 제1 L&S 패턴(71) 중, 하나 거른 라인 패턴으로부터 X 방향으로 직교하는 Y 방향에 관해서 폭 d의 부분을 제거하여 복수의 분리부(74A~74F)(비주기적인 부분)를 형성한 것이다. 또한, 본 실시형태에 있어서 도 2의 X축 및 Y축의 방향은, 도 2의 회로 패턴(70)이 형성되는 웨이퍼(W)를 도 1의 (B)의 노광 장치(100)의 웨이퍼 스테이지(WST)에 배치한 경우의, 노광 장치(100)에 있어서의 X축 및 Y축의 방향으로 평행한 것으로서 설명한다.
본 실시형태에서는, 선폭 d는 액침형의 노광 장치(100)의 해상 한계(주기적 패턴의 경우의 하프 피치)보다도 미세한 것으로 한다. 따라서, 제1 L&S 패턴(71)의 선폭 d는, 노광 장치(100)의 해상 한계보다도 미세하다. 또한, 회로 패턴(70)은, 노광 장치(100)의 해상 한계보다도 미세한 폭 d의 비주기적인 부분을 포함하는 패턴이기도 하다. 일례로서, 선폭 d는 노광 장치(100)의 해상 한계의 거의 1/2이며, 다시 말해서 노광 장치(100)의 해상 한계는 거의 2d이다. 노광 장치(100)의 해상 한계는, 예컨대 40 ㎚~50 ㎚ 정도이며, 이에 따라서 선폭 d는 20~25 ㎚ 정도가 된다. 이하에서는, 노광 장치(100)의 해상 한계는 거의 40 ㎚(하프 피치)이고, 선폭 d는 거의 20 ㎚라고 한다.
또한, 도 2에 있어서, 점선으로 도시한 바와 같이, 제1 L&S 패턴(71)에 직교하도록, 선폭 d의 라인 패턴(77) 및 폭 d의 스페이스부(79)를 Y 방향으로 피치 2d로 배열한 제2 L&S 패턴(78)을 상정한다. 이 경우, 제1 L&S 패턴(71) 중의 분리부(74A~74F)는, 제2 L&S 패턴(78) 중 어느 것의 스페이스부(79)와 교차하고 있는 부분이다. 예컨대, 제1 영역(76A) 내의 라인 패턴(72)의 분리부(74A, 74B)의 간격, 및 제2 영역(76B) 내의 라인 패턴(72)의 분리부(74C, 74D)의 간격은, 각각 제2 L&S 패턴(78)의 2개의 라인 패턴(77) 및 하나의 스페이스부(79)의 폭(=3d)이다. 또한, 제3 영역(76C) 내의 라인 패턴(72)의 분리부(74E, 74F)의 간격은, 제2 L&S 패턴(78)의 하나의 스페이스부(79)의 폭(=d)이다. 이 경우, 제2 L&S 패턴(78)의 Y 방향의 위치는, 예컨대 제1 L&S 패턴(71)을 형성할 때에 사용되는 얼라인먼트 마크(도시하지 않음)에 기초하여 설정된다. 또한, 분리부(74A~74F)의 위치 및 개수는, 어느 것의 스페이스부(79)와 교차하고 있다는 조건 하에서 임의이다.
이하, 본 실시형태의 패턴 형성 시스템을 이용하여 회로 패턴(70)을 형성하기 위한 패턴 형성 방법의 일례에 대하여 도 3의 플로우차트를 참조하여 설명한다. 본 실시형태에서는, 제1 단계로서, 스페이서·더블 패터닝법(Spacer Double Patterning Process, Spacer transfer Process, 또는 Sidewall transfer Process)을 이용하여, 웨이퍼의 표면의 각 샷 영역에 선폭 d(피치 2d)의 제1 L&S 패턴(71)을 형성한다. 그리고, 제2 단계로서, 상기 각 샷 영역에 있어서, 스페이서·더블 패터닝법을 이용하여, 제1 L&S 패턴(71)의 위에, 제1 L&S 패턴(71)에 직교하도록, 선폭 d(피치 2d)의 제2 L&S 패턴(78)을 형성한다. 그리고, 제3 단계로서, 그 각 샷 영역에 있어서, 제2 L&S 패턴(78)의 복수의 스페이스부(79)를 통하여 제1 L&S 패턴(71)의 복수의 라인 패턴(72)에 폭 d의 분리부(74A~74F)(절결부)를 마련한다. 이 제1 단계는 도 3의 단계 102, 104에 대응하고, 이 제2 단계는 단계 106~110에 대응하며, 이 제3 단계는 단계 112~124에 대응한다.
우선, 도 3의 단계 102에 있어서 박막 형성 장치(300)를 이용하여, 도 4의 (B)에 도시한 바와 같이, 웨이퍼(W)의 예컨대 실리콘으로 이루어지는 기재(36)의 평탄한 표면에, 이산화규소(SiO2)의 박막으로 이루어지는 디바이스층(38)을 형성한다. 또한, 디바이스층(38)의 저면[기재(36)의 표면]에는, 산화막 또는 질화막 등이 형성되어 있어도 좋다. 다음 단계 104에 있어서, 디바이스층(38)에 스페이서·더블 패터닝법으로 X 방향으로 피치 2d의 제1 L&S 패턴(71)을 형성한다. 단계 104의 동작은, 단계 130~단계 140에 나뉘어져 있다.
즉, 단계 130에 있어서, 도 4의 (B)에 도시한 바와 같이, 박막 형성 장치(300)를 이용하여 웨이퍼(W)의 디바이스층(38)의 표면에 제1 중간층(40)을 형성하고, 코터·디벨로퍼(200)에 있어서, 그 중간층(40)의 표면에 예컨대 포지티브형의 포토레지스트층(42)을 형성한다. 다음 단계 132에 있어서, 웨이퍼(W)를 도 1의 (B)의 액침형의 노광 장치(100)의 웨이퍼 스테이지(WST)에 배치한다. 노광 장치(100)의 레티클(R)(제1 마스크판)의 패턴은, 도 4의 (A)의 확대도로 도시한 바와 같이, 선폭이 2d/β(β는 투영 배율)인 차광막으로 이루어지는 라인 패턴(Ra)을 X 방향으로 피치 4d/β로 배열한 L&S 패턴이다. 그리고, 노광 장치(100)로 웨이퍼(W)의 각 샷 영역에 레티클(R)의 패턴의 상(44X)(X 방향으로 피치 4d의 L&S 패턴의 상)을 노광한다. 상(44X)의 선폭(하프 피치)은 2d(거의 해상 한계)이기 때문에, 상(44X)은 노광 장치(100)에 의해서 고정밀도로 결상 가능하다. 이때, 1 피치분의 상(44X) 중에, 노광량이 감광 레벨 이하가 되는 부분(미노광 부분)의 X 방향의 폭이 d가 되도록, 노광량을 설정해 둔다.
다음 단계 134에 있어서, 코터·디벨로퍼(200)로 웨이퍼(W)의 포토레지스트층(42)을 현상하고, 에칭 장치(400)로 웨이퍼(W)의 중간층(40)의 에칭을 행함으로써, 도 4의 (C)에 도시한 바와 같이, 선폭 d의 레지스트 패턴(42A) 및 중간층(40)의 라인 패턴(40A)을 X 방향으로 피치 4d로 배열한 L&S 패턴이 형성된다. 그 후, 레지스트 패턴(42A)을 박리한다. 다음 단계 136에 있어서, 박막 형성 장치(300)로, 도 4의 (D)에 도시한 바와 같이, 웨이퍼(W)의 중간층(40)의 라인 패턴(40A)을 덮도록 스페이서층(46)을 퇴적한다. 그리고, 단계 138로 이행하여, 에칭 장치(400)에 있어서 도 4의 (E)에 도시한 바와 같이, 웨이퍼의 스페이서층(46)에 대하여 표면에 수직한 방향으로 이방성 에칭을 행한다. 이에 따라, 선폭 d의 중간층(40)의 라인 패턴(40A)의 X 방향의 양측면에, 스페이서층(46)의 폭 d의 스페이서부(46A, 46B)가 남겨진다. 그 후, 예컨대 에칭 장치(400)에 있어서, 웨이퍼(W)의 중간층(40)의 라인 패턴(40A)을 제거함으로써, 도 4의 (F)에 도시한 바와 같이, 디바이스층(38)의 표면에 선폭 d의 스페이서부(46A, 46B)를 X 방향으로 피치 2d로 배열한 L&S 패턴이 형성된다. 다음 단계 140에서는, 에칭 장치(400)에 있어서, 스페이서부(46A, 46B)로 이루어지는 L&S 패턴을 마스크로 하여 디바이스층(38)의 에칭을 행하고, 스페이서부(46A, 46B)를 제거한다. 그 결과, 도 4의 (F) 및 도 4의 (G)(확대 평면도)에 도시한 바와 같이, 웨이퍼(W)의 기재(36)의 표면의 디바이스층(38)에, 선폭 d의 라인 패턴(38A)(제1 라인)을 X 방향으로 피치 2d로 배열한 제1 L&S 패턴(71)이 형성된다[인접하는 라인 패턴(38A)의 사이에 스페이스 패턴(38S)(제1 스페이스)이 구획됨]. 라인 패턴(38A)은, 도 2의 라인 패턴(72)에 대응한다. 또한, L&S 패턴(71)과 함께 얼라인먼트 마크(도시하지 않음)도 형성되어 있다.
다음에, 단계 106에 있어서 도 5의 (B)에 도시한 바와 같이, 박막 형성 장치(300)로, 웨이퍼(W)의 제1 L&S 패턴(71)을 덮도록, 일반적으로 포토레지스트의 하면에 형성되는 반사 방지막인 BARC(Bottom Anti-Reflection Coating)로 이루어지는 제1 보호층(48)을 형성하여 이 표면을 평탄화한다. 다음 단계 108에 있어서, 제1 보호층(48)의 표면에 디바이스층(38)과 동일한 두께로 동일한 재료(여기서는 이산화규소)로 이루어지는 가공용 패턴층(52)을 형성한다. 또한, 가공용 패턴층(52)의 두께는, 디바이스층(38)의 두께와 상이해도 좋다. 다음 단계 110에 있어서, 단계 104와 동일하게 스페이서·더블 패터닝법으로, 가공용 패턴층(52)에 Y 방향으로 피치 2d의 제2 L&S 패턴(78)을 형성한다. 단계 110의 동작도, 단계 130~단계 140에 대응하는 공정으로 나뉘어져 있다.
즉, 단계 130에 대응하는 공정에 있어서, 도 5의 (B)에 도시한 바와 같이, 웨이퍼(W)의 가공용 패턴층(52)의 표면에 제2 중간층(50)을 형성하고, 이 중간층(50)의 표면에 예컨대 포지티브형의 포토레지스트층(54)을 형성한다. 다음 단계 132에 대응하는 공정에 있어서, 웨이퍼(W)를 노광 장치(100)의 웨이퍼 스테이지(WST)에 배치한다. 노광 장치(100)의 레티클 스테이지(RST)에는 레티클(R) 대신에 제2 레티클(R1)(제2 마스크판)이 로드되어 있다. 레티클(R1)의 패턴은, 도 5의 (A)의 확대도로 도시한 바와 같이, 선폭이 2d/β(β는 투영 배율)인 차광막으로 이루어지는 라인 패턴(R1a)을 Y 방향으로 피치 4d/β로 배열한 L&S 패턴이다. 그리고, 레티클(R1)은, 레티클(R1)에 형성된 얼라인먼트 마크(도시하지 않음)가 계측되고, 그 계측 결과에 기초하여 그 위치가 조정된다. 그 후, 노광 장치(100)는, 웨이퍼(W)의 각 샷 영역에 레티클(R1)의 패턴의 상(44Y)(Y 방향으로 피치 4d의 L&S 패턴의 상)을 노광한다. 상(44Y)의 선폭(하프 피치)도 2d(거의 해상 한계)이기 때문에, 상(44Y)도 노광 장치(100)에 의해서 고정밀도로 결상 가능하다. 이때, 1피치분의 상(44Y) 중에서, 노광량이 감광 레벨 이하가 되는 부분(미노광 부분)의 Y 방향의 폭이 d가 되도록, 노광량을 설정해 둔다.
다음 단계 134에 대응하는 공정에 있어서, 웨이퍼(W)의 포토레지스트층(54)을 현상하고, 중간층(50)의 에칭을 행함으로써, 도 5의 (C)에 도시한 바와 같이, 선폭 d의 레지스트 패턴(54A) 및 중간층(50)의 라인 패턴(50A)을 Y 방향으로 피치 4d로 배열한 L&S 패턴이 형성된다. 그 후, 레지스트 패턴(54A)을 박리한다. 다음 단계 136에 대응하는 공정에 있어서, 도 5의 (D)에 도시한 바와 같이, 웨이퍼(W)의 라인 패턴(50A)을 덮도록 스페이서층(56)을 퇴적한다. 그리고, 단계 138에 대응하는 공정에서, 도 5의 (E)에 도시한 바와 같이, 웨이퍼의 스페이서층(56)에 대하여 표면에 수직한 방향으로 이방성 에칭을 행한다. 이에 따라, 선폭 d의 라인 패턴(50A)의 Y 방향의 양측면에, 스페이서층(56)의 폭 d의 스페이서부(56A, 56B)가 남겨진다. 그 후, 웨이퍼(W)의 라인 패턴(50A)을 제거함으로써, 도 5의 (F)에 도시한 바와 같이, 가공용 패턴층(52)의 표면에 선폭 d의 스페이서부(56A, 56B)를 Y 방향으로 피치 2d로 배열한 L&S 패턴이 형성된다. 다음 단계 140에 대응하는 공정에 있어서, 스페이서부(56A, 56B)로 이루어지는 L&S 패턴을 마스크로 하여 가공용 패턴층(52)의 에칭을 행하고, 계속해서 스페이서부(56A, 56B)를 제거함으로써, 도 5의 (F) 및 도 5의 (G)(확대 평면도)에 도시한 바와 같이, 웨이퍼(W)의 제1 보호층(48)의 표면의 가공용 패턴층(52)에, 선폭 d의 라인 패턴(52A)을 Y 방향으로 피치 2d로 배열한 제2 L&S 패턴(78)이 형성된다[인접하는 라인 패턴(52A)의 사이에 스페이스 패턴(52S)(제2 스페이스: 스페이스부(79)에 대응)이 구획됨]. 라인 패턴(52A)은, 도 2의 라인 패턴(77)에 대응한다.
이하, 도 2의 회로 패턴(70) 중의 분리부(74A, 74B)를 포함하는 제1 영역(76A) 내의 패턴이 형성되는 과정에 대하여, 도 6의 (A)~도 12의 (C)를 참조하여 설명한다. 도 6의 (A)~도 12의 (A)는 각각 웨이퍼(W)의 표면의 각 샷 영역 내의 제1 영역(76A)에 대응하는 부분을 도시하는 확대 평면도, 도 6의 (B)~도 12의 (B)는 각각 도 6의 (A)~도 12의 (A)의 BB’선을 따라 취한 단면도, 도 6의 (C)~도 12의 (C)는 각각 도 6의 (A)~도 12의 (A)의 CC’선을 따라 취한 단면도이다. 또한, 도 6의 (A)~도 9의 (A)에서는, 후술하는 제2 보호층(58) 및 포토레지스트층(60)은 투명 부재로서 나타내고 있다.
우선, 도 3의 단계 112에 있어서, 도 6의 (B)에 도시한 바와 같이, 박막 형성 장치(300)를 이용하여 웨이퍼(W)의 제2 L&S 패턴(78)을 덮도록, BARC(Bottom Anti-Reflection Coating)로 이루어지는 제2 보호층(58)을 형성하고, 그 표면을 평탄화한다. 또한, 코터·디벨로퍼(200)를 이용하여 제2 보호층(58)의 표면에 예컨대 포지티브형의 포토레지스트층(60)을 형성한다. 다음 단계 114에 있어서, 웨이퍼(W)를 도 1의 (B)의 노광 장치(100)의 웨이퍼 스테이지(WST)에 배치한다. 노광 장치(100)의 레티클 스테이지(RST)에는, 레티클(R1) 대신에 제3 레티클(R3)(제3 마스크판)이 로드되어 있다. 레티클(R3)에는, 도 2의 분리부(74A~74F)에 대응하여, 각각 분리부(74A~74B)를 포함하는 크기의 상을 형성하기 위한 개구 패턴이 형성되어 있다. 레티클(R3)의 제1 영역(76A)에 대응하는 부분에는, 예컨대 도 6의 (D)의 확대도로 도시한 바와 같이, 차광막 중에 X 방향 및 Y 방향의 폭이 2d/β(β는 투영 배율)이고 Y 방향의 간격이 2d/β인 2개의 개구 패턴(R3a, R3b)이 형성되어 있다. 또한, 본 실시형태에서는, 2개의 개구 패턴(R3a, R3b)의 형상으로서, 정방형의 형상을 나타내었지만, 이것에 한정되는 것은 아니다. 예컨대, 2개의 개구 패턴으로서, OPC(Optical proximity correction) 처리를 실시한 패턴을 이용해도 좋다.
그리고, 레티클(R3)은, 레티클(R3)에 형성된 얼라인먼트 마크(도시하지 않음)가 계측되고, 그 계측 결과에 기초하여 그 위치가 조정된다. 그 후, 노광 장치(100)는, 웨이퍼(W)의 각 샷 영역의 제1 영역(76A)에 대응하는 부분에, 도 6의 (A)에 도시한 바와 같이, 레티클(R3)의 개구 패턴(R3a, R3b)의 상(62A, 62B)을 노광한다. 또한, 설명의 편의상, 투영 광학계(PL)의 상은 정립상이라고 하고 있다. 상(62A, 62B)의 이상적인 형상(A1, B1)은 X 방향, Y 방향의 폭이 2d인 정방형이며, 노광 장치(100)의 해상 한계는 2d이지만, 개구 패턴(R3a, R3b)은 고립적인 패턴이기 때문에, 도 6의 (A)에서는, 상(62A, 62B)이 어느 정도 변형된 상태를 도시하고 있다. 또한, 예컨대, 웨이퍼(W)의 표면이 투영 광학계의 상면(像面)으로부터 어긋나 있으면[웨이퍼(W)의 표면에 대하여 개구 패턴(R3a, R3b)의 상이 디포커싱되어 있음], 개구 패턴(R3a, R3b)의 상(포토레지스트의 감광 레벨을 가로지르는 윤곽부)은 상(A2, B2)과 같이 더욱 변형된다. 그러나, 개구 패턴(R3a, R3b)의 상에는, X 방향 및 Y 방향의 폭이 d인 분리부(74A, 74B)를 덮는 범위 내에서의 위치 어긋남 및 변형이 허용된다. 또한, 도 6의 (A)에서, 분리부(74A, 74B)는, 제2 L&S 패턴(78)의 스페이스 패턴(52S)과 제1 L&S 패턴(71)의 라인 패턴(38A)이 중첩되어 있는 영역인 것을 알 수 있다. 그 후, 코터·디벨로퍼(200)에 있어서 웨이퍼(W)의 포토레지스트층(60)의 현상을 행한다. 이에 따라, 도 7의 (A)~(C)에 도시한 바와 같이, 웨이퍼(W)의 포토레지스트층(60)의 상(62A, 62B)에 대응하는 부분에 제1 개구부(60A, 60B)가 형성된다.
다음 단계 116에 있어서, 에칭 장치(400)로 예컨대 드라이 에칭에 의해서, 개구부(60A, 60B)를 통하여 웨이퍼(W)의 제2 보호층(58) 및 제1 보호층(48)에 개구를 형성한다. 이에 따라, 도 8의 (A)~(C)에 도시한 바와 같이, 제2 보호층(58)의 제3 개구부(58A, 58B)[개구부(60A, 60B)와 동일한 형상] 및 제1 보호층(48)의 제2 개구부(48A, 48B)가 형성된다. 개구부(48A, 48B)는, Y 방향이 인접하는 라인 패턴(52A)에 의해서 제한되고, 그리고 X 방향이 상(62A, 62B)에 의해서 제한된 영역을 가지며, 이 영역 내에 라인 패턴(38A)의 일부(제거되는 부분)가 존재하고 있다. 즉, 제1 보호층(48)의 제2 개구부(48A, 48B)는, 제2 L&S 패턴(78)의 한 쌍의 라인 패턴(제2 라인)(52A)의 단부를 경계로 하여, 즉, 제2 L&S 패턴(78)의 한 쌍의 라인 패턴(제2 라인)(52A)을 마스크로 하여 에칭에 의해 형성되는 것을 알 수 있다. 그 후, 포토레지스트층(60)(레지스트)을 박리한다. 다음 단계 118에 있어서 에칭 장치(400)로, 웨이퍼(W)의 개구부(58A, 58B) 및 개구부(48A, 48B)를 통하여 제2 L&S 패턴(78)[라인 패턴(52A)] 및 제1 L&S 패턴(71)[라인 패턴(38A)]을 형성하는 이산화규소의 박막의 에칭을 행한다. 이에 따라, 도 9의 (A)~(C)에 도시한 바와 같이, 개구부(58A, 58B) 내의 라인 패턴(52A)에 절결부(52Aa, 52Ab)가 형성되고, 개구부(48A, 48B) 내의 라인 패턴(38A)의 분리부(74A, 74B)에 대응하는 부분에 절결부(38Aa, 38Ab)가 형성된다. 이와 같이, 절결부(38Aa, 38Ab)는 제1 보호층(48)의 제2 개구부(48A, 48B)를 구획하는 제1 보호층(48)의 부분(측벽) 및 그 위에 존재하는 한 쌍의 제2 L&S 패턴(78)의 라인 패턴(제2 라인)(52A)을 마스크로 하여 형성되어 있는 것을 알 수 있다.
계속해서 단계 120에 있어서, 도 10의 (A)~(C)에 도시한 바와 같이, 에칭 장치(400)로 예컨대 드라이 에칭으로 웨이퍼(W)의 제2 보호층(58)(상층의 BARC)을 제거하고, 단계 122에 있어서, 도 11의 (A)~(C)에 도시한 바와 같이, 에칭 장치(400)로 예컨대 에치백법으로 웨이퍼(W)의 제2 L&S 패턴(78)[라인 패턴(52A)]의 잔존부를 제거하며, 단계 124에 있어서, 예컨대 애싱 장치(도시하지 않음)로 드라이 애싱에 의해 제1 보호층(48)(하층의 BARC)의 잔존부를 제거한다. 그 결과, 도 12의 (A)~(C)에 도시한 바와 같이, 라인 패턴(38A)에, 분리부(74A, 74B)에 대응하는 부분에서 Y 방향에 관해서 폭 d의 절결부(38Aa, 38Ab)가 형성된 회로 패턴이 얻어진다. 라인 패턴(38A)을 라인 패턴(72)으로 간주함에 따라, 그 회로 패턴은 도 2의 제1 영역(76A) 내의 회로 패턴과 동일하다.
또한, 회로 패턴(70)의 제1 영역(76A) 내의 회로 패턴을 형성할 때에 병행하여, 제2 영역(76B) 내의 회로 패턴, 및 제3 영역(76C) 내의 Y 방향으로 최소의 간격 d로 인접하는 분리부(74E, 74F)를 갖는 회로 패턴도 형성된다. 전자(前者)의 제2 영역(76B) 내의 회로 패턴은 제1 영역(76A) 내의 회로 패턴과 동일하기 때문에, 그 형성 과정의 설명은 생략한다. 그리고, 제3 영역(76C) 내의 회로 패턴을 형성하기 위해서, 노광 장치(100)에 로드된 제3 레티클(R3)의 제3 영역(76C)에 대응하는 부분에는, 예컨대 도 13의 (D)에 도시한 바와 같이, X 방향의 폭 2d/β이고 Y 방향의 폭 4d/β인 가늘고 긴(긴 구멍 형상의) 개구 패턴(R3c)이 형성되어 있다. 또한, 본 실시형태에서는, 개구 패턴(R3c)의 형상으로서, 장방형의 형상을 나타내지만, 이것에 한정되는 것은 아니다. 예컨대, 개구 패턴으로서, OPC(Optical proximity correction) 처리를 실시한 패턴을 이용해도 좋다.
이하, 제3 영역(76C) 내의 패턴이 형성되는 과정에 대하여, 도 13의 (A)~도 16의 (C)를 참조하여 설명한다. 도 13의 (A)~도 16의 (C) 내에서 도 6의 (A)~도 12의 (C)에 대응하는 부분에는 동일한 부호를 붙여 그 상세한 설명을 생략한다.
도 13의 (A)~도 16의 (A)는 각각 웨이퍼(W)의 각 샷 영역 내의 제3 영역(76C)에 대응하는 부분을 도시하는 확대 평면도, 도 13의 (B)~도 16의 (B)는 각각 도 13의 (A)~도 16의 (A)의 BB’선을 따라 취한 단면도, 도 13의 (C)~도 16의 (C)는 각각 도 13의 (A)~도 16의 (A)의 CC’선을 따라 취한 단면도이다. 또한, 도 13의 (A)~도 16의 (A)에서는, 제2 보호층(58) 및 포토레지스트층(60)은 투명 부재로서 나타내어져 있다. 우선, 도 3의 단계 114에 있어서, 노광 장치(100)로 웨이퍼(W)의 각 샷 영역의 제3 영역(76C)에 대응하는 부분에, 도 13의 (A)에 도시한 바와 같이, 레티클(R3)의 가늘고 긴 개구 패턴(R3c)의 상(62C)을 노광한다. 상(62C)의 이상적인 형상(C1)은 X 방향의 폭이 2d, Y 방향의 폭이 4d인 장방형이며, 노광 장치(100)의 해상 한계는 2d이지만, 개구 패턴(R3c)은 고립적인 패턴이기 때문에, 도 13의 (A)에서는, 상(62C)이 어느 정도 변형된 상태를 나타내고 있다. 다만, 개구 패턴(R3c)의 상(像)에는, X 방향 및 Y 방향의 폭이 d인 분리부(74E, 74F)를 덮는 범위 내에서의 위치 어긋남 및 변형이 허용된다. 그 후, 웨이퍼(W)의 포토레지스트층(60)의 현상을 행하고, 도 14의 (A)~(C)에 도시한 바와 같이, 포토레지스트층(60)의 제1 가늘고 긴 개구부(60C)[상(62C)에 대응하는 부분]가 형성된다. 단계 116에서 예컨대 드라이 에칭에 의해, 이 개구부(60C)를 통하여 제2 보호층(58)에 제3 개구부(58C)가 형성되고, 제1 보호층(48)에 제2 개구부(48C1, 48C2)가 형성된다. 제3 개구부(58C)는, 그 중앙부에 하나의 라인 패턴(52A)의 일부가 존재하고, 이 하나의 라인 패턴(52A)을 사이에 두도록, 한 쌍의 라인 패턴의 일부가 존재한다. 제2 개구부(48C1, 48C2)는, Y 방향이 인접하는 라인 패턴(52A)에 제한되고, 그리고 X 방향이 개구 패턴(R3c)의 상에 의해서 제한된 영역을 갖는다. 이와 같이, 제2 보호층(58)에 제3 개구부(58C)를 형성하고, 제1 보호층(48)에 제2 개구부(48C1, 48C2)를 형성한 후, 포토레지스트층(60)을 박리한다.
그 후, 단계 118에 있어서, 웨이퍼(W)의 개구부(58C) 및 개구부(48C1, 48C2)를 통하여 제2 L&S 패턴(78)[라인 패턴(52A)] 및 제1 L&S 패턴(71)[라인 패턴(38A)]을 형성하는 이산화규소의 박막의 에칭을 행한다. 이에 따라, 도 15의 (A)~도 15의 (C)에 도시한 바와 같이, 개구부(58C) 내의 3개의 라인 패턴(52A)에 절결부(52Ac1, 52Ac2, 52Ac3)가 형성되고, 개구부(48C2, 48C1) 내의 라인 패턴(38A)의 분리부(74E, 74F)에 대응하는 부분에 절결부(38Ae, 38Af)가 형성된다.
계속해서 단계 120에 있어서, 예컨대 드라이 에칭으로 웨이퍼(W)의 제2 보호층(58)을 제거하고, 단계 122에 있어서, 예컨대 에치백법으로 제2 L&S 패턴(78)[라인 패턴(52A)]의 잔존부를 제거하며, 단계 124에 있어서, 예컨대 드라이 애싱에 의해 제1 보호층(48)의 잔존부를 제거한다. 그 결과, 도 16의 (A)~(C)에 도시한 바와 같이, 라인 패턴(38A)에, 간격 d의 분리부(74E, 74F)에 대응하는 부분에서 Y 방향에 대해서 폭 d의 절결부(38Ae, 38Af)가 형성된 회로 패턴이 얻어진다. 라인 패턴(38A)을 라인 패턴(72)으로 간주함에 따라, 그 회로 패턴은 도 2의 제3 영역(76C) 내의 회로 패턴과 동일하다.
따라서, 레티클(R3)의 해상 한계 내의 하나의 개구 패턴의 상의 노광에 의해서, 라인 패턴(38A)(72)을 따라 간격 d를 두고 이격된 2개의 분리부(74E, 74F)를 용이하게, 그리고 고정밀도로 형성할 수 있다. 또한, 상기 분리부(74E, 74F)의 Y 방향의 간격 d 및 분리부(74E, 74F)의 Y 방향의 폭 d는, 단계 110에서 형성하는 제2 L&S 패턴(78)의 피치 2d 및 스페이스부(79)의 폭 d를 제어함으로써, 용이하게 조정하는 것이 가능하다.
본 실시형태에 따르면, 제1 단계 및 제2 단계에서 스페이서·더블 패터닝법을 이용하여 미세한 제1 및 제2 L&S 패턴(71, 78)을 형성한 후, 제3 단계에서 분리부(74A~74F)에 대응하는 부분(비주기적인 부분)에 노광 장치(100)로 대응하는 개구 패턴(R3a~R3c)의 상을 노광하고 있다. 그리고, 이 상에 의해서 형성되는 개구부 내에서, 제2 L&S 패턴(52A)(78)의 복수의 스페이스부(79)를 통해 제1 L&S 패턴(71)의 복수의 라인 패턴(38A)(72)에 폭 d의 절결부[분리부(74A~74F)]를 마련하고 있다. 따라서, 노광 장치(100)를 이용하여, 노광 장치(100)의 해상 한계보다도 미세한 비주기적인 부분을 포함하는 회로 패턴(70)을 고정밀도로 형성할 수 있다.
본 실시형태의 효과 등은 이하와 같다.
(1) 본 실시형태의 노광 장치(100)를 포함하는 패턴 형성 시스템을 이용한 패턴 형성 방법은, 웨이퍼(W) 상에 X 방향으로 배열된 복수의 제1 라인 패턴(38A)(72)을 갖는 제1 L&S 패턴(71)을 형성하는 단계 104과, 제1 L&S 패턴(71)을 덮도록 제1 보호층(48)을 형성하는 단계 106과, 제1 보호층(48) 상에, 제1 라인 패턴(38A)에 직교하는 방향으로 신장되는 복수의 제2 라인 패턴(52A)(77)을 Y 방향으로 배열한 형상의 제2 L&S 패턴(78)을 형성하는 단계 110과, 제2 L&S 패턴(78)을 덮도록 제2 보호층(58)을 형성하고, 제2 보호층(58)을 덮도록 포토레지스트층(60)을 형성하는 단계 112를 갖는다. 또한, 이 패턴 형성 방법은, 제2 L&S 패턴(78)의 일부와 중첩되도록, 포토레지스트층(60)에 제1 개구부(60A, 60B, 60C)를 갖는 패턴을 형성하는 단계 114와, 포토레지스트층(60)에 형성된 개구부(60A~60C)를 통해 제2 보호층(58) 및 제1 보호층(48)의 일부를 제거하여, 제1 보호층(48)에 제2 개구부(48A, 48B, 48C1, 48C2)를 형성하는 단계 116과, 제1 보호층(48)의 개구부(48A~48C2)를 통해 제1 L&S 패턴(71)의 일부[분리부(74A, 74B, 74E, 74F)]를 제거하는 단계 118과, 제2 보호층(58), 제2 L&S 패턴(78), 및 제1 보호층(48)을 제거하는 단계 120, 122, 124를 갖는다.
본 실시형태에 따르면, 제1 및 제2 L&S 패턴(71, 78)은 주기적 패턴이므로, L&S 패턴(71, 78)은 노광 장치(100)를 이용하는 스페이서·더블 패터닝법에 의해서, 노광 장치(100)의 해상 한계보다도 미세한 패턴으로서 형성할 수 있다. 이때에, 제2 L&S 패턴(78)의 분리부(74A, 74B, 74E, 74F)에 대응하는 부분의 (소정의) 스페이스부(79)가 제1 L&S 패턴(71) 중에서 제거 대상이 되는 부분에 중첩되도록 위치 결정되어 있고, 노광 장치(100)를 이용하여, 포토레지스트층(60)의 개구부(60A~60C)가 되는 상이, 이 제거 대상이 되는 부분을 덮도록 노광된다. 그 결과, 그 분리부(74A) 등이 되는 부분의 스페이스부(79)와 개구부(60A~60C)가 중첩된 부분에서 제1 보호층(48)의 개구부(48A~48C2)가 형성되기 때문에, 그 개구부(48A~48C2)를 통해 제1 L&S 패턴(71) 중 그 제거 대상이 되는 부분만을 고정밀도로 제거할 수 있다.
따라서, 노광 장치(100)의 해상 한계보다도 미세한 비주기적인 부분[분리부(74A, 74B)]을 포함하는 회로 패턴(70)을, 노광 장치(100)를 이용하여 고정밀도로 형성할 수 있다.
(2) 또한, 스페이서·더블 패터닝법을 적용하여 제1 L&S 패턴(71) 및 제2 L&S 패턴(78)을 형성하는 공정은, 각각 복수의 라인 패턴(38A)의 피치의 2배의 피치 4d인 복수의 라인 패턴(40A) 및 복수의 라인 패턴(52A)의 피치의 2배의 피치 4d인 복수의 라인 패턴(50A)을 형성하는 단계 132, 134와, 복수의 라인 패턴(40A 및 50A)을 이용하여, 이들 피치의 1/2의 피치 2d인 제1 L&S 패턴(71) 및 제2 L&S 패턴(78)을 형성하는 단계 136, 138, 140을 갖는다. 따라서, 노광 장치(100)의 해상 한계의 1/2까지의 선폭(하프 피치)의 L&S 패턴(71, 78)을 고정밀도로 형성할 수 있다.
(3) 또한, 포토레지스트층(60)의 제1 개구부(60A, 60B)는 각각 제2 L&S 패턴(78)의 하나의 스페이스부(79)의 적어도 일부[스페이스부(79)의 폭 이상으로 그리고 스페이스부(79)의 길이의 일부]를 덮는 크기이다[도 7의 (A) 참조]. 이에 따라, 그 스페이스부(79)와 중첩되고 있는 부분에서 제1 L&S 패턴(71)의 라인 패턴(38A)을 고정밀도로 절결할 수 있다. 또한, 1개의 라인 패턴(38A) 상에서, 포토레지스트층(60)의 개구부(나아가서는 절결부)는 하나만이라도 좋다.
(4) 또한, 포토레지스트층(60)에 마련된 제1 개구부(60C)는, 제2 L&S 패턴(78)의 서로 인접하는 2개의 스페이스부(79)의 적어도 일부[인접하는 2개의 스페이스부를 걸쳐 그리고 스페이스부(79)의 길이의 일부]를 덮는 크기가 가늘고 긴 형상(긴 구멍)이며[도 14의 (A)참조], 제1 보호층(48)의 제2 개구부(48C2, 48C1)는, 그 서로 인접하는 2개의 스페이스부(79)에 대응하는 위치에 형성된다. 이에 따라, 포토레지스트층(60)의 하나의 개구부(60C)를 통해, 라인 패턴(38A)을 따라서 최소의 간격 d로 2개소에 절결부(38Ae, 38Af)를 용이하게 형성할 수 있다.
(5) 또한, 제1 보호층(48)과 포토레지스트층(60)의 사이에, 제2 L&S 패턴(78)을 덮도록 반사 방지막(BARC)으로 이루어지는 제2 보호층(58)을 형성하고(단계 112), 제1 보호층(48)에 개구부(48A~48C2)를 형성할 때에 제2 보호층(58)에 제3 개구부(58A~58C)를 형성하며(단계 116), 제1 L&S 패턴(71)의 일부를 제거할 때에, 제3 개구부(58A~58C), 제2 L&S 패턴(78)의 스페이스부(79) 및 제1 보호층(48)의 제2 개구부(48A~48 C2)를 통해 제1 L&S 패턴(71)의 에칭을 행하고 있다(단계 118). 제2 L&S 패턴(78)의 스페이스부(79)는 제2 L&S 패턴(78)의 라인 패턴(52A)으로부터 구획되어 있기 때문에, 제1 L&S 패턴(71)의 일부는, 제2 L&S 패턴(78)의 라인 패턴(52A)의 일부를 마스크로 하여 형성되어 있다고 할 수 있다.
또한, 본 실시형태에서는, 제1 보호층(48)도 반사 방지막(BARC)으로부터 형성되어 있다. 이와 같이 BARC로 이루어지는 제2 보호층(58) 및 제1 보호층(48)을 하드마스크로서 사용함으로써, 전용의 하드마스크를 사용하는 경우보다도 저렴하게 회로 패턴을 형성할 수 있다. 또한, 반사 방지막(BARC)은 유기 재료이므로, L&S 패턴(71, 78)이 이산화규소 또는 금속 등의 무기 재료인 경우에, 에칭에 대한 내성이 상이하기 때문에, 특히 하드마스크로서 적합하다.
[제2 실시형태]
다음에, 본 발명의 제2 실시형태에 대하여 도 17~도 24의 (C)를 참조하여 설명한다. 본 실시형태에 있어서도, 도 1의 (A)의 패턴 형성 시스템 및 도 1의 (B)의 노광 장치(100)가 사용된다. 또한, 본 실시형태에서 형성되는 패턴은, 도 2의 회로 패턴(70)의 볼록부[분리부(74A~74F) 이외의 라인 패턴(72)의 부분]를 오목부로 한 회로 패턴이다.
이하, 본 실시형태의 패턴 형성 시스템을 이용하는 패턴 형성 방법의 일례에 대하여 도 17의 플로우차트를 참조하여 설명한다. 본 실시형태에서도, 제1 단계로서, 스페이서·더블 패터닝법을 이용하여, 웨이퍼(웨이퍼 W1로 함)의 표면의 각 샷 영역에 선폭 d(피치 2d)의 제1 L&S 패턴(71)을 형성한다. 그리고, 제2 단계로서, 상기 각 샷 영역에 있어서, 스페이서·더블 패터닝법을 이용하여, 제1 L&S 패턴(71)의 위에, 제1 L&S 패턴(71)에 직교하도록, 선폭 d(피치 2d)의 제2 L&S 패턴(78)을 형성한다. 그리고, 제3 단계로서, 상기 각 샷 영역에 있어서, 제2 L&S 패턴(78)의 복수의 스페이스부(79)를 통해 제1 L&S 패턴(71)의 복수의 라인 패턴(72)에 폭 d의 분리부(74A~74F)를 마련한 후, 각 라인 패턴(72)을 제거한다. 이 제1 단계는 도 17의 단계 102A, 104A, 150, 152에 대응하고, 이 제2 단계는 단계 108A, 110A에 대응하며, 이 제3 단계는 단계 154~166에 대응한다.
우선, 도 17의 단계 102A에 있어서, 도 18의 (B)에 도시한 바와 같이, 웨이퍼(W1)의 예컨대 실리콘으로 이루어지는 기재(36)의 평탄한 표면에, 이산화규소(SiO2)의 박막으로 이루어지는 디바이스층(도시하지 않음)을 형성한다. 다음 단계 104A에 있어서, 도 3의 단계 104와 동일하게, 상기 디바이스층에 스페이서·더블 패터닝법으로 복수의 선폭 d의 라인 패턴(38A)을 X 방향으로 피치 2d로 배열한 제1 L&S 패턴(71)을 형성한다. 다음 단계 150에 있어서, 제1 L&S 패턴(71)의 스페이스부를 매립하도록, 저유전률의 유기 재료(소위 Low-k 유기재)로 이루어지는 박막인 유기층(64)을 형성(충전)하고, 제1 L&S 패턴(71) 및 유기층(64)의 표면을 평탄화한다. 저유전률의 유기 재료로서는, 비유전률이 예컨대 거의 4 이하(더 바람직하게는 거의 3 이하)인 재료인 다공성 유기실리카막(SiOCH), 또는 다공성의 유기 유리 재료인 유기 SOG(spin-on glass) 재료 등이 사용 가능하다. 저유전률인 것에 따라 절연성이 향상될 수 있다. 또한, 제1 L&S 패턴(71)의 재료는 무기물이므로, 제1 L&S 패턴(71)과 이것을 둘러싸는 유기층(64)에서 에칭에 대한 내성이 상이하다.
다음 단계 152에 있어서, 제1 L&S 패턴(71)[및 유기층(64)]을 덮도록, 예컨대 질화막 등의 무기 재료로 이루어지는 하드마스크층(66)을 형성한다. 다음 단계 108A에 있어서, 하드마스크층(66)의 표면에 디바이스층과 동일한 두께로 동일한 재료(여기서는 이산화규소)로 이루어지는 가공용 패턴층(도시하지 않음)을 형성한다. 또한, 가공용 패턴층의 두께는 디바이스층의 두께와 상이해도 좋다. 다음 단계 110A에 있어서, 도 3의 단계 110과 동일하게, 도 18의 (A)에 도시한 바와 같이 스페이서·더블 패터닝법으로, 상기 가공용 패턴층에 복수의 선폭 d의 라인 패턴(52A)을 Y 방향으로 피치 2d로 배열한 제2 L&S 패턴(78)을 형성한다.
이하, 도 2의 회로 패턴(70) 중의 분리부(74A, 74B)를 포함하는 제1 영역(76A) 내의 패턴에 대응하는 패턴이 형성되는 과정에 대하여, 도 18의 (A)~도 24의 (C)를 참조하여 설명한다. 도 18의 (A)~도 24의 (C) 내에서 도 6의 (A)~도 12의 (C)에 대응하는 부분에는 동일한 부호를 붙여 그 상세한 설명을 생략한다. 도 18의 (A)~도 24의 (A)는 각각 웨이퍼(W1)의 표면의 각 샷 영역 내의 제1 영역(76A)에 대응하는 부분을 도시하는 확대 평면도, 도 18의 (B)~도 24의 (B)는 각각 도 18의 (A)~도 24의 (A)의 BB’선을 따라 취한 단면도, 도 18의 (C)~도 24의 (C)는 각각 도 18의 (A)~도 24의 (A)의 CC’선을 따라 취한 단면도이다. 또한, 도 18의 (A)~도 24의 (A)에서는, 후술하는 포토레지스트층(60)은 투명 부재로서 나타내어져 있다.
우선, 도 17의 단계 154에 있어서, 도 18의 (B)에 도시한 바와 같이, 웨이퍼(W1)의 제2 L&S 패턴(78)을 덮도록, 예컨대 포지티브형의 포토레지스트층(60)을 형성(도포)한다. 다음 단계 114A에 있어서, 도 3의 단계 114와 동일하게, 노광 장치(100)는, 웨이퍼(W1)의 각 샷 영역의 제1 영역(76A)에 대응하는 부분에, 도 18의 (A)에 도시한 바와 같이, 도 18의 (D)의 레티클(R3)의 폭 2d/β인 개구 패턴(R3a, R3b)의 상(62A, 62B)을 노광한다. 그 후, 웨이퍼(W1)의 포토레지스트층(60)의 현상을 행함에 따라, 상(62A, 62B)에 대응하는 부분에 제1 개구부(60A, 60B)가 형성된다[도 18의 (B) 및 (C) 참조].
다음 단계 156에 있어서, 개구부(60A, 60B)를 통해서 웨이퍼(W1)의 하드마스크층(66)의 에칭을 행함에 따라, 도 19의 (A)~(C)에 도시한 바와 같이, 개구부(60A, 60B)와 제2 L&S 패턴(78)의 스페이스부가 중첩된 부분[라인 패턴(38A)을 걸치는 부분]에서 하드마스크층(66)의 제2 개구부(66A, 66B)가 형성된다. 다음 단계 158에 있어서, 예컨대 드라이 에칭에 의해, 개구부(66A, 66B)를 통하여 유기층(64)의 일부를 제거한다. 이에 따라, 도 20의 (A)~(C)에 도시한 바와 같이, 제2 L&S 패턴(78)의 하나의 스페이스부를 거른 제1 및 제2 스페이스부 중, 이 제1 스페이스부 내에 라인 패턴(38A)를 사이에 두도록 유기층(64)의 한 쌍의 개구부(64A1, 64A2)가 형성되고, 이 제2 스페이스부 내에 라인 패턴(38A)을 사이에 두도록 유기층(64)의 다른 한 쌍의 개구부(64B1, 64B2)가 형성된다.
다음 단계 118A에 있어서, 도 3의 단계 118과 동일하게, 제2 L&S 패턴(78)(여기서는 이산화규소막)의 에칭을 행하고, 하드마스크층(66)의 개구부(66A, 66B)를 통해서 제1 L&S 패턴(71)(여기서는 이산화규소막)의 에칭을 행한다. 이때에, 도 21의 (C)에 파선으로 도시한 바와 같이, 제2 L&S 패턴(78)의 라인 패턴(52A)이 잔존하지 않도록 한다. 이에 따라, 도 21의 (A)~(C)에 도시한 바와 같이, 개구부(66A, 66B) 내의 분리부(74A, 74B)에 대응하는 위치에서, 제1 L&S 패턴(71)의 라인 패턴(38A)에 절결부(38Aa, 38Ab)가 형성된다. 또한, 도 20의 (A)의 각 한 쌍의 개구부(64A1, 64A2 및 64B1, 64B2)는 하나의 개구부(64A 및 64B)가 된다.
다음 단계 160에 있어서, 예컨대 에치백법으로 하드마스크층(66)을 제거함으로써, 도 22의 (A)~(C)에 도시한 바와 같이, 절결부(38Aa, 38Ab)가 마련된 라인 패턴(38A)을 포함하는 제1 L&S 패턴(71)이 나타내어진다. 다음 단계 162에 있어서, 도 23의 (A)~(C)에 도시한 바와 같이, 제1 L&S 패턴(71)의 절결부(38Aa, 38Ab)에, 유기층(64)과 동일한 저유전률의 유기 재료로 이루어지는 충전부(64P, 64Q)를 재충전하고, 표면을 평탄화한다. 다음 단계 164에 있어서, 예컨대 웨트 에칭에 의해서, 웨이퍼(W1)로부터 제1 L&S 패턴(71)(이산화규소막)만을 제거함으로써, 도 24의 (A)~(C)에 도시한 바와 같이, 도 2의 제1 영역(76A) 내에서 볼록의 라인 패턴(72)에 대응하는 부분을 오목의 라인 패턴(38B)(또는 72B)으로 간주한 회로 패턴이 형성된다. 중앙의 라인 패턴(38B)에는, 분리부(74A, 74B)에 대응하는 Y 방향의 간격이 3d인 위치에 폭 d의 평탄부(38Ba, 38Bb)[노광 장치(100)의 해상 한계보다도 미세한 비주기적인 부분]가 형성되어 있다. 또한, 필요에 따라서 단계 166에 있어서, 오목의 라인 패턴(38B)(오목부)에 예컨대 구리 등의 도전성 재료를 충전해도 좋다. 이에 따라, 오목의 라인 패턴(38B)에 도전성 재료가 충전된 매립형의 회로 패턴을 형성할 수 있다.
또한, 도 2의 회로 패턴(70)의 제1 영역(76A) 내의 패턴에 대응하는 회로 패턴과 함께, 제2 영역(76B) 및 제3 영역(76C) 내의 패턴에 대응하는 회로 패턴도 동일하게 형성된다.
본 실시형태에 따르면, 제1 실시형태의 효과 등에 더하여 이하의 효과 등이 얻어진다.
(1) 본 실시형태의 패턴 형성 방법은, 웨이퍼(W1) 상에 X 방향으로 배열된 복수의 제1 라인 패턴(38A)을 갖는 제1 L&S 패턴(71)을 형성하는 단계 104A와, 제1 L&S 패턴(71)을 덮도록 하드마스크층(66)을 형성하는 단계 152과, 하드마스크층(66) 상에, 라인 패턴(38A)에 직교하는 방향으로 신장되는 복수의 제2 라인 패턴(52A)을 Y 방향으로 배열한 형상의 제2 L&S 패턴(78)을 형성하는 단계 110A와, 제2 L&S 패턴(78)을 덮도록 포토레지스트층(60)을 형성하는 단계 154를 갖는다. 또한, 이 패턴 형성 방법은, 제2 L&S 패턴(78)의 일부와 중첩되도록, 포토레지스트층(60)에 제1 개구부(60A, 60B)를 갖는 패턴을 형성하는 단계 114A와, 개구부(60A, 60B)를 통해 하드마스크층(66)의 일부를 제거하여, 하드마스크층(66)에 제2 개구부(66A, 66B)를 형성하는 단계 156과, 개구부(66A, 66B)를 통해 제1 L&S 패턴(71)의 일부[분리부(74A, 74B)]를 제거하는 단계 118A와, 하드마스크층(66)을 제거하는 단계 160을 갖는다.
본 실시형태에 따르면, 제1 및 제2 L&S 패턴(71, 78)은 노광 장치(100)의 해상 한계보다도 미세한 패턴으로서 형성할 수 있다. 또한, 노광 장치(100)를 이용하여, 포토레지스트층(60)의 개구부(60A, 60B)가 되는 상이, 제2 L&S 패턴(78)의 스페이스부와 중첩되는 부분에서, 그리고 제1 L&S 패턴(71)의 라인 패턴(38A)의 제거 대상이 되는 부분[분리부(74A, 74B)]을 덮도록 노광된다. 그 결과, 그 분리부(74A) 등과 개구부(60A, 60B)가 중첩된 부분에서 하드마스크층(66)의 개구부(66A, 66B)가 형성되기 때문에, 이 개구부(66A, 66B)를 통해 제1 L&S 패턴(71) 중 그 제거 대상이 되는 부분만을 고정밀도로 제거할 수 있다.
따라서, 노광 장치(100)의 해상 한계보다도 미세한 비주기적인 부분[분리부(74A, 74B)]을 포함하는 회로 패턴을, 노광 장치(100)를 이용하여 고정밀도로 형성할 수 있다.
(2) 또한, 그 패턴 형성 방법은, 웨이퍼(W1)에 제1 L&S 패턴(71)을 형성할 때에 제1 L&S 패턴(71)의 스페이스부에 유기층(64)을 충전하는 단계 150과, 하드마스크층(66) 및 제2 L&S 패턴(78)을 제거한 후, 제1 L&S 패턴(71) 내의 제거된 부분[절결부(38Aa, 38Ab)]에 유기층(64)과 동일한 재료의 박막[충전부(64P, 64Q)]을 충전하는 단계 162와, 제1 L&S 패턴(71)을 제거하는 단계 164를 갖는다.
이에 따라, 분리부(74A, 74B)가 평탄부이고 제1 L&S 패턴(71)의 부분이 오목부가 되는 회로 패턴을 형성할 수 있다. 또한, 트렌치 패턴이라도 동일하게 형성 가능하다.
(3) 또한, 유기층(64)은, 유전률이 작은 유기 재료로 이루어지는 절연막이며, 하드마스크층(66)은 무기막이기 때문에, 유기층(64)과 하드마스크층(66)은 에칭의 내성이 상이하다. 따라서, 유기층(64)에 개구부(64A, 64B)를 형성한 후, 하드마스크층(66)만을 용이하게 제거할 수 있다.
[제3 실시형태]
다음에, 본 발명의 제3 실시형태에 대하여 도 25의 (A)~도 29의 (C)를 참조하여 설명한다. 본 실시형태에 있어서도, 도 1의 (A)의 패턴 형성 시스템 및 도 1의 (B)의 노광 장치(100)가 사용된다. 또한, 본 실시형태에서 형성되는 패턴은, 도 2의 회로 패턴(70) 중의 제1 영역(76A) 내의 회로 패턴이다. 이하, 본 실시형태의 패턴 형성 방법의 일례에 대하여, 제1 실시형태의 동작(도 3의 플로우차트)과 비교하면서 설명한다.
우선, 도 3의 단계 102, 104에 대응하여, 도 25의 (B)에 도시한 바와 같이, 웨이퍼(웨이퍼 W2로 함)의 기재(36)의 평탄한 표면에, 스페이서·더블 패터닝법으로, 복수의 선폭 d의 라인 패턴(38A)(이산화규소의 박막)을 X 방향으로 피치 2d로 배열한 제1 L&S 패턴(71)을 형성한다. 다음 단계 106에서, 웨이퍼(W2)의 제1 L&S 패턴(71)을 덮도록 반사 방지막(BARC)으로 이루어지는 제1 보호층(48)[이하, 본 실시형태에서는 간단히 보호층(48)이라 함]을 형성하고, 다음 단계 108에 대응하여, 보호층(48)의 표면에 가공용 패턴층(52)[도 5의 (B) 참조]을 형성한다. 다음에 단계 110에 대응하는 공정에서, 도 5의 (E)의 스페이서부(56A 및 56B)의 사이에도 스페이서층(56)과 동일한 재료를 충전하고, 라인 패턴(50A)을 제거하고 나서 가공용 패턴층(52)의 에칭을 행한다. 이에 따라, 도 25의 (A)에 도시한 바와 같이, 보호층(48)의 표면에, Y 방향의 폭 d의 스페이스부(79A)와, Y 방향의 폭 3d의 라인 패턴(52B)을 Y 방향으로 피치 4d로 배열한 제2 L&S 패턴(78A)이 형성된다. 또한, 제2 L&S 패턴(78A)을 형성하기 위해서, 도 3의 단계 134에 대응하는 공정에서, 도 5의 (C)의 라인 패턴(50A)으로서 선폭 3d의 라인 패턴을 형성해도 좋다.
이하, 도 2의 회로 패턴(70) 중의 분리부(74A, 74B)를 포함하는 제1 영역(76A) 내의 패턴에 대응하는 패턴이 형성되는 과정에 대하여, 도 25의 (A)~도 29의 (C)를 참조하여 설명한다. 도 25의 (A)~도 29의 (C) 내에서 도 6의 (A)~도 12의 (C)에 대응하는 부분에는 동일한 부호를 붙여 그 상세한 설명을 생략한다. 도 25의 (A)~도 29의 (A)는 각각 웨이퍼(W2)의 표면의 각 샷 영역 내의 제1 영역(76A)에 대응하는 부분을 도시하는 확대 평면도, 도 25의 (B)~도 29의 (B)는 각각 도 25의 (A)~도 29의 (A)의 BB’선을 따라 취한 단면도, 도 25의 (C)~도 29의 (C)는 각각 도 25의 (A)~도 29의 (A)의 CC’선을 따라 취한 단면도이다. 또한, 도 25의 (A)~도 27의 (A)에서는, 후술하는 포토레지스트층(60)은 투명 부재로서 나타내어져 있다.
우선, 도 3의 단계 112에 대응하는 공정에 있어서, 도 25의 (B), (C)에 도시한 바와 같이, 웨이퍼(W2)의 제2 L&S 패턴(78A)을 덮도록, 예컨대 포지티브형의 포토레지스트층(60)을 형성(도포)한다. 다음 단계 114에 대응하여, 노광 장치(100)로 웨이퍼(W2)의 각 샷 영역의 제1 영역(76A)에 대응하는 부분에, 도 25의 (A)에 도시한 바와 같이, 도 25의 (D)의 레티클(R4)의 X 방향의 폭 2d/β로 Y 방향의 폭 6d/β의 장방형의 개구 패턴(R4A)(긴 구멍)의 상(62d)을 노광한다. 상(62d)의 이상적인 상(A3)은, X 방향의 폭 2d로 Y 방향의 폭 6d의 분리부(74A, 74B)를 덮는 장방형의 상이지만, 실제로는 수차(收差) 등으로 어느 정도 변형하고 있어도 지장이 없다. 그 후, 웨이퍼(W2)의 포토레지스트층(60)의 현상을 행함에 따라, 도 26의 (A)에 도시한 바와 같이, 상(62d)에 대응하는 부분에 제1 개구부(60D)가 형성된다. 또한, 본 실시형태에서는, 레티클(R4)의 개구 패턴(R4A)의 형상으로서, 장방형의 형상을 나타내었지만, 이것에 한정되는 것은 아니다. 예컨대, 그 개구 패턴으로서, OPC(Optical proximity correction) 처리를 실시한 패턴을 이용해도 좋다.
다음 단계 116에 대응하는 공정에 있어서, 예컨대 드라이 에칭으로 개구부(60D)를 통해서 웨이퍼(W2)의 보호층(48)에 개구를 형성한다. 이에 따라, 도 26의 (A)~(C)에 도시한 바와 같이, 개구부(60D)와 제2 L&S 패턴(78A)의 스페이스부(79A)가 중첩된 부분[라인 패턴(38A)의 분리부(74A, 74B)를 걸치는 부분]에서 보호층(48)의 제2 개구부(48D, 48E)가 형성된다. 다음 단계 118에 대응하여, 제2 L&S 패턴(78A)(여기서는 이산화규소막)의 에칭을 행하고, 보호층(48)의 개구부(48D, 48E)를 통해서 제1 L&S 패턴(71)의 라인 패턴(38A)(여기서는 이산화규소막)의 에칭을 행한다. 이에 따라, 도 27의 (A)~(C)에 도시한 바와 같이, 개구부(48D, 48E) 내의 분리부(74A, 74B)에 대응하는 위치에서, 라인 패턴(38A)에 절결부(38Aa, 38Ab)가 형성된다. 또한, 제2 L&S 패턴(78A)의 라인 패턴(52B)에도 절결부(52Ba, 52Bb, 52Bc)가 형성된다.
다음에 단계 120에 대응하여, 예컨대 애싱에 의해서 잔존하는 포토레지스트층(60)을 제거하고, 단계 122에 대응하여, 예컨대 에치백법으로 제2 L&S 패턴(78A)을 제거함으로써, 도 28의 (A)~(C)에 도시한 바와 같이, 표면이 보호층(48)으로 덮여 절결부(38Aa, 38Ab)가 형성된 제1 L&S 패턴(71)이 표시된다. 다음 단계 124에 대응하여 예컨대 드라이 애싱으로 보호층(48)을 제거함으로써, 도 29의 (A)~(C)에 도시한 바와 같이, 절결부(38Aa, 38Ab)가 마련된 라인 패턴(38A)을 포함하는 제1 L&S 패턴(71)이 형성된다.
본 실시형태에 따르면, 상기의 각 실시형태의 효과에 더하여 이하의 효과가 얻어진다. 본 실시형태에 따르면, 제2 L&S 패턴(78A)은, 스페이스부(79A)의 폭 d가 제2 라인 패턴(52B)의 폭 3d보다 좁은 패턴이며, 포토레지스트층(60)의 제1 개구부(60D)는, 제2 L&S 패턴(78A) 중, 서로 인접하는 2개의 스페이스부(79A)의 적어도 일부를 덮는 크기의 긴 구멍이다. 따라서, 하나의 긴 구멍(개구부(60D))을 형성하는 것만으로, 라인 패턴(38A)의 2개소에 절결부(38Aa, 38Ab)[분리부(74A, 74B)]를 형성할 수 있다. 이 때문에, 노광 장치(100)의 해상 한계보다 미세한 비주기적인 부분을 포함하는 패턴을 용이하게 형성할 수 있다.
또한, 보호층(48)을 덮도록 제2 L&S 패턴(78A)을 형성할 때에, 보호층(48) 상에 L&S 패턴을 갖는 제4 패턴[복수의 라인 패턴(50A)]을 형성하고, 이 제4 패턴의 라인 패턴(50A)[또는 스페이스부(56A, 56B)]의 폭을 이 제4 패턴의 피치 4d의 1/2보다 굵게, 예컨대 3d로 하고 있다. 따라서, 제2 L&S 패턴(78A)을 용이하게 형성할 수 있다.
또한, 상기의 각 실시형태에 있어서는 이하와 같은 변형이 가능하다.
(1) 상기의 각 실시형태에서는, 제1 L&S 패턴(71)[제1 라인 패턴(38A, 71)]과 제2 L&S 패턴(78, 78A)[제2 라인 패턴(52A, 77, 52B)]은 서로 직교하고 있다. 그러나, 제1 L&S 패턴(71)과 제2 L&S 패턴(78, 78A)은 90°보다 작은 각도로 교차하고 있어도 좋다. 또한, 제1 L&S 패턴(71) 대신에, 적어도 하나의 라인 패턴(38A)을 포함하는 패턴을 형성해 두어도 좋고, 제2 L&S 패턴(78, 78A) 대신에, 적어도 하나의 라인 패턴(52A, 52B)을 포함하는 패턴을 형성해 두어도 좋다.
(2) 상기의 각 실시형태에서는, 제1 L&S 패턴(71) 및 제2 L&S 패턴(78)은 스페이서·더블 패터닝법으로 형성되어 있다. 그러나, 제1 L&S 패턴(71) 및 제2 L&S 패턴(78) 중의 적어도 한쪽을 형성할 때에, 피치 분할법(Pitch-Splitting Process)을 적용해도 좋다. 이 피치 분할법으로서는, 이중 노광법(Double Exposure Process) 또는 더블 패터닝법(Double Patterning Process) 중의 어느 것을 적용해도 좋다.
또한, 상기의 각 실시형태에서는, 예컨대 스페이서·더블 패터닝법으로 기초가 되는 L&S 패턴으로부터 피치가 1/2인 L&S 패턴을 형성하고 있다. 그러나, 기초가 되는 패턴으로부터 이 피치에 대하여 1/(2k)(k는 1 이상의 정수)의 피치를 갖는 L&S 패턴[이것이 L&S 패턴(71, 78)이 됨]을 형성하는 것도 가능하다. 이에 따라, 보다 미세한 회로 패턴을 형성 가능하다.
(3) 상기의 각 실시형태에서는, 형성되는 회로 패턴 중의 라인 패턴(38A, 71)은 이산화규소로 이루어지지만, 라인 패턴(38A, 71)의 재료는 예컨대 도전성 재료(예컨대 구리) 등의 다른 어떠한 재료라도 좋다.
(4) 상기의 각 실시형태에서는, 주기적인 패턴[제1 L&S 패턴(71)]의 일부를 제거하고 있지만, 비주기적인 패턴의 일부를 제거하는 경우에도 상기의 실시형태의 패턴 형성 방법이 적용 가능하다. 또한, 주기적인 패턴 또는 비주기적인 패턴에 비주기적인 패턴을 부가하는 경우에도 상기의 패턴 형성 방법이 적용 가능하다.
다음에, 상기의 각 실시형태의 패턴 형성 방법을 이용하여 SRAM 등의 반도체 디바이스(전자 디바이스)를 제조하는 경우, 반도체 디바이스는, 도 30에 도시한 바와 같이, 반도체 디바이스의 기능·성능 설계를 행하는 단계 221, 이 설계 단계에 기초한 마스크(레티클)를 제작하는 단계 222, 반도체 디바이스용의 기판(또는 웨이퍼의 기재)을 제조하는 단계 223, 기판 처리 단계 224, 디바이스 조립 단계(다이싱 공정, 본딩 공정, 패키지 공정 등의 가공 프로세스를 포함함) 225, 및 검사 단계 226 등을 거쳐 제조된다. 또한, 상기 기판 처리 단계 224는, 노광 장치로 레티클의 패턴을 기판에 노광하는 공정, 노광한 기판을 현상하는 공정, 및 현상한 기판의 가열(경화) 및 에칭을 행하는 공정 등을 포함하고 있다.
다시 말해서, 이 디바이스 제조 방법은, 기판 처리 단계 224를 포함하고, 이 기판 처리 단계 224는, 상기의 각 실시형태 중 어느 것의 패턴 형성 방법을 이용하여 기판(웨이퍼 W, W1, W2) 상에 소정의 패턴[라인 패턴(38A, 72)]의 일부를 제거한 패턴을 형성하는 공정을 포함하고 있다. 또한, 일례로서, 기판 상에 형성되는 패턴은, 주기적 패턴[제1 L&S 패턴(71)]의 일부를 제거한 패턴이다.
이 디바이스의 제조 방법에 따르면, 노광 장치의 해상 한계보다도 미세한 비주기적인 부분을 포함하는 회로 패턴을 포함하는 반도체 디바이스를, 노광 장치를 이용하여 고정밀도로 제조할 수 있다.
또한, 상기의 실시형태에서 제조 대상의 디바이스는, SRAM 이외의 DRAM, CPU, DSP 등의 임의의 반도체 디바이스가 가능하다. 또한, 반도체 디바이스 이외의 촬상 소자, MEMS(Microelectromechanical Systems) 등의 전자 디바이스(마이크로 디바이스)를 제조할 때에도 상기의 실시형태의 패턴 형성 방법이 적용 가능하다.
또한, 상기의 실시형태에 있어서, 노광 장치로서는, 액침형이 아닌 드라이형의 노광 장치를 사용해도 좋다. 또한, 자외광을 노광광으로 하는 노광 장치 이외에, 노광광으로서 파장이 수 ㎚~수 10 ㎚ 정도의 EUV광(Extreme Ultraviolet Light)을 이용하는 EUV 노광 장치 등을 이용해도 좋다.
또한, 본 발명은 전술의 실시형태에 한정되지 않고, 본 발명의 요지를 일탈하지않는 범위에서 여러 가지의 구성을 취할 수 있다.
산업상의 이용가능성
본 발명에 따르면, 노광 장치의 해상 한계보다도 미세한 패턴을 형성할 수 있기 때문에, 한층 더 고밀도인 반도체 소자 등의 전자 디바이스나 마이크로 디바이스를 고정밀도로 제조할 수 있다.
R, R1, R3 : 레티클 W, W1, W2 : 웨이퍼(기판)
36 : 기재 38 : 디바이스층
38A : 제1 라인 패턴 48 : 제1 보호층
52 : 가공용 패턴층 52A : 제2 라인 패턴
58 : 제2 보호층 60 : 포토레지스트층
70 : 회로 패턴 71 : 제1 L&S 패턴
72 : 라인 패턴 74A~74F : 분리부
78 : 제2 L&S 패턴 100 : 노광 장치

Claims (12)

  1. 패턴 형성 방법으로서,
    기판 상에 제1 라인 패턴을 갖는 제1 패턴을 형성하고,
    상기 제1 패턴을 덮도록 제1 박막을 형성하며,
    상기 제1 박막 상에, 상기 제1 라인 패턴에 교차하는 방향으로 신장되는 제2 라인 패턴을 갖는 제2 패턴을 형성하고,
    상기 제2 패턴을 덮도록 감광층을 형성하며,
    상기 제2 패턴의 적어도 일부와 중첩되도록, 상기 감광층에 제1 개구부를 갖는 제3 패턴을 형성하고,
    상기 감광층에 형성된 상기 제3 패턴의 상기 제1 개구부를 통해 상기 제1 박막의 일부를 제거하여, 상기 제1 박막에 제2 개구부를 형성하고,
    상기 제1 박막의 상기 제2 개구부를 통해 상기 제1 패턴의 일부를 제거하며,
    상기 제1 박막 및 상기 제2 패턴을 제거하는 것을 특징으로 하는 패턴 형성 방법.
  2. 제1항에 있어서, 상기 제1 패턴은, 제1 방향으로 복수의 상기 제1 라인 패턴이 배열된 라인·앤드·스페이스 패턴을 갖고,
    상기 제2 패턴은, 상기 제1 방향에 교차하는 제2 방향으로 복수의 상기 제2 라인 패턴이 배열된 라인·앤드·스페이스 패턴을 갖는 것을 특징으로 하는 패턴 형성 방법.
  3. 제2항에 있어서, 상기 제1 패턴 및 상기 제2 패턴을 형성할 때에,
    각각 상기 제1 라인 패턴 및 상기 제2 라인 패턴의 피치의 2배의 피치를 갖는 제4 패턴을 형성하고,
    상기 제4 패턴을 이용하여, 상기 제4 패턴의 피치의 1/2의 피치를 갖는 라인·앤드·스페이스 패턴을 형성하는 것을 특징으로 하는 패턴 형성 방법.
  4. 제2항 또는 제3항에 있어서, 상기 감광층의 상기 제1 개구부는, 상기 제2 패턴의 하나의 스페이스부의 적어도 일부를 포함하는 크기인 것을 특징으로 하는 패턴 형성 방법.
  5. 제2항 또는 제3항에 있어서, 상기 감광층에 형성된 상기 제1 개구부는, 상기 제2 패턴 중, 서로 인접하는 2개의 스페이스부의 적어도 일부를 포함하는 크기의 구멍을 갖고,
    상기 제2 개구부는, 상기 서로 인접하는 2개의 스페이스부에 대응하는 위치에 형성되는 것을 특징으로 하는 패턴 형성 방법.
  6. 제2항 또는 제3항에 있어서, 상기 제1 박막과 상기 감광층의 사이에 상기 제2 패턴을 덮도록 제2 박막을 형성하고,
    상기 제1 박막에 상기 제2 개구부를 형성할 때에 상기 제2 박막에 제3 개구부를 형성하며,
    상기 제1 패턴의 일부를 제거할 때에, 상기 제2 박막의 상기 제3 개구부, 상기 제2 패턴의 스페이스부, 및 상기 제1 박막의 상기 제2 개구부를 통해 상기 제1 패턴의 에칭을 행하는 것을 특징으로 하는 패턴 형성 방법.
  7. 제2항 또는 제3항에 있어서, 상기 기판 상에 상기 제1 패턴을 형성할 때에 상기 제1 패턴의 스페이스부에 제4 박막을 충전하고,
    상기 제1 박막 및 상기 제2 패턴을 제거한 후, 상기 제1 패턴의 제거된 부분에 상기 제4 박막과 동일한 재료의 박막을 충전하며,
    상기 제1 패턴을 제거하는 것을 특징으로 하는 패턴 형성 방법.
  8. 제7항에 있어서, 상기 제1 박막 중의 상기 제1 패턴이 제거된 오목부에 상기 제1 박막과 상이한 재료를 충전하는 것을 특징으로 하는 패턴 형성 방법.
  9. 삭제
  10. 제7항에 있어서, 상기 제1 박막은 무기막이며, 상기 제4 박막은 유기막인 것을 특징으로 하는 패턴 형성 방법.
  11. 제1항 또는 제2항에 있어서, 상기 제2 패턴은, 스페이스부의 폭이 상기 제2 라인 패턴의 폭보다 좁은 라인·앤드·스페이스 패턴을 갖고,
    상기 감광층의 상기 제1 개구부는, 상기 제2 패턴 중, 서로 인접하는 2개의 스페이스부의 적어도 일부를 덮는 크기의 구멍을 갖는 것을 특징으로 하는 패턴 형성 방법.
  12. 제11항에 있어서, 상기 제1 박막을 덮도록 상기 제2 패턴을 형성할 때에, 상기 제1 박막 상에 라인·앤드·스페이스 패턴을 갖는 제4 패턴을 형성하고, 상기 제4 패턴의 라인 패턴 또는 스페이스부의 폭을 상기 제4 패턴의 피치의 1/2보다 굵게 하는 것을 특징으로 하는 패턴 형성 방법.
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Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013161987A (ja) * 2012-02-06 2013-08-19 Toshiba Corp パターン形成方法
KR101974796B1 (ko) * 2012-10-19 2019-05-02 가부시키가이샤 니콘 패턴 형성 방법 및 디바이스 제조 방법
US9263279B2 (en) * 2013-04-17 2016-02-16 Qualcomm Incorporated Combining cut mask lithography and conventional lithography to achieve sub-threshold pattern features
US9761436B2 (en) * 2014-06-30 2017-09-12 Taiwan Semiconductor Manufacturing Company, Ltd. Mechanisms for forming patterns using multiple lithography processes
JP6366412B2 (ja) * 2014-08-01 2018-08-01 キヤノン株式会社 パターン形成方法
WO2016134954A1 (en) * 2015-02-23 2016-09-01 Asml Netherlands B.V. Device manufacturing method and patterning devices for use in device manufacturing method
US9711369B2 (en) 2015-03-16 2017-07-18 Taiwan Semiconductor Manufacturing Company, Ltd. Method for forming patterns with sharp jogs
US9911693B2 (en) * 2015-08-28 2018-03-06 Micron Technology, Inc. Semiconductor devices including conductive lines and methods of forming the semiconductor devices
US10559492B2 (en) * 2017-11-15 2020-02-11 Taiwan Semiconductor Manufacturing Company, Ltd. Patterning methods for semiconductor devices and structures resulting therefrom
US11901190B2 (en) * 2017-11-30 2024-02-13 Taiwan Semiconductor Manufacturing Company, Ltd. Method of patterning
US10675657B2 (en) 2018-07-10 2020-06-09 Visera Technologies Company Limited Optical elements and method for fabricating the same
US10658179B2 (en) * 2018-08-17 2020-05-19 Taiwan Semiconductor Manufacturing Co., Ltd. Method and structure of middle layer removal

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100300618B1 (ko) 1992-12-25 2001-11-22 오노 시게오 노광방법,노광장치,및그장치를사용하는디바이스제조방법
JPH11214280A (ja) * 1998-01-20 1999-08-06 Nec Corp パターン形成方法
JP2001203139A (ja) * 2000-01-19 2001-07-27 Hitachi Ltd 半導体装置の製造方法
SG124257A1 (en) 2000-02-25 2006-08-30 Nikon Corp Exposure apparatus and exposure method capable of controlling illumination distribution
KR100393969B1 (ko) * 2000-12-29 2003-08-06 주식회사 하이닉스반도체 반도체 소자의 콘택홀 형성방법
US20050085085A1 (en) * 2003-10-17 2005-04-21 Yan Borodovsky Composite patterning with trenches
JP4167664B2 (ja) * 2004-02-23 2008-10-15 株式会社東芝 レチクルの補正方法、レチクルの作製方法、パターン形成方法及び半導体装置の製造方法
CN108490741A (zh) 2004-06-09 2018-09-04 株式会社尼康 曝光装置及元件制造方法
KR20080026832A (ko) * 2006-09-21 2008-03-26 삼성전자주식회사 반도체소자의 미세패턴 형성방법
JP2008235462A (ja) 2007-03-19 2008-10-02 Fujitsu Ltd 半導体集積回路の製造方法及び設計装置
JP2009194248A (ja) 2008-02-15 2009-08-27 Tokyo Electron Ltd パターン形成方法、半導体製造装置及び記憶媒体
WO2009150870A1 (ja) 2008-06-13 2009-12-17 東京エレクトロン株式会社 半導体装置の製造方法
JP2010050384A (ja) * 2008-08-25 2010-03-04 Elpida Memory Inc 半導体装置の製造方法
US20100187611A1 (en) * 2009-01-27 2010-07-29 Roberto Schiwon Contacts in Semiconductor Devices

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