WO2001098823A1 - Substrat de reseau, unite d'affichage comprenant ledit substrat et procede de fabrication du susbstrat de reseau - Google Patents

Substrat de reseau, unite d'affichage comprenant ledit substrat et procede de fabrication du susbstrat de reseau Download PDF

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WO2001098823A1
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Hironori Aoki
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Advanced Display Inc.
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    • H01L27/124Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits

Definitions

  • the present invention relates to an array substrate on which scanning lines and signal lines are formed, a display device using the same, and a method for manufacturing an array substrate.
  • a display material such as a liquid crystal is usually held between two opposing insulating substrates, and a voltage is selectively applied to the display material. It is configured to At least one of these substrates is composed of an array substrate, for example, a switching element such as a TFT and a pixel electrode in contact with the switching element.
  • a scanning line (hereinafter, referred to as a gate line) for giving a signal to the switching element of the present invention is formed in a matrix shape. It has been done.
  • an auxiliary capacitance line for forming a pixel electrode and a storage capacitor may be formed.
  • FIG. Fig. 9 (a) shows the terminal part of the gate line and the plane of the display area in the conventional array board
  • Fig. 9 (b) shows the gate in Fig. 9 (a).
  • the terminal section of the wire is shown by a cross section taken along the line GG.
  • 2 is a gate wire
  • 3 is a gate insulated
  • Reference numeral 4 denotes a data line
  • reference numeral 5 denotes a pixel electrode
  • reference numeral 9 denotes a nozzle film
  • reference numeral 10 denotes a drain electrode of a TFT as a switching element.
  • the terminal electrode 6 and the gate line 2 are connected directly or via a contact hole 8 provided in an insulating layer. Even if the terminal electrode 6 is not provided, it will be the terminal part in the configuration, but from the viewpoint of the connection strength and connection reliability with the external circuit, the wiring material that can be used as the gate wire 2 Limits the process of connecting the terminal section and the driver IC, and lowers the performance and productivity. Accordingly, the terminal electrode 6 is generally provided, and a transparent conductive film such as ITO (Indium Tin Oxide) is widely used for the terminal electrode 6.
  • ITO Indium Tin Oxide
  • the pattern for connecting the terminal electrode of the gate and the gate line is made of refractory metal.
  • the method of installation is disclosed in Japanese Patent Application Laid-Open No. 6-1160905. In this method, a low-resistance gate wire is extended to the vicinity of the terminal, and the gate wire cut just before the terminal electrode and the terminal electrode are connected using a high melting point metal. It is something to be done.
  • FIG. 10 (a) shows the auxiliary capacitance lines in the conventional array substrate, the data lines connected to all of the auxiliary capacitance lines, and the collective auxiliary capacitance lines set in parallel with the lines.
  • Lead-out auxiliary capacitance line that connects the combined auxiliary capacitance line and terminal section FIG. 10 shows a plan view of the terminal and its terminal portion, and FIG. 10 (b) shows a cross section taken along the line H—H in FIG.
  • FIG. 10 the same components as those in FIG. 9 are denoted by the same reference numerals, 11 is connected to the auxiliary capacitance line, and 13 is connected to all the auxiliary capacitance lines 11.
  • 15 is a lead auxiliary capacitance line connecting the collective auxiliary capacitance line 13 to the terminal section, 5 is a pixel electrode, 7 is an auxiliary capacitance line 11 and a collective auxiliary capacitance line.
  • This is a connection pattern that connects 1 to 3.
  • the storage capacitor line 11 is formed of the same conductive film as that of the gate line 2, and the storage capacitor line 11 is formed of a transparent conductive film for each wiring.
  • connection pattern 7 By means of the connection pattern 7, a collective auxiliary capacitance formed of a conductive film in the same layer as the data line 4 via a contact hole 8 provided in the insulating film.
  • the collective auxiliary capacitance line 13 extends to the periphery of the panel via the lead-out auxiliary capacitance line 15 which is the same layer, and is provided in the insulating film. Conduction with the terminal electrode 6 through the contact hole 8 forms a signal terminal portion for connection to an external circuit.
  • the wiring resistance includes a resistance component (hereinafter, referred to as a drawing resistance) determined by a wiring material, a film thickness, a wiring width, and a wiring length, and a plurality of wiring components. It depends on the resistance component (hereinafter referred to as contact resistance) generated when the conductive film comes into contact.
  • a drawing resistance a resistance component determined by a wiring material, a film thickness, a wiring width, and a wiring length, and a plurality of wiring components. It depends on the resistance component (hereinafter referred to as contact resistance) generated when the conductive film comes into contact.
  • the resistivity Attempts have been made to use smaller materials. For example, when aluminum (A1) or A1 alloy is used, chromium (Cr), which has been commonly used as a wiring material, has been used. It can be expected that the resistance will be reduced to about 1/5 for the same film thickness, the same wiring width and the same wiring length.
  • the value of the contact resistance depends largely on the wiring materials involved in the contact or the manufacturing process of the array substrate. You For example, if wiring and ITO was formed Ri by the Cr, the Sn0 2, etc.
  • the transparent conductive film if the Ru is brought into contact with through one co-te-click bet Hall of 50 / ni square extent It is relatively easy to reduce the contact resistance to a few hundred ohms. However, when A1 or A1 alloy is used for wiring, it is difficult to reduce the contact resistance with the ITO film. When A1 or A1-based alloy contacts the transparent conductive film through one contact hole of about 50 / zm square, the contact resistance Will increase significantly, to more than tens of kiloohms.
  • the connection resistance increases even if the wiring resistance is reduced. This results in an increase in the overall wiring resistance.
  • the terminal area has a small area that can contribute to the contact, and the contact resistance is remarkably increased.
  • the contact resistance generally involving the A1 series metal tends to increase, but this is disclosed in Japanese Patent Application Laid-Open No. 6-160995.
  • a contact involving an A1-based metal is generated near the gate terminal electrode, so it is not easy to reduce the resistance.
  • the contact resistance is remarkably increased as described above.
  • the same method as that for the gate line is disclosed for the connection between the auxiliary capacitance line and the terminal electrode. An increase in contact resistance occurs.
  • a method in which an auxiliary capacitance line is provided and a collective auxiliary capacitance line connected to all of the auxiliary capacitance lines is also provided in Japanese Patent Application Laid-Open No. Hei 10-319433 described above.
  • the wiring resistance of the auxiliary capacitance line caused by the contact resistance between the material forming the auxiliary capacitance line or the collective auxiliary capacitance line and the transparent conductive film Increase.
  • the storage capacitance lines and their associated storage capacitance lines are converted in the vicinity of the display area as shown in FIG. 1 of the official gazette.
  • the area can be several times larger than that of the terminal area.
  • the auxiliary capacitance line and the group of auxiliary capacitance lines must be used in order to prevent poor display such as crosstalk caused by the signal delay of the auxiliary capacitance line during row inversion driving.
  • the resistance required at the connection to the gate must be much lower than the contact resistance required at the gate line described above.
  • the contact resistance between the auxiliary capacitance line and the collective auxiliary capacitance line is reduced to a level of several tens of ohms, which can suppress the above display failure. There was a problem that resistance was difficult.
  • the present invention has been made in view of the above problems, and provides a display device having excellent display quality, which can reduce the resistance of a wiring requiring particularly low resistance. This is the purpose. Disclosure of the invention
  • a first array substrate includes a display region in which a plurality of pixel electrodes are formed, a gate line (scanning line) provided between the pixel electrodes, and a gate line (scanning line). ), A data line (signal line) crossing via an insulating film, a terminal portion to which a scanning signal is input, and a conductive film of a different layer from the gate line (scanning line). And a lead-out scanning line for electrically connecting the gate line (scanning line) and the terminal portion.
  • the second array substrate of the present invention is the same as the first array substrate, wherein the auxiliary capacitance line arranged in parallel with the gate line (scanning line) and the data line (Signal line) A collective auxiliary capacitance line provided and electrically connected to the auxiliary capacitance line, a terminal portion to which a common signal is input, and a conductive film of a different layer from the collective auxiliary capacitance line. And a lead-out auxiliary capacitance line for electrically connecting the integrated storage capacitance line and the terminal portion to which the common signal is input is further provided. It is something.
  • a third array substrate includes a display region in which a plurality of pixel electrodes are formed, a gate line (scanning line) provided between the pixel electrodes, and a gate line (scanning line).
  • An auxiliary capacitance line disposed in parallel with the scanning line), and a data line (signal line) intersecting the gate line (scanning line) and the auxiliary capacitance line via an insulating film.
  • a collective auxiliary capacitance line disposed in parallel with the data line (signal line) and electrically connected to the auxiliary capacitance line; a terminal unit to which a common communication signal is input; And a lead auxiliary capacitance line formed of a conductive film of a different layer from the auxiliary capacitance line and electrically connecting the collective auxiliary capacitance line and the terminal portion. It is something.
  • the fourth array substrate of the present invention is the same as the first or second array substrate, wherein the lead-out scanning line is a conductive layer of the same layer as the data line (signal line). It is characterized by being formed of a film.
  • the fifth array substrate of the present invention is the same as the first or second array substrate, wherein the lead-out scanning line is formed of the same layer as the pixel electrode. It is characterized by this.
  • the sixth array substrate of the present invention is the fourth or fifth array substrate, wherein the lead-out scanning lines are in the vicinity of the display area and when the scanning signals are transmitted. Near the input terminal It is characterized in that the gate lines are connected to the gate lines (scanning lines) and the terminals to which the scanning signals are input.
  • the seventh array substrate of the present invention is the same as the second or third array substrate, wherein the lead-out auxiliary capacitance line is in the same layer as the data line (signal line). It is characterized by being formed of a conductive film.
  • An eighth array substrate of the present invention is the above-mentioned second or third array substrate, wherein the lead-out auxiliary capacitance line is formed of the same conductive film as the pixel electrode. It is characterized by this fact.
  • the ninth array substrate of the present invention is the above-mentioned seventh or eighth array substrate, wherein the lead-out auxiliary capacitance line is provided near the display area and the common signal. Near the terminal to which the common signal is input, and in the vicinity of the terminal to which the common signal is input, respectively. It is a thing.
  • the 10th array substrate according to the present invention may be arranged such that the storage capacitor line and the integrated storage capacitor line are connected to the scanning line in any one of the second to ninth array substrates. It is characterized by being formed of the same layer of conductive film.
  • the 11th array substrate of the present invention is the same as the second or 4th to 10th array substrate, wherein the collective storage capacitance line and the above-mentioned lead-out scanning line are The feature is that they intersect via an insulating film.
  • the 12th array substrate of the present invention is the same as the above-mentioned 1st to 11th array substrates, wherein the gate line (scanning line) is made of aluminum.
  • the gate line is made of aluminum.
  • Uses aluminum or aluminum alloy It is characterized by the following.
  • the thirteenth array substrate of the present invention may be a part of the gate line (scanning line) material in the array substrate according to any one of the first to eleventh embodiments. It is characterized by the use of a fully nitrided aluminum alloy or a partially or wholly nitrided aluminum alloy.
  • the 14th array substrate of the present invention may be configured such that, in any one of the first to 13th array substrates, the material of the data line (signal line) is Cr, Another feature is that a high melting point metal such as Mo is used.
  • the fifteenth array substrate of the present invention may be arranged such that the gate line (scanning line) and the drawing line are arranged on any one of the first, second, and four to fourteenth array substrates.
  • the output scan line is characterized in that it is electrically connected to the pixel electrode by a conductive film of the same layer as the pixel electrode.
  • the sixteenth array substrate according to the present invention is the array substrate according to any one of the second to fifteenth aspects, wherein the collective auxiliary capacitance line and the lead-out auxiliary capacitance line are formed by the pixel It is characterized by being electrically connected by the same conductive film as the electrode.
  • the seventeenth array substrate according to the present invention may be arranged such that the gate line (scanning line) and the lead-out line are provided on any one of the first, second, and four to sixteen array substrates.
  • the gate line (scanning line) or the lead-out line It is characterized in that one of the scanning lines is formed in a grid or ladder shape.
  • An eighteenth array substrate is the array substrate according to any one of the second to seventeenth aspects, wherein At the connection with the output auxiliary capacitance line, in the region where the collective auxiliary capacitance line and the extracted auxiliary capacitance line overlap, the collective auxiliary capacitance line or the extraction is provided. It is characterized in that one of the auxiliary capacitance lines is formed in a lattice or ladder shape.
  • the first ⁇ : position of the present invention is a counter substrate having at least one of the above-mentioned 118th array substrate and at least a common electrode and a color filter. It is characterized by the fact that the liquid crystal is arranged soon after.
  • a conductive film is deposited to form a gate line (scanning line) disposed between electrodes.
  • the conductive film of a layer different from the Bel 7 straight line (scanning line) is deposited, and the sub-portion to which the gate line (scanning line) and the scanning signal are input is provided.
  • a step of forming a lead-out scanning line which is wiring for connecting the gate line, and an m-gate line (scanning line) and an IU.
  • a conductive film is deposited, and a gate line (scanning line) and a gate line (scanning line) disposed between pixel electrodes are formed in parallel.
  • a gate line scanning line
  • a gate line scanning line
  • a gate line scanning line
  • FIG. 1 is a diagram showing a terminal portion of a lead-out scanning line (gate line) according to the first embodiment of the present invention.
  • FIG. 2 is a diagram showing a connection portion between a gate line near a display area and a lead-out scanning line according to the first embodiment of the present invention.
  • FIG. 3 is a diagram showing a terminal portion of a lead-out auxiliary capacitance line (auxiliary capacitance line) according to a second embodiment of the present invention.
  • FIG. 4 is a diagram showing a connection portion between a set auxiliary capacitance line near a display area and a lead-out auxiliary capacitance line in the second embodiment of the present invention.
  • FIG. 5 is a diagram for explaining a third embodiment of the present invention.
  • FIG. 6 is a diagram for explaining a fourth embodiment of the present invention.
  • FIG. 7 is a diagram showing a connection portion between a gate line and a lead-out scanning line according to a fifth embodiment of the present invention.
  • FIG. 8 is a diagram showing a connection portion between a gate line and a lead-out scanning line according to a fifth embodiment of the present invention.
  • FIG. 4 is a diagram showing a display area and a display area.
  • FIG. 10 is a plan view of a storage capacitor line, a collective storage capacitor line, a lead storage capacitor line, and a terminal portion in a conventional array substrate.
  • FIG. 1 and FIG. 2 are views showing the structure of an array substrate according to the first embodiment of the present invention.
  • FIG. 1 (a) is a plan view of a terminal portion of an outgoing scanning line (gate line), and FIG. 1 (b) is a sectional view taken along the line A—A of FIG. 1 (a). are doing .
  • FIG. 2 (a) is a plan view of the vicinity of the display region where the pixel electrode is formed, and the vicinity of the connection between the gate line and the lead-out scanning line.
  • FIG. 2 (b) is a plan view of FIG. (a) shows the B-B cross section.
  • 1 is an insulating substrate
  • 2 is a gate line (scanning line)
  • 3 is a first layer insulating film (gate insulating film)
  • 4 is a data line
  • 5 is a pixel electrode
  • 6 is a terminal.
  • Electrode 7, a connection pattern for connecting the gate line 2 and the lead-out scanning line 14, 8 is in the first-layer insulating film or in the first-layer or second-layer insulating film.
  • Contact holes provided in the prerecorded film, 9 is formed in the same step as the data line, and 9 is the second-layer insulating film (passivation film). Indicates the lead scan line.
  • a gate line from a driver IC (not shown), which is an external signal source, is provided by a terminal electrode 6 at a terminal portion of a lead-out scanning line 14. Input a signal (scanning signal) to scan pixels.
  • a first conductive film is formed on the insulating substrate 1.
  • Al, Cr, copper (Cu), tantalum (Ta), molybdenum (Mo), or other substances are added to the first conductive film.
  • a thin film made of an alloy or the like is used. Since the first conductive film is used as the gate line 2 as described later, it is desirable that the resistivity be as small as possible.
  • the first photoengraving process The gate line 2 is formed by patterning the conductive film of the layer.
  • the connection between the gate line 2 and the lead-out scanning line 14 is the same as the adjacent pattern.
  • a contact hole 8 is formed in the insulating film in a part of the first conductive film on the conductive film in a later-described step by a dry etching process.
  • the conductive film has a structure in which the conductive film takes a contact through the contact hole 8.
  • the first layer of insulating film (gate insulating film) 3, semiconductor film (not shown), and omic contact A film (not shown) is continuously formed.
  • the first-layer insulating film used as the gate insulating film SiNx, SiOx, SiOxNy, or a laminated film of these is used.
  • the a-Si film and the p-Si film are doped with a very small amount of phosphorus (P) on the ohmic contact film.
  • n _ p _ S i is used.
  • the semiconductor film and the ohmic contact film are etched using a method such as dry etching. You
  • the conductive film of the second layer may be a thin film made of Cr, Mo, Ta, A1, an alloy obtained by adding a small amount of these substances to other materials, or a laminate of different metal films.
  • a composition having a different composition in the film thickness direction can be used. Since a third conductive thin film is formed on a part of the second conductive film in a later-described step to establish electrical conduction, at least the third conductive film is formed on the third conductive film. In contact with conductive film The material must have low contact resistance with the conductive film of the third layer in the region.
  • the region in contact with the third conductive film is made of Cr and Mo.
  • the conductive film of the second layer is patterned and removed from the data line 4, the drain electrode 10, and the vicinity of the display area.
  • a lead-out scanning line 14 extending near the terminal portion is formed.
  • the lead-out scanning line 14 has a structure in which it is conductive in the vicinity of the display region and in the vicinity of the terminal by a third-layer conductive film described later.
  • a second layer insulating film (passivation film) 9 is formed using a film forming apparatus such as a plasma CVD. Then, in the fourth photoengraving process and drying, etc., the contact is formed in the first layer insulating film or in the first and second layer insulating films. Form hole 8. In this case, the number of contact holes or the contact area on the gate line connection near the display area is larger than that of the gate terminal. You can set up a contact hole to make it work. Next, a third conductive film is formed by a method such as sputtering ring.
  • a transparent conductive film such as ITO is used for a transmissive display device, and an opaque metal film such as Cr is used for a reflective display device.
  • the third conductive film is subjected to photolithography and etching to form a connection pattern for connecting the gate line 2 and the lead-out scanning line 14. 7, a terminal electrode 6, and a pixel electrode 5 are formed. Through this connection pattern, the gate line 2 and the lead-out scanning line 14 are electrically conducted in the vicinity of the display area.
  • the contact resistance between the gate line and the terminal electrode is remarkable in the conventional method.
  • the increase in wiring resistance caused by using an increasing material is suppressed, and the delay of the scanning signal applied to the switching element formed in the display area is reduced.
  • a possible array substrate can be created. Therefore, by using the array substrate according to the present embodiment, for example, the array substrate and at least the common electrode and the color filter are used.
  • the display device in which liquid crystal is arranged in the vicinity of a counter substrate equipped with a filter, the occurrence of blurs and the like caused by the scanning signal delay is suppressed, and the display quality is excellent. It is possible to obtain an improved display device.
  • the extraction scan line is different from a gate line (formed in this embodiment mode using a first conductive film).
  • the contact resistance with ITO which is a problem when using A1 or A1 alloy for the gate wire, is formed by the second conductive film. The effect of the increase can be further suppressed by increasing the area of the region involved in the contact near the display region, and the wiring resistance can be further reduced.
  • the surface of the gate wire is subjected to nitriding treatment so that it can be used during a subsequent process. It is possible to suppress an increase in contact resistance due to the progress of surface oxidation.
  • the structure according to the present embodiment has a structure in which an array substrate using an auxiliary capacitance line and an auxiliary capacitance between an adjacent gate line and a pixel electrode without using an auxiliary capacitance line are used.
  • the present invention is not limited to the array substrate of the Cs gate type that forms the gate electrode, but can be applied to any display device driven using a gate line. There is a certain thing. For example, it may be applied to a common line in a passive display device.
  • the lead-out scanning line is formed in a process different from that of any of the terminal electrode and the pixel or the gate line, but the resistance of the lead-out scanning line is allowed to increase.
  • the lead-out scanning line can be formed in the same process as the terminal electrode and the pixel electrode.
  • the connection between the gate line and the lead-out scanning line can be made via a contact hole formed in the insulating film or via a contact hole.
  • conduction is achieved by superimposing directly without passing through a via hole (direct contact).
  • increasing the number of contact holes, increasing the area, or directly increasing the number of contact holes near the display area is also required. The effect similar to the above can be obtained by increasing the area of the gate.
  • FIG. 3 and FIG. 4 are views showing the structure of an array substrate according to a second embodiment of the present invention.
  • FIG. 3 (a) is a plan view of a terminal portion of the drawn-out auxiliary capacitance line (auxiliary capacitance line), and Fig. 3 (b) is a sectional view taken along a line C-C in Fig. 3 (a). Is expressed.
  • FIG. 4A is a plan view of a connection portion between the auxiliary capacitance line and the drawn-out auxiliary capacitance line in the vicinity of the display area, and FIG. 4B is viewed from the arrow of FIG. D- D section is shown.
  • 11 is an auxiliary capacitance line
  • 12 is an auxiliary insulating film
  • 3 is a collective auxiliary capacitance line connected to all of the auxiliary capacitance lines
  • 15 is a lead-out auxiliary capacitance line formed in the same process as the data line 4
  • 8 is the first to third layers.
  • a contact hole 9 is provided in the insulating film of the layer, and reference numeral 9 denotes an insulating film (passivation film) of the third layer. As shown in FIG.
  • the terminal electrode 6 in the terminal portion of the drawn auxiliary capacitance line 15 A signal (common signal) is input from the driver IC (not shown), which is an external signal source, to the auxiliary capacitance line 11, the collective auxiliary capacitance line 13, and the auxiliary capacitance line 15.
  • a first conductive film is formed over an insulating substrate.
  • the first conductive film is patterned in the first photoengraving process to form the auxiliary capacitance line 11 and the collective auxiliary capacitance line 13. .
  • the collective auxiliary capacitance line 13 is located near the display area, at a point where the adjacent pattern is not short-circuited to the adjacent pattern, and at the connection with the drawn auxiliary capacitance line 15. It is formed so as to have an area large enough to reduce the contact resistance. Then, a contact hole 8 is formed in the insulating film on a part of the first conductive film by a draining process in a step described later. Then, the conductive film has a structure in which the conductive film takes a contact through the contact hole 8.
  • an insulating film 12 for the auxiliary capacity is provided by using a film forming apparatus such as a plasma CVD. After that, a second-layer conductive film is formed.
  • the second conductive film is formed by laminating a thin film made of Cr, Mo, Ta, an alloy to which a small amount of other substances are added, or a heterogeneous metal film. Alternatively, one having a different composition in the thickness direction can be used.
  • the gate line 2 is formed by patterning the conductive film of the second layer by a second photolithography process.
  • gate insulating film 3 A semiconductor film (not shown) and an ohmic contact film (not shown) are continuously formed.
  • the gate insulating film SiNx, SiOx, SiOxNy, or a laminated film of these is used.
  • Amorphous silicon (i-a-Si) and polysilicon (ip-Si) are used for the semiconductor film.
  • the a-Si film and the p-Si film are doped with a trace amount of phosphorus, etc. on the omic contact film n-a-Si, n- p-Si is used.
  • the semiconductor film and the ohmic contact film are etched by using a method such as dry etching. .
  • the third conductive film may be a thin film made of Cr, Mo, Ta, A1, or an alloy obtained by adding a small amount of these materials, or a laminate of different metal films. Alternatively, a material having a different composition in the film thickness direction can be used. Since a fourth conductive thin film is formed on a portion of the third conductive film in a step described later to establish electrical conduction, the conductive film of the third layer is formed at least in the fourth conductive film. It is necessary to use a material having a low contact resistance with the fourth conductive film in a region in contact with the conductive film.
  • the fourth conductive film is made of ITO or the like
  • the region in contact with the third conductive film should be made of a high melting point metal such as Cr or Mo. This is true.
  • the conductive film of the third layer was patterned to cover the data line 4, the drain electrode 10, and the vicinity of the display area from the vicinity of the terminal area.
  • the lead storage capacitance line 15 is formed.
  • the lead-out auxiliary capacitance line 15 is laid out so as to be able to conduct with the fourth conductive film near the display area and near the terminal.
  • passivate using a plasma CVD or other film deposition system. -Deposit an insulating film that will become a film. After that, by using the fifth photoengraving process and drying, etc., the edge of the auxiliary insulating film 12, the gate insulating film 3, and the passivation film 9 are formed. Form a connection hole 8 at the end. In this case, a contact hole having as many contact holes as possible or having a large area is provided on the collective storage capacitance line 13 near the indicated region. Is installed. Next, a fourth conductive film is formed by sputtering or the like.
  • a transparent conductive film such as ⁇ is used for 7-type display, and an opaque metal film such as Cr is used for anti-type display.
  • the photolithography and etching processes of the four layers are performed to form a connection pattern 7, a terminal electrode 6, and a connection pattern 7 forming a pixel electrode 5.
  • the set auxiliary capacitance line and the extended auxiliary capacitance line 15 are electrically connected in the vicinity of the display area.
  • the auxiliary capacitance line and the auxiliary auxiliary capacitance line are formed in the same process. Eliminating the resistance; eliminating the resistance associated with the characteristic shape of the table, and drawing out the auxiliary wires at the terminals The contact resistance between the terminal electrode and the terminal electrode can be reduced. With the above effects, an array substrate that can reduce the delay of the common signal can be formed.
  • the array substrate for example, the array substrate, at least a common electrode and a color filter are provided.
  • the extended auxiliary capacitance line is different from the auxiliary capacitance line and the collective auxiliary capacitance line (in the present embodiment, formed of the first layer film).
  • A1 or A1 alloy was used for the auxiliary line and the collective auxiliary capacitance line because it is formed of a layer (the third conductive film in this embodiment).
  • the effect of the increase in contact resistance with ITO which poses a problem for the mouth, is further suppressed by increasing the area of the area involved in 3 contacts near the display area.
  • the wiring resistance can be further reduced.
  • the surface of the auxiliary capacitance line and the assembly auxiliary line formed using A1 or A1 alloy is nitrided, and a table in the later step ! ] It is possible to suppress the increase in the concrete resistance due to the progress of oxidation.
  • the auxiliary weight is drawn out at a different distance from any of the terminal electrode, the pixel electrode, and the collective auxiliary line. If the resistance of the lead-out auxiliary capacitance line is within the allowable range, it can be formed in the same process as the lead-out auxiliary capacitance element electrode and the pixel electrode. Has the same effect as the first embodiment.
  • FIG. 5 is a view showing a structure of an array substrate according to a third embodiment of the present invention
  • FIG. 5 (a) is a diagram showing an auxiliary capacity line and a collective auxiliary capacity line near a display area.
  • FIG. 5 (b) is a plan view of a terminal portion of the drawn-out auxiliary capacitance line (auxiliary amount line).
  • FIG. 5 (b) the terminal electrode 6 at the terminal of the lead-out auxiliary capacitance line causes a driver IC (not shown) serving as an external signal source to output. Input a common signal to the auxiliary capacitance line 11.
  • a first conductive film is formed on an insulating substrate.
  • a thin film made of, for example, Al, Cr, Cu, Ta, Mo, or an alloy obtained by adding other substances to them is used.
  • the first conductive film is used as the gate line 2, the auxiliary capacitance line 11, and the collective auxiliary capacitance line 13, so that the resistivity is as small as possible. This is what you want.
  • the gate line 2, the auxiliary capacitance line 11 and the collective auxiliary capacitance line 13 are formed by patterning the first conductive film by the first photoengraving process. .
  • the collective storage capacitance line 13 is formed on the side of the gate line 2 where the lead-out scanning line 14 is not provided. ing .
  • the gate line 2 has a large area at the connection with the lead-out scanning line 14 so as not to short-circuit with the adjacent pattern.
  • the collective auxiliary capacitance line 13 is formed so as not to be short-circuited with an adjacent pattern, and is connected at a connection portion with the drawn-out auxiliary capacitance line 15. It is formed to have an area large enough to reduce the resistance.
  • a contact hole 8 is formed in the insulating film in a part of the first conductive film on the conductive film by a draining process in a step described later. Thus, a structure is obtained in which the conductive film takes a contact through the contact hole 8.
  • the first layer of insulating film, semiconductor film (not shown), and ohmic contact film (not shown) are formed using a film forming apparatus such as plasma CVD. Form continuously.
  • a film forming apparatus such as plasma CVD.
  • As the first-layer insulating film used as the gate insulating film SiNx, SiOx, SiOxNy, or a stacked film of these is used.
  • Semiconductor film Silicon (i_a-Si) and polysilicon (i-p-Si) are used.
  • the a-Si film and p-Si film are doped with a trace amount of phosphorus, etc. in the ohmic contact film, and n-a-S in-p- Si is used.
  • the semiconductor film and the ohmic contact film are etched by using a method such as dry etching. You
  • the conductive film of the second layer may be a thin film made of Cr, Mo, Ta, A1, an alloy obtained by adding a small amount of any of these substances to the thin film, or a laminate of different metal films. Alternatively, a material having a different composition in the film thickness direction can be used. Since a third conductive thin film is formed on a part of the second conductive film in a later-described step to establish electrical conduction, the conductive film of the second layer is formed at least in the third conductive film. It is necessary to use a material having a low contact resistance with the third conductive film in a region in contact with the conductive film.
  • the region in contact with the third conductive film is made of a high melting point metal such as Cr or Mo. is there .
  • the conductive film of the second layer is patterned, and is drawn from the data line 4, the drain electrode 10 and the vicinity of the display area to the vicinity of the terminal portion.
  • An output scanning line 14 and an extraction auxiliary capacitance line 15 are formed.
  • the lead-out scanning line 14 and the lead-out auxiliary capacitance line 15 are provided in the vicinity of the display area by the gate line 2 and the gate line 2 by a third-layer conductive film described later. It has a structure in which it is electrically connected to the collective auxiliary capacitance line 13 and is electrically connected to a terminal electrode 6 formed of a third-layer conductive film described later in the vicinity of the terminal portion.
  • a second-layer insulating film (not shown) to be a passivation film is formed by using a film forming apparatus such as a plasma CVD. .
  • a film forming apparatus such as a plasma CVD.
  • the fourth photoengraving process and the cutting of the first and second layers in the insulating film of the first layer and in the dry etching etc. To form a cut hole 8.
  • as many contact holes as possible are provided on the gate line 2 and the collective storage capacitance line 13 near the display area. Shall have a contact hole with a large area.
  • a third conductive film is formed by a method such as sputtering.
  • a transparent conductive film such as ITO is used for a transmissive display device, and an opaque metal film such as Cr is used for a reflective display device.
  • the third conductive film is subjected to photolithography and etching to form a connection pattern 7, a terminal electrode 6, and a pixel electrode 5. This connection pattern
  • the gate line 2 and the lead-out scanning line 14 or the collective storage capacitance line 13 and the lead-out storage capacitance line 15 are in the vicinity of the display area. Electrical conduction.
  • the present embodiment in addition to the effect of the second embodiment, that is, the suppression of the irregularity due to the delay of the common signal, the first embodiment, etc.
  • the auxiliary capacitance line, the collective auxiliary capacitance line, and the gate line can be formed in the same process. Can contribute to improving productivity.
  • the use of the array substrate according to the present embodiment is also advantageous.
  • a display device in which a liquid crystal is arranged between an array substrate and an opposing substrate provided with at least a common electrode and a force filter, for example. Therefore, by suppressing the occurrence of mura and the like caused by the gate signal delay, and by suppressing the occurrence of the mura and the like caused by the common signal delay, In display quality An excellent display device can be obtained.
  • the lead-out scanning line or the lead-out auxiliary capacitance line is formed in a process different from any of the terminal electrode, the pixel electrode, and the collective auxiliary capacitance line.
  • An example is shown, but if the resistance of the lead-out scan line or the lead-out auxiliary capacitance line is within the allowable range, the lead-out scan line or draw-out line is used.
  • the output auxiliary capacitance line may be formed in the same process as the terminal electrode and the pixel electrode.
  • FIG. 6 is a diagram showing a structure of an array substrate according to a fourth embodiment of the present invention, and FIG. 6 (a) shows a group of storage capacitance lines and a lead-out region near a display area.
  • FIG. 6 (b) is a plan view of a terminal portion of the drawn storage capacitor line, and FIG.
  • a driver IC (not shown) which is an external signal source is provided by the terminal electrode 6 at the terminal of the drawn auxiliary capacitance line. Then, input a common signal to the auxiliary capacitance line 11.
  • a first conductive film is formed on an insulating substrate.
  • the first conductive film is patterned by the first photoengraving process, so that the gate line 2, the auxiliary capacitance line 11 and the collective auxiliary capacitance line 13 are formed. Form .
  • the collective auxiliary capacitance line 13 is drawn out.
  • An example formed on the side where the check line 14 is provided is shown.
  • the gate line 2 is extended near the display area to a position where it does not short-circuit with the collective storage capacitor line 13, but at this time, it does not short-circuit with an adjacent pattern. It is desirable to form it so that it has a large area.
  • the collective storage capacitance line 13 is large enough not to short-circuit with the adjacent pattern and at the connection with the drawn-out storage capacitance line 15 so as to reduce the contact resistance. It is formed to have a large area.
  • a contact hole 8 is formed in the insulating film on a part of the first conductive film on the conductive film by a dry-etching process in a step described later. Then, the conductive film has a structure in which the conductive film takes a contact through the contact hole 8.
  • the first layer of insulating film, semiconductor film (not shown), and omic contact film (not shown) are formed using a film forming apparatus such as plasma CVD. Form continuously.
  • a film forming apparatus such as plasma CVD.
  • SiNx, SiOx, SiOxNy, or a laminated film of these is used as the first-layer insulating film.
  • Amorphous silicon (i_a-Si) and polysilicon (i-p_Si) are used for the semiconductor film.
  • the a-Si contact film is made of a-Si film or p-Si film with a very small amount of phosphorus-doped n-a-Sin_p-Si Is used.
  • the semiconductor film and the semiconductor contact film are etched by using a method such as dry etching. .
  • the conductive film of the second layer may be a thin film made of Cr, Mo, Ta, A1, or an alloy obtained by adding a small amount of these substances, or a laminate of different metal films. Alternatively, a material having a different composition in the film thickness direction can be used.
  • the part described above on the conductive film of the second layer is subjected to a process described later.
  • the third conductive thin film is formed in the second conductive film, and the second conductive film is electrically connected. Therefore, the conductive film of the second layer is formed at least in a region in contact with the conductive film of the third layer.
  • the material must have a low contact resistance with the conductive film.
  • the conductive film of the second layer is patterned, and the data line 4, the drain electrode 10, and the vicinity of the display area are changed to the vicinity of the terminal area.
  • the lead-out scanning line 14 and the lead-out auxiliary capacitance line 15 are formed.
  • the lead-out auxiliary capacitance line 15 has a structure that is electrically connected to a third-layer conductive film described later in the vicinity of the display region and the vicinity of the terminal portion.
  • a second insulating film (not shown) to be a passion film is formed by using a film forming apparatus such as a plasma CVD. After that, the fourth photoengraving process and dry etching are used to remove the contaminants in the first insulating film or in the first and second insulating films. A contact hole 8 is formed. At this time, as many contact holes or large areas as possible are provided on the gate line 2 and the collective storage capacitance line 13 near the display area. A contact hole will be established. Next, a third conductive film is formed by a method such as sputtering.
  • a transparent conductive film such as ITO is used for a transmissive display device, and an opaque metal film such as Cr is used for a reflective display device.
  • the third conductive film is subjected to photolithography and etching to form a connection pattern 7, a terminal electrode 6, and a pixel electrode 5.
  • connection pattern 7 the gate line 2 and the leading scanning line 14 or the collective storage capacitance line 13 and the leading storage capacitance line 15 are connected. Electrical conduction near the display area.
  • the lead-out scanning line between the gate line and the terminal portion is provided.
  • a collective auxiliary capacitance line and a lead-out auxiliary capacitance line it is possible to form a collective auxiliary capacitance line and a lead-out auxiliary capacitance line, and furthermore, the lead-out scanning line is not provided. It is also possible to form a collective storage capacitance line and a lead-out storage capacitance line on the side (not shown). In this case, a signal to the storage capacitance line formed in the display area is transmitted. Routes can be increased. As a result, the delay of the common signal applied to the auxiliary capacitance line is further reduced.
  • the array substrate for example, the array substrate, a small number of common electrodes, and a small number of common electrodes and color filters can be reduced.
  • a display device in which liquid crystal is arranged in the vicinity of the provided opposing substrate it is possible to suppress the occurrence of blurring and the like caused by the gate signal delay.
  • a display device having extremely high display quality it is possible to obtain a display device having extremely high display quality.
  • a scanning line or a drawing auxiliary capacitance line is drawn out in a different manner from any of the terminal electrode and the pixel electrode or the collective auxiliary capacitance line.
  • An example is shown, but if the resistance of the lead-out scanning line or the lead-out auxiliary capacitance line is within the allowable range, the lead-out scanning line or the The lead-out auxiliary capacitance line may be formed in the same process as the terminal electrode and the pixel electrode.
  • FIG. 7 and FIG. 8 are diagrams showing the connection of the wiring near the display area according to the fifth embodiment of the present invention.
  • Figure 7 (a) and Figure 8 (a) show gate line 2 and extraction scan. To the distribution of the saliva and letto
  • FIGS. 7 (b) and 8 (b) show the plane of the connecting portion with FIG. 4 as viewed in the direction of arrow E— in FIG. 7 (a). The F section is shown.
  • both wires are superimposed at the conversion portion (connection portion) between the single line 2 and the lead-out scanning line 14. And make one of the wiring shapes a grid.
  • one of the wiring shapes is a ladder shape.
  • FIGS. 7 and 8 illustrate the conversion part (connection part) of the gate line 2 and the lead-out scanning line 14.
  • connection pattern 7 can be reduced, the contact resistance can be expected to be further reduced, and an array substrate with reduced common signal delay can be obtained. And can be done.
  • the array substrate for example, the array substrate and at least a common electrode and a power supply are provided.
  • the liquid crystal is arranged shortly after the opposing substrate has been obtained, it may be caused by the delay caused by the gate signal delay and the common signal delay.
  • the present invention is based on the above-described first to fifth embodiments.
  • the present invention has been described, the present invention is not limited to the configurations of the first to fifth embodiments, and can be variously changed without departing from the gist of the present invention. It is no good to be.
  • a gate line scanning line
  • a gate line scanning line
  • a gate line scanning line
  • the source electrode and the drain electrode are formed in a layer higher than the gate line (scanning line).
  • the gate line is more than the source electrode and the drain electrode. The same effect can be obtained when applied to the structure of a top-gate type, which is formed in the upper layer.
  • a first array substrate includes a display region in which a plurality of pixel electrodes are formed, a scan line provided between the pixel electrodes, and the scan line and an insulating film.
  • An intersecting signal line, a terminal portion to which a scanning signal is input, and a conductive film in a layer different from the scanning line are formed, and the scanning line and the terminal portion are electrically connected. Since the scanning lines are provided, it is possible to suppress an increase in contact resistance, which is a problem when using A1 or A1 alloy for the scanning lines. .
  • the second array substrate of the present invention is the same as the first array substrate, except that the auxiliary capacitance line arranged in parallel with the scanning line and the signal line are arranged in parallel with the signal line.
  • a common auxiliary signal line which is provided and electrically connected to the auxiliary capacitance line;
  • the terminal part to be applied is electrically connected to the terminal part formed of a conductive film of a different layer from the collective storage capacitance line and to which the collective storage capacitance line is inputted. Since an additional auxiliary capacitance line is additionally provided, the array substrate using the auxiliary capacitance must be connected to the scanning lines, auxiliary capacitance lines, and collective auxiliary capacitance lines. An increase in contact resistance, which is a problem when using A1 or A1 alloy, can be suppressed.
  • a third array substrate includes a display region in which a plurality of pixel electrodes are formed, a scanning line provided between the pixel electrodes, and a display region provided in parallel with the scanning line.
  • the fourth array substrate of the present invention is the above-mentioned first or second array substrate, wherein the lead-out scanning lines are formed of the same layer of conductive film as the signal lines. Therefore, there is no need to increase the number of processes, and if A1 or A1 alloy is used for the scanning lines, auxiliary capacitance lines, and collective auxiliary capacitance lines, there will be problems with the contacts. G) The increase in resistance can be suppressed.
  • the fifth array substrate of the present invention is the above-mentioned first or second array substrate, wherein the lead-out scanning lines are formed of the same layer of conductive film as the pixel electrodes. Increase the number of processes In addition, it is possible to suppress an increase in contact resistance, which is a problem when Al or A1 alloy is used for the scanning lines, auxiliary capacitance lines, and collective auxiliary capacitance lines. It becomes.
  • a sixth array substrate according to the present invention is the array substrate according to the fourth or fifth array substrate, wherein the lead-out scanning lines are in the vicinity of the display area and in the m scanning signals. In the vicinity of the input terminal, the scanning line and the scanning signal are electrically connected to the m scanning line and the terminal to which the scanning signal is input, respectively. Can suppress the increase of the connection resistance which is a problem when A1 or A1 alloy is used for the auxiliary capacitance line and the collective auxiliary capacitance line.
  • a seventh array substrate of the present invention is the above-mentioned second or third array substrate, wherein the lead-out auxiliary capacitance line is formed of the same layer of conductive film as the signal line. Therefore, in an array substrate using an auxiliary capacitor, A1 or A1 can be added to the scanning line or the auxiliary capacitor line and the aggregate auxiliary capacitor line without increasing the number of processes. It is possible to suppress an increase in contact resistance, which is a problem when using A1 alloy.
  • An eighth array substrate of the present invention is the above-mentioned second or third array substrate, wherein the lead-out auxiliary capacitance line is formed of the same conductive film as the pixel electrode. Therefore, in the case of an auxiliary board using an auxiliary capacitor, A1 or A1 can be used for the scanning line or the auxiliary capacitor line and the collective auxiliary capacitor line without increasing the number of processes. It is possible to suppress an increase in contact resistance, which is a problem when using an alloy.
  • the lead-out auxiliary capacitance line is provided near the display region and the common signal. Is input to the terminal In the vicinity, since they are electrically connected to the collective storage capacitor line and the terminal to which the common signal is input, respectively, the array substrate using the storage capacitor is used. In addition, it is possible to suppress an increase in contact resistance, which becomes a problem when using A1 or A1 alloy for the scanning line, the auxiliary capacitance line, and the collective auxiliary capacitance line.
  • the 10th array substrate according to the present invention is any one of the second to ninth array substrates, wherein the auxiliary capacitance line and the integrated auxiliary capacitance line are the scanning lines.
  • the scanning lines or the auxiliary capacitance lines and the collective auxiliary capacitance lines have A1 Can suppress the increase in contact resistance, which is a problem when using A1 alloy.
  • the eleventh array substrate of the present invention is any one of the second and fourth to tenth array substrates described above, wherein the collective auxiliary capacitance line and the above-mentioned lead-out scanning line are provided. Since they intersect via the insulating film, the A1 lines on the scanning lines, auxiliary capacitance lines, and collective auxiliary capacitance lines on the array substrate using the auxiliary capacitance Alternatively, it is possible to suppress an increase in contact resistance, which is a problem when the A1 alloy is used.
  • the 12th array substrate according to the present invention is any one of the above-described 1st to 11th array substrates, wherein an aluminum or aluminum substrate is used as a material of the scanning line. Since a nickel alloy is used, it is possible to suppress the occurrence of glare caused by signal delay of the scanning line or the like caused by common signal delay. And can be.
  • a thirteenth array substrate according to the present invention is any one of the first to eleventh array substrates, wherein the material of the scanning line is one of Since aluminum or aluminum alloy is used, which is partially or wholly nitrided, it is caused by scanning line signal delay. It is possible to further suppress the occurrence of an irregularity or the like due to a common signal delay.
  • a fourteenth array substrate according to the present invention is any one of the first to thirteenth array substrates, wherein Cr or Mo is used as a material of the signal line. As a result, it is possible to suppress the occurrence of blurs and the like due to the signal delay of the scanning line and the occurrence of blurs and the like due to the common signal delay. .
  • the scanning line and the lead-out scanning line Since it is electrically connected by the same layer of conductive film as the pixel electrode, it does not increase the number of processes, and generates irregularities caused by signal delay of the scanning line. Alternatively, it is possible to suppress the occurrence of blurring due to a common signal delay.
  • the sixteenth array substrate of the present invention may be arranged such that, in any one of the second to fifteenth array substrates, the collective auxiliary capacitance line and the lead-out auxiliary capacitance line are formed by the pixel Since they are electrically connected by the same layer of conductive film as the electrodes, there is no need to increase the number of processes, and the occurrence of glare and the like caused by signal delay of the scanning lines. Or, it is possible to suppress the occurrence of blurring or the like due to a common signal delay.
  • the seventeenth array substrate of the present invention is the connection between the scanning line and the lead-out scanning line in any one of the array substrates of the first, second, and four to sixteen.
  • either the scanning line or the extracted scanning line is in a grid shape or a ladder shape. Formed into As a result, it is possible to further suppress the occurrence of blurs and the like due to the signal delay of the scanning line or the like due to the common signal delay. .
  • the eighteenth array substrate of the present invention may be configured to connect the set auxiliary capacitance line and the lead-out auxiliary capacitance line in any one of the above-described second to seventeenth array substrates.
  • one of the collective storage capacitance line and the lead storage capacitance line is latticed. Or ladder-like shape, so on the array substrate using the auxiliary capacitance, there is a possibility of occurrence of mura etc. caused by the signal delay of the auxiliary capacitance line.
  • a first display device includes an array substrate described in any one of the first to eighteenth above, and an opposing panel including at least a common electrode and a color filter. Since the liquid crystal is arranged shortly with the substrate, the occurrence of glare caused by the signal delay of the scanning line or the glare caused by the common signal delay It is possible to suppress the occurrence of any of them and obtain an excellent display quality.
  • a first method for manufacturing an array substrate according to the present invention includes a step of depositing a conductive film and forming a scanning line provided between pixel electrodes, and a step of forming a scanning line different from the scanning line.
  • a conductive film is deposited. Stacking to form a scanning line disposed between the pixel electrodes, an auxiliary capacitance line disposed in parallel with the scanning line, and a collective auxiliary capacitance line connected to the auxiliary capacitance line. And a wiring for depositing a conductive layer of a different layer from the scanning line, the auxiliary capacitance line, and the collective auxiliary capacitance line, and connecting the collective auxiliary capacitance line to a terminal portion to which a common signal is input.

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Description

明 糸田 ア レイ 基板お よ びそれ を用 い た表示装置 な ら び に ア レイ 基板の製造方法—
' 技術分野
本発明 は、 走査線お よ び信号線 を 形成 し た ア レイ 基板 お よ び こ れ を用 い た表示装置な ら び に ア レイ 基板 の 製造 方法 に 関す る も の で あ る 。 背景技術
液晶表示装置 は、 通常、 対向す る 2 枚 の絶縁性基板の あ い だ に液晶な ど の表示材料が狭持 さ れ る と 共 に 、 こ の 表示材料 に選択的 に電圧が印加 さ れ る よ う に構成 さ れて い る 。 れ ら の基板の 少な く と も 一方 を 構成す る ア レイ 基板 は た と え ば T F Tな ど の ス ィ ツ チ ン グ素子お よ び こ れ と 接 さ れた画素電極があ り 、 こ の ス イ ッ チ ン グ素子 に信号 与 え る た め の走査線 (以下、 ゲー ト 線 と 称す る ) 号茅 ¾ 以下、 デー タ 線 と 称す る ) がマ ト リ ク ス 状 に 形 成 さ れて い る 。
ま た 合 に よ っ て は、 画素電極 と 保持容量 を形成す る た め の補助容量線が形成 さ れ る 場合 も あ る 。
従来 の 液晶表示装置 にお け る T F Tア レ イ 基板内 の ゲー ト 線 に つ い て 、 図 9 を 用 い て 説 明 す る 。 図 9 ( a )は従来 の ァ レィ 基板 に お け る ゲ一 ト 線 の端子部お よ び表示領域 の平面 を示 し 、 図 9 ( b )は 図 9 ( a )に お け る ゲー ト 線 の 端子部 つ い て、 矢視 G— G断面 を示 し て い る 。 図 9 に お い て 、 は絶縁性基板、 2 はゲー ト 線、 3 はゲー ト 絶縁 膜、 4 はデー タ 線、 5 は画素電極、 9 はノ° ッ シベ一 シ ョ ン膜、 10はス イ ッ チ ン グ素子 と し て の TFTの ド レイ ン電 極で あ る 。 外部信号源で あ る ド ラ イ バ IC (図示せず) か ら 出 力 さ れた信号 (走査信号)を パネ ル内 に供給す る た め に 、 図 9 に示すよ う に端子部 に お け る 端子電極 6 と ゲ一 ト 線 2 が直接 あ る い は絶縁層 中 に設 け ら れた コ ン タ ク ト ホール 8 を介 し て接続 さ れた構造 と な る 。 端子電極 6 を 設 けな い場合 も 構成上 は端子部 に な り う る が、 外部 回路 と の接続強度や接続信頼性の点か ら ゲー ト 線 2 と し て使 用 で き る 配線材料が制限 さ れた り 、 端子部 と ド ラ イ バ IC を接続す る プ ロ セ ス に 制約が加わ る な ど性能、 生産性 を 低下 さ せ る 原因 と な る 。 し た が っ て 、 端子電極 6 を 設 け る 場合が一般的 で あ り 、 こ の端子電極 6 に は ITO (Indiu m Tin Oxide)な どの透明導電膜が広 く 用 い ら れてい る 。
ま た 、 ゲー ト 線 に A1、 ゲー ト 線 の 端子電極 に ITOを 用 い た場合 に 、 ゲー ト の端子電極 と ゲー ト 線 を 接続す る た め の パ タ ー ン を 高融点金属 に よ り 設 け る 方式が特 開 平 6 一 160905号公報 に 開示 さ れて い る 。 こ れ は、 低抵抗 の ゲ 一 ト 線 を 端子部近傍 ま で延在 さ せ、 か つ 端子電極 の 直前 で切 断 し たゲー ト 線 と 端子電極 を高融点金属 を用 い て 接 続 さ せ る も の で あ る 。
一方、 画素電極 と 保持容量 を 形成す る た め の補助容量 線 を 設 け る 場合、 こ の補助容量線 に信号 を 与 え る た め の 方法が特 開平 10— 319433号公報 に 開 示 さ れて い る 。 こ れ を 図 10を 用 い て説 明す る 。 図 10 (a)は従来 の ア レ イ 基板 にお け る 補助容量線、 該補助容量線 の全て と 接続 さ れか っ デー 夕.線 と 並行 し て設 け ら れた集合補助容量線、 該集 合補助容量線 と 端子部 と を接続す る 引 き 出 し 補助容量線 お よ びそ の 端子部 の 平面 図 を 示 し 、 図 1 0 ( b )は 図 1 0 ( a ) に お け る 矢視 H— H断面 を示 し て い る 。 図 1 0にお い て 、 図 9 と 同 じ構成部分 に つ い て は同一符号 を 付 し てお り 、 1 1 は補助容量線、 1 3は補助容量線 1 1の全て と 接続 さ れ る集 合補助容量線、 1 5は前記集合補助容量線 1 3と 端子部 と を 接続す る 引 き 出 し 補助容量線、 5 は画素電極、 7 は補助 容量線 1 1と集合補助容量線 1 3と を接続する接続パター ン で あ る 。 補助容量線 1 1はゲー ト 線 2 と 同一層 の導電膜で 形成 さ れて お り 、 さ ら に こ の補助容量線 1 1は、 各配線毎 に透明 導電膜な どで形成 さ れた接続パ タ ー ン 7 に よ り 、 絶縁膜 中 に 設 け ら れた コ ン タ ク ト ホール 8 を介 し て 、 デ 一 夕 線 4 と 同一層 の導電膜で形成 さ れ る 集合補助容量線 1 3と 電気 的 導通 を と る 。 さ ら に こ の 集合補 助容量線 1 3 を 同一層で あ る 引 き 出 し補助容量線 1 5を介 し てパ ネル周 辺 ま で延在 し 、 絶縁膜中 に設 け ら れた コ ンタ ク ト ホール 8 を介 し て端子電極 6 と 導通 さ せ る こ と で外部 回路 と 接 続す る た め の 信号端子部 を形成す る 。
こ の よ う に ア レイ 基板 中 に設 け ら れた各配線 にお いて、 そ の配線抵抗が増加 し た場合、 表示面 内 に設 け ら れたス ィ ツ チ ン グ素子お よ び補助容量線 に 印加 さ れ る 信号 に遅 延が生 じ る 。 こ の遅延 に よ っ て 、 画素電極の電位が所定 の電位 に達せず、 表示面内で の輝度ム ラ な ど表示品位 を 低下 さ せ る と い う 問題点があ っ た 。
一般 に配線抵抗 は、 配線の材料、 膜厚、 配線幅お よ び 配線長 に よ り 決定 さ れ る 抵抗成分 (以下 、 引 き 回 し 抵抗 と 称す る ) と 、 配線 を構成す る 複数 の導電膜が接触する 際 に 生 じ る 抵抗成分 (以下、 コ ン タ ク ト 抵抗 と 称す る ) に依存す る 。 ま ず引 き 回 し抵抗 に 関 し て は、 抵抗率 の よ り 小 さ い材質 を用 レ る 試みがな さ れて い る 。 た と え ばァ ル ミ ニ ゥ ム ( A1) あ る い は A1合金 を用 い た 場合、 従来か ら 配線材料 と し て一般的 に使用 さ れた ク ロ ム ( Cr) に対 し て 、 同一膜厚、 同一配線幅お よ び配線長 に お い て約 1 / 5 へ の低抵抗化が期待でき る 。
一方、 コ ン タ ク ト 抵抗 につ い て は、 そ の抵抗値 は コ ン タ ク ト に 関与す る 配線 の材料 あ る い は ア レ イ 基板の 製造 プ ロ セ ス に大 き く 依存す る 。 た と え ば Crに よ り 形成 さ れ た配線 と ITO、 Sn02な ど の透明導電膜 を 、 50 / ni四方程 度 の コ ン タ ク ト ホール 1 個 を介 し て接触 さ せ る 場合、 そ の コ ン タ ク ト 抵抗 を 数百オー ム に抑 え る こ と は比較的容 易 で あ る 。 し 力、 し な が ら 、 A1あ る い は A1系 の合金 を配線 に用 い た と き 、 ITO膜 と の コ ン タ ク ト 抵抗 の低減 は困難 で あ る 。 50 /z m四方程度 の コ ン タ ク ト ホール 1 個 を介 し て 、 A1あ る い は A1系 の合金が透明導電膜 と コ ン タ ク ト す る 場合、 そ の コ ン タ ク ト 抵抗 は著 し く 増加 し 、 数十キ ロ オー ム 以上 と な っ て し ま う 。
こ の コ ン タ ク ト 抵抗 の増加 を レ イ ア ウ ト 上の対策で軽 減す る 手段 と し て 、 コ ン タ ク ト ホール数 を 多 く と る 、 あ る い はコ ン タ ク ト ホール径 を広 く する こ と が考 え ら れる 。 そ の た め に は両者が コ ン タ ク ト を と る 領域 を広 く と る 必 要が あ る 。 し カゝ し なが ら 、 た と え ば端子部 に お い て は、 最近 の画面高精細化 に伴い端子部 の狭 ピ ッ チ化 ( た と え ば、 端子 ピ ッ チ は 60 μ m程度) がすす み、 端子 1 個 あ た り の面積が減少す る 傾向 に あ る 。 端子部で の コ ン タ ク ト 抵抗 は、 配線抵抗 の 1 / 10以下程度 にす る こ と が望 ま し い が、 それ を 実現する た め に必要な コ ン タ ク ト ホール数 あ る い は コ ン タ ク 卜 ホール径 を 各端子部毎 に形成す る こ と は、 実際 上困難 と な っ て い る 。
つ ま り 、 配線の抵抗低減 を 図 る た め 、 そ の配線材料 に 低抵抗材料 を 用 い る こ と で引 き 回 し抵抗 を下 げて も 、 コ ン 夕 ク ト 抵抗が増加す る こ と で、 配線抵抗全体は逆 に増 加す る 結果 に な る 。 と く に端子部領域 は上述 し た よ う に コ ン タ ク ト に寄与で き る 面積が狭 く 、 コ ン タ ク ト 抵抗 の 増加が顕著で あ る 。
し か し な が ら 、 前述 の従来技術で は い ずれ も コ ンタ ク ト 抵抗増加 に対す る 対策が充分でな い 。 ま ず、 一般 に A1 系 の金属が 関与す る コ ン タ ク ト 抵抗は大 き く な る 傾 向 に あ る が、 特 開平 6— 1 6 0 9 0 5号公報 に 開 示 さ れ る 技術で は ゲー ト 端子電極近傍で A 1系 の金属が関与 し た コ ン タ ク ト を 発生 さ せ る た め 、 そ の低抵抗化 は容易 で な い 。 と く に 構造上 A 1と I T Oを導通 さ せ る 必要があ る 場合は、 前述 の よ う に コ ン タ ク ト 抵抗 の増加が著 し い 。 ま た該公報 に 開 示 さ れた技術で は、 補助容量線 と 端子電極の接続に 関 し て も ゲー ト 線 と 同様の方式が示 さ れて お り 、 や は り 端子 部で の コ ン タ ク ト 抵抗増加が生 じ る 。
一方補助容量線 を設 け、 該補助容量線の全て と 接続 さ れた集合補助容量線 を設 け る 方式 につ い て も 、 上述 の特 開平 1 0— 3 1 9 4 3 3号公報 に 開示 さ れて い る 構造の場合、補 助容量線 を 構成す る 材料 あ る い は集合補助容量線 と 透明 導電膜 と の コ ン タ ク ト 抵抗 に起 因す る 補助容量線の配線 抵抗 の 増加が生 じ る 。 補助容量線 と そ の集合補助容量線 は、 該公報 の 図 1 に 開 示 さ れて い る よ う に表示領域近傍 で変換 さ れて い る が、 こ の場合は表示領域 にお け る ゲー ト 線の ピ ッ チ (た と え ば、 2 0 0 μ m程度) に依存 し 、 端子 部領域 に 比 べて数倍広 い面積 を確保で き る た め 、 コ ン 夕 ク ト ホール の数 あ る い はホール径 を 増やすな ど の対応 に よ り 、 端子部領域で の コ ン タ ク ト に 比べて低抵抗化が可 能で あ る 。 し か し なが ら 、 行反転駆動時 に補助容量線の 信号の遅延 に よ り 生 じ る ク ロ ス ト ー ク な ど の表示不 良へ の対策上、 補助容量線 と 集合補助容量線 と の接続部 に要 求 さ れ る 抵抗 は、 前述 のゲー ト 線 に お い て要求 さ れ る コ ン タ ク ト 抵抗 に 比べ、 一層 の 低抵抗化が必要 と な る 。 し か し な が ら 、 前記構造 に お い て は、 補助容量線 と 集合補 助容量線 と の コ ン タ ク ト 抵抗 を 、 上記表示不良 を抑制可 能な数十オー ム レ ベル に低抵抗化す る こ と が困難で あ る と い う 問題点 を有 し て い た。
本発明 は上記 問題点 に鑑みて な さ れた も の で あ っ て 、 と く に低抵抗が要求 さ れ る 配線の抵抗 を低減可能 と し 、 表示品位 に優れた表示装置 を 提供す る こ と を 目 的 と し て い る 。 発 明 の 開示
本発明 の第 1 の ア レイ 基板 は、 複数 の画素電極が形成 さ れた表示領域 と 、 該画素電極間 に配設 さ れた ゲー ト 線 (走査線) と 、 該ゲー ト 線 (走査線) と 絶縁膜 を介 し て 交差す る デー タ 線 (信号線) と 、 走査信号が入力 さ れ る 端子部 と 、 前記ゲー ト 線 (走査線) と は異な る 層 の 導電 膜で形成 さ れかつ 前記ゲー ト 線 (走査線) と 前記端子部 と を電気的 に接続す る 引 き 出 し 走査線 と を備え た こ と を 特徴 と す る も の で あ る 。
本発明 の第 2 の ア レイ 基板 は、 上記第 1 の ア レ イ 基板 に お い て 、 前記ゲー ト 線 (走査線) と 並行 し て配設 さ れ た補助容量線 と 、 前記デー タ 線 (信号線) と 並行 し て配 設 さ れかつ 前記補助容量線 と 電気的 に接続 さ れた集合補 助容量線 と 、 共通信号が入力 さ れ る 端子部 と 、 前記集合 補助容量線 と は異な る 層 の導電膜で形成さ れかつ前記集 合補助容量線 と 前記共通信号が入 力 さ れ る 端子部 と を電 気的 に接続す る 引 き 出 し 補助容量線 と を さ ら に備 え た こ と を特徴 と す る も の で あ る 。
本発 明 の 第 3 の ア レ イ 基板 は 、 複数 の画素電極が形成 さ れた表示領域 と 、 該画素電極間 に配設 さ れたゲー ト 線 (走査線) と 、 該ゲー ト 線 (走査線) と 並行 し て配設 さ れた補助容量線 と 、 前記ゲ一 卜 線 (走査線) お よ び補助 容量線 と絶縁膜を 介 し て交差す る デー タ 線 (信号線) と 、 該デー タ 線 (信号線) と 並行 し て配設 さ れかつ 前記補助 容量線 と電気的 に接続 さ れた集合補助容量線 と 、 共通信 号が入力 さ れ る 端子部 と 、 前記集合補助容量線 と は異な る 層 の 導電膜で形成 さ れかつ 前記集合補助容量線 と 前記 端子部 と を 電気的 に接続す る 引 き 出 し 補助容量線 と を備 え た こ と を特徴 と す る も の で あ る 。
本発 明 の 第 4 の ア レイ 基板 は、 上記第 1 ま た は 2 の ァ レ イ 基板に お い て 、 前記 引 き 出 し 走査線は前記デー タ 線 (信号線) と 同一層 の 導電膜で形成 さ れた こ と を特徴 と す る も ので あ る 。
本発 明 の 第 5 の ア レ イ 基板 は、 上記第 1 ま た は 2 の ァ レ イ 基板 に お い て 、 前記引 き 出 し 走査線は前記画素電極 と 同一層 の導電膜で形成 さ れた こ と を特徴 と す る も の で あ る 。
本発 明 の第 6 の ア レイ 基板は、 上記第 4 ま た は 5 の ァ レイ 基板に お い て 、 前記 引 き 出 し 走査線は、 前記表示領 域 の近傍お よ び前記走査信号が入 力 さ れ る 端子部 の 近傍 に お い て、 それぞれ前記ゲ一 ト 線 (走査線) お よ び前記 走査信号が入力 さ れ る 端子部 と 接続 さ れて い る こ と を特 徵 と す る も の で あ る 。
本発 明 の第 7 の ア レイ 基板は、 上記第 2 ま た は 3 の ァ レイ 基板 に お い て、 前記 引 き 出 し 補助容量線は前記デ一 タ 線 (信号線) と 同一層 の導電膜で形成 さ れた こ と を特 徴 と す る も の で あ る 。
本発 明 の第 8 の ア レイ 基板は、 上記第 2 ま た は 3 の ァ レイ 基板 にお い て 、 前記引 き 出 し補助容量線は前記画素 電極 と 同一層 の 導電膜で形成 さ れた こ と を特徴 と す る も の で あ る 。
本発 明 の第 9 の ア レイ 基板は、 上記第 7 ま た は 8 の ァ レイ 基板 に お い て 、 前記引 き 出 し補助容量線は、 前記表 示領域の近傍お よ び前記共通信号が入力 さ れ る 端子部 の 近傍 に お い て、 それぞれ前記集合補助容量線お よ び前記 共通信号が入力 さ れ る 端子部 と 電気的 に接続 さ れて い る こ と を特徴 と す る も の で あ る 。
本発 明 の 第 1 0の ア レ イ 基板 は、 上記第 2〜 9 の い ずれ か の ア レイ 基板 に お い て 、 前記補助容量線お よ び前記集 合補助容量線は、 前記走査線 と 同一層 の 導電膜で形成 さ れた こ と を特徴 と す る も ので あ る 。
本発 明 の 第 1 1の ア レ イ 基板 は、 上記第 2 、 4〜 1 0の い ずれか の ア レイ 基板 に お い て 、 前記集合補助容量線 と 前 記引 き 出 し走査線は絶縁膜を介 し て交差 し て い る こ と を 特徴 と す る も の で あ る 。
本発 明 の第 1 2の ア レ イ 基板 は、 上記第 1〜1 1の いずれ か の ア レイ 基板 に お い て 、 前記ゲー ト 線 (走査線) の材 料 と し て 、 ア ル ミ ニ ウ ム ま た は ア ル ミ ニ ウ ム の合金 を用 い る こ と を特徴 と す る も の で あ る 。
本発 明 の 第 1 3の ア レ イ 基板は、 上記第 1〜 1 1の いずれ か の ア レイ 基板 に お い て 、 前記ゲー ト 線 (走査線) の材 料 と し て、 一部 ま た は全部 を窒化 し た ア ル ミ ニウ ム ま た は一部 ま た は全部 を窒化 し た ア ル ミ ニ ウ ム の 合金 を 用 い る こ と を特徴 と す る も の で あ る 。
本発 明 の 第 1 4の ア レ イ 基板は、 上記第 1〜 1 3の い ずれ か の ア レイ 基板 に お い て 、 前記デー タ 線 (信号線) の材 料 と し て 、 C rま た は M oな ど の 高融点金属 を 用 い る こ と を特徴 と す る も の で あ る 。
本発 明 の第 1 5の ア レ イ 基板 は、 上記第 1 、 2 、 4〜1 4 の い ずれか の ア レ イ 基板 に お い て 、 前記ゲー ト 線 (走査 線) と 前記引 き 出 し 走査線は、 前記画素電極 と 同一層 の 導電膜 に よ り 電気的 に 接続 さ れ る こ と を 特徴 と す る も の で あ る 。
本発明 の第 1 6の ァ レ イ 基板は、 上記第 2 〜 1 5の いずれ か の ア レイ 基板 に お い て、 前記集合補助容量線 と 前記引 き 出 し 補助容量線 と は、 前記画素電極 と 同一層 の導電膜 によ り 電気的 に接続 さ れる こ と を特徴 とする も ので あ る 。
本発 明 の第 1 7の ア レイ 基板 は、 上記第 1 、 2 、 4〜1 6 の い ずれか の ア レイ 基板 に お い て 、 前記ゲー ト 線 (走査 線) と 前記引 き 出 し 走査線 と の 接続部 に お い て、 該ゲー ト 線 (走査線) と 該引 き 出 し 走査線が重畳 し た領域で、 該ゲー ト 線 (走査線) ま た は該引 き 出 し 走査線の い ずれ か一方 を格子状 ま た は梯子状 に 形成 し た こ と を特徴 と す る も の で あ る 。
本発 明 の 第 1 8の ア レ イ 基板 は、 上記第 2〜 1 7の いずれ か の ア レイ 基板 に お い て 、 前記集合補助容量線 と 前記引 き 出 し補助容量線 と の接続部 に お い て 、 該集合補助容量 線 と 該引 き 出 し 補助容量線が重畳 し た領域で 、 該集合補 助容量線 ま た は該引 き 出 し補助容量線の いずれか一方 を 格子状 ま た は梯子状 に 形成 し た こ と を特徴 と す る も の で あ る 。
本発 明 の 第 1 の ^: ポ ϊ¾置 は 、 上記第 1 1 8の い ずれか の ァ レィ 基板 と 、 少な く と も 共通電極お よ びカ ラ 一 フ ィ ルタ を具備す る 対向基板 と の あ い だ に液晶が配設 さ れて な る こ と を特徴 と す る も の で あ る 。
本発明 の 第 1 の ア レ イ 基板 の製造方法は、 導電膜 を堆 積 し画 極間 に配設 さ れ るゲ— ト 線 (走查線 ) を 形成
す る ェ程 と 、 刖 Bel 7 一 卜 線 (走查線) と は異な る 層 の 導 電膜を堆積 、 m記ゲ一 ト 線 (走査線) と 走査信号が入 力 さ れ る 子部 と を接続す る 配線で あ る 引 さ 出 し 走査線 を形成す る 工程 と、 m ゲー ト 線 (走査線) と IU Βΰ 引 さ 出 し 走査線 と の あ い だ に配設 さ れ、 該ゲ '一 卜 線 (走査線) と 該引 き 出 し 走査線 と を絶縁す る 絶縁膜 を形成す る 工程 と を備 え た こ と を特徴 と す る も の で あ る
本発明 の第 2 の ア レ イ 基板の 製造方法は、 導電膜 を堆 積 し 、 画素電極間 に配設 さ れた ゲ一 卜 線 (走査線ノ 、 該 ゲー ト 線 (走査線 ) と 並行 に配設 さ れた補助容 あ よ び該補助容量線 と 接続 さ れた集合補助容量線 を形成す る 工程 と 、 m 記ゲ一 ト 線 (走査線 ) 、 補助 お よ び集 合補助 線 と は異な る 層 の導電膜を堆積 し 、 前記集合 補助容 と 共通信号が入力 さ れ る 端子部 と を接続す る 配線で あ る 引 さ 出 し補助容量線 を 形成す る 工程 と、 刖記 ゲー ト 線 (走査線 ) 、 刖記補助谷直線お よ び刖記集合補 助容量線 と m記 引 さ 出 し 助容量線 と の あ い だ に配設 さ れ、 該ゲー ト 線 (走査線) 、 該補助容量線お よ び該集合 補助容量線 と 該 引 き 出 し補助容量線 と を絶縁す る 絶縁膜 を形成する 工程 と を備 えた こ と を特徴 とする も ので あ る 。 図面の簡単な説明
1 は、 本発 明 の第 1 の実施の 形態 に お け る 、 引 き 出 し 走査線 (ゲー ト 線) の端子部 を 示す図で あ る 。
図 2 は、 本発 明 の第 1 の実施 の形態 に お け る 、 表示領 域近傍 の ゲー ト 線 と 引 き 出 し 走査線 と の接続部 を 示す 図 で あ る 。
図 3 は、 本発 明 の第 2 の実施 の形態 に お け る 、 引 き 出 し補助容量線 (補助容量線) の端子部 を 示す 図で あ る 。
図 4 は、 本発 明 の第 2 の実施 の形態 に お け る 、 表示領 域近傍 の集合補助容量線 と 引 き 出 し 補助容量線 と の 接続 部 を示す 図で あ る 。
図 5 は、 本発 明 の第 3 の実施の形態 を 説明す る 図で あ る 。
図 6 は、 本発明 の第 4 の実施 の形態 を 説明 す る 図で あ る 。
図 7 は、 本発 明 の第 5 の実施 の形態 に お け る 、 ゲー ト 線 と 引 き 出 し 走査線 と の接続部 を示す図で あ る 。
図 8 は、 本発明 の第 5 の実施 の 形態 に お け る 、 ゲー ト 線 と 引 き 出 し 走査線 と の接続部 を 示す 図で あ る 。
9 は、 従来 の ア レイ 基板 に お け る ゲー ト 線の端子部
¾ よ び表示領域 を 示す 図で あ る 。
図 1 0は、 従来 の ア レイ 基板 に お け る 補助容量線 、 集合 補助容量線、 引 き 出 し 補助容量線お よ び端子部の平面 図 で あ る 。 発明 を実施す る た め の 最良 の 形態 実施の形態 1
図 1 お よ び図 2 は本発明 の第 1 の実施の形態で あ る ァ レイ 基板 の 構造 を 示す 図で あ る 。 図 1 (a)は、 引 き 出 し 走査線 (ゲー ト 線) の 端子部 の 平面 図で あ り 、 図 1 ( b ) は、 図 1 (a)の矢視 A — A 断面 を表わ し て い る 。 図 2 (a) は、 画素電極が形成 さ れた表示領域近傍 の 、 ゲー ト 線 と 引 き 出 し走査線 と の接続部付近 の平面 図で あ り 、図 2 (b) は、 図 2 (a)の矢視 B — B 断面 を あ ら わ し て い る 。
図 に お い て 1 は絶縁性基板、 2 はゲー ト 線 (走査線) 、 3 は第 1 層 の絶縁膜 (ゲー ト 絶縁膜) 、 4 はデー タ 線、 5 は画素電極、 6 は端子電極、 7 はゲー ト 線 2 と 引 き 出 し 走査線 14と を 接続す る た め の接続パ タ ー ン 、 8 は第 1 層 の絶縁膜 中 ま た は第 1 層、 第 2 層 の絶録膜 中 に 設 け ら れた コ ン タ ク ト ホール、 9 は第 2 層 の絶縁膜 (パ ッ シべ — シ ヨ ン膜) 、 14はデー タ 線 と 同一工程で形成 さ れ る 引 き 出 し 走査線 を 示す。 図 1 の よ う に 、 引 き 出 し 走査線 14 の端子部 に お け る 端子電極 6 に よ っ て、 外部信号源で あ る ド ラ イ バ I C ( 図示せず) か ら ゲー ト 線 2 に 、 画素 を 走 査 さ せ る た め の 信号 (走査信号) を入力 す る 。
以下 に 、 本発明 の第 1 の実施の形態 で あ る ア レ イ 基板 の製造方法 を 説明す る 。 ま ず絶縁性基板 1 の上 に 、 第 1 層 の導電膜 を成膜す る 。 第 1 層 の 導電膜 と し て はた と え ば Al、 Cr、 銅 ( Cu) 、 タ ン タ ル ( Ta) 、 モ リ ブデ ン ( M o) や 、 こ れ ら に他 の 物質 を添加 し た合金 な どか ら な る 薄膜が用 い ら れ る 。 第 1 層 の導電膜は後述 の よ う に ゲ一 ト 線 2 と し て用 い ら れ る た め で き る だ け抵抗率の 小 さ い こ と が望ま し い 。 つ ぎに第 1 の写真製版工程 に よ り 第 1 層 の導電膜を パ タ 一 ニ ン グす る こ と でゲー ト 線 2 を 形成 す る 。 こ こ で 、 表示領域近傍 に お い て は 、 図 2 (a)に 示 すよ う に 、 ゲー ト 線 2 と 引 き 出 し 走査線 14と の接続部 は 隣接す る パ タ ー ン と 短絡 し な い程度 に 、 可能な限 り 大き な面積 を有す る よ う 形成 さ れ る 。 そ し て 、 こ の第 1 層 の 導電膜上 の一部 に は、 後述 の 工程で ド ラ イ エ ッ チ ン グ処 理 に よ り 絶縁膜 中 に コ ン タ ク ト ホール 8 が形成 さ れ、 こ の コ ン タ ク ト ホ ール 8 を介 し て導電膜が コ ン タ ク ト を と る 構造 を と る 。
つ ぎ に プ ラ ズマ CVDな ど の 成膜装置 を用 い て 、 第 1 層 の絶縁膜 (ゲー ト 絶縁膜) 3 、 半導体膜 (図示せず) 、 ォー ミ ッ ク コ ン タ ク ト 膜 (図示せず) を連続形成す る 。 ゲー ト 絶縁膜 と して用 い ら れる第 1 層 の絶縁膜 と しては、 SiNx、 SiOx、 SiOxNyや こ れ ら の積層膜が用 い ら れ る 。 半導体膜 は ア モ ル フ ァ ス シ リ コ ン ( i一 aS i) 、 ポ リ シ リ コ ン ( i_p_ Si) が用 い ら れ る 。 さ ら に ォー ミ ッ ク コ ン タ ク ト 膜に は a— Si膜や p— Si膜に リ ン ( P) な ど を 微量 に ド ー ピ ン グ し た n— a— S i、 n _ p _ S iが用 い ら れ る 。 そ し て第 2 の写真製版工程 に よ り 半導体膜お よ びォー ミ ッ ク コ ン タ ク ト 膜 を ド ラ イ エ ッ チ ン グな ど の手法 を用 い て エ ッ チ ン グす る 。
つ ぎに 、 第 2 層 の 導電膜を 成膜す る 。 第 2 層 の 導電膜 と し て は Cr、 Mo、 Ta、 A1や こ れ ら に 他 の 物質 を 微量 に 添加 し た合金な どか ら な る 薄膜、 異種の金属膜を積層 し た も の 、 あ る い は膜厚方向 に組成 の異な る も の を 用 い る こ と がで き る 。 第 2 層 の導電膜上 の一部 に は後述 の 工程 で第 3 の 導電性薄膜が形成 さ れ電気的導通 を と る た め 、 第 2 層 の導電膜は、 少な く と も 第 3 層 の導電膜 と 接す る 領域 に お いて第 3 層 の 導電膜 と の コ ン タ ク ト 抵抗が低 い 材質 で あ る 必要が あ る 。 た と え ば第 3 層 の導電膜 に I T O を 用 い る 場合 、 第 3 層 の 導電膜 と 接す る 領域 は C r、 M o で構成す る こ と が適 当 で あ る 。 そ の の ち 、 第 3 の 写真製 版工程で前記第 2 層 の導電膜を パ タ ー ユ ン グ し 、 デ一 夕 線 4 、 ド レイ ン電極 1 0、 お よ び表示領域近傍か ら 端子部 近傍 にわ た る 引 き 出 し 走査線 1 4を形成す る 。 こ の 引 き 出 し 走査線 1 4は表示領域近傍 と 端子部近傍 にお い て 、 後述 す る 第 3 層 の導電膜に よ り 導通す る 構造 を と る 。
そ の の ち プ ラ ズマ C V Dな ど の 成膜装置 を用 いて第 2 層 の絶縁膜 (パ ッ シベー シ ョ ン膜) 9 を成膜す る 。 そ し て 、 第 4 の写真製版工程 と ド ラ イ エ ッ チ ン グな ど に よ り 第 1 層 の絶縁膜中 ま た は第 1 層、 第 2 層 の絶縁膜 中 に コ ン タ ク 卜 ホール 8 を 形成す る 。 こ の と き 、 表示領域近傍 の ゲ ー ト 線接続部上 に は、 ゲー ト 端子部 に 比べ多 く の コ ン タ ク ト ホール数 あ る い は広 い コ ン タ ク ト 面積 を有す る よ う コ ン タ ク ト ホール を 設 け る こ と がで き る 。 つ ぎに ス パ ッ 夕 リ ン グな ど の方法で第 3 層 の 導電膜を 成膜す る 。 第 3 層 の導電膜は、 透過型表示装置 の 場合は I T Oな ど の 透 明 導電膜 を用 い 、 反射型表示装置で は C rな ど の不透 明金属 膜を用 い る 。 こ の第 3 層 の導電膜 を写真製版お よ びエ ツ チ ン グ処理す る こ と に よ り 、 ゲー ト 線 2 と 引 き 出 し 走査 線 1 4を 接続す る 接続パ タ ー ン 7 、 端子電極 6 、 画素電極 5 を形成す る 。 こ の接続パ タ ー ン を 介 し て、 ゲ一 ト 線 2 と 引 き 出 し走査線 1 4が表示領域近傍 にお いて電気的 に導 通す る 。
以上 の よ う に本実施 の 形態 に よ れ ば、 従来 の方式 にお い て、 ゲー ト 線 に端子電極 と の コ ン タ ク ト 抵抗が著 し く 増加す る 材料 を用 い た場合 に 生 じ た配線抵抗 の 増加が抑 制 さ れ、 表示領域内 に形成 さ れた ス イ ッ チ ン グ素子 に 印 加 さ れ る 走査信号 の遅延 を軽減可能な ァ レイ 基板が作成 で き る 。 し たが っ て本実施 の形態 に よ る ア レイ 基板 を用 い る こ と に よ り 、 た と え ば該ア レイ 基板 と 、 少 な く と も 共通電極お よ びカ ラ ー フ ィ ルタ を備 え た対向基板 と の あ い だ に液晶 を配設 し た表示装置 にお い て 、 走査信号遅延 に起 因 し て生 じ る ム ラ な ど の発生 を抑え 、 表示品位 に優 れた表示装置 を得 る こ と が可能 と な る 。
ま た 、 本実施 の形態で は、 引 き 出 し走査線 を ゲー ト 線 (本実施 の 形態 にお い て は第 1 層 の導電膜で形成) と は 異な る 層 (本実施 の形態 に お い て は第 2 層 の導電膜) で 形成 し て い る の で、 ゲ一 ト 線 に A1ま た は A1合金 を 用 い た 場合 に問題 と な る I T Oと の コ ン タ ク ト 抵抗増加 の影響 を、 コ ン タ ク ト に 関与す る 領域の面積 を表示領域近傍で大き く と る こ と で さ ら に抑制 し 、 配線抵抗 の 一層 の低抵抗化 が可能 と な る 。
さ ら に 、 A 1ま た は A 1合金 を用 い てゲー ト 線 を形成 し た 場合、 そ の ゲー ト 線表面 を窒化処理す る こ と で、 そ の の ち の工程 中 に お け る 表面酸化 の進行 に よ る コ ン タ ク ト 抵 抗増加 を 抑制す る こ と が可能 と な る 。
ま た、 本実施の 形態 にお け る 構造 は、 補助容量線 を 用 い た ア レ イ 基板お よ び補助容量線 を 用 い ず隣接ゲー ト 線 と 画素電極 と の あ い だで補助容量 を形成す る C sオ ンゲ一 ト 方式 の ア レイ 基板な ど に 限定 さ れ る も の で はな く 、 ゲ 一 ト 線を 用 い て駆動す る あ ら ゆ る 表示装置 に適用 可能で あ る の は も ち ろ んで あ る 。 た と え ばパ ッ シ ブ型 の表示装 置 に お け る コ モ ン線な ど に適用 し て も よ い 。 ま た上記で は、 引 き 出 し 走査線 を端子電極お よ び画素 ま た はゲー ト 線の い ずれ と も 異な る 工程で形成 し た が、 引 き 出 し 走査線の抵抗増加が許容 さ れる 範囲で あ れ ば、 引 き 出 し走査線を端子電極お よ び画素電極 と 同 一 の 工程で形成す る こ と も 可能で あ る 。 こ の場合、 ゲー ト 線 と 引 き 出 し走査線 と の 接続は、 そ の層構成 に よ り 、 絶縁 膜中 に 形成 し た コ ン タ ク ト ホール を介す る 場合 と 、 コ ン 夕 ク ト ホール を介 さ ず直接重畳 し て導通 を と る (直接 コ ン タ ク ト ) 場合 と があ る 。 こ の両者 の場合 に お い て も 、 表示領域近傍 に お いて 、 そ の コ ン タ ク ト ホールの数 を増 やす ま た は面積 を大き く と る 、 あ る い は直接 コ ン タ ク ト の面積 を大き く と る こ とで上述 と 同様の効果が得 ら れる 。 実施の 形態 2
図 3 お よ び図 4 は、 本発明 の第 2 の実施の形態で あ る ア レイ 基板の構造 を示す図で あ る 。
図 3 ( a )は 、 引 き 出 し 補助容量線 (補助容量線) の 端 子部の平面 図で あ り 、 図 3 ( b )は、 図 3 ( a )の 矢視 C一 C断 面 を 表 わ し て い る 。 図 4 ( a )は、 表示領域近傍 の 、 補 助 容量線 と 引 き出 し補助容量線 と の接続部 の平面図であ り 、 図 4 ( b )は、 図 4 ( a )の 矢視 D— D断面 を あ ら わ し て レ^ る 。
図 に お い て 、 第 1 の 実施の形態 と 同 じ 構成部分 に つ い て は同一 の符号 を 付 し てお り 、 1 1は補助容量線、 1 2は補 助容量用 絶縁膜、 1 3は補助容量線 1 1の全て と 接続 さ れた 集合補助容量線、 1 5はデー タ 線 4 と 同一工程で形成 さ れ る 引 き 出 し補助容量線、 8 は第 1 層 〜第 3 層 の絶縁膜中 に設 け ら れた コ ン タ ク ト ホール、 9 は第 3 層 の絶縁膜(パ ッ シベー シ ヨ ン膜) を 示す。 図 3 に示す よ う に 、 引 き 出 し補助容量線 1 5の端子部 にお け る 端子電極 6 に よ っ て、 外部信号源で あ る ド ラ イ バ I C (図示せず) か ら 補助容量 線 1 1、 集合補助容量線 1 3お よ び引 き 出 し 補助容量線 1 5 に信号 (共通信号) を入力 す る 。
以下 に 、 本発明 の第 2 の実施の形態 で あ る ア レイ 基板 の製造方法 を 説明する 。 ま ず絶縁性基板 の上 に 、 第 1 層 の導電膜を成膜す る 。 第 1 層 の 導電膜 と し て はた と え ば A l、 C r、 C u、 T a、 M oや 、 こ れ ら に他 の物質 を添加 し た 合金な どか ら な る 薄膜が用 い ら れ る 。 第 1 層 の導電膜は 補助容量線 1 1お よび集合補助容量線 1 3と し て用 い ら れる た め 、 で き る だ け抵抗率 の 小 さ い こ と が望 ま し い 。 つ ぎ に第 1 の写真製版工程 に よ り 第 1 層 の導電膜を パ タ ー 二 ン グす る こ と で補 助容量線 1 1お よ び集合補 助容量線 1 3 を形成す る 。 こ こ で 、 集合補助容量線 1 3は表示領域近傍 にお い て 、 隣接パ タ ー ン と 短絡 し な い程度でかつ 引 き 出 し 補助容量線 1 5 と の 接続部 に お い て コ ン タ ク ト 抵抗 を 低減可能な程度 に大 き な面積 を有す る よ う 形成 さ れ る 。 そ し て 、 こ の第 1 層 の導電膜上 の一部 に は、 後述の 工程 で ド ラ イ エ ッ チ ン グ処理 に よ り 絶縁膜中 に コ ン タ ク ト ホ ール 8 が形成 さ れ、 こ の コ ン タ ク ト ホール 8 を介 し て導 電膜が コ ン タ ク ト を と る 構造 を と る 。
つ ぎに プ ラ ズマ C V Dな ど の 成膜装置 を用 い て 、 補助容 量用 の絶縁膜 1 2を 設 け る 。 さ ら に そ の の ち 、 第 2 層 の 導 電膜 を 成膜す る 。 第 2 層 の 導電膜 と し て は C r、 M o、 T a や こ れ ら に他の物質 を微量 に添加 し た合金な どか ら な る 薄膜、 異種の金属膜を積層 し た も の 、 あ る い は膜厚方 向 に組成 の異な る も の を用 い る こ と がで き る 。 つ ぎに第 2 の写真製版工程 に よ り 第 2 層 の 導電膜 を パ タ ーエ ン グす る こ と でゲー ト 線 2 を形成す る 。さ ら に ゲー ト 絶緣膜 3 、 半導体膜 (図示せず) 、 ォー ミ ッ ク コ ン タ ク ト 膜 (図示 せず) を連続形成す る 。 ゲー ト 絶縁膜 と し て は、 SiNx、 SiOx、 SiOxNyや こ れ ら の積層膜が用 い ら れ る 。 半導体 膜は ア モ ル フ ァ ス シ リ コ ン ( i— a— S i ) 、 ポ リ シ リ コ ン ( i-p- Si) が用 レ ら れ る 。 さ ら に ォ ー ミ ッ ク コ ン タ ク ト 膜に は a— S i膜や p— S i膜 に リ ン な ど を 微量 に ド ー ピ ン グ し た n— a— Si、 n— p— Siが用 い ら れ る 。 そ し て第 3 の 写真製版工程 に よ り 半導体膜お よ びォー ミ ッ ク コ ン タ ク ト 膜を ド ラ イ エ ッ チ ン グな ど の 手法 を用 いて エ ッ チ ン グ する 。
つ ぎ に 、 第 3 層 の導電膜を 成膜す る 。 第 3 層 の 導電膜 と し て は Cr、 Mo、 Ta、 A1や こ れ ら に他 の 物 質 を 微量 に 添加 し た合金な どか ら な る 薄膜、 異種の 金属膜を積層 し た も の 、 あ る い は膜厚方向 に組成 の異な る も の を用 い る こ と がで き る 。 第 3 層 の 導電膜上 の一部 に は後述の 工程 で第 4 の 導電性薄膜が形成さ れ電気的導通 を と る た め 、 第 3 層 の導電膜は、 少な く と も 第 4 層 の導電膜 と 接す る 領域 に お い て第 4 層 の導電膜 と の コ ン タ ク ト 抵抗が低い 材質で あ る 必要が あ る 。 た と え ば第 4 層 の導電膜 に ITO な ど を用 い る 場合、 第 3 層 の導電膜 と 接す る 領域 は Cr、 M oな ど の高融点金属で構成す る こ と が適 当 で あ る 。 つ ぎ に第 4 の写真製版工程で前記第 3 層 の導電膜を パ タ ー 二 ン グ し 、 デー タ 線 4 、 ド レイ ン電極 10、 お よ び表示領域 近傍か ら 端子部近傍 にわた る 引 き 出 し補助容量線 15を形 成す る 。 上記引 き 出 し補助容量線 15は表示領域近傍お よ び端子部近傍で第 4 層 の導電膜 と 導通す る こ と がで き る よ う に レイ ァ ゥ 卜 さ れ る 。
つ ぎに プ ラ ズマ CVDな ど の成膜装置 を用 い て パ ッ シベ ー シ ョ ン膜 と な る 絶縁膜を成膜す る 。 そ の の ち 、 第 5 写真製版ェ程 と ド ラ イ エ ツ チ ン グな ど に よ り 補助 絶縁膜 1 2、 ゲ一 ト 絶縁膜 3 、 パ ッ シベー シ ヨ ン膜 9 の 縁膜中 に コ ン 夕 ク ト ホ ール 8 を 形成する 。 こ の と さ 、 示領域近傍 の集合補助容量線 1 3上 には可能な限 り 多 く コ ン タ ク 卜 ホール数 を 設 け る か広 い面積 を有す る コ ン ク 卜 ホ一ル を 設 け る 。 つ ぎに ス パ ッ タ リ ン グな ど の 方 で第 4 層 の 導電膜 を成膜す る 。 第 4 層 の導電膜は 、 7 型表示 の 場合 は Ι Τ Οな ど の透明 導電膜 を 用 い 、 反 型表示 で は C rな ど の不透明金属膜を用 い る 。 こ の 4 層 の 膜 を 写真製版お よ びエ ッ チ ン グ処理す る に よ り 、 接続パ タ ー ン 7 、 端子電極 6 、 画素電極 5 を 成す る の 接続パ タ ー ン 7 を介 し て集合補助容 量線 と 引 さ 出 し補助容量線 1 5が表示領域近傍 にお いて に導通す る
以上の う に本実施 の形態 に よ れ ば捕助容量線 と 集 補助容 が同 一工程 で形成 さ れ る こ と で、 従来 の構 にお い て 、 補助容量線 と集合補助容量線 と の あ い だ に;^表用絶過合介作法射第造量な形のタ的よののよをと 在 し た抵抗 を な く し 、 かつ端子部で の 引 き 出 し 補助容 線 と 端子電極 間 の コ ン タ ク ト 抵抗 を 低減で き る 。 以上 効果 に よ り 共通信号の 遅延 を軽減可能な ア レイ 基板が 成で き る 。
ま た 実施 の形態 に よ る ア レ イ 基板 を用 い る こ と に り 、 た と え ば該 ア レイ 基板 と 、 少な く と も 共通電極お びカ ラ 一 フ ィ ル 夕 を備 え た対向基板 と の あ い だ に液晶 配設 し た表示装置 にお いて、 共通信号遅延 に よ る ム ラ ど の発生 を抑制 し 、 表示品位 に優れた表示装置 を得 る と が可能 と な る 。 ま た 、 本実施 の形態 の よ う に 引 き 出 し 補助容量線 を 、 補助容里 よ び集合補助容量線 (本実施 の 形態 に お い て は第 1 層 の 膜で形成) と は異な る 層 (本実施 の形 態 にお い て は第 3 層 の導電膜) で形成 し て い る の で 、 補 助 線お よび集合補助容量線 に A1ま た は A 1合金 を 用 い た 场 口 に 問題 と な る I T Oと の コ ン タ ク ト 抵抗増加 の影響 を 、 3 ン タ ク 卜 に 関与す る 領域 の面積 を 表示領域近傍で 大 さ く と る こ と で さ ら に抑制 し 、 配線抵抗 の 一層 の低抵 抗化が可能 と な る
さ ら に A 1ま た は A 1合金 を用 い て形成 し た補助容量線お よ び集合補助 線表面 を窒化処理す る こ と で、 そ の の ち のェ程 中 に お け る 表!] 酸化 の進行 に よ る コ ン 夕 ク ト 抵 抗増加 を抑制す る こ と が可能 と な る 。
ま た 上記で は、 端子電極お よ び画素電極 ま た は集合補 助 線の いずれ と も 異な る ェ程で引 き 出 し 補助容重線 を形成 し た例 に つ い て示 し た が、 引 さ 出 し補助容量線の 抵抗増加が許容 さ れ る 範囲で あ れば、 引 き 出 し補助容量 ¾子電極お よ び画素電極 と 同一のェ程で形成す る こ と も 可能で あ る な ど 、 実施の 形態 1 と 同様の効果 を 奏す る
施の 形態 3
図 5 は本発明 の第 3 の実施 の形態で あ る ア レイ 基板の 造 を 示す 図 で あ り 、 図 5 ( a )は表示領域近傍 の 、 補 助 量線お よ び集合補助容量線 と 引 き 出 し 補助容量線 と の 続部 の 平面 図 、 図 5 ( b )は 引 き 出 し 補助容量線 (補助 量線) の 端子部 の 平面 図で あ る 。 図 5 ( b ) に示す よ う 、 引 き 出 し補助容量線の端子部 に お け る 端子電極 6 に よ つ て 、 外部信号源で あ る ド ラ イ バ I C ( 図示せず) か ら 補助容量線 11に共通信号 を入力 す る 。
以下 に 、 本発 明 の第 3 の実施の形態 で あ る ア レイ 基板 の 製造方法 を説明す る 。 まず絶縁性基板の 上 に 、 第 1 層 の 導電膜を 成膜す る 。 第 1 層 の導電膜 と し て はた と え ば Al、 Cr、 Cu、 Ta、 Moや 、 こ れ ら に 他の 物質 を添加 し た 合金な どか ら な る 薄膜が用 い ら れ る 。 第 1 層 の導電膜は 後述の よ う にゲー ト 線 2 、 補助容量線 11お よ び集合補助 容量線 13と し て用 い ら れ る た め 、 で き る だ け抵抗率 の小 さ レ ^ こ と が望 ま し い 。 つ ぎに第 1 の写真製版工程 に よ り 第 1 層 の導電膜 を パ タ ー エ ン グす る こ と でゲー ト 線 2 、 補助容量線 11お よ び集合補助容量線 13を形成す る 。 本実 施 の形態 に お い て は、 集合補助容量線 13が、 ゲー ト 線 2 の 引 き 出 し 走査線 14が配設 さ れな い側 にお い て形成 さ れ る 例 を 示 し て い る 。 こ こ で表示領域近傍 に お い て、 上記 ゲー ト 線 2 は引 き 出 し 走査線 14と の 接続部 にお い て 、 隣 接パ タ ー ン と 短絡 し な い程度 に大き な面積 を有す る よ う 形成 さ れ、 集合補助容量線 13は、 隣接パ タ ー ン と 短絡 し な い程度でかつ 引 き 出 し補助容量線 15と の接続部 に お い て コ ン タ ク ト 抵抗 を低減可能な程度 に大 き な面積 を 有す る よ う 形成 さ れ る 。 そ し て、 こ の第 1 層 の導電膜上 の一 部 に は、 後述 の 工程で ド ラ イ エ ッ チ ン グ処理 に よ り 絶縁 膜中 に コ ン タ ク ト ホール 8 が形成 さ れ、 こ の コ ン タ ク ト ホール 8 を介 し て導電膜がコ ンタ ク ト を と る 構造 と な る 。
つ ぎ に プ ラ ズマ CVDな ど の 成膜装置 を 用 い て 、 第 1 層 の 絶縁膜、 半導体膜 ( 図示せず) 、 ォー ミ ッ ク コ ン タ ク ト 膜 ( 図示せず) を連続形成す る 。 ゲー ト 絶縁膜 と し て 用 い ら れ る 第 1 層 の絶縁膜 と し て は 、 SiNx、 SiOx、 Si OxNyや こ れ ら の 積層 膜が用 い ら れ る 。 半導体膜 は ァ モ ル フ ァ ス シ リ コ ン ( i_a— Si) 、 ポ リ シ リ コ ン ( i一 p— Si) が用 レ ら れ る 。 さ ら に ォー ミ ッ ク コ ン タ ク ト 膜に は a— Si 膜や p— S i膜 に リ ンな ど を微量 に ド ー ピ ン グ し た n— a— S i n— p— Siが用 い ら れ る 。 そ し て第 2 の写真製版工程 に よ り 半導体膜お よ びォー ミ ッ ク コ ン タ ク ト 膜 を ド ラ イ エ ツ チ ン グな ど の手法 を 用 い てエ ッ チ ン グす る 。
つ ぎに 、 第 2 層 の 導電膜を 成膜す る 。 第 2 層 の導電膜 と し て は Cr、 Mo、 Ta、 A 1や こ れ ら に他 の 物質 を 微量 に 添加 し た合金な どか ら な る 薄膜、 異種 の 金属膜を積層 し た も の 、 あ る い は膜厚方向 に組成 の 異な る も の を用 い る こ と がで き る 。 第 2 層 の導電膜上 の 一部 に は後述 の 工程 で第 3 の導電性薄膜が形成 さ れ電気的導通 を と る た め 、 第 2 層 の 導電膜は、 少な く と も 第 3 層 の 導電膜 と 接す る 領域 にお い て第 3 層 の導電膜 と の コ ン タ ク ト 抵抗が低 い 材質で あ る 必要が あ る 。 た と え ば第 3 層 の導電膜 に ITO を用 い る 場合、 第 3 層 の導電膜 と 接す る 領域は C r 、 Mo な ど の 高融点金属で構成す る こ と が適 当 で あ る 。 つ ぎ に 第 3 の写真製版工程で前記第 2 層 の導電膜 をパ タ ー ニ ン グ し 、 デー タ 線 4 、 ド レイ ン電極 10お よ び表示領域近傍 か ら 端子部近傍 に 引 き 出 し走査線 14、 引 き 出 し補助容量 線 15を形成す る 。 上記 引 き 出 し 走査線 14お よ び引 き 出 し 補助容量線 15は、 表示領域近傍 に お い て 、 後述す る 第 3 層 の導電膜に よ っ てゲ一 ト 線 2 お よ び集合補助容量線 13 と 電気的 に導通 し 、 端子部近傍 に お い て 、 後述す る 第 3 層 の 導電膜に て形成 さ れ る 端子電極 6 と 電気的 に導通す る 構造 を と る 。
つ ぎに プ ラ ズマ CVDな ど の 成膜装置 を用 い てパ ッ シベ ー シ ヨ ン膜 と な る 第 2 層 の絶縁膜 ( 図示せず) を成膜す る 。 そ の の ち 、 第 4 の 写真製版工程 と ド ラ イ エ ッ チ ン グ な ど に よ り 第 1 層 の絶縁膜中 ま た は第 1 層、 第 2 層 の絶 中 に :: ン 夕 ク ト ホ ール 8 を 形成す る 。 こ の と き 、 表 示領域近傍 のゲ一 ト 線 2 お よ び集合補助容量線 1 3上 に は 可能な限 り 多 く の コ ン タ ク ト ホール数 を 設 け る か 、 あ る い は広 い 面積 を有する コ ン タ ク ト ホール を設 ける 。 つ ぎ に ス パ ッ タ リ ン グな ど の方法で第 3 層 の 導電膜を成膜す る 。 第 3 層 の導電膜は、 透過型表示装置 の場合 は I T Oな ど の透明導電膜を用 い 、 反射型表示装置で は C rな ど の 不 透明金属膜 を用 い る 。 こ の第 3 層 の 導電膜を 写真製版お よ びエ ッ チ ン グ処理す る こ と に よ り 、 接続パ タ ー ン 7 、 端子電極 6 、 画素電極 5 を形成す る 。 こ の接続パ タ ー ン
7 を介 し て 、 ゲ― ト 線 2 と 引 き 出 し 走査線 1 4が、 あ る い は集合補助容量 線 1 3と 引 き 出 し 補助容量線 1 5が表示 領 域近傍 にお い て電気的 に導通す る 。
以上 の よ う に本実施 の 形態 に よ れ ば、 第 2 の実施 の 形 態 の効果で あ る 共通信号の遅延 に よ る ム ラ な ど の抑制 に 加 え て 、 第 1 の実施の 形態 と 同 様 に ゲ一 卜 信号遅延 に よ る ム ラ な ど も 抑制可能 と な り 、 さ ら に補助容量線、 集合 捕助容量線お よ びゲー 卜 線 を 同一 の工程で形成す る こ と がで き る た め 、 生産性 の 向上 に も 寄与す る こ と が可能 と な る
ま た本実施 の形態 に よ る ア レイ 基板 を 用 い る こ と に よ
Ό 、 た と え ば該ア レイ 基板 と 、 少な く と も共通電極お よ び力 ラ ー フ ィ ルタ を備 え た対向基板 と の あ い だ に液晶 を 配設 し た表示装置 にお い て 、 ゲー ト 信号遅延 に起因 し て 生 じ る ム ラ な ど の発生 を抑 え る と と も に 、 共通信号遅延 に よ る ム ラ な ど の発生 を抑 え る こ と に よ り 、 表示品位 に 優れた表示装置 を 得る こ と が可能 と な る 。
ま た上記で は、 端子電極お よ び画素電極 ま た は集合補 助容量線の い ずれ と も 異な る 工程で 引 き 出 し 走査線 ま た は引 き 出 し 補助容量線 を形成 し た例 に つ いて示 し たが、 引 き 出 し走査線 ま た は引 き 出 し 補助容量線の抵抗増加が 許容 さ れ る 範囲で あ れば、 引 き 出 し 走査線ま た は引 き 出 し補助容量線 を端子電極お よ び画素電極 と 同一の工程で 形成 し て も よ い 。
実施の形態 4
図 6 は本発 明 の第 4 の実施の形態で あ る ア レイ 基板の 構造 を 示す 図 で あ り 、 図 6 ( a )は、 表示領域近傍 の集合 補助容量線お よ び引 き 出 し補助容量線 と の接続部の平面 図 、 図 6 ( b )は 引 き 出 し 補助容量線 の 端子部 の平面 図 で あ る 。 図 6 ( b )に 示す よ う に 、 引 き 出 し 補助容量線 の 端 子部 に お け る 端子電極 6 に よ っ て 、 外部信号源で あ る ド ラ イ バ I C ( 図示せず) か ら 補助容量線 1 1に共通信号 を 入 力 す る 。
以下 に 、 本発明 の第 4 の実施 の形態 で あ る ア レイ 基板 の 製造方法 を 説明す る 。 まず絶縁性基板 の 上 に、 第 1 層 の導電膜 を 成膜す る 。 第 1 層 の 導電膜 と し て はた と え ば A l、 C r、 C u、 T a、 M oや 、 こ れ ら に 他 の 物質 を添加 し た 合金な どか ら な る 薄膜が用 い ら れ る 。 第 1 層 の導電膜は 後述 の よ う に ゲー ト 線 2 、 補助容量線 1 1お よ び集合補助 容量線 1 3と し て用 い ら れ る た め 、 で き る だ け抵抗率の 小 さ レゝ こ と が望 ま し い 。 つ ぎに第 1 の写真製版工程 に よ り 第 1 層 の導電膜をパ タ ーニ ン グす る こ と でゲー ト 線 2 、 補助容量線 1 1お よ び集合補助容量線 1 3を形成す る 。 本実 施 の形態 にお い て は、 集合補助容量線 1 3は、 引 き 出 し 走 査線 14が配設 さ れる 側 にお いて形成 さ れる 例 を示 し て い る 。 ま た ゲー ト 線 2 は表示領域近傍 に お い て 、 集合補助 容量線 13と 短絡 し な い位置 ま で延在 さ せ る が、 こ の と き 隣接パ タ ー ン と 短絡 し な い程度 に大 き な面積を有す る よ う 形成す る こ と が望ま し い 。 さ ら に集合補助容量線 13は 隣接パ タ ー ン と 短絡 し な い程度 に かつ 引 き 出 し補助容量 線 15と の接続部 にお いて コ ンタ ク ト 抵抗 を低減可能な程 度 に大き な 面積 を有す る よ う 形成 さ れ る 。 そ し て、 こ の 第 1 層 の 導電膜上 の一部 に は、 後述 の工程で ド ラ イ エ ツ チ ン グ処理 に よ り 絶縁膜中 に コ ン タ ク ト ホール 8 が形成 さ れ、 こ の コ ン タ ク ト ホール 8 を介 し て導電膜が コ ン タ ク ト を と る 構造 を と る 。
つ ぎに プ ラ ズマ CVDな ど の成膜装置 を用 い て、 第 1 層 の絶縁膜、 半導体膜 ( 図示せず) 、 ォ一 ミ ッ ク コ ン タ ク ト 膜 (図示せず) を 連続形成す る 。 ゲー ト 絶縁膜 と し て 用 い ら れ る 第 1 層 の 絶縁膜 と し て は 、 SiNx、 SiOx、 Si OxNyや こ れ ら の 積層膜が用 い ら れ る 。 半導体膜 は ァ モ ル フ ァ ス シ リ コ ン ( i_a— Si) 、 ポ リ シ リ コ ン ( i一 p _Si) が用 い ら れ る 。 さ ら に ォ一 ミ ッ ク コ ン タ ク ト 膜に は a— Si 膜や p - S i膜 に リ ンな ど を微量 に ド ー ピ ン グ し た n— a— S i n_p— Siが用 い ら れ る 。 そ し て第 2 の写真製版工程 に よ り 半導体膜お よ びォ一 ミ ッ ク コ ン タ ク ト 膜 を ド ラ イ エ ツ チ ン グな ど の手法 を用 いてエ ッ チ ン グす る 。
つ ぎ に 、 第 2 層 の導電膜を成膜す る 。 第 2 層 の 導電膜 と し て は Cr、 Mo、 Ta、 A1や こ れ ら に他 の 物質 を 微量 に 添加 し た合金な どか ら な る 薄膜、 異種の 金属膜を積層 し た も の 、 あ る い は膜厚方向 に組成 の 異な る も の を用 い る こ と がで き る 。 第 2 層 の導電膜上 の 一部 に は後述 の 工程 で第 3 の導電性薄膜が形成 さ れ電気的導通 を と る た め 、 第 2 層 の導電膜は、 少な く と も 第 3 層 の 導電膜 と 接す る 領域 に お い て第 3 層 の 導電膜 と の コ ン タ ク ト 抵抗が低 い 材質で あ る 必要が あ る 。 た と え ば第 3 層 の導電膜 に I T O を 用 い る 場合 、 第 2 層 の 導電膜は C r、 M oな ど の 高 融 点 金属が適当 で あ る 。 つ ぎに第 3 の写真製版工程で前記第 2 層 の 導電膜 を パ タ ー ニ ン グ し 、 デー タ 線 4 、 ド レ イ ン 電極 1 0およ び表示領域近傍か ら 端子部近傍 に 引 き 出 し 走 査線 1 4、 引 き 出 し補助容量線 1 5を 形成す る 。 こ の 引 き 出 し補助容量線 1 5は表示領域近傍 と端子部近傍 にお いて、 後述する第 3 層 の導電膜 と電気的 に導通する構造 を と る。
つ ぎ に プ ラ ズマ C V Dな ど の 成膜装置 を用 い てパ ッ シベ — シ ヨ ン膜 と な る 第 2 層 の絶縁膜 ( 図示せず) を 成膜す る 。 そ の の ち 、 第 4 の 写真製版工程 と ド ラ イ エ ッ チ ン グ な ど に よ り 第 1 層 の絶縁膜中 ま た は第 1 層 、 第 2 層 の絶 縁膜中 に コ ン タ ク ト ホール 8 を 形成す る 。 こ の と き 、 表 示領域近傍 のゲー ト 線 2 お よ び集合補助容量線 1 3上 に は 可能な 限 り 多 く の コ ン タ ク ト ホ 一ル数 あ る い は広 い 面積 を有す る コ ン タ ク ト ホール を 設 け る 。 つ ぎに ス パ ッ タ リ ン グな ど の 方法で第 3 層 の導電膜 を 成膜す る 。 第 3 層 の 導電膜は、 透過型表示装置 の 場合 は I T Oな ど の透 明 導電 膜 を用 い 、 反射型表示装置で は C rな ど の 不透明金属膜 を 用 い る 。 こ の第 3 層 の導電膜 を 写真製版お よ びエ ツ チ ン グ処理する こ と に よ り 、 接続パ タ ー ン 7 、 端子電極 6 、 画素電極 5 を形成す る 。 こ の接続パ タ ー ン 7 を介 し て、 ゲー ト 線 2 と 引 き 出 し 走査線 1 4が、 あ る い は集合補助容 量線 1 3と 引 き出 し補助容量線 1 5が表示領域近傍 にお いて 電気的 に導通す る 。 以上 の よ う に本実施 の形態 に よ れば、 第 3 の実施 の 形 態 の効果 に加 え て、 ゲー ト 線 と 端子部 と の 引 き 出 し 走査 線が配設 さ れて い る 側 にお い て も 、 集合補助容量線 と 引 き 出 し補助容量線 を 形成す る こ と が可能 と な り 、 さ ら に 該引 き 出 し 走査線が配設 さ れて い な い側 にお いて も 集合 補助容量線 と 引 き 出 し 補助容量線 を 形成 し て も よ く ( 図 示せず) 、 こ の場合、 表示領域 に 形成 さ れ る 補助容量線 へ の信号 を伝達す る 経路が増やす こ と がで き る 。 こ れ に よ り 補助容量線 に 印加 さ れ る 共通信号の遅延が一層 軽減 さ れ る 。
さ ら に本実施 の形態 に よ る ア レイ 基 を用 い る こ と に よ り 、 た と え ば該 ア レイ 基板 と 、 少な < と ¾ 共通電極お よ びカ ラ 一 フ ィ ル 夕 を 備 え た対向基板 と の あ い だ に液晶 を配設 し た表示装置 に お い て 、 ゲー ト 信号遅延 に起 因 し て 生 じ る ム ラ な ど の発生 を抑 え る と と も に 、 共通信号遅 延 に よ る ム ラ な ど の発生 を一層抑 え る こ と に よ り 表示品 位の極 め て優れた表示装置 を得 る こ と が可能 と な る 。
ま た 上記で は、 端子電極お よ び画素電極 ま た は集合補 助容量線の い ずれ と も 異な る ェ程で引 さ 出 し 走査線 ま た は引 き 出 し 補助容量線 を 形成 し た例 につ い て示 し た が、 引 き 出 し 走査線 ま た は 引 き 出 し 補助容量線の抵抗増加が 許容 さ れ る 範 囲 で あ れ ば、 引 き 出 し走査線 ま た は 引 さ 出 し 補助容量線 を 端子電極お よ び画素電極 と 同一の工程で 形成 し て も よ い 。
実施 の 形態 5
図 7 お よ び図 8 は本発明 の第 5 の実施の形態で あ る 表 示領域近傍 の配線 の接続 を示す図で あ る 。
図 7 ( a )お よ び図 8 ( a )は、 ゲー ト 線 2 と 引 き 出 し 走査 れゲ状状容分配寄にとのがるしとレト
1 4と の接続部分 の平面 を 、 図 7 ( b )お よ び図 8 ( b )はそ ぞれ図 7 ( a )の矢視 E— E断面 と 図 8 ( a )の矢視 F— F断面 を表わ し て い る 。
上記第 1〜 4 の実施の形態 にお い て 、 図 7 に示す よ う に 一 卜 線 2 と 引 き 出 し 走査線 1 4と の変換部分(接続部分) お い て両配線 を重畳 さ せ、 か つ一方の配線形状 を格子 にす る 。 あ る い は、 図 8 に示す よ う に 、 一方の配線形 を梯子形状 にす る 。 こ れ に よ り 、 両配線が絶縁膜 を介 て別 の層 に 形成 さ れ る 場合 に お い て、 接続パ タ ー ン 7 抵抗成分 の寄与 を減 ら す こ と で き 、 さ ら な る コ ン タ ク 抵抗 の低減が期待で き 、 走査信号の遅延 を 軽減 し た ァ ィ 基板 を得 る こ と がで き る 。
図 7 お よ び図 8 で は、 ゲー ト 線 2 と 引 き 出 し 走査線 1 4 の変換部分 (接続部分) を例示 し て い る が、 集合補助
1 3と 引 き 出 し補助容量線 1 5と の 変換部分 (接続部
) に つ い て も 、 ま っ た く 同様 の格子状 あ る い は梯子状 線 と す る こ と がで き る 。 接続パ タ ー ン 7 の抵抗成分 の 与 を減 ら す こ と で き 、 さ ら な る コ ン タ ク ト 抵抗 の 低減 期待で き 、 共通信号の遅延 を軽減 し た ア レイ 基板 を得 こ と がで き る 。
ま た本実施 の 形態 に よ る ア レ イ 基板 を 用 い る こ と に よ 、 た と え ば該ア レイ 基板 と 、 少な く と も 共通電極お よ ぴ力 ラ — フ ィ ル 夕 を備 え た対向基板 と の あ い だ に液晶 を 配 P レ た表示装置 にお い て、 ゲー ト 信号遅延 に起 因 し て 生 じ る ム ラ な ど 、 お よ び共通信号遅延 に起 因 し て生 じ る ム ラ な ど の 発生 を さ ら に抑制す る こ と に よ り 、 表示品位 優れた表示装置 を得 る こ と が可能 と な る 。
以上、 本発明 を 上記第 1 〜第 5 の実施 の形態 に基づい て説明 し た が、 本発明 は上記第 1 〜第 5 の実施の 形態 の 構成 に 限定 さ れ る も の で はな く 、 そ の 要 旨 を 逸脱 し な い 範囲 に お い て種々 変更可能で あ る の は い う ま で も な い 。 た と え ば、 上記第 1 〜第 5 の実施の形態 に よ る 絶縁性基 板上 に形成 さ れ る 層構成 に 限定 さ れ る こ と な く 、 ゲー ト 線 (走査線) ま た は補助容量線 を 用 い て駆動す る 表示装 置すべて に適用 可能で あ る 。
ま た 、 上記第 1 〜第 5 の実施 の 形態 に お い て は い ずれ も ソ ー ス 電極お よ び ド レイ ン電極がゲ一 ト 線 (走査線) よ り も 上層 に形成 さ れ る 逆ス タ ガー型(ポ 卜 ム ゲ一 ト 型) の構成 につ い て説明 を行 っ て い る が、 ゲー 卜 線 (走査線) が ソ 一 ス 電極お よ び ド レイ ン電極 よ り も 上層 に形成 さ れ る 正ス 夕 ガー型 ( ト ッ プゲ一 ト 型) の構成 に適用 し て も 、 それぞれ 同様 の効果 を奏す る 。 産業上 の利用 可能性
本発 明 の第 1 の ア レ イ 基板は、 複数 の画素電極が形成 さ れた表示領域 と 、該画素電極間 に配設 さ れた走査線 と 、 該走査線 と 絶縁膜 を介 し て交差す る 信号線 と 、 走査信号 が入力 さ れ る 端子部 と 、 前記走査線 と は異な る 層 の 導電 膜で形成 さ れか つ 前記走査線 と 前記端子部 と を電気的 に 接続す る 引 き 出 し 走査線 と を備 え て い る の で 、 走査線 に A 1ま た は A 1合金 を用 い た場合 に 問題 と な る コ ンタ ク ト 抵 抗 の増加 を抑制可能 と な る 。
本発 明 の第 2 の ア レイ 基板は、 上記第 1 の ア レ イ 基板 に お い て、 前記走査線 と 並行 し て配設 さ れた補助容量線 と 、 前記信号線 と 並行 し て配設 さ れか つ 前記補助容量線 と 電気的 に接続 さ れた集合補助容量線 と 、 共通信号が入 力 さ れる 端子部 と 、 前記集合補助容量線 と は異な る 層 の 導電膜で形成 さ れかつ 前記集合補助容量線 と 前記共通信 号が入力 さ れ る 端子部 と を電気的 に接続す る 引 き 出 し補 助容量線 と を さ ら に備 え て い る の で、 補助容量を 用 い た ア レイ 基板 に お い て 、 走査線、 補助容量線お よ び集合補 助容量線 に A 1ま た は A 1合金 を用 い た 場合 に 問題 と な る コ ン タ ク ト 抵抗 の 増加 を 抑制可能 と な る 。
本発明 の第 3 の ア レ イ 基板は、 複数 の画素電極が形成 さ れた表示領域 と 、該画素電極間 に配設 さ れた走査線 と 、 該走査線 と 並行 し て配設 さ れた補助容量線 と 、 前記走査 線および補助容量線 と絶縁膜を介 して交差する信号線 と 、 該信号線 と 並行 し て配設 さ れか つ 前記補助容量線 と 電気 的 に接続 さ れた集合補助容量線 と 、 共通信号が入力 さ れ る 端子部 と 、 前記集合補助容量線 と は異な る 層 の導電膜 で形成 さ れか つ 前記集合補助容量線 と 前記端子部 と を 接 続す る 引 き 出 し 補助容量線 と を備 え て い る の で、 補助容 量 を 用 い た ア レイ 基板に お いて 、 補助容量線お よ び集合 補助容量線 に A 1ま た は A 1合金 を用 い た場合 に 問題 と な る コ ン タ ク ト 抵抗 の 増加 を抑制可能 と な る 。
本発 明 の 第 4 の ア レイ 基板は、 上記第 1 ま た は 2 の ァ レイ 基板 に お い て 、 前記引 き 出 し 走査線は前記信号線 と 同 一層 の導電膜で形成 さ れて い る の で、 工程 を増やす こ と な く 、 走査線 ま た は補助容量線お よ び集合補助容量線 に A 1ま た は A1合金 を 用 い た場合 に 問題 と な る コ ン タ ク ト 抵抗 の増加 を抑制可能 と な る 。
本発 明 の 第 5 の ア レイ 基板は、 上記第 1 ま た は 2 の ァ レイ 基板に お い て 、 前記引 き 出 し 走査線は前記画素電極 と 同 一層 の導電膜で形成 さ れて い る の で 、 工程 を増やす こ と な く 、 走査線 ま た は補助容量線お よ び集合補助容量 線 に A lま た は A 1合金 を用 い た場合 に 問題 と な る コ ン タ ク ト 抵抗 の増加 を抑制可能 と な る 。
本発明 の第 6 の ァ レ イ 基板は、 上記第 4 ま た は 5 の ァ レイ 基板 にお い て 、 前記引 き 出 し 走査線は、 前記表示領 域の近傍お よ び m 走査信号が入力 さ れ る 端子部 の近傍 にお い て 、 それぞれ m 記走查線お よ び前記走査信号が入 力 さ れ る 端子部 と 電気的 に接続 さ れて い る の で、 走査線 ま た は補助容量線お よ び集合補助容量線 に A 1または A1合 金 を用 い た場合 に 問題 と な る コ ン 夕 ク ト 抵抗 の増加 を抑 制可能 と な る
本発明 の第 7 の ア レイ 基板は、 上記第 2 ま た は 3 の ァ レイ 基板 に お い て 、 前記引 き 出 し 補助容量線は前記信号 線 と 同一層 の 導電膜で形成 さ れて い る の で、 補助容量 を 用 い た ア レ イ 基板 にお い て、 工程 を増やす こ と な く 、 走 査線 ま た は補助容量線お よ び集合補助容量線 に A 1ま た は A 1合金 を用 い た場合 に 問題 と な る コ ン タ ク ト 抵抗 の増加 を抑制可能 と な る 。
本発明 の第 8 の ア レイ 基板 は、 上記第 2 ま た は 3 の ァ レイ 基板 に お い て 、 前記引 き 出 し 補助容量線は前記画素 電極 と 同一層 の導電膜で形成 さ れて い る の で、 補助容量 を 用 い た ァ レ ィ 基板 に お いて 、 工程 を 増やす こ と な く 、 走査線 ま た は補助容量線お よ び集合補助容量線 に A 1ま た は A 1合金 を用 い た場合 に 問題 と な る コ ン タ ク ト 抵抗 の増 加 を抑制可能 と な る 。
本発明 の第 9 の ア レ イ 基板は、 上記第 7 ま た は 8 の ァ レイ 基板 に お い て、 前記 引 き 出 し補助容量線は、 前記表 示領域 の近傍お よ び前記共通信号が入力 さ れる 端子部の 近傍 に お い て 、 それぞれ前記集合補助容量線お よ び前記 共通信号が入力 さ れる 端子部 と 電気的 に接続 さ れて い る の で 、 補助容量 を 用 い た ア レイ 基板 に お い て 、 走査線 ま た は補助容量線お よ び集合補助容量線 に A 1ま たは A 1合金 を用 い た場合 に 問題 と な る コ ン タ ク ト 抵抗の 増加 を抑制 可能 と な る 。
本発 明 の第 1 0の ア レ イ 基板 は、 上記第 2〜 9 の い ずれ か の ア レイ 基板 に お い て 、 前記補助容量線お よ び前記集 合補助容量線は、 前記走査線 と 同 一層 の 導電膜で形成 さ れて い る の で、 補助容量 を用 い た ア レイ 基板 にお い て 、 走査線 ま た は補助容量線お よ び集合補助容量線に A 1ま た は A 1合金 を用 い た場合 に 問題 と な る コ ン タ ク ト 抵抗 の増 加 を抑制可能 と な る 。
本発 明 の第 1 1の ア レ イ 基板 は、 上記第 2 、 4〜 1 0の い ずれか の ア レ イ 基板 に お い て 、 前記集合補助容量線 と 前 記 引 き 出 し 走査線 は絶縁膜を介 し て交差 し て い る の で、 補助容量 を用 い た ア レ イ 基板 に お い て 、 走査線ま た は補 助容量線お よ び集合補助容量線 に A 1ま た は A 1合金 を用 い た場合 に 問題 と な る コ ン タ ク ト 抵抗 の増加 を抑制可能 と な る 。
本発 明 の第 1 2の ア レイ 基板 は、 上記第 1〜1 1の いずれ か の ア レイ 基板 にお い て、 前記走査線の材料 と し て、 ァ ル ミ ニゥ ム ま た はアル ミ ニウ ム の合金 を用 いてい る ので、 走査線 の信号遅延 に起 因 し て 生 じ る ム ラ な ど の発生 ま た は共通信号遅延 に よ る ム ラ な ど の 発生 を 抑制す る こ と が でき る 。
本発 明 の第 1 3の ア レイ 基板 は、 上記第 1〜1 1の い ずれ か の ア レイ 基板 にお い て、 前記走査線の材料 と し て、 一 部 ま た は全部 を 窒化 し た ア ル ミ ニ ウ ム ま た は ア ル ミ ニ ゥ ム の合金 を用 い て い る の で、 走査線 の信号遅延 に起 因 し て生 じ る ム ラ な どの発生 ま た は共通信号遅延 に よ る ム ラ な ど の発生 を さ ら に抑制す る こ と ができ る 。
本発明 の第 1 4の ア レ イ 基板 は 、 上記第 1〜 1 3の い ずれ か の ア レイ 基板 にお い て 、 前記信号線の材料 と し て 、 C r ま た は M oを 用 い て い る の で 、 走査線の信号遅延に起因 し て生 じ る ム ラ な ど の発生 ま た は共通信号遅延 に よ る ム ラ な ど の発生 を抑制す る こ と がで き る 。
本発 明 の第 1 5の ア レ イ 基板は、 上記第 1 、 2 、 4〜 1 4 の いずれか の ア レイ 基板 に お い て 、 前記走査線 と 前記 引 き 出 し 走査線は、 前記画素電極 と 同一層 の導電膜に よ り 電気的 に接続 さ れて い る の で、 工程 を増やす こ と な く 、 走査線 の信号遅延 に起 因 し て生 じ る ム ラ な ど の発生 ま た は共通信号遅延 に よ る ム ラ な ど の 発生 を抑制す る こ と が で き る 。
本発明 の第 1 6の ア レイ 基板 は、 上記第 2〜 1 5の い ずれ か の ア レイ 基板 に お い て 、 前記集合補助容量線 と 前記引 き 出 し 補助容量線 と は、 前記画素電極 と 同一層 の導電膜 に よ り 電気的 に接続 さ れて い る の で、 工程 を増やす こ と な く 、 走査線 の信号遅延 に起因 し て生 じ る ム ラ な ど の発 生 ま た は共通信号遅延 に よ る ム ラ な ど の発生 を抑制す る こ と がで き る 。
本発 明 の第 1 7の ア レ イ 基板 は、 上記第 1 、 2 、 4〜1 6 の いずれか の ア レイ 基板に お い て 、 前記走査線 と 前記 引 き 出 し走査線 と の接続部に お い て、 該走査線 と 該引 き 出 し 走査線が重畳 し た領域で 、 該走査線 ま た は該 引 き 出 し 走査線 の い ずれか一方 を格子状 ま た は梯子状 に 形成 し て い る の で、 走査線 の信号遅延 に起因 し て 生 じ る ム ラ な ど の発生 ま た は共通信号遅延 に よ る ム ラ な ど の発生 を さ ら に抑制す る こ と がで き る 。
本発 明 の第 1 8の ア レ イ 基板 は、 上記第 2〜1 7の い ずれ か の ア レイ 基板 に お い て、 前記集合補助容量線 と 前記 引 き 出 し 補助容量線 と の接続部 に お い て 、 該集合補助容量 線 と 該引 き 出 し補助容量線が重畳 し た領域で 、 該集合補 助容量線 ま た は該 引 き 出 し補助容量線の いずれか一方 を 格子状 ま た は梯子状 に 形成 し て い る の で 、 補助容量 を用 い た ア レイ 基板 に お い て、 補助容量線の信号遅延 に 起 因 し て生 じ る ム ラ な ど の 発生 ま た は共通信号遅延 に よ る ム ラ な ど の発生 を さ ら に抑制す る こ と がで き る 。
本発 明 の 第 1 の 表示装置 は 、 上記第 1〜1 8の い ずれ か に記載の ア レ イ 基板 と 、 少な く と も 共通電極お よ びカ ラ 一フ ィ ルタ を 具備す る 対向基板 と の あ い だ に 液晶が配設 さ れて い る の で、 走査線の信号遅延 に起 因 し て生 じ る ム ラ な ど の発生 ま た は共通信号遅延 に よ る ム ラ な ど の発生 を抑制 し 、 優れた表示品位 を得る こ と が可能 と な る 。
本発 明 の第 1 の ア レ イ 基板の製造方法 は、 導電膜 を堆 積 し 、画素電極間 に配設 さ れ る 走査線 を 形成す る 工程 と 、 前記走査線 と は異な る 層 の導電膜 を堆積 し 、 前記走査線 と 走査信号が入力 さ れ る 端子部 と を 接続す る 配線で あ る 引 き 出 し走査線 を 形成す る 工程 と 、 前記走査線 と 前記 引 き 出 し 走査線 と の あ い だ に配設 さ れ、 該走査線 と 該引 き 出 し 走査線 と を 絶縁す る 絶縁膜を 形成す る 工程 と を備 え て い る の で、 走査線 の 信号遅延 に起 因 し て生 じ る ム ラ な ど の発生 を抑制可能な ア レイ 基板 を得 る こ と がで き る 。
本発 明 の第 2 の ア レイ 基板の 製造方法 は、 導電膜を堆 積 し 、 画素電極間 に配設 さ れた走査線、 該走査線 と 並行 に配設 さ れた補助容量線お よ び該補助容量線 と 接続 さ れ た集合補助容量線 を形成す る 工程 と 、 前記走査線、 補助 容量線お よ び集合補助容量線 と は異な る 層 の導電膜 を堆 積 し 、 前記集合補助容量線 と共通信号が入力 さ れ る 端子 部 と を接続す る 配線で あ る 引 き 出 し 補助容量線を 形成す る 工程 と 、 前記走査線、 前記補助容量線お よ び前記集合 補助容量線 と 前記引 き 出 し補助容量線 と の あ い だ に配設 さ れ、 該走査線、 該補助容量線お よ び該集合補助容量線 と 該引 き 出 し 補助容量線 と を絶縁す る 絶縁膜 を形成す る 工程 と を備 えて い る の で、 補助容量を 用 い た ア レ イ 基板 に お い て 、 共通信号遅延 に起 因 し て生 じ る ム ラ な ど の発 生 を抑制可能な ア レイ 基板 を得 る こ と がで き る 。

Claims

言青 求 の 範 囲 複数 の画素電極が形成 さ れた表示領域 と 、
該画素電極 間 に配設 さ れた走査線 と 、
該走査線 と 絶縁膜を介 し て交差す る 信号線 と 、 走査信号が入力 さ れる 端子部 と 、
前記走査線 と は異な る 層 の導電膜で形成 さ れか つ 前記 走査線 と 前記端子部 と を電気的 に接続す る 引 き 出 し 走 査線 と 、
を備え た こ と を 特徴 と す る ア レイ 基板。
前記走査線 と 並行 し て配設 さ れた補助容量線 と 、 前記信号線 と 並行 し て配設 さ れか つ 前記補助容量線 と 電気的 に接続 さ れた集合補助容量線 と 、
共通信号が入力 さ れ る 端子部 と 、
前記集合補助容量線 と は異な る 層 の 導電膜で形成 さ れ か つ前記集合補助容量線 と 前記共通信号が入力 さ れ る 端子部 と を電気的 に 接続す る 引 き 出 し補助容量線 と 、 を さ ら に備 え た こ と を特徴 と す る 請求の 範囲第 1 項記 載 の ア レイ 基板。
複数の画素電極が形成 さ れた表示領域 と 、
該画素電極 間 に配設 さ れた走査線 と 、
該走査線 と 並行 し て配設 さ れた補助容量線 と 、 前記走査線お よ び補助容量線 と 絶縁膜 を介 し て交差す る 信号線 と 、
該信号線 と 並行 し て配設 さ れか つ 前記補助容量線 と 電 気的 に接続 さ れた集合補助容量線 と 、
共通信号が入力 さ れ る 端子部 と 、
前記集合補助容量線 と は異な る 層 の導電膜で形成 さ れ か つ 前記集合補助容量線 と 前記端子部 と を 電気的 に 接 続す る 引 き 出 し 補助容量線 と 、
を備 え た こ と を特徴 と す る ア レイ 基板。
4 . 前記引 き 出 し 走査線 は前記信号線 と 同一層 の 導電膜 で形成 さ れた こ と を特徴 と す る 請求 の範囲第 1 項記載 の ア レイ 基板。
5 . 前記 引 き 出 し 走査線は前記画素電極 と 同一層 の導電 膜で形成 さ れた こ と を特徴 と す る 請求の範囲第 1 項記 載 の ア レイ 基板。
6. 前記引 き 出 し走査線は、 前記表示領域 の 近傍お ょ ぴ 前記走査信号が入力 さ れる 端子部 の近傍 に お い て、 そ れぞれ前記走査線お よ び前記走査信号が入力 さ れ る 端 子部 と 電気的 に接続 さ れて い る こ と を 特徴 とす る 請求 の範囲第 4 項記載の ア レイ 基板。
7 . 前記引 き 出 し 補助容量線は前記信号線 と 同一層 の 導 電膜で形成 さ れた こ と を特徴 と す る 請求の範囲第 2 項 記載 の ア レイ 基板。
8 . 前記 引 き 出 し 補助容量線 は前記画素電極 と 同一層 の 導電膜で形成 さ れた こ と を 特徴 と す る 請求の範囲第 2 項記載の ア レイ 基板。
9 . 前記 引 き 出 し補助容量線 は、 前記表示領域の近傍お よび前記共通信号が入 力 さ れる端子部 の近傍 において、 それぞれ前記集合補助容量線お よ び前記共通信号が入 力 さ れ る 端子部 と 電気的 に 接続 さ れて い る こ と を特徴 と す る 請求の範囲第 7 項記載の ア レイ 基板。
1 0 . 前記補助容量線お よ び前記集合補助容量線は、 前記 走査線 と 同一層 の 導電膜で形成 さ れた こ と を特徴 と す る 請求 の範囲第 2 項記載 の ア レイ 基板。
. 刖 2集合補助容量線 と 前記引 き 出 し 走査線は絶縁膜 を介 し て交差 し て い る こ と を特徴 と す る 請求 の範 囲第 2 項記載の ァ レイ 基板。
. 前記走査線の材料 と し て 、 ア ル ミ ニ ウ ム ま た はァ ル ミ ニ ゥ ム の合金 を用 い る こ と を特徴 と す る 請求の範 囲 第 1 項記載 の ア レイ 基板。
. 前記走査線の材料 と し て 、 一部 ま た は全部を窒化 し た ァル ミ ニ ゥ ム ま た は ア ル ミ ニ ウ ム の合金 を用 い る こ と を特徴 と す る 請求の範囲第 1 項記載の ァ レイ 基板。. 刖記信号 ^の材料 と し て 、 C rま た は M oな ど の 高融点 金属 を用 い る こ と を特徴 と す る 請求 の範 囲第 1 項記載 の ァ レィ 基板
. 前記走査線 と 前記引 き 出 し 走査線は、 前記画素電極 と 同 一層 の導電膜 に よ り 電気的 に 接続 さ れ る こ と を 特 徴 と す る 請求の 範囲第 1 項記載 の ア レイ 基板。
. 前記集合補助容量線 と 前記引 き 出 し補助容量線 と は 前記画素電極 と 同 一層 の導電膜 に よ り 電気的 に接続 さ れ る し と を特徴 と す る 請求 の範 囲第 2 項記載 の ア レ イ 基板。
. 前記走査線 と 前記 引 き 出 し 走査線 と の接続部 に お い て 、 該走查線 と 該 引 き 出 し 走査線が重畳 し た領域で 、 該走査 I ま た は該 引 き 出 し 走査線の いずれか一方 を格 子状 ま た は梯子状 に形成 し た こ と を特徴 と す る 請求 の 範 囲第 1 項記載の ア レ イ 基板。
. 前記集合補助容量線 と 前記引 き 出 し補助容量線 と の 接続部 に お い て、 該集合補助容量線 と 該 引 き 出 し補助 容量線が重畳 し た領域で、 該集合補助容量線 ま た は該 引 さ 出 し補助容量線の いずれか一方 を格子状 ま た は梯 子状 に形成 し た こ と を特徴 と す る 請求の 範 囲第 2 項記 の ァ レ イ 基板。
. 請求の 範囲第 1 項記載の ァ レィ 基板 と 、 少な く と も せ 極お よ びカ ラ ー フ ィ ル夕 を 具備す る 対向基板 と の あ い だ に液晶 が配設 さ れてな る こ と を 特徴 と す る 表 示
. 導電膜 を堆積 し 、 画素電極間 に配設 さ れ る 走査線 を 形成す る ェ程 と 、
査線 と は異な る 層 の導電膜 を堆積 し 、 前記走査 線 と 走查信号が入力 さ れ る 端子部 と を接続す る 配線で あ る 引 き 出 し 走査線 を 形成す る 工程 と 、
査線 と 刖 Βΰ 引 き 出 し 走査線 と の あ い だ に配設 さ れ 、 該走査線 と 該 引 き 出 し 走査線 と を絶縁する 絶縁膜 を形成す る 工程 と
を備え た こ と を特徵 と す る ァ レ ィ 基板 の製造方法。 . 導電膜 を堆積 し 、 画素電極間 に配設 さ れた走査線、 走查線 と 並行 に 配設 さ れた補助容量線お よ び該補助 容 と接続 された集合補助容 :匱線 を形成する工程 と、 刖 id走查線、 補助容量線お よ び集合補助容量線 と は異 な る 層 の 導電膜を堆積 し 、 前記集合補助容量線 と 共通 信号が入力 さ れる 端子部 と を接続す る 配線で あ る 引 き 出 し 補助容量 ¾ 形成する 工程 と 、
ø己 査線 、 刖 補助容量線お よ び前記集合補助容量 と m記 引 さ 出 し 補助容量線 と の あ い だ に配設 さ れ、 走査線、 該補助容量線お よ び該集合補助容量線 と 該 さ 出 し 補助容量線 と を絶縁す る 絶縁膜 を 形成す る ェ と 、
を備え た こ と を特徴 と する ア レイ 基板の製造方法。
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