WO1998058408A1 - Substrat silicium sur isolant (soi) et procede d'elaboration, dispositif a semi-conducteurs et procede de fabrication - Google Patents

Substrat silicium sur isolant (soi) et procede d'elaboration, dispositif a semi-conducteurs et procede de fabrication Download PDF

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silicon layer
substrate
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silicon
semiconductor device
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Yoshitaka Moriyasu
Takashi Morishita
Masahiro Matsui
Makoto Ishida
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Asahi Kasei Kogyo Kabushiki Kaisha
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Definitions

  • the present invention relates to a silicon-on-insulator (S0I) substrate and a silicon-on-sapphire (SOS) substrate.
  • the present invention relates to a semiconductor substrate having a single-crystal silicon semiconductor layer formed thereon and a method of manufacturing the same, and more particularly, to a semiconductor substrate having a silicon layer with less dislocations and defects and good surface flatness, and a method of manufacturing the same.
  • the present invention also relates to a semiconductor device formed on the semiconductor substrate and a method for manufacturing the same.
  • S0I, SOS, and the like have been known as a substrate material having a structure in which a single crystal silicon semiconductor layer is formed on an insulator.
  • a semiconductor substrate having a single-crystal silicon semiconductor layer formed on an insulator layer, including the SOS substrate and the SOS substrate, is also collectively referred to as an SOI substrate.
  • SOI substrates are widely applied to device fabrication, and are superior to ordinary silicon substrates in the following points.
  • Laminating method After bonding a silicon single crystal substrate to another silicon single crystal substrate whose surface has been thermally oxidized using heat treatment or an adhesive, mechanical polishing, chemical etching, or the like is used. A method of uniformly thinning the silicon layer on one side.
  • Solid phase epitaxial growth method After oxidizing the surface of the silicon substrate, a window is opened in a part of the oxide film to expose the silicon substrate, and amorphous silicon is grown thereon. Next, heat treatment is performed, and the amorphous silicon layer is crystallized by a solid phase epitaxial growth in the lateral direction, starting from a portion in contact with the exposed silicon.
  • bonded SOI substrates and SIMOX substrates have the disadvantage of low snapback withstand voltage and low ESD (electrostatic discharge) of devices (for example, field effect transistors) fabricated on them, resulting in poor quality.
  • ESD electrostatic discharge
  • the element is an FET (field effect transistor)
  • hot carrier generated at the junction between the body and the drain accumulates in the body when the device operates as an FET. This means that the drain current flowing between the in section, the body section, and the source section sharply increases, and the withstand voltage decreases.
  • ESD means the withstand voltage when the element is destroyed by an electric shock such as static electricity, and the specification is 2000 V which can withstand static electricity normally generated by humans.
  • S0S technology is known as the predecessor of SOI technology.
  • SOS substrates have been used mainly for devices that require radiation resistance.
  • the SOS substrate has features such as low noise through the substrate due to the thick insulating layer in addition to the features of the SOI substrate such as small parasitic capacitance.
  • the carrier life at the interface between the silicon layer and the sapphire is shortened, so that the hot carrier generated at the junction between the body and the drain when the FET operates is immediate. It is difficult to re-join and accumulate in the body. Therefore, the current flowing between the drain, the body, and the source does not increase rapidly, and the withstand voltage does not decrease.
  • a high snapback withstand voltage is a major feature of the SOS substrate.
  • the SOS substrate is manufactured by heteroepitaxially growing silicon on a sapphire substrate, there is a difference in the lattice constant and thermal expansion coefficient between the silicon layer and the sapphire substrate ( ⁇ — A1203).
  • ⁇ — A1203 the lattice constant and thermal expansion coefficient between the silicon layer and the sapphire substrate
  • the silicon substrate an intermediate layer such as an oxide layer or a fluoride layer
  • a SO I substrate a single crystal silicon layer was Epitakisharu grown on its, eg if ⁇ the intermediate layer - A 1 2 03
  • the lifetime of the carrier at the interface between the silicon layer and the intermediate layer is similarly shortened, and the SOS substrate is also known. It is expected that the same high ⁇ snapback voltage can be obtained, but the problem is that the crystallinity of the silicon layer is reduced and the surface roughness is increased due to the difference in lattice constant and coefficient of thermal expansion.
  • silicon ions are implanted into the silicon layer to make the interface side with sapphire amorphous, and then annealed to recrystallize.
  • force crystal defects are improved reduced crystalline 5 ', still 1 0 9 ZCM 2 about crystal defects, In particular, stacking faults remained.
  • the silicon layer of the S0S substrate or the S0I substrate has a problem that the crystal defect density increases as approaching the interface with the insulating base. Therefore, when a silicon layer with a thickness of 0.05 to 0.3 m is used, such as when fabricating a device for high speed and low power consumption on these substrates, an extremely large amount of It will contain crystal defects.
  • the silicon layers of these S0S and S0I substrates have poor orientation, and the (001) plane contains components of the (110) plane and the (111) plane. And the lattice constant of the (00 1) plane grown parallel to the substrate plane and the lattice constant of the (100) plane perpendicular to the substrate plane due to the inclusion of strain. Was. Therefore, S ⁇ S substrates using sapphire substrates and S0I substrates using intermediate layers such as oxide layers and fluoride layers deposited on silicon substrates are bonded S0I substrates and SIMOX.
  • the crystallinity and surface flatness of the silicon layer are poor, and when semiconductor devices, such as MOSFETs (metal-oxide-semiconductor field-effect transistors) are formed on those substrates, the cause of frit force noise In addition, the operating performance and reliability of the FET are degraded, such as lowering of the withstand voltage of the gate oxide film, lowering of the ESD, lowering of the effective mobility and the transconductance.
  • MOSFETs metal-oxide-semiconductor field-effect transistors
  • An intermediate layer such as an oxide layer or a fluoride layer on a S ⁇ S substrate or silicon substrate, and a crystalline silicon layer thereon
  • the crystallinity and surface flatness of the silicon layer are improved and the resulting device performance is improved, and the snap-back breakdown voltage and ESD can be further increased, the device performance and performance will be improved. Very useful for reliability.
  • the present invention has a problem of an SOI substrate in which an intermediate layer such as an oxide layer or a fluoride layer is deposited on a conventional SOS substrate or a silicon substrate, and a silicon layer is epitaxially grown thereon. Solves the problems and has good crystallinity and surface flatness.
  • the present inventors have proposed a method of producing an SOS substrate by growing a silicon layer on a sapphire substrate, or depositing an oxide layer or a fluoride layer as an intermediate layer on a silicon substrate,
  • an SOI substrate is fabricated by growing a silicon layer thereon
  • heat treatment is performed in an oxidizing atmosphere to oxidize a part of the surface of the silicon layer.
  • the silicon oxide layer is removed by etching with hydrofluoric acid or the like, a silicon layer with few defects and high orientation remains afterwards.
  • This silicon layer is used as a seed layer and The present inventors have found that a highly crystalline and highly oriented silicon layer with extremely few defects can be formed by homoepitaxial growth of the silicon layer again, and have accomplished the present invention.
  • the present inventors have proposed a method of fabricating an SOS substrate by growing a silicon layer on a sapphire substrate, or depositing an oxide layer or a fluoride layer as an intermediate layer on a silicon substrate and forming a silicon layer thereon.
  • a silicon layer by growing a layer, heating the crystal in a hydrogen atmosphere after growing the (C) silicon layer significantly improves the crystallinity and surface flatness of the silicon layer
  • (D) the growth is temporarily interrupted during the growth of the silicon layer, and the surface is flattened and the crystallinity of the silicon layer is improved by performing a heat treatment in a hydrogen atmosphere, and then the silicon layer is again formed thereon.
  • the present inventors formed a MOSFET on an S ⁇ I substrate having few defects, high crystallinity and high orientation, and a small surface roughness, for example, manufactured by the above manufacturing method. In this case, the present inventors have found that remarkable improvements in device performance, such as improvement in operation speed, ESD, and reduction in flicker noise, have been achieved as compared with the related art, and the present invention has been accomplished.
  • the S0I substrate according to claim 1 of the present invention includes an insulating base and a crystalline silicon layer epitaxially grown thereon, wherein the insulating base is a single crystal oxide substrate, Alternatively, an SOI substrate composed of a laminated substrate including a silicon substrate and a crystalline oxide layer or a fluoride layer deposited thereon, wherein the defect density of the crystalline silicon layer is 4 X 1 0 8 or Z c m 2 or less, and wherein the said surface roughness force crystalline silicon layer? is 4 nm or less 0. 0 5 nm or more.
  • the SOI substrate according to claim 2 of the present invention is the S ⁇ I substrate according to claim 1, wherein the defect density of the crystalline silicon layer is 4 ⁇ 10 8 / cm 2 or less over the entire depth direction.
  • the defect density of crystal silicon layer is 1 X 1 0 7 cells / c m @ 2 or less over the entire depth direction Features.
  • the SOI substrate according to claim 5 of the present invention is the SOI substrate according to claim 1, wherein the X-ray diffraction rocking curve of the (004) peak of the crystalline silicon layer grown parallel to the substrate surface. Is characterized in that the full width at half maximum is 100 arcsec or less and 100 arcsec or more.
  • the SOI substrate according to claim 6 of the present invention is the SOI substrate according to claim 1, wherein a lattice constant of a silicon (100) plane perpendicular to a substrate plane of the crystalline silicon layer is 5 .4 1 angstrom or more and 5.44 angstrom or less.
  • the SOI substrate according to claim 7 of the present invention is the SOI substrate according to claim 1, wherein a lattice constant of a silicon (01) plane parallel to the substrate surface of the crystalline silicon layer is 5 .4 4 angstrom or less 5.5.4 1 angstrom or more.
  • the SOI substrate according to claim 8 of the present invention is the SOI substrate according to claim 1, wherein the crystalline silicon layer has a substrate with respect to a lattice constant of a silicon (100) plane perpendicular to a substrate plane.
  • the ratio of the lattice constant of the silicon (001) plane parallel to the plane is not more than 1.005 and not less than 0.995.
  • the SOI substrate according to claim 9 of the present invention is the SOI substrate according to claim 1, wherein the intensity of 220 reflections of the crystalline silicon layer with respect to 0.4 reflections parallel to the substrate surface in X-ray diffraction measurement.
  • the ratio is not more than 0.1.
  • the S0I substrate according to claim 10 of the present invention is the S0I substrate according to claim 1, wherein the insulating base is the single crystal oxide substrate, and the single crystal oxide substrate is sapphire. It is a substrate.
  • the SOI substrate according to claim 11 of the present invention is the SOI substrate according to claim 1, wherein the insulating base is the laminated substrate, and the crystalline base deposited on the silicon substrate as the substrate.
  • the oxide layer is, "- A l 2_Rei 3, 7 -A 12_Rei_3 one A l 2 0 3, Mg_ ⁇ 'A l 2_Rei_3, C e 0 2, S r T i ⁇ 3, ( Z r 1- x 'Y x) ⁇ _Y, P b (Z r, T i) 0 3, L i T a 0 3, L i N b 0 3 of consists either the fluoride layer is C a It is characterized by consisting of F2.
  • a method for manufacturing an SOI substrate according to claim 12 of the present invention is a method for manufacturing an SOI substrate in which a silicon layer having a low defect density is formed on an insulating base,
  • the method for manufacturing an SOI substrate according to claim 13 of the present invention is a method for manufacturing an SOI substrate in which a silicon layer having a low defect density is formed on an insulating base,
  • the method for manufacturing an S0I substrate according to claim 14 of the present invention is the manufacturing method according to claim 13, wherein the silicon layer formed in the step (d) is formed by removing the silicon layer formed in the step (a).
  • the process is characterized by repeating the above steps (b) to (d) two or more times, assuming that the silicon layer is 1).
  • the oxidizing atmosphere may include a mixed gas of oxygen and hydrogen or water vapor. It is characterized by.
  • the method for manufacturing a S0I substrate according to claim 16 of the present invention is the method according to claim 12 or 14.
  • the method for manufacturing an S0I substrate according to claim 17 of the present invention is the method according to any one of claims 12 to 14, wherein the temperature of the heat treatment in the oxidizing atmosphere is 800 ° C. It is characterized in that the temperature is not more than 1200 ° C.
  • the method for manufacturing an SOI substrate according to claim 18 of the present invention is the method for manufacturing an SOI substrate according to claim 13 or 14, wherein a second silicon layer is epitaxially grown on the remaining first silicon layer.
  • the operating temperature is not less than 550 ° C and not more than 150 ° C.
  • the method for manufacturing an S0I substrate according to claim 19 of the present invention is the manufacturing method according to claim 13 or 14, wherein a second silicon layer is formed on the remaining first silicon layer by epitaxy.
  • the method is characterized in that the growth temperature is not less than 65 ° C. and not more than 950 ° C.
  • the method for manufacturing an SOI substrate according to claim 20 of the present invention is the method for manufacturing an SOI substrate according to claim 13 or 14, wherein a second silicon layer is epitaxially grown on the remaining first silicon layer. Before the step of performing, the remaining first silicon layer is heat-treated in a hydrogen atmosphere or in a vacuum.
  • the method for manufacturing an SOI substrate according to claim 21 of the present invention is the manufacturing method according to claim 13 or 14, wherein a second silicon layer is epitaxially grown on the remaining first silicon layer. In the step, silicon oxide is not generated on the surface of the remaining first silicon layer and in the second silicon layer.
  • the method for manufacturing an S0I substrate according to claim 22 of the present invention is the method according to claim 13 or 14, wherein a second silicon layer is formed on the remaining first silicon layer by epitaxy.
  • the base pressure of the growth chamber of the equipment used for growth is characterized by a pressure of 10 -7 Torr or less.
  • the method for manufacturing an SOI substrate according to claim 23 of the present invention is the method for manufacturing an SOI substrate according to claim 13 or 14, wherein a second silicon layer is epitaxially grown on the remaining first silicon layer.
  • the method is UHV—CVD or MBE.
  • the method for manufacturing an SOI substrate according to claim 24 of the present invention is the manufacturing method according to claim 13 or 14, wherein a second silicon layer is epitaxially grown on the remaining first silicon layer. Sometimes, the growth temperature is set high only in the initial stage of growth.
  • the method for manufacturing an S0I substrate according to claim 25 of the present invention is the method according to claim 24, wherein the method for epitaxially growing the second silicon layer is an APCVD method or an LPCVD method.
  • the method for manufacturing an SOI substrate according to claim 26 of the present invention is the method for manufacturing an SOI substrate according to claim 12, wherein, after the step of removing the silicon oxide film by etching, the SOI substrate is placed in a nitrogen atmosphere. O characterized by a heat treatment step.
  • the method for manufacturing an SOI substrate according to claim 27 of the present invention is the method for manufacturing an SOI substrate according to claim 13 or 14, wherein after the step of epitaxially growing the second silicon layer, the SOI substrate is A heat treatment in an atmosphere.
  • the method for manufacturing an SOI substrate according to claim 28 of the present invention is the method for manufacturing an SOI substrate according to claim 26 or 27, further comprising a step of performing a heat treatment in an oxidizing atmosphere after the step of performing the heat treatment in the nitrogen atmosphere. It is characterized by the following.
  • the method for manufacturing an S0I substrate according to claim 29 of the present invention is the method according to claim 12, wherein the silicon oxide film is removed by etching. A heat treatment in hydrogen.
  • the method for manufacturing an SOI substrate according to claim 30 of the present invention is the method for manufacturing an SOI substrate according to claim 13 or 14, wherein after the step of epitaxially growing the second silicon layer, a step of performing a heat treatment in hydrogen. It is characterized by having.
  • the method for manufacturing an S 0 I substrate according to claim 31 of the present invention is the manufacturing method according to claim 29 or 30, wherein the temperature of the heat treatment in hydrogen is 800 ° C. or more and 120 ° C. C or less.
  • the method of manufacturing an S0I substrate according to claim 32 of the present invention is the method according to any one of claims 12 to 31, wherein the step of forming the first silicon layer is performed immediately after the step of forming the first silicon layer. It is characterized by including a step of injecting a compound to amorphize a deep portion of the silicon layer, performing an annealing process, and recrystallization.
  • the annealing is performed in a nitrogen atmosphere first, and then in an oxidizing atmosphere. It is characterized by the following.
  • the method for manufacturing an SOI substrate according to claim 34 of the present invention is the method according to claim 33, wherein the silicon oxide film is removed by etching after the annealing in the oxidizing atmosphere. It is characterized by including.
  • the method for manufacturing an S0I substrate according to claim 35 of the present invention is the method according to claim 12, wherein after the step of removing the silicon oxide film by etching, And a step of performing mechanical polishing.
  • the method for manufacturing an SII substrate according to claim 36 of the present invention is the method according to claim 13 or 14, wherein after the step of epitaxially growing the second silicon layer, And / or mechanical polishing.
  • the method for manufacturing an SOI substrate according to claim 37 of the present invention is the method according to any one of claims 12 to 36, wherein a first silicon layer is formed on the insulating base. Is a step of epitaxially growing a first silicon layer on an insulating base.
  • the method for manufacturing an SOI substrate according to claim 38 of the present invention is the method for manufacturing an SOI substrate according to any one of claims 12 to 37, wherein the insulating base is a single crystal oxide substrate. .
  • the manufacturing method of the S0I substrate according to claim 39 of the present invention is characterized in that, in the manufacturing method of claim 38, the insulating base is a sapphire substrate.
  • the method for manufacturing an S0I substrate according to claim 40 of the present invention is the method according to any one of claims 12 to 37, wherein the insulating base is deposited on a silicon substrate as a substrate. It is a laminated substrate comprising a crystalline oxide layer or a fluoride layer.
  • a process according to claim 4 1 of the SOI substrate of the present invention is the manufacturing method of claim 4 0, the crystallinity of the oxide layer is shed - A 1 2 0 3, ⁇ - Alpha 1 2 0 3,
  • the crystalline fluoride layer is characterized by comprising the C a F 2.
  • a method for manufacturing an S 0 I substrate according to claim 42 of the present invention is a method for manufacturing an S 0 I substrate, wherein a silicon layer having a low defect density is formed on an insulating base,
  • a heat treatment is performed on the silicon layer in hydrogen.
  • the method for manufacturing an SOI substrate according to claim 43 of the present invention is characterized in that: A method for manufacturing an S 0 I substrate on which a silicon layer having a low defect density is formed.
  • the method of manufacturing an SOI substrate according to claim 44 of the present invention is characterized in that, in the method of manufacturing claim 43, the steps (a) to (c) are performed in situ.
  • the method for manufacturing an SOI substrate according to claim 45 of the present invention is the method for manufacturing an SOI substrate according to any one of the items 42 to 44, wherein the temperature of the heat treatment in hydrogen is 800 ° C. or higher and 120 ° C. C or less.
  • the method for manufacturing an S0I substrate according to claim 46 of the present invention is the method according to any one of claims 42 to 45, wherein the step of forming the first silicon layer comprises:
  • the method is characterized by including a step of implanting ions to form a deep portion of the silicon layer into an amorphous phase, performing an annealing process, and recrystallization.
  • the method for manufacturing an SOI substrate according to claim 47 of the present invention is the method according to claim 42 or 43, wherein silicon ion is implanted immediately after the step of heat-treating the first silicon layer in hydrogen. Then, the deep portion of the silicon layer is amorphized, and an annealing process is performed to recrystallize the silicon layer.
  • the method for manufacturing an SOI substrate according to claim 48 of the present invention is the method for manufacturing an SOI substrate according to claim 46 or 47, wherein the annealing is performed first in a nitrogen atmosphere, and then in an oxidizing atmosphere. It is characterized by being performed.
  • the manufacturing method of the S0I substrate according to claim 49 of the present invention is the manufacturing method according to claim 48, wherein the silicon oxide film is removed by etching after the annealing treatment in the oxidizing atmosphere. And a step of performing
  • the manufacturing method of an SOI substrate according to claim 50 of the present invention is the manufacturing method according to claim 42, wherein, after the heat treatment in hydrogen, a step of subjecting the silicon layer to chemical, Z, or mechanical polishing. It is characterized by having.
  • the manufacturing method of an SOI substrate according to claim 51 of the present invention is the manufacturing method according to claim 43, wherein after the step of epitaxially growing the second silicon layer, a chemical and / or mechanical Characterized by having a step of subjecting to mechanical polishing.
  • the method for manufacturing an S0I substrate according to claim 52 of the present invention is the method according to any one of claims 42 to 51, wherein a first silicon layer is formed on the insulating base.
  • the method for manufacturing an S0I substrate according to claim 53 of the present invention is the method according to any one of claims 42 to 51, wherein the insulating base is a single crystal oxide substrate.
  • a method for manufacturing an SOI substrate according to claim 54 of the present invention is characterized in that, in the method according to claim 53, the single crystal oxide substrate is a sapphire substrate.
  • the manufacturing method of an SOI substrate according to claim 55 of the present invention is the manufacturing method according to any one of claims 42 to 51, wherein the insulating base is a crystal deposited on a silicon substrate as a substrate.
  • a laminated substrate comprising a conductive oxide layer or a fluoride layer.
  • the manufacturing method of the S 0 I substrate according to claim 56 of the present invention is the method according to claim 55.
  • the crystallinity of the oxide layer is, alpha-A l 2_Rei 3, ⁇ - A l 2 Rei_3, ⁇ one A l 2 03, Mg O ' A l 2_Rei_3, C E_ ⁇ 2, S r T i 0 3 (Z r !. x, Y x) ⁇ y, P b (Z r, T i) 0 3, L i T A_ ⁇ 3, L i N b 0 3 of either or Rannahli,
  • the crystalline fluoride layer is made of C a F 2 .
  • an S0I substrate according to claim 57 of the present invention is characterized by being manufactured by the manufacturing method according to any one of claims 12 to 41.
  • the S0I substrate according to claim 58 of the present invention is characterized by being manufactured by the manufacturing method according to any one of claims 42 to 56.
  • a semiconductor device is a semiconductor device using an SOI substrate as a substrate, wherein the SOI substrate according to any one of claims 1 to 11 is used as the SOI substrate. It is characterized by improved device characteristics.
  • a semiconductor device is the semiconductor device according to claim 59, wherein the semiconductor device is at least one of a field-effect transistor and a bipolar transistor,
  • the device characteristics improved by using the S0I substrate according to any one of claims 1 to 11 as the I substrate include a mutual inductance, a cutoff frequency, a frit force, a noise, and an elector. It is characterized by being at least one of the static discharges.
  • the semiconductor device according to claim 61 of the present invention is the semiconductor device according to claim 59, wherein the semiconductor device is MOSFET, and the SOI substrate according to any one of claims 1 to 11
  • the device characteristics that have been improved by using the S0I substrate are at least one of mutual inductance, cutoff frequency, flicker noise, electoric static discharge, snapback breakdown voltage, and breakdown charge. It is characterized by one.
  • the semiconductor device according to claim 62 of the present invention is the semiconductor device according to claim 59, wherein the semiconductor device is a bipolar transistor, and the S0I substrate is any one of claims 1 to 11.
  • the device characteristics improved by using the S 0 I substrate are at least one of a mutual inductance, a cutoff frequency, a collector current, a leak current characteristic, and a current gain.
  • the semiconductor device according to claim 63 of the present invention is the semiconductor device according to claim 59, wherein the semiconductor device is a diode, and the SOI substrate according to any one of claims 1 to 11 as a SOI substrate. It is characterized in that the device characteristics improved by using the 0I substrate are at least one of a reverse bias leakage current characteristic, a forward bias current, and a diode factor.
  • the semiconductor device according to claim 64 of the present invention is the semiconductor device according to claim 59, wherein the semiconductor device is a semiconductor integrated circuit, and the SOI substrate is any one of claims 1 to 11.
  • the device characteristic improved by using the described S0I substrate is at least one of a frequency characteristic, a noise characteristic, an amplification characteristic, and a power consumption characteristic.
  • a semiconductor device according to claim 65 of the present invention is the semiconductor device according to claim 59, wherein the semiconductor device is a semiconductor integrated circuit constituted by a MOSFET, and the semiconductor device is a SOI substrate.
  • the device characteristics improved by using the S0I substrate described in any one of 1 to 11 are at least one of frequency characteristics, noise characteristics, amplification characteristics, and power consumption characteristics. It is characterized by.
  • the semiconductor device according to claim 66 of the present invention is a semiconductor device using an SOI substrate as a substrate, wherein the SOI substrate is An SOI substrate manufactured by the manufacturing method according to any one of 2 to 41 is used, and thereby device characteristics are improved.
  • a semiconductor device according to claim 67 of the present invention is a semiconductor device using an SOI substrate as a substrate, wherein the SOI substrate is a semiconductor device according to any one of claims 42 to 56. It is characterized by the use of an S.sub.I substrate manufactured in accordance with the method, thereby improving the device characteristics.
  • the semiconductor device according to claim 68 of the present invention is the semiconductor device according to claim 66 or 67, wherein the semiconductor device is at least one of a field effect transistor and a bipolar transistor, and the device characteristics Is characterized by being at least one of mutual inductance, cut-off frequency, flicker noise, and electrostatic discharge.
  • the semiconductor device according to claim 69 of the present invention is the semiconductor device according to claim 66 or 67, wherein the semiconductor device is an M0 SFET, and the device characteristics are mutual inductance, cut-off frequency, flicker noise. At least one of static discharge charge, static discharge charge, snap-back withstand voltage, and dielectric breakdown charge.
  • the semiconductor device according to claim 70 of the present invention is the semiconductor device according to claim 66 or 67, wherein the semiconductor device is a bipolar transistor, and the device characteristics are a mutual inductance, a cutoff frequency, and a collector. It is characterized by at least one of one current, leakage current characteristics, and current gain.
  • the semiconductor device according to claim 71 of the present invention is the semiconductor device according to claim 66 or 67, wherein the semiconductor device is a diode, and the device characteristics are reverse bias leak current characteristics, forward bias current, Daio It is characterized by at least one of the factors.
  • the semiconductor device according to claim 72 of the present invention is the semiconductor device according to claim 66 or 67, wherein the semiconductor device is a semiconductor integrated circuit, and the device characteristics are frequency characteristics, noise characteristics, amplification characteristics, It is characterized by at least one of the power consumption characteristics.
  • the semiconductor device according to claim 73 of the present invention is the semiconductor device according to claim 66 or 67, wherein the semiconductor device is a semiconductor integrated circuit configured by a MOSFET, and the device characteristic is: It is characterized by at least one of characteristics, noise characteristics, amplification characteristics, and power consumption characteristics.
  • a method for manufacturing a semiconductor device according to claim 74 of the present invention is a method for manufacturing a semiconductor device on an S0I substrate comprising an insulating base and a silicon layer formed thereon.
  • step (e) After the silicon layer formed in the step (d) is thermally treated in an oxidizing atmosphere to oxidize a part of the surface side, the formed silicon oxide film is removed by etching. Adjusting the silicon layer to a desired thickness.
  • the method for manufacturing a semiconductor device according to claim 75 of the present invention includes: The manufacturing method may further include, immediately after the step of forming the first silicon layer, a step of implanting silicon to amorphize a deep portion of the silicon layer, performing an annealing process, and recrystallization.
  • the method for manufacturing a semiconductor device according to claim 76 of the present invention is the method for manufacturing a semiconductor device according to claim 74, wherein after the step (d) of epitaxially growing the second silicon layer, a step of performing a heat treatment in hydrogen is provided. It is characterized by having.
  • the method for manufacturing a semiconductor device according to claim 77 of the present invention is the method for manufacturing a semiconductor device according to claim 74, wherein chemical and / or mechanical polishing of the silicon layer is performed before or after the step (e). It is characterized by.
  • a method for manufacturing a semiconductor device according to claim 78 of the present invention is a method for manufacturing a semiconductor device on an S0I substrate comprising an insulating base and a silicon layer formed thereon.
  • a method for manufacturing a semiconductor device comprising:
  • a method for manufacturing a semiconductor device according to claim 79 of the present invention is the method for manufacturing a semiconductor device according to claim 78, wherein a silicon layer is implanted immediately after the step of forming the first silicon layer. Characterized in that it includes a step of amorphizing the deep portion thereof, performing an anneal treatment, and recrystallizing.
  • the method for manufacturing a semiconductor device according to claim 80 of the present invention is the method according to claim 78, wherein the silicon layer is chemically and Z- or mechanically polished before or after the step (c). It is characterized by.
  • the method for manufacturing a semiconductor device according to claim 81 of the present invention is a method for manufacturing a semiconductor device on an S 0 I substrate comprising an insulating base and a silicon layer formed thereon.
  • step (d) After the silicon layer formed in the step (c) is heat-treated in an oxidizing atmosphere to oxidize a part of the surface side, the formed silicon oxide film is removed by etching. Adjusting the silicon layer to a desired thickness.
  • the method for manufacturing a semiconductor device according to claim 82 of the present invention is the method according to claim 81, wherein silicon ions are implanted immediately after the step of forming the first silicon layer. Characterized by a step of amorphizing a deep portion of the substrate, performing an annealing process, and recrystallizing.
  • FIGS. 1A to 1C are cross-sectional views of an S 0 S substrate during a manufacturing process showing a manufacturing process of an S 0 I substrate according to the invention of claim 12.
  • 1 to FIG. 1D are cross-sectional views of the S ⁇ S substrate during a manufacturing process showing a manufacturing procedure of the SOI substrate according to the invention described in claim 13.
  • 2A to 2B are cross-sectional views of the S0S substrate during a manufacturing process showing a manufacturing procedure of the S0I substrate according to the invention of claim 42.
  • 3A to 3C are cross-sectional views of the SOS substrate during the manufacturing process, showing a manufacturing procedure of the SOI substrate according to the invention of claim 43.
  • FIG. 4A to FIG. 4F show that between the step (a) and the step (b) in the invention according to claim 13, silicon ions are implanted into the first silicon layer to make the deep portion amorphous.
  • FIG. 4 is a cross-sectional view of the S 0 S substrate during a manufacturing process, showing a manufacturing procedure of the S 0 I substrate to which a step of performing an annealing treatment and recrystallization is added.
  • FIG. 5 is a graph showing that the crystal defect density is reduced over the entire thickness direction of the silicon layer in the S0I substrate to which the step of performing the annealing treatment and recrystallization is added.
  • FIG. 6A to 6E are photographs showing the results of observation by SEM after pit formation by dipping various SOS substrates in an etchant, and FIG. 6A shows sapphire substrates.
  • Fig. 6B shows the silicon layer of the substrate in Fig. 6A implanted with silicon ions to make the deep part amorphous and annealed.
  • FIG. 6C shows the recrystallized S0S substrate, and FIG. 6C shows that the first silicon layer is filled with silicon ions between the steps (a) and (b) according to the invention of claim 13.
  • FIG.6D shows the SOS substrate of Fig.6C further heated in a hydrogen atmosphere.
  • the treated S0S substrate, Figure 6E shows the S SS substrate of Figure 6B in a hydrogen atmosphere.
  • the S 0 S substrate subjected to heat treatment, to indicate, respectively.
  • FIG. 7 is a cross-sectional configuration diagram of a CM 0 S transistor manufactured using the S 0 S substrate manufactured in Example 1 of the present invention.
  • FIG. 8A is a cross-sectional TEM photograph of a substrate for observing the defect density of the silicon layer of the SOS substrate prepared in Comparative Example 1 of the present invention.
  • FIG. 8B is a TEM cross-sectional photograph of the substrate for observing the defect density of the silicon layer of the SOS substrate manufactured in Comparative Example 3 of the present invention.
  • FIG. 8C is a TEM cross-sectional photograph of the substrate for observing the defect density of the silicon layer of the SOS substrate prepared in Example 6 of the present invention.
  • a single crystal oxide substrate such as a sapphire or a single crystal deposited on a silicon substrate as a substrate A12 ⁇ 3, 7 — ⁇ 2 ⁇ 3, ⁇ -AI 2 0 3 M g 0 ⁇ A 1 2 0 3 C e 0 2, S r T i 0 3, (Z r! _ x, Y x) O y, P b (Z r, T i) ⁇ 3, L i T a 0 3, L i N b 0 crystallinity of the oxide layer or the crystalline fluoride layer such as a C a F 2 etc. 3 Ru is used.
  • an amorphous material for example, a glass substrate, or Si 2 on a silicon substrate as the substrate can be applied as the insulating base.
  • the method for growing an oxide layer or a fluoride layer on a silicon substrate is not particularly limited, and is usually a low pressure chemical vapor deposition (LPCVD) method, an ultra-high vacuum chemical vapor deposition method. Methods (UHV-CVD), molecular beam epitaxy (MBE), sputtering, laser MBE, etc. are used.
  • LPCVD low pressure chemical vapor deposition
  • UHV-CVD ultra-high vacuum chemical vapor deposition
  • MBE molecular beam epitaxy
  • sputtering laser MBE, etc.
  • the silicon substrate may be subjected to a thermal oxidation treatment in an oxidizing atmosphere.
  • FIGS. 1A to 1D show a procedure for manufacturing an SOS substrate according to the invention described in claim 12 or 13.
  • a force for epitaxially growing the first silicon layer 2 on the sapphire substrate 1 which is an insulator Phase method (AP CVD method), low pressure chemical vapor method (LP CVD method), ultra-high vacuum chemical vapor method (1111- ⁇ ⁇ 0 method), molecular beam epitaxy method (MBE method), electron beam (EB)
  • AP CVD method Phase method
  • LP CVD method low pressure chemical vapor method
  • MBE method ultra-high vacuum chemical vapor method
  • MBE method molecular beam epitaxy method
  • EB electron beam
  • the thickness of the first silicon layer is not particularly limited, but for example, a range of 0.03 m to 1 m is practical.
  • the first silicon layer 2 is heat-treated in an oxidizing atmosphere, as shown in Figure 1 B, the force for forming the silicon oxide layer 3 on the surface?, Rearrangement of atoms by the heat treatment Dislocations and stacking faults, which are generated in the first silicon layer 2 after the epitaxial growth due to lattice mismatch at the interface, are reduced, and portions having different orientations disappear.
  • the temperature of the heat treatment in the oxidizing atmosphere is from 500 ° C. to 135 ° C., preferably from 600 ° C. to 130 ° C., and Preferably it is 800 ° C. or more and 1200 ° C. or less. If the temperature is too low, the effect of the rearrangement of the atoms is reduced. On the other hand, if the temperature is too high, there is a problem that the underlying element diffuses into the silicon layer.
  • an oxidizing atmosphere is not particularly limited, 0 2, Rei_2 + H 2, H 2 ⁇ , oxidizing gas such as N 2 0, or these oxidizing gases
  • An atmosphere of a gas diluted with an inert gas such as N 2 or Ar is usually used.
  • a mixed gas of 2 + H 2 or a gas containing H 2 0 is preferable because a greater effect can be obtained with respect to reduction of crystal defects, improvement of crystallinity, and the like.
  • the silicon oxide layer 3 is Etch and remove with hydrofluoric acid (BHF).
  • the SOS substrate is manufactured as described above.
  • the silicon layer is reduced in crystal defects, and has a crystallinity ⁇ orientation. The performance is improved.
  • the remaining silicon layer 4 is used as a seed layer, and a second silicon layer 5 is grown thereon by homoepitaxial growth.
  • the APCVD method, the LPCVD method, the UHV-CVD method, the MBE method, the EB evaporation method, and the like are used similarly to the first silicon layer. It does not need to be the same as the growth method of
  • the growth atmosphere contains as little moisture and oxygen as possible.
  • the growth method is such that the base pressure in a state in which no raw material is supplied, such as the UHV-CVD method or the MBE method, is 10.
  • a method that has a -7TOI or less and is capable of growing a silicon layer in an ultra-high vacuum atmosphere is preferable.
  • a heat treatment in a hydrogen atmosphere or vacuum is performed to remove the natural oxide film and the chemical oxide on the seed layer 4. Is preferably performed.
  • the temperature at which the epitaxial growth of the second silicon layer 5 is performed is usually from 400 ° C. to 1200 ° C., preferably from 550 ° C. to 150 ° C., more preferably from 65 ° C. 0 ° C to 950 ° C.
  • the formation of a silicon oxide layer on the surface of the seed layer is determined by the amount of moisture and oxygen in the growth atmosphere and the growth temperature, and the lower the amount of moisture and oxygen in the growth atmosphere, the lower the silicon oxide even at low temperatures. Physical layer Difficult to generate.
  • the method may grow a silicon layer in an ultra-high vacuum atmosphere as UHV- CVD method or MBE method, a relatively low temperature can be performed Epitaki interstitial growth force 5 ', in which case the heat This is preferable because a high-quality crystalline silicon layer can be obtained because of low local distortion.
  • the base pressure is 10 -7 or more in the APCVD method or the LPCVD method, the growth temperature is increased in the early stage of growth to suppress the formation of a silicon oxide layer, and the growth temperature is increased in the middle. The temperature profile to lower the force? It is effective in achieving good epitaxy growth.
  • the thickness of the seed layer (silicon layer) 4 for homoepitaxially growing the second silicon layer 5 is not particularly limited, but is preferably 5 nm or more and 1 m or more. It is as follows.
  • the deposition of the second silicon layer 5 on the seed layer is the same as the homoepitaxial growth of depositing a silicon layer on a silicon single crystal substrate, and is not affected by the difference in lattice constant. In addition, it has the effect of lowering the growth temperature, which improves the crystallinity and surface flatness compared to conventional heteroepitaxy-grown silicon layers. Also, compared to the seed layer, the silicon layer has more remarkable effects of reducing crystal defects and improving crystallinity and orientation. Moreover, surprisingly, after depositing the second silicon layer, a very low defect density is achieved uniformly throughout the depth of the silicon layer, including the seed layer.
  • the deposition of the second silicon layer on the seed layer significantly improves the surface flatness of the silicon layer and achieves a reduction in surface roughness.
  • a nitrogen atmosphere is used.
  • the process of heat treatment in This can eliminate donor-related defects and impurities in the semiconductor layer. For this reason, for example, it is preferable to form a highly reliable semiconductor device on an SOS substrate, for example, a shift in a voltage at which an operation is started in a MOSFET, that is, a threshold voltage does not occur. Further, it is more preferable to perform a heat treatment in an oxidizing atmosphere after the heat treatment in a nitrogen atmosphere because the effect is further enhanced.
  • FIGS. 1A to 1D the steps of FIGS. 1B to 1D are repeated twice or more to reduce the defect density, improve the crystallinity, reduce the surface roughness, etc. However, even more remarkable effects can be achieved.
  • FIG. 2A and 2B show a procedure for manufacturing an SOS substrate according to the invention described in claim 42.
  • FIG. 2A and 2B show a procedure for manufacturing an SOS substrate according to the invention described in claim 42.
  • a first silicon layer 2 is epitaxially grown on a sapphire substrate 1 which is an insulator.
  • the growth method includes an APCVD method and an LPCVD method. Method, UHV—CVD method, MBE method, EB evaporation method, etc. are used.
  • the silicon layer may be an amorphous silicon layer grown at a low temperature. There is no particular limitation on the thickness of the silicon layer, but for example, a range of 0.03 m to 1 m is practical.
  • the first silicon layer 2 is subjected to heat treatment in a hydrogen atmosphere.
  • This heat treatment causes the silicon atoms to migrate to the surface and rearrange the crystal.
  • the crystallinity is improved and the surface is flattened.
  • the constituent elements of the base for example, A 1 in the case of sapphire
  • a large amount diffuses into the silicon layer and lowers the crystallinity of the silicon layer and changes the carrier density. Less and preferred Or 800 ° C. or more and 1200 ° C. or less.
  • the partial pressure of hydrogen during the heat treatment can be selected in the range of l Torr to 760 Torr.
  • the method of adjusting the partial pressure is to evacuate with a vacuum pump. Or dilution with an inert gas.
  • the time of heat treatment in hydrogen can be arbitrarily selected, but is preferably 2 minutes to 5 hours, more preferably 5 minutes to 3 hours.
  • FIGS. 3A to 3C show a procedure for manufacturing an SOS substrate according to the invention of claim 43.
  • a first silicon layer 2 is epitaxially grown on a sapphire substrate 1 by the same method as described above.
  • the thickness of the first silicon layer is not particularly limited, but, for example, a range of 0.03 m to 1 m is practical.
  • the first silicon layer 2 is subjected to a heat treatment in a hydrogen atmosphere to improve the crystallinity and surface flatness of the first silicon layer 2. Thereafter, as shown in FIG. 3C, this silicon layer is used as a seed layer 6 and a second silicon layer 7 is epitaxially grown thereon.
  • the in-situ treatment means that the treatment for depositing the silicon layer and the heating treatment in the hydrogen atmosphere are continuously performed in the same processing apparatus. It is important not to expose.
  • the thickness of the silicon seed layer 6 is not particularly limited, but is preferably 5 nm to 1 m, and more preferably 1 O nm to 200 nm.
  • heat treatment is performed in a hydrogen atmosphere in a method and conditions for growing the silicon layer.
  • the conditions are the same as those described above.
  • the second silicon layer 7 is epitaxially grown on the silicon seed layer 6, this deposition is performed by homoepitaxial growth in which a silicon layer is deposited on a silicon single crystal substrate. Same, not affected by differences in lattice constants. In addition, it has the effect of lowering the growth temperature, improving crystallinity and surface flatness compared to conventional heteroepitaxy grown silicon layers.
  • silicon does not re-evaporate and disperse even at high temperatures, and the effect of improving the crystallinity and surface flatness of the silicon layer becomes significant. It is valid.
  • an atmosphere of an annealing treatment for recrystallization after silicon ion implantation is first used in a nitrogen atmosphere, and then changed to an oxidizing atmosphere. At this time, a silicon oxide film generated by annealing in an oxidizing atmosphere is removed by etching.
  • the silicon layer 4 in Fig. When the silicon layer 5 of FIG. 2, the silicon layer 2 of FIG. 2B, and the silicon layer 7 of FIG. 3C are subjected to a surface planarization process such as a chemical or / and mechanical polishing process, This is preferable because it has a good effect on the performance and reliability of the device.
  • silicon ions are implanted into the first silicon layer, the deep portion is amorphized, and an annealing process is performed.
  • the S0I substrate fabricated by performing the step of recrystallizing from the surface layer by using the silicon layer even if the thickness of the silicon layer is as small as 0.1 m as shown in, throughout towards the depth direction of the silicon layer, 1 0 7 Z cm 2 or less crystal defect density.
  • the half width of the X-ray diffraction opening curve of the (004) peak of the silicon layer grown parallel to the substrate surface is about 700 arcsec, which is perpendicular to the substrate surface.
  • the lattice constant of the silicon (0 0 1) plane parallel to the (0) plane and the substrate plane is around 5.43 angstroms, and the (0 0 1)
  • the lattice constant ratio of the surface is 1.005 or less, 0.995 or more, and in the X-ray diffraction measurement, The ratio of the intensity of the 220 reflection to the parallel 2004 reflection is 0.1 or less.
  • FIGS. 6A to 6E show photographs of various SOS substrates when pits were formed on a silicon layer using the above-mentioned etching solution and observed by SEM.
  • a first silicon layer is epitaxially grown on a sapphire substrate by an APC VD method using an SOS substrate (FIG. 6A), or silicon ions are implanted into the first silicon layer.
  • An S 0 S substrate that had its deep portion turned into amorphous, and then subjected to an annealing treatment and recrystallization from the surface layer
  • silicon ions are implanted into the first silicon layer, the deep portion thereof is amorphized, and an annealing process is performed.
  • silicon ions are implanted into the first silicon layer, the deep portion thereof is amorphized, and an annealing process is performed.
  • an S 0 I substrate fabricated by performing a step of recrystallization from the surface layer by using a silicon layer, even if the thickness of the silicon layer is as small as 0.1 m to 0.3 m, throughout the depth direction of the silicon layer, 1 0 7 Zc m @ 2 less crystal defect density.
  • the half width of the X-ray diffraction rocking force of the (004) peak of the silicon layer grown parallel to the substrate surface is about 700 arcsec, and the silicon layer is perpendicular to the substrate surface.
  • the lattice constant of the (001) plane parallel to the (100) plane and the substrate plane is about 5.43 angstroms, and the lattice constant of the (100) plane is (001). )
  • the ratio of the lattice constant of the plane is 1.00 5 or less 0.
  • the surface roughness is defined as 1 using an atomic force microscope.
  • the surface roughness of the SOI substrate manufactured Ri by the present invention are all been made at 4 nm or less.
  • a single crystal oxide substrate such as sapphire, deposited silicon on a substrate as the substrate "- A 12_Rei_3, y _A l 2_Rei_3, 0 _ ⁇ 1 2 ⁇ 3, M g 0 ⁇ A 1 2 0 3, C e 0 2, S r T i ⁇ 3, (Z r les x, Y x) O y, P b (Z r, T i) 0 3, L i T a 0 3, L i N b 0 crystallinity of the oxide layer, such as 3 also properly on top of the crystalline fluoride layer such as a C a F 2, produced very little, yet good silicon layer on the surface flatness of the crystal defects So that this S 0 I On the substrate, it is possible to form a semiconductor device having excellent performance that cannot be obtained by a conventional SOI substrate having the same material composition.
  • the semiconductor device of the present invention includes, as a pre-process, a high quality substrate for improving the crystallinity and surface flatness of the SOI substrate as a pre-process. This can be obtained by including the steps described above, and the subsequent steps may be performed using conventional techniques.
  • the semiconductor device in the present invention is not particularly limited in its type, and is generally used for silicon devices such as M0 SFETs, bipolar transistors, BiCMOS transistors combining the two, thin film transistors (TFTs), diodes, solar cells, and the like. Applicable.
  • an integrated circuit including the above devices, such as MISFET, may be used.
  • MOSFET silicon layer force is formed?
  • the crystal defect density and surface roughness is small, orientation is good, distortion much included
  • carriers are less susceptible to scattering as they move through the channel, increasing their effective mobility and transconductance.
  • the frit force noise the mobility fluctuation when mobile carriers are scattered by crystal defects in the silicon layer, and the silicon layer having a surface roughness and the gap formed on the silicon layer having the surface roughness. It is said that the mobile carrier undergoes the process of capture and desorption through the trap generated at the interface of the oxide film, and this reduces the crystal defects and surface roughness of the silicon layer. As a result, low fritz noise can be achieved.
  • a gate oxide film constituting a MOSFET is formed by thermal oxidation of a silicon layer
  • the thickness of the Si02 film after thermal oxidation is high. Unevenness or pinholes or holes in the film The inclusion of spots causes a decrease in dielectric strength.
  • the SiO 2 film after thermal oxidation has few defects and has a remarkably high gate withstand voltage.
  • M 0 Ri by the crystal defect density reduction of SFET force s silicon layer formed, even when a high voltage such as static electricity, because the path of the current through the defects is small, a high ESD as compared with the conventional Obtainable.
  • the S 0 I structure which is the object of the present invention has a smaller MO compared with a bonded S 0 I substrate or a SI MOX substrate in which the silicon layer has an underlayer of S i 0 2.
  • the snap-back withstand voltage of the SFET was high, the present invention reduced the crystal defects of the silicon layer, reduced the leakage current between the source and drain, and furthermore, during heating at high temperatures, Constituent element A 1, diffuses into the silicon layer and forms a hot carrier kill level near the interface, making it difficult for hot carriers to accumulate in the body, resulting in a higher snapback breakdown voltage Is obtained.
  • integrated circuits composed of high-performance, high-reliability MOS SFETs on SOS substrates have extremely high operating speeds, low noise, high reliability, etc. under the same design rules. Excellent properties can be exhibited. It can be used for various applications, such as high-frequency components for mobile communications, satellite LSI, analog-to-digital conversion devices (ADC, DAC), optical transmission LSI, analog-digital hybrid LSI, etc. Device.
  • ADC analog-to-digital conversion devices
  • DAC analog-to-digital conversion devices
  • optical transmission LSI analog-digital hybrid LSI, etc. Device.
  • the R-plane sapphire substrate, L is a monosilane (S i H 4) gas as a starting material
  • a first silicon layer having a thickness of 200 nm was deposited at a growth temperature of 950 ° C. by the PCVD method.
  • a second silicon layer is deposited on the seed silicon layer at a growth temperature of 750 ° C. by a UH V_C VD method using disilane (Si 2 H 6 ) as a raw material.
  • a 0 S substrate was prepared. When the total thickness of silicon was measured after growth, it was 200 nm.
  • the substrate was added to an etching solution mixed at a ratio of I 2 (g) + KI (12 g) + methanol (40 cc) + H 20 (40 cc) + HF (3 cc). Soak for 5 seconds.
  • the defect density was 3. 0 X 1 0 7 cells / c m @ 2.
  • the surface flatness of the fabricated SOS substrate was measured using AFM (atomic force microscope). As a result, the value of R rms (surface roughness square mean) at 10 ⁇ m ⁇ 10 m was 1.5 nm.
  • the orientation, crystallinity, and strain of the fabricated S0S film were also evaluated using an HR-XRD (high-resolution four-axis X-ray diffractometer) using the Cu K l line as the source. .
  • the diffraction of the Si 1220! Plane grown parallel to the substrate surface was measured.
  • the S i (0 0 1) plane grows on the sapphire R plane.
  • a small amount of Si Phases with different orientations such as the! 220 ⁇ plane, also grow. Since these phases having different orientations are one of the causes of lowering the crystallinity of the film, it is preferable to reduce the phases as much as possible. Comparing the intensity ratio of these diffraction peaks in X-ray diffraction is a guide to determine the extent of phases with different orientations.
  • the diffraction of the Si (400) plane grown perpendicular to the substrate surface was measured.
  • the Bragg diffraction angle of the S i (400) plane is 69.392 degrees
  • the lattice constant of S i in the direction perpendicular to the substrate surface calculated from this is 5.4 13 Becomes Therefore, the ratio of the lattice constants in the direction parallel to the substrate surface and the direction perpendicular to the substrate surface was 1.0500.
  • FIG. 7 shows a cross-sectional view of the device.
  • the left part of the figure is the NMOS part, and the right part is the PMOS.
  • reference numeral 1 denotes a sapphire substrate.
  • the silicon layer is heat-treated in an oxidizing atmosphere, a part of the surface side is oxidized, and the formed silicon oxide film is removed by etching to reduce the thickness to 110. Adjusted to nm.
  • the silicon layer is oxidized to insulate and separate the NMOS and the PMOS, so that the oxide film 21 reaches the sapphire substrate.
  • a region surrounded by a silicon oxide film is formed on the sapphire substrate, and NMOS and PMOS are formed there.
  • 17 and 18 are gate oxide films formed on the Si layer by a thermal oxidation method
  • 19 and 20 are polysilicon gate electrodes formed on the gate oxide film.
  • Numerals 11 and 13 denote the source and drain regions of NMOS formed by arsenic ion implantation
  • 14 and 16 denote the sources and drains of PMOS formed by boron fluoride ion implantation. This is the drain area.
  • Reference numerals 12 and 15 denote channel portions of NMOS and PMOS, respectively.
  • the device characteristics of the M ⁇ transistor thus fabricated were measured. As a result, the transconductance is 450 S and the snap-back breakdown voltage is 8 V at NM 0 S with a gate width of 50 ⁇ m, a gate length of 0.8 ⁇ m, and a threshold of 0.65 V. Was.
  • noisy's characteristics of this transistor Input gate voltage spectrum Tsentralnyi Density one (S VG) in evaluated, Toko filtrate measurement frequency measured as 1 0 0 H z, SVG is 2 X 1 0 one 1 2 was V 2 / H z.
  • the ESD of this transistor was determined to be 2500 V by a method based on the EIAJ ED-4701-1 test method C-1111 A electrostatic discharge test.
  • the cutoff frequency was measured using a NMOS with a threshold of 0.25 V, a gate width of 101 ⁇ m, and an effective gate length of 0.7 ⁇ m. The number was measured and was 5.4 GHz.
  • a constant current stress of 10 m AZ cm 2 was used using a gate capacitor with a thickness of 12 nm and a size of 100 m square.
  • the breakdown charge (Q bd) was measured by adding, and was 1. O CZc m 2 .
  • the R-plane sapphire substrate, a monosilane (S i H 4) gas Ri by the LP CVD method using a raw material at the growth temperature 9 5 0 ° C, to produce a SOS substrate having a thickness of 2 0 0 nm.
  • NM ⁇ ⁇ ⁇ of the same size was used for each evaluation item.
  • An S transistor and a capacitor were fabricated, and device characteristics were evaluated in the same way.
  • the transconductance is 2 5 0 S, snapback breakdown voltage 6. 0 V, 3 ⁇ is 3 1 0- 10 2/112, ESD was 1 5 0 0 V.
  • the cutoff frequency was 3.5 GHz.
  • Qbd of the gate oxide film was 0.02 CZcm2.
  • a monosilane (S i H 4) gas Ri by the LPCVD method to a raw material at the growth temperature 9 5 0 ° C, depositing a first silicon layer having a thickness of 2 0 0 nm did.
  • a growth temperature of 750 was obtained by the UHV-CVD method using disilane (Si 2 H 6 ) as a raw material.
  • disilane Si 2 H 6
  • a second silicon layer was deposited on the seed silicon layer. The thickness of the silicon layer in this state was 200 nm.
  • this was introduced into the oxidation furnace as described above, and at 1000 ° C., 180 liters of hydrogen (Zmin) and 180 liters of oxygen / min were introduced while introducing 300 liters of oxygen. min steam oxidation was performed. This was immersed in BHF to remove the oxide film on the silicon layer formed in the above step, and the film thickness of the remaining seed silicon layer was measured to be lOO nm.
  • a third silicon layer is formed on the seed silicon layer at a growth temperature of 75 ° C. by a UHV-C VD method using disilane (Si 2 H 6 ) as a raw material.
  • a con-layer was deposited to produce the desired S0s substrate. After the growth, the total thickness of the silicon was 200 nm.
  • NMOS transistors and capacitors of the same size were manufactured for each evaluation item in the same manner as in Example 1, and the device characteristics were evaluated in the same manner.
  • a monosilane (S i H 4) gas Ri by the LPCVD method to a raw material at the growth temperature 9 5 0 ° C, depositing a first silicon layer having a thickness of 2 0 0 nm did.
  • the silicon layer was recrystallized by performing heat treatment for a long time.
  • a second silicon layer is deposited on the seed silicon layer at a growth temperature of 750 ° C. by a UHV—C VD method using disilane (Si 2 H 6 ) as a raw material to form a desired SO 2.
  • An S substrate was manufactured. When the total silicon film thickness was measured after growth, it was 200 nm.
  • NMOs of the same size were used for each evaluation item. S transistors and capacitors were fabricated, and device characteristics were evaluated by the same method.
  • the cutoff frequency was 5.8 GHz.
  • the Qbd of the gate oxide film was 1.5 C / cm2.
  • a monosilane (S i H 4) gas Ri by the LPCVD method to a raw material at the growth temperature 9 5 0 ° C, depositing a first silicon layer having a thickness of 2 0 0 nm did.
  • a second silicon layer is deposited on the seed silicon layer at a growth temperature of 75 ° C. by a UHV—C VD method using disilane (Si 2 H 6 ) as a raw material, thereby forming a desired SO 0.
  • An S substrate was manufactured. When the total thickness of silicon was measured after growth, it was 200 nm. When the defect density was measured by the same method as in Example 1, the result was 6.2 ⁇ 10 6 Z cm2. Similarly, when the Rrms was measured using AFM, it was 0.9 nm.
  • NMOS transistor / capacitor having the same size for each evaluation item was manufactured in the same manner as in Example 1, and the device characteristics were evaluated in the same manner.
  • transconductance 4 7 5 S snapback breakdown voltage 8. 2V
  • SVG is 1. 2 X 1 0- 12 V 2 / H z
  • ESD was 2 8 00 V.
  • the cutoff frequency was 5.9 GHz.
  • the Qbd of the gate oxide film was 1.7 C / cm2.
  • a monosilane (S i H 4) gas Ri by the LPC VD method as a raw material, at a growth temperature 9 5 0 ° C, the first silicon layer having a thickness of 2 0 0 nm to Deposited.
  • a second silicon layer was deposited on the seed silicon layer at a growth temperature of 75 ° C. by a UHV-C VD method using disilane (Si 2 H 6 ) as a raw material.
  • the FWHM of the XRC on the Si (004) plane was 665 arc sec.
  • the lattice constants in the direction parallel to the substrate surface and in the direction perpendicular to the substrate surface are 5.438 A and 5.435 A, respectively, and therefore, their ratio is 1. It was 0 0 0 5.
  • NMOS transistor / capacitor having the same size for each evaluation item was manufactured in the same manner as in Example 1, and the device characteristics were evaluated in the same manner. evaluated.
  • the transconductance was 480 S
  • the snapback withstand voltage was 8.3 V
  • the SVG was 1.0 X 1 O—V 2 / ! z
  • the ESD was 280 V.
  • the cutoff frequency was 6.0 GHz.
  • the Qbd of the gate oxide film was 1.8 C / cm2.
  • Al2 ⁇ 3 was deposited on a silicon (100) substrate at a substrate temperature of 880 ° C by UHV-C VD method using trimethylaluminum and oxygen as raw materials. Observation of the grown film by RHEED (reflection high-energy electron diffraction) and XRD confirmed that single crystal y—A12 ⁇ 3 had grown.
  • the first silicon layer was deposited.
  • a second silicon layer is deposited on the seed silicon layer by a UH V_C VD method using disilane (Si 2 H 6 ) at a growth temperature of 75 ° C. ⁇ An S substrate was manufactured.
  • the mutual conductance was 4 0 0 S, snapback breakdown voltage 7. 5V, S VG is 5. 2 X 1 0- 12 V 2 / H z, ESD is 2 2 0 0 V.
  • the cutoff frequency was 4.8 GHz.
  • the Qbd of the gate oxide film was 0.5 C / cm2.
  • transconductance 2 6 0 S snapback breakdown voltage 6. 2V
  • SVG is 3. 1 X 1 0- 10 V 2 / H z
  • ESD was 1 50 0 V.
  • the cutoff frequency was 3.5 GHz.
  • the Obd of the gate oxide film was 0.03 C / cm2.
  • NMOS transistors and capacitors of the same size were manufactured for each evaluation item in the same manner as in Example 1, and device characteristics were evaluated in the same manner. evaluated.
  • transconductance 3 5 0 S snapback breakdown voltage 7. 0V
  • S VG is 1.
  • ESD was 1 8 0 0 V.
  • the cutoff frequency was 4.2 GHz.
  • the Qbd of the gate oxide film was 0.1 lC / cm2.
  • This silicon layer while maintaining the substrate temperature at 0 ° C, energy 1 9 O k e silicon ions of V 1 X 1 0 16 / c m2 implanted, after amorphous the interface with the sapphire, nitrogen Under a gas atmosphere, a heat treatment was performed at a temperature of 550 ° C. for 1 hour, and then at a temperature of 900 ° C. for 1 hour, to recrystallize the silicon layer.
  • the seed silicon layer was grown in situ at a growth temperature of 750 ° C.
  • a second silicon layer was deposited thereon to produce the desired SOS substrate.
  • the total thickness of the silicon film after growth was measured to be 200 nm.
  • NM ⁇ S transistors and capacitors of the same size were manufactured for each evaluation item in the same manner as in Example 1, and device characteristics were evaluated in the same manner.
  • the transconductance was 500 S
  • the snapback withstand voltage was 8.5 V
  • the SVG was 1.0 X 10 — 12 ⁇ 2 ⁇ z
  • the ESD was 3 00 V.
  • the cutoff frequency was 6.5 GHz.
  • the Qbd of the gate oxide film was 2.4 CZcm2.
  • a second silicon layer is deposited on the seed silicon layer by a UHV-C VD method using disilane (Si 2 H 6 ) at a growth temperature of 750 ° C.
  • a 0 S substrate was prepared. When the total thickness of silicon was measured after growth, it was 200 nm.
  • NMO transistors / capacitors of the same size were produced for each evaluation item in the same manner as in Example 1, and the device characteristics were evaluated in the same manner.
  • transconductance 4 3 0 S Sunatsupubakku withstand 7. 8V
  • SVG is 3. 5 X 1 0- 12 V 2 ZH z
  • ESD was 2 4 0 0 V.
  • the cutoff frequency was 5.2 GHz.
  • Qbd of the gate oxide film was 0.8 C / cm2.
  • a monosilane (S i H 4) gas Ri by the LPCVD method to a raw material at the growth temperature 9 5 0 ° C, depositing a first silicon layer having a thickness of 2 0 0 nm did.
  • a second silicon layer is deposited on the seed silicon layer at a growth temperature of 750 ° C. by a UH V_C VD method using disilane (Si 2 H 6 ) as a raw material to form a desired S 0.
  • An S substrate was manufactured. When the total thickness of silicon was measured after growth, it was 200 nm.
  • NMOS transistors and capacitors of the same size were manufactured for each evaluation item in the same manner as in Example 1, and the device characteristics were evaluated in the same manner.
  • transconductance 4 3 0 S Sunatsupubakku withstand 7. 7 V
  • S VG is 4. 0 X 1 0 - was 12 V 2 / H z
  • ⁇ SD is 2 4 0 0 V.
  • the cutoff frequency was 5.2 GHz.
  • Qbd of the gate oxide film was 0.7 C / cm2.
  • a monosilane (S i H 4) gas Ri by the LPC VD method as a raw material, at a growth temperature 9 5 0 ° C, the first silicon layer having a thickness of 2 0 0 nm to Deposited.
  • a second silicon layer is deposited on the silicon layer at a growth temperature of 75 ° C. by a UHV-C VD method using disilane (Si 2 H 6 ) as a raw material.
  • An S0S substrate was produced. When the total thickness of silicon was measured after growth, it was 200 nm.
  • NMOS transistors and capacitors of the same size were manufactured for each evaluation item in the same manner as in Example 1, and the device characteristics were evaluated in the same manner.
  • the mutual conductance was 4 5 0 S
  • S VG is 2. 1 X 1 0- 12 V 2 ZH z
  • ESD is 2 5 0 0 V.
  • the cutoff frequency was 5.4 GHz.
  • the Qbd of the gate oxide film was 1.2 C / cm2.
  • a first silicon layer having a thickness of 200 nm was deposited on an R-plane sapphire substrate at a growth temperature of 950 ° C by LPCVD using monosilane (SiH 4 ) gas as a raw material. .
  • a second silicon layer is deposited on the seed silicon layer by a UHV-C VD method using disilane (Si 2 H 6 ) as a raw material at a growth temperature of 75 ° C.
  • An S substrate was manufactured.
  • CMP chemical mechanical polishing
  • NMOS transistors and capacitors of the same size were manufactured for each evaluation item in the same manner as in Example 1, and the device characteristics were evaluated in the same manner.
  • a monosilane (S i H 4) gas Ri by the LPC VD method as a raw material, at a growth temperature 9 5 0 ° C, the first silicon layer having a thickness of 2 0 0 nm to Deposited.
  • the thickness of the silicon layer is 100 nm.
  • NMOS transistor / capacitor having the same size for each evaluation item was manufactured in the same manner as in Example 1, and the device characteristics were evaluated in the same manner.
  • the transconductance was 420 ⁇ S
  • the snapback withstand voltage was 7.7 V
  • the SVG was 3.5 X 10 " 12 V 2 / Hz
  • the ⁇ SD was 2400 V.
  • the cutoff frequency was 5.2 GHz
  • the Qbd of the gate oxide film was 0.7 C / cm2.
  • a monosilane (S i H 4) gas Ri by the LPCVD method to a raw material at the growth temperature 9 5 0 ° C, depositing a first silicon layer having a thickness of 2 0 0 nm did.
  • This silicon layer while maintaining the substrate temperature at 0 ° C, energy 1 9 0 k a e V Siri Kon'ion 1 X 1 0 16 / c m2 implanted, after amorphous the interface with the sapphire, nitrogen Under a gas atmosphere, heat treatment was performed at a temperature of 550 ° C. for 1 hour, and subsequently at a temperature of 900 ° C. for 1 hour, to recrystallize the silicon layer.
  • NMOS transistor / capacitor having the same size for each evaluation item was manufactured in the same manner as in Example 1, and the device characteristics were evaluated in the same manner.
  • the cutoff frequency was 5.3 GHz.
  • the Qbd of the gate oxide film was 1.2 CZcm2.
  • a first silicon layer with a thickness of 200 nm was deposited on an R-plane sapphire substrate at a growth temperature of 950 ° C by LPCVD using monosilane (SiH 4 ) gas as a raw material. .
  • This silicon layer while maintaining the substrate temperature at 0 ° C, energy 1 9 O k a e V Siri Kon'ion 1 X 1 0 16 Zc m2 injected, after amorphous the interface with the sapphire, nitrogen gas Heat treatment was performed in an atmosphere at a temperature of 550 ° C. for 1 hour and subsequently at a temperature of 900 ° C. for 1 hour to recrystallize the silicon layer.
  • NMOS transistor / capacitor having the same size for each evaluation item was manufactured in the same manner as in Example 1, and the device characteristics were evaluated in the same manner.
  • transconductance 4 4 0 S snapback breakdown voltage 7. 9V
  • S VG is 1. 5 X 1 0- 12 V 2 ZH z
  • ESD was 2 5 0 0 V.
  • the cutoff frequency was 5.3 GHz.
  • Qbd of the gate oxide film was 1.4 C / cm2.
  • the SOS substrate was manufactured by performing a heat treatment at 115 ° C. for 1 hour in a hydrogen gas atmosphere of 8 OTorr.
  • NMOS transistors and capacitors of the same size were produced for each evaluation item in the same manner as in Example 1, and the device characteristics were evaluated in the same manner.
  • transconductance 3 9 0 S snapback breakdown voltage 7. 7V
  • SVG is 4. 5 X 1 0- 12 V 2 / H z
  • ESD was 2 1 0 0 V.
  • the cutoff frequency was 4.6 GHz. there were.
  • the Qbd of the gate oxide film was 0.5 CZcm2.
  • a S0S substrate having a silicon layer thickness of 200 nm was prepared in the same manner as in Example 14 except that the hydrogen pressure during the heat treatment in the hydrogen gas atmosphere was set to 76 OTorr. .
  • NMOS transistors and capacitors of the same size were manufactured for each evaluation item in the same manner as in Example 1, and the device characteristics were evaluated in the same manner.
  • transconductance 3 8 0 S Sunatsupubakku withstand 7. 7V
  • S VG is 4. 4 X 1 0- 12 V 2 ZH z
  • ESD was 2 1 0 0 V.
  • the cutoff frequency was 4.5 GHz.
  • the Qbd of the gate oxide film was 0.5 C / cm2.
  • An S0S substrate having a silicon layer thickness of 200 nm was obtained in the same manner as in Example 14 except that the temperature during the heat treatment in the hydrogen gas atmosphere was set to 150 ° C. Was prepared.
  • NMOS transistors and capacitors of the same size were manufactured for each evaluation item in the same manner as in Example 1, and the device characteristics were evaluated in the same manner.
  • the transconductance was 375 ⁇ S
  • the snapback withstand voltage was 7.7 V
  • the SVG was 4.6 X 10 _ 12 V 2 / Hz
  • the ESD was 2100 V.
  • the cutoff frequency was 4.4 GHz.
  • the Qbd of the gate oxide film was 0.5 CZcm2.
  • An S0S substrate having a silicon layer thickness of 200 nm was produced in the same manner as in Example 14, except that the time for the heat treatment in the hydrogen gas atmosphere was set to 10 minutes.
  • NMOS transistor / capacitor having the same size for each evaluation item was manufactured in the same manner as in Example 1, and the device characteristics were evaluated in the same manner.
  • transconductance 3 7 5 S snapback breakdown voltage 7. 5V
  • X 1 0- 12 V 2 ZH z, ESD was 2 1 0 0 V.
  • the cutoff frequency was 4.4 GHz.
  • the Qbd of the gate oxide film was 0.4 CZcm2.
  • a 200 nm thick silicon layer was deposited at a growth temperature of 950 ° C by LPCVD using monosilane (SiH 4 ) gas as a raw material.
  • a S0S substrate was manufactured by performing a heat treatment at 115 ° C. for 1 hour in a hydrogen gas atmosphere at a pressure of 80T0rr.
  • NMOS transistor capacitors of the same size were manufactured for each evaluation item, and device characteristics were evaluated by the same method.
  • the cutoff frequency was 5.2 GHz.
  • the Qbd of the gate oxide film was 1.0 CZcm2.
  • a S0I substrate was manufactured by performing a heat treatment at 115 ° C. for 1 hour in a hydrogen gas atmosphere at a pressure of 8 OTorr.
  • NMOS transistor / capacitor having the same size for each evaluation item was manufactured in the same manner as in Example 1, and the device characteristics were evaluated in the same manner.
  • transconductance 3 8 0 S snapback breakdown voltage 7. 5V
  • SVG is 6.
  • ESD was 2 1 0 0 V.
  • the cutoff frequency was 4.5 GHz.
  • Qbd of the gate oxide film was 0.5 C / cm2.
  • a 100-nm-thick first silicon layer was deposited on an R-plane sapphire substrate at a growth temperature of 950 ° C by LPCVD using monosilane (SiH 4 ) gas as a raw material. . Therefore, the supply of monosilane gas was stopped once, the substrate temperature was raised to 150 ° C while the gas was kept in the growth chamber, and a hydrogen gas at a pressure of 8 OTorr was flown, followed by heat treatment for 1 hour. Next, monosilane gas is again supplied to the growth chamber, and a silicon layer having a substrate temperature of 700 ° C. and a thickness of 100 nm is further deposited on the silicon seed layer. A S0S substrate having a thickness of 200 nm was produced.
  • NMOS transistors and capacitors of the same size were manufactured for each evaluation item in the same manner as in Example 1, and the device characteristics were evaluated in the same manner.
  • the mutual conductance was 3 9 0 S, Sunatsupubakku withstand 7. 8V, S VG is 5. 0 X 1 0_ 12 V 2 ZH z, ESD is 2 3 00 V.
  • the cutoff frequency was 4.6 GHz.
  • the Qbd of the gate oxide film was 0.6 C / cm2.
  • a monosilane (S i H 4) gas Ri by the LP CVD method using a raw material at the growth temperature 9 5 0 ° C, the first silicon layer having a thickness of 1 0 0 nm to Deposited.
  • This silicon layer while maintaining the substrate temperature at 0 ° C, silicon ions of energy 1 5 0 ke V 5 X 1 0 15 / cm 2 injected, after amorphous the interface with the sapphire, nitrogen gas After heating for 1 hour at 550 ° C and then for 1 hour at 900 ° C in an atmosphere, the sample was heated at 1150 ° C in a hydrogen gas atmosphere at a pressure of 8 OTorr. Heat treatment was performed for a time.
  • a monosilane gas is again supplied to the growth chamber, and a silicon layer having a thickness of 100 nm is further deposited on the silicon seed layer at a substrate temperature of 700 ° C. to form a silicon layer.
  • a S0S substrate having a thickness of 200 nm was produced.
  • NMOs of the same size S transistors and capacitors were fabricated, and device characteristics were evaluated by the same method.
  • the cutoff frequency was 6.0 GHz.
  • the Qbd of the gate oxide film was 2.0 C / cm2.
  • a first silicon layer having a thickness of 200 nm was deposited on an R-plane sapphire substrate at a growth temperature of 950 ° C by LPCVD using monosilane (SiH 4 ) gas as a raw material. .
  • This silicon layer while maintaining the substrate temperature at 0 ° C, Enerugi 1 9 0 k e silicon ions of V 1 X 1 0 16 / cm 2 injected, after amorphous the interface with the sapphire, nitrogen Heat treatment was performed in a gas atmosphere at a temperature of 550 ° C. for 1 hour, and subsequently at a temperature of 900 ° C. for 1 hour.
  • NM ⁇ S transistors and capacitors of the same size were manufactured for each evaluation item in the same manner as in Example 1, and device characteristics were evaluated in the same manner.
  • the mutual conductance was 4 2 0 S, Sunatsupubakku withstand 7. 8V, S VG is 3. 5 X 1 0- 12 V 2 ZH z, ESD is 2 5 00 V.
  • the cutoff frequency was 5.2 GHz. there were.
  • the Qbd of the gate oxide film was 1. O CZcm 2 .
  • a single-crystal oxide substrate such as sapphire, or a silicon substrate and a single crystal substrate and a 03, ⁇ _A l 2 0 3 , Mg O 'A l 2 03, C e 0 2, S r T i 0 3, (Z r lx, Yx) ⁇ _Y, P b (Z r, T i) 0 3 , L i T a 0 3 , L i N b ⁇ 3 etc.
  • a silicon layer with extremely few crystal defects and good surface flatness is placed on an insulating base such as an oxide layer or a laminated substrate composed of a crystalline fluoride layer such as CaF ⁇ . Can be formed. Therefore, on the S0I substrate according to the present invention, there are devices, such as improvement of frit noise, improvement of operation speed, improvement of withstand voltage of gate oxide film, improvement of ESD, etc., which are problems in the conventional SOS substrate. It is possible to fabricate devices with improved performance and reliability.

Description

明 細 書
S O I基板とその製造方法、 および半導体デバイスとその製造方法 技術分野 本発明は、 シリコン ' オン ' イ ンシユレ一夕 （ S 0 I ) 基板やシリコン - オン ' サファイア （S O S) 基板等の絶縁物層上に単結晶シリ コン半導体 層を形成した半導体基板およびその製造方法に係り、 詳しくは、 転位や欠 陥が少なく、 表面平坦性の良好なシリコン層を有する半導体基板およびそ の製造方法に関するものである。 また、 本発明は、 上記の半導体基板上に 形成した半導体デバイスとその製造方法に関するものである。 背景技術 従来より絶縁物上に単結晶シリコン半導体層を形成した構造を有する基 板材料として S 0 Iや S OS等が知られている。 尚、 本明細書においては、 前記 S O I基板および S O S基板を含めて、 絶縁物層上に単結晶シリコン 半導体層を形成した半導体基板を総称したものも S O I基板と記す。 これ ら S O I基板は、 デバイス作製に広く応用されており、 通常のシリ コン基 板に比べて、 以下のような点で優れている。
( 1 ) 寄生容量低減によ り高速性に優れている。
(2) ソフ トエラーに強い。
(3) ラッチアップがない。
(4 ) ゥヱル工程を省略できる。 これらのデバイス特性上の利点を実現するために、 S 0 I基板の製造方 法として、 従来よ り次のようなものがある。
( i ) 貼り合わせ法： シリ コン単結晶基板を、 表面を熱酸化した別の シリ コン単結晶基板に、 熱処理または接着剤を用いて貼り合わせた後、 機 械的研磨や化学エッチング等を用いて、 片側シリコン層を均一に薄膜化す る方法。
(ii) S I M O X (セパレーシヨ ン ノ ィ イオン イ ンプランテツ ドオキサイ ド） 法： シリ コン基板に酸素イオンを注入した後、 この基板を 熱処理して、 シリ コン基板中に埋め込み S i 02(酸化シリ コン） 層を作製 する方法。
(iii) 固相ェピタキシャル成長法： シリコン基板の表面を酸化した後、 酸化膜の一部に窓をあけてシリ コン基板を露出させ、 その上に非晶質シリ コンを成長させる。 次に、 熱処理を施し、 露出したシリコンと接する部分 から出発して、 非晶質シリコン層を横方向の固相ェピタキシャル成長によつ て結晶化する方法。
(iv) ヘテロェピタキシャル成長法：絶縁性の酸化物基板あるいはシ リコン基板上に結晶性の酸化物ゃフッ化物の層を堆積した後、 その上に単 結晶シリ コン層を C V D法等で成長する方法。
しかしながら、 これらの方法は一長一短があり、 生産性、 品質について は依然問題をかかえている。 例えば貼り合わせ法では、 シリ コン基板自体 を薄膜化する必要があり、 シリ コン基板を 1 以下まで精度よ く、 なお かつ均一にエッチングあるいは研磨することは極めて困難である。 また、 S I M O X法は、 長い間研究されてきたが、 シリ コン基板中に S i 02の埋 め込み酸化膜を形成するためには、 多量の酸素ィォンを打ち込まなければ ならず、 生産性やコス トに問題があると共に、 シリ コン層中の結晶欠陥が 多く、 埋め込み酸化膜中にパイプと呼ばれる欠陥が存在するという問題も ある。
加えて、 貼り合わせ S O I基板や S I M O X基板では、 その上に作製さ れた素子 （例えば、 電界効果トランジスタ） のスナップバック耐圧や E S D (エレク トロスタティ ックデイスチャージ） が低いという欠点があり、 品質上の問題となっている。 スナップバック耐圧とは、 素子が F E T (電 界効果ト ランジスタ） の場合、 F E Tとして動作する際に、 ボディ部と ド レイン部の接合部に発生するホッ トキャリアがボディ部に蓄積して、 ドレ イ ン部とボディ部とソース部との間に流れる ドレイ ン電流が急増して、 耐 圧が低下することを意味する。 また、 E S Dとは、 静電気等の電気ショ ッ クによ り素子が破壊する場合の耐圧を意味し、 通常人間が発する静電気に 耐えられる 2 0 0 0 Vがスペックになっている。
一方、 S O I技術の前身として、 S 0 S技術が知られている。 S O S基 板はこれまで主に耐放射線性を必要とするデバイスに使われてきた。 S O S基板は、 寄生容量が小さい等の S O I基板の特徴に加えて、 厚い絶縁層 を有することから、 基板を通じてのノイズが小さい等の特徴を持つ。 また、 S〇 S基板では、 シリコン層とサフアイァ界面でのキヤリアのライフタイ ムが短くなるために、 F E Tが動作する際に、 ボディ部と ドレイ ン部の接 合部に発生するホッ トキャリァは直ぐに再結合してボディ部に蓄積しにく い。 従って、 ドレイ ン部とボディ部とソース部の間に流れる電流が急増せ ず、 耐圧が低下しない。 即ち、 スナップバック耐圧の高いことが S 0 S基 板の大きな特徴となっている。 しかしながら、 S O S基板は、 シリコンを サフアイァ基板上にヘテロェピタキシャル成長させて作製するために、 シ リコン層とサファイア基板 （《— A 1 203)との格子定数や熱膨張係数の違 いによ り、 多数の結晶欠陥や大きな表面粗さの発生が問題となっていた。 また、 シリ コン基板上に、 酸化物層やフッ化物層等の中間層、 さらにそ の上に単結晶シリコン層をェピタキシャル成長した SO I基板として、 例 えば中間層にァ— A 1203を用いたものが知られている （特開平 1— 26 1 300 ) 、 これらの S 0 I基板においても同様に、 シリコン層と中間 層の界面でのキヤリァのライフタイムが短くなり、 SOS基板と同等の高 ぃスナツプバック耐圧の得られることが期待されるが、 やはり格子定数や 熱膨張係数の違いに起因するシリコン層の結晶性の低下や表面粗さの増大 が問題となっている。
SOS基板のシリコン層の結晶性を改善する方法と しては、 シリ コン層 にシリコンイオンを注入して、 サファイアとの界面側をアモルファスにし た後、 ァニール処理を行って再結晶化するという方法が知られている （U S P 4 1 77084) 。 しかしながら、 この方法によれば、 サファイア基 板上にヘテロェピタキシャル成長したものよ りは、 結晶欠陥が低減し結晶 性は改善される力5'、 まだ 1 09個 Zcm2程度の結晶欠陥、 特に積層欠陥が 残留していた。
また、 これら S 0 S基板や S 0 I基板におけるシリ コン層では、 絶縁性 の下地との界面に近づくほど結晶欠陥密度が高くなる、 という問題がある。 そのため、 これらの基板上に、 例えば、 高速 .低消費電力用のデバイスを 作製する場合のように、 厚さが 0. 05〜0. 3 mと薄いシリ コン層に おいては、 極めて多くの結晶欠陥を含むことになる。
また、 これら S 0 S基板や S 0 I基板におけるシリ コン層では、 配向性 が悪く、 （00 1) 面の中に （1 1 0) 面や （1 1 1) 面の成分が含まれ ていたり、 歪みを含むために、 基板面に対して平行に成長した （00 1) 面の格子定数と基板面に対して垂直な （1 00) 面の格子定数とに大きな 差が生じたり していた。 そのため、 サファイア基板を用いる S〇 S基板や、 シリ コン基板上に堆 積した酸化物層やフッ化物層のような中間層を利用する S 0 I基板は、 貼 り合わせ S 0 I基板や S I M O X基板と比較すると、 シリコン層の結晶性 や表面平坦性が悪く、 それらの基板上に半導体デバイス、 例えば M O S F E T (金属一酸化物一半導体構造電界効果トランジスタ） を形成した場合、 フリ ツ力ノイズの原因となったり、 ゲート酸化膜の耐圧低下、 E S Dの低 下、 実効移動度や相互コンダクタンスの低下等、 F E Tの動作性能や信頼 性を悪化させている。
シリコン層の表面平坦性を改善する手法としては、 ィンシユレータ層が S i 02である貼り合わせ S O I基板を、 還元性雰囲気中で加熱処理すると いう方法が知られている （特開平 5— 2 1 7 8 2 1号公報参考） 。 しかし ながら、 この方法によれば、 平坦性は向上するが、 シリ コン層の下地が S i 02であるために、 スナツプバック耐圧や E S Dの向上が見られなかった。
デバイスの信頼性を考慮すれば、 スナツプバック耐圧や E S Dは高いほ ど好ましく、 S〇 S基板や、 シリ コン基板上に酸化物層やフッ化物層等の 中間層、 さらにその上に結晶シリコン層をェピタキシャル成長した S 0 I 基板において、 シリ コン層の結晶性や表面平坦性を改善し、 これらに起因 するデバィス性能を向上したり、 スナツプバック耐圧や E S Dをさらに高 められれば、 デバイスの性能や信頼性にとつて極めて有用である。 発明の開示 本発明は、 従来の S O S基板、 あるいはシリ コン基板上に酸化物層ある いはフッ化物層等の中間層を堆積し、 その上にシリコン層をェピタキシャ ル成長させた S O I基板の問題点を解決し、 結晶性や表面平坦性が良好で、 結晶欠陥密度が深さ方向に一様に低い S 0 I基板を供給し、 その基板上に 半導体デバイスを形成することによ り、 高速、 低フリ ツ力ノイズ、 高スナツ プバック耐圧、 高 E S D等、 優れた性能を有する半導体デバイスを供給す ることを、 課題とする。
かかる状況下において、 本発明者らは、 サファイア基板上にシリ コン層 を成長させて S 0 S基板を作製する場合、 あるいはシリコン基板上に中間 層として酸化物層あるいはフッ化物層を堆積し、 その上にシリコン層を成 長させて S O I基板を作製する場合に、 （A ) シリ コン層を成長させた後 に、 酸化性雰囲気中で熱処理を行ってシリコン層の表面側の一部を酸化し、 そのシリコン酸化物層をフッ酸等でエッチング除去すると、 後に欠陥の少 ない、 高配向性のシリコン層が残ること、 そして、 （B ) このシリコン層 をシード層と して、 その上に再度シリコン層をホモェピタキシャル成長す ることによって、 極めて欠陥の少ない、 高結晶性 ·高配向性のシリコン層 を形成できることを見出し、 本発明をなすに至った。
また、 本発明者らは、 サファイア基板上にシリ コン層を成長させて S O S基板を作製する場合、 あるいはシリコン基板上に中間層として酸化物層 あるいはフッ化物層を堆積し、 その上にシリ コン層を成長させて S 0 I基 板を作製する場合に、 （C ) シリ コン層を成長させた後に、 水素雰囲気中 で加熱することで、 シリコン層の結晶性や表面平坦性が著しく向上するこ と、 また、 （D ) シリ コン層を成長させる途中で一旦成長を中断し、 水素 雰囲気中で加熱処理してシリコン層の表面平坦性や結晶性を向上させた後、 その上に再びシリコン層のェピタキシャル成長を行った場合、 ヘテロェピ タキシャルで問題となっている界面の格子不整合に起因する転位や欠陥が 少なく、 表面平坦性が極めて良好なシリコン層を作製できることを見出し、 本発明をなすに至った。 さらに、 本発明者らは、 例えば、 上記の製造方法によ り作製した、 欠陥 が少なく、 高結晶性 · 高配向性を有し、 表面粗さの小さな S◦ I基板上に M O S F E Tを形成した場合に、 従来に比べて動作速度や E S Dの向上、 フリ ツカノィズの低減等、 顕著なデバイス性能向上が達成されることを見 出し、 本発明をなすに至った。
すなわち、 本発明の請求項 1の S 0 I基板は、 絶縁性の下地と、 その上 にェピタキシャル成長された結晶シリコン層とからなり、 前記絶縁性の下 地が、 単結晶酸化物基板、 またはシリ コン基板とその上に堆積された結晶 性の酸化物層も しくはフッ化物層とからなる積層基板から構成されている S O I基板であって、 前記結晶シリ コン層の欠陥密度が、 4 X 1 0 8個 Z c m2以下であり、 かつ該結晶シリ コン層の表面粗さ力 ?、 4 n m以下 0 . 0 5 n m以上であることを特徴とする。
本発明の請求項 2の S O I基板は、 前記請求項 1の S◦ I基板において、 前記結晶シリコン層の欠陥密度が、 深さ方向全体にわたって 4 X 1 0 8個/ c m2以下であることを特徴とする。
本発明の請求項 3の S 0 I基板は、 前記請求項 1の S 0 I基板において、 前記結晶シリコン層の欠陥密度が、 1 X 1 0 7個 Z c m2以下であることを 特徴とする。
本発明の請求項 4の S O I基板は、 前記請求項 1の S 0 I基板において、 前記結晶シリコン層の欠陥密度が、 深さ方向全体にわたって 1 X 1 0 7個/ c m2以下であることを特徴とする。
本発明の請求項 5の S O I基板は、 前記請求項 1の S 0 I基板において、 前記結晶シリ コン層の、 基板面に対して平行に成長した （ 0 0 4 ) ピーク の X線回折ロ ッキングカーブの半値幅が、 1 0 0 0 a r c s e c以下 1 0 0 a r c s e c以上であることを特徴とする。 本発明の請求項 6の SO I基板は、 前記請求項 1の S 0 I基板において、 前記結晶シリコン層の、 基板面に対して垂直なシリコン （ 1 0 0) 面の格 子定数が、 5. 4 1オングス トローム以上 5. 4 4オングス トローム以下 であることを特徴とする。
本発明の請求項 7の SO I基板は、 前記請求項 1の S O I基板において、 前記結晶シリ コン層の、 基板面に対して平行なシリ コン （0 0 1 ) 面の格 子定数が、 5. 4 4オングス トローム以下 5. 4 1オングス トローム以上 であることを特徴とする。
本発明の請求項 8の SO I基板は、 前記請求項 1の S 0 I基板において、 前記結晶シリコン層の、 基板面に対して垂直なシリコン （ 1 0 0) 面の格 子定数に対する、 基板面に対して平行なシリコン （0 0 1 ) 面の格子定数 の比が、 1. 0 0 5以下0. 9 9 5以上であることを特徴とする。
本発明の請求項 9の SO I基板は、 前記請求項 1の S O I基板において、 前記結晶シリコン層の、 X線回折測定における基板面に対して平行な 0 0 4反射に対する 2 2 0反射の強度比が、 0. 1以下であることを特徴とす る。
本発明の請求項 1 0の S 0 I基板は、 前記請求項 1の S 0 I基板におい て、 前記絶縁性の下地が前記単結晶酸化物基板であり、 該単結晶酸化物基 板がサファィァ基板であることを特徴とする。
本発明の請求項 1 1の S O I基板は、 前記請求項 1の S O I基板におい て、 前記前記絶縁性の下地が前記積層基板であり、 その基板としてのシリ コン基板上に堆積された結晶性の前記酸化物層が、 《— A l 2〇3、 7 -A 12〇3、 一 A l 203、 Mg〇 ' A l 2〇3、 C e 02、 S r T i 〇3、 （Z r 1- x' Yx) 〇y、 P b (Z r , T i ) 03、 L i T a 03, L i N b 03の いずれかからなり、 前記フッ化物層が C a F2からなることを特徴とする。 また、 本発明の請求項 1 2の S O I基板の製造方法は、 絶縁性の下地の 上に欠陥密度が低いシリコン層が形成されてなる S 0 I基板の製造方法で あって、
( a ) 前記絶縁性の下地の上に、 シリ コン層を成膜する工程と、
( b ) 前記シリ コン層を酸化性雰囲気中で熱処理し、 このシリ コン層 の表面側の一部を酸化する工程と、
( c ) 前記工程 （b ) で形成されたシリ コン酸化膜をエッチングによ り除去する工程と、 を有することを特徴とする。
本発明の請求項 1 3の S O I基板の製造方法は、 絶縁性の下地の上に欠 陥密度が低いシリ コン層が形成されてなる S 0 I基板の製造方法であって、
( a ) 前記絶縁性の下地の上に、 第 1のシリ コン層を成膜する工程と、
( b ) 前記第 1 のシリ コン層を酸化性雰囲気中で熱処理し、 この第 1 のシリ コン層の表面側の一部を酸化する工程と、
( c ) 前記工程 （b ) で形成されたシリ コン酸化膜を、 エッチングに よ り除去する工程と、
( d ) 残った第 1のシリ コン層の上に、 第 2のシリ コン層をェピタキ シャル成長する工程と、 を有することを特徴とする。
本発明の請求項 1 4の S 0 I基板の製造方法は、 前記請求項 1 3の製造 方法において、 前記工程 （d ) において形成されたシリ コン層を前記工程 ( a ) で形成された第 1 のシリ コン層と見なし、 前記工程 （b ) 〜 （d ) を、 2回以上繰り返すことを特徴とする。
本発明の請求項 1 5の S〇 I基板の製造方法は、 前記請求項 1 2ないし 1 4のいずれかの製造方法において、 前記酸化性雰囲気が酸素と水素の混 合ガスまたは水蒸気を含むことを特徴とする。
本発明の請求項 1 6の S 0 I基板の製造方法は、 前記請求項 1 2ないし 1 4のいずれかの製造方法において、 前記酸化性雰囲気中での熱処理の温 度が 6 0 0 °C以上 1 3 0 0 °C以下であることを特徴とする。
本発明の請求項 1 7の S 0 I基板の製造方法は、 前記請求項 1 2ないし 1 4のいずれかの製造方法において、 前記酸化性雰囲気中での熱処理の温 度が 8 0 0 °C以上 1 2 0 0 °C以下であることを特徴とする。
本発明の請求項 1 8の S O I基板の製造方法は、 前記請求項 1 3または 1 4の製造方法において、 前記残つた第 1 のシリ コン層の上に第 2のシリ コン層をェピタキシャル成長する温度が 5 5 0 °C以上 1 0 5 0 °C以下であ ることを特徴とする。
本発明の請求項 1 9の S 0 I基板の製造方法は、 前記請求項 1 3又は 1 4の製造方法において、 前記残つた第 1のシリコン層の上に第 2のシリコ ン層をェピタキシャル成長する温度が 6 5 0 °C以上 9 5 0 °C以下であるこ とを特徴とする。
本発明の請求項 2 0の S O I基板の製造方法は、 前記請求項 1 3または 1 4の製造方法において、 前記残った第 1 のシリ コン層の上に第 2のシリ コン層をェピタキシャル成長する工程の前に、 該残った第 1のシリコン層 を水素雰囲気中または真空中で加熱処理することを特徴とする。
本発明の請求項 2 1の S O I基板の製造方法は、 前記請求項 1 3または 1 4の製造方法において、 前記残った第 1 のシリコン層の上に第 2のシリ コン層をェピタキシャル成長する工程において、 該残った第 1のシリコン 層の表面および第 2のシリ コン層中にシリコン酸化物を生成させないこと を特徴とする。
本発明の請求項 2 2の S 0 I基板の製造方法は、 前記請求項 1 3または 1 4の製造方法において、 前記残つた第 1 のシリコン層の上に第 2のシリ コン層をェピタキシャル成長する際に用いる装置の成長室のベース圧力を 1 0 -7Torr以下とすることを特徴とする。
本発明の請求項 2 3の S O I基板の製造方法は、 前記請求項 1 3または 1 4の製造方法において、 前記残つた第 1のシリコン層の上に第 2のシリ コン層をェピタキシャル成長する方法が、 U H V— C V D法または M B E 法であることを特徴とする。
本発明の請求項 2 4の S O I基板の製造方法は、 前記請求項 1 3または 1 4の製造方法において、 前記残つた第 1のシリコン層の上に第 2のシリ コン層をェピタキシャル成長する時に、 成長初期においてのみ成長温度を 高く設定することを特徴とする。
本発明の請求項 2 5の S 0 I基板の製造方法は、 前記請求項 2 4の製造 方法において、 前記第 2のシリコン層をェピタキシャル成長する方法が、 A P C V D法または L P C V D法であることを特徴とする。
本発明の請求項 2 6の S O I基板の製造方法は、 前記請求項 1 2の製造 方法において、 前記シリコン酸化膜をエッチングによ り除まする工程の後 に、 S 0 I基板を窒素雰囲気中で熱処理する工程を有することを特徴とす る o
本発明の請求項 2 7の S O I基板の製造方法は、 前記請求項 1 3または 1 4の製造方法において、 前記第 2のシリコン層をェピタキシャル成長す る工程の後に、 S 0 I基板を窒素雰囲気中で熱処理する工程を有すること を特徴とする。
本発明の請求項 2 8の S O I基板の製造方法は、 前記請求項 2 6または 2 7の製造方法において、 前記窒素雰囲気中で熱処理する工程の後に、 酸 化性雰囲気中で熱処理する工程を有することを特徴とする。
本発明の請求項 2 9の S 0 I基板の製造方法は、 前記請求項 1 2の製造 方法において、 前記シリコン酸化膜をエッチングによ り除去する工程の後 に、 水素中で熱処理する工程を有することを特徴とする。
本発明の請求項 3 0の S O I基板の製造方法は、 前記請求項 1 3または 1 4の製造方法において、 前記第 2のシリコン層をェピタキシャル成長す る工程の後に、 水素中で熱処理する工程を有することを特徴とする。
本発明の請求項 3 1の S 0 I基板の製造方法は、 前記請求項 2 9または 3 0の製造方法において、 前記水素中での熱処理の温度が 8 0 0 °C以上 1 2 0 0 °C以下であることを特徴とする。
本発明の請求項 3 2の S 0 I基板の製造方法は、 前記請求項 1 2ないし 3 1のいずれかの製造方法において、 前記第 1のシリコン層を成膜するェ 程の直後に、 シリ コンィォンを注入してシリ コン層の深部をァモルファス 化し、 ァニール処理を行って再結晶化する工程を含むことを特徴とする。
本発明の請求項 3 3の S 0 I基板の製造方法は、 前記請求項 3 2の製造 方法において、 前記ァニール処理が、 先に窒素雰囲気中で行われ、 その後、 酸化性雰囲気中で行われることを特徴とする。
本発明の請求項 3 4の S 0 I基板の製造方法は、 前記請求項 3 3の製造 方法において、 前記酸化性雰囲気中でのァニール処理の後に、 シリ コン酸 化膜をエッチングにより除去する工程を含むことを特徴とする。
本発明の請求項 3 5の S 0 I基板の製造方法は、 前記請求項 1 2の製造 方法において、 前記シリコン酸化膜をエッチングによ り除去する工程の後 に、 シリコン層に化学的または/および機械的研磨を施す工程を有するこ とを特徴とする。
本発明の請求項 3 6の S〇 I基板の製造方法は、 前記請求項 1 3または 1 4の製造方法において、 前記第 2のシリコン層をェピタキシャル成長す る工程の後に、 シリコン層に化学的または/および機械的研磨を施す工程 を有することを特徴とする。 本発明の請求項 3 7の S O I基板の製造方法は、 前記請求項 1 2ないし 3 6のいずれかの製造方法において、 前記絶縁性の下地の上に第 1のシリ コン層を成膜する工程が、 絶縁性の下地の上に第 1のシリ コン層をェピタ キシャル成長する工程であることを特徴とする。
本発明の請求項 3 8の S O I基板の製造方法は、 前記請求項 1 2ないし 3 7のいずれかの製造方法において、 前記絶縁性の下地が単結晶酸化物基 板であることを特徴とする。
本発明の請求項 3 9の S 0 I基板の製造方法は、 前記請求項 3 8の製造 方法において、 前記絶縁性の下地がサファィァ基板であることを特徴とす る。
本発明の請求項 4 0の S 0 I基板の製造方法は、 前記請求項 1 2ないし 3 7のいずれかの製造方法において、 前記絶縁性の下地が、 基板としての シリコン基板上に堆積された結晶性の酸化物層も しくはフッ化物層とから なる積層基板であることを特徴とする。
本発明の請求項 4 1の S O I基板の製造方法は、 前記請求項 4 0の製造 方法において、 前記結晶性の酸化物層が、 ひ— A 1203、 ァ— Α 1203、
A 1203、 M g 0 · A 1203 C e〇2、 S r T i 03、 (Z r !_x, Y x)〇y、 P b (Z r， T i ) 03、 L i T a 03、 L i N b 03のいずれかか らなり、 前記結晶性のフッ化物層が C a F2からなることを特徴とする。
また、 本発明の請求項 4 2の S 0 I基板の製造方法は、 絶縁性の下地の 上に欠陥密度が低いシリコン層が形成されてなる S 0 I基板の製造方法で あって、
前記絶縁性の下地の上にシリコン層を成膜した後に、 該シリコン層を水 素中で熱処理する工程を有することを特徴とする。
また、 本発明の請求項 4 3の S O I基板の製造方法は、 絶縁性の下地の 上に欠陥密度が低いシリコン層が形成されてなる S 0 I基板の製造方法で あってヽ
( a ) 前記絶縁性の下地の上に、 第 1のシリ コン層を成膜する工程と、 ( b ) 前記第 1 のシリコン層を水素中で熱処理する工程と、
( c ) 水素中で熱処理を施された第 1 のシリ コン層上に、 第 2のシリ コン層をェピタキシャル成長する工程と、
を有することを特徴とする。 本発明の請求項 4 4の S O I基板の製造方法は、 前記請求項 4 3の製造 方法において、 前記 （ a ) 〜 （ c ) の工程が in situで行われることを特徴と する。
本発明の請求項 4 5の S O I基板の製造方法は、 前記 4 2ないし 4 4の いずれかの製造方法において、 前記水素中での熱処理の温度が 8 0 0 °C以 上 1 2 0 0 °C以下であることを特徴とする。
本発明の請求項 4 6の S 0 I基板の製造方法は、 前記請求項 4 2ないし 4 5のいずれかの製造方法において、 前記第 1のシリコン層を成膜するェ 程の直後に、 シリコンイオンを注入してシリコン層の深部をァモルファス 化し、 ァニール処理を行って再結晶化する工程を含むことを特徴とする。
本発明の請求項 4 7の S O I基板の製造方法は、 前記請求項 4 2または 4 3の製造方法において、 前記第 1のシリコン層を水素中で熱処理するェ 程の直後に、 シリコンィオンを注入してシリコン層の深部をァモルファス 化し、 ァニール処理を行って再結晶化する工程を含むことを特徴とする。
本発明の請求項 4 8の S O I基板の製造方法は、 前記請求項 4 6または 4 7の製造方法において、 前記ァニール処理が、 先に窒素雰囲気中で行わ れ、 その後、 酸化性雰囲気中で行われることを特徴とする。 本発明の請求項 4 9の S 0 I基板の製造方法は、 前記請求項 4 8の製造 方法において、 前記酸化性雰囲気中でのァニール処理の後に、 シリ コン酸 化膜をエッチングによ り除去する工程を含むことを特徴とする。
本発明の請求項 5 0の S O I基板の製造方法は、 前記請求項 4 2の製造 方法において、 前記水素中で熱処理する工程の後に、 シリコン層に化学的 および Zまたは機械的研磨を施す工程を有することを特徴とする。
本発明の請求項 5 1の S O I基板の製造方法は、 前記請求項 4 3の製造 方法において、 前記第 2のシリコン層をェピタキシャル成長する工程の後 に、 シリコン層に化学的および/または機械的研磨を施す工程を有するこ とを特徴とする。
本発明の請求項 5 2の S 0 I基板の製造方法は、 前記請求項 4 2ないし 5 1のいずれかの製造方法において、 前記絶縁性の下地の上に第 1 のシリ コン層を成膜する工程が、 絶縁性の下地の上に第 1のシリ コン層をェピタ キシャル成長する工程であることを特徴とする。
本発明の請求項 5 3の S 0 I基板の製造方法は、 前記請求項 4 2ないし 5 1のいずれかの製造方法において、 前記絶縁性の下地が単結晶酸化物基 板であることを特徴とする。
本発明の請求項 5 4の S 0 I基板の製造方法は、 前記請求項 5 3の製造 方法において、 前記単結晶酸化物基板がサファィァ基板であることを特徴 とする。
本発明の請求項 5 5の S O I基板の製造方法は、 前記請求項 4 2ないし 5 1のいずれかの製造方法において、 前記絶縁性の下地が、 基板としての シリコン基板の上に堆積された結晶性の酸化物層もしくはフッ化物層とか らなる積層基板であることを特徴とする。
本発明の請求項 5 6の S 0 I基板の製造方法は、 前記請求項 5 5の製造 方法において、 前記結晶性の酸化物層が、 α— A l 2〇3、 ァ— A l 2〇3、 ^一 A l 203、 Mg O ' A l 2〇3、 C e〇2、 S r T i 03 (Z r !.x, Y x)〇y、 P b (Z r , T i ) 03、 L i T a〇3、 L i N b 03のいずれかか らなり、 前記結晶性のフッ化物層が C a F 2からなることを特徴とする。
また、 本発明の請求項 5 7の S 0 I基板は、 前記請求項 1 2ないし 4 1 のいずれかに記載の製造方法によ り製造されたことを特徴とする。
また、 本発明の請求項 5 8の S 0 I基板は、 前記請求項 4 2ないし 56 のいずれかに記載の製造方法により製造されたことを特徴とする。
また、 本発明の請求項 5 9の半導体デバイスは、 基板として S O I基板 を用いた半導体デバイスであって、 前記 S O I基板として、 請求項 1ない し 1 1のいずれかに記載の S 0 I基板が用いられ、 それによつてデバイス 特性が向上していることを特徴とする。
本発明の請求項 6 0の半導体デバイスは、 前記請求項 5 9の半導体デバ イスにおいて、 前記半導体デバイスが、 電界効果ト ランジスタ、 バイポー ラ ト ランジスタのうちの少なく とも 1種類であり、 その S 0 I基板として 請求項 1ないし 1 1のいずれかに記載の S 0 I基板を用いることによ り向 上しているデバイス特性が、 相互イ ンダクタンス、 遮断周波数、 フリ ツ力 一ノイズ、 エレク ト口スタティ ックディズチャージのうちの少なく とも一 つであることを特徴とする。
本発明の請求項 6 1の半導体デバイスは、 前記請求項 5 9の半導体デバ イスにおいて、 前記半導体デバイスが、 MO S F ETであり、 その S O I 基板として請求項 1ないし 1 1のいずれかに記載の S 0 I基板を用いるこ とによ り向上しているデバイス特性が、 相互インダクタンス、 遮断周波数、 フリ ッカーノイズ、 エレクト口スタティ ックディズチャージ、 スナップバッ ク耐圧、 絶縁破壊電荷量のうちの少なく とも一つであることを特徴とする。 本発明の請求項 6 2の半導体デバイスは、 前記請求項 5 9の半導体デバ イスにおいて、 前記半導体デバイスが、 バイポーラ トランジスタであり、 その S 0 I基板として請求項 1ないし 1 1のいずれかに記載の S 0 I基板 を用いることによ り向上しているデバイス特性が、 相互ィンダクタンス、 遮断周波数、 コレクター電流、 リーク電流特性、 電流利得のうちの少なく とも一つであることを特徴とする。
本発明の請求項 6 3の半導体デバイスは、 前記請求項 5 9の半導体デバ イスにおいて、 前記半導体デバイスが、 ダイオードであり、 その S O I基 板として請求項 1 ないし 1 1のいずれかに記載の S 0 I基板を用いること によ り向上しているデバイス特性が、 逆バィァスリーク電流特性、 順バィ ァス電流、 ダイォード因子のうちの少なく とも一つであることを特徴とす る。
本発明の請求項 6 4の半導体デバイスは、 前記請求項 5 9の半導体デバ イスにおいて、 前記半導体デバイスが、 半導体集積回路であり、 その S O I基板と して請求項 1ないし 1 1のいずれかに記載の S 0 I基板を用いる ことによ り向上しているデバイス特性が、 周波数特性、 ノイズ特性、 増幅 特性、 消費電力特性のうちの少なく とも一つであることを特徴とする。
本発明の請求項 6 5の半導体デバイスは、 前記請求項 5 9の半導体デバ イスにおいて、 前記半導体デバイスが、 M O S F E Tによ り構成された半 導体集積回路であり、 その S 0 I基板として請求項 1ないし 1 1のいずれ かに記載の S 0 I基板を用いることによ り向上しているデバィス特性が、 周波数特性、 ノイズ特性、 増幅特性、 消費電力特性のうちの少なく とも一 つであることを特徴とする。
また、 本発明の請求項 6 6の半導体デバイスは、 基板として S O I基板 を用いた半導体デバイスであって、 前記 S O I基板として、 前記請求項 1 2ないし 4 1のいずれかに記載の製造方法によ り製造された S O I基板が 用いられ、 それによつてデバイス特性が向上していることを特徴とする。
また、 本発明の請求項 6 7の半導体デバイスは、 基板として S O I基板 を用いた半導体デバイスであって、 前記 S O I基板として、 前記請求項 4 2ないし 5 6のいずれかに記載の製造方法によ り製造された S◦ I基板が 用いられ、 それによつてデバイス特性が向上していることを特徴とする。
本発明の請求項 6 8の半導体デバイスは、 前記請求項 6 6または 6 7の 半導体デバイスにおいて、 前記半導体デバイスが、 電界効果ト ランジスタ、 バイポーラ トランジスタのうちの少なく とも 1種類であり、 前記デバィス 特性が、 相互イ ンダクタンス、 遮断周波数、 フリ ッカーノイズ、 エレク ト ロスタティ ックディズチャージのうちの少なく とも一つであることを特徴 とする。
本発明の請求項 6 9の半導体デバイスは、 前記請求項 6 6または 6 7の 半導体デバイスにおいて、 前記半導体デバイスが、 M 0 S F E Tであり、 前記デバィス特性が、 相互イ ングクタンス、 遮断周波数、 フリ ッカーノィ ズ、 エレク ト口スタティ ックディズチャージ、 スナツプバック耐圧、 絶縁 破壊電荷量のうちの少なく とも一つであることを特徴とする。
本発明の請求項 7 0の半導体デバイスは、 前記請求項 6 6または 6 7の 半導体デバイスにおいて、 前記半導体デバイスが、 バイポーラ トランジス 夕であり、 前記デバイス特性が、 相互イ ンダクタンス、 遮断周波数、 コレ クタ一電流、 リーク電流特性、 電流利得のうちの少なく とも一つであるこ とを特徴とする。
本発明の請求項 7 1の半導体デバイスは、 前記請求項 6 6または 6 7の 半導体デバイスにおいて、 前記半導体デバイスが、 ダイオードであり、 前 記デバイス特性が、 逆バイアスリーク電流特性、 順バイアス電流、 ダイォ 一ド因子のうちの少なく とも一つであることを特徴とする。
本発明の請求項 7 2の半導体デバイスは、 前記請求項 6 6または 6 7の 半導体デバイスにおいて、 前記半導体デバイスが、 半導体集積回路であり、 前記デバイス特性が、 周波数特性、 ノイズ特性、 増幅特性、 消費電力特性 のうちの少なく とも一つであることを特徴とする。
本発明の請求項 7 3の半導体デバイスは、 前記請求項 6 6または 6 7の 半導体デバイスにおいて、 前記半導体デバイスが、 M O S F E Tによ り構 成された半導体集積回路であり、 前記デバイス特性が、 周波数特性、 ノィ ズ特性、 増幅特性、 消費電力特性のうちの少なく とも一つであることを特 徴とする。
また、 本発明の請求項 7 4の半導体デバイスの製造方法は、 絶縁性の下 地と、 その上に形成されたシリコン層からなる S 0 I基板上に半導体デバ ィスを製造する方法において、
( a ) 絶縁性の下地の上に、 第 1のシリコン層を成膜する工程と、
( b ) 前記第 1 のシリ コン層を酸化性雰囲気中で熱処理し、 この第 1 のシリ コン層の表面側の一部を酸化する工程と、
( c ) 前記工程 （b ) で形成されたシリ コン酸化膜を、 エッチングに よ り除去する工程と、
( d ) 残った第 1のシリ コン層の上に、 第 2のシリ コン層をェピタキ シャル成長する工程と、
( e ) 前記工程 （d ) で形成されたシリ コン層を酸化性雰囲気中で熱 処理して表面側の一部を酸化した後、 形成されたシリコン酸化膜をエッチ ングによ り除去して、 前記シリコン層を所望の厚さに調整する工程と、 を有することを特徴とする。
本発明の請求項 7 5の半導体デバイスの製造方法は、 前記請求項 7 4の 製造方法において、 前記第 1のシリ コン層を成膜する工程の直後に、 シリ コンィォンを注入してシリ コン層の深部をァモルファス化し、 ァニール処 理を行って再結晶化する工程を含むことを特徴とする。
本発明の請求項 7 6の半導体デバイスの製造方法は、 前記請求項 7 4の 製造方法において、 前記第 2のシリコン層をェピタキシャル成長する工程 ( d ) の後に、 水素中で熱処理する工程を有することを特徴とする。
本発明の請求項 7 7の半導体デバイスの製造方法は、 前記請求項 7 4の 製造方法において、 前記工程 （ e ) の前あるいは後に、 シリ コン層の化学 的および/または機械的研磨を行うことを特徴とする。
また、 本発明の請求項 7 8の半導体デバイスの製造方法は、 絶縁性の下 地と、 その上に形成されたシリコン層からなる S 0 I基板上に半導体デバ ィスを製造する方法において、
( a ) 絶縁性の下地の上にシリコン層を成膜する工程と、
( b ) 前記シリコン層を水素中で熱処理する工程と、
( c ) 前記シリコン層を酸化性雰囲気中で熱処理して表面側の一部を 酸化した後、 形成されたシリ コン酸化膜をエッチングによ り除去して、 前 記シリコン層を所望の厚さに調整する工程と、 を含むことを特徴とする半 導体デバイスの製造方法。
本発明の請求項 7 9の半導体デバイスの製造方法は、 前記請求項 7 8の 製造方法において、 前記第 1のシリ コン層を成膜する工程の直後に、 シリ コンィォンを注入してシリ コン層の深部をァモルファス化し、 ァニール処 理を行って再結晶化する工程を含むことを特徴とする。
本発明の請求項 8 0の半導体デバイスの製造方法は、 前記請求項 7 8の 製造方法において、 前記工程 （ c ) の前あるいは後に、 シリ コン層の化学 的および Zまたは機械的研磨を行うことを特徴とする。 また、 本発明の請求項 8 1の半導体デバイスの製造方法は、 絶縁性の下 地と、 その上に形成されたシリコン層からなる S 0 I基板上に半導体デバ イスを製造する方法において、
( a ) 絶縁性の下地の上に、 第 1のシリ コン層を成膜する工程と、 ( b ) 前記第 1 のシリコン層を水素中で熱処理する工程と、
( c ) 水素中で熱処理を施された第 1 のシリ コン層上に、 第 2のシリ コン層をェピタキシャル成長する工程と、
( d ) 前記工程 （ c ) で形成されたシリ コン層を酸化性雰囲気中で熱 処理して表面側の一部を酸化した後、 形成されたシリコン酸化膜をエッチ ングによ り除去して、 前記シリコン層を所望の厚さに調整する工程と、 を有することを特徴とする。
本発明の請求項 8 2の半導体デバイスの製造方法は、 前記請求項 8 1の 製造方法において、 前記第 1のシリ コン層を成膜する工程の直後に、 シリ コンイオンを注入してシリ コン層の深部をアモルファス化し、 ァニール処 理を行って再結晶化する工程を含むことを特徴とする。
本発明の請求項 8 3の半導体デバイスの製造方法は、 前記請求項 8 1 の 製造方法において、 前記工程 （d ) の前あるいは後に、 シリ コン層の化学 的および Zまたは機械的研磨を行うことを特徴とする。 図面の簡単な説明 図 1 A〜図 1 Cは、 請求項 1 2に記載の発明による S 0 I基板の作製手 順を示す作製工程中の S 0 S基板の断面図であり、 図 1 A〜図 1 Dは、 請 求項 1 3に記載の発明による S 0 I基板の作製手順を示す作製工程中の S 〇 S基板の断面図である。 図 2 A〜図 2 Bは、 請求項 4 2に記載の発明による S 0 I基板の作製手 順を示す作製工程中の S 0 S基板の断面図である。
図 3 A〜図 3 Cは、 請求項 4 3に記載の発明による S O I基板の作製手 順を示す作製工程中の S 0 S基板の断面図である。
図 4 A〜図 4 Fは、 請求項 1 3に記載の発明における工程 （a) と工程 ( b ) の間に、 第 1のシリ コン層にシリ コンイオンを注入して深部をァモ ルファス化し、 ァニール処理を行って再結晶化する工程を加えた S 0 I基 板の作製手順を示す作製工程中の S 0 S基板の断面図である。
図 5は、 前記ァニール処理を行って再結晶化する工程を加えた S 0 I基 板において、 シリコン層の厚さ方向全体にわたって結晶欠陥密度が小さく なっていることを示すグラフである。
図 6 A〜図 6 Eは、 各種 S O S基板をエッチング液に浸すことによって ピッ トを形成する処理の後で、 S EMによ り観察した結果を示す写真であ り、 図 6 Aはサファイア基板上にシリコン層を AP CVDによ りェピタキ シャル成長した S 0 S基板、 図 6 Bは、 図 6 Aの基板のシリ コン層にシリ コンイオンを注入してその深部をアモルファス化し、 ァニール処理を行つ て再結晶化した S 0 S基板、 図 6 Cは、 請求項 1 3に記載の発明において、 工程 （ a) と工程 （b) の間に、 第 1のシリ コン層にシリ コンイオンを注 入して、 その深部をアモルファス化し、 ァニール処理を行って再結晶化す る工程を入れた場合の S 0 S基板、 図 6 Dは、 図 6 Cの S O S基板にさら に水素雰囲気中での加熱処理を施した S 0 S基板、 図 6 Eは、 図 6 Bの S 〇 S基板に水素雰囲気中での加熱処理を施した S 0 S基板を、 それぞれ示 す。
図 7は、 本発明の実施例 1で作製した S 0 S基板を用いて作製した CM 0 S トランジスタの断面構成図である。 図 8 Aは、 本発明の比較例 1において作製した S 0 S基板のシリコン層 の欠陥密度を観察するための基板の T E Mによる断面写真である。
図 8 Bは、 本発明の比較例 3において作製した S 0 S基板のシリコン層 の欠陥密度を観察するための基板の T EMによる断面写真である。
図 8 Cは、 本発明の実施例 6において作製した S 0 S基板のシリ コン層 の欠陥密度を観察するための基板の T EMによる断面写真である。 発明を実施するための最良の形態 以下に、 本発明の実施の形態の説明をする。
本発明における絶縁性の下地としては、 サフアイァ等の単結晶酸化物基 板、 あるいは基板としてのシリ コン基板上に堆積されたひ 一A 12〇3、 7 — Α ΐ 2〇3、 Θ - A I 203 M g 0 · A 1203 C e 02、 S r T i 03、 (Z r !_x, Yx)Oy、 P b (Z r， T i ) 〇3、 L i T a 03、 L i N b 03 等の結晶性の酸化物層もしくは C a F 2等の結晶性のフッ化物層が用いられ る。 また、 本発明においては、 絶縁性の下地として、 非晶質の材料、 例え ばガラス基板、 あるいは基板としてのシリ コン基板上の S i 〇2等も適用可 能である。 なお、 本発明において、 シリ コン基板上に酸化物層やフッ化物 層を成長する方法については、 特に制限はなく、 通常、 減圧化学気相成長 法 （L P C V D法） 、 超高真空化学気相成長法 （U HV— C V D法） 、 分 子線エピタキシー法 （MB E法） 、 スパッタリ ング法、 レーザ MB E法等 が用いられる。 S i 02の場合は、 シリ コン基板を酸化性雰囲気中で熱酸化 処理したものでもよい。 また、 S I MO X基板や貼り合わせ S 0 I基板の ような S O I構造に対しても、 さらに結晶欠陥の少ない、 高結晶性のシリ コン層を形成できる効果がある。 図 1 Aないし図 1 Dは、 請求項 1 2または 1 3に記載の発明による S 0 S基板の作製手順を示したものである。
本発明においては、 まず、 図 1 Aに示すように、 絶縁物であるサファイア 基板 1の上に、 第 1のシリコン層 2をェピタキシャル成長させる力?、 その 成長方法としては、 常圧化学気相法 （AP CVD法） 、 減圧化学気相法 (L P CVD法） 、 超高真空化学気相法 （1111 ー〇¥0法） 、 分子線ェ ピタキシ一法 （MB E法） 、 電子ビーム （EB) 蒸着法等が用いられる。 この際、 第 1のシリコン層の厚さについては、 特に制限はないが、 例えば、 0. 03 mから 1 mの範囲が実用的である。
次に、 第 1のシリ コン層 2を酸化性雰囲気中で熱処理して、 図 1 Bに示 すように、 表面にシリ コン酸化物層 3を形成する力 ?、 この熱処理によって 原子の再配列がおこり、 ェピタキシャル成長後の第 1のシリコン層 2中に 多数生成していた、 界面の格子不整合に起因する転位や積層欠陥が低減し たり、 配向性の異なる部分が消失する。
本発明において、 酸化雰囲気中での熱処理の温度は、 5 0 0 °C以上 1 3 5 0 °C以下であり、 好ましくは 6 0 0 °C以上 1 3 0 0 °C以下であり、 さら に好ましくは 8 0 0 °C以上 1 2 00 °C以下である。 温度が低すぎると、 原 子の再配列の効果が小さくなり、 一方、 温度が高すぎると、 下地の構成元 素がシリ コン層に拡散侵入する等の問題がある。 また、 熱処理の雰囲気に ついては、 酸化性雰囲気であれば、 特に制限はなく、 02、 〇2+H2、 H2〇、 N20 等の酸化性ガス、 あるいは、 これらの酸化性ガスを N2、 A r 等の不 活性ガスで希釈したガスの雰囲気が、 通常用いられる。 しかし、 〇2+H2 混合ガスまたは H20を含むガスの場合に、 結晶欠陥低減や結晶性向上等に 関して、 よ り大きな効果が得られ好ましい。
次に、 図 1 Cに示すように、 シリコン酸化物層 3を、 弗酸ゃバッファー ド弗酸 （BHF) 等によ りエッチングし、 除去する。
請求項 1 2に記載の発明においては、 以上のようにして S 0 S基板を作 製するが、 このよう な手順によ り、 シリ コン層は、 結晶欠陥が低減し、 結 晶性ゃ配向性が向上する。
請求項 1 3に記載の発明においては、 その後、 さらに、 図 1 Dに示すよ うに、 残ったシリコン層 4をシード層として、 その上に第 2のシリコン層 5をホモェピタキシャル成長する。 この際の成長法としては、 第 1のシリ コン層と同様、 AP CVD法、 L P CVD法、 UHV— CVD法、 MB E 法、 E B蒸着法等が用いられるが、 第 1のシリ コン層 2の成長方法と同じ 方法である必要はない。
第 2のシリコン層 5をホモェピタキシャル成長する際には、 成長初期に、 シード層表面に、 シリ コンのェピタキシャル成長を阻害するシリ コン酸化 物層が存在しないこと、 かつ生成しないことが重要である。 そのためには、 成長雰囲気中に水分や酸素の極力少ないことが好ましく、 成長法としては、 UHV— CVD法、 MB E法等のように、 原料を供給しない状態でのベー ス圧力が、 1 0 -7TOI 以下であり、 超高真空雰囲気下でシリ コン層の成長 ができる方法が好ましい。
また、 第 2のシリコン層 5のホモェピタキシャル成長を行う前に、 シー ド層 4上の自然酸化膜ゃケミカルォキサイ ドを除去するために、 水素雰囲 気中あるいは真空中での加熱処理を行うことが好ましい。
第 2のシリ コン層 5のェピタキシャル成長を行う温度については、 通常 4 00 °C〜 1 2 0 0 °C、 好ましくは 5 50 °C〜 1 0 5 0 t：、 よ り好ましく は 6 5 0 °C〜 9 5 0 °Cである。 シード層表面へのシリコン酸化物層の生成 は、 成長雰囲気中の水分や酸素の存在量と成長温度によ り決まり、 成長雰 囲気中の水分や酸素の存在量が少ないほど、 低温でもシリコン酸化物層が 生成しにくレ、。 したがって、 U H V— C V D法や M B E法のように超高真 空雰囲気下でシリコン層の成長ができる方法では、 比較的低温でェピタキ シャル成長を行うことができる力5'、 その場合には、 熱的な歪みが小さくな るために、 高品質の結晶シリ コン層が得られやすく好ましい。 また、 A P C V D法や L P C V D法等において、 ベース圧力が 1 0 -7ΤΟΓΓ以上の場合 には、 成長初期に、 シリ コン酸化物層の生成を抑制するために、 成長温度 を高く し、 途中から成長温度を下げるという温度プロファイルにすること 力？、 良好なェピタキシャル成長を行う上で有効である。
本発明において、 第 2のシリコン層 5をホモェピタキシャル成長するた めのシー ド層 （シリ コン層） 4の厚さについては、 特に制限はないが、 好 ましくは、 5 n m以上 1 m以下である。
シー ド層上への第 2のシリコン層 5の堆積は、 シリコン単結晶基板上に シリコン層を堆積させるホモェピタキシャル成長と同じであり、 格子定数 の違いによる影響を受けない。 それに加えて成長温度を下げることができ るという効果もあり、 従来のへテロェピタキシャル成長によるシリコン層 と比較して、 結晶性や表面平坦性が改善される。 また、 シード層と比較し ても、 シリ コン層に対して、 さらに顕著な結晶欠陥の低減、 結晶性 · 配向 性の向上の効果が得られる。 しかも、 驚くべきことに、 第 2のシリコン層 を堆積した後は、 シード層の部分も含めたシリコン層の深さ方向全体にわ たって均一に、 極めて低い欠陥密度が達成される。
また、 シー ド層上への第 2のシリ コン層の堆積によ り、 シリ コン層の表 面平坦性も顕著に改善され、 表面粗さの低減が達成される。
本発明においては、 請求項 1 2のシリ コン酸化膜 3をエッチングによ り 除丟する工程の後、 または請求項 1 3の第 2のシリコン層 5をェピタキシャ ル成長する工程の後に、 窒素雰囲気中で熱処理する工程を施すと、 シリコ ン層中のドナー性の欠陥や不純物を消去することができる。 そのため、 例 えば、 M O S F E Tにおいて動作開始の電圧、 すなわち、 しきい電圧のず れが生じない等、 S 0 S基板上に信頼性の高い半導体デバイスを形成する 上で好ましい。 また、 窒素雰囲気中での熱処理後に、 酸化性雰囲気中での 熱処理を施すと、 さらにその効果が大き く なるため、 よ り好ましい。
なお、 図 1 A〜 1 Dに示した発明において、 図 1 Bから図 1 Dの工程を 2回以上繰り返すことによ り、 欠陥密度の低減、 結晶性の向上、 表面粗さ の低減等について、 さらに顕著な効果を達成することができる。
図 2 Aおよび図 2 Bは、 請求項 4 2記載の発明による S 0 S基板の作製 手順を示したものである。
本発明においては、 まず、 図 2 Aに示すように、 絶縁物であるサフアイ ァ基板 1 の上に、 第 1 のシリ コン層 2 をェピタキシャル成長する 、 その 成長方法としては、 A P C V D法、 L P C V D法、 U H V— C V D法、 M B E法、 E B蒸着法等が用いられる。 この際、 シリ コン層は、 低温で成長 させたアモルファスシリコン層でもかまわない。 シリコン層の厚さにっレ、 ては特に制限はないが、 例えば、 0 . 0 3 mから 1 mの範囲が実用的 である。
次に、 図 2 Bに示すように、 第 1のシリ コン層 2を水素雰囲気中で加熱 処理するカ^ この加熱処理によって、 シリ コン原子が表面をマイグレ一ショ ンして結晶の再配列化がおこり、 結晶性向上や表面平坦化が達成される。
この時、 水素雰囲気中での加熱処理の温度は、 低すぎると、 シリコン原 子の表面マイグレーションが十分に起こらないし、 高すぎると、 下地の構 成元素 （例えば、 サファイアの場合は A 1 ) が多量にシリ コン層へ拡散侵 入して、 シリ コン層の結晶性を低下させたり、 キャリア密度を変えたりす る等の影響を及ぼすことから、 7 0 0 °C以上 1 3 0 0 °C以下であり、 好ま しくは 8 0 0 °C以上 1 2 0 0 °C以下である。
また、 加熱処理の際の水素の分圧は、 l T o r rから 7 6 0 T o r rの 範囲で選ぶことができるが、 この場合、 分圧を調整する方法としては、 真 空ポンプによって真空引きしてもよいし、 不活性ガスを用いて希釈しても よい。
水素中で加熱処理する時間も任意に選ぶことができるが、 好ましくは、 2分から 5時間であり、 よ り好ましくは 5分から 3時間である。
図 3 A〜図 3 Cは、 請求項 4 3に記載の発明による S 0 S基板の作製手 順を示したものである。
本発明においては、 まず、 図 3 Aに示すように、 サファイア基板 1の上 に、 先に記載したものと同様の方法により、 第 1のシリ コン層 2をェピタ キシャル成長する。 この際、 第 1のシリ コン層の厚さについては、 特に制 限はないが、 例えば、 0. 0 3 mから 1 mの範囲が実用的である。
次に、 図 3 Bに示すように、 第 1のシリ コン層 2を水素雰囲気中で加熱 処理を施し、 第 1のシリコン層 2の結晶性や表面平坦性を改善する。 その 後、 図 3 Cに示すように、 このシリコン層をシード層 6 として、 この上に 第 2のシリ コン層 7をェピタキシャル成長させる。
この場合、 水素雰囲気中での加熱処理を in situで施すと、 シード層 6お よびその上に成長された第 2のシリコン層 7の品質がよ り高く なるので、 好ましい。 in situでの処理とは、 この場合、 シリ コン層を堆積させる処理と 水素雰囲気中での加熱処理を、 連続的に同じ処理装置の中で実施すること であり、 シリコン層を途中で大気に曝さないことが重要である。
シリ コンシード層 6の厚さについては、 特に制限はないが、 好ましくは 5 nmから 1 mであり、 よ り好ましくは 1 O nmから 2 0 0 nmである。
また、 シリ コン層の成長方法や成長条件、 水素雰囲気中で加熱処理する 際の条件については、 先に記載したものと同様である。
先の発明の場合と同様、 シリコンシード層 6の上に第 2のシリコン層 7 をェピタキシャル成長する場合、 この堆積は、 シリ コン単結晶基板上にシ リコン層を堆積させるホモェピタキシャル成長と同じであり、 格子定数の 違いによる影響を受けない。 それに加えて、 成長温度を下げることができ るという効果もあり、 従来のへテロェピタキシャル成長によるシリコン層 と比較して、 結晶性や表面平坦性が改善される。
請求項 1 2、 1 3、 4 2、 4 3に記載の発明において、 シリ コン層中の 結晶欠陥密度のさらに小さな S 0 S基板を得るためには、 図 4 A〜図 4 F に示すように、 第 1のシリコン層 2をェピタキシャル成長させた （図 4 A ) 後に、 この第 1のシリコン層 2にシリコンイオンを注入して、 その深部 8 をアモルファス化し （図 4 B ) 、 ァニール処理を行って表面層 9よ り再結 晶化したシリ コン層 1 0 (図 4 C ) に対して、 各々酸化性雰囲気中 （図 4 D以降） 、 水素雰囲気中で加熱処理する工程以降の処理を施すことが好ま しい。 特に、 水素雰囲気中での加熱処理の場合には、 高温でもシリ コンの 再蒸発 ·飛散が起こらずに、 シリコン層の結晶性や表面平坦性の改善効果 が大き く現れるようになるため、 極めて有効である。
シリコンィオン注入後の、 再結晶化のためのァニール処理の雰囲気は、 まず、 窒素雰囲気が用いられ、 その後、 酸化性雰囲気に変えられることが 好ましい。 その際、 酸化性雰囲気でのァニールにより生成するシリ コン酸 化膜は、 エッチングによ り除去される。
また、 請求項 1 2あるいは 1 3に記載の発明の作製手順によ り製造され た S O S基板に対して、 水素雰囲気中での加熱処理を施すことによ り、 結 晶性ゃ表面平坦性の良好な S 0 S基板を得ることができる。
また、 図 1〜 3の一連の工程終了後に、 図 1 Cのシリ コン層 4、 図 1 D のシリ コン層 5、 図 2 Bのシリ コン層 2、 図 3 Cのシリ コン層 7に対して、 化学的または/および機械的研磨処理のような表面を平坦化する処理を施 すと、 デバイスの性能や信頼性にとってよい効果をもたらすので好ましい。
本発明によ り作製した、 サファイア等単結晶酸化物基板や、 シリ コン基 板とその上に堆積されたひ 一 A 12〇3、 ァ 一 A l 2〇3、 一 A l 2〇3、 M g 0 · A 1203, C e 02、 S r T i 03、 (Z r !.x, Yx)Oy、 P b (Z r， T i ) 03、 L i T a 03、 L i Nb 03等の結晶性酸化物層、 もしくは C a F2等の結晶性フッ化物層とからなる積層基板などを絶縁性の下地とす る S O I基板は、 I 2、 K I、 HF、 メ タノール、 水を混合したエッチング 液に浸積してピッ トを形成した後、 走査型電子顕微鏡 （S EM) を用いて 単位面積当たりのピッ ト数を測定するという方法によ り、 シリコン層の結 晶欠陥密度を求めると、 いずれの場合も 4 X 1 08個 Zc m2よ り小さな値 が得られる。
特に、 請求項 1 3に記載の発明において、 工程 （a) と工程 （b) の間 に、 第 1のシリ コン層にシリ コンイオンを注入して、 その深部をァモルファ ス化し、 ァニール処理を行って表面層よ り再結晶化する工程を行うことに より作製した S 0 I基板においては、 シリ コン層の厚さが 0. l / m〜 0. 3 mのように小さな場合でも、 図 5に示すように、 シリ コン層の深さ方 向全体にわたって、 1 07個 Z c m2以下の結晶欠陥密度が得られる。 また 同時に、 シリコン層の、 基板面に対して平行に成長した （ 0 04 ) ピーク の X線回折口ッキングカーブの半値幅として、 7 0 0 a r c s e c程度、 基板面に対して垂直なシリ コン （ 1 0 0) 面と基板面に対して平行なシリ コン （0 0 1 ) 面の格子定数が、 いずれも 5. 4 3オングス トローム前後 で、 （ 1 0 0) 面の格子定数に対する （0 0 1 ) 面の格子定数の比が、 1. 0 0 5以下 0. 9 9 5以上であり、 X線回折測定において、 基板面に対し て平行な 0 04反射に対する 2 2 0反射の強度比が、 0. 1以下という物 性を、 有している。
さらに、 このような S 0 I基板に対して、 第 2のシリ コン層をェピタキ シャル成長する工程の後に、 水素雰囲気中での加熱処理を施すことによ り、 さらに結晶欠陥が低減し、 （ 0 04 ) ピークの X線回折ロッキングカーブ の半値幅もさらに小さくなる。
図 6 Aから図 6 Eは、 各種 S O S基板について、 前記のエッチング液を 用いてシリコン層にピッ トを形成後、 S EMによ り観察した時の写真を示 したものである。
従来技術による、 サフアイァ基板上に第 1のシリ コン層を AP C VD法 によ りェピタキシャル成長した S O S基板 （図 6 A) 、 あるいはその第 1 のシリ コン層にシリ コンイオンを注入して、 その深部をァモルファス化し、 ァニール処理を行って表面層よ り再結晶化する処理を行った S 0 S基板
(図 6 B) の場合に、 密度が 1 09個 Zc m2以上の結晶欠陥に由来する多 数のピッ トが観察される。 これに対し、 請求項 1 3に記載の発明において、 工程 （a) と工程 （b) の間に、 第 1のシリ コン層にシリ コンイオンを注 入して、 その深部をアモルファス化し、 ァニール処理を行って表面層よ り 再結晶化する工程を行うことにより作製した S 0 S基板 （図 6 C) や、 さ らに水素雰囲気中での熱処理を施した S 0 S基板 （図 6 D) では、 ほとん どピッ トが見られない。 特に、 図 6 A、 6 Bでは、 デバイス特性に悪影響 を及ぼす積層欠陥由来の線状ピッ トが多数現れているのに対し、 図 6 C、
6 Dではそれが全くなくなつており、 本発明による劇的な効果がわかる。
また、 図 6 Eのように、 第 1のシリ コン層にシリコンイオンを注入して、 その深部をァモルファス化し、 ァニール処理を行って表面層よ り再結晶化 する処理を行った S 0 S基板に対して、 水素雰囲気中の加熱処理を施した S O S基板の場合も、 積層欠陥由来の線状ピッ トが見られなくなり、 やは り本発明の効果がわかる。
また、 請求項 4 3に記載の発明において、 工程 （a) と工程 （b) の間 に、 第 1のシリ コン層にシリコンイオンを注入して、 その深部をァモルファ ス化し、 ァニール処理を行って表面層よ り再結晶化する工程を行うことに よ り作製した S 0 I基板においても、 やはり、 シリ コン層の厚さが 0. 1 m〜0. 3 mのように小さな場合でも、 シリ コン層の深さ方向全体に わたって、 1 07個 Zc m2以下の結晶欠陥密度が得られる。 また同時に、 シリ コン層の、 基板面に対して平行に成長した （ 0 04 ) ピークの X線回 折ロッキング力一ブの半値幅として 7 00 a r c s e c程度、 基板面に対 して垂直なシリ コン （ 1 00 ) 面と基板面に対して平行なシリ コン （0 0 1) 面の格子定数がいずれも 5. 4 3オングス トローム前後で、 （ 1 0 0) 面の格子定数に対する （ 0 0 1 ) 面の格子定数の比が 1. 00 5以下 0.
9 9 5以上であり、 X線回折測定において、 基板面に対して平行な 0 04 反射に対する 2 2 0反射の強度比が 0. 1以下という物性を、 有している。
本発明において、 表面粗さとは、 原子間力顕微鏡を用いて、 1
1 0 μ mの範囲における平均二乗粗さ R r m sを求めたものである力 ?、 本 発明によ り作製した S O I基板の表面粗さは、 いずれも 4 nm以下であつ た。
本発明によれば、 サファイア等の単結晶酸化物基板、 基板としてのシリ コン基板上に堆積された《— A 12〇3、 y _A l 2〇3、 0 _Α 12Ο3、 M g 0 · A 1203, C e 02、 S r T i 〇3、 （Z rレ x， Yx)Oy、 P b (Z r , T i ) 03、 L i T a 03、 L i N b 03等の結晶性の酸化物層も しくは C a F2等の結晶性のフッ化物層の上に、 結晶欠陥の極めて少ない、 しかも 表面平坦性の良好なシリコン層を作製することができるので、 この S 0 I 基板上には、 従来の同様の材料構成からなる S 0 I基板では得られない優 れた性能を有する半導体デバイスを形成できる。
本発明の半導体デバイスは、 請求項 7 4〜8 3に記載のように、 製造方 法の中に、 前工程として、 S 0 I基板の結晶性や表面平坦性を改善する基 板高品質化の工程を含めることによ りに得られ、 以後の工程については従 来技術を用いればよい。
本発明における半導体デバイスとは、 その種類には特に制限はなく、 M 0 S F E T、 バイポーラ トランジスタ、 両者を組み合わせた B i C M O S トランジスタ、 薄膜トランジスタ （T F T ) 、 ダイオー ド、 太陽電池等、 シリ コンデバイス全般にあてはまる。 また、 M O S F E Tをはじめ、 前記 のデバイスから構成される集積回路でもよい。
例えば、 S 0 S基板上に M O S F E Tを形成した場合、 本発明において は、 M O S F E Tが形成されるシリ コン層力 ?、 結晶欠陥密度や表面粗さが 小さく、 配向性が良好で、 歪みもあまり含まないために、 キャリアがチヤ ネルを移動する際に散乱を受けにく く、 実効移動度や相互コンダクタンス が高くなる。
また、 フリ ツ力ノイズについては、 移動キャリアが、 シリ コン層中の結 晶欠陥で散乱された時の移動度の揺らぎや、 表面粗さを持ったシリコン層 とその上に形成されたゲ一ト酸化膜の界面に生成する トラップを介して、 移動キヤリァが捕獲と脱離の過程を経ること等が要因と言われており、 シ リコン層の結晶欠陥や表面粗さが低減されることによ り、 低フリ ツカノィ ズを達成することができる。
また、 M O S F E Tを構成するゲー ト酸化膜を、 シリ コン層の熱酸化に よ り作製する場合、 従来のように結晶欠陥密度や表面粗さが大きいと、 熱 酸化後の S i 02膜の厚さが不均一になったり、 膜中にピンホールやウイ一 クスポッ トを含むために、 絶縁耐圧の低下を招く。 本発明においては、 M O S F E Tが形成されるシリコン層が、 結晶欠陥密度が低く、 表面粗さも 小さいので、 熱酸化後の S i 02膜の欠陥が少なく、 格段に高いゲー ト絶縁 耐圧を有する。
また、 M 0 S F E T力 s形成されるシリコン層の結晶欠陥密度低減によ り、 静電気等の高電圧がかかっても、 欠陥を介した電流のパスが少ないために、 従来に比べて高い E S Dを得ることができる。
加えて、 前述のように、 本発明において対象としている S 0 I構造は、 従来から、 シリ コン層の下地が S i 02である貼り合わせ S 0 I基板や S I MOX基板に比べて、 MO S FETのスナツプバック耐圧が高かったが、 本発明によ りシリコン層の結晶欠陥が低減し、 ソース部と ドレイ ン部の間 のリーク電流が減ること、 さらに高温での加熱処理中に、 下地の構成元素 である A 1 、 シリコン層中に拡散して界面近傍にホッ トキャリアのキラ 一準位を形成して、 ホッ トキャリァがボディ部に蓄積しにく くなること力 ら、 さらに高いスナツプバック耐圧が得られる。
上記のように、 S O S基板上で、 高性能、 高信頼性を有する MO S F E Tから構成される集積回路は、 同じデザインルールにおいて、 高動作速度、 低ノイズ、 高信頼性等、 従来に比べて極めて優れた特性を発揮できる。 そ のために、 移動体通信用高周波部品、 衛星用 L S I、 アナログ デジタル 変換デバイス （ADC， DAC) 、 光伝送用 L S I、 アナログ一デジタル 混載 L S I他、 各種アプリケーショ ンに利用可能であり、 非常に有用なデ バイスと言える。
以下、 本発明の実施例を示す。
(実施例 1 )
R面サファイア基板上に、 モノシラン （S i H4) ガスを原料とする L P CVD法によ り、 成長温度 9 5 0 °Cにて、 厚さ 2 0 0 nmの第 1のシリ コン層を堆積した。
次に、 これを酸化炉に導入し、 1 00 0 °Cにおいて、 水素 1 8 0リ ッ ト ル Zm i n、 酸素 1 8 0リ ッ トル m i nを導入しながら 3 0 m i n水蒸 気酸化を行った。 これを BHF中に浸漬して第 1のシリコン層上の酸化膜 を除去した後、 シ一ドシリコン層の膜厚を測定したところ、 l O O nmで あった。
続いて、 ジシラン （S i 2H6) を原料とする UH V_C VD法によ り、 成長温度 7 5 0 °Cにて、 シードシリコン層上に第 2のシリコン層を堆積し て所望の S 0 S基板を作製した。 成長後にシリコンの総膜厚を測定したと ころ 2 0 0 nmであった。
作製した S 0 S基板の結晶性を評価するために、 基板の一部を用いて下 記の手順で処理してエッチピッ トを形成した後、 走査型電子顕微鏡 （S E M) で単位面積当たりのピッ ト数を測定し、 結晶欠陥密度を求めた。
( 1 ) 基板をメ タノール中で超音波洗浄する。
(2 ) 2 % H F水溶液を用いて表面の自然酸化膜を除去する。
(3) 純粋でオーバーフローする。
(4 ) I 2 ( g) + K I ( 1 2 g) +メ タノール （4 0 c c) +H2 0 (4 0 c c ) +HF ( 3 c c ) の割合で混合したエッチング液に、 基板 を 4 5秒間浸漬する。
(5) 純粋でオーバーフロー後、 （2) (3) を繰り返す。
その結果、 欠陥密度は 3. 0 X 1 0 7個/ c m2であった。
また、 作製した S O S基板の表面平坦性は、 AFM (原子間力顕微鏡） を用いて測定した。 この結果、 1 0〃 mX 1 0 mでの R r m s (表面粗 さ 2乗平均） の値は 1. 5 nmであった。 また、 作製した S 0 S膜の配向性、 結晶性並びに歪みに関しては、 C u の K « l線を線源とする HR— XRD (高分解能四軸 X線回折装置） を用い ても評価した。
まず、 基板表面に対して平行に成長した S i ( 004 ) 面の XR C (X 線ロッキングカーブ） を測定したところ FWHM (半値全幅） は 9 74 a r c s e cであった。 また、 このときの S i ( 0 04 ) 面のブラッグの回 折角は、 6 8. 9 9 5度であり、 これから計算される基板表面に平行な方 向の S iの格子定数は、 5. 44 0となる。
同様に、 基板表面に対して平行に成長した S i 12 2 0! 面の回折に関 しても測定した。 通常サフアイァ R面上には S i (0 0 1 ) 面が成長する 、 よ り詳細に見れば、 サファイアと S iの間の大きな格子定数差などの 問題によって、 成長初期には少量の S i !2 2 0 } 面などの配向の異なる 相も成長する。 これらの配向の異なる相は、 膜の結晶性を低下させる原因 の一つなるため、 出来るだけ減少させることが好ましい。 X線回折におい て、 これらの回折ピークの強度比を比較することは、 配向の異なる相がど の程度存在するかを判断する目安となる。
実施例 1において作製した S 0 S膜について、 基板表面に平行な S iの 0 04反射と 2 2 0反射の回折強度比を比較したところ、 S i 12 2 0} /S i ( 004 ) = 0. 0 5 2であった。
同様に、 基板表面に対して垂直に成長した S i ( 4 0 0 ) 面の回折に関 しても測定した。 その結果、 S i ( 4 0 0 ) 面のブラッグ回折角は、 6 9. 3 9 2度であり、 これから計算される基板表面に垂直な方向の S iの格子 定数は、 5. 4 1 3となる。 従って、 基板表面に平行な方向と垂直な方向 の格子定数の比は、 1. 0 0 5 0となった。
次いで、 この S 0 S基板に対して CMO S トランジスタを作製する。 図 7にデバイスの断面図を示す。 図の左側部分は NMO S部分であり、 右側 部分は PMO Sである。 図 7において、 1はサファイア基板である。 はじ めに、 シリ コン層を酸化性雰囲気中で熱処理し、 表面側の一部を酸化した 後、 形成されたシリコン酸化膜をエッチングによ り除去することによ り、 膜厚を 1 1 0 n mに調整した。 NMO Sと PMO Sを絶縁分離するために シリコン層を酸化し、 その酸化膜 2 1がサファィァ基板に達するようにす る。 これによ り、 サファイア基板上にシリ コン酸化膜で囲まれた領域が形 成され、 そこに NMO S、 PMO Sが形成される。 図中、 1 7 , 1 8は、 S i層上に熱酸化法によ り形成したゲート酸化膜であり、 1 9、 2 0は、 ゲート酸化膜上に形成したポリシリ コンゲート電極である。 また、 1 1、 1 3は、 砒素ィォン打ち込みによ り形成した NMO Sのソース、 ドレイ ン 領域であり、 1 4、 1 6は、 フッ化ボロンイオン打ち込みによ り形成した PMO Sのソース、 ドレイ ン領域である。 1 2、 1 5は、 それぞれ NMO S、 P MO Sのチャネル部である。
このようにして作製された M〇 トランジスタのデバイス特性を測定し た。 その結果、 ゲート幅 5 0ミクロン、 ゲート長が 0. 8ミクロンで、 し きい値が 0. 6 5 Vの N M 0 Sにおいて、 相互コンダクタンスは 4 5 0 Sであり、 スナツプバック耐圧は 8 Vであった。 このトランジスタのノィ ズ特性は、 インプッ ト ゲート ボルテージ スぺク トラル デンシティ 一 （S VG) で評価を行い、 測定周波数は 1 0 0 H zとして測定したとこ ろ、 S V Gは 2 X 1 0一 1 2 V 2/H zであった。 また、 このトランジスタ の E S Dを、 E I A J ED— 4 7 0 1— 1 試験方法 C— 1 1 1 A静電 破壊試験に準拠した方法によ り求めたところ、 2 5 00 Vであった。
次に、 高周波特性を測定するためにしきい値が 0. 2 5 Vでゲー ト幅 1 0 1 ミクロン、 実効ゲート長 0. 7ミクロンの NMO Sを用いて遮断周波 数を測定したところ、 5. 4 GH zであった。
さらに、 ゲー ト酸化膜の信頼性を評価するために、 酸化膜厚が 1 2 nm で、 大きさが 1 0 0 m角のゲートキャパシタを用い、 1 0 m AZ c m2の 定電流ス ト レスを加えることにより、 絶縁破壊電荷量 （Q b d) を測定し たところ、 1. O CZc m2であった。
(比較例 1 )
R面サファイア基板上に、 モノシラン （S i H4) ガスを原料とする L P CVD法によ り、 成長温度 9 5 0 °Cにて、 厚さ 2 0 0 nmの S O S基板 を作製した。
これを実施例 1 と同様の方法にて欠陥密度を測定したところ、 2. 0 X 1 09個/ c m2であった。
同様に、 R r m sを AFMを用いて測定したところ 5. O nmとなった。 また、 実施例 1と同様の手法にて HR— XRDを用いて評価したところ、 S i ( 0 04 ) 面の XRCの FWHMは 2 1 74 a r c s e cとなった。 このときの基板面に平行な方向および基板面に垂直な方向の格子定数は、 それぞれ 5. 4 44 A、 5. 4 03 Aであり、 従って、 これらの比は 1. 0 0 7 5となった。
同様に、 基板表面に平行な S i ( 0 04 ) と S i i2 2 01 面の回折強 度比を比較したところ、 S i !2 2 0! ZS i ( 004 ) = 0. 1 04で めった。
また、 この S 0 S基板の一部を切り出して、 透過電子顕微鏡 （TEM) にて S i < 1 1 0 >方向に断面を観察した結果、 図 8 Aに示すように、 シ リコン層の全体にわたって、 多数の積層欠陥が存在していることが確認で きた。
また、 実施例 1 と同様の方法で各評価項目において同じサイズの NM〇 S トランジスタゃキャパシタを作製し、 同様の方法によりデバイス特性を 評価した。
その結果、 相互コンダクタンスは 2 5 0 S、 スナップバック耐圧 6. 0 V、 3 〇は 3 1 0—10 2/112、 E S Dは 1 5 0 0 Vであった。 ま た、 同様に高周波特性を評価したところ、 遮断周波数は 3. 5 GH zであつ た。 さらに、 ゲート酸化膜の Q b dは、 0. 0 2 CZc m2であった。
(実施例 2 )
R面サファイア基板上に、 モノシラン （S i H4) ガスを原料とする L P C V D法によ り、 成長温度 9 5 0 °Cにて、 厚さ 2 0 0 n mの第 1のシリ コン層を堆積した。
次に、 これを酸化炉に導入し、 1 0 0 0 °Cにおいて、 水素 1 8 0リ ッ ト ル/ m i n、 酸素 1 8 0リ ッ トル Zm i nを導入しながら 3 0 m i n水蒸 気酸化を行った。 これを BH F中に浸漬して第 1のシリコン層上の酸化膜 を除去した後、 シ一ドシリコン層の膜厚を測定したところ、 1 0 0 n mで あった。
続いて、 ジシラン （S i 2H6) を原料とする UH V— C VD法によ り、 成長温度 7 5 0。(：にて、 シー ドシリコン層上に第 2のシリコン層を堆積し た。 この状態でのシリ コン層の厚みは、 2 0 0 nmであった。
さらに、 これを前述のように、 酸化炉に導入し、 1 0 0 0 °Cにおいて、 水素 1 8 0リ ッ トル Zm i n、 酸素 1 8 0リ ッ トル/ m i nを導入しなが ら 3 0 m i n水蒸気酸化を行った。 これを B H F中に浸潰して前記工程で 形成されたシリ コン層上の酸化膜を除去した後、 残ったシードシリコン層 の膜厚を測定したところ、 l O O nmであった。
続いて、 同様に、 ジシラン （S i 2H6) を原料とする UH V— C VD 法によ り、 成長温度 7 5 0 °Cにて、 前記シードシリコン層上に第 3のシリ コン層を堆積して所望の S 0 s基板を作製した。 成長後にシリコンの総膜 厚を測定したところ 2 00 n mであった。
これを実施例 1 と同様の方法にて欠陥密度を測定したところ、 7. 5 X 1 06個/ c m2であった。 同様に、 R r m sを A F Mを用いて測定したと ころ、 1. O nmでめった。
また、 実施例 1と同様の手法にて HR— XRDを用いて評価したところ、 S i (0 04 ) 面の XRCの FWHMは、 6 9 0 a r c s e cとなった。 このときの基板面に平行な方向および基板面に垂直な方向の格子定数は、 それぞれ 5. 4 3 8 ΑΛ 5. 4 2 0 Αであり、 従って、 これらの比は 1. 0 0 3 3となった。
同様に、 基板表面に平行な S i ( 0 04 ) と S i |2 2 Oi 面の回折強 度比とを比較したところ、 S i 12 2 0! /S i ( 004 ) = 0. 04 4 であった。
また、 実施例 1 と同様の方法で各評価項目において同じサイズの NMO S トランジスタやキャパシタを作製し、 同様の方法によ りデバイス特性を 評価した。
その結果、 相互コンダク タ ンスは 4 7 0 S、 スナツプバック耐圧 8. I V、 S VGは 1. 2 X 1 0—12V2ZH z、 E S Dは 2 7 0 0 Vであった。 また、 同様に高周波特性を評価したところ、 遮断周波数は 5. 9 GH zで あった。 さらに、 ゲート酸化膜の Q b dは 1. S CZc mSであった。
(実施例 3)
R面サファイア基板上に、 モノシラン （S i H4) ガスを原料とする L P C V D法によ り、 成長温度 9 5 0 °Cにて、 厚さ 2 0 0 n mの第 1のシリ コン層を堆積した。
このシリ コン層に、 基板温度を 0 °Cに保ちながら、 エネルギー 1 9 O k e Vのシリコンイオンを 1 X 1 016/ c m2注入し、 サファイアとの界面側 をアモルファス化した後、 窒素ガス雰囲気下、 温度 550 °Cで 1時間、 続 いて、 温度 900 °Cで 1時間の加熱処理を行い、 シリコン層を再結晶化し た。
次に、 これを酸化炉に導入し、 1 0 0 0 °Cにおいて、 水素 1 80 リ ッ ト ル /m i n、 酸素 1 80リ ッ トル Zm i nを導入しながら、 30 m i n水 蒸気酸化を行った。 これを B H F中に浸漬して第 1のシリコン層上の酸化 膜を除去した後、 シー ドシリ コン層の膜厚を測定したところ、 l O O nm であった。
続いて、 ジシラン （S i 2H6) を原料とする UH V— C VD法によ り 成長温度 750 °Cにて、 シードシリコン層上に第 2のシリコン層を堆積し て所望の S 0 S基板を作製した。 成長後にシリコンの総膜厚を測定したと ころ、 200 nmであった。
これを実施例 1と同様の方法にて欠陥密度を測定したところ、 8. 8 X 1 06個/ c m2であった。 同様に、 R r m sを AFMを用いて測定したと ころ、 1. l nmであった。
また、 実施例 1と同様の手法にて HR— XRDを用いて評価したところ、 S i (004) 面の XRCの FWHMは、 699 a r c s e cとなった。 このときの基板面に平行な方向および基板面に垂直な方向の格子定数は、 それぞれ 5. 4 3 8 A、 5. 4 1 3 Aであり、 従って、 これらの比は 1 · 0046となった。
同様に、 基板表面に平行な S i ( 004 ) と S i i220i 面の回折強 度比とを比較したところ、 S i |220| ZS i ( 004 ) = 0. 048 であった。
また、 実施例 1と同様の方法で各評価項目において同じサイズの NMO S トランジスタやキャパシタを作製し、 同様の方法によ りデバイス特性を 評価した。
その結果、 相互コンダクタンスは 4 6 0 μ S、 スナツプバック耐圧 8. I V、 S VGは 1. 5 X 1 0—12V2ZH z、 E S Dは 2 700 Vであった。 また、 同様に高周波特性を評価したところ、 遮断周波数は 5. 8 GH zで あった。 さらに、 ゲート酸化膜の Q b dは 1. 5 C/c m2であった。
(実施例 4 )
R面サファイア基板上に、 モノシラン （S i H4) ガスを原料とする L P C V D法によ り、 成長温度 9 5 0 °Cにて、 厚さ 2 0 0 nmの第 1のシリ コン層を堆積した。
続いて、 これを圧力 8 OTorrの水素ガス雰囲気中、 1 1 0 0 °Cで 3 0分 の加熱処理を行った。
このシリ コン層に、 基板温度を 0 °Cに保ちながら、 エネルギー 1 9 0 k e Vのシリ コンイオンを 1 X 1 016/ c m2注入し、 サファイアとの界面側 をアモルファス化した後、 窒素ガス雰囲気下、 温度 5 5 CTCで 1時間、 続 いて温度 9 0 0 °Cで 1時間の加熱処理を行い、 シリコン層を再結晶化した。
次に、 これを酸化炉に導入し、 1 00 0 °Cにおいて、 水素 1 8 0リ ッ ト ル /m i n、 酸素 1 8 0リ ッ トル Zm i nを導入しながら 3 0 m i n水蒸 気酸化を行った。 これを BHF中に浸漬して第 1のシリコン層上の酸化膜 を除去した後、 シードシリ コン層の膜厚を測定したところ、 l O O nmで あった。
続いて、 ジシラン （S i 2H6) を原料とする UH V— C VD法により 成長温度 7 5 0 °Cにて、 シー ドシリコン層上に第 2のシリコン層を堆積し て所望の S 0 S基板を作製した。 成長後にシリコンの総膜厚を測定したと ころ、 2 0 0 nmであった。 これを実施例 1 と同様の方法にて欠陥密度を測定したところ、 6. 2 X 1 06個 Z c m2であった。 同様に、 R r m sを AFMを用いて測定したと ころ、 0. 9 nmであった。
また、 実施例 1 と同様の手法にて HR— XRDを用いて評価したところ、 S i ( 0 04 ) 面の XR Cの FWHMは 6 70 a r c s e cとなった。 こ のときの基板面に平行な方向および基板面に垂直な方向の格子定数は、 そ れぞれ 5. 4 3 8 A、 5. 4 3 6 Aであり、 従って、 これらの比は 1. 0 0 04となった。
同様に、 基板表面に平行な S i ( 0 04 ) と S i |2 2 0i 面の回折強 度比を比較したところ、 S i 12 2 0! ZS i ( 0 04 ) = 0. 03 6で あった。
また、 実施例 1 と同様の方法で各評価項目において同じサイズの NMO S トランジスタゃキャパシタを作製し、 同様の方法によ りデバイス特性を 評価した。
その結果、 相互コンダクタンスは 4 7 5 S、 スナップバック耐圧 8. 2V、 S V Gは 1. 2 X 1 0—12V2/H z、 E S Dは 2 8 00 Vであった。 また、 同様に高周波特性を評価したところ、 遮断周波数は 5. 9 GH zで あった。 さらに、 ゲート酸化膜の Q b dは 1. 7 C/c m2であった。
(実施例 5 )
R面サファイア基板上に、 モノシラン （S i H4) ガスを原料とする L P C VD法によ り、 成長温度 9 5 0 °Cにて、 厚さ 2 0 0 nmの第 1のシリ コン層を堆積した。
このシリコン層に、 基板温度を 0 °Cに保ちながら、 エネルギー 1 9 O k e Vのシリコンイオンを 1 X 1 016/ c m2注入し、 サファイアとの界面側 をアモルファス化した後、 窒素ガス雰囲気下、 温度 5 5 0 °Cで 1時間、 続 いて温度 9 0 0 °Cで 1時間の加熱処理を行い、 シリコン層を再結晶化した。 次に、 これを酸化炉に導入し、 1 00 0 °Cにおいて、 水素 1 8 0リ ッ ト ル Zm i n、 酸素 1 8 0リ ッ トル /m i nを導入しながら 3 0 m i n水蒸 気酸化を行った。 これを B H F中に浸漬して第 1のシリコン層上の酸化膜 を除去した後、 シ一ドシリコン層の膜厚を測定したところ、 l O O nmで めつ 7こ
続いて、 ジシラン （S i 2H6) を原料とする UHV— C VD法によ り、 成長温度 7 5 0 °Cにて、 シードシリコン層上に第 2のシリコン層を堆積し た。
続いて、 これを圧力 8 OTorrの水素ガス雰囲気中、 1 1 0 0°Cで 3 0分 の加熱処理を行い、 所望の S 0 S基板を作製した。
このシリコン層の総膜厚を測定したところ、 2 0 0 nmであった。
これを実施例 1 と同様の方法にて欠陥密度を測定したところ、 6. 6 X 1 06個/ c m2であった。 同様に、 R r m sを AFMを用いて測定したと ころ、 0. 8 n mであった。
また、 実施例 1と同様の手法にて HR— XRDを用いて評価したところ、 S i ( 0 04 ) 面の XRCの FWHMは 6 6 5 a r c s e cとなった。 こ のときの基板面に平行な方向および基板面に垂直な方向の格子定数は、 そ れぞれ 5. 4 3 8 A、 5. 4 3 5 Aであり、 従って、 これらの比は 1. 0 0 0 5となった。
同様に、 基板表面に平行な S i ( 0 04 ) と S i 12 2 0i 面の回折強 度比を比較したところ、 S i ί 2 2 01 /S i ( 0 04 ) = 0. 04 2で めつ 7こ0
また、 実施例 1 と同様の方法で各評価項目において同じサイズの NMO S トランジスタゃキャパシタを作製し、 同様の方法によ りデバイス特性を 評価した。
その結果、 相互コンダクタンスは 4 8 0 S、 スナツプバック耐圧 8. 3V、 S VGは 1. 0 X 1 O— V2/ !! z、 E S Dは 2 8 00 Vであった。 また、 同様に高周波特性を評価したところ、 遮断周波数は 6. 0 GH zで あった。 さらに、 ゲート酸化膜の Q b dは、 1. 8 C/c m2であった。
(実施例 6 )
シリ コン （ 1 00) 基板上に、 トリメチルアルミニウム、 酸素を原料と する UHV— C VD法を用いて、 基板温度 8 8 0 °Cにて A l 2〇3を堆 積した。 成長後の膜を RHE ED (反射高速電子線回折） ならびに XRD を用いて観察したところ、 単結晶 y— A 12〇 3が成長していることが確認 された。
この 7 — A 12〇3層上に、 ジシラン （S i 2H6) ガスを原料とする U HV— C VD法によ り、 成長温度 9 5 0 °Cにて厚さ 2 0 0 nmの第 1のシ リコン層を堆積した。
次に、 これを酸化炉に導入し、 1 0 0 0 °Cにおいて、 水素 1 8 0リ ッ ト ル /m i n、 酸素 1 8 0リ ッ トル Zm i nを導入しながら 3 0 m i n水蒸 気酸化を行った。 これを B H F中に浸潰して、 第 1のシリコン層上の酸化 膜を除去した後、 シー ドシリコン層の膜厚を測定したところ、 l O O nm であった。
続いて、 ジシラン （S i 2H6) を原料とする UH V_C VD法によ り 成長温度 7 5 0 °Cにて、 シー ドシリ コン層上に第 2のシリコン層を堆積し て所望の S〇 S基板を作製した。
これを実施例 1 と同様の方法にて欠陥密度を測定したところ、 3. 2 X 1 08個 Z c m2であった。 同様に、 R r m sを AFMを用いて測定したと ころ、 2. 3 n mであった。 また、 実施例 1 と同様の方法で各評価項目において同じサイズの NMO S トランジスタゃキャパシタを作製し、 同様の方法によ りデバイス特性を 評価した。
その結果、 相互コンダクタンスは 4 0 0 S、 スナップバック耐圧 7. 5V、 S VGは 5. 2 X 1 0—12V2/H z、 E S Dは 2 2 0 0 Vであった。 また、 同様に高周波特性を評価したところ、 遮断周波数は 4. 8 GH zで あった。 さらに、 ゲート酸化膜の Q b dは、 0. 5 C/c m2であった。
(比較例 2 )
シリコン （ 1 0 0) 基板上に、 トリメチルアルミニウム、 酸素を原料と する UHV— C VD法を用いて、 基板温度 8 8 0 °〇にてァー八 1203を堆 積した。 成長後の膜を RHEE Dならびに XRDを用いて観察したところ、 単結晶ァ - A 1203が成長していることが確認された。
このァ一 A 12〇3層上に、 ジシラン （S i 2H6) ガスを原料とする U HV— CVD法によ り、 成長温度 9 5 0 °Cにて、 厚さ 2 0 0 nmのシリコ ン層を堆積し、 S O I基板を作製した。
これを実施例 1 と同様の方法にて欠陥密度を測定したところ、 2. 7 X 1 09個/ c m2であった。 同様に R r msを AFMにより測定したところ、 4. 8 n mであった。
また、 実施例 1 と同様の方法で各評価項目において同じサイズの NMO S トランジスタゃキャパシタを作製し、 同様の方法によ りデバイス特性を 評価した。 '
その結果、 相互コンダクタンスは 2 6 0 S、 スナップバック耐圧 6. 2V、 S V Gは 3. 1 X 1 0—10V2/H z、 E S Dは 1 50 0 Vであった。 また、 同様に高周波特性を評価したところ、 遮断周波数は 3. 5 GH zで あった。 さらに、 ゲート酸化膜の O b dは、 0. 0 3 C/c m2であった。 (比較例 3 )
R面サファイア基板上に、 モノシラン （S i H4) ガスを原料とする L P C VD法によ り、 成長温度 9 50 °Cにて、 厚さ 2 0 0 nmの第 1のシリ コン層を堆積した。
このシリ コン層に、 基板温度を 0 °Cに保ちながら、 エネルギー 1 9 O k e Vのシリコンイオンを 1 X 1 016/ c m2注入し、 サファイアとの界面側 をアモルファス化した後、 窒素ガス雰囲気下、 温度 5 5 0 °Cで 1時間、 続 いて温度 9 0 0 °Cで 1時間の加熱処理を行い、 シリコン層を再結晶化し、 S 0 S基板を作製した。
これを実施例 1 と同様の方法にて欠陥密度を測定したところ、 1. 5 X 1 09個/じ m2であった。 同様に、 R r m sを AFMにより測定したとこ ろ、 4. 3 n mであった。
また、 実施例 1と同様の手法にて H R— X RDを用いて評価したところ、 S i ( 0 04 ) 面の XRCの FWHMは 1 1 l O a r c s e c となった。 このときの基板面に平行な方向および基板面に垂直な方向の格子定数は、 それぞれ 5. 4 4 4 A、 5. 4 0 6 Aであり、 従って、 これらの比は 1. 0 0 70となった。
同様に、 基板表面に平行な S i ( 0 04 ) と S i j2 2 0i 面の回折強 度比を比較したところ、 S i !2 2 0! ZS i ( 0 04 ) - 0. 1 0 2で あった。
また、 この S O S基板の一部を切り出して、 透過電子顕微鏡 （TEM) にて S i < 1 1 0〉方向に断面を観察した結果、 図 8 Bに示すように、 シ リコン層の内部に積層欠陥が存在していることが確認できた。
また、 実施例 1 と同様の方法で各評価項目において同じサイズの NMO S トランジスタやキャパシタを作製し、 同様の方法によ りデバイス特性を 評価した。
その結果、 相互コンダクタンスは 3 5 0 S、 スナップバック耐圧 7. 0V、 S VGは 1. 0 X 1 0-10V2ZH z、 E S Dは 1 8 0 0 Vであった。 また、 同様に高周波特性を評価したところ、 遮断周波数は 4. 2 GH zで あった。 さらに、 ゲート酸化膜の Q b dは 0. l C/c m2であった。
(実施例 7)
R面サフアイァ基板上に、 モノシラン （S i H4) ガスを原料とする L P C VD法によ り、 成長温度 9 5 0 °Cにて、 厚さ 2 0 0 nmの第 1のシリ コン層を堆積した。
このシリ コン層に、 基板温度を 0 °Cに保ちながら、 エネルギー 1 9 O k e Vのシリコンイオンを 1 X 1 016/ c m2注入し、 サファイアとの界面側 をアモルファス化した後、 窒素ガス雰囲気下、 温度 5 5 0 °Cで 1時間、 続 いて温度 9 0 0 °Cで 1時間の加熱処理を行い、 シリコン層を再結晶化した。
次に、 これを酸化炉に導入し、 1 0 0 0 °Cにおいて、 水素 1 8 0リ ッ ト ル Zm i n、 酸素 1 8 0リ ッ トル Zm i nを導入しながら、 3 0 m i n水 蒸気酸化を行った。 これを B H F中に浸潰して第 1のシリコン層上の酸化 膜を除去した後、 シードシリコン層の膜厚を測定したところ、 l O O nm であった。
続いて、 ジシラン （S i 2H6) を原料とする UH V— C VD装置に該 S 0 S基板を導入し、 真空中 9 0 0 °Cにて 3 0m i n熱処理を行った。 弓 I き続いて、 in situにて R H E E Dを用いて膜表面を観察したところ、 S i < 1 1 0 >方向よ り電子線を入射した場合に明瞭な 2倍長周期構造を持った ストリークが観察され、 シードシリコン層が清浄で平滑なシリコン面を持つ ていることが確認された。
これに引き続いて、 in situにて成長温度 7 5 0 °Cで、 シードシリ コン層 上に第 2のシリ コン層を堆積して所望の S 0 S基板を作製した。 成長後に シリ コンの総膜厚を測定したところ、 2 00 nmであった。
これを実施例 1 と同様の方法にて欠陥密度を測定したところ、 5. 0 X 1 05個/ c m2であった。 同様に、 R r m sを A F Mを用いて測定したと ころ、 0. 9 n mであった。
また、 実施例 1と同様の手法にて H R— X RDを用いて評価したところ、 S i (0 04 ) 面の XRCの FWHMは、 6 53 a r c s e cとなった。 このときの基板面に平行な方向および基板面に垂直な方向の格子定数は、 それぞれ 5. 4 3 6 A、 5. 4 34 Aであり、 従ってこれらの比は 1. 0 0 04となった。 同様に、 基板表面に平行な S i ( 0 04 ) と S i I 2 2 0 i 面の回折強度比を比較したところ、 S i |2 2 0| /S i ( 004 ) = 0. 0 3 0であった。
また、 この S 0 S基板の一部を切り出して、 透過電子顕微鏡 （TEM) にて S i < 1 1 0 >方向に断面を観察した結果、 図 8 Cに示すように、 シ リ コン層の全体にわたつて結晶欠陥が消滅しているのが確認できた。
また、 実施例 1 と同様の方法で各評価項目において同じサイズの NM〇 S トランジスタやキャパシタを作製し、 同様の方法によ りデバイス特性を 評価した。
その結果、 相互コンダクタンスは 5 0 0 S、 スナップバック耐圧 8. 5V、 S VGは 1. 0 X 1 0_12ν2ΖΗ z、 E S Dは 3 0 0 0 Vであった。 また、 同様に高周波特性を評価したところ、 遮断周波数は 6. 5 GH zで あった。 さらに、 ゲート酸化膜の Q b dは、 2. 4 CZc m2であった。
(実施例 8 )
R面サファイア基板上に、 モノシラン （S i H4) ガスを原料とする L P C VD法によ り、 成長温度 9 50でにて、 厚さ 2 O O nmの第 1のシリ コン層を堆積した。
次に、 これを酸化炉に導入し、 1 0 0 0 °Cにおいて、 酸素 1 8 0リ ッ ト ル/ m i nを導入しながら 3 6 0分ドライ酸化を行った。 これを BHF中 に浸潰して第 1のシリコン層上の酸化膜を除去した後、 シードシリコン層 の膜厚を測定したところ、 l O O nmであった。
続いて、 ジシラン （S i 2H6) を原料とする UHV— C VD法によ り 成長温度 7 5 0 °Cにて、 シードシリコン層上に第 2のシリコン層を堆積し て所望の S 0 S基板を作製した。 成長後にシリコンの総膜厚を測定したと ころ、 2 0 0 n mであった。
これを実施例 1 と同様の方法にて欠陥密度を測定したところ、 5. 0 X 107個/ c m2であった。 同様に R rm sを AFMにより測定したところ、 2. O n mであった。
また、 実施例 1 と同様の方法で各評価項目において同じサイズの NMO トランジスタゃキャパシタを作製し、 同様の方法によ りデバイス特性を 評価した。
その結果、 相互コンダクタンスは 4 3 0 S、 スナツプバック耐圧 7. 8V、 S V Gは 3. 5 X 1 0— 12V2ZH z、 E S Dは 2 4 0 0 Vであった。 また、 同様に高周波特性を評価したところ、 遮断周波数は 5. 2 GH zで あった。 さらに、 ゲート酸化膜の Q b dは、 0. 8 C/c m2であった。
(実施例 9)
R面サファイア基板上に、 モノシラン （S i H4) ガスを原料とする L P C V D法によ り、 成長温度 9 5 0 °Cにて、 厚さ 2 0 0 n mの第 1のシリ コン層を堆積した。
次に、 これを酸化炉に導入し、 9 0 0 °Cにおいて、 水素 1 8 0リ ッ トル Zm i n、 酸素 1 8 0リ ッ トル Zm i nを導入しながら、 9 0 m i n水蒸 気酸化を行った。 これを BHF中に浸漬して第 1のシリコン層上の酸化膜 を除去した後、 シードシリ コン層の膜厚を測定したところ、 1 0 0 n mで めつ 7こ0
続いて、 ジシラン （S i 2H6) を原料とする UH V_C VD法によ り 成長温度 7 5 0 °Cにて、 シー ドシリコン層上に第 2のシリコン層を堆積し て所望の S 0 S基板を作製した。 成長後にシリコンの総膜厚を測定したと ころ、 2 0 0 n mであった。
これを実施例 1 と同様の方法にて欠陥密度を測定したところ、 6. 0 X 1 07個/ c m2であった。 同様に R rm sを AFMにより測定したところ、 1. 7 n mであった。
また、 実施例 1 と同様の方法で各評価項目において同じサイズの NMO S トランジスタやキャパシタを作製し、 同様の方法によ りデバイス特性を 評価した。
その結果、 相互コンダクタンスは 4 3 0 S、 スナツプバック耐圧 7. 7 V、 S VGは 4. 0 X 1 0 -12V2/H z , Ε S Dは 2 4 0 0 Vであった。 また、 同様に高周波特性を評価したところ、 遮断周波数は 5. 2 GH zで あった。 さらに、 ゲート酸化膜の Q b dは、 0. 7 C/c m2であった。
(実施例 1 0 )
R面サファイア基板上に、 モノシラン （S i H4) ガスを原料とする L P C VD法によ り、 成長温度 9 5 0 °Cにて、 厚さ 2 0 0 nmの第 1のシリ コン層を堆積した。
次に、 これを酸化炉に導入し、 1 1 0 0 °Cにおいて、 水素 1 8 0リ ッ ト ル/ m i n、 酸素 1 8 0リ ッ トル Zm i nを導入しながら、 1 5分水蒸気 酸化を行った。 これを BHF中に浸漬して第 1のシリコン層上の酸化膜を 除去した後、 シー ドシリ コン層の膜厚を測定したところ、 l O O nmであつ た。
続いて、 ジシラン （S i 2H6) を原料とする UHV— C VD法によ り 成長温度 7 5 0 °Cにて、 シ一ドシリコン層上に第 2のシリコン層を堆積し て所望の S 0 S基板を作製した。 成長後にシリコンの総膜厚を測定したと ころ、 2 0 0 n mであった。
これを実施例 1 と同様の方法にて欠陥密度を測定したところ、 3. 5 X 1 07個ノ c m2であった。 同様に、 R r m sを AFMによ り測定したとこ ろ、 1 , 5 nmであった。
また、 実施例 1 と同様の方法で各評価項目において同じサイズの NMO S トランジスタやキャパシタを作製し、 同様の方法によ りデバイス特性を 評価した。
その結果、 相互コンダクタンスは 4 5 0 S、 スナツプバック耐圧 8. I V、 S VGは 2. 1 X 1 0— 12V2ZH z、 E S Dは 2 5 0 0 Vであった。 また、 同様に高周波特性を評価したところ、 遮断周波数は 5. 4 GH zで あった。 さらにゲー ト酸化膜の Q b dは、 1. 2 C/c m2であった。
(実施例 1 1 )
R面サファイア基板上に、 モノシラン （S i H4) ガスを原料とする L P C V D法によ り、 成長温度 9 50 °Cにて、 厚さ 2 0 0 nmの第 1のシリ コン層を堆積した。
このシリコン層に、 基板温度を 0 °Cに保ちながら、 エネルギー 1 9 0 k e Vのシリコンイオンを 1 X 1 0 lo/ c m2注入し、 サファイアとの界面側 をアモルファス化した後、 窒素ガス雰囲気下、 温度 5 5 0 °Cで 1時間、 続 いて温度 9 0 0 °Cで 1時間の加熱処理を行い、 シリコン層を再結晶化した。
次に、 これを酸化炉に導入し、 1 00 0 °Cにおいて、 水素 1 8 0リ ッ ト ル Zm i n、 酸素 1 8 0リ ッ トル Zm i nを導入しながら 3 0 m i n水蒸 気酸化を行った。 これを BHF中に浸漬して第 1のシリコン層上の酸化膜 を除丟した後、 シードシリコン層の膜厚を測定したところ、 1 0 0 n mで あった。
続いて、 ジシラン （S i 2H6) を原料とする UHV— C VD法により 成長温度 7 5 0 °Cにて、 シー ドシリ コン層上に第 2のシリコン層を堆積し て所望の S 0 S基板を作製した。
続いて、 この S 0 S基板の表面平坦性を改善するために、 CMP (化学 的機械的研磨） を行い、 4 5 nmのシリ コン層を研磨した。 研磨後にシリ コン層の膜厚を測定したところ 1 9 0 n mであった。
これを実施例 1 と同様の方法にて欠陥密度を測定したところ、 2. 4 X 1 07個 Z c m2であった。 同様に、 R r m sを A FMを用いて測定したと ころ 0. 3 nmであった。
また、 実施例 1 と同様の方法で各評価項目において同じサイズの NMO S トランジスタやキャパシタを作製し、 同様の方法によ りデバイス特性を 評価した。
その結果、 相互コンダクタンスは 44 0 S、 スナツプバック耐圧 8. 2V、 S VGは 1. 9 X 1 0—12V2/H z、 E S Dは 2 6 0 0 Vであった。 また、 同様に高周波特性を評価したところ、 遮断周波数は 5. 3 GH zで あった。 さらに、 ゲート酸化膜の Q b dは、 1. 5 C/c m2であった。
(実施例 1 2)
R面サファイア基板上に、 モノシラン （S i H4) ガスを原料とする L P C VD法によ り、 成長温度 9 5 0 °Cにて、 厚さ 2 0 0 nmの第 1のシリ コン層を堆積した。
次に、 これを酸化炉に導入し、 1 0 0 0 °Cにおいて、 水素 1 8 0リ ッ ト ル Zm i n、 酸素 1 8 0リ ッ トルノ m i nを導入しながら、 3 0 m i n水 蒸気酸化を行った。 これを B HF中に浸潰して第 1のシリコン層上の酸化 膜を除去して、 所望の S〇 S膜を作製した。 シリコン層の膜厚は 1 0 0 n mでめつ 7こ。
これを実施例 1 と同様の方法にて欠陥密度を測定したところ、 7. I X 1 07個 Z c m2であった。 同様に、 R r m sを AFMによ り測定したとこ ろ、 2. 3 n mであった。
また、 実施例 1 と同様の方法で各評価項目において同じサイズの NMO S トランジスタゃキャパシタを作製し、 同様の方法によ りデバイス特性を 評価した。
その結果、 相互コンダクタンスは 4 2 0 μ S、 スナップバック耐圧 7. 7V、 S VGは 3. 5 X 1 0"12V2/H z , Ε S Dは 2 4 0 0 Vであった。 また、 同様に高周波特性を評価したところ、 遮断周波数は 5. 2 GH zで あった。 さらに、 ゲート酸化膜の Q b dは、 0. 7 C/c m2であった。
(実施例 1 3 )
R面サファイア基板上に、 モノシラン （S i H4) ガスを原料とする L P C V D法によ り、 成長温度 9 5 0 °Cにて、 厚さ 2 0 0 n mの第 1のシリ コン層を堆積した。
このシリ コン層に、 基板温度を 0 °Cに保ちながら、 エネルギー 1 9 0 k e Vのシリ コンイオンを 1 X 1 016/ c m2注入し、 サファイアとの界面側 をアモルファス化した後、 窒素ガス雰囲気下、 温度 5 5 0 °Cで 1時間、 続 いて温度 9 0 0 °Cで 1時間の加熱処理を行い、 シリコン層を再結晶化した。
次に、 これを酸化炉に導入し、 1 00 0 °Cにおいて、 水素 1 8 0リ ッ ト ル/ m i n、 酸素 1 8 0リ ッ トル Zm i nを導入しながら 3 0 m i n水蒸 気酸化を行った。 これを BHF中に浸漬して第 1のシリコン層上の酸化膜 を除去して所望の S 0 S膜を作製した。 シリコン層の膜厚は 1 0 0 n mで あった。
これを実施例 1 と同様の方法にて欠陥密度を測定したところ、 3. I X 1 07個 Zc m2であった。 同様に、 R r m sを A F Mを用いて測定したと ころ、 2. l nmであった。
また、 実施例 1 と同様の方法で各評価項目において同じサイズの NMO S トランジスタゃキャパシタを作製し、 同様の方法によ りデバイス特性を 評価した。
その結果、 相互コンダクタンスは 44 0 S、 スナツプバック耐圧 7. 9V、 S V Gは 2. 0 X 1 0—12V2/H z、 E S Dは 2 50 0 Vであった。 また、 同様に高周波特性を評価したところ、 遮断周波数は 5. 3 GH zで あった。 さらに、 ゲート酸化膜の Q b dは、 1. 2 CZc m2であった。
(実施例 1 4 )
R面サフアイァ基板上に、 モノシラン （S i H4) ガスを原料とする L P C V D法によ り、 成長温度 9 50 °Cにて、 厚さ 2 0 0 nmの第 1のシリ コン層を堆積した。
次に、 これを圧力 8 OTorrの水素ガス雰囲気中、 1 1 00°Cで 3 0分の 加熱処理を施した。
このシリ コン層に、 基板温度を 0 °Cに保ちながら、 エネルギー 1 9 O k e Vのシリ コンイオンを 1 X 1 016Zc m2注入し、 サファイアとの界面側 をアモルファス化した後、 窒素ガス雰囲気下、 温度 5 5 0 °Cで 1時間、 続 いて温度 9 0 0 °Cで 1時間の加熱処理を行い、 シリコン層を再結晶化した。
次に、 これを酸化炉に導入し、 1 0 0 0 °Cにおいて、 水素 1 8 0リ ッ ト ル Zm i n、 酸素 1 8 0リ ッ トル Zm i nを導入しながら 3 0 m i n水蒸 気酸化を行った。 これを B H F中に浸潰して第 1のシリコン層上の酸化膜 を除去して所望の S 0 S膜を作製した。 シリコン層の膜厚は 1 0 0 nmで あった。
これを実施例 1 と同様の方法にて欠陥密度を測定したところ、 2. 9 X 1 07個 Z c m2であった。 同様に、 R r m sを A FMを用いて測定したと ころ、 1. l nmであった。
また、 実施例 1 と同様の方法で各評価項目において同じサイズの NMO S トランジスタゃキャパシタを作製し、 同様の方法によ りデバイス特性を 評価した。
その結果、 相互コンダクタンスは 4 4 0 S、 スナップバック耐圧 7. 9V、 S VGは 1. 5 X 1 0— 12V2ZH z、 E S Dは 2 5 0 0 Vであった。 また、 同様に高周波特性を評価したところ、 遮断周波数は 5. 3 GH zで あった。 さらに、 ゲート酸化膜の Q b dは、 1. 4 C/c m2であった。
(実施例 1 5)
R面サファイア基板上に、 モノシラン （S i H4) ガスを原料とする L P C V D法によ り、 成長温度 9 5 0 °Cにて、 厚さ 2 0 0 nmのシリコン層 を堆積した後、 圧力 8 OTorrの水素ガス雰囲気中、 1 1 5 0°Cで 1時間の 加熱処理を施すことにより、 S O S基板を作製した。
これを実施例 1 と同様の方法にて欠陥密度を測定したところ、 3. 0 X 1 08個 c m2であった。 同様に、 R r m sを AFMにより測定したとこ ろ、 1. 5 nmであつ 7こ。
また、 実施例 1 と同様の方法で各評価項目において同じサイズの NMO S トランジスタやキャパシタを作製し、 同様の方法によりデバイス特性を 評価した。
その結果、 相互コンダクタンスは 3 9 0 S、 スナップバック耐圧 7. 7V、 S V Gは 4. 5 X 1 0—12V2/H z、 E S Dは 2 1 0 0 Vであった。 また、 同様に高周波特性を評価したところ、 遮断周波数は 4. 6 GH zで あった。 さらに、 ゲート酸化膜の Q b dは、 0. 5 CZc m2であった。 (実施例 1 6 )
水素ガス雰囲気中で加熱処理する際の水素圧力を 7 6 OTorrにしたこと 以外は、 実施例 1 4と同様にして、 シリ コン層の厚さが 2 0 0 n mの S 0 S基板を作製した。
これを実施例 1 と同様の方法にて欠陥密度を測定したところ、 2. 5 X 1 08個/ c m2であった。 同様に、 R r m sを AFMを用いて測定したと ころ、 1. 5 nmであった。
また、 実施例 1 と同様の方法で各評価項目において同じサイズの NMO S トランジスタやキャパシタを作製し、 同様の方法によ りデバイス特性を 評価した。
その結果、 相互コンダクタンスは 3 8 0 S、 スナツプバック耐圧 7. 7V、 S VGは 4. 4 X 1 0— 12V2ZH z、 E S Dは 2 1 0 0 Vであった。 また、 同様に高周波特性を評価したところ、 遮断周波数は 4. 5 GH zで あった。 さらに、 ゲート酸化膜の Q b dは、 0. 5 C/c m2であった。
(実施例 1 7)
水素ガス雰囲気中で加熱処理する際の、 温度を 1 0 5 0 °Cにしたこと以 外は、 実施例 1 4と同様にして、 シリコン層の厚さが 2 0 0 n mの S 0 S 基板を作製した。
実施例 1 と同様の方法にて欠陥密度を測定したところ、 3. 5 X 1 08 個 Z c m2であった。 同様に、 R r m sを A FMを用いて測定したところ、 1. 5 nmであつ 7こ。
また、 実施例 1 と同様の方法で各評価項目において同じサイズの NMO S トランジス夕やキャパシタを作製し、 同様の方法によ りデバイス特性を 評価した。 その結果、 相互コンダクタンスは 3 7 5 μ S、 スナップバック耐圧 7. 7V、 S V Gは 4. 6 X 1 0_12V2/H z、 E S Dは 2 1 0 0 Vであった。 また、 同様に高周波特性を評価したところ、 遮断周波数は 4. 4 GH zで あった。 さらに、 ゲート酸化膜の Q b dは、 0. 5 CZc m2であった。
(実施例 1 8)
水素ガス雰囲気中で加熱処理する際の、 時間を 1 0分にしたこと以外は、 実施例 1 4と同様にして、 シリコン層の厚さが 2 0 0 n mの S 0 S基板を 作製した。
実施例 1 と同様の方法にて欠陥密度を測定したところ、 3. 7 X 1 08 個/ c m2であった。 同様に、 R r m sを AFMを用いて測定したところ 1. 8 n mであった。
また、 実施例 1 と同様の方法で各評価項目において同じサイズの NMO S トランジスタゃキャパシタを作製し、 同様の方法によ りデバイス特性を 評価した。
その結果、 相互コンダクタンスは 3 7 5 S、 スナップバック耐圧 7. 5V、 S VGは 5. 6 X 1 0-12V2ZH z、 E S Dは 2 1 0 0 Vであった。 また、 同様に高周波特性を評価したところ、 遮断周波数は 4. 4 GH zで あった。 さらに、 ゲート酸化膜の Q b dは、 0. 4 CZc m2であった。
(実施例 1 9 )
R面サファイア基板上に、 モノシラン （S i H4) ガスを原料とする L P C V D法によ り、 成長温度 9 50 °Cにて、 厚さ 2 00 nmのシリ コン層 を堆積した。
このシリ コン層に、 基板温度を 0 °Cに保ちながら、 エネルギー 1 9 O k e Vのシリコンイオンを 1 X 1 016/ c m2注入し、 サファイアとの界面側 をアモルファス化した後、 窒素ガス雰囲気下、 温度 5 5 0 °Cで 1時間、 続 いて温度 9 0 0 °Cで 1時間の加熱処理を行った。
その後、 圧力 8 0 T 0 r rの水素ガス雰囲気中、 1 1 5 0 °Cで 1時間の 加熱処理を施すことによ り S 0 S基板を作製した。
実施例 1 と同様の方法にて欠陥密度を測定したところ、 8. 0 X 1 07 個/ c m2であった。 同様に、 R r m sを A FMを用いて測定したところ、 0. 8 n mであった。
また、 実施例 1 と同様の方法で各評価項目において同じサイズの NMO S トランジスタゃキャパシ夕を作製し、 同様の方法によ りデバイス特性を 評価した。
その結果、 相互コンダクタンスは 4 3 5； S、 スナツプバック耐圧 7. 9V、 S V Gは 3. 0 X 1 0—12V2ZH z、 E S Dは 2 5 00 Vであった。 また、 同様に高周波特性を評価したところ、 遮断周波数は 5. 2 GH zで あった。 さらに、 ゲート酸化膜の Q b dは、 1. 0 CZc m2であった。
(実施例 2 0)
シリ コン （ 1 00) 基板上に、 トリメチルアルミニウム、 酸素を原料と する UHV— C VD法を用いて、 基板温度 8 8 0 °Cにて A 12〇3を堆 積した。 成長後の膜を R H E E Dならびに X R Dを用いて観察したところ、 単結晶ァ - A 1203が成長していることが確認された。
この y— A 12〇3層上に、 ジシラン （S i 2H6) ガスを原料とする U HV— CVD法によ り、 成長温度 9 5 0 °Cにて、 厚さ 2 00 nmのシリコ ン層を堆積し、 S O I基板を作製した。
その後、 圧力 8 OTorrの水素ガス雰囲気中、 1 1 5 0°Cで 1時間の加熱 処理を施すことによ り S 0 I基板を作製した。
実施例 1 と同様の方法にて欠陥密度を測定したところ、 3. 0 X 1 08 個 Zc m2であった。 同様に、 R r m sを AFMを用いて測定したところ、 1. 5 nmであった。
また、 実施例 1 と同様の方法で各評価項目において同じサイズの NMO S トランジスタゃキャパシタを作製し、 同様の方法によ りデバイス特性を 評価した。
その結果、 相互コンダクタンスは 3 8 0 S、 スナップバック耐圧 7. 5V、 S V Gは 6. 0 X 1 0_12V2/H z、 E S Dは 2 1 0 0 Vであった。 また、 同様に高周波特性を評価したところ、 遮断周波数は 4. 5 GH zで あった。 さらに、 ゲー ト酸化膜の Q b dは、 0. 5 C/c m2であった。
(実施例 2 1 )
R面サフアイァ基板上に、 モノシラン （S i H4) ガスを原料とする L P C V D法によ り、 成長温度 9 50 °Cにて、 厚さ 1 0 0 n mの第 1のシリ コン層を堆積した。 そこでモノシランガスの供給を一旦止め、 成長室に入 れたままで、 基板温度を 1 1 5 0°Cまで上げ、 圧力 8 OTorrの水素ガスを 流し、 1時間の加熱処理を施した。 次に、 成長室に再度モノシランガスを 供給して、 上記シリ コンシード層の上に、 基板温度 7 0 0 °Cで、 さらに厚 さ 1 0 0 n mのシリコン層を堆積することによ り、 シリコン層の厚さが 2 0 0 n mの S 0 S基板を作製した。
実施例 1 と同様の方法にて欠陥密度を測定したところ、 2. 0 X 1 08 個 Z c m2であった。 同様に、 R r m sを AFMを用いて測定したところ、 1. O nmであった。
また、 実施例 1 と同様の方法で各評価項目において同じサイズの NMO S トランジスタやキャパシタを作製し、 同様の方法によ りデバイス特性を 評価した。
その結果、 相互コンダクタンスは 3 9 0 S、 スナツプバック耐圧 7. 8V、 S VGは 5. 0 X 1 0_12V2ZH z、 E S Dは 2 3 00 Vであった。 また、 同様に高周波特性を評価したところ、 遮断周波数は 4. 6 GH zで あった。 さらに、 ゲート酸化膜の Q b dは、 0. 6 C/ c m2であった。
(実施例 2 2 )
R面サファイア基板上に、 モノシラン （S i H4) ガスを原料とする L P CVD法によ り、 成長温度 9 5 0 °Cにて、 厚さ 1 0 0 nmの第 1のシリ コン層を堆積した。
このシリ コン層に、 基板温度を 0 °Cに保ちながら、 エネルギー 1 5 0 k e Vのシリコンイオンを 5 X 1 015/ c m2注入し、 サファイアとの界面側 をアモルファス化した後、 窒素ガス雰囲気下、 温度 5 5 0 °Cで 1時間、 続 いて温度 9 0 0 °Cで 1時間の加熱処理を行った後、 圧力 8 OTorrの水素ガ ス雰囲気中、 1 1 5 0°Cで 1時間の加熱処理を施した。
次に、 成長室に再度モノシランガスを供給して、 上記シリ コンシー ド層 の上に、 基板温度 7 0 0 °Cで、 さらに厚さ 1 00 n mのシリコン層を堆積 することによ り、 シリコン層の厚さが 2 0 0 n mの S 0 S基板を作製した。
実施例 1 と同様の方法にて欠陥密度を測定したところ、 7. 3 X 1 06 個 Zc m2であった。 同様に、 R r m sを AFMを用いて測定したところ、 1. 0 n mであった。
また、 実施例 1と同様の手法にて HR— XRDを用いて評価したところ、 S i ( 0 04 ) 面の XRCの FWHMは 6 8 1 a r c s e cとなった。 こ のときの基板面に平行な方向および基板面に垂直な方向の格子定数はそれ ぞれ 5. 4 3 9 A、 5. 4 2 1 Aであり、 従って、 これらの比は 1. 0 0 33となった。 同様に、 基板表面に平行な S i (004) と S i | 2 2 0 I 面の回折強度比を比較したところ、 S i 12 2 0! /S i ( 0 04 ) = 0. 044であった。
また、 実施例 1 と同様の方法で各評価項目において同じサイズの NMO S トランジスタやキャパシタを作製し、 同様の方法によ りデバイス特性を 評価した。
その結果、 相互コンダクタンスは 4 8 0 μ S、 スナップバック耐圧 8. I V、 S VGは 1. 8 X 1 0—12V2ZH z、 E S Dは 2 8 00 Vであった。 また、 同様に高周波特性を評価したところ、 遮断周波数は 6. 0 GH zで あった。 さらに、 ゲー ト酸化膜の Q b dは、 2. 0 C/ c m2であった。
(実施例 2 3 )
R面サファイア基板上に、 モノシラン （S i H4) ガスを原料とする L P C V D法によ り、 成長温度 9 50 °Cにて、 厚さ 2 0 0 n mの第 1のシリ コン層を堆積した。
その後、 圧力 8 OTorrの水素ガス雰囲気中、 1 1 5 0°Cで 1時間の加熱 処理を施した。
このシリ コン層に、 基板温度を 0 °Cに保ちながら、 ェネルギー 1 9 0 k e Vのシリコンイオンを 1 X 1 016/ c m2注入し、 サファイアとの界面側 をアモルファス化した後、 窒素ガス雰囲気下、 温度 5 5 0 °Cで 1時間、 続 いて温度 9 0 0 °Cで 1時間の加熱処理を行った。
実施例 1 と同様の方法にて欠陥密度を測定したところ、 6. 8 X 1 07 個 Zc m2であった。 同様に、 R r m sを AFMを用いて測定したところ、 1. 4 nmであった。
また、 実施例 1 と同様の方法で各評価項目において同じサイズの NM〇 S トランジスタやキャパシタを作製し、 同様の方法によ りデバイス特性を 評価した。
その結果、 相互コンダクタンスは 4 2 0 S、 スナツプバック耐圧 7. 8V、 S VGは 3. 5 X 1 0-12V2ZH z、 E S Dは 2 5 00 Vであった。 また、 同様に高周波特性を評価したところ、 遮断周波数は 5. 2 GH zで あった。 さらに、 ゲー ト酸化膜の Q b dは、 1. O CZc m2であった。 産業上の利用可能性 以上説明したように、 本発明によれば、 サファイア等の単結晶酸化物基 板、 あるいはシリ コン基板とその上に堆積されたひ _ A 12〇3、 r - A 12 03、 ^ _A l 203、 Mg O ' A l 203、 C e 02、 S r T i 03、 (Z r l-x， Yx)〇y、 P b (Z r， T i ) 03、 L i T a 03、 L i N b〇3等の結 曰
曰曰性の酸化物層もしくは C a Fゥ等の結晶性のフッ化物層からなる積層基板 などの絶縁性の下地の上に、 結晶欠陥が極めて少なく、 表面平坦性も良好 なシリ コン層を形成できる。 そのため、 本発明による S 0 I基板上には、 従来の S 0 S基板等で問題とされていた、 フリ ツ力ノイズ等の改善、 動作 速度の向上、 ゲート酸化膜耐圧や E S D向上等、 デバイス性能や信頼性の 向上したデバイスを作製することが可能になる。

Claims

請 求 の 範 囲
1. 絶縁性の下地と、 その上にェピタキシャル成長された結晶シリコ ン層とからなり、 前記絶縁性の下地が、 単結晶酸化物基板、 または基板と してのシリコン基板上に堆積された結晶性の酸化物層もしくはフッ化物層 とからなる S 0 I基板であって、
前記結晶シリコン層の欠陥密度が、 4 X 1 08個 c m2以下であり、 かつ該結晶シリコン層の表面粗さが、 4 11 111以下0. 0 5 nm以上である ことを特徴とする S 0 I基板。
2. 前記結晶シリ コン層の欠陥密度が、 深さ方向全体にわたって 4 X 1 08個 Z c m2以下であることを特徴とする請求項 1記載の S 0 I基板。
3. 前記結晶シリ コン層の欠陥密度が、 1 X 1 07個/ c m2以下で あることを特徴とする請求項 1に記載の S O I基板。
4. 前記結晶シリコン層の欠陥密度が、 深さ方向全体にわたって 1 X 107個 Z c m2以下であることを特徴とする請求項 1に記載の SO I基板。
5. 前記結晶シリコン層の、 基板面に対して平行に成長した （ 004 ) ピークの X線回折ロッキング力一ブの半値幅が、 l O O O a r c s e c以 下 1 00 a r c s e c以上であることを特徴とする請求項 1記載の S 0 I 基板。 ·
6. 前記結晶シリコン層の、 基板面に対して垂直なシリコン （ 1 0 0) 面の格子定数が、 5. 4 1オングス トローム以上 5. 44オングス トロー ム以下であることを特徴とする請求項 1記載の S 0 I基板。
7. 前記結晶シリコン層の、 基板面に対して平行なシリ コン （00 1 ) 面の格子定数が、 5. 44オングス トローム以下 5. 4 1オングス トロー ム以上であることを特徴とする請求項 1記載の S 0 I基板。
8. 前記結晶シリ コン層の、 基板面に対して垂直なシリ コン （ 1 0 0) 面の格子定数に対する、 基板面に対して平行なシリ コン （0 0 1 ) 面の格 子定数の比が、 1. 0 0 5以下0. 9 9 5以上であることを特徴とする請 求項 1記載の S 0 I基板。
9. 前記結晶シリ コン層の、 X線回折測定における基板面に対して平 行な 004反射に対する 2 2 0反射の強度比が、 0. 1以下であることを 特徴とする請求項 1記載の S O I基板。
1 0. 前記絶縁性の下地が前記単結晶酸化物基板であり、 該単結晶酸 化物基板がサファィァ基板であることを特徴とする請求項 1記載の S 0 I 基板。
1 1. 前記前記絶縁性の下地が、 基板としてのシリコン基板上に堆積 された結晶性の酸化物層であり、 前記酸化物層が、 ひ一 A l 2〇3、 7 "A 12〇3、 ト A l 2〇3、 M g 0 · A 1203, C e 02、 S r T i 03、 (Z r i-x， Yx) Oy、 P b (Z r , T i ) 03、 L i T a 03、 L i N b 03の いずれかからなり、 前記フッ化物層が C a F2からなることを特徴とする請 求項 1記載の S O I基板。
1 2. 絶縁性の下地の上に欠陥密度が低いシリコン層が形成されてな る S 0 I基板の製造方法であって、
(a) 前記絶縁性の下地の上に、 シリ コン層を成膜する工程と、
(b) 前記シリ コン層を酸化性雰囲気中で熱処理し、 このシリ コン層 の表面側の一部を酸化する工程と、
( c ) 前記工程 （b) で形成されたシリ コン酸化膜をエッチングによ り除去する工程と、 を有することを特徴とする S 0 I基板の製造方法。
1 3. 絶縁性の下地の上に欠陥密度が低いシリコン層が形成されてな る S 0 I基板の製造方法であって、
(a) 前記絶縁性の下地の上に、 第 1のシリコン層を成膜する工程と、
(b ) 前記第 1のシリ コン層を酸化性雰囲気中で熱処理し、 この第 1 のシリコン層の表面側の一部を酸化する工程と、
( c ) 前記工程 （b) で形成されたシリ コン酸化膜を、 エッチングに よ り除去する工程と、
( d ) 残った第 1のシリ コン層の上に、 第 2のシリ コン層をェピタキ シャル成長する工程と、 を有することを特徴とする S O I基板の製造方法。
1 4. 前記工程 （d) において形成されたシリコン層を前記工程 （a) で形成された第 1のシリ コン層と見なし、 前記工程 （b) 〜 （d) を、 2 回以上繰り返すことを特徴とする請求項 1 3に記載の S O I基板の製造方 法。
1 5 . 前記酸化性雰囲気が酸素と水素の混合ガスまたは水蒸気を含む ことを特徴とする請求項 1 2ないし 1 4のいずれかに記載の S 0 I基板の 製造方法。
1 6 . 前記酸化性雰囲気中での熱処理の温度が 6 0 0 °C以上 1 3 0 0 °C以下であることを特徴とする請求項 1 2ないし 1 4のいずれかに記載の S 0 I基板の製造方法。
1 7 . 前記酸化性雰囲気中での熱処理の温度が 8 0 0 °C以上 1 2 0 0 °C以下であることを特徴とする請求項 1 2ないし 1 4のいずれかに記載の S 0 I基板の製造方法。
1 8 . 前記残った第 1のシリコン層の上に第 2のシリコン層をェピタ キシャル成長する温度が 5 5 0 °C以上 1 0 5 0 °C以下であることを特徴と する請求項 1 3または 1 4に記載の S 0 I基板の製造方法。
1 9 . 前記残った第 1のシリコン層の上に第 2のシリコン層をェピタ キシャル成長する温度が 6 5 0 °C以上 9 5 0 °C以下であることを特徴とす る請求項 1 3または 1 4に記載の S 0 I基板の製造方法。
2 0 . 前記残った第 1のシリコン層の上に第 2のシリコン層をェピタ キシャル成長する工程の前に、 該残った第 1のシリコン層を水素雰囲気中 または真空中で加熱処理することを特徴とする請求項 1 3または 1 4に記 載の S O I基板の製造方法。
2 1 . 前記残った第 1のシリコン層の上に第 2のシリコン層をェピタ キシャル成長する工程において、 該残った第 1のシリコン層の表面および 第 2のシリコン層中にシリコン酸化物を生成させないことを特徴とする請 求項 1 3または 1 4に記載の S 0 I基板の製造方法。
2 2 . 前記残つた第 1 のシリコン層の上に第 2のシリ コン層をェピタ キシャル成長する際に用いる装置の成長室のベース圧力を 1 0 -7ΤΟΓΓ以下 とすることを特徴とする請求項 1 3または 1 4に記載の S 0 I基板の製造 方法。
2 3 . 前記残った第 1のシリコン層の上に第 2のシリコン層をェピタ キシャル成長する方法が、 U H V— C V D法または M B E法であることを 特徴とする請求項 1 3または 1 4に記載の S 0 I基板の製造方法。
2 4 · 前記残った第 1のシリコン層の上に第 2のシリコン層をェピタ キシャル成長する時に、 成長初期においてのみ成長温度を高く設定するこ とを特徴とする請求項 1 3または 1 4に記載の S 0 I基板の製造方法。
2 5 . 前記第 2のシリ コン層をェピタキシャル成長する方法が、 A P C V D法または L P C V D法であることを特徴とする請求項 2 4に記載の S 0 I基板の製造方法。
2 6 . 前記シリコン酸化膜をエッチングによ り除去する工程の後に、 S 0 I基板を窒素雰囲気中で熱処理する工程を有することを特徴とする請 求項 1 2に記載の S 0 I基板の製造方法。
2 7 . 前記第 2のシリコン層をェピタキシャル成長する工程の後に、 S 0 I基板を窒素雰囲気中で熱処理する工程を有することを特徴とする請 求項 1 3または 1 4に記載の S O I基板の製造方法。
2 8 . 前記窒素雰囲気中で熱処理する工程の後に、 酸化性雰囲気中で 熱処理する工程を有することを特徴とする請求項 2 6または 2 7に記載の S 0 I基板の製造方法。
2 9 . 前記シリコン酸化膜をエッチングによ り除去する工程の後に、 水素中で熱処理する工程を有することを特徴とする請求項 1 2に記載の S 0 I基板の製造方法。
3 0 . 前記第 2のシリ コン層をェピタキシャル成長する工程の後に、 水素中で熱処理する工程を有することを特徴とする請求項 1 3または 1 4 に記載の S 0 I基板の製造方法。
3 1 . 前記水素中での熱処理の温度が 8 0 0 °C以上 1 2 0 0で以下で あることを特徴とする請求項 2 9または 3 0に記載の S 0 I基板の製造方 法。
3 2 . 前記第 1のシリ コン層を成膜する工程の直後に、 シリ コンィォ ンを注入してシリコン層の深部をアモルファス化し、 ァニール処理を行つ て再結晶化する工程を含むことを特徴とする請求項 1 2ないし 3 1のいず れかに記載の S 0 I基板の製造方法。
3 3 . 前記ァニール処理が、 先に窒素雰囲気中で行われ、 その後、 酸 化性雰囲気中で行われることを特徴とする請求項 3 2に記載の S 0 I基板 の製造方法。
3 4 . 前記酸化性雰囲気中でのァニール処理の後に、 シリコン酸化膜 をエッチングによ り除去する工程を含むことを特徴とする請求項 3 3の S 0 I基板の製造方法。
3 5 . 前記シリコン酸化膜をエッチングによ り除去する工程の後に、 シリコン層に化学的または Zおよび機械的研磨を施す工程を有することを 特徴とする請求項 1 2に記載の S O I基板の製造方法。
3 6 . 前記第 2のシリコン層をェピタキシャル成長する工程の後に、 シリコン層に化学的または Zおよび機械的研磨を施す工程を有することを 特徴とする請求項 1 3または 1 4に記載の S 0 I基板の製造方法。
3 7 . 前記絶縁性の下地の上に第 1のシリ コン層を成膜する工程が、 絶縁性の下地の上に第 1のシリコン層をェピタキシャル成長する工程であ ることを特徴とする請求項 1 2ないし 3 6のいずれかに記載の S 0 I基板 の製造方法。
3 8 . 前記絶縁性の下地が単結晶酸化物基板であることを特徴とする 請求項 1 2ないし 3 7のいずれかに記載の S 0 I基板の製造方法。
3 9. 前記絶縁性の下地がサファィァ基板であることを特徴とする請 求項 3 8に記載の S 0 I基板の製造方法。
4 0. 前記絶縁性の下地が、 基板としてのシリコン基板上に堆積され た結晶性の酸化物層もしくはフッ化物層からなることを特徴とする請求項
1 2ないし 3 7のいずれかに記載の S 0 I基板の製造方法。
4 1. 前記結晶性の酸化物層が、 α — A l 2〇3、 7— Α 12〇3、 θ 一 A 1203、 Mg O ' A l 203、 C e〇2、 S r T i 03、 (Z r !.x, Yx) Oy、 P b (Z r， T i ) 03、 L i T a 03、 L i N b〇 3のいずれかから なり、 前記結晶性のフッ化物層が C a F2からなることを特徴とする請求項 4 0に記載の S 0 I基板の製造方法。
4 2. 絶縁性の下地の上に欠陥密度が低いシリコン層が形成されてな る S 0 I基板の製造方法であって、
前記絶縁性の下地の上にシリコン層を成膜した後に、 該シリコン層を水 素中で熱処理する工程を有することを特徴とする S 0 I基板の製造方法。
4 3. 絶縁性の下地の上に欠陥密度が低いシリ コン層が形成されてな る S 0 I基板の製造方法であって、
(a) 前記絶縁性の下地の上に、 第 1のシリ コン層を成膜する工程と、 (b ) 前記第 1のシリコン層を水素中で熱処理する工程と、
( c ) 水素中で熱処理を施された第 1のシリコン層上に、 第 2のシリ コン層をェピタキシャル成長する工程と、
を有することを特徴とする S 0 I基板の製造方法。
4 4 . 前記 （ a ) 〜 （ c ) の工程が in situで行われることを特徴とす る請求項 4 3記載の S O I基板の製造方法。
4 5 . 前記水素中での熱処理の温度が 8 0 0 °C以上 1 2 0 0 °C以下で あることを特徴とする請求項 4 2ないし 4 4のいずれかに記載の S 0 I基 板の製造方法。
4 6 . 前記第 1のシリ コン層を成膜する工程の直後に、 シリ コンィォ ンを注入してシリ コン層の深部をァモルファス化し、 ァニール処理を行つ て再結晶化する工程を含むことを特徴とする請求項 4 2ないし 4 5のいず れかに記載の S 0 I基板の製造方法。
4 7 . 前記第 1のシリ コン層を水素中で熱処理する工程の直後に、 シ リ コンィォンを注入してシリ コン層の深部をァモルファス化し、 ァニール 処理を行って再結晶化する工程を含むことを特徴とする請求項 4 2または 4 3に記載の S 0 I基板の製造方法。
4 8 . 前記ァニール処理が、 先に窒素雰囲気中で行われ、 その後、 酸 化性雰囲気中で行われることを特徴とする請求項 4 6または 4 7に記載の S〇 I基板の製造方法。
4 9 . 前記酸化性雰囲気中でのァニール処理の後に、 シリコン酸化膜 をエッチングによ り除去する工程を含むことを特徴とする請求項 4 8の S 0 I基板の製造方法。
5 0. 前記水素中で熱処理する工程の後に、 シリ コン層に化学的およ ぴ または機械的研磨を施す工程を有することを特徴とする請求項 4 2に 記載の S O I基板の製造方法。
5 1. 前記第 2のシリコン層をェピタキシャル成長する工程の後に、 シリコン層に化学的および/または機械的研磨を施す工程を有することを 特徴とする請求項 4 3に記載の S O I基板の製造方法。
5 2. 前記絶縁性の下地の上に第 1のシリ コン層を成膜する工程が、 絶縁性の下地の上に第 1のシリコン層をェピタキシャル成長する工程であ ることを特徴とする請求項 4 2ないし 5 1のいずれかに記載の S 0 I基板 の製造方法。
5 3. 前記絶縁性の下地が単結晶酸化物基板であることを特徴とする 請求項 4 2ないし 5 1のいずれかに記載の S 0 I基板の製造方法。
54. 前記単結晶酸化物基板がサファィァ基板であることを特徴とす る請求項 53に記載の S O I基板の製造方法。
5 5. 前記絶縁性の下地が、 基板としてのシリコン基板の上に堆積さ れた結晶性の酸化物層もしくはフッ化物層からなることを特徴とする請求 項 4 2ないし 5 1のいずれかに記載の S 0 I基板の製造方法。
5 6. 前記結晶性の酸化物層が、 《 _Α 12θ3、 7— Α 12〇3、 θ 一 A l 2〇3、 M g 0 · A 1203, C e〇2、 S r T i 03、 (Z r i_x, Yx) Oy、 P b (Z r， T i ) 03、 L i T a 03、 L i N b 03のいずれかから なり、 前記結晶性のフッ化物層が C a F2からなることを特徴とする請求項 5 5に記載の S 0 I基板の製造方法。
5 7. 前記請求項 1 2ないし 4 1のいずれかに記載の製造方法によ り 製造されたことを特徴とする S 0 I基板。
58. 前記請求項 4 2ないし 5 6のいずれかに記載の製造方法によ り 製造されたことを特徴とする S 0 I基板。
5 9. 基板として S 0 I基板を用いた半導体デバイスであって、 前記 S〇 I基板として、 請求項 1ないし 1 1のいずれかに記載の S 0 I基板が 用いられ、 それによつてデバィス特性が向上していることを特徴とする半 導体デバイス。
6 0. 前記半導体デバイスが、 電界効果トランジスタ、 バイポーラ ト ランジスタのうちの少なく とも 1種類であり、 その S 0 I基板として請求 項 1ないし 1 1のいずれかに記載の S O I基板を用いることによ り向上し ているデバイス特性が、 相互インダクタンス、 遮断周波数、 フリ ッカーノ ィズ、 エレク トロスタティ ッ クディ ズチヤ一ジのうちの少なく と も一つで あることを特徴とする請求項 5 9に記載の半導体デバイス。
6 1. 前記半導体デバイスが、 MO S F E Tであり、 その S 0 I基板 と して請求項 1ないし 1 1のいずれかに記載の S 0 I基板を用いることに よ り向上しているデバイス特性が、 相互イ ンダクタンス、 遮断周波数、 フ リ ッカーノイズ、 エレク ト口スタティ ックディズチャージ、 スナップバッ ク耐圧、 絶縁破壊電荷量のうちの少なく とも一つであることを特徴とする 請求項 5 9に記載の半導体デバイス。
6 2 . 前記半導体デバイスが、 バイポーラ トランジスタであり、 その S 0 I基板として請求項 1ないし 1 1のいずれかに記載の S 0 I基板を用 いることによ り向上しているデバイス特性が、 相互インダクタンス、 遮断 周波数、 コレクター電流、 リーク電流特性、 電流利得のうちの少なく とも 一つであることを特徴とする請求項 5 9に記載の半導体デバイス。
6 3 . 前記半導体デバイスが、 ダイオードであり、 その S O I基板と して請求項 1ないし 1 1のいずれかに記載の S 0 I基板を用いることによ り向上しているデバイス特性が、 逆バイアスリーク電流特性、 順バイアス 電流、 ダイォー ド因子のうちの少なく とも一つであることを特徴とする請 求項 5 9に記載の半導体デバイス。
6 4 . 前記半導体デバイスが、 半導体集積回路であり、 その S O I基 板として請求項 1ないし 1 1のいずれかに記載の S 0 I基板を用いること によ り向上しているデバイス特性が、 周波数特性、 ノイズ特性、 増幅特性、 消費電力特性のうちの少なく とも一つであることを特徴とする請求項 5 9 に記載の半導体デバイス。
6 5 . 前記半導体デバイスが、 M〇 S F E Tによ り構成された半導体 集積回路であり、 その S 0 I基板として請求項 1ないし 1 1のいずれかに 記載の S O I基板を用いることによ り向上しているデバイス特性が、 周波 数特性、 ノイズ特性、 増幅特性、 消費電力特性のうちの少なく とも一つで あることを特徴とする請求項 5 9に記載の半導体デバイス。
6 6 . 基板として S O I基板を用いた半導体デバイスであって、 前記 S 0 I基板として、 前記請求項 1 2ないし 4 1のいずれかに記載の製造方 法によ り製造された S 0 I基板が用いられ、 それによつてデバイス特性が 向上していることを特徴とする半導体デバイス。
6 7 . 基板として S O I基板を用いた半導体デバイスであって、 前記
5 0 I基板と して、 前記請求項 4 2ないし 5 6のいずれかに記載の製造方 法によ り製造された S O I基板が用いられ、 それによつてデバイス特性が 向上していることを特徴とする半導体デバイス。
6 8 . 前記半導体デバイスが、 電界効果ト ランジスタ、 バイポーラ ト ランジスタのうちの少なく とも 1種類であり、 前記デバイス特性が、 相互 イ ンダクタンス、 遮断周波数、 フリ ッカーノイズ、 エレク トロスタティ ッ クディズチャージのうちの少なく とも一つであることを特徴とする請求項
6 6または 6 7に記載の半導体デバイス。
6 9 . 前記半導体デバイスが、 M 0 S F E Tであり、 前記デバイス特 性が、 相互ィ ンダクタンス、 遮断周波数、 フリ ッカーノイズ、 エレク ト口 スタティ ックディズチヤ一ジ、 スナツプバック耐圧、 絶縁破壊電荷量のう ちの少なく とも一つであることを特徴とする請求項 6 6または 6 7に記載 の半導体デバイス。
7 0 . 前記半導体デバイスが、 バイポーラ トランジスタであり、 前記 デバイス特性が、 相互イ ンダクタンス、 遮断周波数、 コレクター電流、 リ ーク電流特性、 電流利得のうちの少なく とも一つであることを特徴とする 請求項 6 6または 6 7に記載の半導体デバイス。
7 1 . 前記半導体デバイスが、 ダイオードであり、 前記デバィス特性 力 s、 逆バィァスリーク電流特性、 順バィァス電流、 ダイオード因子のうち の少なく とも一つであることを特徴とする請求項 6 6または 6 7に記載の 半導体デバイス。
7 2 . 前記半導体デバイスが、 半導体集積回路であり、 前記デバイス 特性が、 周波数特性、 ノイズ特性、 増幅特性、 消費電力特性のうちの少な く とも一つであることを特徴とする請求項に 6 6または 6 7記載の半導体 デバイス。
7 3 . 前記半導体デバイスが、 M O S F E Tによ り構成された半導体 集積回路であり、 前記デバイス特性が、 周波数特性、 ノイズ特性、 増幅特 性、 消費電力特性のうちの少なく とも一つであることを特徴とする請求項 6 6または 6 7に記載の半導体デバイス。
7 4 . 絶縁性の下地と、 その上に形成されたシリコン層からなる S 0 I基板上に半導体デバイスを製造する方法において、
( a ) 絶縁性の下地の上に、 第 1のシリコン層を成膜する工程と、
( b ) 前記第 1のシリ コン層を酸化性雰囲気中で熱処理し、 この第 1 のシリコン層の表面側の一部を酸化する工程と、
( c ) 前記工程 （b ) で形成されたシリ コン酸化膜を、 エッチングに よ り除去する工程と、
( d ) 残った第 1のシリ コン層の上に、 第 2のシリ コン層をェピタキ シャル成長する工程と、
( e ) 前記前記工程 （d ) で形成されたシリ コン層を酸化性雰囲気中 で熱処理して表面側の一部を酸化した後、 形成されたシリコン酸化膜をエツ チングによ り除去して、 前記シリコン層を所望の厚さに調整する工程と、 を有することを特徴とする半導体デバイスの製造方法。
7 5 . 前記第 1のシリ コン層を成膜する工程の直後に、 シリ コンィォ ンを注入してシリコン層の深部をァモルファス化し、 ァニール処理を行つ て再結晶化する工程を含むことを特徴とする請求項 7 4に記載の半導体デ バイスの製造方法。
7 6 . 前記第 2のシリ コン層をェピタキシャル成長する工程 （ d ) の 後に、 水素中で熱処理する工程を有することを特徴とする請求項 7 4に記 載の半導体デバイスの製造方法。
7 7 . 前記工程 （e ) の前あるいは後に、 シリコン層の化学的および Zまたは機械的研磨を行うことを特徴とする請求項 7 4に記載の半導体デ バイスの製造方法。
7 8 . 絶縁性の下地と、 その上に形成されたシリコン層からなる S 0 I基板上に半導体デバイスを製造する方法において、 ( a ) 絶縁性の下地の上にシリコン層を成膜する工程と、
( b ) 前記シリコン層を水素中で熱処理する工程と、
( c ) 前記シリ コン層を酸化性雰囲気中で熱処理して表面側の一部を 酸化した後、 形成されたシリ コン酸化膜をエッチングによ り除去して、 前 記シリコン層を所望の厚さに調整する工程と、 を含むことを特徴とする半 導体デバイスの製造方法。
7 9 . 前記シリ コン層を成膜する工程の直後に、 シリ コンイオンを注 入してシリコン層の深部をァモルファス化し、 ァニール処理を行って再結 晶化する工程を含むことを特徴とする請求項 7 8に記載の半導体デバィス の製造方法。
8 0 . 前記工程 （ c ) の前あるいは後に、 シリ コン層の化学的および ノまたは機械的研磨を行うことを特徴とする請求項 7 8に記載の半導体デ バイスの製造方法。
8 1 . 絶縁性の下地と、 その上に形成されたシリコン層からなる S 0
I基板上に半導体デバイスを製造する方法において、
( a ) 絶縁性の下地の上に、 第 1のシリコン層を成膜する工程と、
( b ) 前記第 1 のシリコン層を水素中で熱処理する工程と、
( c ) 水素中で熱処理を施された第 1のシリ コン層上に、 第 2のシリ コン層をェピタキシャル成長する工程と、
( d ) 前記工程 （c ) で形成されたシリ コン層を酸化性雰囲気中で熱 処理して表面側の一部を酸化した後、 形成されたシリコン酸化膜をエッチ ングによ り除まして、 前記シリコン層を所望の厚さに調整する工程と、 を有することを特徴とする半導体デバイスの製造方法。
8 2 . 前記第 1のシリ コン層を成膜する工程の直後に、 シリ コンィォ ンを注入してシリコン層の深部をアモルファス化し、 ァニール処理を行つ て再結晶化する工程を含むことを特徴とする請求項 8 1 に記載の半導体デ バイスの製造方法。
8 3 . 前記工程 （d ) の前あるいは後に、 シリ コン層の化学的および Zまたは機械的研磨を行うことを特徴とする請求項 8 1 に記載の半導体デ バイスの製造方法。
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