WO1996005613A1 - Semiconductor device - Google Patents

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WO1996005613A1
WO1996005613A1 PCT/JP1995/001622 JP9501622W WO9605613A1 WO 1996005613 A1 WO1996005613 A1 WO 1996005613A1 JP 9501622 W JP9501622 W JP 9501622W WO 9605613 A1 WO9605613 A1 WO 9605613A1
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semiconductor device
die
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PCT/JP1995/001622
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Yoshihiro Ishida
Yoshinobu Ohmori
Ienobu Ikeda
Kazuhiko Terashima
Takeshi Toyoda
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Citizen Watch Co., Ltd.
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    • H01L2924/151—Die mounting substrate
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    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3025—Electromagnetic shielding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress

Definitions

  • the present invention enhances the adhesion at the corners of the IC chip so that the IC corners do not separate even if thermal strain is concentrated on a part of the corner, and at the same time, the position of the power supply terminal of the IC chip
  • the present invention relates to a semiconductor device in which a power supply terminal of an IC chip and a die pattern can be freely connected without forming an extended die pattern in accordance with the above-mentioned technology, and is used for various electronic devices.
  • the PGA has a structure in which an IC chip is mounted on one surface of a circuit board and sealed with resin, and a plurality of bins connected to the IC chip are arranged on the other surface.
  • this PGA has the advantage that it can be attached to and detached from the motherboard, there is a problem that it is difficult to reduce the size because of the bottles.
  • BGA Bit Grid Array
  • FIG. 7 is a cross-sectional view showing a conventional BGA.
  • This BGA is manufactured as follows. Almost square and plate thickness A plurality of through-holes 2 are cut out on a resin board 1 of about 18 m thick copper foil on both upper and lower surfaces made of glass epoxy resin of about 0.2 mm by drilling or other means. Next, after cleaning the substrate surface including the wall surface of the through hole 2, a plating layer is formed on the entire surface of the resin substrate 1 by an electroless plating and an electrolytic plating. At this time, the copper plating layer is provided up to the inside of the through hole 2.
  • the resist is laminated, exposed and developed to form a mask, and pattern etching is performed using CuC12 + H202, which is a normal circuit board etching liquid. .
  • An IC chip die pattern 3 and a connection electrode 4 for bonding are formed on the upper surface of the resin substrate 1, and a back electrode 5 for forming a solder bump is formed on the lower surface.
  • the connection electrode 4 and the battery electrode 5 are connected via the through hole 2.
  • a Ni plating layer of about 2 to 5 m is applied to the surface of the copper plating layer of the exposed electrode on both the upper and lower surfaces of the resin substrate 1. Further, on the Ni plating layer, a gold plating layer 31 of about 0.5 m, which is excellent in connection with a bonding wire, is applied.
  • an IC chip 8 is directly fixed on the gold plating layer 31 of the die pattern 3 on the circuit board 7 using an adhesive (die bond material) 9, and a power supply of the IC chip 8 is provided.
  • the terminal or I 0 terminal is connected to the connection electrode 4 with a bonding wire 10.
  • the IC chip 8 and the bonding wire 10 are resin-sealed by transfer molding with a thermosetting sealing resin 11 to shield and protect the IC chip 8 from light.
  • solder balls 12 are formed by supplying solder balls to 5 and heating them in a heating furnace.
  • the solder bumps 12 allow conduction to the butterflies of a motherboard substrate (not shown).
  • BGA 13 is completed.
  • the semiconductor device described above has room for improvement in the following points. That is, the BGA 13 is composed of a glass epoxy resin used for the resin substrate 1 constituting the BGA 13, a thermosetting resin used for the transfer resin sealing resin 11, and the IC chip 8.
  • the die expansion coefficient of each of the copper patterns constituting the die pattern 3 is 14 pp mZ for the glass epoxy resin of the resin substrate 1; and 16 pp mZ for the thermosetting resin of the sealing resin 11.
  • the copper pattern constituting die pattern 3 is 17 ppm // ° C, and the contraction rates of the three are different. Therefore, BGA 13 shown in FIG. 7 tends to warp toward the IC chip 8 side.
  • FIG. 8 is a stress distribution diagram of a cross section of each part in FIG. According to FIG. 8, the stress due to thermal strain is concentrated on the corner A of the IC chip 8 fixed to the resin substrate 1, and the stress is at the corner A of the IC chip 8 at the top, the center B and the resin substrate. It can be understood that the dispersion is gradually made toward the outer periphery C of 1. Therefore, separation may occur near the outer periphery of the IC chip 8 due to thermal strain concentrated on the corner A.
  • the adhesive force between the members differs between the objects to be bonded, and the adhesive force is particularly low in the case of a die bond material and a gold metal. That is, as in the case of the BGA 13 in FIG. 7, when the gold plating layer 31 is provided on the die pattern 3, the adhesive strength between the die pattern 3 and the die bond material is the lowest. In addition, this tendency becomes larger as the size of the IC chip 8 becomes larger with respect to the size of the BGA13 package.
  • the BGA 13 in FIG. The area around the outer periphery is peeled off. If the IC chip 8 peels and moves, the bonding wire 10 may be cut.
  • U.S. Pat. No. 5,077,633 proposes a semiconductor device in which an IC is bonded and mounted on a dielectric material such as a polyimide film using a die bond material.
  • a dielectric material such as a polyimide film
  • the adhesion between the insulating material (resist) and the die bond material is higher than the adhesion between the gold plating and the die bond material. It is thought to be useful for preventing the separation of the hub.
  • a power supply conductor film is arranged so as to surround the IC chip between the mounting portion of the IC chip and the lead conductor film arrangement portion.
  • Semiconductor devices have been proposed in which a number of power supply terminals on a chip and the power supply conductor film are connected by bonding wires. According to this semiconductor device, since a large number of bonding wires can be freely connected between the power supply conductor film and the IC chip, a stable power supply can be achieved.
  • the present invention aims at providing a semiconductor device which has high reliability and is capable of high-density integration, in which there is no separation of IC chips, and bonding wires for power supply can be freely connected. It has been the target.
  • DISCLOSURE OF THE INVENTION The present invention provides an IC chip mounted on a circuit board having a die pattern for fixing an IC chip on a resin substrate and connection electrodes for connecting each electrode of the IC chip.
  • the outer shape of the die pattern is formed to be larger than the outer shape of the IC chip, and an insulating film having an outer shape smaller than the outer shape of the die pattern is formed on the die pattern.
  • the IC chip is die-bonded on the insulating film, and a power bonding wire of the IC chip is connected to a portion of the diver that is exposed from the insulating film. is there.
  • the die pattern in the present invention is The main pattern formed near the part where the IC chip is mounted, the bonding pattern formed outside the position where the IC chip is mounted, and the main pattern and the bonding pattern are electrically connected.
  • FIG. 1 is a plan view of a BG package showing a first embodiment of the present invention.
  • FIG. 2 is a sectional view of a main part of FIG. 1 showing a first embodiment of the present invention.
  • FIG. 3 is a plan view showing a second embodiment of the semiconductor device of the present invention
  • FIG. 4 is a plan view showing a third embodiment of the semiconductor device of the present invention
  • FIG. FIG. 11 is a cross-sectional view of a principal part corresponding to a cross section taken along line BB of FIG. 4 showing a third embodiment of the device.
  • FIG. 6 is a plan view showing a fourth embodiment of the semiconductor device of the present invention
  • FIG. 7 is a cross-sectional view showing a conventional BGA.
  • FIG. 8 is a stress distribution diagram of a cross section of each part in FIG.
  • FIG. 9 is a table showing the relationship between materials and adhesion.
  • BEST MODE FOR CARRYING OUT MONTHS The present invention will be described in detail with reference to the accompanying drawings.
  • FIG. 1 and 2 show a first embodiment of the present invention
  • FIG. FIG. 2 is a plan view of the package
  • FIG. 2 is a sectional view of a main part of FIG.
  • the same members as those of the conventional technology are denoted by the same reference numerals.
  • thin copper foil is laminated on both sides of a resin substrate 1 as in the conventional technology shown in FIG.
  • a copper plating layer is formed on the entire surface of the copper-clad resin substrate 1 by electroless copper plating and electrolytic copper plating.
  • the resist is laminated, exposed and developed to form a pattern mask, and pattern etching is performed using an etchant, so that the IC chip diverter patterns 3 and 3a and the power supply pattern are formed on the upper surface side. 3b and a lead pattern 4 are formed, and a pad electrode 5 for forming a solder bump is formed on the lower surface side.
  • the outer shapes of the die patterns 3 and 3 a are formed so as to be larger than the outer shape of the IC chip 8.
  • the above-mentioned diverter patterns 3, 3 a (V dd), power supply pattern 3 b (V ss), and lead pattern 4 on the upper surface of the resin substrate 1 are connected to the pad electrode 5 on the lower surface through the through hole 2. It is connected.
  • an insulating film is formed on at least the corners corresponding to the corners A of the IC chip 8 on the die turns 3 and 3a, and other predetermined parts.
  • a developable liquid resist a thermosetting solder resist (polyimide type epoxy resin), or a polyimide tape with an adhesive can be used.
  • a development type liquid solder resist film is formed by a solder resist treatment.
  • the resist film 6 is applied to the corner resist films 6a, 6b, 6c, 6d corresponding to the corner portions A of the IC chip 8 and other predetermined portions.
  • the outer shapes of the corner resist films 6a, 6b, 6c, 6d are made smaller than the outer shapes of the die patterns 3, 3a, and the corner resist films 6a, 6b, 6d are formed.
  • to form an opening in registry film 6 is _ Conclusions Li box-shaped in a number of the same shape of the solderable surface.
  • the circuit board 7 is completed.
  • the die pattern portions of the resist films 6, 6 a, 6 b, 6 c, and 6 d which are not adhered, and the gold plating 31 are included in the power supply pattern and the lead pattern. It has been given.
  • the IC chip 8 is mounted on the upper surface side of the circuit board 7. At this time, the corners of the IC chip 8 are bonded to the corner resist films 6 a, 6 b, 6 c and 6 d attached to the corners A of the die pattern 3 by the die bond 9. At the same time, the central part of the IC chip 8 is directly connected to the die pattern 3 by the die bond 9.
  • a power supply terminal of the IC chip 8 a die pattern 3a exposed around the outer periphery of the corner resist films 6a, 6b, 6c and 6d, and a fixed outer surface of the die pattern 3a.
  • the power supply pattern 3b formed so as to surround it at an interval is bonded with a bonding wire 10 respectively.
  • the lead pattern 4 formed on the outer peripheral portion of the circuit board 7 and the IZO terminal of the IC chip 8 are wire-bonded with the bonding wire 10.
  • the IC chip 8 is shaded and protected by resin molding using transfer molding with a thermosetting sealing resin 11.
  • solder balls are supplied to a plurality of solderable pad electrodes 5 on the lower surface side of the circuit board 7 and heated in a heating furnace. As a result, solder bumps 12 are formed, and the solder bumps 12 conduct to a mother board substrate pattern (not shown).
  • a part of the corner A of the IC chip 8 is bonded to the resist films 6 a, 6 b, 6 c, and 6 d through the die bond 9. So, as shown in the table of Fig. 9, Its adhesion is much higher than when it was bonded via a die bond to conventional gold plating.
  • the corner resist films 6a, 6b, 6c, and 6d have a curved inner peripheral shape, so that the flow of the die bond 9 is uniform and bubbles are prevented from being generated. You can also.
  • the die patterns 3 and 3a are larger than the outer shape of the IC chip 8, and the corner resist films 6a, 6b, 6c and 6d are larger than the outer shape of the IC chip. It is formed smaller than the outer shape of the die pattern 3a. Therefore, the die pattern 3a and the power pattern 3b exposed on the outer periphery of the corner resist films 6a, 6b, 6c, and 6d and the power terminals of the IC chip 8 are electrically connected to each other by a large number. Even if the die pattern 3a and the power supply pattern 3b are not extended and pulled out according to the position of the power supply terminal of the IC chip 8, the power supply terminal is connected to the die pattern 3a and the power supply. It can be freely connected to pattern 3b.
  • FIG. 3 is a plan view showing a second embodiment of the semiconductor device of the present invention.
  • This semiconductor device is different from the first embodiment in that the corner portion resist film 6a formed separately and independently is provided. Instead of, 6b, 6c and 6d, these corner resist films are integrated into a ring-shaped resist film 6e. According to the semiconductor device having such a configuration, the same operation and effect as those of the semiconductor device of the first embodiment can be obtained.
  • FIG. 4 and 5 show a third embodiment of the semiconductor device of the present invention.
  • FIG. 4 is a plan view
  • FIG. 5 is a sectional view of a main part corresponding to a section taken along line BB of FIG.
  • the die pattern is composed of a main pattern 3 and a bonding pattern 3a, and a main pattern 3 and a bonding pattern 3a. It is formed by a connection pattern 3d for connecting.
  • the main pattern 3 has an outer shape smaller than the outer shape of the IC chip 8, and the bonding pattern 3a is formed around the outside of the position where the IC chip 8 is mounted.
  • the main pattern 3 and the bonding pattern 3a are electrically connected by a coupling pattern 3d.
  • a plurality of the coupling patterns 3d are formed so as to extend radially from the main pattern 3, but are not located at corners A of the IC chip 8 where the thermal strain is concentrated.
  • a power supply pattern 3b is provided on the outer periphery of the die pattern 3a so as to surround the periphery of the die pattern 3a at a constant interval.
  • a resist film is applied to a substantially central portion of the main pattern 3 and a portion corresponding to each corner A of the IC chip 8 in substantially the same form as in the first embodiment. That is, the resist films 6 a, 6 b, 6 c, and 6 d are separately and independently applied to the respective corners, and the resist film 6 is applied to the center of the main pattern 3. It is. As a result, as a whole, the main pattern 3 is partially exposed, and the regions where the bonding patterns 3 d are formed are covered with the resist films 6 a, 6 b, 6 c, and 6 d. It is in a state where it has been broken.
  • the power supply terminal of the IC chip 8 is electrically connected to the die pattern 3a and the power supply pattern 3b by a bonding wire 10.
  • the semiconductor device having such a configuration bonding of the corner portion A of the IC chip 8 where heat distortion is concentrated is performed with a resist and a die bond having a relatively high adhesion force, and the bonding pattern 3d is formed at the corner.
  • the bonding pattern 3d is formed at the corner.
  • the periphery of the IC chip 8 excluding the corner A is directly adhered to the circuit board 1 by the die bond material 9, so that the adhesion is extremely high. Power, and further improve reliability.
  • the die pattern 3 a and the power supply pattern 3 b are arranged corresponding to the positions of the power supply terminals of the IC chip 8.
  • the power supply terminal can be freely connected to the die pattern 3a and the power supply pattern 3b without extending and pulling out.
  • FIG. 6 is a plan view showing a fourth embodiment of the semiconductor device of the present invention.
  • this semiconductor device instead of the corner portion resist films 6a, 6b, 6c and 6d formed separately and independently in the third embodiment, these corner partial resist films are used.
  • the ring-shaped resist film 6e is formed by integrating the resist film.
  • the semiconductor device of the present invention having the above configuration can be used by being incorporated in various electronic devices.

Landscapes

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Description

明 糸田 半導体装置 B月の 晉
[技術分野]
この発明は、 I Cチップのコーナー部における密着力を高め、 コ —ナ一部に熱歪みが集中しても I Cコーナー部が剝離したりするこ とがなく 、 同時に、 I Cチップの電源端子の位置に対応してダイパ ターンを延長して形成するこ となく 、 I Cチップの電源端子とダイ パターンとを自由に接続できるようにした半導体装置に関し、 各種 の電子機器に用いられる。
[背景技術]
近年、 I Cチップの高密^搭載に伴い、 多数の電極を有する樹脂 封止型半導体装置が開発されている。 その代表的なものと しては、
P G A (ピングリ ッ ドアレイ） がある。 P G Aは回路基板の一方の 面に I Cチッブを搭載して樹脂で封止し、 他方の面には I Cチップ と接続した複数のビンを配置した構造をしている。
しかし、 この P G Aはマザ一ボー ドに対して着脱可能であるとい う利点があるものの、 ビンがあるので大型となり小型化が難しいと いう問題があつた。
そこで、 この P G Aに代わる小型の樹脂封止型半導体装置と して, B G A (ボールグリ ツ ドアレイ） が開発されている。 一般的な B G Aの構造を第 7図に基づいて説明する。
第 7図は、 従来の B G Aを示す断面図である。
この B G Aは、 次のようにして製作される。 ほぼ四角形で板厚が 0 . 2 m m程度のガラスエポキシ樹脂等よりなる上下両面に厚さ 1 8 m程度の銅箔張りの樹脂基板 1 に、 複数のスルーホール 2を切 削 ドリル等の手段によりあける。 次いで、 前記スルーホール 2の壁 面を含む基板面を洗浄した後、 前記樹脂基板 1の全表面に無電解メ ッキ及び電解メ ツキにより鋦メ ツキ層を形成する。 このとき、 銅メ ツキ層は前記スルーホール 2内まで施される。
次に、 メ ツキレジス トをラ ミネー ト し、 露光現像してバタ一ンマ スクを形成した後、 通常の回路基板ェッチング液である C u C 1 2 + H 2 0 2を用いてパターンエツチングを行なう。
前記樹脂基板 1の上面側には I Cチッブのダイパターン 3及びヮ ィヤーボンディ ング用の接続電極 4を形成し、 下面側には半田バン ブを形成するバッ ト電極 5を形成する。 なお、 前記接続電極 4 とバ ッ ト電極 5は前記スルーホール 2を介して接続されている。
次に、 前記樹脂基板 1の上下両面の露出している電極の銅メ ッキ 層の表面に、 2〜 5 m程度の N i メ ッキ層を施す。 さらに、 N i メ ツキ層の上に、 ボンディ ングワイヤとの接続性に優れた 0 . 5 m程度の金メ ツキ層 3 1を施す。
次に、 所定の部分にソルダーレジス ト処理を行なつて、 レジス ト 膜 6を形成するこ とにより、 前記樹脂基板 1 の下面側に、 マ ト リ ツ クス状に多数の同一形状の半田付け可能な表面であるレジス ト膜開 口部を形成する。 これによつて、 回路基板 7が完成される。
次に、 この回路基板 7上のダイパターン 3の前記金メ ツキ層 3 1 の上に I Cチップ 8を接着剤 （ダイボン ド材） 9を用いて直接固着 し、 かつ、 該 I Cチッブ 8の電源端子や I 0端子と前記接続電極 4 とをボンディ ングワイヤ 1 0で接続する。 その後、 I Cチップ 8 及びボンディ ングワイヤ 1 0を熱硬化性の封止樹脂 1 1で トラ ンス ファーモールドにより樹脂封止して、 前記 I Cチップ 8の遮光と保 護を行なう。
また、 前記樹脂基板 1の下面側に形成されている前記バッ ト電極 5には半田ボールを供給し、 加熱炉で加熱することにより、 半田バ ンブ 1 2を形成する。 この半田バンプ 1 2によって、 図示しないマ ザ一ボー ド基板のバタ一ンと導通される。 以上により B G A 1 3が 完成される。
しかしながら、 前述した半導体装置には次の点で改良の余地があ る。 すなわち、 前記 B GA 1 3は、 B GA 1 3を構成する樹脂基板 1に使用するガラスエポキシ樹脂と、 トラ ンスファーモール ドの封 止樹脂 1 1に使用する熱硬化性樹脂、 及び I Cチップ 8を搭載する ダイパターン 3を構成する銅パターンのそれぞれの線膨張係数が、 樹脂基板 1のガラスエポキシ樹脂は 1 4 p p mZ ；、 封止樹脂 1 1 の熱硬化性樹脂は 1 6 p p mZて、 及びダイパターン 3を構成する 銅パターンは 1 7 p p m//°Cであって、 三者の収縮率が異なる。 そ のため、 第 7図に示す B G A 1 3は I Cチップ 8側に反る傾向にな る。
第 8図は、 第 7図の各部断面の応力分布図である。 第 8図による と、 樹脂基板 1に固着された I Cチップ 8のコーナー部 Aに熱歪み による応力が集中し、 応力は I Cチップ 8のコーナー部 Aを頂点に して、 中央部 B及び樹脂基板 1の外周部 Cに行く に従って次第に分 散されることが理解できる。 したがって、 コーナー部 Aに集中する 熱歪みのために I Cチップ 8の外周周辺部付近において剝離の発生 することがある。
こ こで、 各部材間の密着力は、 第 9図に示すように、 接着する対 象物間で異なり、 ダイボン ド材と金メ ッキの場合は、 特に密着力が 低い。 すなわち、 第 7図の B GA 1 3のように、 ダイパターン 3の 上に金メ ッキ層 3 1を施してある場合には、 この部分のダイボン ド 材との密着力が最も低下する。 また、 B G A 1 3のパッケージの大 きさに対し、 I Cチップ 8の大きさが大きく なるにしたがってこの 傾向はさ らに大きく なる。
これらの原因によって、 第 7図の B GA 1 3は、 I Cチップ 8の 外周周辺部付近が剥離しゃすい。 そ して、 I Cチップ 8が剥離して 動いてしまうと、 ボンディ ングワイヤ 1 0の切れ等が発生する。
なお、 U S P 5 0 7 7 6 3 3号において、 ボリイ ミ ドフィ ルム等 の絶縁材 （レジス ト） 上にダイボン ド材によって I Cを接着搭載す る半導体装置が提案されている。 この半導体装置の技術を用いれば 第 9図に示すように、 絶縁材 （レジス ト） とダイボン ド材の密着力 の方が金メ ツキとダイボン ド材の密着力より高いこ とから、 I Cチ ッブの剝離防止に役立つことが考えられる。
しかしながら、 U S P 5 0 7 7 6 3 3号の半導体装置にあっては. I Cチッブへの電源供給に関する問題点については解決手段が示さ れていない。 すなわち、 半導体装置においては、 高集積化， 高速化 に対応して電源を安定供給するため多数の電源供給用のボンディ ン グワイャが必要となっているが、 U S P 5 0 7 7 6 3 3号において は多数の電源供給用ボンディ ングワイヤの接続態様までは開示され ていない。
—方、 特開昭 6 0— 2 0 5 2 4号においては、 I Cチップの搭載 部と リー ド導体膜配列部との間に I Cチップを取り囲むようにして 電源導体膜を配設し、 I Cチップ上の多数の電源端子とこの電源導 体膜の間をボンディ ングワイヤで接続する半導体装置が提案されて いる。 この半導体装置によれば、 多数本のボンディ ングワイヤを電 源導体膜と I Cチップの間で自由に接続できるので安定した電源供 給が可能となる。
しかしながら、 特開昭 6 0— 2 0 5 2 4号の半導体装置にあって は、 上記した I Cチップの剥離防止についての技術はなんら開示さ れていない。
近年のように、 高信頼性と高密度集積化を同時に要求される半導 体装置においては、 上記した I Cチップの剝離防止と電源供給用ボ ンディ ングワイヤの自由な接続とは、 同時に充たされなければなら ない絶対的条件となりつつある。 しかし、 上記のように、 従来は、 いずれか一方の条件しか充たしておらず、 両条件を同時に充たす半 導体装置は存在しなかった。
したがって、 本発明は I Cチッブの剝離がなく、 しかも電源供給 用ボンディ ングワイヤの接続を自由に行なえるようにして、 信頼性 が高く、 かつ、 高密度集積を可能ならしめた半導体装置の提供を目 的と している。 発明の開示 本発明は、 樹脂基板上に I Cチップを固着するためのダイパター ンと、 前記 I Cチップの各電極を接続するための接続電極を有する 回路基板に I Cチップを搭載し、 この I Cチップを樹脂封止してな る半導体装置において、 前記ダイパターンの外形を前記 I Cチップ の外形より大き く形成し、 かつ、 前記ダイパターンの外形より も小 さい外形の絶縁性被膜を前記ダイパターン上に被着し、 この絶縁性 被膜上に前記 I Cチップをダイボン ドするとともに、 前記ダイバ夕 一ンの前記絶縁性被膜から露出している部分に前記 I Cチップの電 源用ボンディ ングワイヤを接続した構成としてある。
これによつて、 半導体装置を構成する樹脂基板、 封止樹脂及び I Cチッブを搭載するダイパターンのそれぞれの線膨張係数の違いに 起因して I Cチップのコーナー部へ熱歪みが集中しても、 コーナー 部は密着力が高い絶縁性被膜とダイボン ド材の接着なので、 I Cチ ッブのコーナー部が剝離したりすることがなく 、 半導体装置の信頼 性を著し く 向上させる。 また、 I cチップの電源端子の位置に合わ せてダイパター ンの一部を外側に延出させることが不要で、 ダイパ ターンと電源端子間のボンディ ングワイヤの接続を自由に行なう こ とができ、 I Cチップの高密度集積化， 大型化に容易に対応するこ とができる。
さ らに具体的には、 本願発明における前記ダイパターンは、 前記 I cチッブが搭載される位置の ΐ¾部付近に形成される主パターン と、 前記 I Cチップが搭載される位置の外側に形成されるボンディ ングパターンと、 前記主パターンとボンディ ングパタ一ンを電気的 に接続する放射状に配設された結合パターンを有し、 前記絶縁性被 膜が、 前記ボンディ ングパターンの内側に被着される構成としてあ る 0
このような構成とすると、 熱歪みの最も集中する I Cのコーナー 部にパターンを形成することが避けられ、 I Cの信頼性をより高め ることが可能となる。 図面の簡単な説明 第 1図は、 本発明の第 1実施形態を示す B G Αパッケージの平面 図である。
第 2図は、 本発明の第 1実施形態を示す第 1図の要部断面図であ る 0
第 3図は、 本発明半導体装置の第 2実施形態を示す平面図である, 第 4図は、 本発明半導体装置の第 3実施形態を示す平面図である, 第 5図は、 本発明半導体装置の第 3実施形態を示す第 4図の B— B線断面に相当する要部断面図である。
第 6図は、 本発明半導体装置の第 4実施形態を示す平面図である, 第 7図は、 従来の B G Aを示す断面図である。
第 8図は、 第 7図の各部断面の応力分布図である。
第 9図は、 材料と密着力の関係を示す表である。 B月を H施するための最¾の形態 本発明を、 添付の図面にもとづいて詳細に説明する。
第 1図及び第 2図は本発明の第 1実施形態で、 第 1図は B G Aパ ッケージの平面図、 第 2図は第 1図の要部断面図である。 図におい て、 従来技術と同一部材は同一符号で示す。
この第 1実施形態の半導体装置は、 前述した第 7図に示す従来技 術と同様に、 樹脂基板 1の両面に薄い銅箔が積層されていて、 スル —ホール 2の穴明け加工後、 両面銅張り された樹脂基板 1 の全表面 に無電解銅メ ツキ及び電解銅メ ツキにより銅メ ツキ層を形成する。 次いで、 メ ツキレジス トをラ ミネー ト し、 露光現像してパターン マスクを形成した後、 エッチング液を用いてパターンエッチングを 行なうこ とにより上面側には I Cチッブのダイバターン 3 , 3 a及 び電源バターン 3 bと リー ドパターン 4を形成し、 下面側には半田 バンプを形成するパッ ト電極 5を形成する。 ここで、 ダイパターン 3 , 3 aの外形は、 I Cチップ 8の外形より も大き く なるように形 成してある。
なお、 樹脂基板 1の上面にある前記ダイバターン 3 , 3 a ( V d d ) 、 電源パターン 3 b ( V s s ) 及びリー ドパターン 4は、 スル 一ホール 2を介して下面にあるパッ 卜電極 5 と接続されている。
次に、 ダイ ノくターン 3， 3 a上の、 少なく とも I Cチップ 8のコ ーナ一部 Aと対応するコーナー部分、 及びその他所定の部分に絶縁 性被膜を形成する。 絶縁性被膜と しては、 現像型液状ソルグーレジ ス ト、 熱硬化型ソルダーレジス 卜 （ポリイ ミ ド系ノエボキシ系） あ るいは接着剤付ポリイ ミ ドテープなどを用いることができるが、 こ の実施形態においては、 ソルダーレジス ト処理により現像型液状ソ ルダーレジス ト膜を形成している。
このよ うにして、 I Cチップ 8のコーナー部 Aに対応するコーナ 一部レジス ト膜 6 a， 6 b , 6 c， 6 d及びその他所定の部分にレ ジス ト膜 6を被着する。 この場合、 コーナー部レジス ト膜 6 a , 6 b， 6 c , 6 dの外形は、 前記ダイパターン 3 , 3 aの外形より小 さ く し、 コーナー部レジス ト膜 6 a , 6 b , 6 c , 6 dの周辺部に ダイボン ドパターン 3， 3 aを露出させる。 また、 樹脂基板 1の下面側には8、 _ マ ト リ ックス状に多数の同一形 状の半田付け可能な表面であるレジス ト膜 6の開口部を形成する。 これによつて、 回路基板 7が完成される。
なお、 この回路基板 7においても、 レジス ト膜 6 , 6 a , 6 b , 6 c , 6 dの被着してないダイパターン部分、 及び電源パターン， リー ドパターンには金メ ツキ 3 1が施してある。
次に、 前記回路基板 7の上面側に I Cチップ 8を搭載する。 この とき、 I Cチップ 8のコーナー部は、 ダイパターン 3のコーナー部 Aに被着されているコーナー部レジス ト膜 6 a , 6 b , 6 c及び 6 d上にダイボン ド 9によって接着される。 また、 同時に I Cチップ 8の中央部分は、 ダイボン ド 9によって、 ダイパターン 3 に直接接
¾さォ る。
次に、 I Cチップ 8の電源端子と、 前記コーナー部レジス 卜膜 6 a , 6 b , 6 c及び 6 dの外側周辺に露出したダイパターン 3 a 、 及びダイパターン 3 aの外方に一定の間隔を開けて取り囲むように 形成された電源パターン 3 b とをそれぞれボンディ ングワイヤ 1 0 でワイヤーボンディ ングする。 同様に、 回路基板 7の外側周辺部に 形成されているリー ドパターン 4と I Cチップ 8の I Z O端子とを ボンディ ングワイヤ 1 0でワイヤーボンディ ングする。
その後、 熱硬化性の封止樹脂 1 1でトラ ンスファーモールドによ り樹脂封止して I Cチップ 8'の遮光と保護を行なう。
また、 回路基板 7の下面側には、 複数の半田付け可能なパッ ト電 極 5に半田ボールを供給し、 加熱炉中で加熱する。 これにより、 半 田バンプ 1 2が形成され、 この半田バンプ 1 2によって、 図示しな いマザ一ボー ド基板のパターンと導通される。
以上により B G A 1 3が完成される。
このような構成からなる半導体装置によると、 I Cチップ 8のコ ーナ一部 Aは、 ダイボン ド 9を介しコーナ一部レジス ト膜 6 a ， 6 b , 6 c ， 6 dに接着されているので、 第 9図の表に示すように、 従来の金メ ツキ上にダイボン ドを介して接着していた場合に比べ、 その密着力ははるかに高い。
したがって、 樹脂基板 1 と、 この樹脂基板 1上にダイパターン 3 を形成するための銅パターンと、 前記 I Cチップ 8を樹脂封止する 封止樹脂 1 1の収縮率の差に起因して I Cチップ 8のコーナー部 A に熱歪みが集中しても、 I Cチップ 8のコーナー部 Aは剝離するこ とがない。 また、 コーナー部レジス ト膜 6 a , 6 b , 6 c及び 6 d は、 その内周側の形状を湾曲形状と してあるので、 ダイボン ド 9の 流れが均一となり、 気泡の発生を防止することもできる。
さらに、 ダイパターン 3， 3 aは I Cチップ 8の外形より も大き な外形となっており、 コーナー部レジス ト膜 6 a, 6 b, 6 c , 6 dは、 I Cチップの外形より大きいが、 ダイパターン 3 aの外形よ りは小さ く形成されている。 したがって、 コーナー部レジス ト膜 6 a , 6 b , 6 c , 6 dの外周に露出したダイパター ン 3 a及び電源 パター ン 3 bと、 I Cチップ 8の電源端子とを多数本の電気的にボ ンデイ ングワイヤ 1 0で接続するのに、 I Cチップ 8の電源端子の 位置に対応してダイパター ン 3 a及び電源バター ン 3 bを延長して 引き出さなくても、 電源端子をダイパターン 3 a及び電源バターン 3 bに対して自由に接続することができる。
第 3図は、 本発明半導体装置の第 2実施形態を示す平面図である, この半導体装置は、 前記第 1の実施形態において、 それぞれ別個 独立に形成してあったコーナー部レジス ト膜 6 a, 6 b, 6 c及び 6 dの代わりに、 これらコーナー部レジス ト膜を一体化してリ ング 状レジス ト膜 6 eと してある。 このような構成の半導体装置によつ ても前記第 1実施形態の半導体装置と同様な作用、 効果を奏する。
第 4図及び第 5図は本発明半導体装置の第 3実施形態で、 第 4図 は平面図、 第 5図は第 4図の B— B線断面に相当する要部断面図で ある。 この半導体装置は、 ダイパターンを主パターン 3とボンディ ングパターン 3 a、 及び主パターン 3とボンディ ングパターン 3 a を接続する結合パターン 3 dで形成してある。
こ こで、 主パターン 3は I Cチップ 8の外形より も小さな外形と してあり、 ボンディ ングパターン 3 aは I Cチップ 8の搭載される 位置の外側周辺に形成してある。 そ して、 この主パターン 3とボン ディ ングパターン 3 aは、 結合パターン 3 dによつて電気的に接続 されている。 この結合パターン 3 dは、 主パターン 3から放射状に 延長するよう複数本形成されているが、 前記熱歪みの集中する I C チップ 8のコーナー部 Aには位置しないようにしてある。
また、 前記ダイパター ン 3 aの外周には、 一定の間隔を開けてそ の周囲を取り囲むように電源パター ン 3 bが設けてある。
レジス ト膜は、 主パターン 3のほぼ中央部と、 I Cチップ 8の各 コーナー部 Aと対応する部分に、 第 1実施形態とほぼ同様の形態で レジス ト膜が被着してある。 すなわち、 各コーナー部にはコーナー 部レジス ト膜 6 a , 6 b , 6 c , 6 dがそれぞれ別個独立に被着し てあり、 主パターン 3の中央部にはレジス ト膜 6が被着してある。 これにより、 全体としては、 主パター ン 3の一部が露出した状態で. かつ結合パターン 3 dを形成してある領域がレジス ト膜 6 a， 6 b , 6 c , 6 dによつて覆われた状態となっている。
なお、 この半導体装置においても、 I Cチップ 8の電源端子と、 前記ダイパターン 3 a及び電源パターン 3 b とをボンディ ングワイ ャ 1 0で電気的に接続する。
このような構成からなる半導体装置によれば、 熱歪みの集中する I Cチップ 8のコーナ一部 Aの接着を密着力の比較的高いレジス ト とダイボン ドで行なう とともに、 結合パターン 3 dをコーナ一部 A に位置させないことによって熱収縮率の差に起因する熱歪みの発生 をも緩和させている。 これにより、 I Cチップ 8のコーナー部 Aの 剥離を確実に防止して、 半導体装置の信頼性をより高めている。
また、 I Cチップ 8のコーナー部 Aを除いた周辺部は、 ダイボン ド材 9によって直接回路基板 1 に接着されるので、 非常に高い密着 力となり、 より一層信頼性を向上させる。
さ らに、 I Cチップ 8の電源端子とを多数本の電気的にボンディ ングワイヤ 1 0で接続する場合に、 I Cチッブ 8の電源端子の位置 に対応してダイパター ン 3 a及び電源パターン 3 bを延長して引き 出さなく ても、 電源端子をダイパターン 3 a及び電源パターン 3 b に対して自由に接続することができる。
第 6図は、 本発明半導体装置の第 4実施形態を示す平面図である。 この半導体装置においては、 前記第 3の実施形態において、 それ ぞれ別個独立に形成してあったコーナー部レジス ト膜 6 a , 6 b , 6 c及び 6 dの代わりに、 これらコーナ一部レジス ト膜を一体化し てリ ング状レジス ト膜 6 e と してある。 このような構成の半導体装 置によつても前記第 3実施形態の半導体装置と同様な作用、 効果を 奏する。
なお、 上記説明は B G Aの半導体装置について行なったが、 本発 明は、 その他の半導体装置、 例えば、 ビングリ ッ ドアレイ （P G A ) の半導体装置についても適用されることは言うまでもない。
卜の I πτ 以上のような構成からなる本発明の半導体装置は、 各種電子機器 に内蔵して用いることができる。

Claims

請 求 の 範 囲
1 . 樹脂基板上に I Cチップを固着するためのダイパターンと、 前 記 I Cチッブの各電極を接続するための接続電極とを有する回路基 板に I Cチップを搭載し、 この I Cチップを樹脂封止してなる半導 体装置において、
前記ダイパターンの外形を前記 I Cチッブの外形より大きく形成 し、 かつ、 前記ダイパターンの外形より も小さい外形の絶縁性被膜 を前記ダイバターン上に被着し、 この絶縁性被膜上に前記 I Cチッ ブをダイボン ドするとともに、 前記ダイバタ一ンの前記絶縁性被膜 から露出している部分に前記 I Cチップの電源用ボンディ ングワイ ャを接続したことを特徴とする半導体装置。
2 . 前記ダイパターンは、 前記 I Cチップが搭載される位置の中央 部付近に形成される主パターンと、 前記 I cチッブが搭載される位 置の外側に形成されるボンディ ングパターンと、 前記主パターンと ボンディ ングパターンを電気的に接続する結合パターンを有し、 前記絶縁性被膜が、 前記ボンディ ングパターンの内側に被着され る請求の範囲第 1項記載の半導体装置。
3 . 前記ボンディ ングパターンが前記主パターンを囲むように四辺 に配設され、 前記結合パターンが前記主パターンからボンディ ング パターンに放射状に配設されている請求の範囲第 2項記載の半導体 装置。
4 . 前記結合パターンが、 前記 I Cチップのコーナ一部以外の部分 に配設されている請求の範囲第 3項記載の半導体装置。
5 . 前記絶縁性被膜が、 前記主パターンの一部を露出するよう被着 されている請求の範囲第 2項記載の半導体装置。
6 . 前記絶縁性被膜が、 前記結合パターンの形成領域をほぼ覆うサ 一クル状に形成されている請求の範囲第 3項記載の半導体装置。
7 . 前記絶縁性被膜が、 前記結合パターンの形成領域の前記 I Cチ ッブのコーナ一部と対応する部分を覆うように形成されている請求 の範囲第 3項記載の半導体装置。
8 . 前記絶縁性被膜がメ ツキレジス トであり、 このメ ツキレジス ト で覆われていない電極パターンには、 金メ ッキが施されている請求 の範囲第 2項記載の半導体装置。
9 . 前記メ ツキレジス 卜が現像型液状ソルダーレジス トである請求 の範囲第 8項記載の半導体装置。
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