JPH05291487A - 半導体リードフレーム - Google Patents
半導体リードフレームInfo
- Publication number
- JPH05291487A JPH05291487A JP4249892A JP24989292A JPH05291487A JP H05291487 A JPH05291487 A JP H05291487A JP 4249892 A JP4249892 A JP 4249892A JP 24989292 A JP24989292 A JP 24989292A JP H05291487 A JPH05291487 A JP H05291487A
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor
- adhesive tape
- lead frame
- lead
- bus bar
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/495—Lead-frames or other flat leads
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
Landscapes
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Lead Frames For Integrated Circuits (AREA)
- Wire Bonding (AREA)
- Die Bonding (AREA)
Abstract
半導体パッケージの信頼性を高め半導体パッケージの開
発及び生産に必要な労力の節減を可能とした半導体リー
ドフレームを提供することである。 【構成】 上面に半導体チップを取付け、接着テープ2
2と2つ以上の支持部から成るバスバーと内部リード群
26と絶縁層27とボンディングパッドとワイヤ28と
から構成される。 【効果】 リードフレームを別途に形成しなくても接着
テープだけ用いればいいため、半導体パッケージの信頼
性を向上させ開発および生産に必要な労力を節減するこ
とができる。また、半導体チップと内部リードを連結す
るワイヤの長さを一定になるように半導体パッケージの
信頼性を向上させることができワイヤボンディング設備
の寿命を向上させることができる。
Description
関し、特にリードフレームのダイパッドに替えてバスバ
ーを形成するとともに内部リードを延長することにより
半導体チップをバスバーと内部リードの上に実装して多
用な寸法の半導体チップを実装することのできる半導体
リードフレームに関する。
ップの入出力端子数の増加,信号処理速度及び消費電力
量の増加、高密度実装の要求などが増加する傾向にあ
る。半導体チップの高集積化によりリード数が増加し、
リードの間隔が縮小してリードフレームの設計及び製造
が困難になっている。また、半導体チップの信号処理速
度及び消費電力量が増加して半導体チップに多くの熱が
発生し、熱を発散させるためのヒートシンクを半導体パ
ッケージに別途に設けると共に、パッケージ材料として
熱電導性が良い材料を選択するようになった。更に、高
密度実装の要求により半導体チップを印刷回路基板に直
接取付けるCOB(chip on board)方式や積層パッケー
ジ方法が使用されている。
平面図であって、この従来のリードフレームは、所定回
路が形成されている半導体チップ11と、前記半導体チ
ップ11を実装するための四角形のダイパッド12と、
前記ダイパッド12の四隅で前記ダイパッド12を支持
するタイバー(Tie Bar)13と、前記ダイパッド12か
ら所定間隔離隔させて一定間隔で形成された多数の内部
リード14と、半導体チップ11に内部リード14を連
結するワイヤ(図示されない)と、前記内部リード14
を外部と連結する外部リード(図示されない)と、前記
内部リード14の変形を防止するための前記内部リード
14の上面に付着されているテープ17とから構成され
ている。
一種類の半導体パッケージに異なる寸法の半導体チップ
を実装する場合、ダイパッド寸法より半導体チップ寸法
が小さいと前記の図示されないワイヤの長さが長くなっ
てモールディング工程時前記ワイヤが一方に片寄る現
象、すなわちスイーピングが発生し、また前記ワイヤが
互いに接続されるという問題がある。他方、ダイパッド
寸法より実装しようとする半導体チップ寸法が大きい場
合はこれに合うダイパッドを持つ新しい半導体リードフ
レームを製作する必要があった。
体チップと内部リードの間の距離は、四隅部が各辺の中
央部に比して長く、ワイヤボンディング工程時ワイヤの
長さが一定しないので、半導体パッケージの製作工程時
ワイヤの損失が大きくなって製造単価を上昇させ、ワイ
ヤボンディング設備の寿命を短縮させるという問題があ
った。
は同一種類の半導体パッケージにさまざまな大きさの半
導体チップを実装することができ、これに半導体パッケ
ージの信頼性を高め、半導体パッケージの開発及び生産
に必要な労力を節減することのできる半導体リードフレ
ームを提供することである。
に本発明に基づく半導体リードフレームは、上面に半導
体チップを取付けるための接着テープと、前記接着テー
プの底面を支持する中心部と前記中心部を固定させる少
なくとも2つ以上の支持部とから成るバスバーと、各リ
ードがエッチング分離可能な程度の離隔距離をもって前
記中心部に近接して形成された内部リードであって、前
記各リードの一端が前記接着テープの底面に付着される
内部リード群と、内部リードの前記バスバー側端部に塗
布されている絶縁層と、前記半導体チップ上に形成され
ているボンディングパッドと前記内部リードを連結する
ワイヤとから構成されている。
半導体リードフレームを詳細に説明する。
の平面図であり、図2は図1の線A−A´の断面図であ
る。図面において同一部分は同一参照符号を付した。
22の上部表面には半導体チップ21がエボキシなどの
接着剤によって従来の方法で取付けられている。接着テ
ープ22はポリアミドなどの絶縁物質で形成されてお
り、底面またはその両面に接着力がある。接着テープ2
2の寸法は半導体チップ21の寸法に基づいて定めら
れ、一般に半導体チップよりわずかに大きい。これは半
導体チップ21の取付時に接着剤が広がることを考慮し
たものである。前記接着テープ22は円形にすることも
可能である。
付けられており、バスバー25は、中央に四角形状の穴
が形成されている中心部23と、中心部23を固定させ
るため対角線上に形成されている支持部24とから成
る。バスバー25は、半導体チップ21を取付けた接着
テープ22の底面に付着して、前記接着テープ22を支
持する。バスバー25の中心部23は円形,三角形ある
いは四角形など任意の形状に形成されることができ、中
心部23には内部リード26と所定間隔を維持して図1
に示されたA0ほどの大きさのキャビティが形成される。
ッチングにより分離される一定のギャップをもって多数
の内部リード26が形成されている。バスバー中心部2
3側の内部リード26の終端部にはポリアミドなどの絶
縁物質が塗布されている絶縁層27が形成されている。
前記絶縁層27はエッチング可能な範囲内で中央部に近
接して形成された内部リード26がパッケージ工程中に
変形及び相互接触することを防止する。また、ワイヤボ
ンディングを容易にするため内部リード26にAgなどの
導電物質が一辺A3の四角形の範囲内だけ分布されてい
る。
一端およびバスバー25とともに接着テープ22の下部
に付着されてパッケージ工程中に接着テープ22の変形
を防止する。即ち、前記バスバー25と内部リード26
の一端が従来の半導体リードフレームにおけるダイパッ
ドの役割を遂行する。ワイヤ28は、前記半導体チップ
21上に形成されているボンディングパッドと内部リー
ド26を連結する。前記ワイヤ28の長さは半導体チッ
プ21の部位に関係なく一定である。
5と内部リード26の終端部の上部に接着テープ22を
介して半導体チップ21を取付ける。従って半導体チッ
プ21を取付ける接着テープ22の寸法は図1に表示さ
れたように一辺の長さが最小A1,最大A2である。前記の
A2はパッケージの信頼性が保障される範囲内での最大値
である。従って前記の半導体リードフレームは一辺の長
さがA2より小さな多様な寸法の半導体チップを取付ける
ことができる。また、ワイヤボンディング工程とパッケ
ージ工程上の必要により従来の寸法で前記バスバー25
の中心部23と内部リード26の終端部に段差をつけて
前記半導体チップ21を取付けられる。
付ける半導体リードフレームのダイパッドを除去し、内
部リードをエッチングで分離可能な範囲で小形高密度に
形成して内部リードの終端部とバスバーの上部に半導体
チップが取付けられる接着テープを装着した。
使用する各種寸法の半導体チップを取付けるためにリー
ドフレームを別途形成しなくても接着テープだけ使用す
ればよいため半導体パッケージの信頼性を向上させ開発
及び生産に必要な労力を削減することができる利点があ
る。また、本発明は半導体チップと内部リードを連結す
るワイヤの長さを一定になるようにして半導体パッケー
ジの信頼性を向上させることができワイヤボンディング
設備の寿命を向上させることができる。
ある。
る。
Claims (5)
- 【請求項1】 半導体チップを上部に取付けるための接
着テープと、前記接着テープの底面を支持するための中
心部と前記中心部を支持するための少なくとも2つ以上
の支持部とから構成されたバスバーと、各リードがエッ
チング分離可能な程度の離隔距離を持って前記バスバー
中心部に近接して形成された内部リードであって、前記
各リードの一端が前記接着テープの底面に付着される内
部リード群と、前記内部リードの前記バスバー側端部に
塗布されている絶縁層とを備えた半導体リードフレー
ム。 - 【請求項2】 前記接着テープが円形および多角形で成
る群から選択されるいずれか一つの形状で形成される請
求項1記載の半導体リードフレーム。 - 【請求項3】 前記バスバーの中心部が円形および多角
形で成る群から選択されるいずれか一つの形状で形成さ
れる請求項1記載の半導体リードフレーム。 - 【請求項4】 前記内部リード終端の絶縁層と接してワ
イヤボンディングするための導電物質が塗布されている
請求項1記載の半導体リードフレーム。 - 【請求項5】 ワイヤボンディングおよびパッケージ工
程の必要により接着テープを取付ける前記バスバー中心
部と内部リード終端部の間に接着を行なった請求項1記
載の半導体リードフレーム。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019920005178A KR950003907B1 (ko) | 1992-03-28 | 1992-03-28 | 반도체 리이드 프레임 |
KR1992-5178 | 1992-03-28 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH05291487A true JPH05291487A (ja) | 1993-11-05 |
JP2507852B2 JP2507852B2 (ja) | 1996-06-19 |
Family
ID=19331021
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP4249892A Expired - Fee Related JP2507852B2 (ja) | 1992-03-28 | 1992-09-18 | 半導体装置 |
Country Status (2)
Country | Link |
---|---|
JP (1) | JP2507852B2 (ja) |
KR (1) | KR950003907B1 (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO1996005613A1 (en) * | 1994-08-15 | 1996-02-22 | Citizen Watch Co., Ltd. | Semiconductor device |
JPH08148603A (ja) * | 1994-11-22 | 1996-06-07 | Nec Kyushu Ltd | ボールグリッドアレイ型半導体装置およびその製造方法 |
JPH09237852A (ja) * | 1996-02-28 | 1997-09-09 | Hitachi Chem Co Ltd | 半導体パッケ−ジ用チップ支持基板 |
-
1992
- 1992-03-28 KR KR1019920005178A patent/KR950003907B1/ko not_active IP Right Cessation
- 1992-09-18 JP JP4249892A patent/JP2507852B2/ja not_active Expired - Fee Related
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO1996005613A1 (en) * | 1994-08-15 | 1996-02-22 | Citizen Watch Co., Ltd. | Semiconductor device |
US5739588A (en) * | 1994-08-15 | 1998-04-14 | Citizen Watch Co., Ltd. | Semiconductor device |
JPH08148603A (ja) * | 1994-11-22 | 1996-06-07 | Nec Kyushu Ltd | ボールグリッドアレイ型半導体装置およびその製造方法 |
JPH09237852A (ja) * | 1996-02-28 | 1997-09-09 | Hitachi Chem Co Ltd | 半導体パッケ−ジ用チップ支持基板 |
Also Published As
Publication number | Publication date |
---|---|
KR930020648A (ko) | 1993-10-20 |
KR950003907B1 (ko) | 1995-04-20 |
JP2507852B2 (ja) | 1996-06-19 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US5554886A (en) | Lead frame and semiconductor package with such lead frame | |
KR100333388B1 (ko) | 칩 사이즈 스택 패키지 및 그의 제조 방법 | |
CA1252912A (en) | Semiconductor package with high density i/o lead connection | |
JP2560974B2 (ja) | 半導体装置 | |
JP3837215B2 (ja) | 個別半導体装置およびその製造方法 | |
US5406119A (en) | Lead frame | |
US5455454A (en) | Semiconductor lead frame having a down set support member formed by inwardly extending leads within a central aperture | |
JPH04123448A (ja) | 半導体実装装置 | |
JP2507852B2 (ja) | 半導体装置 | |
US20010042776A1 (en) | Method of wire bonding for small clearance | |
JPH11121680A (ja) | リードフレームおよび半導体装置 | |
JPH06232315A (ja) | 半導体装置用リードフレーム | |
USRE36894E (en) | Semiconductor package with high density I/O lead connection | |
JPH0399459A (ja) | 樹脂封止型半導体装置 | |
JP3136029B2 (ja) | 半導体装置 | |
JPH06132441A (ja) | 樹脂封止型半導体装置及びその製造方法 | |
KR100566781B1 (ko) | 리드 온 칩 타입 반도체 패키지 | |
JP2990645B2 (ja) | 半導体集積回路用リードフレームおよび半導体集積回路 | |
KR100819794B1 (ko) | 리드프레임 및, 그것을 이용한 반도체 패키지 제조 방법 | |
KR100321149B1 (ko) | 칩사이즈 패키지 | |
JPS61241954A (ja) | 半導体装置 | |
KR100235498B1 (ko) | 반도체 패키지 | |
KR100440789B1 (ko) | 반도체 패키지와 이것의 제조방법 | |
KR200148118Y1 (ko) | 적층형 반도체 패키지 | |
KR100427541B1 (ko) | 패턴 필름 제조 방법 및 이를 이용한 칩 모듈 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090416 Year of fee payment: 13 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090416 Year of fee payment: 13 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100416 Year of fee payment: 14 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110416 Year of fee payment: 15 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110416 Year of fee payment: 15 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120416 Year of fee payment: 16 |
|
LAPS | Cancellation because of no payment of annual fees |