WO1992005560A1 - Nonvolatile semiconductor memory - Google Patents

Nonvolatile semiconductor memory Download PDF

Info

Publication number
WO1992005560A1
WO1992005560A1 PCT/JP1991/001272 JP9101272W WO9205560A1 WO 1992005560 A1 WO1992005560 A1 WO 1992005560A1 JP 9101272 W JP9101272 W JP 9101272W WO 9205560 A1 WO9205560 A1 WO 9205560A1
Authority
WO
WIPO (PCT)
Prior art keywords
block
source
circuit
cell
memory
Prior art date
Application number
PCT/JP1991/001272
Other languages
English (en)
French (fr)
Inventor
Tadashi Miyakawa
Masamichi Asano
Original Assignee
Kabushiki Kaisha Toshiba
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Kabushiki Kaisha Toshiba filed Critical Kabushiki Kaisha Toshiba
Priority to US08/030,343 priority Critical patent/US5384742A/en
Priority to DE69128635T priority patent/DE69128635T2/de
Priority to EP91916788A priority patent/EP0550751B1/en
Publication of WO1992005560A1 publication Critical patent/WO1992005560A1/ja

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/14—Circuits for erasing electrically, e.g. erase voltage switching circuits
    • G11C16/16—Circuits for erasing electrically, e.g. erase voltage switching circuits for erasing blocks, e.g. arrays, words, groups
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/12—Programming voltage switching circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3418—Disturbance prevention or evaluation; Refreshing of disturbed memory data

Definitions

  • the present invention relates to a nonvolatile semiconductor memory, and particularly to a nonvolatile semiconductor memory having a two-layer structure as a nonvolatile semiconductor memory.
  • the present invention relates to a nonvolatile semiconductor memory in which such memory cells are divided into a plurality of blocks, and data can be rewritten for each block.
  • the degree of this stress is considered in a two-layer cell.
  • the gate oxide film under the floating gate is removed because a tunnel current flows between the floating gate and the source during erasing. Almost 10 OA thinner compared to EPROM cells, and the overlap of source n + and floating gate is wider than EPROM. There is a special point.
  • the erased state or write state in the non-selected blocks is The stresses on the buried cells are shown in Table 1.
  • the erase state cells in the unselected block that connect to the same word line as the selected word line include: An electric field of approximately 7.5 MVZ cm is applied between the floating gate and the source, and the unselected data line is the same as the selected data line.
  • the write state cell in the block contains approximately 6.5 MV cm of electric field between the floating gate and the drain. .
  • the drain force is ⁇ 6 V for 640 sec, and 6.5 MV / cm between the floating gate and drain for 640 sec. It is unavoidable that the data is erased due to the stress.o
  • the writing and erasing of one selected block are accompanied by erroneous writing and erroneous erasing of other non-selected blocks.
  • the electrons stored in the floating gate FG are sourced by applying a high voltage to the cell source. To be released.
  • the source voltage exceeds the break-down voltage of the source junction. If you cannot increase the source voltage, you must separate the sensor if you want to erase blocks (erase multiple cells in one block at the same time). There is a restriction that it must be done. Therefore, a method using a negative voltage has been considered as a method capable of erasing without raising the cell source voltage to a high voltage.
  • Fig. 29 shows a conceptual diagram of a device that implements this method
  • Fig. 30 shows the timing waveform. Table 2 shows examples of voltage settings for each cell in each mode.
  • This method has the characteristic that multiple memory cells connected to the same selected word line can be erased simultaneously.
  • the word line WL1 is selected, and the word line WL2 is not selected. That is, the voltage VWL 1 of the selected word line WL 1 is set to ⁇ 10 V, the voltage VWL 2 of the unselected word line WL 2 is set to 5 V, and the source voltage VS is set to 5 V.
  • the data lines DL 1 and DL 2 are brought into the floating state.
  • the memory cells Ml and M2 are in the erased state, Memory cells M 3 and M 4 are in the non-erased state.
  • the program (writing) is performed by injecting a hot electron into the floating gate FG.
  • the lead is determined by the sense amplifier S ⁇ whether the selected cell is on (flows cell current) or off (does not flow cell current). It is done by.
  • the unselected cells M3 and M4 may be erroneously written.
  • the electric charges charged in the data lines DL 1 and DL 2 are discharged, and the cell current flows for a period of time t 3 to t 4 .
  • This also raises the risk of erroneous writing.
  • the source and word wires are charged and discharged rapidly, a peak current will flow and the wiring material may be destroyed.
  • the purpose is to provide volatile semiconductor memory.
  • Another object of the present invention is to select an arbitrary number of memory cells from among a plurality of memory cells and to rewrite or erase data in the selected memory cells.
  • An object of the present invention is to provide a nonvolatile semiconductor memory which does not cause a malfunction in a non-selected memory cell.
  • Yet another object of the present invention is that the memory cell array is divided into a plurality of memory cells and a plurality of such blocks.
  • a non-volatile semiconductor memory that can be rewritten to a non-selected block, even if a cell in a selected block is rewritten or erased, The goal is to prevent malfunctions in the cells inside.
  • the memory array is divided into multiple blocks, and when rewriting data for a certain block (selection block).
  • the relaxation voltage is applied to the source or control gate of the memory cell in another block (unselected block), and the floating gate and the floating gate are connected. Relieve stress between source and drain to prevent erroneous writing and erasing.
  • the source and drain of the memory cell in the non-selected block are equalized, and the control gate and source
  • the erroneous writing is prevented by alleviating the electric field between the rail and the channel and preventing the channel current from flowing.
  • unselected blocks Before setting the source and data lines of the middle cell to the erase voltage, equalize the source line and data line, and erase those equalizers after the erase operation. By canceling the operation, the malfunction of unselected cells is prevented.
  • FIG. 1 is an overall configuration diagram of an embodiment of the present invention.
  • Figure 2 is a circuit diagram showing some of the details.
  • 3 to 7 are circuit diagrams showing different specific examples of the block erasing circuit.
  • Fig. 8 is a detailed view showing the column part.
  • Fig. 9 is a circuit diagram showing the main part of the row decoder.
  • FIG. 11 is an overall configuration diagram of a different embodiment of the present invention.
  • Fig. 12 is a circuit diagram showing some of the details.
  • FIG. 13 is an overall configuration diagram of another embodiment of the present invention.
  • Fig. 14 is a timing chart showing the operation.
  • Fig. 15 shows the program control circuit of Fig. 13.
  • Fig. 16 is a circuit diagram of one example of the block erase circuit of Fig. 13.
  • FIG. 17 is a circuit diagram showing another block erase circuit.
  • Fig. 18 is a circuit diagram showing another block erase circuit.
  • Fig. 19 is a circuit diagram of the stress mitigation circuit.
  • FIGS. 20A and 20B are diagrams for explaining the relationship between cell array division and current consumption.
  • FIG. 21 is a conceptual diagram of still another embodiment of the present invention.
  • Fig. 22 shows the operation timing diagram.
  • FIGS. 23A and 23B are diagrams showing the states of selected and unselected lead lines in FIG. 21 at the time of erasing.
  • FIGS. 24A and 24B are diagrams showing the states of a selected lead line and a non-selected lead line in FIG. 21 at the time of programming.
  • FIG. 25 is a diagram showing the state of the row decoder in FIG. 21 at the time of reading.
  • FIGS. 26A and 26B are diagrams showing the state of the negative bias circuit of FIG. 21 at the time of erasing and at other times.
  • FIG. 27 shows the source bias circuit of Fig. 21.
  • FIG. 28 is an overall conceptual diagram of still another embodiment of the present invention.
  • Fig. 29 is a conceptual diagram of the conventional example.
  • FIG. 30 shows a timing chart of a conventional example.
  • FIG. 1 shows an apparatus in which a cellarium is divided into 16 in the data line direction.
  • the memory cell array 1 is divided into 16 blocks 2, and a block erasing circuit 3 is provided for each of the blocks 2.
  • 5 is a row decoder
  • 6 is a column gate
  • 7 is a pre-row decoder. Details of block 2 above are shown in FIG.
  • each block elimination circuit 3 is connected in common to the source of each cell C XY in each block 2.
  • Commonly connected to one data line DL a S Each connected cell is located in the same block.
  • a cell commonly connected to one word line WLi is divided into a plurality of blocks.
  • the cell in the case of the non-selected block, in order to reduce the electric field between the floating gate of the erased cell and the source, the cell is not used.
  • a certain constant potential (relaxation potential) is applied to the source. For example, when 2 V is applied to the sensing source, the electric field between the floating gate and the source is almost 5 MVZ cm, and the sensing source 0 V About the time
  • FIG. 3 shows a block erasing circuit 3 according to an example of the present invention.
  • This circuit is a NAND circuit with a block selection address BSA, which is used to select the block and operate the erase circuit during erasure.
  • a block selector 11 having NR100 that takes the NOR of the dress select signal BS and NErase, and a transistor T11C! To T 1 15 and the clock I 1 110, and a charge transistor for charging the selected block 2.
  • the discharge transistors T1216 and T1221 which discharge cell sources at times other than erasing, and the timing of discharge.
  • a delay circuit 13 having an inverter 1 1 2 0 to 1 1 2 4 and a NANDNA 1 2 0, and a transistor T 13 0 to
  • the block erasing circuit 3 that is connected to a certain block 2 selected by the address.
  • the output BS of NA100 is set to "L *". Therefore, NE rase becomes “L” and the output of NR100 becomes EA-"H", so that the gate of the charging P-ch transistor T116 can be used.
  • T13 1 is in the off state.
  • a current flows to the ground through the T130 force, the resistances R13 ⁇ and R131, and the node NEG becomes an intermediate potential. Power, power,
  • T 1 3 although that has been charged Tsu by the cell Norre source over Waals forces V p p, because Gate was low, it is mosquitoes Tsu door off.
  • the potential is determined by the resistance division of R130 and R131. Therefore, the sensing source C S is charged from T 13 2,
  • NEG-V T For example, for example,
  • NE rase is set, the charge transistor T116 is turned off in the selected block 2, and T13 in the non-selected block 3. 0 is off, T13 1 is on, and the charge transistor T13 2 is off. At the same time, it becomes NE Erase- "H".
  • T12 is turned on, and the discharge of the sensing source CS starts. Further, the gate of T1221 is set to "H" after a fixed time by the delay circuit 13 and the T1221 is discharged.
  • the reason for the discharge at the two transistors T120 and T121 is that the junction capacity of the senor source part was large. This is because an excessively large peak current flows if discharge is performed at once with a large-sized transistor.
  • T 120 is a transistor T 1 whose dimensions are set small, discharges little by little, discharges to a certain extent, reduces the potential, and then sets the dimensions large. Discharged by 2 1.
  • Table 3 shows the node potentials in each mode.
  • FIG. 4 to 7 show other examples of the non-selected block bias circuit in the block erasing circuit 3.
  • FIG. 4 to 7 show other examples of the non-selected block bias circuit in the block erasing circuit 3.
  • Fig. 4 shows the case where the resistors R130 and R131 in Fig. 3 are replaced with a transistor.
  • R130 is replaced by T1441 to T144
  • R131 is replaced by T145, ⁇ 146.
  • the gate potential NEG of the charging transistor T148 is determined by resistance division.
  • the gate potential NEG of the charging transistor T155 is determined by the V ⁇ of the transistor T155 and T153. .
  • node NEG is 2
  • the sensing source cs is almost at the V level .
  • FIG. 6 shows the V type of the D type transistor T161, This is the circuit that determines the source CS.
  • NE rase "L”
  • T160 is on
  • the gate of T161 is "L”
  • the unselected block's senor resources are The D type transistor is charged up to the V TH of the transistor T 161, that is, about 1 to 2 V.
  • Fig. 7 shows a circuit that uses the V ⁇ advisedrop (potential drop) of the E type transistor T 170.
  • T 171 With NE rase-, T 171 is turned on.
  • Each of the above circuits is turned off by programming other than erasing, reading, standing-by, and Nerase-.
  • Fig. 8 shows the configuration of the column gate.
  • FIG. 8 corresponds to FIG. 1, and shows the configuration of the column of one of the blocks, the buffer of the row decoder, and the word.
  • One of the lines and a senor C ⁇ u to C1D] 1 commonly connected to the word line are shown.
  • the figure shows a case where a 4M-bit senolea array is divided into 16 blocks in the direction along the data line into a plurality of blocks each having 32 K bytes. There are 128 data lines per block, and one block contains 8 I / 0 minutes. For this reason, 1/0 in one block has 16 data lines.
  • the selection of one knot is made by one of the column signals hl to h16.
  • Each block is selected by one of the column signals s1 to s16.
  • T200 to T207 is a power gate transistor for selecting a block
  • ⁇ 210 to ⁇ 287 are column signals hl. Indicates the column gate transistor selected by h16.
  • FIG. 9 shows a configuration diagram of the row decoder 5.
  • MD is a plurality of transistors T 350 to T 3 selected by the outputs RA i, RB i, and RC i from the low precoder.
  • Main decoder of row decoder with 5 5, ⁇ 3 0 0, ⁇ 3 1 0, ⁇ 3 2 0, ⁇ 3 3 0, ⁇ 3 4 0 ⁇ ⁇ 3 4 3 Is the output of the row pre-decoder RDR i, RDL i the selected transfer target,
  • T 3 0 0 ′, T 3 10 0 ′, T 3 2 0 ′, T 3 3 0 ′ are charging transistors, T 3 0 1 to T 3 0 3, ⁇ 3 1 1 to
  • ⁇ 3 1 3, ⁇ 3 2 1 ⁇ ⁇ 3 2 3, 3 3 3 1 ⁇ ⁇ 3 3 3 are the nights of the feedback type.
  • the circuit C I R on the left side of the figure has the same configuration as the circuit C I R on the right side ⁇
  • T 3 12, T 3 2 2, T 3 3 2 are off, and T 3 13, T 3 2 3, T 3 3 3 are on, and WL 2 WL 4 is grounded. It becomes a venore.
  • an 18th block 2 and ninth to 16th blocks are sandwiched between a row decoder 5 and a block. It is divided into two. For this reason, the right and left trans- fer gates RDRi and RDLi gates take the mouthpiece of the block selection column signal S i and are selected. Drive only the right or left lead wire connected to the connected block.
  • the first 0 Figure the relation between the fluctuation of the non-selected blanking Lock erased cell Le co emissions collected by filtration over Norege Bok in addition et been Ru be sampled Les scan time in click and cell Le v TH shows It is a graph.
  • the cell source is set to 0 V.
  • the co-emissions collected by filtration over Norege door be sampled Les scan time is long Ku Ru name, not rise Le V TH is Ru is it see. This rise is dependent on the control gate potential V
  • V CG 9 V at cell source 0 V.
  • Ri E sf 4 5 MV / cm ing.
  • the sensor is set to 2 V and V CG
  • V FG V CG XC cf + V s XC sf
  • V THMax is rather the Son and of the flowers that delayed cce scan Thailand-time when Shi read out, you malfunction Let the limit cell V ⁇ ⁇ be the limit.
  • V THMax with a stress of several hundred seconds in V.
  • V s 2 V
  • V CG 4 V
  • the memory cell array is divided into blocks in the line direction.
  • the block erasing circuit 3 is connected to each block as in the first embodiment.
  • Figure 12 shows the arrangement of the senore. Cells C that are commonly connected to one word line WL are arranged in the same block. In contrast, cell C, which is commonly connected to one data line CL, is divided into several blocks. In this configuration, one data line CL is arranged in all the blocks of the first to 16th blocks 2. Cells are connected in common.
  • the row decoder 5 selects the specific block 2 by setting the potential of the lead line WL in the specific block 2 to a high potential, and selects other non- A function of boosting the potential of the lead WL in the selection block 2 to, for example, about half the potential of the lead WL of the selection block 2. It is configured as having As a circuit for such a non-selected block for boosting the lead line, any circuit commonly used for boosting the lead line is used. It is also good.
  • the following effects can be obtained. Even in a cell array configuration in which the flash E 2 PR0M is divided into blocks and made rewritable for each block, the unselected blocks can be rewritten.
  • the stress on the senor can be alleviated. For example, even if the Return-click the modified-out 1 0 5 times manual and have seen Nitsu of specific blanking lock, REDUCE the V ⁇ "change of cell Norre of the non-selected blanking Lock the click enough this
  • FIGS. 13 to 19B Still another embodiment will be described with reference to FIGS. 13 to 19B.
  • the source and drain of the unselected block memory are simultaneously biased to the same potential at the same potential.
  • the electric field between the central control gate and the source drain is alleviated, and at the same time, the channel current is prevented from flowing.
  • the following shows what prevents writing errors and improves reliability.
  • FIG. 13 shows the overall configuration of the above embodiment. Is placed in the first 3 This figure, the back of the Norea Tray split in two along the data line DL i, multiple of the probe lock 2 i (2 ⁇ , 2 9 , ⁇ ') and Tei .
  • This circuit consists of a stress relaxation circuit SE common to each block and a block erasing circuit connected to the source lines SL 1, SL 2,... For each block. BE 1, BE 2,.... Now, regarding block 21, the source line SL 1 is connected to the output signal of the block erase circuit BE 1.
  • the line SL1 and the output (GSE) of the stress mitigation circuit SE are defined as a transfer amplifier provided with the output signal SSI (1) of the block erasing circuit BE1 applied to the gate. Connected via the gate TUS (1).
  • Other blocks have almost the same configuration as block 1 described above.
  • HP is a program control circuit
  • PHC is a step-up circuit for writing
  • CG is a column gate
  • RD is a row decoder
  • EC is an erase controller. Indicates the control circuit.
  • the output signals SDI (1) and SSI (1) of the block erasing circuit BE j of the selected block 21 are L-level L, and the source line is the data line. Line ⁇ j It is separated from the output (GSE) of the stress mitigation circuit.
  • GSE output of the stress mitigation circuit.
  • the output signals SDI, 1 + 1) and SSI (+ ⁇ ) of the block erase circuit BE ( j + 1 ) are It becomes level H and the transistor
  • DL 1 (1 +1) to DL n ( ⁇ +1) are stress mitigation circuits Connected to SE.
  • the cell source drain is biased to approximately 2 V, which is the set voltage of the stress relaxation circuit SE. In this manner, in all unselected blocks, the electric field between the gate of the cell on the selected lead WL1 and the source drain is reduced. It is eased.
  • V o D (l + l) needs to be reduced.
  • the timing of the equalization is that the source drain is equalized before charging from the stress mitigation circuit SE. When the discharge of the source drain is completed, the power and the rectification are released. In other words, in the program state, the input HP to the program control circuit PC becomes level H, and the program circuit starts operating. .
  • unselected block 2 ( ⁇ + 1)
  • TUS power ⁇ Turn on.
  • the force between the source and the drain is equalized, and the source and the drain are connected to the stress mitigation circuit SE.
  • the stress mitigation circuit SE operates to bring the source ⁇ drain to a predetermined potential. Charge.
  • raise the word line WL1 raise the word line WL1.
  • the lead line WL falls and the block erase circuit is activated.
  • TEQ n , 1 +1 is turned off and the source's drain is de-equalized.
  • the timing By setting the timing in this way, the channel current does not flow to the non-selected cells, and the control gate and the source can be used.
  • ⁇ The electric field between the drain and the drain is reduced, and the occurrence of erroneous writing can be suppressed sufficiently.
  • Fig. 14 shows the input signal HP to the program control circuit PC, the output signals RP and HSP, the potential of the word line WL1, the cell source drain. Potential, block erase circuit
  • the timing of SDI is shown.
  • the input signal HP is a program signal, and is a signal that becomes level H when a program command is input to the device.
  • the signal RP is a signal for driving the program booster circuit.
  • the input signal HP rises after a delay of an arbitrary time t after the input signal HP rises. It is a signal that falls at the same time as the falling edge.
  • signal HPS is a signal that drives the block erase circuit BE i and the stress mitigation circuit SE.
  • the HPS rises at the same time as the rise of the input signal HP, and falls at the same time as the fall of the input signal HP. good Ri any time between t 2 it only delayed the force, under al Standing is that.
  • the signal HCP is a signal which becomes level H until the voltage applied to the word line WL1, the data line DL1, and the source line is discharged. It rises at the same time as the rise of the signal HP, and at an arbitrary time t from the fall of the signal HP. It is a signal that is delayed and delayed.
  • the signal RSTP is a discharge signal of the data line DL11 at the end of the program, and outputs a pulse signal until the data line DL11 is completely discharged after the signal HPS falls. In the above timing, the relationship between the delay times t ⁇ , t 2 , and t 3 is set to t 3 t 1 > t () .
  • the word line WL1 is controlled by the signal RP, and rises and falls in synchronization with the signal RP.
  • the charging and discharging of the source line and the data line DL 11 are controlled by the signal HPS, and the signal SSI (1) power ⁇ the gate-input transistor TUS ( ⁇ +1) • Disconnect from the stress mitigation circuit SE via the.
  • SDI operates in synchronization with signal HCP.
  • Fig.15 shows the program control circuit of Fig.13.
  • the delay circuit DC 1 the delay time t, and set the t 3
  • ⁇ circuit DC 2 is to set the delay time t 2.
  • FIG. 16 shows a circuit example of the block erase circuit BEi in FIG. SI is the signal from the decoder that selects the block.
  • HPS is an output signal of the program control circuit P, and becomes the level H only in the program.
  • RE is the output signal of the erase control circuit E C, and becomes H level only during erase.
  • the charging of the source line S L (source) is performed by the elements I 100,
  • Node n G is connected to the gate
  • the transistors T105 and T112 are turned on, and the source line SL is discharged.
  • a transistor with a small discharge capacity is used as the transistor T105, and a transistor with a large discharge capacity is used as T112. Is used. This is to suppress the peak current at the time of discharging the source potential.
  • the transistor T105 gradually discharges with a small capacity, and after the source potential becomes low to a certain extent, the capacity becomes low. Large discharge Discharges sharply at evening T112.
  • the reason for providing a transistor having a large discharge capacity is to prevent the source potential from rising during writing or reading.
  • T105 and T112 are turned off, and the source line SL is not discharged.
  • the elements 110 104 to 110 8, C 100 to C 103, and NR 102 can be used as the source logic, the source line SL and the data line DL. This is a delay circuit for setting the timing of the signal that equalizes the and.
  • Table 4 summarizes the signal lines and the voltages of the main nodes for each of the selected blocks and unselected blocks during programming, erasing, and reading.
  • V VV 1 2 V and cc PP
  • Block 5 V 5 V selection 1 ⁇ V V V ⁇ U ⁇ V D V D V U V U V U V U V 0 V t Block
  • the line SL has the potential set for the stress relaxation circuit SEc.
  • the operation of the stress relaxation circuit SE is started and the equalization of the source line SL and the data line DL is performed at the same time.
  • the gate capacitance of the source ⁇ drain is sufficiently larger than the gate capacitance of the equalizing transistor TEQ. For this reason, it takes time to charge the source line SL and the data line DL, and the potential rises in a state where there is no potential difference between the source line SL and the data line DL. Good.
  • the HPS goes to L.
  • the discharge transistor of T105 turns on, and the discharge of the source and drain lines SL and DL starts.
  • the potential of the source line SL drops, and the threshold value v th of the transistor ⁇ 11
  • the node nG gradually charges, and after a certain time, the discharge transistor T112 also turns on, and the source line SL is sufficiently discharged.
  • the charging of the node nG is controlled by the D transistor transistor T107.
  • Fig. 17 shows another example of the block erasing circuit BE.
  • the source line ⁇ data line equalizing signal SDI uses a latch circuit without a delay circuit.
  • the timing of the signal which is a circuit diagram of the generated example, is the same as that of the circuit of FIG.
  • FIG. 17 the same reference numerals are given to the same elements as those in FIG.
  • FIG. 18 shows yet another example of the block erase circuit BE.
  • the discharge of the source line SL is not performed by feeding back the source potential, but by using a delay circuit for a fixed time. I have to .
  • the same parts as those in Fig. 17 are denoted by the same reference signs.
  • C Fig. 19 shows a circuit example of the stress mitigation circuit SE in Fig. 13.
  • Transistors T 400 to T 405 are signal
  • T 4 0 6 and ⁇ 4 0 7 are each charging circuit cc a, make cc b.
  • Transistor T 413 is a discharge transistor.
  • the transistor T408 to T410 is a feedback circuit FBC that controls the gate voltage of the discharge transistor T413. It is.
  • Transistor # 4 14 is a reset transistor evening.
  • the stress relaxation potential GES is set to approximately 2 V during programming, and GSE is set to 0 V at times other than during programming.
  • HPSB L
  • the constant voltage circuit operates, and the node nH reaches the set voltage.
  • T407 and T410 turn on and start charging GSE
  • GSE is a set value or above in that, Les of a charging circuit CC a will scan top-charging
  • charging circuit cc b discharge the jar by the we describe in the following door run-g is te T 4 1 3
  • the feedback circuit FBC reduces the gm of the transistor T409, and sets the node to n k ⁇ OV during the initial charge.
  • the node ⁇ When GS ⁇ reaches a predetermined voltage value, the node ⁇ is set to an arbitrary potential V a (V ⁇ ⁇ : power supply voltage).
  • the GSE rises, the discharge starts, and the ratio with the charging circuit CC b sets the GSE to the set potential.
  • the potential of the GSE is determined by the potential of the node nH of the constant voltage circuit and the threshold value Vth of the transistors T407 and T410. , One Vth .
  • V nH is the potential of node n H.
  • the GSE can be set by the value.
  • GSE By changing the set value of CCC, GSE can be easily set in the range of 1 V to 3 V.
  • a 4 Mbit capacity snoreal array is divided into two and the snoreal array units CAU 1, CAU 2 And one of them is arranged on each side of the row decoder RD, and each of the cell array units CAU 1 and CAU 2 is divided into eight blocks BLC 1 to 8.
  • BLC 8 BLC 9 ⁇
  • FIG. 20B An example of dividing into BLC16 is shown.
  • a 4M-bit capacity senorea array is divided into four parts to form cell unity units CAU1 to CAU4, which are row decoders.
  • one cell layout unit CAU1 to CAU4 is allocated to each of the four blocks BLC1 to BLC4 and BLC5 to BCL8.
  • An example of splitting into BLC9 to BLC12 and BLC13 to BLC16 is shown.
  • the relaxation voltage only needs to be applied to the unselected blocks in the selected cell array.
  • the above unselected blocks are 7 blocks in the case of the two-part cell array in Fig. 20A, and three blocks in the case of the four-part cell array in Fig. 20B. It is a shock.
  • the junction capacitance per block is considered to be 80 OpF.
  • the charge / discharge capacity of the stress relaxation circuit is 560 pF in the case of FIG. 2OA, and 2400 pF in the case of FIG. 20B. p F.
  • the charge transistor dimension W channel width
  • the peak current is very large up to this point.
  • the current is limited by the D type transistor during charging.
  • the peak current is suppressed to about 10 mA or less.
  • the first transistor having a small discharge capacity is initially provided by the first and second transistors having large and small discharge capacities. After that, there are two transistors, a second transistor and a first transistor, which have higher discharge capacity than that.
  • the peak current is suppressed to approximately 2 mA or less per block so that the battery is discharged in the evening.
  • power is suppressed by combining the configuration for dividing the cell array and the configuration for suppressing the peak current. , To achieve high-speed operation.
  • the stress applied to the memory cell in the non-selected block is reduced.
  • the source and drain of the cell in the unselected block are equalized, so that no cell current flows in the unselected cell, It is possible to suppress the occurrence of erroneous writing in a non-selected block.
  • the voltage was set while preventing the cell current from flowing through the unselected cells during erasing, thereby preventing the unselected cells from malfunctioning.
  • An example is described.
  • the source line SL and the data line WL are not connected to the source line SL and the data line WL before the voltage as the erase mode is applied to the source line SL and the word line WL. O It tries to equalize the line DL
  • FIG. 21 shows a conceptual diagram of the above embodiment of the present invention
  • FIG. 22 shows a timing diagram thereof.
  • the erasing signal ERASE becomes H level at time t.
  • the output EQ of the source noise circuit SBC becomes H level.
  • TEQ 1 and TEQ 2 are on, source line SL and data line
  • the potential VS of the sensing source and the sensing potential are equal (for example, at time t 2). , 5 V).
  • the selected word line for example, WL1
  • the unselected word line for example,
  • Set WL 2 to the set potential. For example, select Wa lead wires WL 1 on one 1 0 V, the unselected word lead wires WL 2 is to set the 5 V (time t 3).
  • An important point in the above voltage setting is that the source and drain voltages are completely equalized, and the voltage of the word lines WL 1 and WL 2 is set. This is to prevent the cell current from flowing when the lead line WL2 of the non-selected cell is charged up to 5V.
  • the source line SL At the end of erasure at time t, after the discharge of the lead lines WL 1 and WL 2 started at time t 4 ends at time t 5 , the source line SL, the data line DL 1, Discharge DL 2.
  • the Soviet Union one source line SL at the time t 6, after discharge of the data lines DL 1, DL 2 was Tsu end, you release the time t 7 di co-La size b. In this way, the setting is set so that the cell current does not flow even at the end of erasing.
  • Table 5 shows examples of each set voltage in each mode. With reference to this table, specific examples of the low decoder RD, the negative bias circuit NBC, and the source bias circuit SBC in FIG. 21 will be described.
  • FIG. 23A to FIG. 25 show a part of the row decoder RD.
  • FIG. 23A shows a circuit that outputs a potential of 10 V applied to the selected lead line during an erase operation.
  • the input NAND circuit NAND in Fig. 23A all 5
  • the input of V that is, the output signal input RA, RB, RC of the predecoder to which the address is input is added.
  • the circuit shown in FIG. 23A operates as shown in the drawing, and outputs ⁇ 10 V as the output WL. Since the circuit operation of FIG. 23A is well known to those skilled in the art, detailed description will be omitted.
  • FIG. 23B shows a circuit for outputting a potential of 5 V applied to a non-selected lead line at the time of release.
  • Three inputs R A, R B, and R C are applied to the NAND circuit N AND on the input side. At least one of these inputs has a force ⁇ 0 V.
  • the circuit of FIG. 23B operates as shown and outputs 5 V as the output WL.
  • Figure 24A shows a circuit that outputs a 12 V potential applied to the selected word line during programming. A 5 V input force is applied to all NAND circuits N AND on the input side. The circuit of FIG. 24A operates as shown and outputs 12 V as the output WL.
  • FIG. 24B shows a circuit that outputs 0 V potential applied to an unselected word line during programming.
  • Three inputs R A, R B, and R C are applied to the NAND circuit N AND on the input side. At least one of these inputs is at 0 V.
  • the circuit of FIG. 24B operates as shown and outputs 0 V as the output WL.
  • Fig. 25 shows the 5 V applied to the selected word line during reading. Shows a circuit that outputs a potential. Input NAND circuit
  • N ND is supplied with inputs 5 A, R B, and R C, all of 5 V.
  • the circuit of FIG. 25 operates as shown and outputs 5 V as the output WL.
  • FIG. 26A and FIG. 26B show a negative bias circuit NBC.
  • FIG. 26A shows the operation of a circuit that outputs —10 V as the output V M S during erasure. That is, at the time of erasing, a clock OS of 0 to 5 V oscillation is applied to the transistor T1 at the time of erasing, and an erase signal is applied to the transistor T2. (5 V) force ⁇ applied. Thus, node n1 has C! An oscillation signal of ⁇ 12 V as shown is obtained. This oscillation signal is input to the next-stage pump circuit PC1. As a result, the pump circuit PC1 operates. The node in this pump circuit PC1
  • the oscillation signal shown in Fig. 1 of ⁇ (-12) V is obtained in ⁇ 2.
  • one input terminal of the NAND circuit NAND has a clock OSC of ⁇ to 5V oscillation shown in the figure. Is input, and the other input terminal receives an anti-erasing signal (0 V).
  • the node n4 becomes 0 V.
  • the pump circuit PC 2 does not operate.
  • Node n7 goes to 5 V and T3 is off.
  • 110 V is obtained at the node n3 on the output side of the pump circuit PC1, that is, at the output VMS.
  • FIG. 26A shows the operation of a circuit that outputs ⁇ V as the output VMS at times other than erasing.
  • the step-down pump circuit PC1 does not operate.
  • the illustrated oscillation signal of 0 to 5 V oscillation is obtained.
  • the pump circuit PC 2 operates.
  • An oscillation signal of 0 to (15 V) oscillation is obtained at the node n6 in the pump circuit PC2.
  • the node n7 on the output side of the pump circuit PC2 becomes (12) to (13) V.
  • T3 is turned on and the node n3, that is, the output VMS becomes 0V.
  • FIG. 27 shows a noise bias circuit SBC having two transistors T el ,.
  • Output V s is, Ri Do and only 5 V at the time of erasing, when the profile grams at the time and rie de is 0 V and ing o
  • FIG. 28 shows an example.
  • the cell array is divided into eight, and eight cell array units SAU1 to SAU8 are formed.
  • Each cell array unit SAUi is divided into n blocks BLK1 to BLKn.
  • RD is a row decoder
  • CG is a column gate. Note of this Fig. 28 In the list, select one of the eight units, and select the word, source, or line only for the selected unit. Drive the evening line. As a result, power during charging / discharging is reduced.
  • Another method is to reduce the current drive capability of the transistors for charging and discharging word lines and source lines to reduce the current for charging and discharging. Then, the peak current can be reduced.

Description

明 細
細 不 揮 発 性 半 導 体 メ モ リ 本発明 は、 不揮発性半導体メ モ リ に関 し 、 特に 、 不揮 発性メ モ リ セ ノレ と し て 2 層構造の も の を用 い、 且つ そ れ ら の メ モ リ セ ノレを複数の ブ ロ ッ ク に分割 し 、 ブ ロ ッ ク 毎 に デー タ 書 き 換え を可能 と し た不揮発性半導体 メ モ リ に 関す る 。
発明 の背景
電気的 に書 き 換え可能な読み 出 し専用 メ モ リ
( E 2 P R O M ) に お い て は、 全 ビ ッ ト ー括消去型 （ フ ラ ッ シ ュ タ イ プ） の メ モ リ が注 目 を集めて い る 。 さ ら に 最近で は、 メ モ リ を幾つかの ブ ロ ッ ク に分 け、 各 ブ ロ ッ ク 毎 に書 き 換えが可能な機能を備え る こ と につ い て の要 求がでて い る 。 即 ち 、 例え ば、 4 M ビ ッ 卜 の製品 に お い て は、 3 2 K バイ ト 毎の 1 6 個の ブ ロ ッ ク に分割す る と か、 2 5 6 K バイ ト 毎に 4 個の ブ ロ ッ ク に分割 し 、 各 ブ ロ ッ ク 単位で書 き 換えがで き る よ う な要求であ る 。 こ の 様に ブ ロ ッ ク 分割をす る 場合、 セ ルア レ イ を幾つ かの ブ ロ ッ ク に分 け る と 、 同一 ワ ー ド線上あ る い は同一デー タ 線上 に異な る 複数の プ ロ ッ ク 中 の セ ルが接続 さ れ る こ と と な る 。 こ の た め、 特定の あ る ブ ロ ッ ク につ い て の書 き 込みノ消去を繰 り 返 し た場合 に は、 書 き 込みノ消去を行 な わ な い他の非選択ブ ロ ッ ク 中の セ ル に ス ト レ ス力 <印加 さ れ る こ と に な る 。
こ の ス ト レ ス の度合を 2層構造の セ ルで考察す る 。 フ ラ ッ シ ュ タ イ プ型の E 2 P R O Mで用 い て い る 2層構造 セ ルでは、 書 き込み は E P R 0 Mと 同様に、 コ ン ト 口 一 ルゲー ト に V ECI = 1 2 V、 ド レ イ ン に V D = 6 V、 ソ ー ス に V P = 0 Vを与え、 ァ バ ラ ン シ ュ 効果に よ り 発生 し た ホ ッ ト エ レ ク ト ロ ン をフ 口 一 テ ィ ン グゲー ト に電子注 入す る こ と に よ り 行な う 。 消去は、 コ ン ト ロ ー ルゲー ト { V C^ = 0 V ソ ー ス に = 1 2 Vを印加 し、 フ ロ ー テ ィ ン グゲー ト - ソ ー ス 間の F - N ト ン ネ ル電流で電子 を フ ロ ー テ ィ ン グゲー ト 力、 ら抜 き 取 る こ と に よ り 行な つ て い る 。
構造に い てみ る と 、 消去時に フ ロ ー テ ィ ン グゲー ト と ソ ー ス 間 に ト ン ネ ル電流を流すた め フ ロ ー テ ィ ン グゲ 一 ト 下の ゲー ト 酸化膜を ほぼ 1 0 O A と E P R O Mセ ル に比べて薄 く し て い る 点 と 、 ソ ー ス n + 部 と フ ロ ー テ ィ ン グゲー ト の重な り を E P R O Mに比べて広 く も たせて い る 点 と に特徵があ る 。
こ の様な構造の セ ルを用 い て、 複数の ブ ロ ッ ク に分割 し た セ ル ア レ イ を構成 し た場合、 非選択ブ ロ ッ ク 内の消 去状態あ る い は書 き 込み状態の セ ル に かか る ス ト レ ス は 第 1 表に示 さ れ る 。 選択 さ れて い る ワ ー ド線 と 同一 ヮ ー ド線につ な力 る 非選択プ ロ ッ ク 中の消去状態セ ルに は、 フ ロ ー テ ィ ン グゲ一 卜 - ソ ー ス 間 に ほ ぼ 7 . 5 M V Z cm の 電界がかか り 、 選択 さ れて い る デ ー タ 線 と 同一 デ ー タ 線 上 の 非選択 プ ロ ッ ク 中 の 書 き 込み状態 セ ル に は フ ロ ー テ ィ ン グゲ 一 卜 と ド レ イ ン と の 間 に ほ ぼ 6 . 5 M V cm の 電 界力《力、力、 る 。
コントロー ，、、， ノ、
卜レイノ ソース プロ一ティ ス卜レス電位差 ルゲート電 電 圧 電 圧 ングゲ一ト
圧 FG- D FG- S VCG VD vs 電圧 FG 消去状態セル 0 V 0 V 0 V 1 V 書込み状態セル 0 V OV OV 一 1. 2V 非選択プロック 消去セル 12V オープン OV 7； 4 V 7. 4 V 同一ヮード線セル 書込みセル 12 V オープン OV 5. 2V 5. 2V 非選択プロック 消去セル OV 6V OV 3. 2V 2. 8V
同一データ線セル
書込みセル OV 6V OV -0. 4 V 6. 4 V
次に 、 消去、 書 き 込み時に非選択ブ ロ ッ ク の セ ル に力、 か る ス ト レ ス 時間を考え る 。 4 M ビ ッ ト の製品で、 デ一 夕線方向 に 3 2 K バイ ト 単位で プ ロ ッ ク 分割 し た と す る c こ の場合、 1 セ ル の書 き 込み時間力《 1 0 s 、 書 き 込み 回数 2 5 回で、 同一ブ ロ ッ ク につ い て の み 1 0 5 回書 き 込み Z消去を繰 り 返 し た と す る と 、 そ の 間書 き 換え し な い非選択 プ ロ ッ ク の 1 セ ル に は合計 8 0 0 s e cの 間、 V e n= 1 2 V 力 加え ら れ る 。 よ っ て、 フ ロ ー テ ィ ン グゲ 一 卜 と ソ ー ス 間 に 8 0 0 s e eの 間 7 . 5 MV/ cmの ス ト レ ス がか力、 り 、 誤書 き 込みをお こ すのが避け ら れな い。 ま た 、 ワ ー ド線方向 に、 上記 と 同様に、 3 2 K バイ ト 単位 で分割 し た場合は、 非選択ブ ロ ッ ク 1 セ ル に は合計
6 4 0 0 s e cの 間、 ド レ イ ン力《 6 V に な り 、 フ ロ ー テ ィ ン グゲー ト - ド レ イ ン 間 に 6 4 0 0 s e cの 間 6 . 5 MV/ cmの ス ト レ ス がかか り 、 誤消去をお こ すのが避け ら れな い o
上記の よ う に 、 従来の装置に は、 あ る 選択ブ ロ ッ ク へ の書 き 込み、 消去に伴 っ て、 他の非選択ブ ロ ッ ク に お い て誤書 き 込み、 誤消去が行な われ る こ と があ る と い う 難 点があ っ た。
上述の よ う に、 従来の消去方式で は、 セ ル ソ ー ス に高 電圧を印加す る こ と に よ り 、 フ ロ ー テ ィ ン グゲー ト F G に蓄積 さ れた電子を ソ ー ス に向 け て放出 さ せて い る 。 こ の方式では、 ソ ー ス 接合の ブ レ ー ク ダ ウ ン電圧以上 に ソ ー ス電圧を上げる こ と がで き な い場合に、 ブロ ッ ク 消去 ( 1 つ の ブ ロ ッ ク に含ま れ る 複数の セ ルを同時に消去） す る に はセ ノレ ソ ー ス を分離 し な ければな ら な い、 と い う 制約があ る 。 そ こ で、 セ ル ソ ー ス電圧を高電圧にす る こ と な く 消去が可能な方式 と し て、 負電圧を利用 し た方式 が考え ら れてい る 。 こ の方式を実施す る 装置の概念図を 第 2 9 図 に示 し、 タ イ ミ ン グ波形を第 3 0 図 に示す。 第 2 表は各モー ドに お け る 各セ ルに対す る電圧設定例を示 す。
第 2 表
Figure imgf000008_0001
こ の方式に は、 同一の選択 ワ ー ド線に接続 さ れた複数 の メ モ リ セ ルを同時に消去で き る と い う 特徴があ る 。 今 ィ レ 一 ズす る に 当 り 、 ワ ー ド線 W L 1 を選択 し 、 ワ ー ド 線 W L 2 を非選択 と す る 。 即 ち 、 選択 ヮ ー ド線 W L 1 の 電圧 V W L 1 を — 1 0 V と し、 非選択 ワ ー ド線 W L 2 の 電圧 V W L 2 を 5 V と し、 ソ ー ス電圧 V S を 5 V と し 、 デー タ 線 D L 1 , D L 2 を フ ロ ー テ ィ ン グ状態にす る 。 こ れ に よ り 、 メ モ リ セ ル M l , M 2 は消去状態 と な り 、 メ モ リ セ ノレ M 3 , Μ 4 は非消去状態 と な る 。 プ ロ グ ラ ム (書 き 込み） は、 フ ロ ー テ ィ ン グゲー ト F G への ホ ッ ト エ レ ク ト ロ ン の注入に よ り 行な われ る 。 リ ー ド は、 選択 し た セ ノレがオ ン （ セ ル電流を流す） か、 オ フ （ セ ル電流 を流 さ な い） かをセ ン ス ア ン プ S Α で判断す る こ と に よ り 行われ る 。
こ の よ う な方式に は以下の よ う な 問題点が あ る 。 即 ち 、 上記 ィ レ 一 ズ時 に非選択セ ノレ M 3 , M 4 で は W L 2 = 5 V、 V S = 5 V . D L 1 , D L 2 は フ ロ ー テ ィ ン グ状態 と な る 。 こ の た め非消去セ ル M 3 , M 4 を介 し て デ ー タ 線 D L 1 , D L 2 力 （ 5 V — V th) ( V t h ： セ ル の し き い値） ま で充電 さ れ る こ と と な る 。 こ の時、 非選択消去 セ ノレ M 3 ， M 4 で はデー タ 線 D L 1 ， D L 2 を充電す る た め の セ ノレ電流が時間 t 丄 〜 t 2 の 間流れ る 。 こ の た め 、 非選択セ ル M 3 ， M 4 が誤書 き 込み さ れ る 危険性があ る 。 ま た 、 消去終了時 に は、 デー タ 線 D L 1 , D L 2 に充電 さ れた電荷が放電 し 、 セ ル電流が時間 t 3 〜 t 4 の 間流 れ る 。 こ れに よ り 、 同様に、 誤書 き 込みの危険性がでて く る 。 さ ら に、 ソ ー ス線、 ワ ー ド線の充放電を急激に行 な う と 、 ピー ク 電流が流れて配線材の破壊の可能性 も あ る 0
発明 の要約
本発明の 目 的 は、 デー タ の書 き 換え時や消去時 に誤書 き 込み、 誤消去等の誤動作が発生す る の を防止可能な不 揮発性半導体メ モ リ を提供す る こ と に あ る 。
本発明 の他の 目 的は、 複数の メ モ リ セ ル の う ち の任意 数の も の を選択 し 、 選択 し た メ モ リ セ ルに対 し てデー タ の書 き 換え、 消去を行な う に 際 し 、 非選択メ モ リ セ ル に おい て誤動作が発生 し な い不揮発性半導体メ モ リ を提供 す る こ と に あ る 。
本発明 の さ ら に別の 目 的 は、 メ モ リ セ ルア レ イ は複数 の メ モ リ セ ル力、 ら な る プロ ッ ク の複数に分割 さ れてお り . プ ロ ッ ク 毎に書 き 換えが可能な不揮発性半導体メ モ リ に お い て、 選択ブ ロ ッ ク 内のセルにつ い ての書 き換え、 消 去を行な っ て も 、 非選択ブ ロ ッ ク 内の セ ル に おい て誤動 作が生 じ な い よ う にす る こ と に あ る。
メ モ リ セ ノレア レ イ は複数の ブロ ッ ク に分割 さ れてい る ， あ る ブ ロ ッ ク （選択ブ ロ ッ ク ） につ い てデー タ の書 き 換 え を行な う と き に は、 他の ブロ ッ ク （非選択ブ ロ ッ ク ） 中の メ モ リ セ ルの ソ ー ス又は コ ン ト ロ ー ノレゲー ト に緩和 電圧を加え、 フ ロ ー テ ィ ン グゲー ト と ソ ー ス ♦ ド レ イ ン と の 間の ス ト レ ス を緩和 し て、 誤書 き込み、 誤消去を防 止す る 。
プ ロ グラ ム時、 非選択ブ ロ ッ ク 中の メ モ リ セ ノレの ソ ー ス と ド レ イ ン を ィ コ ラ イ ズ し て、 コ ン ト ロ ー ルゲー 卜 と ソ ー ス · ド レ イ ン と の間の電界を緩和す る と 共に チ ヤ ネ ル電流を流 さ な い よ う に し て、 誤書 き込みを防止す る 。
負電圧消去方式を実施す る に当 り 、 非選択の ブロ ッ ク 中の セ ル の ソ ー ス線及び ヮ ー ド線を消去電圧 に設定す る 前に ソ ー ス線 と デー タ 線を ィ コ ラ イ ズ し 、 そ の ィ コ ラ イ ズを消去動作後 に解除す る こ と に よ り 、 非選択セ ル の誤 動作を防止す る 。
図面の簡単な 説明
第 1 図 は本発明 の実施例の 全体構成図。
第 2 図 は そ の 一部の詳細を示す回路図。
第 3 図〜第 7 図 は そ の プ ロ ッ ク 消去回路の それぞれ異 な る 具体例 と し ての 回路図。
第 8 図 は そ の カ ラ ム ゲ一 ト 部分を示す詳細図。
第 9 図 は ロ ウ デ コ ー ダの要部を示す回路図。
第 1 0 図 は非選択 ブ ロ ッ ク 内の メ モ リ セ ルの特性図。 第 1 1 図 は本発明 の異な る 実施例の全体構成図。
第 1 2 図 は そ の一部の詳細を示す回路図。
第 1 3 図 は本発明 の別の実施例の 全体構成図。
第 1 4 図 は そ の動作を示す タ イ ミ ン グチ ヤ 一 ト 。
第 1 5 図 は第 1 3 図の プ ロ グ ラ ム コ ン ト ロ ー ル回路。 第 1 6 図 は第 1 3 図の ブ ロ ッ ク 消去回路の 1 例の 回路 図。
第 1 7 図 は さ ら に別の プ ロ ッ ク 消去回路を示す回路図。 第 1 8 図 は他の ブ ロ ッ ク 消去回路を示す回路図。
第 1 9 図 は ス ト レ ス緩和回路の 回路図。
第 2 0 A、 2 0 B 図 はセ ル ア レ イ の分割 と 消費電流 と の関係を説明す る た め の 図。 第 2 1 図 は本発明 の さ ら に別の実施例の概念図。
第 2 2 図 はそ の動作タ イ ミ ン グ図。
第 2 3 A、 2 3 B 図 はィ レ ー ズ時の第 2 1 図の選択 ヮ 一 ド線及び非選択 ヮ ー ド線の状態を示す図。
第 2 4 A、 2 4 B 図 はプ ロ グラ ム時の第 2 1 図の選択 ヮ ー ド線及び非選択 ヮ ー ド線の状態を示す図。
第 2 5 図 は第 2 1 図の ロ ウ デ コ ー ダの リ ー ド時の状態 を示す図。
第 2 6 A、 2 6 B 図 は消去時及びそれ以外の時の第 2 1 図の負バ イ ア ス 回路の状態を示す図。
第 2 7 図 は第 2 1 図の ソ ー ス バイ ア ス 回路を示す。 第 2 8 図 は本発明 の さ ら に他の実施例の全体概念図。 第 2 9 図 は従来例の概念図。
第 3 0 図 は従来例の タ イ ミ ン グチ ヤ 一 ト 。
発明 の好適な実施例
第 1 の実施例 と し て第 1 図 に デー 夕 線方向 に セ ルァ レ ィ を 1 6 分割 し た場合の装置を示す。 こ こ では、 メ モ リ セ ルア レ イ 1 を 1 6 個の ブロ ッ ク 2 に分割 し 、 そ れぞれ の ブロ ッ ク 2 に ブ ロ ッ ク 消去回路 3 を設けて い る 。 図中 5 は ロ ウ デ コ ー ダであ り 、 6 はカ ラ ム ゲー ト 、 7 はプ リ ロ ウ デ コ ー ダであ る 。 上記ブ ロ ッ ク 2 の詳細 は第 2 図 に 示 さ れ る 。 こ の第 2 図力、 ら ゎ力、 る よ う に、 各ブ ロ ッ ク 消 去回路 3 が各ブ ロ ッ ク 2 内の各セ ル C XYの ソ ー ス に共通 に接続 さ れてい る 。 1 つ の デー タ 線 D L a S に共通に接 続 さ れて い る 各セ ノレ は同一 プ ロ ッ ク 内 に配置 さ れて い る。 そ れに対 し 、 1 つ の ワ ー ド線 W L i に共通 に接続 さ れて い る セ ルは複数の プ ロ ッ ク に分割 さ れて い る 。
こ の よ う な プロ ッ ク 構成の装置での 1 プ ロ ッ ク に お け る 書 き 換え動作を以下に説明す る 。
前述 し た 2 層構成の セ ル で の消去 シ ー ケ ン ス に お い て は、 過消去に伴 っ てセ ルがデ イ ブ レ ツ シ ヨ ン 化 し て読み 出 し 時に誤動作が生 じ る の を防 ぐ た め、 予め対象 と す る ブ ロ ッ ク 内 の全セ ノレ に書 き 込ん だ後に そ の ブ ロ ッ ク 内の 全セ ルを同時に一括消去す る 。 書 き 込み は E P R O M と 同様な シ ー ケ ン ス で行な われ る 。 つ ま り 、 1 ブ ロ ッ ク 内 の デー タ を書 き 換え る 時は 2 回の書 き 込み動作が行な わ れ る 。 こ の時、 書 き 換え てい る ブ ロ ッ ク と共通の ワ ー ド 線につ な力く る 非選択プ ロ ッ ク 内の セ ルに は コ ン ト 口 ー ル ゲ一 ト ス ト レ ス 力《 力、 力、 る こ と に な る 。
本実施例で は、 非選択ブ ロ ッ ク に お い て は、 消去セ ル の フ ロ ー テ ィ ン グゲ一 ト と ソ ー ス と の 間の電界を緩和す る た め に 、 セ ル ソ ー ス に、 あ る 一定の電位 （緩和電位） を印加す る よ う に し てい る 。 例え ば、 セ ノレ ソ ー ス に 2 V 印加 し た場合は、 フ ロ ー テ ィ ン グゲー ト と ソ ー ス 間の電 界は ほぼ 5 M V Z cm と な り 、 セ ノレ ソ ー ス 0 V の時の ほ ぼ
7 . 5 M V / cm と 比べて ほ ぼ 2 , 5 M V / cmだ け電界が緩和 第 3 図 に は、 本発明 の一例 に係 る ブ ロ ッ ク 消去回路 3 の 回路構成を示 し た。 こ の回路は、 消去時に ブロ ッ ク の 選択 と 消去回路を動作さ せ る た めの、 ブ ロ ッ ク 選択ア ド レ ス B S A が入力 さ れた N A N D 回路 N A 1 0 0 力、 ら の ァ ド レ ス選択信号 B S と N E raseと の N O R を と る N R 1 0 0 を有す る ブロ ッ ク 選択部 1 1 と 、 ト ラ ン ジ ス 夕 T 1 1 C！ 〜 T 1 1 5 と イ ンノく一 夕 I 1 1 0 よ り 構成 さ れた レベル シ フ タ 1 2 と 、 選択 し た プ ロ ッ ク 2 を充電す る た めの充電 ト ラ ン ジ ス タ T 1 1 6 と 、 消去時以外の時 に セ ル ソ ー ス を放電 さ せ る 放電 ト ラ ン ジ ス タ T 1 2 0 ， T 1 2 1 と 、 放電の タ イ ミ ン グを コ ン ト ロ ー ノレす る イ ン バ ー 夕 1 1 2 0 〜 1 1 2 4 と N A N D N A 1 2 0 と を 有す る 遅延回路 1 3 と 、 ト ラ ン ジ ス タ T 1 3 0 〜
T 1 3 2 と 抵抗 R 1 3 0 ， R 1 3 1 力、 ら成 る 非選択プロ ッ ク バ イ ア ス 回路 1 4 と 、 力、 ら構成 さ れて い る 。
次に、 第 3 図の 回路 3 の動作を説明す る 。
消去時に、 ア ド レ ス に よ り 選択 さ れた あ る ブ ロ ッ ク 2 につ な力《 る ブ ロ ッ ク 消去回路 3 におい て は、 N A 1 0 0 の 出力 B S は " L * に な り 、 N E raseは " L " に な り 、 N R 1 0 0 の 出力 は E A - " H " と な る 。 よ っ て、 充電 P - c h ト ラ ン ジ ス タ T 1 1 6 のゲー ト に加え ら れ る レ ベル シ フ タ 1 2 の 出力 は E A G = と な り 、 V pp =
1 2 V がセ ル ソ ー ス C S に印加 さ れ る 。
こ の時、 N E raseと そ の遅延信号がそれぞれ入力す る 放電 ト ラ ン ジ ス タ T 1 2 0 と T 1 2 1 は共にオ フ し てい る 。 非選択 ブ ロ ッ ク バ イ ア ス 回路 1 4 に お い て は 、
N E rase= " L " で あ り 、 T 1 3 0 は オ ン状態、
T 1 3 1 は オ フ 状態 と な っ て い る 。 こ の た め 、 T 1 3 0 力、 ら 抵抗 R 1 3 ◦ ， R 1 3 1 を通 し て グ ラ ン ド に 電流が 流れ、 ノ ー ド N E G は 中 間電位 と な る 。 し 力、 し 、
T 1 3 2 は 、 セ ノレ ソ ー ス 力 V ppに よ っ て充電 さ れて い る が、 ゲ ー ト が低 い た め 、 カ ッ ト オ フ し て い る 。
次 に 、 非選択 プ ロ ッ ク 2 に つ な 力く る プ ロ ッ ク 消去回路 3 で は、 了 ド レ ス に よ り デ コ ー ダ N A 1 0 0 の 出力 B S は と な り 、 レ ベル シ フ タ 1 2 を駆動す る
N R 1 0 0 力、 ら の 出力 は E A = " L " と な り 、 充電 P - c h ト ラ ン ジ ス T 1 1 6 の ゲ ー ト ノ ー ド E G A は
( = V pp) と な り 、 充電 ト ラ ン ジ ス タ T l 1 6 はオ フ 状 態 と な る 。 非選択 ブ ロ ッ ク ノく ィ ァ ス 回路 1 4 は N E race = " L " で あ り 、 T 1 3 0 力 オ ン 状態、 T 1 3 1 力 オ フ 状態 と な り 、 T 1 3 0 力、 ら 抵抗 R 1 3 0 , R 1 3 1 を通 し て グ ラ ン ド に電流が流れ る 。 こ れ に よ り 、 R 1 3 ◦ と R 1 3 1 の 中 間で あ る ノ ー ド N E G は、 T 1 3 0 と
R 1 3 0 , R 1 3 1 と の抵抗分割で決 ま る 電位 と な る 。 よ っ て 、 セ ノレ ソ ー ス C S は T 1 3 2 よ り 充電 さ れ、
N E G - V T„ ( T 1 3 2 ) の 電位 と な る 。 例 え ば、
N E G を 3 V に 設定 し 、 T 1 3 2 の V THを 1 V と す る と . セ ル ソ ー ス C S は 2 V に な る 。 こ の 時、 選択 さ れ た プ ロ ッ ク 消去回路 3 と 同様 に 放電 ト ラ ン ジ ス タ T 1 2 0 , T l 2 1 はオ フ状態に あ る 。
消去終了後は、 N E rase= と な り 、 選択ブ ロ ッ ク 2 で は充電 ト ラ ン ジ ス タ T 1 1 6 がオ フ に な り 、 非選 択ブ ロ ッ ク 3 では T 1 3 0 がオ フ 、 T 1 3 1 がオ ン状態 に な り 、 充電 ト ラ ン ジ ス タ T 1 3 2 がオ フ 状態 と な る 。 同時に 、 N E rase- " H " に な る こ と か ら 、 ま ず
T 1 2 0 がオ ン状態にな り 、 セノレ ソ ー ス C S の放電が始 ま る 。 さ ら に、 遅延回路 1 3 に よ り T 1 2 1 の ゲー ト が —定時間後 " H " に な り 、 T 1 2 1 力 放電す る 。 こ こ で . 2 つ の ト ラ ン ジ ス タ T 1 2 0 , T 1 2 1 で放電 し てい る 理由 は、 セ ノレ ソ ー ス部分の ジ ャ ン ク シ ョ ン容量が大 き い た め、 寸法の大き な ト ラ ン ジ ス タ で一度に放電 させ る と 過大の ピー ク 電流が流れ る た めであ る 。 ト ラ ン ジ ス タ
T 1 2 0 は寸法を小 さ く 設定 し 、 少 しずつ放電 さ せ、 あ る 程度放電 し て電位が さ が っ てか ら寸法を大 き く 設定 し た ト ラ ン ジ ス タ T 1 2 1 で放電 さ せてい る 。 放電 ト ラ ン ジ ス タ T 1 2 1 の寸法を大 き く 設定す る理由 は、 セ ル の 読み 出 し時やプ ロ グラ ム時に セ ル ソ ー ス C S 力 0 V ( - グラ ン ド） よ り 浮 く こ と を防 ぐ た めであ る 。 特に、 プ ロ グラ ム時は数 m A の電流が流れる た め、 W = 数 1 0 0 〜 1 0 0 0 m程度の寸法が必要であ る 。
プ ロ グラ ム時、 読み し時及びス タ ン ドバイ 時は、
N E rase= Hであ り 、 充電 ト ラ ン ジ ス タ T l 1 6 ,
T 1 3 2 はオ フ 状態に あ り 、 放電 ト ラ ン ジ ス タ T 1 2 0 T 1 2 1 はオ ン 状態 に あ り 、 セ ノレ ソ ー ス C S を グ ラ ン ド ( = 0 V ) に す る 。
そ れ ぞれの モ ー ドで の ノ ー ド電位を第 3 表 に 示 し た 。 第 3 表
Figure imgf000017_0001
第 4 図〜第 7 図 に プ ロ ッ ク 消去回路 3 中 の非選択プ ロ ッ ク バ イ ァ ス 回路 の 他 の 例 を示 し た。
第 4 図 は 、 第 3 図の抵抗 R 1 3 0 , R 1 3 1 を ト ラ ン ジ ス 夕 に 置 き 換え た も の で あ る 。 即 ち 、 R 1 3 0 を T 1 4 1 〜 T 1 4 4 に 、 R 1 3 1 を T 1 4 5 , Τ 1 4 6 に 置 き 換え て い る 。 基本的 に は、 抵抗分割 に よ り 充電 ト ラ ン ジ ス タ T 1 4 8 の ゲー ト 電位 N E G を決 め て い る 。
第 5 図 は 、 充電 ト ラ ン ジ ス タ T 1 5 5 の ゲ ー ト 電位 N E G を T 1 5 2 , T 1 5 3 の ト ラ ン ジ ス タ の V ΤΗで決 め る も の で あ る 。 こ の 回路構成で は、 ノ ー ド N E G は 2
V ΤΗと な り セ ノレ ソ ー ス c s は 、 ほ ぼ V ΤΗレ ベ ル と な る 。
第 6 図 は 、 D タ イ プ ト ラ ン ジ ス タ T 1 6 1 の V ΤΗでセ ル ソ ー ス C S を決め る 回路であ る 。 消去時に は N E rase = " L " であ り 、 T 1 6 0 はオ ン状態、 T 1 6 1 の ゲー ト は " L " であ り 、 非選択ブ ロ ッ ク の セ ノレ ソ ー ス は、 D タ イ プ ト ラ ン ジ ス タ T 1 6 1 の V THま で、 つ ま り 1 〜 2 V程度ま で充電 さ れ る 。
第 7 図 は、 E タ イ プ ト ラ ン ジ ス タ T 1 7 0 の V τ„落ち (電位降下） を用 い た回路であ る 。 N E rase- で T 1 7 1 も オ ン状態 と な り 、 T 1 7 0 の V TH落ち レベル がセ ル ソ ー ス C S に印加 さ れ る 。 第 6 図、 第 7 図の場合 は、 第 3 〜 5 図の様に電流を常時流 し た状態で使用 し な い ので、 ヮ ー セ ー ブ と な る 。
以上の それぞれの 回路は、 消去時以外の プ ロ グラ ム時、 読み出 し 時、 ス タ ン 'ィ 時、 N E rase- に よ り オ フ と な る 。
第 8 図 に カ ラ ム ゲ一 ト の構成図を示 し た。
こ の第 8 図 は第 1 図 に対応 し、 そ の う ち の 1 つ の プ ロ ッ ク の カ ラ ム の構成 と 、 ロ ウ デ コ ー ダのバ ッ フ ァ ー と 、 ワ ー ド線の う ち の 1 本 と 、 そ の ワ ー ド線に共通に接続さ れて い る セ ノレ C < u 〜 C lD]1 を示 し てい る 。 例え ば 4 M ビ ッ ト の セ ノレア レ イ を、 3 2 Kバイ ト 毎の複数の ブ ロ ッ ク に デー タ 線 に沿 っ た方向 に 1 6 分割 し た場合を示 し て い る 。 1 ブ ロ ッ ク の デー タ線は 1 2 8本で あ り 、 1 プ ロ ッ ク に 8 I / 0分含 ま れてい る 。 こ の た め、 1 ブ ロ ッ ク 内 の 1 1 / 0はデー タ 線 1 6 本を有す る 。 1 ブ ロ ッ ク 内での - 11 -
1 ノく ィ ト の選択 は カ ラ ム信号 h l 〜 h 1 6 の 1 つ で行な わ れ る 。 各 ブ ロ ッ ク は 、 カ ラ ム信号 s 1 ~ s 1 6 の 1 っ で選択 さ れ る 。
図 中 、 T 2 0 0 〜 T 2 0 7 は ブ ロ ッ ク 選択 の た め の 力 ラ ム ゲ ー ト ト ラ ン ジ ス タ 、 Τ 2 1 0 〜 Τ 2 8 7 は カ ラ ム 信号 h l 〜 h 1 6 で選ばれ る カ ラ ム ゲ ー ト ト ラ ン ジ ス タ を示す。
第 9 図 に は ロ ウ デ コ ー ダ 5 の構成図 を示 し た 。
同図 に お い て、 M D は、 ロ ウ プ リ デ コ ー ダか ら の 出力 R A i , R B i , R C i で選択 さ れ る 複数 の ト ラ ン ジ ス 夕 T 3 5 0 〜 T 3 5 5 を有す る ロ ウ デ コ ー ダの メ イ ン デ コ ー ダ、 Τ 3 0 0 , Τ 3 1 0 , Τ 3 2 0 , Τ 3 3 0 , Τ 3 4 0 〜 Τ 3 4 3 は ロ ウ プ リ デ コ ー ダの 出 力 R D R i , R D L i 選択 さ れ る ト ラ ン ス フ ァ ー ゲ 一 ト 、
T 3 0 0 ' , T 3 1 0 ' ， T 3 2 0 ' , T 3 3 0 ' は充 電 ト ラ ン ジ ス タ 、 T 3 0 1 〜 T 3 0 3 , Τ 3 1 1 〜
Τ 3 1 3 , Τ 3 2 1 〜 Τ 3 2 3 , Τ 3 3 1 〜 Τ 3 3 3 は フ ィ 一 ドバ ッ ク タ イ プの ィ ン ノく 一 夕 で あ る 。 同 図 の 左側 の 回路 C I R は 、 右側 の 回路 C I R と 同一 の 構成を有す る ο
例 え ば、 ワ ー ド線 W L 1 を選択す る 場合 は、 出 力
R A i , R B i , R C i で選択 さ れ る メ イ ン デ コ ー ダ
M D で は、 R A = R B = R C = " H " と な り 、 ノ ー ド M A I N は と な る 。 さ ら に 、 W L 1 を選択す る 8 一
R D R 1 は " H " 、 N R D R 1 = " L " と な り 、 他は R D R 2 〜 R D R 4 = " L " 、 N R D R 2 〜 N R D R 4 = " H " と な る 。 よ っ て T 3 0 2 がオ ン 、 T 3 0 3 がォ フ と な る こ と 力、 ら 、 W L 1 は S W電位 と な る 。 こ の と き
T 3 1 2 , T 3 2 2 , T 3 3 2 はオ フ T 3 1 3 , T 3 2 3 , T 3 3 3 はオ ン状態 と な り よ っ て W L 2 W L 4 は グラ ン ド レべノレ と な る 。
本発明 の実施例の プ ロ ッ ク 構成では 第 1 図 に示すよ う に、 ロ ウ デ コ ー ダ 5 を は さ んで第 1 8 の ブ ロ ッ ク 2 と 第 9 〜 1 6 の ブ ロ ッ ク 2 と に分かれてい る 。 こ の た め 左右に分かれてい る ト ラ ン ス フ ァ ー ゲー ト R D R i , R D L i ゲー ト は、 ブ ロ ッ ク 選択の カ ラ ム信号 S i と 口 ジ ッ ク を と り 、 選択 さ れた ブ ロ ッ ク に接続 さ れ る 右又は 左の ヮ ー ド線のみを駆動す る 様にす る 。
第 1 0 図 に は、 非選択ブ ロ ッ ク 内の消去セ ル の コ ン ト ロ ー ノレゲー 卜 に加え ら れ る ス ト レ ス時間 と セ ル vTHの変 動 と の関係を示 し た グラ フ であ る 。 こ こ で はセ ル ソ ー ス は 0 V と し てあ る 。 コ ン ト ロ ー ノレゲー ト ス ト レ ス時間が 長 く な る と 、 セ ル V THの上昇がみ ら れ る 。 こ の上昇は、 コ ン ト ロ ー ルゲー ト 電位に依存性があ る V
CG 1 V では、 1 0 0 s e c程度で大 き な上昇が見 ら れ る 。 こ れに 対 し 、 V e„= 9 V で は 1 0 ◦ O s e cま で急激な上昇は見 ら れな い。 以上で はセ ル ソ ー ス部分は 0 V と し た。 し か し 、 今、 セ ノレ ソ ー ス を 2 V と す る と 、 フ ロ ー テ ィ ン グゲ ー ト と ソ ー ス 間 の 電界を V 3 V と し た と き の 特性
CG
は、 セ ル ソ ー ス 0 V 時の V CG = 9 V の と き の 特性 に ほ ぼ 相 当す る 。
今、 コ ン ト ロ ー ノレゲ ー ト と フ ロ ー テ ィ ン グゲ ー ト の 力 ッ プ リ ン グ比を C cf- 0 . 5 と し 、 ソ ー ス と フ ロ ー テ ィ ン グゲ 一 卜 の カ ツ プ リ ン グ比を C s f = 0 . 1 と す る と 、 セ ノレ ソ ー ス 0 V、 V CG = 1 3 V で は、 フ ロ ー テ ィ ン グゲ 一 卜 電位 V Fハは
V
FG C X V
cf CG 6 5 V
と な り 、 ソ ー ス と フ ロ ー テ ィ ン グゲ ー ト 間 の 電界 E s f は
6 5 MVZ cm と な る 。 ま た 、 セ ノレ ソ ー ス 0 V、 V CG 9
V で は V
FG 4 5 V な り E sfは 4 5 MV/ cm な る 。 こ こ で 、 セ ノレ ソ ス を 2 V と し 、 且つ V CG
V と す る と 、
x
V FG= V CGX C cf + V s X C sf
0 . 5 + 2 0 6 7 V
と な っ て 、 E 6 . 7 — 2 = 4 . 7 MV / cm と な る
sf
こ の 様 に 非選択 プ ロ ッ ク の セ ル ソ ー ス を ほ ぼ 2 V 程度 上昇 さ せ る こ と に よ り 、 消去セ ル の V THの変動 を十分 に お さ え る こ と がで き る 。 v TH0 を ス ト レ ス の か力、 つ て い な い消去セ ノレの v THと し 、 V THMax は読み 出 し時に ア ク セ ス タ イ ムが遅れる こ と はな く 、 誤動作す る こ と の な い限界の セ ル V τ„と す る 。
セ ル ソ ー ス対策を実施 し てい な い場合は、 V e = 1 3
Vで数 1 0 0 秒の ス ト レ スで V THMax に な っ て し ま う 。 こ れに対 し 、 セ ル ソ ー ス上昇の対策を実施 し てい る も の で は、 V s = 2 V上昇 さ せ る こ と に よ り 、 V CG= 4 V降 下 と 同様の ス ト レ ス と な り 、 V e(j= 1 3 Vで 1 0 0 0 秒 以上の ス ト レ ス で も V THMax に達 し てい な い。
第 1 図の実施例の ブ ロ ッ ク 構成で は、 特定ブ ロ ッ ク に 対 し ての み 1 0 5 回書き 換えを線 り 返 し た と き 、 常に非 選択ブ ロ ッ ク の セ ルにかか る ス ト レ ス時間 は ほぼ 8 0 0 秒であ り 、 十分に ス ト レ ス に よ る 誤動作は防 ぐ こ と がで さ る o
次に第 2 の実施例を第 1 1 図を参照 し て述べる 。
こ の実施例では、 第 1 の実施例 と は異な り 、 メ モ リ セ ルア レ イ を ヮ ー ド線方向 に ブ ロ ッ ク 分割 し てい る 。 プ ロ ッ ク 消去回路 3 は第 1 の実施例同様各プ ロ ッ ク に接続 さ れてい る 。 セ ノレの配置を第 1 2 図 に示す。 1 つ の ワ ー ド 線 W L に共通に接続さ れてい る セル C は、 同一プ ロ ッ ク 内 に配置 さ れてい る 。 こ れに対 し 、 1 つ の デ一 夕線 C L に共通 に接続 さ れてい る セ ル C は幾つかの プ ロ ッ ク に分 け ら れてい る 。 こ の構成では、 1 つ の デー タ 線 C L に第 1 〜 1 6 の ブ ロ ッ ク 2 の全ての ブ ロ ッ ク に配置 さ れてい る セ ルが共通 に接続 さ れて い る 。 ロ ウ デ コ ー ダ 5 は、 特 定の ブ ロ ッ ク 2 に お け る ヮ ー ド線 W L を高電位 に し て特 定の ブ ロ ッ ク 2 を選択す る と 共に、 他の非選択ブ ロ ッ ク 2 に お け る ヮ 一 ド線 W L を、 例え ば選択 ブ ロ ッ ク 2 の ヮ — ド線 W L の電位の半分 ぐ ら い の電位 ま で昇圧す る 、 と い う 機能を有す る も の と し て構成 さ れて い る 。 こ の よ う な 、 非選択プ ロ ッ ク の ヮ 一 ド線昇圧の た め の 回路 と し て は、 ヮ 一 ド線昇圧用 と し て汎用 さ れて い る どの よ う な も の で も よ い 。
本実施例で は、 非選択ブ ロ ッ ク の コ ン ト ロ ー ルゲー ト を V CG= 5 V にす る こ と に よ り ス ト レ ス を緩和で き る 。
非選択ブ ロ ッ ク の書 き 込みセ ルにつ い て、 v CG== o v で は、 V F V D = 5 . 6 V で、 5 . 6 MVZ cm と な る に 対 し て、 V CG= 5 V で は、 V F(J— V D = 3 . 8 V で、 3 . 8 MV cm と な り 、 1 . 8 MV / cm電界緩和で き る 。
本発明 の実施例 に よ れば、 以下の効果が得 ら れ る 。 フ ラ ッ シ ュ E 2 P R 0 Mを ブ ロ ッ ク 分割 し て、 ブ ロ ッ ク 毎 に書 き 換え可能に し た セ ルア レ イ 構成 に お い て も 、 非選択プ ロ ッ ク の セ ノレ に か力、 る ス ト レ ス を緩和す る こ と がで き る 。 例え ば、 特定ブ ロ ッ ク の み につ い て 1 0 5 回 書 き 換え を繰 り 返 し て も 、 非選択ブ ロ ッ ク 内 の セ ノレの V τ„変動を十分 に抑え る こ と がで き る 。 例え ばカ ラ ム方 向分割の場合、 V CG = 1 3 V に お い て、 セ ルが誤動作 し な い セ ル V THMax に上昇す る ま での時間が数十倍長 く な り 、 1 0 5 回書 き 込み Z消去サ イ ク ル に十分の マ ー ジ ン があ る 。
ま た、 従来の一括全 ビ ッ ト 消去に加え て ブ ロ ッ ク 単位 の消去が可能であ り 、 付加価値がふえ、 さ ら に信頼性よ く 書 き 込み Z消去サイ ク ルの増加が達成で き る 。
次に、 第 1 3 〜 1 9 B 図を参照 し て さ ら に別の実施例 につ い て説明す る 。 こ れ ら の 図に示 し た実施例 は、 プ ロ グラ ム時、 非選択ブ ロ ッ ク メ モ リ セ ルの ソ ー ス と ド レ イ ン を共に等 し い任意電位に 同時にバ イ ア ス し 、 セ ノレ コ ン ト ロ 一 ルゲ一 ト と ソ ー ス · ド レ イ ン と の間の電界を緩和 す る と 同時に、 チ ャ ネ ル電流を流 さ な い よ う に し て、 誤 書 き込みを防止 し、 信頼性の 向上を図 る よ う に し た も の を示す。
第 1 3 図 は、 上記実施例の全体構成を示す。 こ の第 1 3 図 に おい て は、 セ ノレア レ イ を デー タ 線 D L i に沿 つ て分割 し 、 複数の ブ ロ ッ ク 2 i ( 2 χ , 2 9 , ··' ) と し てい る 。 こ の 回路は、 各ブ ロ ッ ク 共通の ス ト レ ス緩和回 路 S E と 、 各ブ ロ ッ ク 毎の ソ ー ス線 S L 1 ， S L 2 ， … に接続 し た ブ ロ ッ ク 消去回路 B E 1 , B E 2 , … を備え て い る 。 今、 ブ ロ ッ ク 2 1 に つ い て みれば、 ソ ー ス線 S L 1 は、 ブ ロ ッ ク 消去回路 B E 1 の 出力信号
S D I ( 1 ) 力《ゲー ト に与え ら れた ト ラ ン ス フ ァ ー ゲー ト T E Q 1 l 〜 T E Q n 1 を介 し て、 各デー タ 線
D L 1 l 〜 D L n 1 に接統 さ れて い る 。 さ ら に 、 ソ ー ス 線 S L 1 と ス ト レ ス緩和回路 S E の 出力 （ G S E ) と は 、 ブ ロ ッ ク 消去回路 B E 1 の 出力信号 S S I ( 1 ) がゲ一 卜 に与え ら れた ト ラ ン ス フ ァ ー ゲー ト T U S ( 1 ) を介 し て、 接続 さ れて い る 。 他の ブ ロ ッ ク も 、 上記 ブ ロ ッ ク 1 と ほ ぼ同様の構成を有す る 。 な お、 図中、 H P は プ ロ グラ ム コ ン ト ロ ー ル回路、 P H C は書 き 込み用昇圧回路、 C G は カ ラ ム ゲー ト 、 R D は ロ ウ デ コ ー ダ、 E C は消去 コ ン ト ロ ー ル回路を示す。
こ の よ う な構成の回路の動作を説明す る 。 今、 ブ ロ ッ ク 2 1 を選択 し 、 さ ら に セ ル C n l を選択 し て書 き 込み す る と す る 。 即ち こ の選択ブ ロ ッ ク 2 1 で は、 選択 ヮ ー ド線 W L 1 及び選択デー タ 線 i は、 ロ ウ デ コ ー ダ R D 、 カ ラ ム ゲー ト C G を介 し て書 き 込み昇圧回路
P H C と 接続 さ れ、 選択セ ル C n i の書 き 込み を行な う と す る 。 こ の と き 、 選択 ブ ロ ッ ク 2 1 の ブ ロ ッ ク 消去回 路 B E j の 出力信号 S D I ( 1 ) 及び S S I ( 1 ) は レ ベ ノレ L で あ り 、 ソ ー ス線 は デー タ 線 丄 j ス ト レ ス緩和回路の 出力 （ G S E ) と は切 り 離 さ れて い る 。 非選択ブ ロ ッ ク 、 例え ばブ ロ ッ ク 2 ( j +1 ) で は、 プ ロ ッ ク 消去回路 B E ( j +1 ) の 出力信号 S D I , 1 +1 ) 、 S S I ( +丄） は レ べ ノレ H と な り 、 ト ラ ン ジ ス タ
T E Q 1 ( 1 +1) 〜 T E Q η( 1 +1) 及 び T U S ( χ + 1 ) は オ ンす る 。 こ れに よ り 、 ソ ー ス線 と デー タ 線
D L 1 ( 1 +1) 〜 D L n ( } +1 ) は ス 卜 レ ス緩和回路 S E と接続 さ れ る 。 こ れに よ り 、 セ ル ソ ー ス · ド レ イ ン はス ト レ ス緩和回路 S E の設定電圧であ る ほぼ 2 V にバ ィ ァ ス さ れ る 。 こ の よ う に し て、 全ての非選択ブ ロ ッ ク に おい て、 選択ヮ 一 ド線 W L 1 上の セ ルの ゲ一 ト と ソ一 ス · ド レ イ ン と の 間の電界が緩和 さ れる。
次に、 非選択ブ ロ ッ ク 、 例えばブロ ッ ク 2 ( j +1) で の ス ト レ ス緩和の タ イ ミ ン グにつ い て説明す る 。 書 き込 み時に非選択ブ ロ ッ ク 2 ( 1 +1) 中の セ ルの ゲー ト ス ト レ ス を緩和す る た め、 ワ ー ド線 W L 1 が立ち上が る前に ソ ー ス . ド レ イ ン電圧 v SD , 1 +1) を上げ、 ワ ー ド線
W L 1 が立ち下力《 つ た後に ソ ー ス · ド レ イ ン電圧
V oD ( l +l) を下げ る 必要があ る 。 ィ コ ラ イ ズの タ イ ミ ン グ と し て は、 ス ト レ ス緩和回路 S E か ら の充電の前に ソ ー ス · ド レ イ ン を ィ コ ラ イ ズ し てお き 、 ソ ー ス · ド レ イ ン の放電が終了 し て力、 ら ィ コ ラ イ ズの解除す る 。 つ ま り 、 プ ロ グラ ム状態に な る と プ ロ グラ ム コ ン ト ロ ー ル回 路 P C への入力 H P が レベル H と な り 、 プ ロ グラ ム系回 路が動作を開始す る 。 非選択ブロ ッ ク 2 ( λ +1) では
S D I ( j +1) , S S I ( i · ) 力 レべノレ H と な り 、 ト ラ ン ジ ス タ T E Q i +1) 〜 T E Q η +1) '
T U S 力《オ ンす る 。 こ れに よ り ソ ー ス と ド レ イ ン と の 間力《ィ コ ラ イ ズす る と 共に、 ソ ー ス と ド レ イ ン を ス ト レ ス緩和回路 S E に接続す る 。 同時に、 ス ト レ ス緩 和回路 S E が動作 し 、 ソ ー ス ♦ ド レ イ ン を所定電位ま で 充電す る 。 ソ ー ス ' ド レ イ ン が設定値 ま で上力《 つ て力、 ら ワ ー ド線 W L 1 を立ち あ げ る 。 プ ロ グ ラ ム終了時 は、 ヮ 一 ド線 W L が立ち下が っ て力、 ら 、 プ ロ ッ ク 消去回路
B E の 出力 S S I 力《 レベル L と な る 。
こ れ に よ り 、 ト ラ ン ジ ス タ T U S , 1 , , ) がオ フ し て ス ト レ ス緩和回路 S E と ソ ー ス ♦ ド レ イ ン と の 間を切 り 離 す。 さ ら に 、 ソ ー ス ' ド レ イ ン の電位力 下力《 つ て力、 ら 、 ブ ロ ッ ク 消去回路 B E ( j . , ) の 出力 S D I ( 1 ) 力 レ ベ ル L と な り 、 ト ラ ン ジ ス タ T E Q 丄（ J +丄） 〜
T E Q n, 1 +1) がオ フ し 、 ソ ー ス ' ド レ イ ン の ィ コ ラ イ ズを解除す る 。 こ の よ う に タ イ ミ ン グを設定す る こ と に よ っ て、 非選択セルに チ ヤ ネ ノレ電流が流れ る こ と な く 、 コ ン ト ロ ー ノレ ゲー 卜 と ソ ー ス · ド レ イ ン と の 間 の電界が 緩和 さ れ、 誤書 き 込みの発生を十分抑え る こ と がで き る 。 . 第 1 4 図 に プ ロ グラ ム コ ン ト ロ ー ル回路 P C への入力 信号 H P 、 出力信号 R P 、 H S P 、 ワ ー ド線 W L 1 の電 位、 セ ル ソ ー ス · ド レ イ ン電位、 ブ ロ ッ ク 消去回路
B E の 出力信号 S S I ，
S D I の タ イ ミ ン グを示 し た。 入力信号 H P は、 プ ロ グラ ム 信号で、 装置 に プ ロ グラ ム 命令が入 っ た と き に レベル H に な る 信号で あ る 。 信号 R P は、 プ ロ グ ラ ム 昇圧回路を駆動す る 信号で、 入力信号 H P が立 ち 上が つ てか ら 任意時間 t ェ だ け遅延 し てか ら立 ち 上が り 、 入力 信号 H P の立ち下が り と 同時 に下が る 信号で あ る 。 信号 H P S は、 ブ ロ ッ ク 消去回路 B E i と ス ト レ ス緩和回路 S E を駆動す る 信号であ り 、 入力信号 H P の立ち上が り と 同時に上が り 、 入力信号 H P の立ち下が り よ り 任意時 間 t 2 だ け遅延 し て力、 ら立ち下が る 。 信号 H C P は、 プ ロ グラ ム 開始力、 ら 、 ワ ー ド線 W L 1 、 デー タ 線 D L 1 、 ソ ー ス線に 印加 さ れてい た電圧が放電 さ れ る ま で レベル H と な る 信号であ り 、 信号 H P の立ち上が り と 同時に上 力 り 、 信号 H P の立ち下が り よ り 任意時間 t 。 だけ遅延 し て立ち下力《 る 信号であ る 。 信号 R S T P は、 プ ロ ダラ ム終了時の デー タ 線 D L 1 1 の放電信号で信号 H P S が 立ち下が っ てか ら デー タ 線 D L 1 1 が完全に放電す る ま でパルス信号を出す。 上記の タ イ ミ ン グでは、 遅延時間 t χ , t 2 , t 3 の関係を、 t 3 t 1 > t () に設定 し て い る 。 ワ ー ド線 W L 1 は、 信号 R P で制御 さ れ、 信号 R P に 同期 し て立ち上が り 、 立ち下が る 。 ソ ー ス線 と デ ー タ 線 D L 1 1 の充放電は、 信号 H P S で制御 さ れ、 信 号 S S I ( 1 ) 力《ゲー ト 入力 し てい る ト ラ ン ジ ス タ T U S ( } +1) を介 し てス ト レ ス緩和回路 S E と の接続 • 切 り 離 し を行な う 。 ソ ー ス線 S L ( γ +1) と デー タ 線
D L 1 , 1 +1) 〜 D L n( l +l) の ィ コ ラ イ ズ は プ ロ グ ラ ム 開始か ら終了 ま で行な い、 ィ コ ラ イ ズ信号
S D I は、 信号 H C P と 同期 し て動 く 。
第 1 5 図 は、 第 1 3 図の プ ロ グラ ム コ ン ト ロ 一 ノレ回路
P C を示 し 、 第 1 4 図で示 し た信号 H P S , R P , H C P 及び R S T P を出力す る 。 こ の例で は、 遅延回路 D C 1 が遅延時間 t , t 3 を設定 し 、 遲延回路 D C 2 が遅延時間 t 2 を設定す る 。
第 1 6 図 は第 1 3 図の ブ ロ ッ ク 消去回路 B E i の 回路 例を示す。 S I は ブ ロ ッ ク を選択す る デ コ ー ダか ら の信 号 で あ る 。 H P S は プ ロ グ ラ ム コ ン ト ロ ー ノレ回路 P じ の 出力信号であ り 、 プ ロ グラ ム 時の み レベル H と な る 。
R E は消去 コ ン ト ロ ー ル回路 E C の 出力信号で、 消去時 の み レ べ ノレ H と な る 。
第 1 6 図を参照 し て ソ ー ス線 S L の充放電の動作を以 下に説明す る。
ソ ー ス線 S L ( ソ ー ス ） の充電は 、 素子 I 1 0 0 ，
1 1 0 9 , N R 1 0 0 , T 1 0 C！ 〜 T 1 0 3 , 1 1 0 2 で構成 さ れた レべノレ シ フ タ ロ ジ ッ ク の 出カ ノ 一 ド n B カ《 接続 さ れてい る ト ラ ン ジ ス タ T 1 0 4 を介 し て行な われ る 。 ノ ー ド n B が レベル H の時、 ト ラ ン ジ ス タ T 1 0 4 はオ フ し 、 ソ ー ス線 S L は充電 さ れな い。 ノ ー ド n B 力 レ べノレ L の時、 ト ラ ン ジ ス タ T 1 0 4 はオ ン し 、 ソ ー ス 線 S L が充電 さ れ る 。 ソ ー ス線 S L の放電は、 素子
N D 1 0 0 , 1 1 0 1 , N R 1 0 1 力、 ら な る ロ ジ ッ ク の 出力 ノ ー ド n C の接続 さ れた ト ラ ン ジ ス 夕 T 1 0 5 と 、 ノ ー ド n C が入力側に接続 さ れた ィ ン バ ー タ I 1 0 3 と 、 ト ラ ン ジ ス タ T l 0 6 〜 T 1 1 1 で構成 さ れた ソ ー ス電 位検知回路の 出力 ノ ー ド n G がゲー ト に接続 さ れた ト ラ ン ジ ス 夕 T l 1 2 に よ り 行な う 。 ノ ー ド n C 、 ノ ー ド n G 力《 レベル H の時、 ト ラ ン ジ ス タ T 1 0 5 , T 1 1 2 はオ ン状態 と な り ソ ー ス線 S L を放電す る 。 ト ラ ン ジ ス 夕 T 1 0 5 と し て は放電能力 の小 さ な ト ラ ン ジ ス タ を用 い、 T 1 1 2 と し て は放電能力の大 き な ト ラ ン ジ ス タ を 用 い てい る 。 こ れは、 ソ ー ス電位の放電時の ピー ク 電流 を抑え る た めであ る 。 こ れに よ り 、 放電初期時は能力の 小 さ い ト ラ ン ジ ス タ T 1 0 5 で徐々 に放電 し 、 ソ 一 ス電 位があ る 程度低 く な つ てか ら は能力の大 き い ト ラ ン ジ ス 夕 T 1 1 2 で急激に放電す る 。 さ ら に、 放電能力の大 き い ト ラ ン ジ ス タ を設け る の は、 書 き込みや リ ー ド時に ソ ー ス電位が上昇 し な い よ う にす る た めで も あ る 。 ノ ー ド n C 、 ノ ー ド n G が レ べ ノレ L の時は ト ラ ン ジ ス タ
T 1 0 5 , T 1 1 2 はオ フ と な り ソ ー ス線 S L は放電 さ れな い。 さ ら に 、 素子 1 1 0 4 〜 1 1 0 8 , C 1 0 0 〜 C 1 0 3 , N R 1 0 2 力、 ら な る ロ ジ ッ ク は、 ソ ー ス線 S L と デー タ 線 D L と をィ コ ラ イ ズす る 信号の タ イ ミ ン グを設定す る た めの遅延回路であ る 。
第 4 表に プ ロ グラ ム、 消去、 リ ー ド時の選択ブ ロ ッ ク 非選択プ ロ ッ ク それぞれの信号線と 主要ノ 一 ドの電圧を ま と めて示す， こ こ で は V = V V 1 2 V と cc PP
し た場合の例を示す 第 4 表 ース電
モード つ ソ
ノ' i_jッ o 1 c» Κ Ε ノード ノード ノード ノード S S I S D I
位 SL η A η Β η C nG 選 択 U V 5 V 5 V 0 V 0 V 12 V 5 V 5 V 0 V
プロック 0 V プログラム
非選択 2 V 0 V 5 V 0 V 0 V 12 V 0 V 0 V
プロック 5 V 5 V 選 択 1丄 V V V π U ν V D V D V U V U V U V U V 0 V t プロック
消 去
非選択 0V 0 V 0 V 5V
ブロック ον 12V 5V 5V 0 V 0 V 選 択 0 V 5V ον ον 0 V 12V 5V 5V 0 V
プロック 0 V 読み出し
非選択 0V 0V ον ον 0 V 12V 5V 5V
ブロック ον 0 V
次に、 各モ ー ドで の詳細な動作につ いて以下に説明す る o
プ ロ グラ ム時、 全ての ブ ロ ッ ク で R E = L であ り 、 ノ 一 ド n B は レべノレ H と な り ソ ー ス線 S L に V ppか ら の充 電は な い。 選択ブロ ッ ク では、 S I = Hであ り 、 ノ ー ド n C 、 ノ ー ド n G も H と な り 、 ソ ー ス線 S L は放電状態 と な り 、 選択セ ルの プ ロ グラ ム電流 （数百 m A ) を十分 に流す こ と がで き る 。 非選択ブ ロ ッ ク では、 S I == L で あ り H P S 力 H に な る と ノ ー ド n C 、 ノ ー ド n G は L に な り 、 放電 ト ラ ン ジ ス タ T 1 0 5 , T 1 1 2 はオ フ と な る 。 同時に、 S S I と S D I が H に な り 、 ソ ー ス線 S L と デー タ 線 D L がィ コ ラ イ ズ さ れ、 ソ ー ス線 S L がス ト レ ス緩和回路 と接続 さ れ、 ソ ー ス線 S L はス ト レ ス緩和 回路 S E c 設定電位 と な る 。 こ こ では、 ス ト レ ス緩和回 路 S E の動作開始 と 、 ソ ー ス線 S L と デー タ 線 D L と の ィ コ ラ イ ズを同時に行な っ てい る 。 し 力、 し 、 ィ コ ラ イ ズ ト ラ ン ジ ス タ T E Q の ゲー ト 容量に比べ、 ソ ー ス ♦ ド レ イ ン の接合容量が十分に大 き い。 こ の た め、 ソ ー ス線 S L と デー タ 線 D L の充電に は時間が掛か り 、 ソ ー ス線 S L と デー タ 線 D L と の 間の電位差がな い状態で電位が 上昇 し て い く 。 プ ロ グラ ム終了時は、 H P S が L と な り . ま ず T 1 0 5 の放電 ト ラ ン ジ ス タ がオ ン し 、 ソ ー ス線 · ド レ イ ン線 S L ， D L の放電を開始す る 。 ソ ー ス線 S L の電位が下が り 、 ト ラ ン ジ ス タ τ 1 1 ◦ の し き い値 vth 以下に な る と 、 ノ ー ド n G は徐 々 に充電 し 、 一定時間後 に放電 ト ラ ン ジ ス タ T 1 1 2 も オ ン し 、 ソ ー ス線 S L は 十分に放電 さ れ る 。 本例で は、 ノ ー ド n G の充電 は D 夕 ィ プ ト ラ ン ジ ス タ T 1 0 7 で制御 し て い る 。
消去時は、 H P S = L であ る 。 S I = H の選択 ブ ロ ッ ク で は、 消去開始時 R E = H に な る と ノ ー ド n B 、 ノ 一 ド n C： 、 ノ ー ド n G - L と な り 、 ソ ー ス線 S L に V ppが 充電 さ れ る 。 消去終了時 R E = L に な る と 、 ノ ー ド n B と ノ 一 ド n C は H と な る 。 ま ず放電能力 の小 さ い放電 ト ラ ン ジ ス タ T 1 0 5 で放電を開始 し 、 ソ ー ス線 S L の電 位が一定電位以下に な る と 、 放電能力 の大 き い放電 ト ラ ン ジ ス 夕 T 1 1 2 も オ ン し 、 2 つ の ト ラ ン ジ ス タ
T 1 0 5 , T 1 1 2 で放電す る 。 S I = L の非選択 ブ ロ ッ ク では、 ノ ー ド n B 、 ノ ー ド n C 、 ノ ー ド n G は そ れ ぞれ H で あ り 、 ソ ー ス線 S L は 0 V と な り 、 消去状態に り な い o
リ ー ド 、 ス タ ン ド ノくィ 時は、 R E = L 、 H P S = L で あ り 、 ソ ー ス線は 0 V に な る 。
第 1 7 図 は、 ブ ロ ッ ク 消去回路 B E の他の例を示 し 、 ソ ー ス線 ♦ デー タ 線ィ コ ラ イ ズ信号 S D I を遅延回路を 用 いず、 ラ ツ チ 回路を用 い て生成す る 例の 回路図であ る £ 信号の タ イ ミ ン グは第 1 6 図 の回路 と 同 じ であ る 。 第 1 7 図 に お い て、 第 1 6 図 と 同等の要素に は同一の符号 を付 し てい る 。 P TJP9101272 一 32 - 第 1 8 図 は、 ブ ロ ッ ク 消去回路 B E の さ ら に他の例を 示す。 こ の例 は、 ソ ー ス線 S L の放電を ソ ー ス電位を フ ィ 一 ドバ ッ ク し て行な う タ イ プでな く 、 一定時間の遅延 回路を用 い て行な う よ う に し てい る 。 夕 イ ミ ン グは、 第 1 6 図の タ イ ミ ン グ と 同様に設定す る 。 第 1 8 図 に おい て、 第 1 7 図 と 同等の部分 に は同一の符号を付 し てい る c 第 1 9 図 に第 1 3 図の ス ト レ ス緩和回路 S E の 回路例 を示す。 ト ラ ン ジ ス タ T 4 0 0 〜 T 4 0 5 は、 信号
G S Ε を設定す る た めの定電圧回路 C C C を構成す る 。 ト ラ ン ジ ス タ Τ 4 0 6 と Τ 4 0 7 , T 4 1 1 と T 4 1 2 は、 それぞれ充電回路 c c a , c c b を作る 。 ト ラ ン ジ ス 夕 T 4 1 3 、 放電 ト ラ ン ジ ス タ であ る 。 ト ラ ン ジ ス タ T 4 0 8〜 T 4 1 0 は、 放電 ト ラ ン ジ ス タ T 4 1 3 のゲ 一 ト 電圧を コ ン ト ロ ー ルす る フ ィ ー ドバ ッ ク 回路 F B C で あ る 。 ト ラ ン ジ ス タ Τ 4 1 4 は、 リ セ ッ ト ト ラ ン ジ ス 夕 であ る 。
上記第 1 9 図の ス ト レ ス緩和回路 S Ε の動作を以下に 説明す る 。
こ の 回路 S E は、 プ ロ グラ ム時に はス ト レ ス緩和電位 G E S を ほぼ 2 V に設定 し、 プ Θ グラ ム時以外の時は G S E = 0 V とす る も のであ る 。 H P S B = L に な る と 定電圧回路が動作 し 、 ノ ー ド n Hが設定電圧に な る 。 充 電回路 C C a , C C に おい ては、 ト ラ ン ジ ス タ
T 4 0 7 , T 4 1 0 がオ ン し 、 G S E の充電を開始す る G S E が設定値 ま で上が る と 、 充電回路 C C a は充電を ス ト ッ プ し 、 充電回路 c c b は以下 に述べ る よ う に放電 ト ラ ン ジ ス タ T 4 1 3 と の レ シオで決 ま る 電流を流す。 フ ィ ー ドバ ッ ク 回路 F B C は、 ト ラ ン ジ ス タ T 4 0 9 の g m を絞 り 、 初期充電時は ノ ー ド n K ^ O V に し 、
G S Ε が所定の電圧値に な っ た と き は ノ ー ド η Κ を任意 の電位 V a ( く V ^しし : 電源電圧） に る よ う に設定す る 。 放電 ト ラ ン ジ ス タ T 4 1 3 は、 初期充電時 はゲー ト ノ ー ド n K = 0 V で あ る た め、 オ フ 状態で あ る 。 し 力、 し 、 G S E が高 く な る と 放電を開始 し 、 充電回路 C C b と の レ シオで G S E を設定電位にす る 。
こ の 回路 S E では、 定電圧回路の ノ 一 ド n H の電位 と ト ラ ン ジ ス タ T 4 0 7 , T 4 1 0 の し き い値 V thと で G S E の電位を決めてお り 、 一 V thと な る 。 た だ し 、 V nHは ノ ー ド n H の電位であ る 。 こ の例で は、 T 4 0 7 , T 4 1 0 を I タ イ プ ト ラ ン ジ ス タ （ V tト = 0 V ) で構成 し 、 定電圧回路の 出力 ノ ー ド n H の設定値で G S E が設 定で き る よ う に し て い る 。 こ れ に よ り 、 定電圧回路
C C C の設定値を変え る こ と に よ っ て、 G S E は 1 V 〜 3 V の範囲で容易 に設定で き る 。
次 に、 セ ルア レ イ の分割の態様 と 消費電力 と の関係 に つ い て述べ る 。
第 2 0 A 図で は、 例え ば容量 4 M ビ ッ ト の セ ノレア レ イ を 2 分割 し てセ ノレ ア レ イ ユニ ッ ト C A U 1 , C A U 2 と し 、 それ ら を ロ ウ デ コ ー ダ R D の両側に 1 つ宛配置 し 、 且つ各セ ルア レ イ ュニ ッ ト C A U 1 , C A U 2 をそれぞ れ 8 つ の ブ ロ ッ ク B L C 1 〜 B L C 8 ， B L C 9 〜
B L C 1 6 に分割 し てい る 例を示 し た。 第 2 0 B 図では、 例え ば容量 4 M ビ ッ 卜 の セ ノレア レ イ を 4 分割 し てセ ルァ レ イ ュニ ッ ト C A U 1 〜 C A U 4 と し、 そ れ ら を ロ ウ デ コ ー ダ R D 1 ， R D 2 の両側 に 1 つ宛配置 し 、 且つ各セ ルア レ イ ュニ ッ ト C A U 1 〜 C A U 4 をそれぞれ 4 つ の ブ ロ ッ ク B L C 1 〜 B L C 4 , B L C 5 〜 B C L 8 , B L C 9 〜 B L C 1 2 ， B L C 1 3 〜 B L C 1 6 に分割 し てい る 例を示 し た。
選択セ ル ア レ イ ュニ ッ ト の みを駆動 し、 非選択セ ルァ レ イ ュニ ッ ト は待機状態 とすればよ い。 こ の と き 、 非選 択セ ノレア レ イ ュニ ッ 卜 に はス ト レ ス は掛力、 ら な い。 よ つ て、 こ の非選択の セ ノレア レ イ ユニ ッ ト に は ス ト レ ス緩和 電圧を 印加す る 必要はな い。 選択セ ルァ レ イ 中の非選択 プ ロ ッ ク の み に緩和電圧を印加すれば良い。 選択セ ルァ レ イ 中の非選択プロ ッ ク の ス ト レ ス緩和電圧の充放電を 考え る 。 上記非選択ブ ロ ッ ク は、 第 2 0 A 図の 2 分割セ ル ア レ イ の 場合 は 7 ブ ロ ッ ク 、 第 2 0 B 図 の 4 分割セ ル ア レ イ の 場合 は 3 ブ ロ ッ ク で あ る 。 1 ブ ロ ッ ク 当 た り の 接合容量 は 8 0 O p F と 考え ら れ る 。 よ っ て 、 ス ト レ ス緩和回路の充放電容量は、 第 2 O A 図の場合では 5 6 0 0 p F と な り 、 第 2 0 B 図 の場合 に は 2 4 0 0 p F と な る 。 非選択 ブ ロ ッ ク を 2 V ま で、 時間 2 0 0 n s で、 充電す る た め に は 、 充電 ト ラ ン ジ ス タ の デ ィ メ ン ジ ョ ン W ( チ ヤ ネ ノレ幅） は 3 0 0 0 〜 5 0 0 0 ^ 111 必 要であ る 。 よ っ て、 ピー ク 電流は 2 分割の も の で は ほぼ 2 2 m A , 4 分割の も ので は ほぽ 1 4 m A と な る 。 放電 ト ラ ン ジ ス 夕 の デ ィ メ ン ジ ョ ン Wは 、 プ ロ グ ラ ム 時 に 1 m A 程度 の プ ロ グ ラ ム 電流 を流 し て も 、 ソ ー ス の電 位力 0 . 1 V 以上浮 か な い よ う に す る た め に は、 W = 8 0 0 〃 m以上必要であ る 。 こ の ト ラ ン ジ ス タ で、 2 V の ソ ー ス電位を放電す る と 、 放電時間 は 1 O O n s 以下 と な り 、 且つ ピー ク 電流が 2 分割の も ので は ほぼ 6 0 0 m Α と な り 、 4 分割の も ので は ほぼ 2 2 0 m A と な る 。 こ の よ う に 、 セ ル ア レ イ の分割の態様は消費電流 に大 き な影響を与え る 。 例え ば、 第 2 O A図の 2分割の も の と 第 2 0 B 図の 4 分割の も の で は消費電流に 1 . 5 〜
2 . 5 倍の差があ る 。 し 力、 も 、 こ の ま ま で は ピー ク 電流 が非常に大 き い と い う 難点があ る。 本実施例で は、 こ れ に着 目 し 、 第 2 2 B 図の 4 分割セ ルア レ イ に お い て、 充 電時に は D タ イ プ ト ラ ン ジ ス タ で電流を制限 し て ピー ク 電流を ほ ぼ 1 0 m A以下 に抑え てい る 。 さ ら に放電時 に は、 放電能力が大小の第 1 及び第 2 の 2 つ の ト ラ ン ジ ス 夕 に よ り 、 当初 は放電能力 の小 さ な第 1 ト ラ ン ジ ス タ だ けで放電 し 、 そ の後 は そ れよ り も 放電能力 の大 き い第 2 の ト ラ ン ジ ス タ と 第 1 の ト ラ ン ジ ス タ の 2 つ の ト ラ ン ジ ス 夕 に よ り 放電す る よ う に し て、 ピー ク 電流を 1 ブ ロ ッ ク 当た り ほぼ 2 m A以下に抑えてい る 。 こ の よ う に本発 明 の実施例では、 セ ルア レ イ を分割す る と い う 構成 と 、 ピー ク 電流を抑え る 構成 と を組み合わせ る こ と に よ り 、 パ ワ ー を抑えて、 高速の動作を実現す る よ う に し てい る 。
こ の よ う に、 本発明の実施例に よれば、 選択ブロ ッ ク の書 き込み時、 非選択ブ ロ ッ ク に おけ る メ モ リ セ ノレ に加 わ る ス ト レ ス を緩和す る と 同時に、 非選択プ ロ ッ ク 中の セノレの ソ ー ス と ド レ イ ン をィ コ ラ イ ズす る よ う に し たの で、 非選択セ ル に セ ル電流が流れず、 非選択ブ ロ ッ ク に お け る 誤書 き 込みの発生を抑制で き る 。
次に、 消去時に非選択セ ル に セ ル電流が流れな い よ う に しつつ電圧設定で き る よ う に し て、 非選択セ ルの誤動 作を防 ぐ よ う に し た実施例 につ い て説明す る 。 こ れを実 現す る た め、 こ の実施例では、 ソ ー ス線 S L 及び ワ ー ド 線 W L に消去モ ー ド と し ての電圧を印加す る 前に、 ソ ー ス線 S L と デー タ 線 D L と をィ コ ラ イ ズす る よ う に し て い る o
本発明 の上記実施例の概念図を第 2 1 図 に示 し 、 タ イ ミ ン グ図を第 2 2 図 に示す。 消去状態に は、 時刻 t ェ に 消去信号 E r a s e力 H レベル と な る 。 こ れに よ り 消去状態 に な る と 、 ソ ー ス ノ< ィ ァ ス 回路 S B C の 出力 E Q が H レ ベノレ と な る 。 こ れに よ り 、 ィ コ ラ イ ズ ト ラ ン ジ ス タ
T E Q 1 〜 T E Q 2 はオ ン し、 ソ ー ス線 S L と デー タ 線 D L 1 , D L 2 力《つ な力《 つ て、 時刻 t 2 に 、 セ ノレ ソ ー ス の電位 V S と セ ノレ ド レ イ ン （ デー タ 線 D L 1 ， D L 2 ) が同電位 （例え ば、 5 V ) に な る 。 こ の後、 選択 ワ ー ド 線 （例え ば、 W L 1 ) 、 非選択 ワ ー ド線 （例え ば、
W L 2 ) をそ れぞれ設定電位に す る。 例え ば、 選択 ヮ ー ド線 W L 1 は一 1 0 V に 、 非選択 ワ ー ド線 W L 2 は 5 V に設定す る （時刻 t 3 ) 。 上記電圧設定での重要な点は、 ソ ー ス と ド レ イ ン の電圧が完全に ィ コ ラ イ ズ さ れて力、 ら 、 ワ ー ド線 W L 1 , W L 2 の電圧を設定す る こ と 、 且つ非 選択セ ル の ヮ ー ド線 W L 2 が 5 V ま で充電す る 時に セ ル 電流を流 さ な い よ う にす る こ と 、 に あ る 。
時刻 t の消去終了時に は、 時刻 t 4 か ら 開始 し た ヮ 一 ド線 W L 1 , W L 2 の放電が時刻 t 5 で終了 し てか ら 、 ソ ー ス線 S L 、 デー タ 線 D L 1 ， D L 2 を放電す る 。 時 刻 t 6 で ソ 一 ス線 S L 、 デー タ 線 D L 1 ， D L 2 の放電 が終 っ た後、 時刻 t 7 でィ コ ラ イ ズを解除す る 。 こ の よ う に し て、 消去終了時で も セ ル電流が流れな い よ う に 夕 ィ ミ ン グ設定す る 。 こ の よ う に タ イ ミ ン グ設定 し て、 時 間 t 〜 t 3 , t 4 〜 t 6 に セ ル電流が流れ な い よ う に す る こ と に よ り 、 非選択セ ルへの誤書 き 込みを防止す る こ と がで き る 。
集積度の増加 に と も な い、 ソ ー ス線、 デー タ 線、 ヮ ー ド線の容量が増加 し て い る 。 こ の た め、 消去時 に急激な 充放電を行な う と 、 ソ ー ス線、 デー タ 線、 ワ ー ド線 に過 大な ピー ク 電流が流れ、 チ ッ プを破壊す る 可能性があ る こ の た め 、 本実施例では、 緩やかな充放電を行な う よ う に し て い る 。
5 本発明の各電圧
Figure imgf000040_0001
第 5 表は、 各モ ー ド にお け る 各設定電圧例を示す。 こ の表を参照 し つつ、 第 2 1 図の ロ ウ デコ ー ダ R D 、 負バ ィ ァ ス 回路 N B C 、 及び ソ ー ス バ イ ア ス 回路 S B C の具 体例を説明す る 。
第 2 3 A 図〜第 2 5 図は、 ロ ウ デ コ ー ダ R D の一部を 示す。
よ り 詳 し く は、 第 2 3 A 図は、 ィ レ ー ズ時に選択 ヮ 一 ド線に加え る — 1 0 V の電位を 出力す る 回路を示す。 こ の第 2 3 A 図の入力側の ナ ン ド回路 N A N D に は全て 5 V の入力、 即 ち 、 ア ド レ ス が入力 さ れ る プ リ デ コ ー ダの 出力信号入力 R A , R B , R C が加え ら れ る 。 こ れに よ り 、 こ の第 2 3 A 図の 回路 は図示の如 く に動作 し て、 出 力 W L と し て — 1 0 V を 出力す る 。 こ の第 2 3 A 図の 回 路動作 は当業者に と っ て周知の こ と であ る ので、 詳 し い 説明 は省略す る 。
第 2 3 B 図 は、 ィ レ 一 ズ時 の非選択 ヮ ー ド線 に 加 え る 5 V の電位を出力す る 回路を示す。 入力側の ナ ン ド回路 N A N D に は、 3 つ の入力 R A , R B , R C が加え ら れ る 。 こ れ ら の入力 の う ち の少な く と も 1 つ力《 0 V であ る 。 こ の第 2 3 B 図の 回路 は図示の如 く に動作 し て、 出力 W L と し て 5 V を出力する 。
第 2 4 A 図 は、 プ ロ グラ ム時に選択 ワ ー ド線に加え る 1 2 V の電位を出力す る 回路を示す。 入力側の ナ ン ド回 路 N A N D に は全て 5 V の入力力《加え ら れ る 。 こ の第 2 4 A 図の 回路 は図示の如 く に動作 し て、 出力 W L と し て 1 2 V を 出力す る 。
第 2 4 B 図 は、 プ ロ グラ ム時に非選択 ワ ー ド線 に加え る 0 V の電位を出力す る 回路を示す。 入力側の ナ ン ド回 路 N A N D に は 3 つ の入力 R A , R B , R C 力く加え ら れ る 。 こ れ ら の入力 の う ち の少な く と も 1 つ力く 0 V であ る 。 こ の第 2 4 B 図の 回路は、 図示の如 く に動作 し て、 出力 W L と し て 0 V を 出力す る 。
第 2 5 図 は、 リ ー ド時に選択 ワ ー ド線 に加え る 5 V の 電位を出力す る 回路を示す。 入力側の ナ ン ド回路
N A N D に は、 全て 5 V の入力 R A， R B , R C が加え ら れ る 。 こ の第 2 5 図の 回路 は図示の如 く に動作 し て、 出力 W L と し て 5 V を出力す る 。
第 2 6 A 図、 第 2 6 B 図 は、 負バイ ア ス 回路 N B C を 示す。 第 2 6 A 図 は、 消去時に 出力 V M S と し て — 1 0 V を出力す る 回路動作を示す。 即 ち 、 消去時に は、 ト ラ ン ジ ス 夕 T 1 に 0 〜 5 V発振の図示の ク ロ ッ ク O S じ カ 加え ら れ、 ト ラ ン ジ ス タ T 2 に はィ レ 一 ズ信号 （ 5 V ) 力《加え ら れ る 。 こ れに よ り 、 ノ ー ド n 1 に は C！ 〜 1 2 V の 図示の発振信号が得 ら れ る 。 こ の発振信号は次段の ポ ン プ回路 P C 1 に入力 さ れる 。 こ れに よ り 、 ポ ン プ回路 P C 1 は動作す る 。 こ の ポ ン プ回路 P C 1 内の ノ ー ド
1 2 に は 〜 （ — 1 2 ) V の 図示の発振信号が得 ら れ る < —方、 ナ ン ド回路 N A N D の一方の入力端に は図示の 〇 〜 5 V発振の ク ロ ッ ク O S C が入力 さ れ、 他方の入力端 に は反ィ レ 一 ズ信号 （ 0 V ) が入力 さ れてい る 。 こ れに よ り 、 ノ ー ド n 4 は 0 V と な る 。 こ の た め、 ポ ン プ回路 P C 2 は動作 し な い。 ノ ー ド n 7 は 5 V に な り 、 T 3 は オ フ 状態であ る 。 こ れに よ り 、 ポ ン プ回路 P C 1 の 出力 側の ノ 一 ド n 3 、 つ ま り 出力 V M S に は 一 1 0 V 力 得 ら れ o
第 2 6 A 図 は、 消去時以外の時に、 出力 V M S と し て ◦ V を出力す る 回路動作を示す。 こ の モ ー ド に あ っ て は ト ラ ン ジ ス タ T 2 ヘイ レ ー ズ信号 （ 0 V ) が入力 さ れ、 ナ ン ド回路 N A N D の入力端に反ィ レ 一 ズ信号 （ 5 V ) が入力 さ れ る 点が、 第 2 6 Β 図 と 異な る 。 こ の モ ー ド時 に は、 降圧ポ ン プ回路 P C 1 は動作 し な い。 ま た、 ノ ー ド η 5 に は 0 〜 5 V発振の図示の発振信号が得 ら れ る 。 こ れに よ り 、 ポ ン プ回路 P C 2 が動作す る 。 こ の ポ ン プ 回路 P C 2 中の ノ ー ド n 6 に は、 0 〜 （ 一 5 V ) 発振の 発振信号が得 ら れ る 。 そ し て、 ポ ン プ回路 P C 2 の 出力 側の ノ ー ド n 7 は （ 一 2 ) 〜 （ 一 3 ) V と な る 。 こ れに よ り 、 T 3 がオ ン状態 と な り ノ ー ド n 3 、 つ ま り 出力 V M S は 0 V と な る 。
第 2 7 図 は、 2 つ の ト ラ ン ジ ス タ T e l, を有す る ノ ー スバイ ア ス 回路 S B C を示す。 出力 V s は、 消去時 の み 5 V と な り 、 プ ロ グラ ム時及び リ ー ド時 は 0 V と な る o
ワ ー ド線、 デー タ 線、 ソ ー ス線の充放電時の ピー ク 電 流を抑え る 対策 と し て、 先に も述べた よ う に セ ルア レ イ を分割 し て、 ワ ー ド線、 デー タ 線、 ソ ー ス線に係 る 容量 を減す方法があ る 。 第 2 8 図 は、 そ の一例を示す。 こ の 例は、 セ ル ア レ イ を 8 分割 し 、 8 つ の セ ノレ ア レ イ ュニ ッ ト S A U 1 〜 S A U 8 と し た例であ る 。 各セ ルア レ イ ュ ニ ッ ト S A U i を そ れぞれ n 個の ブ ロ ッ ク B L K 1 〜 B L K n に分割 し て い る 。 図中、 R D は ロ ウ デ コ ー ダで あ り 、 C G は カ ラ ム ゲー ト であ る 。 こ の第 2 8 図の メ モ リ に お い て は、 8 つ の う ち の 1 つ の ア レ イ ュニ ッ ト を選 択 し 、 選択 し たュニ ッ ト の み の ワ ー ド線、 ソ ー ス線、 デ 一 夕 線を駆動す る 。 こ れに よ り 、 充放電時のパ ワ ーが '减 少 さ せ ら れ る 。
さ ら に、 他の方法 と し て は、 ワ ー ド線、 ソ ー ス線の充 放電用 ト ラ ン ジ ス タ の電流駆動能力を小 さ く し て、 充放 電の電流を少な く し て、 ピー ク 電流を抑え る と い う 方法 も め る 。

Claims

請 求 の 範 囲
1 . コ ン ト ロ ー ノレ ゲ ー ト 、 フ ロ ー テ ィ ン グ ゲ ー ト 、 ソ ー ス及び ド レ イ ン を有す る 不揮発性 メ モ リ セ ル の複数 がア レ イ 状 に配置 さ れて メ モ リ セ ルア レ イ が構成 さ れて お り 、 前記メ モ リ セ ル ア レ イ は前記 メ モ リ セ ル の複数を 有す る ブ ロ ッ ク の複数に分割 さ れてお り 、 前記各 ブ ロ ッ ク 毎に前記 メ モ リ セ ルの デー タ 書 き 換え を可能 と し た不 揮発性半導体 メ モ リ に お い て、
前記 プ ロ ッ ク 中の選択 し た選択プ ロ ッ ク に お け る 前記 メ モ リ セ ルへの書 き 込み時に 、 前記選択 ブ ロ ッ ク 以外の 非選択 ブ ロ ッ ク 中の前記メ モ リ セ ルの前記 コ ン ト ロ ー ル ゲー ト と 前記 ソ ー ス · ド レ イ ン と の一方に、 前記非選択 ブ ロ ッ ク 中 の前記 メ モ リ セ ノレ の前言己 フ ロ ー テ ィ ン グゲ 一 卜 と 前記 ソ ー ス · ド レ イ ン と の 間に加わ る 電位を緩和す る緩和電位印加手段を備え る 、
こ と を特徴 と す る 不揮発性半導体 メ モ リ 。
2 . 前記メ モ リ セ ノレ ア レ イ 中の前記メ モ リ セ ル は、 行方向 に並んで 1 列を構成す る も の の コ ン ト 口 一 ル ゲ ー 卜 がそれぞれ 1 ·本の ワ ー ド線に接続 さ れてお り 、 列方向 に並んで 1 列を構成す る も の の ド レ イ ン がそ れぞれ 1 本 の デー タ 線 に接続 さ れて い る 、 請求項 1 記載の不揮発性 半導体 メ モ リ 。
3 . 前記 ブ ロ ッ ク は、 前記デー タ 線の 1 本に接続 さ れた前記メ モ リ セ ルの複数を有す る列ュニ ッ ト の任意数 を備え る も の と し て構成 さ れ、 前記ブ ロ ッ ク は列方向 に 並んでい る 、 請求項 2 記載の不揮発性半導体メ モ リ 。
4 . 前記ブ ロ ッ ク は、 前記 ワ ー ド線の 1 本に接続 さ れた前記メ モ リ セ ルの複数を有す る 行ュニ ッ ト の任意数 を備え る も の と し て構成 さ れ、 前記ブ ロ ッ ク は行方向 に 並んでい る 、 請求項 2 記載の不揮発性半導体メ モ リ 。
5 . 前記緩和電位印加手段は、 前記非選択ブ ロ ッ ク 内の前記 メ モ リ セ ルの ソ ー ス に前記緩和電位を印加す る 、 請求項 3 記載の不揮発性半導体メ モ リ 。
6 . 前記緩和電位印加手段は、 前記 ヮ ー ド線を介 し て前記非選択ブ ロ ッ ク 内の前記メ モ リ セ ルの前記 コ ン ト ロ ー ルゲー ト に前記緩和電位を印加す る 、 請求項 4 記載 の不揮発性半導体メ モ リ 。
PCT/JP1991/001272 1990-09-25 1991-09-25 Nonvolatile semiconductor memory WO1992005560A1 (en)

Priority Applications (3)

Application Number Priority Date Filing Date Title
US08/030,343 US5384742A (en) 1990-09-25 1991-09-25 Non-volatile semiconductor memory
DE69128635T DE69128635T2 (de) 1990-09-25 1991-09-25 Nicht-flüchtiger halbleiterspeicher
EP91916788A EP0550751B1 (en) 1990-09-25 1991-09-25 Nonvolatile semiconductor memory

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP25475090 1990-09-25
JP2/254750 1990-09-25

Publications (1)

Publication Number Publication Date
WO1992005560A1 true WO1992005560A1 (en) 1992-04-02

Family

ID=17269360

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP1991/001272 WO1992005560A1 (en) 1990-09-25 1991-09-25 Nonvolatile semiconductor memory

Country Status (6)

Country Link
US (1) US5384742A (ja)
EP (2) EP0550751B1 (ja)
JP (1) JP2563702B2 (ja)
KR (1) KR920006988A (ja)
DE (2) DE69128635T2 (ja)
WO (1) WO1992005560A1 (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0616334A1 (en) * 1992-10-06 1994-09-21 Fujitsu Limited Non-volatile semiconductor memory device having floating gate
EP0622806A2 (en) * 1993-04-30 1994-11-02 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device
JP2019212351A (ja) * 2018-06-05 2019-12-12 三重富士通セミコンダクター株式会社 不揮発性半導体記憶装置及び不揮発性半導体記憶装置の書き換え方法

Families Citing this family (32)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0552531B1 (en) * 1992-01-22 2000-08-16 Macronix International Co., Ltd. Non-volatile memory cell and array architecture
JP3199882B2 (ja) 1993-01-13 2001-08-20 株式会社東芝 不揮発性半導体記憶装置
JP2839819B2 (ja) * 1993-05-28 1998-12-16 株式会社東芝 不揮発性半導体記憶装置
KR0142510B1 (ko) * 1993-10-29 1998-08-17 가네꼬 히사시 비휘발성 반도체 메모리 장치
US5434815A (en) * 1994-01-19 1995-07-18 Atmel Corporation Stress reduction for non-volatile memory cell
DE69428423T2 (de) * 1994-02-21 2002-06-20 St Microelectronics Srl Regelschaltung und Verfahren zum Löschen von nichtflüchtigen Speicherzellen
JP3204848B2 (ja) * 1994-08-09 2001-09-04 株式会社東芝 レベル変換回路及びこのレベル変換回路を用いてレベル変換されたデータを出力する方法
GB9417265D0 (en) * 1994-08-26 1994-10-19 Inmos Ltd Controlling capacitive load
US5677875A (en) * 1995-02-28 1997-10-14 Nec Corporation Non-volatile semiconductor memory device configured to minimize variations in threshold voltages of non-written memory cells and potentials of selected bit lines
WO1996036050A1 (en) * 1995-05-12 1996-11-14 Advanced Micro Devices, Inc. Sector architecture for flash memory device
DE69521203T2 (de) * 1995-07-31 2006-01-12 Stmicroelectronics S.R.L., Agrate Brianza Flash-EEPROM mit gesteuerter Entladungszeit der Wortleitungs- und Sourcespannungen nach der Löschung
KR0172532B1 (ko) * 1995-10-18 1999-03-30 김주용 플래쉬 메모리 장치
US5657268A (en) * 1995-11-20 1997-08-12 Texas Instruments Incorporated Array-source line, bitline and wordline sequence in flash operations
JPH09153294A (ja) * 1995-11-29 1997-06-10 Nec Kyushu Ltd 半導体記憶装置
US5687117A (en) * 1996-02-23 1997-11-11 Micron Quantum Devices, Inc. Segmented non-volatile memory array with multiple sources having improved source line decode circuitry
JP2917924B2 (ja) * 1996-07-30 1999-07-12 日本電気株式会社 不揮発性半導体記憶装置
KR100204810B1 (ko) * 1996-09-13 1999-06-15 윤종용 소거블럭사이즈를 가변시킬 수 있는 반도체 메모리장치
KR100248868B1 (ko) * 1996-12-14 2000-03-15 윤종용 플래시 불휘발성 반도체 메모리 장치 및 그 장치의 동작 모드 제어 방법
JP2000504504A (ja) * 1997-02-12 2000-04-11 ヒュンダイ エレクトロニクス アメリカ インコーポレイテッド 不揮発性メモリ構造
US5945717A (en) * 1997-03-11 1999-08-31 Micron Technology, Inc. Segmented non-volatile memory array having multiple sources
US5801994A (en) * 1997-08-15 1998-09-01 Programmable Microelectronics Corporation Non-volatile memory array architecture
JP3198998B2 (ja) * 1997-09-11 2001-08-13 日本電気株式会社 半導体不揮発性メモリ
US6359810B1 (en) * 1998-03-13 2002-03-19 Atmel Corporation Page mode erase in a flash memory array
US5995417A (en) * 1998-10-20 1999-11-30 Advanced Micro Devices, Inc. Scheme for page erase and erase verify in a non-volatile memory array
JP3497770B2 (ja) * 1999-05-20 2004-02-16 株式会社 沖マイクロデザイン 半導体記憶装置
EP1061525B1 (en) * 1999-06-17 2006-03-08 STMicroelectronics S.r.l. Row decoder for a nonvolatile memory with possibility of selectively biasing word lines to positive or negative voltages
US6532176B1 (en) * 2001-09-25 2003-03-11 Tower Semiconductor Ltd. Non-volatile memory array with equalized bit line potentials
JP4110115B2 (ja) * 2004-04-15 2008-07-02 株式会社東芝 半導体記憶装置
US7276453B2 (en) * 2004-08-10 2007-10-02 E.I. Du Pont De Nemours And Company Methods for forming an undercut region and electronic devices incorporating the same
JP2010079977A (ja) * 2008-09-25 2010-04-08 Toppan Printing Co Ltd 定電流型電源回路を有する不揮発性半導体メモリ装置
US9570175B2 (en) * 2013-08-05 2017-02-14 Jonker Llc Incrementally programmable non-volatile memory
US10734077B1 (en) * 2019-06-28 2020-08-04 Sandisk Technologies Llc Word line discharge skip for faster read time

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63298894A (ja) * 1987-05-29 1988-12-06 Seiko Instr & Electronics Ltd 半導体不揮発性メモリアレイにおけるセルの選択方法
JPS6432494A (en) * 1987-07-27 1989-02-02 Mitsubishi Electric Corp Non-volatile semiconductor storage device
JPS6432495A (en) * 1987-07-27 1989-02-02 Mitsubishi Electric Corp Non-volatile semiconductor storage device
JPS6439694A (en) * 1987-08-05 1989-02-09 Mitsubishi Electric Corp Non-volatile semiconductor memory device
JPH01166395A (ja) * 1987-12-22 1989-06-30 Mitsubishi Electric Corp 不揮発性半導体記憶装置
JPH0223595A (ja) * 1988-07-12 1990-01-25 Mitsubishi Electric Corp 不揮発性半導体記憶装置の書込み方法

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4377857A (en) * 1980-11-18 1983-03-22 Fairchild Camera & Instrument Electrically erasable programmable read-only memory
JP2633252B2 (ja) * 1987-06-11 1997-07-23 沖電気工業株式会社 半導体記憶装置
US5065364A (en) * 1989-09-15 1991-11-12 Intel Corporation Apparatus for providing block erasing in a flash EPROM
KR930000869B1 (ko) * 1989-11-30 1993-02-08 삼성전자 주식회사 페이지 소거 가능한 플래쉬형 이이피롬 장치
US5103425A (en) * 1991-03-11 1992-04-07 Motorola, Inc. Zener regulated programming circuit for a nonvolatile memory

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63298894A (ja) * 1987-05-29 1988-12-06 Seiko Instr & Electronics Ltd 半導体不揮発性メモリアレイにおけるセルの選択方法
JPS6432494A (en) * 1987-07-27 1989-02-02 Mitsubishi Electric Corp Non-volatile semiconductor storage device
JPS6432495A (en) * 1987-07-27 1989-02-02 Mitsubishi Electric Corp Non-volatile semiconductor storage device
JPS6439694A (en) * 1987-08-05 1989-02-09 Mitsubishi Electric Corp Non-volatile semiconductor memory device
JPH01166395A (ja) * 1987-12-22 1989-06-30 Mitsubishi Electric Corp 不揮発性半導体記憶装置
JPH0223595A (ja) * 1988-07-12 1990-01-25 Mitsubishi Electric Corp 不揮発性半導体記憶装置の書込み方法

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
See also references of EP0550751A4 *

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0616334A1 (en) * 1992-10-06 1994-09-21 Fujitsu Limited Non-volatile semiconductor memory device having floating gate
EP0616334A4 (en) * 1992-10-06 1999-03-24 Fujitsu Ltd Non-volatile semiconductor memory device with a floating gate.
EP0622806A2 (en) * 1993-04-30 1994-11-02 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device
EP0622806A3 (en) * 1993-04-30 1995-10-18 Toshiba Kk Non-volatile semiconductor memory device.
JP2019212351A (ja) * 2018-06-05 2019-12-12 三重富士通セミコンダクター株式会社 不揮発性半導体記憶装置及び不揮発性半導体記憶装置の書き換え方法

Also Published As

Publication number Publication date
DE69128635D1 (de) 1998-02-12
JP2563702B2 (ja) 1996-12-18
KR920006988A (ko) 1992-04-28
DE69133097D1 (de) 2002-10-02
JPH05274894A (ja) 1993-10-22
US5384742A (en) 1995-01-24
EP0797213A1 (en) 1997-09-24
EP0550751B1 (en) 1998-01-07
EP0797213B1 (en) 2002-08-28
DE69133097T2 (de) 2003-02-20
EP0550751A1 (en) 1993-07-14
EP0550751A4 (en) 1993-11-10
DE69128635T2 (de) 1998-05-20

Similar Documents

Publication Publication Date Title
WO1992005560A1 (en) Nonvolatile semiconductor memory
JP3821579B2 (ja) プレートセル構造の電気的に消去及びプログラムができるセルを具備したフラッシュメモリ装置及び不揮発性半導体メモリ装置及びそのプログラム方法
US7362616B2 (en) NAND flash memory with erase verify based on shorter evaluation time
JP4038823B2 (ja) 半導体不揮発性記憶装置及びそれを用いたコンピュータシステム
TW525175B (en) Bit line setup and discharge circuit for programming non-volatile memory
JP3152762B2 (ja) 不揮発性半導体記憶装置
JP2003242794A (ja) 不揮発性半導体記憶装置
JP2010073246A (ja) 不揮発性半導体記憶装置
JP3702229B2 (ja) 半導体記憶装置
KR100323553B1 (ko) 데이타오기입방지능력이있는비휘발성반도체메모리
JPH07182884A (ja) 不揮発性半導体記憶装置
US20070115729A1 (en) Method and apparatus for reducing stress in word line driver transistors during erasure
JPH04186598A (ja) 不揮発性半導体記憶装置
JP4426082B2 (ja) 読出時間を短縮させる不揮発性半導体メモリ装置
JPH0982097A (ja) 半導体不揮発性記憶装置およびそれを用いたコンピュータシステム
US10290343B2 (en) Memory devices that sample latch trip voltages prior to reading data into latches and methods of operating same
JPS63271798A (ja) 消去可能なプログラマブル論理装置
JP3131555B2 (ja) メモリアレイとメモリアレイ内の制御線へ電圧を供給する方法及びしきい回路
JP3600461B2 (ja) 半導体回路
JP3615041B2 (ja) 不揮発性半導体記憶装置
JP2000048582A (ja) 半導体記憶装置
JP4029469B2 (ja) 不揮発性半導体記憶装置およびそのデータ書き込み方法
JP3211868B2 (ja) 不揮発性半導体メモリの消去方法及び消去装置
JP5183677B2 (ja) 半導体記憶装置
JP3181478B2 (ja) 不揮発性半導体記憶装置

Legal Events

Date Code Title Description
AK Designated states

Kind code of ref document: A1

Designated state(s): US

AL Designated countries for regional patents

Kind code of ref document: A1

Designated state(s): AT BE CH DE DK ES FR GB GR IT LU NL SE

WWE Wipo information: entry into national phase

Ref document number: 1991916788

Country of ref document: EP

WWP Wipo information: published in national office

Ref document number: 1991916788

Country of ref document: EP

WWG Wipo information: grant in national office

Ref document number: 1991916788

Country of ref document: EP