JP3131555B2 - メモリアレイとメモリアレイ内の制御線へ電圧を供給する方法及びしきい回路 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、容量性負荷の制御
された引き上げ及び引き下げのための、それには限られ
ないが特にフラッシュメモリアレイでのアレイ接地の引
き上げ及び引き下げのための、方法及び装置に関するも
のである。本発明は消去可能型読取専用メモリ(EPROM)
又は他のメモリ、特に各セル用の浮動ゲートトランジス
タを用いるメモリに適用され得る。

【０００２】

【従来の技術】図11に示され且つ後に詳述されるフラッ
シュメモリアレイ50は、ここでは典型的に複数の単一電
界効果トランジスタ(FET) メモリセル(FMoo-FMnm) を具
えている。図10を参照して、選択された１個のセル２
は、ビット線６へ接続されたドレインＤとアレイ接地線
10へ接続さたソースＳとが、それぞれ約５ボルトと接地
電位Ｖ_GND を供給されながら、ワード線８へ接続された
制御ゲートCGへのプログラム電位Ｖppの印加により「プ
ログラム」される。このような関係においては、「プロ
グラミング」はセルの浮動ゲートFGへの電荷の蓄積を意
味しており、それによってセルは論理「０」と呼ばれる
状態を呈する。アレイ又はアレイ内の群内の全部のセル
の内容は、論理「１」と呼ばれる状態を達成するために
同時に消去され得る。これは全部のセルのアレイ接地へ
消去電位Ｖppを印加し、一方例えばドレイン端子Ｄが浮
動することを許容しながら全部のセルの他の端子へそれ
ぞれ消去電位を供給し、且つ制御ゲートへ接地電位を印
加することによりなされる。最後にセルの状態がセルの
端子へ読取電位を印加し且つセルが論理「１」又は論理
「０」を記憶しているかどうかを決定するための感知増
幅器を用いることにより読み取られ得る。

【０００３】印加され得る電位の例が図12に示され、且
つ典型的なセルの動作はこの後に詳述される。

【０００４】フラッシュメモリアレイにおいては複数の
セルのソース電極が共通に接続される。その共通接続は
ここでは上述のアレイ接地10と呼ばれる。セルの制御ゲ
ートは複数の行すなわちワード線８のそれぞれ一つへ結
合され、ドレイン電極は複数の列すなわちビット線６の
それぞれ一つへ結合される。動作中にアレイ接地はプロ
グラミンクのための接地電位と消去動作のための約12ボ
ルトの電位との間で切り換えられる。アレイ接地は相当
なキャパシタンスを有し得るので、低インピーダンス源
の使用、又は低インピーダンスシンクの使用は、回路内
で望ましくない結果へ導く比較的高い充電又は放電電流
を生じ得る。

【０００５】アレイ接地は、読取又はプログラミングの
ために、アレイ接地を引き下げるために比較的大きいｎ
チャネル活性装置を介して接地電位へ、また消去のため
に、アレイ接地を引き上げるためにｐチャネル活性装置
又は切換抵抗を介して、消去電位へ接続され得る。

【０００６】

【発明が解決しようとする課題】そのような回路は必然
的に折衷案でなくてはならない。アレイ接地がそれぞれ
充電又は放電されている間に、引き上げ及び引き下げ装
置は上述の理由に対して極端な電流を回避するために充
分なインピーダンスを持つことを必要とする。しかしな
がら一旦アレイ接地が安定状態に達してしまうと、引き
上げ又は引き下げ装置は読取目的又はプログラミング目
的のために必要な電圧を維持するために可能な限り低イ
ンピーダンスを有しなくてはならない。

【０００７】

【課題を解決するための手段】本発明の第１の態様によ
ると、複数の電荷蓄積トランジスタと、そこへ共通制御
電圧を供給するために前記複数のトランジスタへ接続さ
れる制御線、及び上側電圧レベルと下側電圧レベルとの
間で制御線上の前記制御電圧を変えるための引き上げ‐
引き下げ電圧制御回路を具えているメモリアレイを設け
られており、前記電圧制御回路は上側電圧レベルへ前記
制御線を接続するための第１スイッチ回路と下側電圧レ
ベルへ前記制御線を接続するための第２スイッチ回路と
を有し、前記スイッチ回路のうちの一つはそれぞれの電
圧レベルの電圧へ制御線を引き込むためにスイッチ動作
の間にスイッチ回路のインピーダンスを高から低へ順次
に変えるためのスイッチ制御と一緒に複数の並列スイッ
チ装置を有している。

【０００８】本発明の第２の態様によると、前記制御線
へ接続され且つ共通制御電圧をそこから供給される複数
の電荷蓄積トランジスタを有するメモリアレイ内の制御
線へ電圧を供給する方法を設けられ、第１スイッチ回路
を介して上側電圧レベルへ前記制御線を接続し、それに
より前記制御線上の電圧が前記上側電圧レベルに向かっ
て引き上げられる工程と、第２スイッチ回路を介して下
側電圧レベルへ前記制御線を接続し、それにより前記制
御線上の電圧が前記下側電圧レベルに向かって引き下げ
られる工程とを具え、ここで前記接続工程のうちの一つ
がスイッチ動作の間にそれぞれのスイッチ回路のインピ
ーダンスを順次に変えるための複数の並列スイッチ装置
を制御する工程を具えている。

【０００９】本発明の第３の態様によると、前記制御線
へ接続され且つそこから共通制御電圧を供給される複数
の電荷蓄積トランジスタを有するメモリアレイ内の制御
線へ電圧を供給する方法を設けられ、第１スイッチ回路
を介して上側電圧レベルへ前記制御線を接続し、それに
より前記制御線上の電圧が前記上側電圧レベルに向かっ
て引き上げられる工程と、第２スイッチ回路を介して下
側電圧レベルへ前記制御線を接続し、それにより前記制
御線上の電圧が前記下側電圧レベルに向かって引き下げ
られる工程とを具え、ここで前記接続工程の各々がスイ
ッチ動作の間にそれぞれのスイッチ回路のインピーダン
スを順次に変えるための複数の並列スイッチ装置を制御
する工程を具えている。

【００１０】本発明の第４の態様によると、制御線へ接
続された複数のセルと制御線の制御された引き上げと制
御された引き下げとのための回路とを有するメモリアレ
イを設けられて、制御線へ第１引き上げ電流を供給する
ための第１電流供給回路と制御線へ第２引き上げ電流を
供給するための第２電流電流供給回路とを具え、引き下
げ回路は制御線へ第３引き下げ電流を供給するための第
３電流供給回路と、制御線へ第４引き下げ電流を供給す
るための第４電流供給回路、及び引き上げ／引き下げ電
流路のインピーダンスを変えるために、引き上げ／引き
下げ動作の間に前記第１と第２、及び前記第３と第４電
流の間を選択するための制御回路を有する。

【００１１】本発明の第５の態様によると、入力端子と
入力が所定のしきい値に達した場合に状態を変える出力
端子とを有するしきい回路を設けられ、前記回路は第１
高電圧又は第２低電圧を受け取るように適合された供給
結合点と、それのゲートが入力端子へ結合された２個の
しきい回路電界効果トランジスタの値の直列接続と、供
給結合点へ結合されている直列接続の一端及び規準結合
点へ結合されている他端、及び出力端子を形成するしき
い回路電界効果トランジスタへの共通の結合点を具えて
おり、且つ更に供給結合点と出力端子との間の電流路
と、供給結合点が第２電圧を受け取った場合に活性化さ
れるスイッチング装置及びゲートが入力端子へ結合され
ている直列しきい回路電界効果トランジスタを具えてい
る。

【００１２】

【発明の実施の態様】添付の図面を参照して、例によっ
てのみ本発明を説明しよう。図面では類似の参照符号は
類似の部分を示している。

【００１３】さて図１を参照して、フラッシュメモリの
アレイ接地 100のための引き上げ及び引き下げ回路はア
レイ接地を接地電位線 102へ接続する大きいｎチャネル
電界効果トランジスタ装置 101と、アレイ接地と、例え
ば、約12ボルトの正電源Ｖppを受け取る正電源線 104と
の間へ接続されたｐチャネル電界効果トランジスタ装置
103とを有している。

【００１４】読取動作とプログラム動作との双方の間
に、ｎチャネル電界効果トランジスタ101のゲートが約
３ボルトと５ボルトとの間の正電源Ｖccへの接続により
高電位に維持される。その結果、引き下げ電界効果トラ
ンジスタ 101は導通し、アレイ接地 100は接地電位に維
持される。消去動作の間は、引き下げ電界効果トランジ
スタ 101のゲートは接地電位へ接続されて、かくして引
き下げ装置をカットオフし、且つ引き上げ電界効果トラ
ンジスタ 103のゲートは低電位、例えば接地電位を受け
とるので、引き上げ装置は強力に導通する。それでアレ
イ接地 100は引き上げ装置 103を介して線 104で正電源
Ｖppへ接続される。

【００１５】例えば引き上げ及び引き下げ電界効果トラ
ンジスタのゲートへ印加される制御電圧は、導通してい
る装置に対して他の装置がターンオンされる前に非導通
になることを許容するように時間移動されるので、この
記載は単純化された。

【００１６】次に図２を参照して、アレイ接地 100はｎ
チャネル電界効果トランジスタ装置101を介して接地電
位線 102へ、及びｐチャネル電界効果トランジスタ 201
と抵抗 202との直列接続を介して正電源線 104へ接続さ
れている。この代わりの装置においては、ｎチャネル装
置 101のゲートは、それぞれ接地電位からアレイ接地10
0を絶縁するため、又はアレイ接地 100を大地へ引き下
げるために、接地電位Ｖssへか又は正電源Ｖccへ接続さ
れる。ｐチャネル装置 201のゲートは電界効果トランジ
スタ 201をスイッチオンするため大地へ接続され、かく
してアレイ接地100を結合点 104上の正電位へ引き上げ
るか、又は電界効果トランジスタ 201をスイッチオフす
るために正結合点 104へ接続される。

【００１７】先に述べたように、上述の装置は静止状態
における源泉（又はシンク）の高電流に対する要求と低
過渡電流を与えることとの間の折衷案を表現している。

【００１８】次に図３を参照して、フラッシュメモリの
アレイ接地のような容量性線 300が引き上げ回路 310と
引き下げ回路 320とへ接続されている。制御回路が引き
上げ及び引き下げ回路を制御する。制御回路は負荷電圧
応答回路又はその代わりに時間応答回路であってもよ
い。

【００１９】引き上げ回路はｐチャネル電界効果トラン
ジスタである第１活性装置 330とこれもｐチャネル電界
効果トランジスタである第２活性装置 340とを有してい
る。二つの電界効果トランジスタ 330と 340とは、負荷
300と正供給結合点 350との間へ、並列にそれらのドレ
イン〜ソース通路により接続されている。

【００２０】引き下げ回路はｎチャネル電界効果トラン
ジスタである第３活性装置 360、及びこれもｎチャネル
電界効果トランジスタである第４活性装置 370を有す
る。第３活性装置 360のドレイン〜ソース通路は、これ
もｎチャネル電界効果トランジスタである第５活性装置
380のドレイン〜ソース通路と直列に接続されている。
第３及び第５電界効果トランジスタ 360及び 380のドレ
イン〜ソース通路の直列接続は、負荷 300と接地電位に
おける規準結合点 390との間へ接続されている。第４電
界効果トランジスタ 370のドレイン〜ソース通路も負荷
と規準ゲート結合点 390との間へ接続されている。

【００２１】これらの電界効果トランジスタの幅‐長さ
比は次の通りである。 330 60/2 340 140/2 360 15/2 370 1154/1.6 380 15/2

【００２２】動作においては、第３電界効果トランジス
タ 360のゲートが通常は高電位へバイアスされるので、
第３電界効果トランジスタ 360は低抵抗を演じる。

【００２３】第１の瞬時においては、負荷結合点 300は
第１の比較的高いインピーダンス通路を与える第３電界
効果トランジスタ 360と第５電界効果トランジスタ 380
との直列接続を介し、且つ第２の比較的低いインピーダ
ンス通路を与えるもっと非常に大きい第４電界効果トラ
ンジスタ 370を介して規準電位 390へ接続されると仮定
しよう。この第１の瞬時の後のある時に、第４及び第５
電界効果トランジスタが、それらのゲート電位を大地電
位とすることによりターンオフされる。これが負荷 300
への引き下げ電流の印加を終了させる。

【００２４】第３及び第４電界効果トランジスタが完全
に非導通になることを許容するのに適した時間の後に、
パルスが第１電界効果トランジスタ 330のゲートへ印加
されて、それが比較的高いインピーダンス通路を与える
ことによりその装置の導通を開始する。従って電流が負
荷へ第１電界効果トランジスタ 330を通って正供給結合
点 350から流れる。負荷のキャパシタンスが充電される
ので、負荷電圧が上がり始める。

【００２５】制御回路が高電圧に第２電界効果トランジ
スタ 340のゲートを維持し、それにより第２電界効果ト
ランジスタは非導通を維持する。

【００２６】制御回路が負荷電圧に応答でき且つ負荷の
電圧が予め決められたレベル、例えば約４ボルトに上が
った場合に、負荷電圧応答回路が第２電界効果トランジ
スタ340をターンオンする。代わりに制御回路が時間応
答できてもよく、それにより第２電界効果トランジスタ
340が予め決められた期間の後にターンオンされる。第
２電界効果トランジスタ 340は第１電界効果トランジス
タ 330の面積の二倍以上を有するので、供給結合点 350
から負荷へ与えられるインピーダンスは大幅に低下し、
ついで双方の電界効果トランジスタが導通する。結局容
量性負荷 300は第１電界効果トランジスタ 330と第２電
界効果トランジスタ 340との並列電流輸送容量により決
められるソーシング能力により、約12ボルトの供給電位
へほぼ到達する。

【００２７】負荷結合点 300が接地電位へ返ることが望
ましいもっと後の時に、第１電界効果トランジスタ 330
と第２電界効果トランジスタ 340とがそれらのそれぞれ
のゲートへの高電圧の印加によりターンオフされる。一
旦引き上げ電流の供給が終了してしまうと、言い換えれ
ば第１電界効果トランジスタ 330と第２電界効果トラン
ジスタ 340とが完全に非導通になった場合に、第５電界
効果トランジスタ 380のゲートが「オン」電位を供給さ
れるので、負荷結合点が第３電界効果トランジスタ 360
と第５電界効果トランジスタ 380とのドレイン〜ソース
通路の直列接続を通って放電する。負荷電圧応答制御回
路は負荷結合点 300上の電圧を監視し且つ負荷結合点電
圧が予め決められたレベル、例えば１ボルトへ低下する
まで第４電界効果トランジスタ 370をオフ状態に維持す
る。代わりに、制御回路は時間依存であってもよく、そ
の場合には予め決められた時間が経過してしまうまで第
４電界効果トランジスタ 370をオフに維持する。双方の
場合に制御回路が第４電界効果トランジスタ 370のゲー
トへ「オン」電位を最終的に印加するようにトランジス
タを順次に切り換える。第４電界効果トランジスタは第
３電界効果トランジスタ 360と第５電界効果トランジス
タ 380との直列接続の通路の面積よりも大幅に大きい面
積を有しており、且つ従って一旦第４電界効果トランジ
スタがオンすると、負荷結合点 300は低インピーダンス
を通って接地電位へもたらされて、その後低インピーダ
ンスを通って接地電位に維持される。

【００２８】次に図４〜８を参照して、本発明の第２実
施例を説明しよう。

【００２９】図４は引き上げ回路 141と引き下げ回路 1
42とへ接続されたアレイ接地 300を有するフラッシュメ
モリの一部を示している。引き上げ回路 141は、第１供
給電圧Ｖppを受け取る動作における、正供給結合点 143
とアレイ接地との間に接続されたｐチャネル電界効果ト
ランジスタである第１電流供給回路 401と、３個の並列
電界効果トランジスタ 403〜405 から成る第２電流供給
回路 402とを有している。第２電流供給回路も供給結合
点 143とアレイ接地との間に接続されている。

【００３０】引き下げ回路 142はアレイ接地 300と接地
電位結合点 407との間へ接続された２個のｎチャネル電
界効果トランジスタ 406, 409 の直列回路から成る第３
電流供給回路を有している。第４電流供給回路は、接地
電位結合点 407へアレイ接地300を接続するｎチャネル
電界効果トランジスタ 408である。

【００３１】直列に接続されたそれらのドレイン〜ソー
ス通路を有する２個のｎチャネル電界効果トランジスタ
410及び 411から成る装置もアレイ接地 300と接地電位
結合点 407との間へ接続されている。電界効果トランジ
スタ 411のゲートは抑止入力端子 430へ結合されてい
る。電界効果トランジスタ 410と409 とのゲートはバイ
アス端子 441へ接続されており、それが動作中にそれら
を導通にするために充分な直流電圧を受け取る。電界効
果トランジスタ 409と 410とはアレイ接地上に存在する
電圧が単一の装置のチャネルの両端に現れないように電
圧降下装置として動作する。電界効果トランジスタ 406
と 409の、及び電界効果トランジスタ 410と 411の直列
配置がそれらのトランジスタの間の電圧の効果的な共有
となる。それらの共有無しでは、単一装置の破壊が起こ
り得る。

【００３２】第１電界効果トランジスタ 401のゲート
は、第１トリガ回路 420へ接続さている。図５を参照し
てもっと完全に詳述されるはずの第１トリガ回路は、抑
止入力端子 430からと、トリガ入力端子 431からと、バ
イアス端子 441から、及び供給レベル論理端子 432から
入力を受け取る。電界効果トランジスタ 403〜405 のゲ
ートはそれぞれの電界効果トランジスタ 403, 404, 405
へ各々接続された３個の類似の駆動装置4211, 4212, 42
13である、第２トリガ回路 421へ接続され且つそれによ
り制御される。図６を参照してもっと完全に詳述される
はずの第２トリガ回路の駆動装置は、トリガ入力端子 4
31からと、バイアス端子 441からと、それぞれの引き上
げ可能化入力端子 451〜453 からと、ここに後で詳述さ
れる引き上げ装置選択回路から入力を受け取る。

【００３３】ｎチャネル電界効果トランジスタ 406が、
第３トリガ回路を形成する直列接続された位相反転器 4
22と 423とを介して制御端子 440へ接続されている。第
１入力端子 440へは消去スイッチクロック制御回路から
得られる第２の遅延された消去パルス(E) が印加され、
その回路は図７に関してここに後でもっと完全に詳述さ
れるはずである。バイアス端子 441も、第１トリガ回路
420と第２トリガ回路421とへ接続されている。第４電
流供給回路の電界効果トランジスタ 408のゲートが第４
トリガ回路を形成する論理装置を介して、第３制御端子
442と第４制御端子 443とへ接続されている。論理装置
はトランジスタ 408のゲートへ接続された位相反転器 4
24から構成され、位相反転器の入力端子は、２個の入力
端子が共通に第１NOR ゲート 426の出力端子へ接続され
ている第１NANDゲート 425の出力端子へ接続されてい
る。第１NOR ゲート 426への一方の入力端子は第３制御
端子442へ接続され、第１NOR ゲート 426への他方の入
力端子は別の位相反転器 427を介して第４制御端子 443
へ接続されている。

【００３４】第４制御端子 443へは、遅延されない消去
パルス(-ERASE)が供給され、第３制御端子へは、図８に
関してここにもっと完全に記載され且つここではしきい
回路とも呼ばれるアレイ接地フィードバック制御回路の
出力が供給される。

【００３５】フラッシュメモリの一部、例えば図８に関
して記載されるフィードバック制御回路、及びここでは
特に記載されない他の要素が、名目５ボルトにおいてか
又は名目３ボルトにおいてかのいずれかであり得るか、
又は特定の条件下では事実上存在しない第２正供給電圧
Ｖccを受け取る。第２正供給電圧Ｖccが低電圧である場
合には、「高」レベルの供給レベル論理信号が供給レベ
ル論理端子 432へ印加される。供給が存在しない場合
は、「高」レベルの抑止信号が抑止入力端子 430へ印加
される。

【００３６】次に図５を参照して、第１トリガ回路 420
は、正供給結合点 503と第１及び第２出力結合点 504及
び 505との間へ接続されたチャネルを有するｐチャネル
電界効果トランジスタ 501及び 502の交差結合された対
から成っている。動作中に、第２出力結合点は第１引き
上げ回路の電界効果トランジスタ 401のゲートを供給す
る。第１ｐチャネル電界効果トランジスタ 501のチャネ
ルと直列に第３ｎチャネル電界効果トランジスタ 506と
第４ｎチャネル電界効果トランジスタ 507との直列接続
がある。トランジスタ 506と 507とに共通な結合点が、
第５電界効果トランジスタ 508を介して接地電位結合点
407へ接続され、第４電界効果トランジスタ 507のチャ
ネルの他端も接地電位結合点 407へ接続されている。第
２出力結合点 505は第６ｎチャネル電界効果トランジス
タ 509と第７ｎチャネル電界効果トランジスタ 510との
直列接続を介して接地電位結合点 407へ接続されてい
る。第６及び第７電界効果トランジスタに共通な結合点
が第８ｎチャネル電界効果トランジスタ 511を介して大
地へ接続されている。第３及び第６電界効果トランジス
タ 506及び 509のゲートは一緒に共通にされて且つバイ
アス入力端子 512へ接続さている。

【００３７】消去初期化高電圧スイッチとも呼ばれる第
１トリガ回路 420は、更に第２及び第３制御入力端子 5
20及び 521と、上述の抑止信号のための第４入力端子 5
22及び上述の供給レベル論理信号のための第５入力端子
523を有する。

【００３８】第２及び第３制御入力端子 520及び 521
が、出力が第１位相反転器 531により反転されるNOR ゲ
ート 530への２個の入力端子を形成している。第４電界
効果トランジスタ 507のゲートへ印加され、且つ第２NO
R ゲート 532へも供給される信号を第１位相反転器 531
の出力端子が形成する。NOR ゲート 532の第２入力は第
４入力端子 522から得られ、その入力端子は第５電界効
果トランジスタ 508のゲートに対する制御も与える。NO
R ゲート 532の出力が第７電界効果トランジスタ510の
ゲートのための入力信号を形成し、且つ更に出力が第８
ｎチャネル電界効果トランジスタ 511に対する制御信号
を与える第３NOR ゲート 534の一つの入力端子へ第２位
相反転器 533を介して供給される。第３NOR ゲート 534
の第２入力は、第３位相反転器 535を介して第５入力端
子 523から得られる。ここに記載された回路内のどこで
もの論理ゲートと位相反転器とに共通に、NOR ゲート 5
30,532 及び 534、及び位相反転器 531，533 及び 535
が先に述べた正電源Ｖccから供給されて、それは利用で
は名目３ボルト又は名目５ボルトであり得る。論理回路
の出力応答は５ボルトを供給された場合に対して３ボル
トを供給された場合は異なるであろうことは、この技術
に熟達した人々により理解されるであろう。特に、図５
に関してここに記載された回路では、NOR ゲート 532の
出力範囲は３ボルト供給に対して約３ボルトと約０ボル
トとの間であり、５ボルト供給に対して約５ボルトと約
０ボルトとの間となるであろう。

【００３９】動作においては図４のバイアス端子 441へ
接続されるバイアス入力端子はオンされるべき第３及び
第６電界効果トランジスタ 506, 509 をバイアスするた
めに充分な電圧を受け取る。第３制御入力端子 521は大
地へ接続され且つ第２制御入力端子 520は第１の遅延さ
れた消去パルス(-E)を受け取るために図４のトリガ入力
端子 431へ接続されている。一部がここに記載されてい
るフラッシュメモリは２個の正電源を受け取る。先に説
明したように、第４入力端子へ印加される抑止信号は電
源Ｖccが事実上存在しない場合には高い。第５入力端子
へ印加される供給レベル論理信号は高であり、そこでメ
モリが名目的に３ボルトのＶccで動作する。

【００４０】上述の論理装置は関連するトランジスタに
対して次の制御条件を与える。

【００４１】第４トランジスタ 507は、第１の遅延され
た消去パルス(-E)が高い場合にオンとなる。

【００４２】第５トランジスタ 508は、抑止信号が高で
ある、すなわちＶccが欠ける場合に「オン」となる。

【００４３】第７トランジスタ 510は、第１の遅延され
た消去パルス(-E)及び抑止の双方が低である、すなわち
Ｖccが欠けない場合にのみ「オン」となる。

【００４４】第８ｎチャネル電界効果トランジスタ 511
は、供給レベル論理信号が高く、且つ第１の遅延された
消去パルスと抑止とが双方とも低い場合に、すなわちＶ
ccが低く、Ｖccが欠けて検出されず、且つ第１の遅延さ
れた消去パルスが存在する場合にのみターンオンされる
であろう。

【００４５】交差結合された第１及び第２ｐチャネル電
界効果トランジスタ 501及び 502が第３及び第６トラン
ジスタ 506及び 509により形成された二重ゲート装置と
協力して双安定装置を形成している。この双安定装置は
次のように動作する。

【００４６】バイアス入力端子 512へ印加されたバイア
スにより、第３及び第６電界効果トランジスタ 506及び
509がターンオンされる。正供給電圧が双安定接続され
た第１及び第２ｐチャネル電界効果トランジスタ 501及
び 502へ印加され且つ、電界効果トランジスタ 507, 50
8, 510又は 511のうちの一つが導通した場合に第１電界
効果トランジスタ 501又は第２電界効果トランジスタ 5
02のいずれかが導通するはずである。例えば高い第１の
遅延された消去パルスが第２制御端子 520へ印加された
場合に、上述のように第４トランジスタ 507がターンオ
ンされるはずである。それ故に第１出力結合点 504にお
ける電圧は直列接続された「オン」電界効果トランジス
タ 506及び 507により引き下げられる。出力結合点 504
が第２電界効果トランジスタ 502のゲートへ接続される
ので、第２電界効果トランジスタ502がターンオンさ
れ、それが第２出力結合点 505を結合点 503における正
供給結合点電位とほぼ同じ電位に上げさせる。第２出力
結合点 505の上昇が第１電流供給回路の電界効果トラン
ジスタ 401をターンオフする。第２出力結合点 505は第
１電界効果トランジスタ 501のゲートへ接続され、結果
として第１電界効果トランジスタ 501がターンオフする
であろう。双安定はかくして第２出力端子 505を高に且
つ第１出力端子 504を低に設定される。

【００４７】低い第１の遅延された消去パルス(-E)及び
低い抑止信号が印加された場合に、トランジスタ 510が
ターンオンし、第２出力結合点 505を引き下げ且つ第１
電流供給回路を活性にする。

【００４８】上に記載したように、Ｖcc電源が高い５ボ
ルトの名目レベルである場合には、NOR ゲート 532の出
力端子は論理高状態で約５ボルトとなるであろう。これ
が第７トランジスタ 510を比較的確実にターンオンする
ので、トランジスタにより通過される最大電流は比較的
大きい。しかしながら、Ｖcc電源が低い３ボルトの名目
レベルにある場合には、NOR ゲート 532の出力端子は論
理低状態で約３ボルトだけとなるであろう。第７トラン
ジスタ 510のゲートへ印加されるこの電圧は比較的弱く
トランジスタをターンオンするだけであるので、トラン
ジスタにより通過される最大電流は比較的少ない。しか
しながら、論理低状態と論理高状態との間の遷移は供給
電圧に従って変わるはずであるから、例えば 1.5ボルト
のしきい値は高い供給電圧によりもっと迅速に読まれる
はずで、入力の変化と同じ速度を呈する。

【００４９】３ボルト条件のもとで第１ｐチャネル電界
効果トランジスタ 501のゲートと第２ｐチャネル電界効
果トランジスタ 502とからの付加的な電流シンキング能
力を与えるように、第８ｎチャネル電界効果トランジス
タ511 はＶccレベルが低の場合のみに活性にされる。こ
の第８ｎチャネル電界効果トランジスタ 511は、３ボル
ト供給条件のもとで、第２制御入力端子 520への遅延さ
れた消去パルス(-E)の印加と、電流供給可能化トランジ
スタの第２出力結合点 505への出現との間の全体遅延
は、５ボルト条件のもとでの第７ｎチャネル電界効果ト
ランジスタ 510により与えられるのと同じであるように
寸法決めされる。かくして、関連する論理回路（534, 5
35）と一緒に、第８ｎチャネル電界効果トランジスタ 5
11が二つのＶccモードにおける第１トリガ回路の動作を
均等化するための補償回路を構成する。

【００５０】次に図６を参照して第２トリガ回路の駆動
装置を説明しよう。

【００５１】駆動装置 600は先に記載した第１トリガ回
路といくらか類似しており、且つ第３及び第６電界効果
トランジスタ 506及び 509のうちのそれぞれ一つへ各々
接続された第１及び第２の交差結合された双安定電界効
果トランジスタ 501及び 502を有している。第３及び第
６電界効果トランジスタ 506及び 509の共通ゲートがバ
イアス入力端子 512へ結合されている。

【００５２】第３電界効果トランジスタ 506のチャネル
の他端は、第１NOR ゲート 530と第１位相反転器 531と
の類似の組み合わせにより制御される、並列な第４及び
第５電界効果トランジスタ 507及び 508を有する電流通
路を介して接地電位へ結合されている。

【００５３】第６電界効果トランジスタ 509のチャネル
の他端は、電界効果トランジスタの並列組み合わせを介
して接地電位結合点 407へ接続されている代わりに、第
７電界効果トランジスタ 601と第８電界効果トランジス
タ 602との直列接続を介して接地電位結合点 407へ代わ
りに接続されている。第８電界効果トランジスタ 602の
ゲートは、図５を参照して記載されたように、第２NOR
ゲート 532へ接続されている。しかしながら第７電界効
果トランジスタ 601のゲートはアレイ接地結合点 300へ
印加される電位を受け取る入力端子 603へ接続されてい
る。

【００５４】動作中には、図５を参照して記載されたよ
うに、第２制御入力端子 520は遅延された消去パルス(-
E)へ接続されるが、第３制御入力端子 521は、大地へ接
続されているよりもむしろ代わりにそれぞれの引き上げ
可能化入力端子 451〜453 から（図４）制御電圧を受け
取る。制御電圧が駆動装置を且つ従って特定の引き上げ
トランジスタ 403, 404, 405を選択又は非選択する。し
かしながら上述の実施例においては、動作できる特定の
駆動装置及び引き上げトランジスタは、初期試験の間に
選択されて、且つその後は変えられなくてもよい。

【００５５】第１NOR ゲート 530は、遅延された消去パ
ルス(-E)と第３入力端子 521へ印加される制御パルスと
のいずれか又は双方が高い場合に低となる。かくして位
相反転器 531による反転の後に、第２及び第３制御入力
端子 520及び 521へ印加される入力のいずれか一方又は
双方が高である場合に第４電界効果トランジスタ 507が
ターンオンされる。

【００５６】図５を参照して記載されたように、第５電
界効果トランジスタ 508は先に論じた抑制信号を受け取
る第４入力端子 522へ接続され、それ故に抑制信号が低
にある場合に、すなわち供給電圧Ｖccが欠けていない場
合に第５電界効果トランジスタ 508がオフとなる。

【００５７】第２の分枝又は言い換えれば第２、第６、
第７及び第８電界効果トランジスタ502, 509, 601及び
602から成る第２トリガ回路の駆動回路の電流通路に頼
り、第５入力端子 603へ印加されるアレイ接地電位が予
め決められたレベル、例えば約４ボルトよりも大きい場
合に、第７電界効果トランジスタ 601がターンオンされ
る。抑止信号が低であり、且つ同時に第３制御入力端子
521へ印加される引き上げ可能化入力と第２制御入力端
子 520へ印加される遅延された消去パルス(-E)との双方
が低である場合にのみ、直列の第８電界効果トランジス
タ 602がターンオンされる。低であるべき出力端子 505
に対して（出力端子 505は関連する引き上げトランジス
タ 403〜405 をターンオンするために低になる必要があ
る）引き上げ可能化入力と遅延された消去入力とが低で
なくてはならず、アレイ接地電位は上述の予め決められ
たレベルの上でなくてはならず且つ抑止信号は低であ
る。

【００５８】図７を参照して次に消去スイッチクロック
制御回路を説明しよう。

【００５９】アレイスイッチクロック制御回路は２個の
普通は並列な交差結合された通路から成っている。第１
通路は回路入力端子 702へ接続された第１入力端子、及
び後で詳述されるはずの第２入力端子を有する第１NAND
ゲート 701を有している。第１NANDゲート 701の出力端
子は７個の位相反転器回路 703〜709 の直列接続された
連鎖へ接続されている。第２通路は回路入力端子 702か
ら入力を受け取り且つ第２NANDゲート 711の１個の入力
端子へ接続された出力端子を有する第８位相反転器 710
を有している。第２NANDゲート 711の第２入力端子は後
で詳述されるはずである。第２NANDゲート 711の出力端
子は６個の位相反転器 712〜717 の直列連鎖へ接続され
ている。

【００６０】第１通路においては第４及び第５位相反転
器 706及び 707と共通の結合点が第２NANDゲート 711の
第２入力端子へ交差接続されており、第２通路において
は位相反転器 715と 716とに共通の結合点が第１NANDゲ
ート 701の第２入力端子へ交差接続されている。遅延さ
れた出力信号がそれぞれの端子 718と 719とで、位相反
転器 709と 717の出力端子から引き出される。

【００６１】次に消去スイッチクロック制御回路の動作
を説明しよう。

【００６２】入力端子 702は低にあると仮定しよう。そ
の時第１NANDゲート 701の第１入力端子も低になり、且
つ第８位相反転器 710によって、第２NANDゲート 711の
第１入力端子は高になる。双方のゲート入力端子が高に
ある場合にのみ第１NANDゲート 701の出力端子は低に成
り得て、且つ先に述べたように第１入力端子が低である
ので、第１NANDゲート 701の出力端子は高である。位相
反転器 703の出力端子は低となり、位相反転器 704の出
力端子は高となり、位相反転器 705の出力端子は低とな
り、位相反転器 706の出力端子は高となる。この最後に
述べた高が第２NANDゲート 711の第２入力端子へ交差接
続されており、従って、第２NANDゲート711は低電位で
の出力を有する。位相反転器 712の出力端子は従って高
となり、位相反転器 713の出力端子は低となり、位相反
転器 714の出力端子は高となり、且つ位相反転器 715の
出力端子は低となる。この最後に述べた低電位が第１NA
NDゲート 701の第２入力端子へ印加される。同じ分析に
より、端子 718での第１連鎖の出力は低となり、且つ端
子 719での第２連鎖の出力は同様に低となる。

【００６３】他方の定常状態条件に対してすなわち、回
路入力端子 702における入力が高である場合は、上述の
定常状態条件と反対の条件に属し、言い換えれば出力は
双方とも高となる。しかしながら入力が低から高に変わ
る過渡状態においては、且つ全部の位相反転器が同じ信
号遅延を誘発すると仮定して、第２NANDゲート 711の出
力は２周期の遅延の後に高へ状態を変え、且つその変化
は更に４周期の後に位相反転器 715の出力端子に到達す
る。２個の別の周期の後に位相反転器 717の出力端子は
状態を変える。しかしながら第１通路においては位相反
転器 715の出力端子が変化した状態を有するまで、すな
わち７周期後まで、第１NANDゲート 701の出力端子は状
態を変えない。位相反転器 709の出力端子は更に７周期
後に状態を変える。従ってこの回路の結果は端子 719に
おける第１の遅延された消去パルス(-E)を与えるための
端子 702における入力消去パルスに応答することになっ
ており、それが端子 718における第２の遅延された消去
パルス(E) の状態の対応する変化の規定された周期前に
状態を低から高に変え、且つそのことが第２の遅延され
た消去パルス(E) の対応する変遷の規定された周期後に
状態を高から低に変える。

【００６４】次にアレイ接地フィードバック制御回路す
なわちしきい回路を、図８を参照して説明しよう。

【００６５】アレイフィードバック制御回路は、動作中
にアレイ接地結合点 300へ接続される第１入力端子 801
を有している。この回路は先に論じた供給レベル論理信
号を受け取る第２入力端子 802を有している。この回路
は普通は２個の並列な分枝から成っており、各分枝は供
給結合点 803と中間結合点 804との間に接続された２個
のｐチャネル電界効果トランジスタの直列接続を有して
いる。第１分枝は接地電位へ接続されたゲートを有する
第１電界効果トランジスタ 805と、ゲートが第１入力端
子 801へ接続されている第２直列電界効果トランジスタ
806との有している。第２分枝はゲートが第１位相反転
器 808を介して第２入力端子 802へ接続されている第３
電界効果トランジスタ 807を有し、第２分枝はゲートが
第１入力端子 801へ接続されている第４電界効果トラン
ジスタ 809も有している。第１及び第３電界効果トラン
ジスタ 805及び 807のチャネルの一端は供給結合点 803
へ接続されており、電界効果トランジスタ 806及び 809
のチャネルの遠方端部は中間結合点 804へ接続されてい
る。この中間結合点は、第５電界効果トランジスタ810
を介して接地電位へ接続されており、その電界効果トラ
ンジスタは第１入力端子 801へ接続されたゲートを有す
るｎチャネル装置である。中間結合点 804は第２位相反
転器 812を通って出力端子 811へ接続されている。

【００６６】動作中は第２及び第５電界効果トランジス
タと第４及び第５電界効果トランジスタがそれぞれ位相
反転器を形成するので中間結合点 804の論理状態は安定
状態において第１入力端子 801の論理状態と逆である。
従って、安定状態においては出力端子 811は第１入力端
子 801の状態を追従する。しかしながらこの位相反転器
装置は約１ボルトのしきい値を有しそれにより出力端子
811は入力端子 801へ印加されるアレイ接地結合点 300
が約１ボルトである場合に状態を変化する。

【００６７】先に記載したようにフラッシュメモリアレ
イは、３又は５ボルトの供給結合点803へ印加された第
２正供給電圧Ｖccにより動作することができる。メモリ
が名目的に３ボルトのＶccで動作している場合に、第２
入力端子 802へ印加される供給レベル論理信号は高であ
る。この状態においては、前記したように、第３電界効
果トランジスタ 807が導通しそれにより充分な電流が中
間結合点 804を適切に充電することを保証する。２個の
通路、すなわち第５電界効果トランジスタ 810と一緒
に、上述の第１分枝単独を有する第１通路と、一緒に上
述の第１及び第２分枝、及び第５電界効果トランジスタ
810を有する第２通路とが、供給結合点における電圧が
供給の二つの値の間を切り換えてさえも、一定の切換し
きい値が維持されることを許容する。

【００６８】次に図９を参照して引き上げ装置選択器回
路を説明しよう。

【００６９】選択器回路 900はメモリ回路 901と検出器
回路 902とから成っている。メモリ回路 901は３個のい
わゆる「UPROM 」セルから成っており、それらのセルの
各々が一緒に交差結合された２個の浮動ゲートトランジ
スタセルのラッチである。各UPROM セルの出力は、２個
の浮動ゲートセルのうちのどちらの浮動ゲートセルがプ
ログラムされたかに依存して論理１か又は論理０であ
り、デフォルト出力は論理０である。メモリ回路の出力
は３個の線 903, 904 及び905 上に与えられ、これらの
線が検出器回路 902への入力端子を形成している。検出
器回路 902は図４の駆動装置4211, 4212及び4213へ入力
を与える出力線 451, 452 及び453 を有している。メモ
リ回路 901は、初期試験、及び引き上げトランジスタ 4
03, 404 及び405 のうちのどの引き上げトランジスタ
が、又は引き上げトランジスタ 403,404 及び405 のど
の組み合わせが活性化されねばならないかを選択するた
めにメモリアレイの設定の間に動作されるプログラミン
グ入力 906も受け取る。この実施例では、引き上げトラ
ンジスタの選択は、その装置の寿命の間に１回だけ実行
される。検出器回路 902は、全部が論理０にあるデフォ
ルト入力に応じて、所望の非零数の引き上げトランジス
タ 403, 404 及び405 を活性化する出力を与える論理回
路から成っている。この説明した実施例では、トランジ
スタ 403〜405 の長さに対する幅の比は全部異なり、且
つトランジスタ 401の長さに対する幅の比と異なってい
る。例えばトランジスタ 401, 403, 404及び405 の幅／
長さ比は、それぞれ60/2, 20/2, 40/2及び 80/2 であっ
てもよい。トランジスタ 401, 403,404及び405 の異な
る組み合わせを活性化することにより、消去動作中のア
レイ接地線 300上の電圧が制御され得る。このアレイ接
地電圧は関連するフラッシュメモリの寿命に影響を有す
ると信じられている。検出器回路 902の設計は種々の引
き上げトランジスタ 401〜405 の幅に対する長さの値に
依存し、且つ入力 903〜905 と出力 451〜453 との間の
望ましい関係に基づくだろう。

【００７０】次に再び図４を参照して、ソース電圧切換
回路の動作を説明しよう。

【００７１】第４電流供給回路電界効果トランジスタ 4
08により引き下げされている安定状態では、アレイ接地
結合点 300はほぼ接地電位にあると仮定しよう。第４電
界効果トランジスタは大きい電流を吸収することができ
る大面積装置である。アレイ接地 300と関連するメモリ
セルの内容を消去することが望まれる場合には、図７を
参照してここに記載されたアレイスイッチクロック制御
回路の入力端子 702へ印加され、且つ現在説明されてい
る源泉スイッチの第４入力端子 443へ接続される消去線
が、高レベルから低レベルへ状態を変える。従って位相
反転器 427の出力が高となり、論理回路により、それが
位相反転器 424の出力端子に第４電界効果トランジスタ
408のゲートを放電させ、それにより電界効果トランジ
スタがターンオフを始める。

【００７２】先に図７に関して詳述したアレイスイッチ
クロック制御回路は、第１の遅延された消去クロックパ
ルス(-E)において及び第２の遅延された消去クロックパ
ルス(E) において低下遷移を作りだす。低下遷移は第２
の遅延された消去クロックパルス(E) において最初に起
こり、そのパルスは第３電流供給回路の電界効果トラン
ジスタ 406のゲートへ、直列位相反転器 422, 423 を介
して印加されるので、この電界効果トランジスタはター
ンオフする。予め決められた遅延の後に、第１の遅延さ
れた消去クロックパルス(-E)が作り出される。低下遷移
の間の時間は、第１の遅延された消去クロックパルス(-
E)における遷移が第１トリガ回路 420への入力端子に現
れる前にターンオフされるのに電界効果トランジスタ 4
06に対して充分であるように選択される。

【００７３】トリガ入力端子 431における低下遷移の出
現が、第１トリガ回路 420に第１電流供給回路の電界効
果トランジスタ 401をスイッチオンさせる。

【００７４】その時電流はアレイ接地結合点 300へ第１
電流供給回路電界効果トランジスタ401を介して供給結
合点 143から供給される。先に論じたように、アレイ接
地結合点は潜在的に多数のフラッシュメモリセルに対し
て共通であり、且つ従って相当なキャパシタンスを有す
る。電流は第１電界効果トランジスタ 401を通ってその
結合点へ流れるので、結合点電圧が上がる。電圧の上昇
の速度は比較的小さい第１電界効果トランジスタ 401の
インピーダンスにより決定される。

【００７５】アレイ接地結合点 300上の電圧は第２トリ
ガ回路 421の駆動装置4211, 4212,4213のアレイ接地入
力端子へ接続されている。駆動装置の各々は第２電流供
給回路 402の電界効果トランジスタ 403〜405 のうちの
それぞれ１個のゲートへ接続されたそれぞれ第２出力端
子を有している。駆動装置4211, 4212, 4213の各々がそ
れのそれぞれ第２入力端子において（第１の遅延された
消去パルス信号から）低電圧を受け取り、正常条件のも
とでは第４入力端子 522において低レベル抑止信号も受
け取る。しかしながら駆動装置4211, 4212, 4213の幾つ
かのみが対応する引き上げ可能化入力端子 451〜453 に
おける低電位の印加により活性化されるために選択され
る。従って、選択された駆動装置においてそれぞれの第
２NOR ゲート 532が高レベルにおける出力を有し、それ
ぞれの第８電界効果トランジスタ602を導通させる。ア
レイ接地結合点電圧が増大するので、各選択された駆動
装置の第７電界効果トランジスタ 601が導通となり、選
択された駆動装置の対応する第２出力端子が状態を変え
る。従って引き上げ可能化入力により選択された電界効
果トランジスタ 403〜405 が導通へバイアスされる。

【００７６】消去期間の終わりにおいてアレイ接地結合
点 300上の電圧は、ほぼ供給結合点143における電圧、
言い換えれば約12ボルトであり、源泉スイッチの第４制
御端子 443へ及びアレイスイッチクロック制御回路の入
力端子 702へ印加される消去パルスはもう一度高にな
る。これに応答して第１の遅延された消去パルス(-E)も
最初の遅延の後に高となり、第２の遅延された消去パル
ス(E) が第２の大きい遅延の後に高となる。高となる第
１の遅延された消去クロックパルスの結果は、第１及び
第２トリガ回路 420及び 421内のそれぞれの第５トラン
ジスタをターンオンすることであり、それにより各回路
の第２出力結合点 505を高状態へ戻す。従って４個の並
列ｎチャネル電界効果トランジスタ 401〜405 がターン
オフする。消去パルスは第４ｎチャネル電界効果トラン
ジスタ 408へ先に論じた論理回路を介して印加されるけ
れども、この電界効果トランジスタの動作は源泉スイッ
チの第３制御端子 442上の高電位の存在により抑止さ
れ、この電位は出力端子 811におけるアレイ接地フィー
ドバック制御回路から引き出される。

【００７７】上述のように源泉スイッチの第１入力端子
440へ印加される第２の遅延さた消去パルス(E) は、第
１の遅延された消去パルス(-E)よりも幾らか遅れて、且
つ２個の位相反転器 422及び 423の直列接続により起こ
された別の遅延の後に生じ、この第２の遅延された消去
パルスがｎチャネル電界効果トランジスタ 406を活性化
する。電界効果トランジスタ 409はすでに源泉スイッチ
の第２入力端子（バイアス端子） 441におけるバイアス
により導通状態に維持されており、このバイアスは第１
トリガ回路 420の第１入力端子（バイアス入力端子） 5
12、及び第２トリガ回路 421の駆動装置4211, 4212, 42
13へも印加される。ｎチャネル電界効果トランジスタ 4
06が接地電位に向けてアレイ接地結合点 300を引き下げ
る。アレイ接地結合点電位はアレイ接地フィードバック
制御回路により監視され、且つ一旦アレイ接地電位が大
地上の約１ボルトへ低下すると、源泉スイッチの第３制
御端子 442へ印加される、アレイ接地フィードバック制
御回路の出力端子 811におけるアレイ接地制御信号は低
となり、それがその後第４電流供給回路ｎチャネル電界
効果トランジスタ 408が導通にされることを可能にす
る。先に論じたように一旦電界効果トランジスタ 408が
活性化されると、この装置がアレイ接地へ大きい引き下
げを加えて、アレイ接地が接地端子 407への相当な電流
を吸収することを許容する。

【００７８】第２供給電圧Ｖccが欠けている場合には、
高抑止信号が第１及び第２トリガ回路の抑止信号端子へ
と同時にｎチャネル電界効果トランジスタ 411へ印加さ
れ、且つその結果アレイ接地結合点 300は引き下げられ
た位置、言い換えればほぼ接地電位に維持される。

【００７９】上述された装置は電圧応答様式で動作する
けれども、関連する電界効果トランジスタが予め決めら
れた時間遅延の後にターンオン及びターンオフされ得る
ことが代わりに期待される。この場合にはその動作は次
のごとくである。

【００８０】消去動作の開始において、第４ｎチャネル
電界効果トランジスタ 408はｎチャネル電界効果トラン
ジスタ装置 406と一緒にターンオフされる。第１の予め
決められた期間の後に第１電界効果トランジスタ 401が
ターンオンされる。第２の予め決められた期間の後に、
アレイ接地結合点 300が完全に正供給結合点 143へ引き
上げられるまで、第２電流供給回路 402の他の電界効果
トランジスタがターンオンされる。消去動作の終了にお
いて、電界効果トランジスタ 401〜405 へ印加れる「オ
ン」パルスが終結され、且つそれらの電界効果トランジ
スタがそれ故に非導通となる。第３の予め決められた期
間の後に、第３電流供給回路電界効果トランジスタ 406
が導通にされ且つ更に別の予め決められた期間の後に第
４電界効果トランジスタ 408がターンオンされる。

【００８１】本発明は浮動ゲートによる単一トランジス
タセルを有するフラッシュメモリにおいて特に有利であ
る。そのようなフラッシュメモリセルの一つの種類の動
作を添付の図面のうちの図10〜12を参照して以下に説明
しよう。

【００８２】図10は、制御ゲートCG、浮動ゲートFG、ソ
ースＳ、及びドレインＤを有する単一浮動ゲートトラン
ジスタ４を具えたフラッシュメモリセル２を図解してい
る。この浮動ゲートトランジスタ４のソースＳは、アレ
イ接地線10上のアレイ接地信号へ接続されている。ソー
ス電圧切換回路14を通ってこのアレイ接地線10が接地電
圧Ｖ_GND 又は高電圧Ｖppであり得る。電圧Ｖppはプログ
ラミング電位（典型的には12Ｖ）を表現し且つ電圧Ｖ
_GND は装置接地を表現している。電圧Ｖppは抵抗（図示
せず）を介してアレイ接地へ正常に接続されている。ソ
ース電圧切換回路14は線34を介して電圧Ｖppへ及び線36
を介して電圧Ｖ_GND へ接続されている。浮動ゲートトラ
ンジスタ４の制御ゲートCGはワード線(WL)８によりゲー
ト電圧スイッチ12へ接続されている。ゲート電圧スイッ
チ12は更にそれぞれ線26, 24及び22上の電圧Ｖ′cc，Ｖ
pp及びＶ_GND へ接続さている。メモリが上述の５ボルト
で第２正供給電圧を供給される場合には、Ｖ′ccは５Ｖ
である。第２正供給電圧が３ボルトである場合には、約
５ボルトのＶ′ccに押し上げられる。ソース電圧切換回
路14とゲート電圧スイッチ12とが各々線28上の制御信号
ERASE を受け取り且つ付加的にゲート電圧スイッチ12が
線30上の制御信号PROGRAM を受け取る。浮動ゲートトラ
ンジスタ４のドレインＤはビット線(BL)６によりビット
線スイッチ31へ接続されている。ビット線スイッチはさ
らに線27上のプログラム可能負荷回路32の入力端子と線
25上の感知増幅器回路29の入力端子とへ接続されてい
る。線23上の感知増幅器回路29の出力端子がデータ線(D
L)を形成している。ビット線スイッチ31が線21上の制御
信号SELECTを受け取る。プログラム可能負荷回路32が線
38上の負荷制御信号を受け取る。

【００８３】フラッシュメモリは３個の動作のモード、
すなわちプログラムモード、消去モード及び読取モード
を有する。これらのモードの各々を図10を参照して以下
に説明しよう。プログラムモードはメモリセル又はメモ
リセルの群へ「０」を書き込むことを伴い、消去モード
はセルが全部効果的に「１」を記憶するようにセル内に
記憶された「０」を有するあらゆるセルから「０」を除
去することを伴い、且つ読取モードはセルがプログラム
されているかまたは消去されているかどうか、すなわち
「０」か又は「１」のいずれを含んでいるかを確立する
ために、セルを読み取ることを伴う。

【００８４】プログラムモードの間は、ゲート電圧スイ
ッチ12がワード線８を介して浮動ゲートトランジスタ４
の制御ゲートCGへ線24上の電圧Ｖppを接続するように形
造られるように、線30上の制御信号PROGRAM が設定され
る。線28上の制御信号ERASEが設定されていないので、
ソース電圧切換回路14はアレイ接地線10を介して浮動ゲ
ートトランジスタ４のソースへ線36上の電圧Ｖ_GND を接
続するように形造られる。線21上の制御信号SELECTは、
線６のビット線が線27によりプログラム可能負荷回路32
へ接続されるように設定される。線38上の負荷制御信号
は、約５Ｖの電圧がビット線６を介して、浮動ゲートト
ランジスタ４のドレインＤ上にあるように、プログラム
可能負荷回路32が制御されるように設定される。浮動ゲ
ートトランジスタ４へ印加されるこれらの信号の結果と
して、電子がチャネル領域内を流れ、且つ浮動ゲートへ
動くので、浮動ゲートFGは負に充電されるようになる。
負の電荷が浮動ゲートトランジスタのしきい電圧を偏移
させ、浮動ゲートトランジスタを少ししか導通させな
い。浮動ゲートに蓄積される負電荷の量は、制御信号PR
OGRAM が設定される持続期間に依存する。この方法で、
「０」がセル内に書き込まれる。普通は、幾つかのプロ
グラムパルスが必要であり、各パルスは検証サイクルに
より引き継がれる。

【００８５】消去モードの間は、ゲート電圧スイッチ12
がワード線８を介して浮動ゲートトランジスタ４の制御
ゲートCGへ線22上の電圧Ｖ_GND を接続するように形造ら
れるように、且つソース電圧切換回路14がアレイ接地線
10を介して、浮動ゲートトランジスタ４のソースＳへ線
34上の電圧Ｖ_PPを接続するように形造られるように、線
28上の制御信号ERASE が設定される。ビット線６が切り
離されてそれが浮動するように、線21上の制御信号SELE
CTが再び設定される。基板内のソース領域が浮動ゲート
の下にあるように浮動ゲートトランジスタが製作されて
いるので、浮動ゲートFG上のあらゆる負電荷が低減され
る。浮動ゲートから除去される負電荷の量は線28上のER
ASE 信号が設定される持続期間に依存する。負電荷の低
減は浮動ゲートトランジスタのしきい電圧を偏移し、浮
動ゲートトランジスタを一層導通させる。この方法でセ
ルの状態が「１」へ復元される。普通は、幾つかの消去
パルスが必要であり、各消去パルスは検証サイクルによ
り引き継がれる。

【００８６】読取モードの間は、線28上の制御信号ERAS
E と線30上の制御信号PROGRAM とのいずれもが設定され
ない。その結果として、線26上のＶ′cc信号がワード線
８を介して浮動ゲートトランジスタ４の制御ゲートへゲ
ート電圧スイッチ12により接続され、且つ線36上の電圧
Ｖ_GND がアレイ接地線10を介して浮動ゲートトランジス
タ４のソースへ接続される。ビット線６は、感知増幅器
回路内で（図示されない）ビット線負荷による読取動作
に先立って、約１ボルトに前充電される。読取動作中
は、（中に記憶されている「１」により）消去されたセ
ルに対して、ビット線が感知のために接続された場合に
電流がセルにより流されるだろう。（中に記憶されてい
る「０」により）プログラムされたセルに対して、電流
はセルにより流されない。セルにより流される電流は、
セルの論理状態を検出するために規準電流と比較され
る。

【００８７】メモリアレイ内のフラッシュセルの動作を
図11を参照して説明しよう。図10と共通な信号線又は回
路は同じ参照番号の使用により図10内で確認され得る。
電圧供給は明瞭にするために図11には図示されていない
が、どの電圧が回路の種々の部分に必要であるかは図10
を参照して理解できるだろう。

【００８８】図11は行と列とに配設された複数のフラッ
シュメモリセルFMoo〜FMnmを具えているフラッシュメモ
リアレイ50を図解しており、メモリセルの各々は図10に
示されたセル２と同じであり得る。行内の各メモリセル
におけるトランジスタのゲートは、行アドレス64を受け
取る行ラインデコード回路56により、アドレスできるそ
れぞれのワード線 WLo〜WLn へ一般に接続されている。
ゲート電圧スイッチ12はそれぞれ線30と28上の制御信号
PROGRAM とERASE に応答し、且つ新しいデコード回路56
を通ってアドレスされるワード線へ切り換えられるよう
に線29上の適切なゲート電圧Ｖccx を供給する。

【００８９】列内の各トランジスタのドレインは、列ラ
インデコード回路58へビット線 BLo〜BLm により一般に
接続されている。列ラインデコード回路は、列アドレス
39に応答できるように発生されたSELECT信号により、複
数ｍのビット線スイッチ31と考えられ得る。線25上の列
ラインデコード回路58の出力は読取出力であり、且つ感
知増幅器回路29へ接続されている。感知増幅器回路29は
感知増幅器とビット線負荷回路とを含んでいる。列ライ
ンデコード回路はプログラム可能負荷回路32から線27上
の書込入力を受け取る。プログラム可能負荷回路は線38
上の負荷制御信号により制御される。プログラム動作の
間は、ビット線 BLo〜BLm が選択的にプログラム可能負
荷回路32へ接続される。読取動作の間は、選択された
（１個又は複数個の）ビット線が感知増幅器回路29内の
感知増幅器へ接続され、全部のその他のビット線は大地
へ接続される。感知増幅器回路29は線72上の規準信号RE
F も受け取り、且つ線23にデータ線(DL)上の出力信号を
発生する。

【００９０】特定のセルがプログラムされるように選ば
れた場合、プログラミング負荷が選択された列へのみ印
加されるので選択されたセルと同じ行内の他のセルは不
注意にプログラムされないことは認識されるであろう。
それに加えて、一般に、読取及びプログラム動作の間
は、従来技術において周知のように、セルの動作を改善
するために選択されなかったアレイ内のセルへ一定の信
号を印加することが望ましい。アレイの一部のみがいつ
でも消去されるように消去するためにアレイが部門に分
割され得ることが、この技術に熟達した人々により認識
されるとはいえ、消去動作の間にメモリアレイ内のあら
ゆるセルが消去される。図12は、プログラム動作、消去
動作及び読取動作の各々に対して、選択されたセル及び
選択されないセルへ印加されることが必要な電圧を示し
ている。

【図面の簡単な説明】

【図１】第１引き上げ及び引き下げ回路の回路図を示し
ている。

【図２】第２引き上げ及び引き下げ回路の回路図を示し
ている。

【図３】本発明による引き上げ及び引き下げ回路の第１
実施例のブロック線図を示している。

【図４】本発明による引き上げ及び引き下げ回路の第２
実施例の部分的回路図を示している。

【図５】図４の回路に使用するための第１トリガ回路の
回路図を示している。

【図６】図４の回路に使用するための第２トリガ回路の
回路図を示している。

【図７】図４の回路に使用するための消去スイッチクロ
ック制御回路の回路図を示している。

【図８】図４の回路に使用するためのしきい回路の回路
図を示している。

【図９】図４の回路により使用するための引き上げ装置
選択回路のブロック線図を示している。

【図１０】浮動ゲートが電荷を記憶する型の模範的なメ
モリセルの回路図を示している。

【図１１】フラッシュメモリとして具体化された、トラ
ンジスタの模範的なアレイを示している。

【図１２】図11のフラッシュメモリアレイの電位を示す
説明図である。

【符号の説明】

２ フラッシュメモリセル ４ 浮動ゲートトランジスタ ６ ビット線 ８ ワード線 10 アレイ接地線 12 ゲート電圧スイッチ 14 電源電圧切換回路 21〜28 線 29 感知増幅器回路 30 線 31 ビット線スイッチ 32 プログラム可能負荷回路 34〜39 線 50 フラッシュメモリアレイ 56 行ラインデコード回路 58 列ラインデコード回路 64 行アドレス 72 線 100 アレイ接地 101 ｎチャネル電界効果トランジスタ装置 102 接地電位線 103 ｐチャネル電界効果トランジスタ装置 104 正電源線 141 引き上げ回路 142 引き下げ回路 143 正供給結合点 201 ｐチャネル電界効果トランジスタ 202 抵抗 300 アレイ接地結合点 310 引き上げ回路 320 引き下げ回路 330 第１活性装置 340 第２活性装置 350 正供給結合点 360 第３活性装置 370 第４活性装置 380 第５活性装置 390 規準結合点 401 第１電流供給回路 402 第２電流供給回路 403 〜405 電界効果トランジスタ 406 ｎチャネル電界効果トランジスタ 407 接地電位結合点 408 〜411 ｎチャネル電界効果トランジスタ 420 第１トリガ回路 421 第２トリガ回路 4211〜4213 駆動装置 422 〜424 位相反転器 425 第１NANDゲート 426 第１NOR ゲート 427 別の位相反転器 430 抑止入力端子 431 トリガ入力端子 432 供給レベル論理端子 440 第１入力端子 441 バイアス端子 442 第３制御端子 443 第４制御端子 451 〜453 引き上げ可能化端子 501, 502 ｐチャネル電界効果トランジスタ 503 正供給結合点 504 第１出力結合点 505 第２出力結合点 506 第３ｎチャネル電界効果トランジスタ 507 第４ｎチャネル電界効果トランジスタ 508 第５電界効果トランジスタ 509 第６ｎチャネル電界効果トランジスタ 510 第７ｎチャネル電界効果トランジスタ 511 第８ｎチャネル電界効果トランジスタ 512 バイアス入力端子 520 第２制御入力端子 521 第３制御入力端子 522 第４入力端子 523 第５入力端子 530 第１NOR ゲート 531 第１位相反転器 532 第２NOR ゲート 533 第２位相反転器 534 第３NOR ゲート 535 第３位相反転器 600 駆動装置 601 第７電界効果トランジスタ 602 第８電界効果トランジスタ 603 入力端子 701 第１AND ゲート 702 回路入力端子 703 〜709 位相反転回路 710 第８位相反転器 711 第２NANDゲート 712 〜717 位相反転器 718, 719 端子 801 第１入力端子 802 第２入力端子 803 供給結合点 804 中間結合点 805 第１電界効果トランジスタ 806 第２直列電界効果トランジスタ 807 第３電界効果トランジスタ 808 第１位相反転器 809 第４電界効果トランジスタ 810 第５電界効果トランジスタ 811 出力端子 812 第２位相反転器 900 選択器回路 901 メモリ回路 902 検出器回路 903 〜905 線 906 プログラミング入力

───────────────────────────────────────────────────── フロントページの続き (72)発明者 コリン ホイットフィールド イギリス国 ブリストル ビーエス２ 94オー ストワーバローズ クリーヴ ストリート 13

Claims (23)

(57)【特許請求の範囲】
1. 【請求項１】 複数の浮動ゲートトランジスタ（FMoo〜
   FMnm）と、それに共通制御電圧を供給するために前記複
   数のトランジスタのソースへ接続されたアレイ接地線(1
   0: 300）、及び上側電圧レベル（Ｖpp）と下側電圧レベ
   ル（Ｖss）との間でアレイ接地線上の前記制御電圧を変
   化させるための引き上げ‐引き下げ電圧制御回路(141,
   142)とを具えたメモリアレイであって、前記電圧制御回
   路は上側電圧レベルへ前記アレイ接地線を接続するため
   の第１スイッチ回路（141)と下側電圧レベルへ前記アレ
   イ接地線を接続するための第２スイッチ回路（142)とを
   有し、前記スイッチ回路の一方がそれぞれの電圧レベル
   の電圧へアレイ接地線を引き込むために、切換動作の間
   にスイッチ回路のインピーダンスを高から低へ順次に変
   えるためのスイッチ制御器(420, 421: 4211 〜4213; 44
   0, 443) と一緒に複数の並列スイッチ装置(401, 402: 4
   03〜405; 406, 408)を有し、更に供給電位が無い場合に
   抑止信号（430)を与えるために供給電位に応答する回
   路、及び低電圧レベルにアレイ接地線を維持するため
   に、前記第１スイッチ回路をオフするために前記抑止信
   号に応答する抑止回路(508) とを具えているメモリアレ
   イ。（図４）
2. 【請求項２】 請求項１記載のメモリアレイにおいて、
   前記スイッチ回路（141,142)の各々が、それぞれの電圧
   レベルの電圧へアレイ接地線（300)を引き込むために切
   換動作の間にスイッチ回路のインピーダンスを高から低
   へ順次に変えるためのスイッチ制御器（420, 421: 4211
   〜4213; 440, 443) と一緒に複数の並列スイッチ装置(4
   01, 402: 403〜405; 406, 408)を有するメモリアレイ。
   （図４）
3. 【請求項３】 請求項１又は請求項２記載のメモリアレ
   イにおいて、前記スイッチ制御器又は各スイッチ制御器
   （420, 421: 4211〜4213; 440, 443) が変化する数の前
   記スイッチ装置(401, 402: 403〜405; 406, 408)を順次
   にスイッチオンするように配設されているメモリアレ
   イ。（図４）
4. 【請求項４】 メモリアレイ内のアレイ接地線（300)へ
   接続され且つそこから共通制御電圧を供給される複数の
   浮動ゲートトランジスタ（FMoo〜FMnm）を有するメモリ
   アレイ内のアレイ接地線へ電圧を供給する方法であっ
   て、 第１スイッチ回路（141)を介して上側電圧レベル（Ｖp
   p）へ前記アレイ接地線を接続して、それにより前記ア
   レイ接地線上の電圧が前記上側電圧レベルに向かって引
   き上げられるステップと、 第２スイッチ回路（142)を介して下側電圧レベル（Ｖs
   s）へ前記アレイ接地線を接続して、それにより前記ア
   レイ接地線上の電圧が前記下側電圧レベルに向かって引
   き下げられるステップで、ここで前記接続ステップのう
   ちの一方が切換動作の間にそれぞれのスイッチ回路のイ
   ンピーダンスを高から低へ順次に変えるための複数の並
   列スイッチ装置（401, 402: 403〜405)を制御するステ
   ップを具えるステップと、 供給電位を検出するステップと、 前記の検出に応答して前記第１スイッチ回路をオフする
   （430)ステップと、 を具えているメモリアレイ内のアレイ接地線へ電圧を供
   給する方法。（図４）
5. 【請求項５】 メモリアレイ内のアレイ接地線（300)へ
   接続され且つそこから共通制御電圧を供給される複数の
   浮動ゲートトランジスタ（FMoo〜FMnm）を有するメモリ
   アレイ内のアレイ接地線へ電圧を供給する方法であっ
   て、 第１スイッチ回路（141)を介して上側電圧レベル（Ｖp
   p）へ前記アレイ接地線を接続して、それにより前記ア
   レイ接地線上の電圧が前記上側電圧レベルに向かって引
   き上げられるステップと、 第２スイッチ回路（142)を介して下側電圧レベル（Ｖs
   s）へ前記アレイ接地線を接続して、それにより前記ア
   レイ接地線上の電圧が前記下側電圧レベルに向かって引
   き下げられるステップで、ここで前記接続ステップの各
   々が切換動作の間にそれぞれのスイッチ回路のインピー
   ダンスを高から低へ順次に変えるための複数の並列スイ
   ッチ装置（401, 402: 403〜405; 406, 408)を制御する
   ステップを具えるステップと、 供給電位を検出するステップと、 前記の検出に応答して前記第１スイッチ回路をオフする
   （430)ステップと、 を具えているメモリアレイ内のアレイ接地線へ電圧を供
   給する方法。（図４）
6. 【請求項６】 アレイ接地線（300)へ接続された複数の
   セル（FMoo〜FMnm) と、アレイ接地線の制御された引き
   上げのための回路 (141)、及び制御された引き下げのた
   めの回路（142)とを有するメモリアレイであって、アレ
   イ接地線へ第１引き上げ電流を供給するための第１電流
   供給回路（401)と、アレイ接地線へ第２引き上げ電流を
   供給するための、第１電流供給回路より低インピーダン
   スである第２電流供給回路（402: 403〜405)とを有する
   引き上げ回路（141)と、アレイ接地線へ第３引き下げ電
   流を供給するための第３電流供給回路（409, 406）と、
   アレイ接地線へ第４引き下げ電流を供給するための、第
   ３電流供給回路より低インピーダンスである第４電流供
   給回路（408)とを有する引き下げ回路（142)、及び引き
   上げ／引き下げ電流通路のインピーダンスを高から低へ
   変えるために、引き上げ／引き下げ動作の間に前記第１
   と第２、及び前記第３と第４電流の間を選択するための
   制御回路（420, 421: 4211〜4213; 440, 442）を具え、
   メモリアレイは更に供給電位が無い場合に抑止信号（44
   2)を与えるために供給電位に応答する回路(801〜811)
   と、低電圧レベルにアレイ接地線を維持するために、供
   給電位が最低レベル以下である場合に、前記引き上げ回
   路（141)をオフするための抑止信号(430: 522)に応答す
   る抑止回路（508)とを具えているメモリアレイ。（図
   ４）
7. 【請求項７】 請求項６記載のメモリアレイにおいて、
   制御回路が前記アレイ接地線（300)上の電圧に依存して
   前記第１と第２、及び前記第３と第４電流の間を選択す
   るように動作できる電圧応答回路(801〜811)を具えてい
   るメモリアレイ。（図４）
8. 【請求項８】 請求項７記載のメモリアレイが、更に引
   き上げ制御信号(431）に応答して第１電流供給回路(40
   1) の動作をトリガするための第１トリガ回路(420)
   と、第３電流供給回路（409, 406）の動作をトリガする
   ために引き下げ制御信号（440)に応答する第３トリガ回
   路(423, 422)とを具え、且つ電圧応答回路(801〜811)が
   前記アレイ接地線（300)の第１電圧レベルに応答して第
   ２電流供給回路（402: 403〜405)の動作をトリガするた
   めの第２トリガ回路(421: 4211〜4213)と、前記アレイ
   接地線の第２電圧レベルに応答して第４電流供給回路(4
   08) の動作をトリガするための第４トリガ回路(424〜42
   7)とを具えているメモリアレイ。（図４）
9. 【請求項９】 請求項８記載のメモリアレイが第１の高
   名目レベル又は第２の低名目レベルにおける供給電位に
   より動作できる回路（420, 421）を有し、且つここで前
   記最低レベルが前記第２レベルよりも低いメモリアレ
   イ。（図５）
10. 【請求項１０】 請求項９記載のメモリアレイにおい
    て、抑止回路（508)が第１トリガ回路（420)をオフする
    メモリアレイ。（図５）
11. 【請求項１１】 請求項10記載のメモリアレイが更に前
    記最低レベル以下である供給電位に応答して規準レベル
    （Ｖss）へアレイ接地線（300)を引き下げるためのクラ
    ンプ回路（411)を具えているメモリアレイ。（図４）
12. 【請求項１２】 請求項９〜10のいずれか１項に記載の
    メモリアレイにおいて、前記電圧応答回路が更に第３制
    御信号（811: 442）を作りだすために、前記アレイ接地
    線（300)上の電圧に応答するしきい回路(801〜811)を具
    え、且つ前記第４トリガ回路が引き下げ制御信号（443)
    と第３制御信号（442)とに応答する論理回路(424〜427)
    を有し、それによりアレイ接地線電圧が予め決められた
    しきい値以下であり且つ引き下げ制御信号が存在する場
    合に第４電流供給回路（408)がトリガされるメモリアレ
    イ。（図４）
13. 【請求項１３】 請求項12記載のメモリアレイにおい
    て、しきい回路が、前記アレイ接地線（300)上の電圧の
    ための入力端子（801)と、各々ゲートを有する２個の直
    列電界効果トランジスタ（806, 810）を有する位相反転
    器であって、前記ゲートは共通に接続され且つ前記入力
    端子へ結合されており、ここで前記２個の電界効果トラ
    ンジスタは前記供給電位(803: Ｖcc )から供給され且つ
    前記予め決められたしきい値において切り換えるように
    動作できる位相反転器と、第３制御信号（442)のための
    出力結合点（811)とを具え、更に供給電位（803)から前
    記出力結合点までの電流通路（807, 809）を具え、該電
    流通路は供給電位が前記第２レベルにあることを指示で
    きる論理信号（802)により活性化されるスイッチ（807)
    と前記入力端子へ結合されたゲートを有する第３電界効
    果トランジスタ（809)とを具えているメモリアレイ。
    （図８）
14. 【請求項１４】 請求項９〜13のうちのいずれか１項記
    載のメモリアレイにおいて、前記第１トリガ回路（420)
    が双安定装置を形成する電界効果トランジスタの交差結
    合された第１対（501, 502）と、前記第１対の第１電界
    効果トランジスタ（502)のチャネルと直列な第１電流通
    路（510)、及び前記第１対の第２電界効果トランジスタ
    （501)のチャネルと直列な第２電流通路（507, 508）を
    具え、前記第１電流通路が前記第１電流供給回路（401)
    へ結合された結合点（505)を有し、前記第１電流通路が
    引き上げ制御信号 (431)に応答して活性化され、それに
    より第１電流供給回路がトリガされ、且つ前記第２電流
    通路が前記引き上げ制御信号の欠如に応答して活性化さ
    れ、それにより第１電流供給回路がオフされるメモリア
    レイ。（図５）
15. 【請求項１５】 請求項14記載のメモリアレイにおい
    て、供給電位が前記第２レベルにある場合に第１電流通
    路（510)と並列な別の通路（511)が活性化されるメモリ
    アレイ。（図５）
16. 【請求項１６】 請求項14又は請求項15記載のメモリア
    レイにおいて、前記第２電流通路(507, 508)が前記抑止
    信号（430: 522）により活性化されるメモリアレイ。
    （図５）
17. 【請求項１７】 請求項９〜15のうちのいずれか１項記
    載のメモリアレイにおいて、前記第２トリガ回路（421)
    が双安定装置を形成する電界効果トランジスタ（501, 5
    02) の交差結合された第２対と、前記第２対の第１電界
    効果トランジスタ（502)のチャネルと直列な第３電流通
    路（601, 602）、及び前記第２対の第２電界効果トラン
    ジスタ（501)のチャネルと直列な第４電流通路(507, 50
    8)を具え、前記第３電流通路は前記第２電流供給回路
    （402)へ接続された結合点（505)を有し、前記第３電流
    通路は前記アレイ接地線（300)の前記第１電圧レベルに
    応答して活性化され、それにより第２電流供給回路がト
    リガされ、且つ第４電流通路が前記引き上げ制御信号(4
    31) の欠如に応答して活性化され、それにより第２電流
    供給回路がオフされるメモリアレイ。（図６）
18. 【請求項１８】 請求項17記載のメモリアレイにおい
    て、第４電流通路が前記抑止信号（430: 522) により活
    性化されるメモリアレイ。（図６）
19. 【請求項１９】 請求項６〜18のうちのいずれか１項記
    載のメモリアレイにおいて、第１電流供給回路が第１の
    幅‐長さ比を有するｐチャネル電界効果トランジスタ
    （401)を有し、且つ第２電流供給回路（402)が第２の幅
    ‐長さ比を有する第２のｐチャネル電界効果トランジス
    タを具え、それにより前記インピーダンスが変えられ得
    るメモリアレイ。（図３）
20. 【請求項２０】 請求項６〜19のうちのいずれか１項記
    載のメモリアレイにおいて、第２電流供給回路（402)が
    並列に接続されたドレイン〜ソース通路を有する複数の
    ｐチャネル電界効果トランジスタ(403〜405)を具え、第
    ３電流供給回路が第３の幅‐長さ比を有するｎチャネル
    電界効果トランジスタ(409, 406)を有し、且つ第４電流
    供給回路が第４の幅‐長さ比を有するｎチャネル電界効
    果トランジスタ（408)を具えているメモリアレイ。（図
    ３）
21. 【請求項２１】 請求項20記載のメモリアレイが、前記
    複数のｐチャネル電界効果トランジスタ(403〜405)のう
    ちの所望の１個以上を活性化するための回路(421: 4211
    〜4213）を有し、それにより前記第２電流供給回路（40
    2)のインピーダンスが選択され得るメモリアレイ。（図
    ４）
22. 【請求項２２】 請求項21記載のメモリアレイにおい
    て、前記の活性化回路(421: 4211〜4213）が前記のｐチ
    ャネル電界効果トランジスタ(403〜405)のうちのどの電
    界効果トランジスタが活性化されるかを決定するために
    複数の入力信号を受け取り、且つ更に前記入力信号を与
    えるための制御回路を具え、それにより前記信号が前記
    第２引き上げ電流を制御するために変えられ得るメモリ
    アレイ。（図４）
23. 【請求項２３】 請求項６〜22のうちのいずれか１項記
    載のメモリアレイがフラッシュメモリアレイを具えてお
    り、且つそこでアレイ接地線（300)が前記フラッシュメ
    モリアレイのアレイ接地を具えているメモリアレイ。
    （図４）