TWI606554B - 半導體記憶體裝置 - Google Patents

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Description

半導體記憶體裝置
本發明關於一種使用半導體所形成的記憶體裝置。
作為半導體記憶體裝置，已知動態隨機存取記憶體(DRAM)(例如請參見專利文獻1)。於DRAM中，將如圖2B所示的具有單元電晶體106及電容器107的記憶單元105佈置為如圖2A所示的矩陣狀，並且將單元電晶體106的閘極連接到字線103，將單元電晶體106的汲極連接到位元線104。另外DRAM還具有用來使多個字線驅動的列驅動器101及用來使多個位元線驅動的行驅動器102。
列驅動器101及行驅動器102的驅動係藉由從外部電源供應電源DRAM而實現。注意，使用矽半導體的單元電晶體即使處於截止狀態，也流過微小的汲極電流(截止電流)，因此需要在一秒內進行幾十次更新工作(對電容器補充電荷的工作)。也就是說，對DRAM需要以外部電源供應DRAM以保持儲存狀態。
近年來發現使用其能隙是矽半導體的兩倍以上的氧化物半導體的電晶體的截止電流極小，而能夠在極長期間保持電荷。例如，具有能隙為2.5電子伏特以上的半導體的理論截止電流(處於截止狀態時的汲極電流)為10-26A以下。利用此作為非揮發性的記憶體之記憶體電路的使用 已被提出(參照專利文獻2至專利文獻4)。
用於這種記憶體之電晶體需要足夠高的截止電阻(截止狀態時的電阻)，即，足夠低的截止電流。例如，一般DRAM所使用的電容器的電容為30fF，為了將電荷保持在該電容內且維持十年，電晶體在截止狀態下需要1×1022Ω以上的電阻。當將汲極電壓設定為1V時，電晶體需要截止電流為100yA(1×10-22A)以下。
從亞臨界值及臨界值能夠約略估算出使用寬能隙的氧化物半導體的電晶體於亞臨界區域中的汲極電流。在室溫(27℃)下的亞臨界值的理論上的下限為60mV/decade。
例如，假定臨界值為1V，亞臨界值為60mV/decade，且當臨界電壓為1V時所獲得之汲極電流為1μA(將源極的電位Vs為0V，汲極的電位Vd為1V)的情況下，在閘極的電位Vg為40mV時汲極電流成為100yA。在閘極的電位Vg為0V時，電晶體的汲極電流小於100yA，而能夠將電容器的電荷保持十年。
注意，保持期間不侷限於10年，可以根據使用目的在10秒至100年之間的範圍中而決定，根據該保持期間設定電容器的電容、電晶體的截止電阻及截止電流即可。
以上汲極電流是在室溫下獲得，但是在實用上有幾個問題。亞臨界值依賴於溫度，在溫度升高的情況下，亞臨界值也增大。因為半導體記憶體裝置亦可能在高溫下保存，因此在高於室溫的溫度下需要足夠的保持特性。
例如，95℃時的亞臨界值的理論上的下限為 74mV/decade。當亞臨界值為74mV/decade時，汲極電流成為100yA的閘極電位Vg值為-180mV。當閘極電位Vg為0V時，汲極電流為10zA(1×10-20A)，電荷的保持時間成為在室溫下的保持時間的1%。
此外，當電晶體的尺寸縮小時，由於短通道效應亞臨界值上升。矽半導體之導電型可藉由摻雜來控制。因此，例如在N通道型電晶體中，藉由提高通道形成區中的P型摻雜劑的濃度可以抑制短通道效應。
但是，氧化物半導體之導電型不能如矽半導體那樣藉由控制摻雜劑的濃度來控制。氧化物半導體之導電型的強度能夠改變，但是氧化物半導體之導電型不能被逆轉，例如，N型氧化物半導體不能藉由摻雜而變成P型氧化物半導體。因此，不能藉由將通道形成區的導電型逆轉來抑制短通道效應。
由此，在通道長度為100nm以下時亞臨界值為100mV/decade以上，需要將閘極電位Vg維持於-0.6V以下。上述中臨界電壓為1V，但是當臨界電壓小時，為了充分地增加截止電阻充分高，即使在室溫下或者即使是具有長通道也需要將閘極電位Vg設定為小於0V。注意，臨界值根據用於閘極的材料的功函數而決定，因此使臨界值成為大於1.5V是困難的。
在這種條件下，在半導體記憶體裝置的來自外部電源的電源供應中斷時，可發生資料受損，且閘極電位成為與源極電位相同(就是Vg=0V)。注意，因為電位是相對 的，所以在以下說明中當來自外部電源的電源中斷後，半導體記憶體裝置部位之電位成為0V，即使有若干時間的誤差。
[專利文獻1] 美國專利4777625
[專利文獻2] 美國專利申請案公開號2011/0101351
[專利文獻3] 美國專利申請案公開號2011/0156027
[專利文獻4] 美國專利申請案公開號2011/0182110
本發明的課題之一是提供一種記憶體裝置，該記憶體裝置使用不具有氧化物半導體那樣的不可逆導電型與能隙為2.5電子伏特以上的半導體形成且被充分的集成，即使在供電自外部電源中斷下，也能夠在所需要的期間內保持資料。另外，本發明實施例的另一課題是提供一種具有新穎結構的記憶體裝置或驅動該記憶體裝置的方法，尤其是耗電量能夠被減少的記憶體裝置或用以驅動記憶體裝置的方法。
以下對本發明進行說明，首先對在本說明書中使用的用詞進行簡單的說明。首先，在本說明書中，關於電晶體的源極和汲極，在一方稱為汲極時另一方稱為源極。換言之，不根據電位的高低來區別它們。從而，在本說明書中，也可以將被看作源極的部分稱為汲極。
再者，在本說明書中，在表示為“連接”時，也有在實際上的電路中沒有實體連接，而只有佈線延伸的情況。 例如，在電晶體的電路中，有時一個佈線兼用作多個電晶體的閘極。在此情況下，在電路圖中一個佈線具有分歧至閘極的多個分支。在本說明書中，“佈線連接到閘極”也被使用為描述此情況。
本發明的一個實施例是一種半導體記憶體裝置，該記憶體裝置包括行驅動器、一個以上的位元線、一個以上的字線、一個以上的記憶單元及具有背閘極的電晶體(背閘極電晶體)，其中記憶單元具有電晶體及電容器，電晶體的源極連接到位元線，電晶體的汲極連接到電容器的電極之一，電晶體的閘極連接到字線，背閘極電晶體的汲極連接到位元線，背閘極電晶體的源極連接到行驅動器，背閘極電晶體的背閘極的電位低於字線的最低電位。
本發明的一個實施例是一種半導體記憶體裝置，該記憶體裝置包括行驅動器、一個以上的位元線、一個以上的字線及一個以上的記憶單元，其中記憶單元具有電晶體及電容器，電晶體的源極連接到位元線，電晶體的汲極連接到電容器的電極之一，電晶體的閘極連接到字線，位元線連接到行驅動器，位元線在其一端具有背閘極電晶體，背閘極電晶體的背閘極的電位低於字線的最低電位。
本發明的一個實施例是一種半導體記憶體裝置，該記憶體裝置包括行驅動器、一個以上的位元線、一個以上的字線、一個以上的記憶單元及背閘極電晶體，其中記憶單元具有電晶體及電容器，電晶體的源極連接到位元線，電晶體的汲極連接到電容器的電極之一，電晶體的閘極連接 到字線，位元線連接到行驅動器，背閘極電晶體串聯地插入在位元線，背閘極電晶體的背閘極的電位低於字線的最低電位。
在上述半導體記憶體裝置中也可以對位元線插入兩個以上的背閘極電晶體。此外，連接到背閘極電晶體的背閘極的佈線也可以處於浮動狀態。此外，背閘極電晶體的背閘極也可以連接到附屬於半導體記憶體裝置而設置的電池的負極。此外，記憶單元的電晶體的汲極也可以連接到同一個記憶單元內的另一電晶體的閘極。此外，也可以是一個以上的感測放大器插入在位元線。半導體記憶體裝置較佳為具有控制背閘極電晶體的閘極的電路。
此外，較佳為位元線的最低電位比字線的最低電位高1V以上。此外，較佳為背閘極電晶體的閘極的最高電位比字線的最高電位高1V以上。還有較佳為背閘極電晶體的背閘極的電位比其他任何部分的電位都低。
注意，應用於以上記憶單元及背閘極電晶體的電晶體為N通道型電晶體。在記憶單元的電晶體及背閘極電晶體為P通道型電晶體的情況下，將上述電位的關係反過來，即，將上述示出為“高”的部分替換為“低”，將上述示出為“低”的部分替換為“高”，將上述示出為“最高”的部分替換為“最低”，將上述示出為“最低”的部分替換為“最高”。
首先對背閘極電晶體的效果進行說明。該背閘極電晶體採用由閘極和背閘極夾住半導體層的結構。在本發明的 一個實施例中，背閘極的電位較佳為設定為恆定。如上述那樣藉由使用具能隙寬的半導體，可以使背閘極電晶體的截止電流充分地降低。
圖5A中的曲線A示出不具有背閘極的N通道型電晶體的汲極電流Id。在此，將電晶體的源極電位Vs設定為0V，將電晶體的汲極電位Vd設定為高於0V。如圖所示，閘極電位Vg為0V時汲極電流Id大得不能忽略。另一方面，當將閘極的電位Vg設定為-V1(<0)時，汲極電流Id成為可忽略等級。V1值根據電晶體的結構等可以適當地設定，較佳的是設定為1V以上。
注意，汲極電流Id的最小值理想上依賴於半導體的能隙，例如在使用能隙為3.2電子伏特的沒有缺陷的半導體的電晶體(通道長度和通道寬度相等，而不用顧及短通道效應)中，汲極電流Id的最小值為10-31A左右。
另一方面，在將背閘極電晶體的背閘極的電位設定為適當的值時，即使閘極的電位Vg為0V汲極電流Id可以相當低。例如，在閘極的電位Vg為0V時，使電晶體的半導體層的閘極一側的表面的電位成為-V1左右或-V1以下地設定背閘極的電位，於是，其汲極電流Id成為如圖5A的曲線B所示。也就是說，當閘極的電位Vg為0V時，汲極電流Id相當小，而成為可忽略等級。
這是因為受如下影響所致：由於背閘極的電位為負，因此半導體層的背面一側(與閘極相反一側)的洩漏電流(由於短通道效應)受到抑制，以及亞臨界值之降低。注 意，根據背閘極的電位，能夠使臨界電壓大幅度地變動。
背閘極較佳為保持為恆定電位，為實現該目的，背閘極處於浮動狀態，例如也可以將背閘極連接到為了保持背閘極的電荷而設置的電容器的電極之一。此外也可以將背閘極連接到附屬於半導體記憶體裝置而設置的電池的負極。無論在哪種情況下，從背閘極流失到外部的電荷都非常微少，所以電容器的電位的變動和電池的消耗極為有限。
如此，藉由使用背閘極電晶體，即使在來自外部的電源中斷的狀態(閘極的電位和源極的電位都成為0V的狀態)下，也可以使汲極電流相當低。但是，對所有的記憶單元的電晶體都採用這種背閘極電晶體有困難。
在其結構上，背閘極電晶體因為需要對普通電晶體附加背閘極，所以有可能導致步驟數量的增加。此外，因為設置有背閘極，所以在電路設計上有可能降低積集度。再者，在背閘極和其他電路之間的電位差大時，背閘極需要充分離開地電路而設置，這也是導致積體度降低的原因。
為解決這些問題，本發明發現藉由將少數背閘極電晶體插入到位元線的適當部分，所有的記憶單元中可具有足夠的保持特性。
在上述本發明的一個實施例中，例如藉由在行驅動器和位元線之間設置背閘極電晶體，可以使位元線處於浮動狀態，而將其電位保持為恆定。若位元線的電位為恆定值，即使記憶單元的電晶體的閘極具有電位0V，也能夠 使汲極電流相當地被降低。其參照圖5A至5C說明。
圖5B示出插入到位元線104的背閘極電晶體108。背閘極電晶體108的汲極連接到位元線104，背閘極電晶體108的源極連接到行驅動器102。此外，背閘極電晶體108的閘極連接到位元線控制線112，背閘極連接到背閘極線111。注意，背閘極線111一直保持為電位V3(<0V)。
此外，位元線104存在有位元線電容121。位元線電容121大都是寄生電容，雖然根據位元線104的長度或電路結構等不同，但是該寄生電容一般為10fF以上，典型為100fF以上。當然，也可以意圖性地設置與位元線並列的電容，而將該電容設定為位元線電容121的一部分。
雖然位元線104的電位根據寫入或讀出的資料變動，但是在有外部電源供應的狀態下，將位元線104的電位設定為電位V1(>0V)以上。在此假設位元線104的電位為V1。此外，在有外部電源供應的狀態下，位元線控制線112的電位是適當的正值(例如V2(>0V))，因此如圖5A的曲線B所示，背閘極電晶體108處於導通狀態。
在此假設外部電源被中斷。此時，半導體記憶體裝置檢測出電源的中斷，首先將位元線控制線112的電位設定為0V或小於0V。因此背閘極電晶體108成為截止狀態。當半導體記憶體裝置的大多部分的電位充分降低，則位元線控制線112的電位成為0V。此外，行驅動器102的電位也成為0V，因此背閘極電晶體108的源極電位也成為 0V。
然而，背閘極電晶體108截止是與外部電源中斷的同時，位元線104(背閘極電晶體108的汲極)的電位仍為V1。再者，如圖5A中的曲線B所示那樣，閘極的電位為0V時的背閘極電晶體108的汲極電流為極小，因此能夠在極長期間將位元線104的電位保持為接近V1的值。
此外，位元線104連接至記憶單元105。如圖5C所示，記憶單元105的單元電晶體106的汲極的電位根據被寫入的資料不同，在有外部電源供應的狀態下是V1以上，因為位元線104的電位為V1以上。在此將單元電晶體106的汲極的電位設定為V4(V1)。
再者，如上所述在外部電源供應中斷之後的位元線104的電位為V1，因此單元電晶體的源極的電位為V1。另外，由於外部電源的遮斷，字線103的電位(單元電晶體106的閘極的電位)成為0V。在此狀態下的單元電晶體的汲極電流與在圖5A中的曲線A上將閘極的電位Vg設定為-V1時的相等。就是說，汲極電流極小，所以電容器107的電荷在充分長的期間被保持。
換言之，藉由將背閘極電晶體108插入到位元線104，即使在外部電源被中斷的狀態下，也能夠在充分長的期間將位元線104的電位保持為適當的正值。因此，即使當在範圍更大的溫度下使用具有多種通道長度及臨界值的單元電晶體，半導體記憶體裝置可以獲得足夠的資料保持特性。此外，藉由配置有限數量的背閘極電晶體，可以 產生與對所有的記憶單元使用背閘極電晶體的情況同等的效果。
由於背閘極電晶體108串聯地插入到位元線104，處於導通狀態時的電阻盡可能地低。實現該目的之有效方法是提高背閘極電晶體108的閘極電位。例如，較佳的是使背閘極電晶體108的閘極的電位比其他電晶體的閘極的最高電位(例如字線103的最高電位)高1V以上。或者，也可以將背閘極電晶體的通道寬度設定為最小特徵尺寸(Feature Size)的十倍以上。
注意，在有外部電源供應半導體記憶體裝置的狀態下，將字線103的最低電位設定為-V1，由此能夠充分提高單元電晶體106於截止狀態時的電阻，而能夠保持蓄積在電容器107中的電荷。
以下，將參考圖式說明實施方式。但是，該些實施方式可以各種模式來完成。所屬發明所屬之技術領域的普通技術人員可以很容易地理解一個事實，就是實施模式可以以多個不同形式來實施，其方式及詳細內容在不脫離本發明的宗旨及其範圍的情況下可以被變換為各種各樣的形式。因此，本發明不應該被解釋為僅限定在以下所示的實施模式所記載的內容中。
實施例1
在本實施例中說明圖1A所示的半導體記憶體裝置。圖1A所示的半導體記憶體裝置包括：列驅動器101；行驅動器102；連接到列驅動器101的多個字線103；(間接地)連接到行驅動器102的多個位元線104；以及各設置在字線103和位元線104的交叉點的記憶單元105。上述結構與圖2A和2B所示的習知的DRAM的結構相同。
圖1A所示的半導體記憶體裝置中更包括各插入在行驅動器102和位元線104之間的背閘極電晶體108。注意，也可以描述為背閘極電晶體108插入在位元線104。或者，也可以描述為背閘極電晶體108的源極連接到行驅動器102，且背閘極電晶體108的汲極連接到位元線104。或者，也可以描述為背閘極電晶體108被插入於行驅動器102和最接近於行驅動器102的記憶單元105之間。
背閘極電晶體108的閘極連接到位元線控制線112，且背閘極電晶體108的背閘極連接到背閘極線111。位元線控制線112之電位根據位元線控制電路110設定。此外，背閘極線111連接到電容器109的電極之一，無論有沒有外部的電源，其電位都保持為適當的負值。
為實現該目的，在注入電荷以使電容器109(背閘極線111)的電位成為適當的之後，使背閘極線111處於浮動狀態。或者也可以在使背閘極線111處於浮動狀態下，對其一部分注入具有幾十keV以上的能量的電子束。
注意，如圖1B所示，背閘極線111也可以與電池 113的負極連接，該電池113設置在形成有半導體記憶體裝置的基板上或包括該基板的封裝容器內。流過背閘極線111的電流量極小，因此電池113的容量也可以非常小。
當半導體記憶體裝置有外部電源供應而被判斷處於可以使用的狀態時，位元線控制電路110對位元線控制線112供應適當的電位而使背閘極電晶體108導通。此外，在位元線控制電路110檢測出外部的電源被中斷的情況下，或者在檢測出雖然有外部電源供應但是半導體記憶體裝置的使用已經結束的情況下，位元線控制電路110將位元線控制線112的電位設定為0V以下而迅速使背閘極電晶體108截止。
實施例2
使用圖3說明本實施例的半導體記憶體裝置。圖3所示的半導體記憶體裝置包括插入在位元線104的感測放大器114。藉由採用這種感測放大器114，將位元線104分割為適當的長度來使讀取操作期間的位元線電容減小，而提高讀取精度。
在如此在位元線104中插入有感測放大器114的情況下，例如當外部的電源被中斷時，位元線104的電荷亦經由感測放大器114流出。結果，當外部的電源被中斷時，連接到感測放大器的位元線104的電位減少至0V。
因此，藉由設置背閘極電晶體使感測放大器114被夾於其間，以防止當外部的電源被中斷時位元線104的電荷 流出。
圖3所示的半導體記憶體裝置包括：行驅動器102；多個字線103；多個位元線104；以及設置在每個字線103和位元線104的交點的記憶單元105。此外，在位元線104中插入有感測放大器114。
再者，圖3所示的半導體記憶體裝置與實施模式1所示的半導體記憶體裝置同樣在行驅動器102和位元線104之間插入有背閘極電晶體108_1。背閘極電晶體108_1的閘極連接到位元線控制線112_1，且背閘極電晶體108_1的背閘極連接到背閘極線111_1。背閘極線111_1的電位無論有沒有外部電源，都保持為適當的負極。
此外，在圖3所示的半導體記憶體裝置中，更包括背閘極電晶體108_2及背閘極電晶體108_3，各設置於連接到位元線104的感測放大器114和最接近感測放大器114的記憶單元105之間。背閘極電晶體108_2的閘極連接到位元線控制線112_2，且背閘極電晶體108_3的閘極連接到位元線控制線112_3。背閘極電晶體108_2的背閘極連接到背閘極線111_2，且背閘極電晶體108_3的背閘極連接到背閘極線111_3。背閘極線111_2及背閘極線111_3的電位無論有沒有外部電源，都保持為適當的負極。
在這種半導體記憶體裝置中，位元線控制線112_1至位元線控制線112_3與實施模式1所示的情況類似，其電位根據狀況而變動。就是說，在半導體記憶體裝置有外部電源供應而處於可以使用的狀態的情況下，對位元線控制 線112_1至位元線控制線112_3施加使背閘極電晶體108_1至背閘極電晶體108_3導通的電位。
此外，在外部電源被中斷的情況下或在雖然有外部電源供應，但是半導體記憶體裝置的使用已經結束的情況下，對位元線控制線112_1至位元線控制線112_3供應使背閘極電晶體108_1至背閘極電晶體108_3截止的電位。
例如，在外部電源被中斷的情況下，位元線控制線112_1至位元線控制線112_3的電位迅速成為0V或更低，而使背閘極電晶體108_1至背閘極電晶體108_3截止。因此，位元線104由背閘極電晶體108_1至背閘極電晶體108_3分開，所以，即使連接到行驅動器102、感測放大器114的位元線104的部分的電位成為0V，其他部分(連接到記憶單元105的部分)的電位也可以維持於適當值(>0V)。
另外，因為字線103的電位為0V，記憶單元中的單元電晶體具有足夠高的電阻，而能夠長期維持蓄積在電容器中的電荷。
實施模式3
說明圖4A和4B所示的半導體記憶體裝置。圖4A和4B所示的半導體記憶體裝置的記憶單元117具有與專利文獻4所記載之相同結構，關於記憶單元117的工作等可以參照專利文獻4。
如圖4B所示，本實施模式的記憶單元117包括：寫 入電晶體118；讀出電晶體119；以及電容器120，該寫入電晶體118的源極及讀出電晶體119的源極連接到位元線104，寫入電晶體118的閘極連接到寫入字線115，寫入電晶體118的汲極及讀出電晶體119的閘極連接到電容器120之一電極，並且電容器120的另一電極連接到讀出字線116。
寫入字線115及讀出字線116的電位由列驅動器101控制。位元線104的電位由行驅動器102控制。
雖然實施模式1或實施模式2的記憶單元105與本實施模式的記憶單元117之間有許多差異，但是具有如下共同點，即：位元線104與寫入電晶體118(相當於圖1A中的記憶單元105中的單元電晶體106)的源極連接，且寫入電晶體118的汲極連接到電容器120的電極之一。也就是說，在保存資料上，寫入電晶體118處於截止狀態下需要存在高電阻。
由此，與實施模式1及實施模式2類似方式，藉由設置插入在行驅動器102和位元線104之間的背閘極電晶體108，即使外部的電源被中斷，也能夠實現充分高的電阻(參照圖4A)。背閘極電晶體108的閘極連接到位元線控制線112，背閘極電晶體108的背閘極連接到背閘極線111。背閘極線111的電位無論有沒有外部電源，都保持為適當的負值。
在這種半導體記憶體裝置中，位元線控制線112的電位以類似於實施模式1根據狀況而變動。就是說，在半導 體記憶體裝置有外部電源供應而處於可以使用的狀態的情況下，對位元線控制線112施加使背閘極電晶體108導通的電位。
此外，在外部電源被中斷的情況下或在雖然有外部電源供應，但是半導體記憶體裝置的使用已經結束的情況下，對位元線控制線112供應使背閘極電晶體108截止的電位。
例如，在外部電源被中斷的情況下，位元線控制線112的電位迅速成為0V或更低，而使背閘極電晶體108截止。其結果，位元線104的電位可以維持在適當值(>0V)。
另外，因為寫入字線115的電位為0V，因此記憶單元117的寫入電晶體118具有足夠高的電阻，而能夠長期維持蓄積在電容器120中的電荷。
記憶單元117具有即使電容器120的電容小，也能夠由讀出電晶體119放大信號而輸出放大信號到位元線的特徵。但是，電容器120的電容小意味著若寫入電晶體118的截止狀態下的電阻不夠大，那麼於所需要之時間保持資料就是困難的。因此，在電源中斷時，在背閘極電晶體108中將位元線104的電位保持為適當的正值以提高寫入電晶體118的截止狀態下的電阻，本實施模式在該方面尤其有效。
實施模式4
參照圖6A至圖8，例如對圖1A和1B或圖3所示的半導體記憶體裝置的製造步驟簡單地進行說明。關於其詳細可以參照已知的半導體積體電路製造技術。注意，圖6A至8只是示意性地說明製造步驟，而不表示特定的剖面。
〈圖6A〉
首先利用已知的半導體積體電路製造技術，在半導體等的基板201的表面上形成元件隔離絕緣物202、N型雜質區域203N、P型雜質區域203P、N通道型電晶體的閘極204N、P通道型電晶體的閘極204P、第一層間絕緣物205、第一接觸插頭206a至206d等。在此，將N通道型電晶體和P通道型電晶體較佳為用於半導體記憶體裝置的列驅動器、行驅動器及感測放大器等。
〈圖6B〉
接著，形成第一層佈線208a至第一層佈線208d以被嵌入於第一嵌入絕緣物207。藉由上述步驟形成圖1A和1B的列驅動器101、行驅動器102或感測放大器114等。
〈圖6C〉
再者，形成第二層間絕緣物209、第二接觸插頭210、第二嵌入絕緣物211、第二層佈線212a至第二層佈線212c。在此，第二層佈線212b相當於圖1A和1B的背閘極電晶體108的背閘極或背閘極線111。注意，包括第二層佈線212a至第二層佈線212c的層和包括第一層佈線208a至第一層佈線208d的層之間也可以具有包括其他佈 線的一或多個層。
〈圖7A〉
再者，形成第三層間絕緣物213、第三接觸插頭214a至214c、第三嵌入絕緣物215、第三層佈線216a至216e。注意，第一接觸插頭206a、第一層佈線208a、第二接觸插頭210、第二層佈線212a、第二層佈線212c、第三接觸插頭214a、第三接觸插頭214b、第三層佈線216a、第三層佈線216b作為圖1A和1B的位元線104的一部分。
〈圖7B〉
然後，形成氧化物半導體層217a及氧化物半導體層217b，及覆蓋它們形成之閘極絕緣物218。此時閘極絕緣物218的物理厚度較佳是有氧化物半導體層217a、氧化物半導體層217b的物理厚度的兩倍以上，此因氧化物半導體層217a及氧化物半導體層217b可以被閘極絕緣物218確實地覆蓋，而能夠防止佈線間短路。
另一方面，閘極絕緣物的有效厚度(即，相等之氧化物厚度)較佳為小於或等於氧化物半導體層217a及氧化物半導體層217b的有效厚度。因此，閘極絕緣物218較佳為採用其介電常數為氧化物半導體層217a及氧化物半導體層217b的介電常數的兩倍的材料。
例如，閘極絕緣物218可以採用如氧化鉿、氧化鉭、氧化鋯等的高介電常數材料而形成。另外，即使是因為與矽半導體形成矽化物而當使用矽半導體時避開使用的氧化 鋇、氧化鍶、氧化鈣、氧化鋰等，因為與氧化物半導體之間不發生問題，因此這些材料之任一者只要具有高介電常數就可以用於閘極絕緣物218。
之後，形成第四層佈線219a至219d。在此，第四層佈線219a相當於圖1A中的背閘極電晶體108的閘極或位元線控制線112。此外，第四層佈線219b至219d相當於圖1A中的字線103。
〈圖8〉
利用已知的DRAM的製造技術形成疊層型電容器。具體地說，形成第四層間絕緣物220、第四接觸插頭221a、第四接觸插頭221b，而後在它們之上形成第五層間絕緣物222、電容器電極223a及電容器電極223b。再者形成電容器絕緣物224和單元板225。由此可以製造半導體記憶體裝置。
實施模式5
參照圖9A至圖10C，對圖4A和4B所示的半導體記憶體裝置的製造步驟簡單地進行說明。關於其詳細可以參照已知的半導體積體電路製造技術或專利文獻2。注意，圖9A至圖10C只是示意性地說明製造步驟，而不表示特定的剖面。
〈圖9A〉
首先利用已知的半導體積體電路製造技術，在半導體等的基板301表面上形成BOX層302、SOI層303a及 SOI層303b。
〈圖9B〉
接著，形成讀出閘極304a及304b，將它們用作光罩，對SOI層303a和SOI層303b注入雜質，形成雜質區域305a至305d。在此，雜質區域305a相當於圖4A的背閘極電晶體108的背閘極或背閘極線111。此外，讀出閘極304a及304b相當於圖4A及4B之讀出電晶體119的閘極。再者，形成第一層間絕緣物306，並使它平坦化，以將讀出閘極304a及讀出閘極304b的頂面露出。
〈圖9C〉
形成第一層佈線307a至307e及第一嵌入絕緣物308。
〈圖9D〉
然後，形成氧化物半導體層309a及氧化物半導體層309b，以及形成以覆蓋它們地閘極絕緣物310。之後，形成第二層佈線311a至311e。在此，第二層佈線311a相當於圖4A的背閘極電晶體108的閘極或位元線控制線112。第二層佈線311c及311d相當於圖4A和4B的寫入字線115，第二層佈線311b及311e相當於圖4A和4B的讀出字線116。
〈圖10A〉
形成具有平坦的表面的第二層間絕緣物312，再者，形成連接到第一層佈線307a、307b及307d的接觸插頭313a、313b及313c。
〈圖10B〉
形成第三層佈線314a及第三層佈線314b。第三層佈線314a及第三層佈線314b相當於圖4A的位元線104。
形成第三層間絕緣物315。也可以進一步形成另外的佈線或層間絕緣物等。藉由上述步驟，製造具有背閘極電晶體316、讀出電晶體317、寫入電晶體318及電容器319的半導體記憶體裝置。背閘極電晶體316相當於圖4A的背閘極電晶體108。
此外，由讀出電晶體317、寫入電晶體318及電容器319形成一個記憶單元。讀出電晶體317、寫入電晶體318及電容器319分別相當於圖4B的讀出電晶體119、寫入電晶體118及電容器120。
注意，圖10C示出兩個記憶單元(記憶單元320a、記憶單元320b)。這些記憶單元是連接到同一個位元線的記憶單元。
101‧‧‧列驅動器
102‧‧‧行驅動器
103‧‧‧字線
104‧‧‧位元線
105‧‧‧記憶單元
106‧‧‧單元電晶體
107‧‧‧電容器
108‧‧‧背閘極電晶體
109‧‧‧電容器
110‧‧‧位元線控制電路
111‧‧‧背閘極線
112‧‧‧位元線控制線
113‧‧‧電池
114‧‧‧感測放大器
115‧‧‧寫入字線
116‧‧‧讀出字線
117‧‧‧記憶單元
118‧‧‧寫入電晶體
119‧‧‧讀出電晶體
120‧‧‧電容器
121‧‧‧位元線電容
201‧‧‧基板
202‧‧‧元件隔離絕緣物
203N‧‧‧N型雜質區域
203P‧‧‧P型雜質區域
204N‧‧‧N通道型電晶體的閘極
204P‧‧‧P通道型電晶體的閘極
205‧‧‧第一層間絕緣物
206a‧‧‧第一接觸插頭
206b‧‧‧第一接觸插頭
206c‧‧‧第一接觸插頭
206d‧‧‧第一接觸插頭
207‧‧‧第一嵌入絕緣物
208a‧‧‧第一層佈線
208b‧‧‧第一層佈線
208c‧‧‧第一層佈線
208d‧‧‧第一層佈線
209‧‧‧第二層間絕緣物
210‧‧‧第二接觸插頭
211‧‧‧第二嵌入絕緣物
212a‧‧‧第二層佈線
212b‧‧‧第二層佈線
212c‧‧‧第二層佈線
213‧‧‧第三層間絕緣物
214a‧‧‧第三接觸插頭
214b‧‧‧第三接觸插頭
214c‧‧‧第三接觸插頭
215‧‧‧第三嵌入絕緣物
216a‧‧‧第三層佈線
216b‧‧‧第三層佈線
216c‧‧‧第三層佈線
216d‧‧‧第三層佈線
216e‧‧‧第三層佈線
217a‧‧‧氧化物半導體層
217b‧‧‧氧化物半導體層
218‧‧‧閘極絕緣物
219a‧‧‧第四層佈線
219b‧‧‧第四層佈線
219c‧‧‧第四層佈線
219d‧‧‧第四層佈線
220‧‧‧第四層間絕緣物
221a‧‧‧第四接觸插頭
221b‧‧‧第四接觸插頭
222‧‧‧第五層間絕緣物
223a‧‧‧電容器電極
223b‧‧‧電容器電極
224‧‧‧電容器電介質
225‧‧‧單元板
301‧‧‧基板
302‧‧‧BOX層
303a‧‧‧SOI層
303b‧‧‧SOI層
304a‧‧‧讀出閘極
304b‧‧‧讀出閘極
305a‧‧‧雜質區域
305b‧‧‧雜質區域
305c‧‧‧雜質區域
305d‧‧‧雜質區域
306‧‧‧第一層間絕緣物
307a‧‧‧第一層佈線
307b‧‧‧第一層佈線
307c‧‧‧第一層佈線
307d‧‧‧第一層佈線
307e‧‧‧第一層佈線
308‧‧‧第一嵌入絕緣物
309a‧‧‧氧化物半導體層
309b‧‧‧氧化物半導體層
310‧‧‧閘極絕緣物
311a‧‧‧第二層佈線
311b‧‧‧第二層佈線
311c‧‧‧第二層佈線
311d‧‧‧第二層佈線
311e‧‧‧第二層佈線
312‧‧‧第二層間絕緣物
313a‧‧‧接觸插頭
313b‧‧‧接觸插頭
313c‧‧‧接觸插頭
314a‧‧‧第三層佈線
314b‧‧‧第三層佈線
315‧‧‧第三層間絕緣物
316‧‧‧背閘極電晶體
317‧‧‧讀出電晶體
318‧‧‧寫入電晶體
319‧‧‧電容器
320a‧‧‧記憶單元
320b‧‧‧記憶單元
圖1A和1B各示出本發明的半導體記憶體裝置的例子；圖2A和2B示出習知的半導體記憶體裝置的例子；圖3示出本發明的半導體記憶體裝置的例子；圖4A和4B示出本發明的半導體記憶體裝置的例子；圖5A至5C說明本發明的一實施例的原理； 圖6A至6C示出本發明的半導體記憶體裝置的製造步驟的例子；圖7A和7B示出本發明的半導體記憶體裝置的製造步驟的例子；圖8示出本發明的半導體記憶體裝置的製造步驟的例子；圖9A至9D示出本發明的半導體記憶體裝置的製造步驟的例子；圖10A至10C示出本發明的半導體記憶體裝置的製造步驟的例子。
101‧‧‧列驅動器
102‧‧‧行驅動器
103‧‧‧字線
104‧‧‧位元線
105‧‧‧記憶單元
108‧‧‧背閘極電晶體
109‧‧‧電容器
110‧‧‧位元線控制電路
111‧‧‧背閘極線
112‧‧‧位元線控制線

Claims (12)

  1. 一種半導體記憶體裝置，包括：行驅動器；位元線；字線；包括第一電晶體及電容器的記憶單元；包括背閘極的第二電晶體；以及包括背閘極的第三電晶體，其中該第一電晶體的源極電連接到該位元線，其中該第一電晶體的汲極電連接到該電容器的一電極，其中該第一電晶體的閘極電連接到該字線，其中該第二電晶體的汲極電連接到該位元線，其中該第二電晶體的源極電連接到該行驅動器，其中該第三電晶體串聯地插入在該位元線，其中該第二電晶體的該背閘極的電位係低於該字線的最低電位，其中該第三電晶體配置在該行驅動器和該第二電晶體之間，以及其中該第一電晶體及該第二電晶體各包括具有2.5電子伏特以上的能隙之半導體。
  2. 一種半導體記憶體裝置，包括：行驅動器；位元線； 字線；包括第一電晶體及電容器的記憶單元；包括背閘極的第二電晶體；以及包括背閘極的第三電晶體，其中該第一電晶體的源極電連接到該位元線，其中該第一電晶體的汲極電連接到該電容器的一電極，其中該第一電晶體的閘極電連接到該字線，其中該位元線電連接到該行驅動器，其中該第二電晶體串聯地插入在該位元線，其中該第三電晶體串聯地插入在該位元線，其中該第二電晶體的該背閘極的電位低於該字線的最低電位，其中該第三電晶體配置在該行驅動器和該第二電晶體之間，以及其中該第一電晶體及該第二電晶體各包括具有2.5電子伏特以上的能隙之半導體。
  3. 根據申請專利範圍第1或2項之半導體記憶體裝置，更包括電連接到該第二電晶體的該背閘極的佈線，其中該佈線處於浮動狀態。
  4. 根據申請專利範圍第1或2項之半導體記憶體裝置，其中該記憶單元更包括第四電晶體，且其中該第一電晶體的該汲極電連接到該第四電晶體的 閘極。
  5. 根據申請專利範圍第1或2項之半導體記憶體裝置，其中該位元線的最低電位比該字線的該最低電位高1V以上。
  6. 根據申請專利範圍第1或2項之半導體記憶體裝置，更包括一或多個插入在該位元線的感測放大器。
  7. 根據申請專利範圍第1或2項之半導體記憶體裝置，更包括配置以控制該第二電晶體的閘極的電路。
  8. 根據申請專利範圍第1或2項之半導體記憶體裝置，其中該第二電晶體的該閘極的最高電位比該字線的最高電位高1V以上。
  9. 根據申請專利範圍第1或2項之半導體記憶體裝置，其中該第二電晶體的該背閘極的電位係低於其他任何部分的電位。
  10. 根據申請專利範圍第1或2項之半導體記憶體裝置，其中該第一電晶體及該第二電晶體各包括具有相反導電型的半導體。
  11. 根據申請專利範圍第1或2項之半導體記憶體裝置，其中該第一電晶體及該第二電晶體各包括氧化物半導體。
  12. 根據申請專利範圍第1或2項之半導體記憶體裝置，其中該第二電晶體的該背閘極電連接到電池的負極。
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