TWI546974B - Thin film transistor - Google Patents

Thin film transistor Download PDF

Info

Publication number
TWI546974B
TWI546974B TW101129092A TW101129092A TWI546974B TW I546974 B TWI546974 B TW I546974B TW 101129092 A TW101129092 A TW 101129092A TW 101129092 A TW101129092 A TW 101129092A TW I546974 B TWI546974 B TW I546974B
Authority
TW
Taiwan
Prior art keywords
film
channel layer
carrier concentration
insulating film
layer
Prior art date
Application number
TW101129092A
Other languages
English (en)
Other versions
TW201308611A (zh
Inventor
Yuki Tsuruma
Kazuaki Ebata
Shigekazu Tomai
Shigeo Matsuzaki
Original Assignee
Idemitsu Kosan Co
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Idemitsu Kosan Co filed Critical Idemitsu Kosan Co
Publication of TW201308611A publication Critical patent/TW201308611A/zh
Application granted granted Critical
Publication of TWI546974B publication Critical patent/TWI546974B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
    • H01L29/78693—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate the semiconducting oxide being amorphous
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C14/00—Coating by vacuum evaporation, by sputtering or by ion implantation of the coating forming material
    • C23C14/0021—Reactive sputtering or evaporation
    • C23C14/0036—Reactive sputtering
    • C23C14/0057—Reactive sputtering using reactive gases other than O2, H2O, N2, NH3 or CH4
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C14/00—Coating by vacuum evaporation, by sputtering or by ion implantation of the coating forming material
    • C23C14/06—Coating by vacuum evaporation, by sputtering or by ion implantation of the coating forming material characterised by the coating material
    • C23C14/08—Oxides
    • C23C14/086—Oxides of zinc, germanium, cadmium, indium, tin, thallium or bismuth
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C14/00—Coating by vacuum evaporation, by sputtering or by ion implantation of the coating forming material
    • C23C14/22—Coating by vacuum evaporation, by sputtering or by ion implantation of the coating forming material characterised by the process of coating
    • C23C14/34—Sputtering
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C14/00—Coating by vacuum evaporation, by sputtering or by ion implantation of the coating forming material
    • C23C14/22—Coating by vacuum evaporation, by sputtering or by ion implantation of the coating forming material characterised by the process of coating
    • C23C14/34—Sputtering
    • C23C14/3407—Cathode assembly for sputtering apparatus, e.g. Target
    • C23C14/3414—Metallurgical or chemical aspects of target preparation, e.g. casting, powder metallurgy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/02373—Group 14 semiconducting materials
    • H01L21/02381—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02488—Insulating materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02565—Oxide semiconducting materials not being Group 12/16 materials, e.g. ternary compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/0257—Doping during depositing
    • H01L21/02573—Conductivity type
    • H01L21/02581—Transition metal or rare earth elements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/02631—Physical deposition at reduced pressure, e.g. MBE, sputtering, evaporation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02656—Special treatments
    • H01L21/02664—Aftertreatments
    • H01L21/02667—Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel

Landscapes

  • Engineering & Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Materials Engineering (AREA)
  • Organic Chemistry (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Mechanical Engineering (AREA)
  • Metallurgy (AREA)
  • Ceramic Engineering (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Inorganic Chemistry (AREA)
  • Thin Film Transistor (AREA)
  • Physical Vapour Deposition (AREA)
  • Physical Deposition Of Substances That Are Components Of Semiconductor Devices (AREA)
  • Recrystallisation Techniques (AREA)

Description

薄膜電晶體
本發明係關於一種具有氧化物半導體層作為通道層之薄膜電晶體(TFT：Thin Film Transistor)。
場效電晶體(FET，Field Effect Transistor)係作為半導體記憶體積體電路之單位電子元件、高頻信號放大元件、液晶驅動用元件等而廣泛使用。薄膜電晶體(TFT(thin film transistor))係場效電晶體之一種。隨著近年來圖像顯示裝置之顯著發展，該TFT於各種圖像顯示裝置中廣泛用作開關元件。於各種圖像顯示裝置中，存在有液晶圖像顯示裝置(LCD，Liquid Crystal Display)、有機電致發光圖像顯示裝置等。
作為顯示器之代表的LCD係於中小型面板領域或TV(Television，電視)用途之大型影像顯示面板領域中佔據主流。另一方面，有機EL(electroluminescence，電致發光)圖像顯示裝置於高清晰度之方面優於LCD，故期待今後之發展。
LCD係隨著動畫解析度之改善或三維顯示器之普及，圖框率之高速化不斷發展。高圖框率驅動對提昇動畫解析度較為有效，因而，要求圖框率更高速化。作為影像顯示用裝置之展望，大畫面、高清晰度、高圖框率驅動成為關鍵，故對TFT要求實現此情況所需之性能。例如，隨著大畫面化所致之像素容量之增大、高清晰度化所致之掃描線 數之增大、圖框率之增大，對於TFT要求較高之遷移率。
先前之LCD中使用之a-Si：H(氫化非晶矽)TFT之遷移率最高為2 cm2/Vs左右。然而，對於影像顯示顯示器要求之大畫面、高清晰度、高圖框率驅動而言，此程度之遷移率正變得無法應對。
此外，有機EL係電流驅動元件，且為提昇畫面之亮度而要求驅動TFT之電流值增大，故於有機EL圖像顯示裝置中，高遷移率TFT不可或缺。又，對於有機EL圖像顯示裝置之驅動中使用之TFT，不僅要求高遷移率，而且要求對於電流應力之可靠性。現實狀況中，作為滿足遷移率與可靠性兩者之TFT材料之候補，可列舉低溫poly-Si(LTPS，Low Temperature Poly-silicon，低溫多晶矽)。然而，因雷射結晶化時使用光束長之關係影響可實現之畫面尺寸受到限制、或於雷射光之照射期間因不均而產生之TFT特性之面內不均一性亦成為問題。
使用氧化物半導體代替a-Si：H TFT或LTPS之TFT受到關注。例如，將氧化鋅(ZnO)或氧化銦鎵鋅(IGZO)等氧化物半導體用於活性層(半導體層)之TFT於遷移率等方面表現出優異之性質，且其改良開發正在不斷進行。
氧化物半導體之特徵係包含離子性較高之鍵，且不論結晶質抑或是非晶質，電子遷移率之差異均較小。即，其特徵在於：即便非晶質狀態亦可實現相對較高之電子遷移率。又，可製作亦於已結晶化時不易受到晶界障壁之影響，適合需要面內均一性之大面積化之TFT。進而，報告 有如下情況，即，於價帶附近具有源於氧缺陷之間隙內能階，故與電子相比，電洞難以成為自由載子，因此，TFT動作時之截止電流(off current)可減少為10~15 A左右。又，由於與矽系TFT相比為寬能隙之半導體，故於可見光區域之光穩定性方面亦具有優勢性。進而，由於可藉由使用濺鍍法等而於室溫下使非晶質膜成膜，故亦正在進行於PET(Polyethylene terephthalate，聚對苯二甲酸乙二酯)等樹脂基板上形成氧化物半導體膜電晶體之研究。
作為使用氧化物半導體之TFT技術，例如專利文獻1中提出有如下半導體器件：將結晶氧化物用作N型半導體，且結晶氧化物之電子載子濃度不足2×1017/cm3，且穩定性、均一性、再現性、耐熱性、耐久性等優異。
於專利文獻2中揭示有作為載子濃度較高之氧化物導電性材料，將氧化銦錫(ITO)等用於通道層之TFT。於該文獻中，使作為極薄膜(6~10 nm)之通道層之膜厚均一化，並且使閘極絕緣膜之表面平坦化，改善界面特性，實現漏電流之減少及次臨限(sub-threshold)係數之改善。
於專利文獻3中，藉由將氧化銦中固溶有鎵之氧化物燒結體濺鍍，而製作具有1×1018 cm-3左右之載子濃度之氧化物半導體膜。
又，於專利文獻4中，藉由於下閘極型TFT中進行含氧電漿照射而使氧化物半導體之表面層之氧密度相較閘極絕緣膜側增加，藉此，提昇on-off比。
於專利文獻5中，揭示有含有包含氧化銦鋅(或ITO)及 GIZO之2層活性層之氧化物TFT，且獲得較高之遷移率及較佳之閾值電壓。具體而言，製作於膜厚5 nm之高載子濃度之氧化銦鋅(或ITO)層上設置有膜厚60 nm之低載子濃度之GIZO之2層活性層之TFT。
然而，於上述專利文獻之技術中存在以下問題。
專利文獻1中揭示之技術係電子載子濃度不足2×1017 cm-3，故尚存提昇遷移率之餘地。
專利文獻2係通道層之膜厚較薄為10 nm以下，故通道層可能形成為島狀，於通道層中易於產生未形成半導體層之部分。
專利文獻3係於氧化物半導體層內未設置載子濃度不同之區域，故次臨限係數尚存改良之餘地。
專利文獻4係藉由氧電漿處理而於半導體層中設置高氧密度化區域，從而實現ON/OFF比之提昇，但未獲得高遷移率。
專利文獻5係需要2層結構之通道層，故與由單一之材料製作通道層之情形相比，生產率或製造成本存在問題。
先前技術文獻 專利文獻
專利文獻1：WO2008/096768
專利文獻2：日本專利特開2007-250987號公報
專利文獻3：WO2010/032422
專利文獻4：日本專利特開2010-258196號公報
專利文獻5：日本專利特開2010-21555號公報
本發明係鑒於上述問題研製而成者，其目的在於提供一種一方面具有高遷移率一方面具有較高之on-off比之薄膜電晶體。又，其目的在於提供一種可有效製造之薄膜電晶體。
本發明之薄膜電晶體係如下所述。
1.一種薄膜電晶體，其包含：源極電極、汲極電極及閘極電極；閘極絕緣膜；以及含有氧化物半導體之通道層；上述通道層之平均載子濃度為1×1016/cm3~5×1019/cm3之範圍，且於上述通道層之上述閘極絕緣膜側，存在高於上述平均載子濃度之載子濃度區域，且上述通道層具有實質上相同之組成。
2.如1之薄膜電晶體，其中上述通道層具有10 nm以上之膜厚，且上述高載子濃度區域之平均載子濃度處於1×1018/cm3~5×1021/cm3之範圍。
3.如1或2之薄膜電晶體，其中上述高載子濃度區域係與閘極絕緣膜之界面至通道層之內側約5 nm為止之區域。
4.如1至3中任一項之薄膜電晶體，其中上述氧化物半導體係包含結晶結構。
5.如1至4中任一項之薄膜電晶體，其中上述氧化物半導體係氧化銦、 摻雜有Ga之氧化銦、摻雜有Al之氧化銦、摻雜有Ga及Al之氧化銦、摻雜有Zn之氧化銦、或摻雜有Sn之氧化銦。
6.如5之薄膜電晶體，其中上述摻雜有Ga之氧化銦之原子比Ga/(Ga+In)為0.007~0.207。
7.如5之薄膜電晶體，其中上述摻雜有Al之氧化銦之原子比Al/(Al+In)為0.003~0.125。
8.如1至7中任一項之薄膜電晶體，其包含下閘極結構。
9.如8之薄膜電晶體，其中於上述通道層上設置有保護層。
10.如9之薄膜電晶體，其中上述保護層係具有透氧性之絕緣膜。
11.如1至7中任一項之薄膜電晶體，其包含上閘極結構。
本發明之薄膜電晶體可藉由以下方法而製造。
[1]一種薄膜電晶體之製造方法，其包含：形成閘極電極；於上述閘極電極上形成閘極絕緣膜；於上述閘極絕緣膜上形成通道層；與上述通道層接觸而形成源極電極及汲極電極。
[2]如[1]之薄膜電晶體之製造方法，其中上述通道層之形成係包含以下任一步驟。
(1)於含水或氫之稀有氣體環境下，濺鍍含有金屬氧化物 之靶材，使通道層成膜。
(2)於至少含有稀有氣體原子、氧分子及氫分子之氣體環境下，濺鍍含有金屬氧化物之靶材，使通道層成膜。
(3)濺鍍含有金屬氧化物之靶材，使通道層成膜，且於形成源極電極及汲極電極後，將通道層進行還原處理。
其中，將通道層進行還原處理之步驟亦可於源極．汲極電極形成前進行。又，將通道層還原之步驟亦可利用曝露於在通道層上藉由CVD(Chemical Vapor Deposition，化學氣相沈積)而設置絕緣膜時之還原環境之步驟。
[3]如[1]之薄膜電晶體之製造方法，其中於形成源極電極及汲極電極後，於通道層上設置透氧性絕緣膜。
其中，於蝕刻終止(etch stop)型之電晶體結構之情形時，若透氧性絕緣膜接觸於通道層，則設置透氧性絕緣膜之步驟於源極電極及汲極電極之形成前後均可進行。
[4]如[3]之薄膜電晶體之製造方法，其中於形成透氧性絕緣膜後，於選自150~500℃之範圍之溫度下進行加熱處理。
[5]一種薄膜電晶體之製造方法，其包含：於絕緣基板上形成源極電極及汲極電極；形成通道層；使上述通道層、上述源極電極及汲極電極接觸；於上述通道層上形成閘極絕緣膜；於上述閘極絕緣膜上形成閘極電極。
[6]如[5]之薄膜電晶體之製造方法，其中於上述通道層之 形成中，包含於含有水、氫或氧之稀有氣體環境下，濺鍍含有單一之金屬氧化物之靶材，使氧化物半導體層成膜。
[7]如[6]之薄膜電晶體之製造方法，其中於上述通道層之形成後，藉由選自大氣中、氧中、添加氧之氮氣環境中、添加氧之稀有氣體環境中之1個以上之環境而進行加熱處理。
[8]如[7]之薄膜電晶體之製造方法，其中於上述加熱處理後，進行選自氧電漿處理、N2O電漿處理、臭氧處理中之1個以上之處理。
[9]如[7]或[8]之薄膜電晶體之製造方法，其中於[7]之加熱處理或[8]之處理後，進行選自氫電漿處理、稀有氣體環境中之逆濺鍍、電子束照射、或紫外線照射中之1個以上之處理。
[10]如[5]至[9]中任一項之薄膜電晶體之製造方法，其中於300℃以下，藉由CVD或濺鍍而製造上述閘極絕緣膜。
[11]一種薄膜電晶體之製造方法，其係於選自150~500℃之範圍之溫度下對上述薄膜電晶體進行加熱處理。
本發明可提供一種一方面具有高遷移率一方面具有較高之on-off比之薄膜電晶體。又，可提供一種可藉由單一之氧化物半導體材料而有效製造之薄膜電晶體。
以下，使用圖式對本發明之實施形態進行詳細說明。但是，本發明並不限定於以下實施形態，可將其形態及詳細情況進行各種變更。
實施形態1
圖1係表示作為本發明一實施形態之下閘極逆交錯型薄膜電晶體之概略剖面圖。
該薄膜電晶體1係於基板10上形成有閘極電極20、源極電極50及汲極電極60。閘極絕緣膜30係與閘極電極20接觸地形成。於閘極絕緣膜30上形成有源極電極50及汲極電極60，於源極電極50與汲極電極60之間形成有通道層40。通道層40係與閘極絕緣膜30相接。覆蓋源極電極50、汲極電極60、通道層40而形成保護層70。通道層40係位於閘極絕緣膜30與保護層70之間，且與該等層相接。再者，亦可不形成保護層70。
此處，通道層係定義為由通道長(源極電極與汲極電極之間隔)、通道寬(源極電極與汲極電極之寬度)及半導體層之膜厚包圍之區域。
進而，於通道層40之閘極絕緣膜側存在有高於通道層40之平均載子濃度之載子濃度區域42，且於與閘極絕緣膜對向之側存在有低於平均載子濃度之載子濃度區域44。
高濃度載子區域係閘極絕緣膜30附近、較佳為自通道層40之閘極絕緣膜30側之面起至內側5 nm為止之帶狀之區域。
通道層之平均載子濃度為1×1016/cm3~5×1019/cm3、較佳為1×1017/cm3~5×1019/cm3、進而較佳為1×1018/cm3~1×1019/cm3。
所謂通道層之平均載子濃度係指存在於通道層中之載子總數除以通道長×通道寬×通道層膜厚所得之值。於通道層 中之平均載子濃度超過5×1019/cm3之情形時，難以由閘極電場來控制on-off。另一方面，於不足1×1016/cm3之情形時，高濃度載子區域為離散性存在，故無法獲得高遷移率特性。
於高載子濃度區域、尤其自閘極絕緣膜面起至內側5 nm為止之區域，載子濃度既可於區域內均一地較高，亦可如圖2所示，載子濃度不均一。又，如圖3所示，載子濃度亦可自閘極絕緣膜30起於膜厚方向上朝著對向之面逐漸變低。進而，如圖4所示，載子濃度亦可僅與保護層相接之部分降低。於任一之情形時，高載子濃度區域均為自閘極絕緣膜側起僅固定寬度內側之帶狀區域，且該區域之載子濃度高於通道層整體之平均載子濃度。
通道層之自閘極絕緣膜面起至內側5 nm為止之區域係視作載子移動之區域，故而，若該區域為高濃度載子區域，則於呈現高遷移率之方面較佳。又，所謂帶狀係表示高濃度載子區域並非塊狀地存在。只要高濃度載子區域以不阻礙載子移動之方式存在於閘極絕緣膜之附近即可。作為此種態樣，較佳為帶狀。
較佳為，高載子濃度區域之平均載子濃度處於1×1018/cm3~5×1021/cm3之範圍內，進而較佳為處於2×1018/cm3~5×1020/cm3之範圍內。
所謂通道層中之高載子濃度區域、例如自閘極絕緣膜界面起至5 nm為止之區域之平均載子濃度係指存在於該區域之載子總數除以通道長×通道寬×5 nm所得之值，且於該區 域中即便存在不足1×1018/cm3之部分或超過5×1021/cm3之部分亦無問題。
例如，若為高載子濃度區域之平均載子濃度處於1×1018~5×1021/cm3之範圍內，且通道層之平均載子濃度處於1×1016~5×1019/cm3之範圍內，且前者之濃度較高之薄膜電晶體，則可達成場效遷移率為40(cm2/V．s)以上且on-off比為107。又，例如若為高載子濃度區域之平均載子濃度處於3×1018~5×1020/cm3之範圍內，且通道層之平均載子濃度處於1×1017~5×1018/cm3之範圍內之薄膜電晶體，則可達成場效遷移率80(cm2/V．s)以上且on-off比為108。
於本實施形態中，通常，通道層之閘極絕緣膜側之第1面之載子濃度高於與第1面對向之第2面之載子濃度。
通道層及高載子濃度區域之平均載子濃度可根據擴散阻抗顯微鏡(SSRM：Scanning Spread Resistance Microscope)測定而求出。又，通道層中之平均載子濃度可根據霍爾測定而求出。
通道層之膜厚通常為10~200 nm、較佳為15~150 nm、更佳為20~100 nm、進而較佳為25~80 nm、尤佳為30~50 nm。於通道層之膜厚不足10 nm之情形時，存在有因大面積成膜時膜厚之不均一性而導致製作之TFT之特性於面內變得不均一之虞。另一方面，於膜厚超過200 nm之情形時，成膜時間變長，不利於工業性。
通道層係包含實質上相同之組成之氧化物半導體。較佳為，氧化物半導體具有結晶結構。
此處，所謂實質上相同係指於製作通道層時所使用之濺鍍靶材或溶液為1種。又，所謂實質上相同係指除構成通道層所接觸之電極及絕緣膜之金屬元素以外，通道層中所含之金屬元素之構成比於膜厚方向上為80%以上相同，進而較佳為85%以上、尤佳為90%以上相同。此處，膜厚方向之金屬元素之構成比可藉由深度分解XPS(X-ray Photoelectron Spectroscopy，X射線光電子光譜)或SIMS(Secondary Ion Mass Spectrometry，次級離子質譜分析)而鑑定。其中，由於難以鑑定絕緣膜界面附近之通道層中所含之金屬元素之構成比，故於該區域中，只要關注之金屬元素之光譜強度自通道層之基體方向朝向絕緣膜方向平滑地衰減，則視作構成比相同。
作為形成通道層之材料，例如可列舉氧化銦、摻雜有Ga之氧化銦、摻雜有Al之氧化銦、摻雜有Ga及Al之氧化銦、摻雜有Zn之氧化銦、或摻雜有Sn之氧化銦。進而，可列舉含有In、Zn及第三元素且上述第三元素為選自Sn、Ga、Hf、Zr、Ti、Al、Mg、Ge、Sm、Nd、La中之至少1種以上之金屬元素之材料。
若自氧化銦、摻雜有Ga之氧化銦、摻雜有Al之氧化銦、摻雜有Ga及Al之氧化銦、摻雜有Zn之氧化銦及摻雜有Sn之氧化銦中選擇形成通道層之材料，則獲得一方面具有高遷移率一方面具有較高之on-off比之薄膜電晶體，故而較佳。
形成閘極絕緣膜之材料並無特別限制，可任意地選擇通 常使用之材料。作為閘極絕緣膜之材料，例如可使用SiO2、SiNx、SiONx、Al2O3、Ta2O5、TiO2、MgO、ZrO2、CeO2、K2O、Li2O、Na2O、Rb2O、Sc2O3、Y2O3、Hf2O3、CaHfO3、PbTi3、BaTa2O6、SrTiO3、AlN等化合物。該等中，較佳為SiO2、SiNx、Al2O3、Y2O3、HfO3、CaHfO3，更佳為SiO2、SiNx、Y2O3、HfO3、CaHfO3。再者，上述氧化物之氧數亦可未必與化學計量比一致(例如，既可為SiO2亦可為SiOx)。
形成汲極電極、源極電極及閘極電極之各電極之材料並無特別限制，可任意地選擇通常使用之材料。例如可使用ITO、氧化銦鋅、ZnO、SnO2等透明電極、或Al、Ag、Cu、Cr、Ni、Mo、Au、Ti、Ta等金屬電極、或包含該等之合金之金屬電極。又，汲極電極、源極電極及閘極電極之各電極亦可設為積層有不同之2層以上之導電層之多層結構。尤其，源極．汲極電極對於低電阻配線之要求較強，故有時藉由Ti或Mo等密接性優異之金屬夾持Al或Cu等良導體而使用。
於本發明中，如實施例所示，可使用兼作基板與閘極電極之材料，但亦可使基板與電極為不同之材料。於該情形時，較佳為絕緣性基板。作為此種基板，例如不僅可列舉以鋇硼矽酸玻璃、鋁硼矽酸玻璃、或鋁矽酸鹽玻璃等由熔融法(fusion)或浮式法而製作之無鹼玻璃基板等為代表的玻璃基板、陶瓷基板，而且可列舉能夠承受本製作步驟之處理溫度之具有耐熱性之塑膠基板等。又，亦可應用於不 鏽鋼合金等金屬基板之表面設置有絕緣膜之基板。於基板為母玻璃之情形時，基板之大小可使用第1代(320 mm×400 mm)、第2代(400 mm×500 mm)、第3代(550 mm×650 mm)、第4代(680 mm×880 mm、或730 mm×920 mm)、第5代(1000 mm×1200 mm或1100 mm×1250 mm)、第6代(1500 mm×1800 mm)、第7代(1900 mm×2200 mm)、第8代(2160 mm×2460 mm)、第9代(2400 mm×2800 mm、2450 mm×3050 mm)、第10代(2950 mm×3400 mm)等。又，亦可於基板上形成絕緣膜作為基底膜。作為基底膜，例如使用CVD法或濺鍍法等，以單層或積層之方式形成氧化矽膜、氮化矽膜、氧氮化矽膜、或氮氧化矽膜。
進而，亦可將附帶熱氧化膜之矽基板視作閘極絕緣膜為熱氧化膜且使閘極電極為矽之附帶閘極絕緣膜及閘極電極之基板。
如上所述，構成本實施形態之薄膜電晶體之通道層係平均載子濃度較高，同時，閘極絕緣膜側之層之載子濃度更高。
於薄膜電晶體之轉移特性中，載子之主要傳導路徑為閘極絕緣膜界面附近，故遷移率或on-off比對該部分之氧化物半導體區域之狀態影響較大。本實施形態係將載子濃度較高之區域形成於閘極絕緣膜附近，故於進行on動作時所得之最大電流值變大。又，Wager等人著「Transparent Electronics」Springer,New York之129頁中記載有載子濃度較高之氧化物半導體總體具有遷移率較大之傾向，故由 該轉移特性導出之薄膜電晶體之遷移率亦變高。薄膜電晶體之遷移率較佳為40 cm2/Vs以上、更佳為80 cm2/Vs以上。
另一方面，於本實施形態之薄膜電晶體中，後通道(back channel)側之低載子濃度區域之導電性低於閘極絕緣膜附近。因此，於將閘極電極施加為負之情形時，獲得容易蓄積電子之後通道側之傳導受到抑制且off電流較低之電晶體。
根據該等原因，本發明之薄膜電晶體具有高遷移率且on-off比較大之性能。
其次，所謂次臨限係數(S值)係指與自轉移特性之off狀態上升為on狀態之程度相關之係數，且越為低值則上升越陡峭。又，已知於自負側向正側掃描閘極電壓時，藉由受到感應之絕緣層表面附近之電子藉由利用帶隙中之局部類受體能階或氧化物半導體-絕緣膜表面之界面能階有助於傳導，而使轉移曲線之上升變緩，從而無法獲得良好之次臨限係數。
載子濃度較高之層若與閘極絕緣膜表面相接(或附近)而形成，則將更快速地佔有此種能階，故獲得良好之次臨限係數。又，如之前所述，off區域中之電流值亦減少，故認為對次臨限係數相應地產生有利效果。
通常認為存在於氧化物半導體中之載子源於氧缺陷。氧化物半導體層之後通道側(不與閘極絕緣膜接觸之側)之載子濃度較低係指後通道側之氧缺陷較少。
此處，可解釋為薄膜電晶體性能對於偏壓應力或光照射 之穩定性與存在於前通道(front channel)或後通道側之氧缺陷量相關，故認為可藉由降低後通道側之載子濃度而獲得偏壓應力耐受性或光穩定性優異之具有高可靠性之薄膜電晶體。
具有高載子濃度之氧化物半導體層具有減少存在於結晶粒內或結晶粒間之電位障壁之效果係記載於J.Appl.Phys.,vol.94,p7768(2003)中。因此，源於障壁而產生之面內方向之特性之不均一亦能夠減少，因而，於自TFT特性之觀點考慮之情形時，可認為能夠製作具有面內均一性之薄膜。
又，本實施形態之通道層係組成實質上相同，故可由單一之濺鍍靶材或溶液製作相對於膜厚具有載子濃度梯度之膜，故於生產率或成本方面優異。
本實施形態之薄膜電晶體可配設於基板上用作薄膜電晶體基板，又，亦能夠用於圖像顯示裝置。
本實施形態之薄膜電晶體之通道層可藉由包含以下(1)~(3)之任一之步驟之方法而製造。
(1)於包含水或氫之稀有氣體環境下，濺鍍含有單一之金屬氧化物之靶材，使氧化物半導體層成膜之步驟
(2)於至少包含稀有氣體原子、氧分子及氫分子之氣體環境下，濺鍍含有單一之金屬氧化物之靶材，使氧化物半導體層成膜之步驟
(3)濺鍍含有單一之金屬氧化物之靶材，使氧化物半導體層成膜，且將成膜之層進行還原處理之步驟。
步驟(3)之還原處理較佳為真空退火、氫電漿處理、紫外線照射、水蒸氣退火。尤佳為水蒸氣退火。水蒸氣退火較佳為於壓力1~3 MP、溫度150℃~500℃之條件下進行。可藉由該處理而使薄膜之載子濃度上升，故即便氧化物半導體剛成膜後之載子濃度不足1×1018/cm3，亦能夠獲得具有其以上之載子濃度之通道層。
藉由使用步驟(1)之成膜方法，而於電漿中生成氫離子及氫自由基，故產生還原作用，所得之半導體薄膜之載子濃度升高。又，可抑制成膜時自靶材中高速碰撞基板之氧離子，故可使良質之半導體薄膜成膜，且可藉由退火時間而將加熱後之載子濃度於1015~1022/cm3之範圍內寬廣地進行控制，尤其可穩定地製作1×1018~5×1021/cm3之區域。
水分子對於稀有氣體原子之分壓比係由[H2O]/([H2O]+[稀有氣體原子])表示。[H2O]係氣體環境中之水分子之分壓，[稀有氣體原子]係氣體環境中之稀有氣體原子之分壓。該分壓比較佳為0.1~10%、更佳為0.5~7.0%、進而較佳為1.0~5.0%、尤佳為1.0~3.0%。當水分子之含量相對於稀有氣體原子，分壓比不足0.1%時，存在無法獲得電漿中之氫離子及氫自由基之生成抑制效果，且無法獲得使加熱前之膜中之載子濃度降低、於保護層成膜後之加熱處理後包含所需之載子濃度之通道層之虞。另一方面，當水分子之含量相對於稀有氣體原子，分壓比超過10%時，於加熱處理時水自薄膜中脫離，故存在氧化物半導體膜之膜密度低下，所得之TFT元件之遷移率低下之虞。再者，稀有氣 體原子並無特別限制，較佳為氬原子。又，除稀有氣體及水以外，亦可於不對TFT元件造成影響之範圍內包含氧及氮。
亦可代替上述步驟(1)而藉由步驟(2)形成通道層。於步驟(2)中，濺鍍中之氣體環境較佳為包含相對於氧原子莫耳比為2倍以上之氫原子。藉此，可獲得與氣體環境中導入水者同等之效果。
亦可代替上述步驟(1)或(2)，而藉由步驟(3)形成通道層。又，於不藉由上述(1)~(3)之步驟對通道層進行還原處理之情形時，可通過藉由CVD或濺鍍而形成與通道層接觸之透氧性絕緣膜之過程進行還原處理。例如，於藉由濺鍍而形成透氧性絕緣膜之情形時，藉由調整輸出或濺鍍壓力，而產生上述絕緣膜向通道層之植入，生成氧缺陷。其結果，通道層中之載子濃度增大，產生還原作用。又，於藉由CVD而使透氧性絕緣膜成膜之情形時，可藉由使用含氫之導入氣體，調整基板溫度、導入比率，而將通道層還原。
繼(1)、(2)或(3)之步驟之後，可藉由保護層成膜後之加熱處理而使通道層之載子濃度自閘極絕緣膜側朝向膜厚方向依序降低，並將存在於自閘極絕緣膜界面起5 nm以下之區域之氧化物半導體通道層中之平均載子濃度調整為1×1018/cm3~5×1021/cm3之範圍內。
具體而言，實施形態1之薄膜電晶體例如可以如下方式製造。
首先，於藉由於絕緣性基板上使閘極金屬膜成膜，並將該閘極金屬膜圖案化而形成閘極電極後，將覆蓋閘極電極之閘極絕緣膜成膜於絕緣性基板上。
其次，於閘極絕緣膜上使氧化物半導體膜成膜。
較佳為，於將氧化物半導體膜成膜時，在包含水或氫之稀有氣體環境下，濺鍍含有金屬氧化物之靶材。藉由該操作而成膜之薄膜之特徵在於與氧之鍵結被抑制，且載子濃度較高。
繼而，將氧化物半導體膜以所需之形狀進行圖案化，製成通道層。
繼而，藉由遍及通道層上地形成源極．汲極膜，且將該源極．汲極膜圖案化，而形成源極．汲極電極(其中之一為源極電極，另一者為汲極電極)。
繼之，以覆蓋源極．汲極電極上，並且於源極．汲極電極之間隔中覆蓋通道層上之方式將保護層成膜。此處，作為保護層膜，較理想的是與通道層相接之具有透氧性之絕緣膜(以下，有時簡稱為透氧性絕緣膜)。作為透氧性絕緣膜，例如可使用SiO2、SiON、Al2O3、Ta2O5、TiO2、MgO、ZrO2、CeO2、K2O、Li2O、Na2O、Rb2O、Sc2O3、Y2O3、Hf2O3、CaHfO3、PbTi3、BaTa2O6、SrTiO3等之膜。該等之中，較佳為SiO2、SiON、Al2O3、Y2O3、Hf2O3、CaHfO3，更佳為SiO2、Al2O3。該等氧化物之氧數亦可未必與化學計量比一致(例如，既可為SiO2亦可為SiOx)。透氧性絕緣膜係使用電漿CVD法或濺鍍法形成。 較佳為，於含氧之稀有氣體環境下藉由濺鍍法而成膜。
再者，透氧性絕緣膜以蝕刻終止型為例，可於源極．汲極膜之成膜前形成。
其次，視需要對通道層進行加熱處理。進行加熱處理之環境較佳為大氣中、氧中、添加氧之氮氣環境中、添加氧之稀有氣體環境中。又，加熱處理裝置並未特別限定，可使用燈退火裝置(LA：Lamp Annealer)、快速熱退火裝置(RTA：Rapid Thermal Annealer)、或雷射退火裝置。藉由進行該操作，而將氧自後通道側通過透氧性絕緣膜供給至通道層中，故載子濃度自上述閘極絕緣膜側於膜厚方向依序減少。
再者，於將氧化物半導體膜成膜後至使透氧性絕緣膜成膜為止之步驟之間，經由使氧化物半導體膜或通道層中之載子濃度降低之類之製程較為欠佳。例如，於形成透氧性絕緣膜之前，藉由進行大氣退火而快速地將氧取入至通道層中，通道層之載子濃度均一地降低，從而難以於閘極絕緣膜界面附近具有高載子濃度之區域。然而，於進行此種處理之情形時，亦能夠於形成透氧性絕緣膜之前，藉由進行添加氫之惰性氣體中之還原退火或高壓水蒸氣環境下之退火等操作，而使通道層之整體中載子濃度上升，且藉由將透氧性絕緣膜成膜後之加熱處理而獲得所需之通道層。又，亦可於進行透氧性絕緣膜形成後之加熱處理後，形成SiNx或AlN等之防透氧絕緣膜。
實施形態2
於實施形態1之通道層中使用結晶氧化物及非晶質氧化物中之任一者，但本實施形態係於通道層中使用結晶氧化物。本實施形態除將用於通道層之氧化物特定為結晶氧化物以外，與實施形態1相同。
本實施形態中使用之結晶氧化物半導體層之特徵在於：沈積之後具有非晶質結構且通道層中之載子濃度為5×1018/cm3以上，但作為保護層，藉由成膜後之熱處理而將透氧性之絕緣膜變為結晶結構。
而且，可於加熱結晶化後，使自閘極絕緣膜界面起固定之區域、例如5 nm為止之區域之平均載子濃度為1×1018/cm3~5×1021/cm3。
於實施形態2中，通道層之形成較佳為例如於含有稀有氣體原子及選自水分子、氫分子中之一個以上之分子之混合氣體之環境下進行濺鍍，尤佳為，於含有稀有氣體原子及水分子之混合氣體之環境下進行濺鍍。藉此，剛沈積後之氧化物半導體層為非晶質且載子濃度為1×1018/cm3以上。此處，所謂為非晶質係藉由根據X射線結晶結構分析觀測到暈樣式，無法特定結晶結構而定義。熱處理後之通道層成為包含具有連續性結構之結晶粒之多晶薄膜。
於實施形態2中，構成氧化物半導體層之材料為含銦氧化物等，例如較佳為選自氧化銦、摻雜有Ga之氧化銦、摻雜有Al之氧化銦、摻雜有Ga及Al之氧化銦、摻雜有Zn之氧化銦及摻雜有Sn之氧化銦。此處，所謂摻雜係指對於氧化銦添加金屬原子或包含金屬原子之化合物，且與氧化銦之 原子比亦可超過0.5。
藉由於通道層中使用結晶系材料而可獲得光學特性優異之薄膜電晶體。於通道層中使用結晶系材料之氧化物半導體之情形時，可期待帶隙達到3.5 eV以上，故於薄膜電晶體之動作時即便碰到背光或有機EL之雜散光亦能保持穩定之特性。進而，於氧化銦中摻雜有Ga或Al作為結晶系材料之情形時，可期待帶隙為3.7 eV以上。
作為評價材料之帶隙之具代表性方法，存在有分光橢圓偏光法。所謂分光橢圓偏光係使直線偏光之光入射至試樣，分析試樣上反射之光之偏光狀態(一般而言為橢圓偏光)，且由記述膜之物性所需之最佳之模型進行擬合，藉此，測定薄膜之折射率n及消光係數k(光學常數)、或膜厚、表面粗糙度．界面之粗糙度等之方法。又，可預測結晶度或各向異性、電阻率或帶隙等其他物性值。
因對氧化銦中摻雜Ga或Al，故晶格常數降低，因此，In之5s軌道之重合變大，故可期待遷移率上升。
鎵金屬與銦金屬之原子比Ga/(Ga+In)較佳為0.007~0.207，更佳為Ga/(Ga+In)為0.02~0.12，進而較佳為Ga/(Ga+In)為0.05~0.08。若原子比超過0.207則存在摻雜有Ga之氧化銦薄膜之結晶化溫度上升之情形。又，若原子比Ga/(Ga+In)小於0.007，則存在無法充分地發揮抑制摻雜有Ga所致之晶格常數之減少、提昇遷移率之摻雜Ga之效果之虞。
鋁金屬與銦金屬之原子比Al/(Al+In)較佳為0.003~0.125、更佳為0.01~0.04、進而較佳為0.01~0.03。若原子比超過 0.125則存在Al未固溶於In側且Al於晶界等析出之虞。又，若原子比Al/(Al+In)小於0.003則存在無法充分地發揮抑制摻雜Al所致之晶格常數之減少、提昇遷移率之摻雜Al之效果之虞。
摻雜有Zn之氧化銦之原子比Zn/(Zn+In)較佳為0.01~0.8、更佳為0.01~0.07。若原子比超過0.8，則存在Zn未固溶於In側，且Zn於晶界等析出之虞。
摻雜有Sn之氧化銦之原子比Sn/(Sn+In)較佳為0.001~0.05、更佳為0.002~0.02。若原子比超過0.05，則存在固溶於In之Sn發揮施體之作用，因載子濃度之上升而不進行半導體化之虞。
上述薄膜之原子比可藉由電感耦合電漿發光分析裝置(ICP-AES)而對含有元素進行定量分析求出。
具體而言，若藉由噴霧器而使溶液試樣成為霧狀導入至氬電漿(約6000~8000℃)中，則試樣中之元素吸收熱能而被激發，軌道電子自基底狀態轉移至較高之能階之軌道。該軌道電子係以10-7~10-8秒左右轉移至更低之能階之軌道。此時，將能量之差作為光進行放射發光。該光呈現元素固有之波長(光譜線)，故可藉由有無光譜線而確認元素之存在(定性分析)。
又，各自之光譜線之大小(發光強度)係與試樣中之元素數成正比，故而，可藉由與已知濃度之標準溶液進行比較而求出試樣濃度(定量分析)。
於藉由定性分析而特定含有之元素後，藉由定量分析而 求出含量，並根據其結果求出各元素之原子比。
為降低濺鍍靶材之電阻值，亦可於本實施形態之氧化物半導體靶材中，以3重量%以下之比例含有Sn、Ti、Si、Ce、Zr等可取正4價之元素。尤其Sn使燒結密度提昇，降低靶材之電阻之效果較大。可取正4價之元素之含量更佳為2重量%以下，尤佳為1質量%以下。若正4價元素之含量超過3重量%，則存在無法將氧化物半導體膜之載子濃度控制為低濃度之虞。
氧化物半導體層實質上包含上述氧化物。此係指層中不僅包含上述氧化物，而且可包含不可避免之雜質。
實施形態2中之氧化物半導體層例如可藉由DC(Direct Current，直流)濺鍍、AC(Alternating Current，交流)濺鍍、RF(Radio Frequency，射頻)濺鍍、脈衝DC濺鍍法等而成膜。DC濺鍍可使電源裝置簡化。AC濺鍍係於工業方面大面積均一性優異，且可使靶材之利用效率提昇。RF濺鍍係即便靶材之電阻較高亦可進行放電，故可緩和濺鍍靶材之燒結條件。
藉由濺鍍而成膜時之基板溫度較佳為0~120℃、進而較佳為10~100℃、尤佳為20~90℃。若成膜時之基板溫度高於120℃，則存在於薄膜剛沈積後之膜中生成微晶，且加熱結晶化後之通道層中之平均載子濃度超過5×1019/cm3之虞。又，若成膜時之基板溫度低於0℃，則存在薄膜之膜密度低下，且薄膜電晶體之遷移率低下之虞。
靶材及基板間之距離係相對於基板之成膜面在垂直方向 上較佳為1~30 cm，進而較佳為2~8 cm。於該距離不足1 cm之情形時，存在到達基板之靶材構成元素之粒子之運動能量變大，無法獲得良好之膜特性之虞，而且存在導致產生膜厚及電氣特性之面內分佈之虞。另一方面，於靶材與基板之間隔超過30 cm之情形時，存在到達基板之靶材構成元素之粒子之運動能量變得過小，無法獲得緻密之膜，且無法獲得良好之半導體特性之虞。
氧化物薄膜之成膜較理想的是於磁場強度為300~1500高斯之環境下進行濺鍍。於磁場強度不足300高斯之情形時，電漿密度變低，故存在於高電阻之濺鍍靶材之情形時無法進行濺鍍之虞。另一方面，於超過1500高斯之情形時，存在膜厚及膜中之電氣特性之控制性變差之虞。
氣體環境之壓力(濺鍍壓力)只要為電漿可穩定地進行放電之範圍則並未特別限定，但較佳為0.1~3.0 Pa。進而較佳為濺鍍壓力為0.1~1.5 Pa、尤佳為0.1~1.0 Pa。於濺鍍壓力超過3.0 Pa之情形時，存在濺鍍粒子之平均自由步驟縮短，薄膜之密度下降之虞。又，於濺鍍壓力不足0.1 Pa之情形時，存在成膜時膜中生成微晶之虞。再者，所謂濺鍍壓力係指導入氬、水、氧等分子後之濺鍍開始時之系統內之總壓力。
如上所述，於藉由AC濺鍍而成膜之情形時，可獲得工業上大面積均一性優異之氧化物層，並且可提昇靶材之利用效率。又，於1邊超過1 m之大面積基板上進行濺鍍成膜之情形時，較佳為，使用例如日本專利特開2005-290550 號公報記載之大面積生產用之AC濺鍍裝置。於AC濺鍍中使用氧化物靶材時之交流功率密度較佳為3 W/cm2以上且20 W/cm2以下。於功率密度不足3 W/cm2之情形時，成膜速度較慢，且生產上不經濟。若超過20 W/cm2，則存在靶材破損之虞。更佳為功率密度為4 W/cm2~15 W/cm2。AC濺鍍時之水之分壓較佳為5×10-3~5×10-1 Pa。於5×10-3 Pa以下之情形時，存在薄膜剛沈積後膜中生成微晶之虞。若超過5×10-1 Pa，則膜密度之下降明顯，存在銦之5s軌道之重合變小，導致遷移率低下之虞。濺鍍時之水之分壓亦取決於放電之功率密度，但若為5 W/cm2，則較佳為1×10-2 Pa~1×10-1 Pa之範圍。AC濺鍍之頻率較佳為10 kHz~1 MHz之範圍。若低於10 kHz，則產生噪音之問題。若超過1 MHz則電漿過分擴散，故存在於所需之靶材位置以外進行濺鍍，損及均一性之情形。更佳為AC濺鍍之頻率為20 kHz~500 kHz。
對所得之氧化物半導體膜於透氧性絕緣膜成膜後以150~500℃進行加熱處理之步驟進行說明。
該步驟係對非晶質氧化物薄膜進行加熱處理(退火)使之變為結晶質之步驟。同時，該步驟亦係使結晶氧化物半導體膜之載子濃度自閘極絕緣膜側於膜厚方向上依序降低，且將存在於自閘極絕緣膜界面起固定區域之氧化物半導體通道層中之平均載子濃度維持較高之步驟。
加熱溫度較佳為150~500℃、更佳為200~350℃。若加熱溫度不足150℃，則存在結晶化變得不充分，無法使載子 濃度降低至所需值之虞，若超過500℃，則存在載子濃度過分低下之虞。
又，結晶化之步驟、與將自閘極絕緣膜界面起固定之區域之載子濃度維持較高之步驟亦可分別進行。例如，亦可藉由於300℃下加熱30分鐘而實施結晶化之步驟，繼而，於200℃下實施2小時調整載子濃度之步驟。
於實施形態2中，包含氧化銦及摻雜劑之非晶質氧化物薄膜藉由實施上述加熱處理(退火)，而使摻雜劑固溶於氧化銦結晶中，呈現方鐵錳礦之單相，且於膜厚側柱狀配置有結晶。
藉由使用柱狀配置有結晶之氧化物薄膜，而使結晶之方位偏移較小，膜中之陷阱密度較小，故可提昇場效遷移率，再現性良好地形成S值(次臨限係數)良好之薄膜電晶體。
非晶質氧化物薄膜之加熱處理(退火)時之環境就載子控制性之觀點而言較佳為大氣中、氧中、添加氧之氮氣環境中、添加氧之稀有氣體環境中、添加氧之惰性氣體環境中。加熱處理步驟可使用燈退火裝置、雷射退火裝置、熱電漿裝置、熱風加熱裝置、接觸加熱裝置等。
又，柱狀配置有結晶之氧化物薄膜不易包含雜亂之微晶，故可使氧缺陷之下限值降低，且可藉由退火時間而將加熱後之載子濃度寬幅地控制為1×1015~1×1021/cm3。藉此，可使結晶氧化物半導體膜之載子濃度自閘極絕緣膜側於膜厚方向上(依序)減少，將自閘極絕緣膜界面起固定區 域之平均載子濃度調整為1×1018/cm3~5×1021/cm3之範圍。
結晶化後之氧化物半導體層成為實質上包含In2O3之方鐵錳礦結構之薄膜。再者，所謂「實質上包含In2O3之方鐵錳礦結構」係指於本發明之氧化物層(結晶氧化物半導體層)中，所得之結晶氧化物薄膜中之結晶結構之70%以上(較佳為80%以上、進而較佳為85%以上)為方鐵錳礦結構。
本實施形態中之氧化物半導體層較理想的是結晶結構實質上僅包含氧化銦之方鐵錳礦結構。氧化物半導體層包含呈現方鐵錳礦結構之氧化銦可藉由X射線繞射測定(XRD(X~ray diffraction)測定)而確認。
若X射線入射至規則地排列著原子之結晶，則於特定方向上觀察到較強之X射線，且產生繞射現象。此係若於各個位置散射之X射線之光程差達到X射線之波長之整數倍，則波之相位一致，故可由波之振幅變大來說明。
物質因形成各自具有特有之規則性之結晶，故可由X射線繞射分析化合物之種類。又，亦能夠進行結晶之大小(結晶之秩序性)、存在於材料中之結晶之方位之分佈狀態(結晶配向)、結晶所受之殘留應力之評價。
通道層之膜厚通常為10~200 nm、較佳為15~150 nm、更佳為20~100 nm、進而較佳為25~80 nm、尤佳為30~50 nm。於通道層之膜厚不足10 nm之情形時，存在因大面積成膜時之膜厚之不均一性而導致製作之薄膜電晶體之特性於面內變得不均一之虞。另一方面，於膜厚超過200 nm之 情形時，存在成膜時間變長，無法工業性採用之虞。
實施形態3
圖5係表示作為本發明其他實施形態之上閘極正交錯型薄膜電晶體之概略剖面圖。
該薄膜電晶體2係於基板10上形成有源極電極50及汲極電極60。於源極電極50與汲極電極60之間，形成有通道層40。於基板10、源極電極50、汲極電極60、通道層40上，形成有閘極絕緣膜30。通道層40係與閘極絕緣膜30相接。閘極電極20係與該閘極絕緣膜30相接而形成。通道層40係位於閘極絕緣膜30、基板10、源極電極50、汲極電極60之間，且與該等相接觸。
本實施形態係於通道層40之閘極絕緣膜30側存在高於通道層之平均載子濃度之載子濃度區域42，且於與閘極絕緣膜30對向之側存在低於平均載子濃度之載子濃度區域44。
包含高載子濃度區域42之通道層40等構件之構成係與實施形態1相同。
實施形態3之薄膜電晶體例如可以如下方式製造。
首先，於絕緣性基板上成膜氧化物半導體膜。此處，氧化物半導體層較佳為10 nm以上且實質上為同質。於上閘極結構之情形時，關於氧化物半導體層之成膜方法，較佳為濺鍍含有金屬氧化物之靶材。成膜時之環境係與實施形態1不同，不僅可選擇包含水或氫之稀有氣體環境下，而且亦可選擇含氧之稀有氣體環境。將氧化物半導體層圖案化，製成通道層。
繼而，於絕緣性基板上，以分別接觸於通道層之對向之兩端部之方式，形成源極電極及汲極電極。
此處，通道層之平均載子濃度較佳為調整為5×1019/cm3以下，更理想的是1×1018/cm3以下，進而理想的是1×1017/cm3以下。於成膜後之氧化物半導體膜層之載子濃度較高之情形時，較佳為於大氣中、氧中、添加氧之氮氣環境中、添加氧之稀有氣體環境中、添加氧之惰性氣體環境中進行加熱處理。又，於即便藉由加熱處理載子濃度亦未充分下降之情形時，可藉由氧電漿處理、N2O電漿處理、臭氧處理而將通道層之平均載子濃度調整為所需之值。
繼而，對於基板上之通道層表面，藉由氫電漿處理、稀有氣體環境中之逆濺鍍、電子束照射、或紫外線照射而誘發氧缺陷，藉此，進行提昇氧化物半導體通道層表面附近區域之載子濃度之操作。此處，該區域之平均載子濃度較佳為1×1018~5×1021/cm3，進而較佳為2×1018~5×1020/cm3。又，通道層之平均載子濃度較佳為1×1016~5×1019/cm3，較理想的是1×1017~5×1019/cm3。例如，若為高載子濃度區域之平均載子濃度處於1×1018~5×1021/cm3之範圍內，且通道層之平均載子濃度處於1×1016~5×1019/cm3之範圍內，且前者之濃度較高之薄膜電晶體，則可達成場效遷移率為40(cm2/V．s)以上且on-off比為107。又，例如，若為高載子濃度區域之平均載子濃度處於3×1018~5×1020/cm3之範圍內，且通道層之平均載子濃度處於1×1017~5×1018/cm3之範 圍內之薄膜電晶體，則可達成場效遷移率80(cm2/V．s)以上且on-off比為108。
繼而，形成覆蓋基板上之通道層、源極電極及汲極電極之閘極絕緣膜。進而，於閘極絕緣膜上形成閘極電極。閘極電極係位於通道層上。
再者，於成膜閘極絕緣膜之步驟中，經由使氧化物半導體膜中之載子濃度變化之類的製程較為不理想。例如，於藉由電漿CVD製程而形成閘極絕緣膜之情形時，若基板溫度較高則氫擴散至通道層內，通道層中之載子濃度均一地增加，通道層中難以獲得所需之平均載子濃度。又，於閘極絕緣膜中不僅形成透氧性絕緣膜，而且亦可形成SiNx或AlN等之防透氧絕緣膜。
於閘極絕緣膜中選擇透氧性絕緣膜之情形時，在成膜閘極絕緣膜之步驟中，即便載子濃度產生變化，若閘極絕緣膜側之載子濃度較高，則亦可藉由閘極絕緣膜形成後之加熱處理而使通道層之載子濃度自閘極絕緣膜側於膜厚方向上依序降低，且將存在於自閘極絕緣膜界面起5 nm以下之區域之氧化物半導體通道層中之平均載子濃度調整為1×1018/cm3~5×1021/cm3之範圍。
實施例 實施例1 (1)薄膜電晶體之製作
本實施例係製作圖6所示之下閘極型(逆交錯型)之TFT。
首先，於形成有含有熱氧化矽之閘極絕緣膜30(膜厚100 nm)之低電阻n型結晶矽基板(基板兼閘極電極)10、20上，藉由DC濺鍍法而將厚度50 nm之In-Ga-O氧化物半導體沈積為氧化物半導體層40。使用具有InGaO組成(Ga/(In+Ga)=0.072：原子比)之多晶燒結體作為靶材。將濺鍍時之輸入DC功率設為100 W。成膜時之環境係總壓力為0.4 Pa，氣體流量比為Ar：H2O=99：1，成膜速率為8 nm/分鐘。又，基板溫度為25℃。
於沈積於閘極絕緣膜30上之In-Ga-O氧化物半導體膜40上，設置金屬光罩，形成通道長L：200 μm、通道寬W：1000 μm之通道部40。
其次，將金蒸鍍，形成源極．汲極電極50、60。進而，於其上藉由濺鍍法而沈積100 nm之SiO2膜70作為保護層。將該濺鍍時之輸入RF功率設為300 W。成膜時之環境係總壓力為0.4 Pa，氣體流量比為Ar：O2=70：30，成膜速率為2 nm/分鐘，靶材基板(T．S)間之距離為7 cm。又，基板溫度為25℃。
繼而，於大氣中以300℃加熱1小時，製造TFT。
(2)TFT之評價
對於上述(1)中獲得之TFT根據大氣下所得之轉移曲線求出之TFT特性係閾值電壓Vth=0.1 V、場效遷移率μ=125(cm2/V．s)、S值=0.30(V/decade)、On/Off比=109。又，於50℃下對閘極施加10000秒20 V之電壓後之Vth偏移電壓為0.2 V。再者，轉移曲線係使用半導體參數分析儀(Keithley Instruments(股份)製造之Keithley4200)來測定。
(3)TFT之通道層之評價
對由(1)獲得之TFT，進行深度分解XPS測定、剖面TEM(Transmission Electron Microscopy，穿透式電子顯微鏡)測定、X射線結構繞射、SSRM測定。
(3a)深度分解XPS測定
對通道部40，藉由X射線光電子分光法(以下，簡稱為XPS)，而進行深度方向分析。本實施例係藉由使用加速電壓1 keV之Ar離子之濺鍍，而一面對表面進行掘削一面測定In．3d5/2,Ga．2p3/2,Si．2p之XPS光譜。
具體而言，於XPS分析中使用ULVAC-PHI公司製造之Quantum2000。X射線源係使用經單色化之Al之Kα線。通過能量(Pass energy)為29.35 eV。
掘削係於SiO2膜70之濺鍍速度為1.7 nm/分鐘之條件下，自SiO2層70之表面70a通過通道層40進行至通道層40之閘極絕緣膜側界面40a為止。繼而，對膜厚方向上每1.6 nm之點進行XPS測定。
自SiO2層70之表面70a通過氧化物半導體膜40存在於通道層40之閘極絕緣膜側界面40a之原子根據XPS測定可知為氧、矽、銦、鎵。自表面70a亦觀察到碳，但僅為表面之吸附，故將其排除。又，構成金屬原子之比率對於膜厚方向作圖所得之圖7後，將作為保護膜層之SiO2層70之構成金屬即矽、與作為構成通道層40之主要金屬原子之銦之比率經反轉所得之膜厚作為保護層膜側界面層40b。又，將作為閘極絕緣膜層之SiO2層30之構成金屬即矽、與作為構 成通道層40之主要金屬原子之銦之比率經反轉所得之膜厚作為閘極絕緣膜側界面40a。再者，原子比係求出所需之波峰、例如In．3d5/2、Ga．2p3/2、Si2p,O1s之峰面積，並除以由Perkin-Elmer賦予之感光度係數，作為表面之原子比率。於求出光電子波峰之面積時，對於所得之光譜資料實施Savitzky-Golay法之5點平滑化，將X射線源之伴峰去除後，進行Shirley法之背景去除。
又，於各深度位置求出作為構成通道層之原子之銦及鎵之原子比率。如圖7所示，於兩界面40a、40b間觀察到平緩(plateau)。銦及鎵之比率係自通道朝向界面平滑地衰減，故組成於界面~平緩區域在膜厚方向上視作相同。若將銦之平緩區域設為自界面起5 nm以後之區域，求出平緩區域之銦比率(In/(In+Ga))(圖8)，則為0.951~0.940，且平均值為0.947。最大值、最小值相對於平均值之比例分別為1%以下，故即便於通道層內部於膜厚方向上亦視作組成相同。同樣地，若將鎵之平緩區域設為自界面起5 nm以後之區域，求出平緩區域之鎵比率(Ga/(In+Ga))(圖8)，則為0.060~0.047，且平均值為0.053。最大值、最小值相對於平均值之比例分別為15%以下，故即便於通道層內部於膜厚方向上亦視作組成相同。
(3b)剖面TEM測定及X射線結構繞射
使用穿透式電子顯微鏡(TEM)，觀察通道部40之剖面後，於膜厚方向上觀察到等效之繞射像，確認到於膜厚方向上為結晶質。因此，確認為於膜厚方向上含有具有連續 性結構之結晶層之氧化物半導體膜。又，所得之結晶層藉由X射線結晶結構分析而確認為呈現方鐵錳礦型結晶結構之氧化物。
(3c)SSRM測定
藉由水中機械研磨而獲得通道部40之剖面。繼而，藉由SSRM來對該剖面進行擴散阻抗測定。藉由與載子濃度已知之標準樣本進行比較而求出載子濃度之膜厚方向之分佈。標準樣本係準備具有與本試樣相同之元件構成，且分別具有1×1017 cm-3、1×1019 cm-3、5×1019 cm-3之載子濃度之通道層者。又，標準樣本之通道層係藉由濺鍍本實施例之靶材而獲得。標準樣本之載子濃度調整係藉由使濺鍍時之成膜條件及其後之退火條件變化而進行。若閘極絕緣膜界面附近之通道層之載子濃度變高，則觀察到SSRM像如同閘極絕緣膜之膜厚減少。因此，於比較根據標準樣本與本試樣之SSRM像判斷之表觀上之閘極絕緣膜之厚度時，本試樣之表觀上之閘極絕緣膜之厚度位於標準樣本之1×1019 cm-3與5×1019 cm-3之間，故將自閘極絕緣膜界面起5 nm為止之區域之平均載子濃度設為3×1019 cm-3。又，於與1×1017 cm-3之標準樣本進行比較時，觀察到保護層膜之厚度薄於本試樣，故確認到保護層膜附近之通道層之載子濃度為1×1017 cm-3以下。因此，藉由本測定，而確認載子濃度自閘極絕緣膜側於膜厚方向上依序降低，且自上述閘極絕緣膜界面起5 nm為止之區域之平均載子濃度為3×1019 cm-3。
將使用之裝置及測定條件示於以下。
．觀察裝置：Bruker AXS(舊Veeco)公司Digital Instruments部門製造
NanoScope IVa AFM Dimension 3100 stage AFM system+SSRM option
．SSRM掃描模式：同時測定接觸模式(contact mode)與擴散阻抗
．SSRM探針(Tip)：鑽石塗層矽懸臂
．試樣加工：可於機械研磨之剖面製作後，使各層短路，施加偏壓電壓。
．測定環境：室溫、大氣中
(4)玻璃基板上之薄膜之霍爾測定評價
使用玻璃基板代替低電阻n型結晶矽基板10、20，並藉由與(1)相同之製程而製作氧化物半導體膜、霍爾電極及保護層。藉由van der pauw法，使用霍爾測定裝置，測定平均載子濃度。其結果，確認到氧化物半導體膜之平均載子濃度為2.6×1018/cm3。
霍爾測定裝置、及其測定條件為如下所述：
[霍爾測定裝置]
東陽技術公司製造：Resi Test8310
[測定條件]
室溫(約25℃)、約0.5[T]、約10-4~10-12 A、AC磁場霍爾測定
[樣本形狀]
10 mm×10 mm
實施例2
使用濺鍍靶材中含有InGaAlO組成(Ga/(In+Ga+Al)=0.058，Al/(In+Ga+Al)=0.013：原子比)之多晶燒結體，與實施例1同樣地製作TFT，進行評價。
藉由深度方向XPS分析而確認到氧化物半導體層之組成於膜厚方向上相同，藉由TEM測定而確認到氧化物半導體層為膜厚方向上包含連續性結構之結晶層，藉由X射線結晶結構分析而確認到結晶層為呈現方鐵錳礦型結晶結構之氧化物。此外，所得之結果示於表1中。
實施例3
使用濺鍍靶材中含有InAlO組成(Al/(In+Al)=0.013：原子比)之多晶燒結體，與實施例1同樣地製作TFT並進行評價。
確認到氧化物半導體層之組成於膜厚方向上相同，氧化物半導體層為於膜厚方向上包含連續性結構之結晶層，且結晶層為呈現方鐵錳礦型結晶結構之氧化物。此外，所得之結果示於表1中。
實施例4
使用濺鍍靶材中含有In2O3組成之多晶燒結體，與實施例1同樣地製作TFT，進行評價。
確認到氧化物半導體層之組成於膜厚方向上相同，氧化物半導體層為膜厚方向上包含連續性結構之結晶層，結晶層為呈現方鐵錳礦型結晶結構之氧化物。此外，所得之結 果示於表1中。
實施例5
使用濺鍍靶材中含有InZnO組成(Zn/(In+Zn)=0.050：原子比)之多晶燒結體，與實施例1同樣地製作TFT，進行評價。
確認到氧化物半導體層之組成於膜厚方向上相同，氧化物半導體層為膜厚方向上含有連續性結構之結晶層，結晶層為呈現方鐵錳礦型結晶結構之氧化物。此外，所得之結果示於表1中。
實施例6
使用濺鍍靶材中含有InSnO組成(Sn/(In+Sn)=0.093：原子比)之多晶燒結體，與實施例1同樣地製作TFT，進行評價。
確認到氧化物半導體層之組成於膜厚方向上相同，氧化物半導體層為膜厚方向上含有連續性結構之結晶層，結晶層為呈現方鐵錳礦型結晶結構之氧化物。此外，所得之結果示於表1中。
實施例7
本實施例係藉由光微影法而製作圖6所示之下閘極型(逆交錯型)之TFT。
與實施例1(1)同樣地，於形成有閘極絕緣膜之低電阻n型結晶矽上，藉由DC濺鍍法而形成InGaO組成(Ga/(In+Ga)=0.072：原子比)之氧化物半導體層。
於經沈積之In-Ga-O氧化物半導體上，塗佈光阻劑，於 80℃下進行15分鐘預烤，透過光罩照射300 mJ/cm2之光強度之UV光，其後，於3重量%之氫氧化四甲基銨中進行顯影，以純水洗淨後，於130℃下進行15分鐘後烘烤，將光阻圖案形成為所需之通道形狀。於附帶該光阻圖案之基板上藉由磷酸．乙酸．硝酸之混合酸而蝕刻In-Ga-O氧化物半導體膜，進行半導體之島狀切割。
繼而，於該元件上塗佈光阻劑，於80℃下進行15分鐘預烤，透過光罩照射300 mJ/cm2之光強度之UV光，其後，於3重量%之氫氧化四甲基銨中進行顯影，以純水洗淨後，於130℃下進行15分鐘後烘烤，形成所需之形狀之源極．汲極電極形狀之光阻圖案。其後，藉由於整個面成膜300 nm之鉬層，並由丙酮剝離光阻劑，而製作通道長10 μm、通道寬20 μm之剝離(lift-off)元件。
進而，於其上藉由濺鍍法而沈積100 nm之Al2O3膜作為保護層。將該濺鍍時之輸入RF功率設為300 W。成膜時之環境係總壓力為0.4 Pa，氣體流量比為Ar：O2=70：30，成膜速率為2 nm/分鐘，靶材基板(T．S)間之距離為7 cm。又，基板溫度為25℃。
繼而，於大氣中於300℃下加熱1小時，製造TFT。
對於所得之TFT，與實施例1同樣地進行評價。
確認到氧化物半導體層之組成於膜厚方向上相同，氧化物半導體層為膜厚方向上含有連續性結構之結晶層，結晶層為呈現方鐵錳礦型結晶結構之氧化物。此外，所得之結果示於表1中。
實施例8
本實施例係製作圖5所示之結構之上閘極型(正交錯型)之TFT。
首先，於玻璃基板10上設置金屬光罩，且以可形成通道長L：200 μm之通道部之方式，蒸鍍鉬作為源極．汲極電極50、60而形成。
繼而，將具有InGaO組成(Ga/(In+Ga)=0.072：原子比)之多晶燒結體作為靶材，藉由DC濺鍍法，而沈積厚度50 nm之In-Ga-O氧化物半導體層作為氧化物半導體層40。將濺鍍時之輸入DC功率設為100 W。成膜時之環境係總壓力為0.4 Pa，氣體流量比為Ar：H2O=99：1，成膜速率為8 nm/分鐘。又，基板溫度為25℃。
於經沈積之In-Ga-O氧化物半導體40上，設置金屬光罩，並形成通道長L：200 μm、通道寬W：1000 μm之通道部40。此處，於大氣中於300℃下加熱1小時，進行氧化物半導體層之結晶化及載子減少。繼而，對於通道層表面附近之區域進行氫電漿處理。
繼而，以覆蓋通道層40、源極電極50、汲極電極60及氧化物半導體膜40之方式形成閘極絕緣膜30。閘極絕緣膜30係藉由濺鍍法而沈積100 nm之SiO2膜。將該濺鍍時之輸入RF功率設為300 W。成膜時之環境係總壓力為0.4 Pa，氣體流量比為Ar：O2=70：30，成膜速率為2 nm/分鐘，靶材基板(T．S)間之距離為7 cm。
進而，於閘極絕緣膜30上形成鉬之閘極電極20。閘極電 極20係以位於通道層40上之方式使用金屬光罩，藉由DC濺鍍而成膜。
對所得之TFT，與實施例1同樣地進行評價。
確認到氧化物半導體層40之組成於膜厚方向上相同，氧化物半導體層40為膜厚方向上含有連續性結構之結晶層，結晶層為呈現方鐵錳礦型結晶結構之氧化物。此外，所得之結果示於表1中。
實施例9
準備4英吋Φ之無鹼玻璃基板，於藉由濺鍍法而成膜厚度50 nm之Mo後，藉由光微影法而以閘極配線狀進行圖案化。其次，將該基板設置於電漿CVD裝置，將上述基板保持為350℃，於110 Pa之壓力下以2 sccm之比例導入SiH4，以100 sccm之比例導入N2O，以120 sccm之比例導入N2，獲得厚度150 nm之閘極絕緣膜。
繼而，將附帶該閘極絕緣膜之玻璃基板安裝於濺鍍裝置，於與實施例1相同之條件下成膜InGaO(Ga/(In+Ga)=0.072：原子比)，且成膜50 nm之氧化物半導體層。繼之，藉由光微影法而加工成通道部(通道長L：20 μm、通道寬W：50 μm)。
再次將該基板設置於電漿CVD裝置，將上述基板保持為170℃，於110 Pa之壓力下以2 sccm之比例導入SiH4，以之100 sccm比例導入N2O，以120 sccm之比例導入N2，積層厚度50 nm之層間絕緣膜。繼而，將該基板設置於乾式蝕刻裝置，形成閘極電極及源極．汲極電極用之接觸孔。繼 而，將該積層體設置於濺鍍裝置，於成膜Mo後，再次藉由光微影法進行圖案化，製成源極．汲極電極。
繼而，將本基板於大氣下以300℃且8小時之條件進行退火。
接著，再次將該基板設置於電漿CVD裝置，將上述基板保持為250℃，於110 Pa之壓力下以2 sccm之比例導入SiH4，以100 sccm之比例導入N2O，以120 sccm之比例導入N2，積層厚度300 nm之層間絕緣膜。繼而，再次藉由光微影法而形成源極．汲極．閘極電極用之接觸孔。最後，將該基板於大氣中以350℃、1小時之條件進行退火，獲得TFT。
對所得之TFT，與實施例1同樣地進行評價。確認到氧化物半導體層之組成於膜厚方向上相同，氧化物半導體層為膜厚方向上含有連續性結構之結晶層，結晶層為呈現方鐵錳礦型結晶結構之氧化物。此外，所得之結果示於表1中。
實施例10
準備4英吋Φ之無鹼玻璃基板，於藉由濺鍍法而成膜厚度50 nm之Mo後，藉由光微影法而以閘極配線狀進行圖案化。其次，將該基板設置於電漿CVD裝置，將上述基板保持為350℃，於110 Pa之壓力下以2 sccm之比例導入SiH4，以100 sccm之比例導入N2O，以120 sccm之比例導入N2，獲得厚度150 nm之閘極絕緣膜。
其次，將附帶該閘極絕緣膜之玻璃基板安裝於濺鍍裝 置，於與實施例1相同之條件下成膜InGaO(Ga/(In+Ga)=0.072：原子比)，且成膜50 nm之氧化物半導體層。其次，藉由光微影法而加工成通道部(通道長L：20 μm、通道寬W：50 μm)。
繼而，將本基板於大氣下且以300℃、1小時之條件進行退火。
再次將該基板設置於電漿CVD裝置，將上述基板保持為200℃，於110 Pa之壓力下以4 sccm之比例導入SiH4，以100 sccm之比例導入N2O，以120 sccm之比例導入N2，積層厚度50 nm之層間絕緣膜。繼而，將該基板設置於乾式蝕刻裝置，形成閘極電極及源極．汲極電極用之接觸孔。繼之，將該積層體設置於濺鍍裝置，於成膜Mo後，再次藉由光微影法來進行圖案化，製成源極．汲極電極。
繼而，將本基板於大氣下以300℃、8小時之條件進行退火。
接著，再次將該基板設置於電漿CVD裝置，將上述基板保持為250℃，於110 Pa之壓力下以2 sccm之比例導入SiH4，以100 sccm之比例導入N2O，以120 sccm之比例導入N2，積層厚度300 nm之層間絕緣膜。繼而，再次藉由光微影法而形成源極．汲極．閘極電極用之接觸孔。最後，將該基板於大氣中以350℃、1小時之條件進行退火，獲得TFT。
對所得之TFT，與實施例1同樣地進行評價。確認到氧化物半導體層之組成於膜厚方向上相同，氧化物半導體層 為膜厚方向上含有連續性結構之結晶層，結晶層為呈現方鐵錳礦型結晶結構之氧化物。此外，所得之結果示於表1中。
實施例11
準備4英吋Φ之無鹼玻璃基板，於藉由濺鍍法而成膜厚度50 nm之Mo後，藉由光微影法而以閘極配線狀進行圖案化。其次，將該基板設置於電漿CVD裝置，將上述基板保持為350℃，於110 Pa之壓力下以2 sccm之比例導入SiH4，以100 sccm之比例導入N2O，以120 sccm之比例導入N2，獲得厚度150 nm之閘極絕緣膜。
其次，將附帶該閘極絕緣膜之玻璃基板安裝於濺鍍裝置，於將InGaO(Ga/(In+Ga)=0.072：原子比)之成膜環境設為總壓力為0.4 Pa，氣體流量比為Ar：O2=50：50，且其他以與實施例1相同之條件，成膜30 nm之氧化物半導體層。繼而，藉由光微影法而加工成通道部(通道長L：20 μm、通道寬W：50 μm)。
繼而，將本基板於真空下以300℃、1小時之條件進行退火。
再次將該基板設置於電漿CVD裝置，將上述基板保持為170℃，於110 Pa之壓力下以2 sccm之比例導入SiH4，以100 sccm之比例導入N2O，以120 sccm之比例導入N2，積層厚度50 nm之層間絕緣膜。其次，將該基板設置於乾式蝕刻裝置，形成閘極電極及源極．汲極電極用之接觸孔。繼而，將該積層體設置於濺鍍裝置，於成膜Mo後，再次 藉由光微影法來進行圖案化，製成源極．汲極電極。
繼而，將本基板於大氣下以300℃、4小時之條件進行退火。
接著，再次將該基板設置於電漿CVD裝置，將上述基板保持為250℃，於110 Pa之壓力下以2 sccm之比例導入SiH4，以100 sccm之比例導入N2O，以120 sccm之比例導入N2，積層厚度300 nm之層間絕緣膜。繼而，再次藉由光微影法而形成源極．汲極．閘極電極用之接觸孔。最後，將該基板於大氣中以350℃、1小時之條件進行退火，獲得TFT。
對所得之TFT，與實施例1同樣地進行評價。確認到氧化物半導體層之組成於膜厚方向上相同，氧化物半導體層為膜厚方向上含有連續性結構之結晶層，結晶層為呈現方鐵錳礦型結晶結構之氧化物。此外，所得之結果示於表1中。
比較例1
除了實施例1中，於形成保護層70之前，於氫環境中進行退火處理(300℃、1小時)，使氧化物半導體層40中之載子濃度增加以外，與實施例1同樣地製造TFT並進行評價。
確認到氧化物半導體層之組成於膜厚方向上相同，氧化物半導體層為膜厚方向上含有連續性結構之結晶層，結晶層為呈現方鐵錳礦型結晶結構之氧化物。此外，所得之結果示於表1中。
比較例2
除了實施例1中，於形成保護層70之前，於大氣中進行退火處理(300℃、1小時)，使氧化物半導體層40中之載子濃度降低以外，與實施例1同樣地製造TFT並進行評價。
確認到氧化物半導體層之組成於膜厚方向上相同，氧化物半導體層為膜厚方向上含有連續性結構之結晶層，結晶層為呈現方鐵錳礦型結晶結構之氧化物。此外，所得之結果示於表1中。
比較例3
除了實施例8中，藉由CVD而成膜閘極絕緣膜，因CVD時之基板溫度相對高溫達到450℃，故氧化物半導體層中之載子濃度上升以外，與實施例8同樣地製造TFT並進行評價。
確認到氧化物半導體層之組成於膜厚方向上相同，氧化物半導體層為膜厚方向上含有連續性結構之結晶層，結晶層為呈現方鐵錳礦型結晶結構之氧化物。此外，所得之結果示於表1中。
比較例4
實施例9中，將與通道層相接之層間絕緣膜之膜厚設為5 nm。此外，與實施例9同樣地製造TFT並進行評價。
確認到氧化物半導體層之組成於膜厚方向上相同，氧化物半導體層為膜厚方向上含有連續性結構之結晶層，結晶層為呈現方鐵錳礦型結晶結構之氧化物。此外，所得之結果示於表1中。
比較例5
於實施例10中，將與通道層相接之層間絕緣膜之製作時之基板溫度設為300℃。此外，與實施例10同樣地製造TFT並進行評價。
確認到氧化物半導體層之組成於膜厚方向上相同，氧化物半導體層為膜厚方向上含有連續性結構之結晶層，結晶層為呈現方鐵錳礦型結晶結構之氧化物。此外，所得之結果示於表1中。
比較例6
於實施例11中，未進行與通道層相接之層間絕緣膜之製作前之真空退火處理。此外，與實施例11同樣地製造TFT並進行評價。
確認到氧化物半導體層之組成於膜厚方向上相同，氧化物半導體層為膜厚方向上含有連續性結構之結晶層，結晶層為呈現方鐵錳礦型結晶結構之氧化物。此外，所得之結果示於表1中。
[氧化物半導體薄膜之帶隙之評價]
對於上述實施例，對成膜於石英基板上之基板藉由分光橢圓偏光而評價帶隙。根據折射率及消光係數算出吸收係數，假定直接遷移型，根據吸收係數之平方及能量之圖表求出帶隙。又，藉由ICP-AES分析而確認到氧化物薄膜中所含之各元素之原子比與濺鍍靶材相同。於實施例1~3及實施例7~11、比較例1~6之膜中確認到帶隙為3.7~4.0 eV。又，確認到實施例4~6為3.5 eV以上。
如實施例1~11所示，可知本發明之薄膜電晶體一方面具有高遷移率一方面具有較高之on-off比。另一方面，可知比較例未達成高遷移率與較高之on-off比之兩者，薄膜電晶體之性能較差。
產業上之可利用性
本發明之薄膜電晶體可用於顯示裝置等之半導體器件、電氣元件、及電路。
上述中對本發明之實施形態及/或實施例進行了若干詳細說明，但本領域技術人員於實質上不脫離本發明之新穎之教示及效果情況下，可容易地對於作為該等例示之實施形態及/或實施例施加較多之變更。因此，該等較多之變更係包含於本發明之範圍內。
將此說明書中記載之文獻及作為本申請案之優先權之基礎之日本申請案說明書之內容全部引用於此。
1‧‧‧薄膜電晶體
2‧‧‧薄膜電晶體
3‧‧‧薄膜電晶體
10‧‧‧基板
20‧‧‧閘極電極
30‧‧‧閘極絕緣膜
40‧‧‧通道層(通道部)
40‧‧‧氧化物半導體層(氧化物半導體膜)
40a‧‧‧閘極絕緣膜側界面
40b‧‧‧保護層膜側界面層
42‧‧‧載子濃度區域
44‧‧‧載子濃度區域
50‧‧‧源極電極
60‧‧‧汲極電極
70‧‧‧保護層(SiO2層)
70a‧‧‧SiO2層之表面
圖1係表示作為本發明一實施形態之下閘極型薄膜電晶體之概略剖面圖。
圖2係用以說明高載子濃度區域之圖。
圖3係用以說明高載子濃度區域之圖。
圖4係用以說明高載子濃度區域之圖。
圖5係表示作為本發明其他實施形態之上閘極型薄膜電晶體之概略剖面圖。
圖6係表示實施例1中製造之下閘極型薄膜電晶體之概略剖面圖。
圖7係表示實施例1中製造之薄膜電晶體經XPS測定所得之結果之圖。
圖8係表示實施例1中製造之薄膜電晶體經XPS測定所得之結果之圖。
1‧‧‧薄膜電晶體
10‧‧‧基板
20‧‧‧閘極電極
30‧‧‧閘極絕緣膜
40‧‧‧通道層
40‧‧‧氧化物半導體層
42‧‧‧載子濃度區域
44‧‧‧載子濃度區域
50‧‧‧源極電極
60‧‧‧汲極電極
70‧‧‧保護層

Claims (11)

  1. 一種薄膜電晶體，其包含：源極電極、汲極電極及閘極電極；閘極絕緣膜；以及含有包含結晶結構之氧化物半導體之通道層；上述通道層之平均載子濃度為1×1016/cm3~5×1019/cm3之範圍，且於上述通道層之上述閘極絕緣膜側，存在較上述平均載子濃度高之載子濃度區域，且上述通道層具有實質上相同之組成。
  2. 如請求項1之薄膜電晶體，其中場效遷移率為40cm2/Vs以上。
  3. 如請求項1之薄膜電晶體，其中上述通道層具有10nm以上之膜厚，且上述高載子濃度區域之平均載子濃度處於1×1018/cm3~5×1021/cm3之範圍內。
  4. 如請求項1之薄膜電晶體，其中上述高載子濃度區域係自與閘極絕緣膜之界面起至通道層之內側5nm為止之區域。
  5. 如請求項1之薄膜電晶體，其中上述氧化物半導體係氧化銦、摻雜有Ga之氧化銦、摻雜有Al之氧化銦、摻雜有Ga及Al之氧化銦、摻雜有Zn之氧化銦、或摻雜有Sn之氧化銦。
  6. 如請求項5之薄膜電晶體，其中上述摻雜有Ga之氧化銦之原子比Ga/(Ga+In)為0.007~0.207。
  7. 如請求項5之薄膜電晶體，其中上述摻雜有Al之氧化銦之原子比Al/(Al+In)為0.003~0.125。
  8. 如請求項1至7中任一項之薄膜電晶體，其中包含下閘極結構。
  9. 如請求項8之薄膜電晶體，其中於上述通道層上設置有保護層。
  10. 如請求項9之薄膜電晶體，其中上述保護層係具有透氧性之絕緣膜。
  11. 如請求項1至7中任一項之薄膜電晶體，其中包含上閘極結構。
TW101129092A 2011-08-11 2012-08-10 Thin film transistor TWI546974B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2011176315 2011-08-11

Publications (2)

Publication Number Publication Date
TW201308611A TW201308611A (zh) 2013-02-16
TWI546974B true TWI546974B (zh) 2016-08-21

Family

ID=47668167

Family Applications (1)

Application Number Title Priority Date Filing Date
TW101129092A TWI546974B (zh) 2011-08-11 2012-08-10 Thin film transistor

Country Status (6)

Country Link
US (1) US9178076B2 (zh)
JP (1) JP6231880B2 (zh)
KR (1) KR102101605B1 (zh)
CN (1) CN103765596B (zh)
TW (1) TWI546974B (zh)
WO (1) WO2013021632A1 (zh)

Families Citing this family (36)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5965338B2 (ja) * 2012-07-17 2016-08-03 出光興産株式会社 スパッタリングターゲット、酸化物半導体薄膜及びそれらの製造方法
CN102856392B (zh) * 2012-10-09 2015-12-02 深圳市华星光电技术有限公司 薄膜晶体管主动装置及其制作方法
US9166021B2 (en) * 2012-10-17 2015-10-20 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
TWI600157B (zh) * 2012-11-16 2017-09-21 半導體能源研究所股份有限公司 半導體裝置
US9466725B2 (en) * 2013-01-24 2016-10-11 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
US9269796B2 (en) * 2013-02-06 2016-02-23 Shenzhen Royole Technologies Co., Ltd. Manufacturing method of a thin film transistor and pixel unit thereof
JP6139973B2 (ja) * 2013-05-14 2017-05-31 出光興産株式会社 酸化物半導体薄膜及びその製造方法、並びに当該酸化物半導体薄膜を備えてなる薄膜トランジスタ
JP5928657B2 (ja) * 2013-07-16 2016-06-01 住友金属鉱山株式会社 酸化物半導体薄膜および薄膜トランジスタ
US9425217B2 (en) * 2013-09-23 2016-08-23 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US9276128B2 (en) * 2013-10-22 2016-03-01 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, method for manufacturing the same, and etchant used for the same
KR20150136726A (ko) * 2014-05-27 2015-12-08 한양대학교 산학협력단 산화물 반도체 박막 트랜지스터의 제조방법
JP5828568B1 (ja) * 2014-08-29 2015-12-09 株式会社タムラ製作所 半導体素子及びその製造方法
TWI559549B (zh) * 2014-12-30 2016-11-21 鴻海精密工業股份有限公司 薄膜電晶體及其製作方法
KR20160082173A (ko) * 2014-12-31 2016-07-08 삼성디스플레이 주식회사 박막 트랜지스터 및 이를 포함하는 표시 장치
CN107408579B (zh) * 2015-03-03 2021-04-02 株式会社半导体能源研究所 半导体装置、该半导体装置的制造方法或包括该半导体装置的显示装置
US10340390B2 (en) * 2015-06-08 2019-07-02 Sharp Kabushiki Kaisha Semiconductor device and method for producing the same
JP6097458B1 (ja) * 2015-07-30 2017-03-15 出光興産株式会社 結晶質酸化物半導体薄膜、結晶質酸化物半導体薄膜の製造方法及び薄膜トランジスタ
KR101788929B1 (ko) * 2015-09-25 2017-11-15 아주대학교산학협력단 금속산화물 박막의 전기 전도도 향상 방법 및 이에 의해 전도도가 조절된 금속산화물 박막을 포함하는 박막트랜지스터
JP6862805B2 (ja) * 2015-12-08 2021-04-21 株式会社リコー 電界効果型トランジスタ、表示素子、画像表示装置、及びシステム
JP6747247B2 (ja) * 2016-01-29 2020-08-26 日立金属株式会社 半導体装置および半導体装置の製造方法
CN107026208B (zh) * 2016-01-29 2020-11-13 日立金属株式会社 半导体装置和半导体装置的制造方法
CN109075206B (zh) * 2016-04-13 2022-08-16 株式会社半导体能源研究所 半导体装置及包括该半导体装置的显示装置
CN106206745B (zh) * 2016-08-31 2019-12-31 深圳市华星光电技术有限公司 一种高迁移率金属氧化物tft的制作方法
CN106128963B (zh) 2016-09-23 2019-07-23 京东方科技集团股份有限公司 薄膜晶体管及制备方法、阵列基板及制备方法、显示面板
CN106521415B (zh) * 2016-10-27 2020-05-19 中山大学 一种改良的氧化铟透明导电薄膜退火方法
JP6746557B2 (ja) * 2016-12-06 2020-08-26 旭化成株式会社 半導体膜、及びそれを用いた半導体素子
WO2018143073A1 (ja) * 2017-02-01 2018-08-09 出光興産株式会社 結晶質酸化物半導体薄膜、積層体の製造方法、薄膜トランジスタ、薄膜トランジスタの製造方法、電子機器、車載用表示装置
CN106941082B (zh) * 2017-03-21 2020-02-28 京东方科技集团股份有限公司 氧化物半导体及氧化物薄膜晶体管制备方法和显示面板
CN107910331B (zh) * 2017-11-17 2020-07-28 南方科技大学 非易失存储器单元及其制备方法
US20210249273A1 (en) * 2018-05-08 2021-08-12 Sony Semiconductor Solutions Corporation Etching method of oxide semiconductor film, oxide semiconductor workpiece, and electronic device
CN108766972B (zh) 2018-05-11 2021-10-22 京东方科技集团股份有限公司 薄膜晶体管及其制作方法、显示基板
JP7387475B2 (ja) 2020-02-07 2023-11-28 キオクシア株式会社 半導体装置及び半導体記憶装置
CN112490294A (zh) * 2020-12-04 2021-03-12 昆山国显光电有限公司 氧化物薄膜晶体管及其制造方法和显示设备
KR20220091240A (ko) * 2020-12-23 2022-06-30 엘지디스플레이 주식회사 박막 트랜지스터 및 이를 포함하는 표시장치
WO2024029429A1 (ja) * 2022-08-01 2024-02-08 株式会社ジャパンディスプレイ 積層構造体及び薄膜トランジスタ
CN115939186A (zh) * 2022-11-29 2023-04-07 云谷（固安）科技有限公司 薄膜晶体管、显示面板及薄膜晶体管的制备方法

Family Cites Families (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5064747B2 (ja) * 2005-09-29 2012-10-31 株式会社半導体エネルギー研究所 半導体装置、電気泳動表示装置、表示モジュール、電子機器、及び半導体装置の作製方法
JP2007250987A (ja) * 2006-03-17 2007-09-27 Tokyo Institute Of Technology 固体電子装置およびその作製方法
JP4332545B2 (ja) * 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
TWI478347B (zh) 2007-02-09 2015-03-21 Idemitsu Kosan Co A thin film transistor, a thin film transistor substrate, and an image display device, and an image display device, and a semiconductor device
WO2008114588A1 (ja) * 2007-03-20 2008-09-25 Idemitsu Kosan Co., Ltd. スパッタリングターゲット、酸化物半導体膜及び半導体デバイス
JP4727684B2 (ja) * 2007-03-27 2011-07-20 富士フイルム株式会社 薄膜電界効果型トランジスタおよびそれを用いた表示装置
JP5354999B2 (ja) * 2007-09-26 2013-11-27 キヤノン株式会社 電界効果型トランジスタの製造方法
US8319214B2 (en) 2007-11-15 2012-11-27 Fujifilm Corporation Thin film field effect transistor with amorphous oxide active layer and display using the same
WO2009075281A1 (ja) * 2007-12-13 2009-06-18 Idemitsu Kosan Co., Ltd. 酸化物半導体を用いた電界効果型トランジスタ及びその製造方法
JP2009267399A (ja) * 2008-04-04 2009-11-12 Fujifilm Corp 半導体装置，半導体装置の製造方法，表示装置及び表示装置の製造方法
CN102105619B (zh) * 2008-06-06 2014-01-22 出光兴产株式会社 氧化物薄膜用溅射靶及其制造方法
EP2146379B1 (en) 2008-07-14 2015-01-28 Samsung Electronics Co., Ltd. Transistor comprising ZnO based channel layer
JP2010040552A (ja) * 2008-07-31 2010-02-18 Idemitsu Kosan Co Ltd 薄膜トランジスタ及びその製造方法
US9269573B2 (en) 2008-09-17 2016-02-23 Idemitsu Kosan Co., Ltd. Thin film transistor having crystalline indium oxide semiconductor film
CN102159517B (zh) * 2008-09-19 2014-08-06 出光兴产株式会社 氧化物烧结体及溅射靶材
JPWO2010047063A1 (ja) * 2008-10-23 2012-03-22 出光興産株式会社 高純度結晶質酸化インジウム半導体膜を有する薄膜トランジスタ、及びその製造方法
KR101034686B1 (ko) * 2009-01-12 2011-05-16 삼성모바일디스플레이주식회사 유기전계발광 표시 장치 및 그의 제조 방법
JP2010165922A (ja) * 2009-01-16 2010-07-29 Idemitsu Kosan Co Ltd 電界効果型トランジスタ、電界効果型トランジスタの製造方法及び半導体素子の製造方法
JP2010205798A (ja) * 2009-02-27 2010-09-16 Japan Science & Technology Agency 薄膜トランジスタの製造方法
JP5655277B2 (ja) 2009-04-24 2015-01-21 凸版印刷株式会社 薄膜トランジスタおよびアクティブマトリクスディスプレイ
TWI397184B (zh) * 2009-04-29 2013-05-21 Ind Tech Res Inst 氧化物半導體薄膜電晶體
JP5760298B2 (ja) * 2009-05-21 2015-08-05 ソニー株式会社 薄膜トランジスタ、表示装置、および電子機器
JP2011029238A (ja) * 2009-07-21 2011-02-10 Fujifilm Corp 結晶性ホモロガス化合物層を含む積層体の製造方法及び電界効果型トランジスタ
JP2011066070A (ja) * 2009-09-15 2011-03-31 Idemitsu Kosan Co Ltd 多結晶薄膜、その成膜方法、及び薄膜トランジスタ
WO2011039853A1 (ja) * 2009-09-30 2011-04-07 キヤノン株式会社 薄膜トランジスタ
CN102648490B (zh) * 2009-11-30 2016-08-17 株式会社半导体能源研究所 液晶显示设备、用于驱动该液晶显示设备的方法、以及包括该液晶显示设备的电子设备
KR101804589B1 (ko) * 2009-12-11 2018-01-10 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제조 방법
US8692243B2 (en) * 2010-04-20 2014-04-08 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
KR102119914B1 (ko) * 2012-05-31 2020-06-05 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제작 방법

Also Published As

Publication number Publication date
WO2013021632A1 (ja) 2013-02-14
JPWO2013021632A1 (ja) 2015-03-05
CN103765596B (zh) 2018-07-13
TW201308611A (zh) 2013-02-16
US9178076B2 (en) 2015-11-03
US20140197408A1 (en) 2014-07-17
KR20140048249A (ko) 2014-04-23
CN103765596A (zh) 2014-04-30
KR102101605B1 (ko) 2020-04-17
JP6231880B2 (ja) 2017-11-15

Similar Documents

Publication Publication Date Title
TWI546974B (zh) Thin film transistor
TWI400806B (zh) A semiconductor thin film, and a method for manufacturing the same, and a thin film transistor
TWI442570B (zh) Semiconductor thin film and its manufacturing method and thin film transistor
KR101291977B1 (ko) 반도체 박막, 그의 제조 방법, 박막 트랜지스터 및 액티브매트릭스 구동 표시 패널
TWI427795B (zh) Field-effect transistor and field-effect transistor manufacturing method
TWI520345B (zh) 非晶氧化物半導體材質、場效電晶體以及顯示元件
TWI478347B (zh) A thin film transistor, a thin film transistor substrate, and an image display device, and an image display device, and a semiconductor device
TWI430451B (zh) A laminated structure having an oxide semiconductor thin film layer, a method for producing a laminated structure, a thin film transistor, and a display device
JP6505804B2 (ja) 薄膜トランジスタ
JP2010040552A (ja) 薄膜トランジスタ及びその製造方法
JP2015032655A (ja) 薄膜トランジスタ
JP6036984B2 (ja) 酸窒化物半導体薄膜
JP5965107B2 (ja) 薄膜トランジスタ
JP5702447B2 (ja) 半導体薄膜、及びその製造方法、並びに薄膜トランジスタ
JP5678149B2 (ja) 半導体薄膜、及びその製造方法、並びに薄膜トランジスタ、アクティブマトリックス駆動表示パネル
TW202412321A (zh) 積層構造及薄膜電晶體
JP2014082424A (ja) 半導体装置の製造方法