CN103765596A - 薄膜晶体管 - Google Patents

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Abstract

本发明的目的在于提供一种薄膜晶体管，其具有高迁移率、高on-off比并且能够有效地制造。本发明提供一种薄膜晶体管(1)，其具有源电极(50)、漏电极(60)及栅电极(20)、栅绝缘膜(30)、由氧化物半导体构成的沟道层(40)，所述沟道层(40)的平均载流子浓度为1×1016/cm3～5×1019/cm3的范围，在所述沟道层(40)的所述栅绝缘膜(30)侧，具有比所述平均载流子浓度高的高载流子浓度区域(42)，所述沟道层(40)实质上具有相同的组成。

Description

薄膜晶体管
技术领域
本发明涉及一种作为沟道层具有氧化物半导体层的薄膜晶体管(TFT；Thin Film Transistor)。
背景技术
场效应晶体管(FET)被作为半导体存储器集成电路的单位电子元件、高频信号放大元件、液晶驱动用元件等广泛地使用。薄膜晶体管(TFT)是场效应晶体管的一种。伴随着近年来的图像显示装置的显著的发展，该TFT在各种图像显示装置中常被作为开关元件使用。在各种图像显示装置中，有液晶图像显示装置(LCD)、有机电致发光图像显示装置等。
作为显示器的代表的LCD在中小型面板领域或TV用途的大型影像显示面板领域中占据主流。另一方面，有机EL图像显示装置由于在高色彩的方面比LCD更优异，因此今后的拓展受到期待。
随着动画析像度的改善、三维显示器的普及，LCD的帧频的高速化不断推进。高帧频驱动对于提高动画析像度有效，因而要求帧频的进一步的高速化。作为视频显示用装置的展望，大画面、高精细、高帧频驱动成为关键词，因而就要求在TFT中具有实现这些的必需的性能。例如，随着由大画面化带来的像素容量的增大、由高精细化带来的扫描线数的增大、帧频的增大，对TFT要求高的迁移率。
以往的LCD中使用的a-Si：H(氢化非晶硅)TFT的迁移率最高为2cm2/Vs左右。但是，如果是这种程度的迁移率，则逐渐变得无法应对对视频显示器所要求的大画面、高精细、高帧频驱动。
此外，有机EL是电流驱动元件，要提高画面的亮度就要求增大驱动TFT的电流值，因此在有机EL图像显示装置中，高迁移率TFT是不可缺少的。另外，对于有机EL图像显示装置的驱动中所使用的TFT，除了高迁移率以外，还要求对于电流应力的可靠性。现状是，作为满足迁移率和可靠性两方面的TFT材料的候补，可以举出低温poly-Si(LTPS)。但是，因激光晶化时的使用光路长度的关系而使得可以实现的画面尺寸受到限制、或因激光的发射时波动而产生的TFT特性的面内不均匀性也成为问题。
取代a-Si：H TFT或LTPS而使用了氧化物半导体的TFT受到关注。例如，将氧化锌(ZnO)或氧化铟镓锌(IGZO)等氧化物半导体用于活性层(半导体层)中的TFT在迁移率等方面显示出优异的性质，其改良开发得到推进。
氧化物半导体由离子性高的键构成，其特征在于，无论是结晶质，还是非晶质，电子迁移率的差别都很小。即，其特征在于，即使在非晶质状态下也可以实现比较高的电子迁移率。另外，即使在结晶化了的情况下也难以受到晶界壁垒的影响，可以制作适合于需要面内均匀性的大面积化的TFT。此外，据报告，由于在价电子带附近具有来源于氧缺陷的带隙内能级，因此与电子相比空穴难以成为自由载流子，由此可以将TFT工作时的断态电流减小为10～15A左右。另外，由于与硅系TFT相比是宽能隙的半导体，因此在可见光区域的光稳定性方面也具有优越性。此外，由于通过使用溅射法等可以在室温下形成非晶质膜，因此还进行了在PET等树脂基板上的氧化物半导体膜晶体管形成的研究。
作为使用了氧化物半导体的TFT技术，例如在专利文献1中，提出过如下的半导体器件，即，将结晶质氧化物作为N型半导体使用，结晶质氧化物的电子载流子浓度小于2×1017/cm3，且稳定性、均匀性、重现性、耐热性、耐久性等优异。
专利文献2中，公开过作为载流子浓度高的氧化物导电性材料将氧化铟锡(ITO)等用于沟道层中的TFT。该文献中，将属于极薄薄膜(6～10nm)的沟道层的膜厚均匀化，并且将栅绝缘膜的表面平坦化而改善界面特性，实现了漏电流的减少和亚阈值摆幅的改善。
专利文献3中，通过溅射在氧化铟中固溶了镓的氧化物烧结体，从而制作具有1×1018cm-3左右的载流子浓度的氧化物半导体膜。
另外，专利文献4中，通过在底栅型TFT中，照射含有氧的等离子体，使得氧化物半导体的表面层的氧密度与栅绝缘膜侧相比增加，从而提高了on-off比。
专利文献5中，公开有具有由氧化铟锌(或ITO)和GIZO构成的2层的活性层的氧化物TFT，可以获得高的迁移率和合适的阈值电压。具体来说，制作出在膜厚5nm的高载流子浓度的氧化铟锌(或ITO)层上设有膜厚60nm的低载流子浓度的GIZO的2层的活性层的TFT。
但是，在上述专利文献的技术中存在以下的问题。
专利文献1中公开的技术由于电子载流子浓度小于2×1017cm-3，因此有提高迁移率的余地。
专利文献2中，由于沟道层的膜厚薄到10nm以下，因此有可能以岛状形成沟道层，容易产生在沟道层中没有形成半导体层的部分。
专利文献3中，在氧化物半导体层内没有设置载流子浓度不同的区域，对于亚阈值摆幅来说有改良的余地。
专利文献4中，利用氧等离子体处理，在半导体层中设置高氧密度化区域而实现了ON/OFF比的提高，然而无法获得高迁移率。
专利文献5中，由于需要2层结构的沟道层，因此与以单一的材料制作沟道层的情况相比，在生产性、制造成本方面存在问题。
现有技术文献
专利文献
专利文献1：WO2008/096768
专利文献2：日本特开2007250987号公报
专利文献3：WO2010/032422
专利文献4：日本特开2010-258196号公报
专利文献5：日本特开2010-21555号公报
发明内容
本发明鉴于上述的问题，目的在于，提供在具有高迁移率的同时、具有高on-off比的薄膜晶体管。另外，目的还在于，提供可以有效地制造的薄膜晶体管。
本发明的薄膜晶体管如下所示。
1.一种薄膜晶体管，其具有：
源电极、漏电极及栅电极；
栅绝缘膜；以及
由氧化物半导体构成的沟道层，
所述沟道层的平均载流子浓度为1×1016/cm3～5×1019/cm3的范围，在所述沟道层的所述栅绝缘膜侧，具有比所述平均载流子浓度高的高载流子浓度区域，
所述沟道层实质上具有同等的组成。
2.根据1所述的薄膜晶体管，其中，所述沟道层具有10nm以上的膜厚，并且所述高载流子浓度区域的平均载流子浓度处于1×1018/cm3～5×1021/cm3的范围。
3.根据1或2所述的薄膜晶体管，其中，所述高载流子浓度区域是从与栅绝缘膜的界面到沟道层的内侧约5nm的区域。
4.根据1～3中任一项所述的薄膜晶体管，其中，所述氧化物半导体具有晶体结构。
5.根据1～4中任一项所述的薄膜晶体管，其中，
所述氧化物半导体是
氧化铟、
掺杂有Ga的氧化铟、
掺杂有Al的氧化铟、
掺杂有Ga和Al的氧化铟、
掺杂有Zn的氧化铟、或
掺杂有Sn的氧化铟。
6.根据5所述的薄膜晶体管，其中，所述掺杂有Ga的氧化铟的原子比Ga/(Ga+In)为0.007～0.207。
7.根据5所述的薄膜晶体管，其中，所述掺杂有Al的氧化铟的原子比Al/(Al+In)为0.003～0.125。
8.根据1～7中任一项所述的薄膜晶体管，其具有底栅结构。
9.根据8所述的薄膜晶体管，其中，在所述沟道层上设有保护层。
10.根据9所述的薄膜晶体管，其中，所述保护层是具有氧透过性的绝缘膜。
11.根据1～7中任一项所述的薄膜晶体管，其具有顶栅结构。
本发明的薄膜晶体管可以利用以下的方法制造。
[1]一种薄膜晶体管的制造方法，包括：
形成栅电极、
在所述栅电极上形成栅绝缘膜、
在所述栅绝缘膜上形成沟道层、
与所述沟道层接触地形成源电极和漏电极。
[2]根据[1]所述的薄膜晶体管的制造方法，其中，所述沟道层的形成包括以下的任意一个工序。
(1)在含有水或氢的稀有气体气氛下，溅射由金属氧化物构成的靶而形成沟道层的工序。
(2)在至少含有稀有气体原子、氧分子及氢分子的气体气氛下，溅射由金属氧化物构成的靶而形成沟道层的工序。
(3)溅射由金属氧化物构成的靶而形成沟道层，在形成源电极和漏电极后，对沟道层进行还原处理的工序。
其中，对沟道层进行还原处理的工序也可以在源·漏电极形成前。另外，将沟道层还原的工序也可以利用在沟道层上利用CVD设置绝缘膜时暴露于还原气氛的工序。
[3]根据[1]所述的薄膜晶体管的制造方法，其中，在形成源电极和漏电极后，在沟道层上设置氧透过性绝缘膜。
其中，在蚀刻终止型的晶体管结构的情况下，只要氧透过性绝缘膜与沟道层接触，则设置氧透过性绝缘膜的工序无论在源电极及漏电极的形成前还是后都可以。
[4]根据[3]所述的薄膜晶体管的制造方法，其中，在形成氧透过性绝缘膜后，在选自150～500℃的范围的温度下进行加热处理。
[5]一种薄膜晶体管的制造方法，
包括：
在绝缘基板上形成源电极和漏电极、
形成沟道层、
所述沟道层与所述源电极和漏电极接触、
在所述沟道层上形成栅绝缘膜、
在所述栅绝缘膜上形成栅电极。
[6]根据[5]所述的薄膜晶体管的制造方法，其中，在所述沟道层的形成中，在含有水、氢或氧的稀有气体气氛下，溅射由单一的金属氧化物构成的靶而形成氧化物半导体层。
[7]根据[6]所述的薄膜晶体管的制造方法，其中，在所述沟道层的形成后，利用选自大气中、氧中、添加氧的氮气气氛中、添加氧的稀有气体气氛中的1种以上的气氛进行加热处理。
[8]根据[7]所述的薄膜晶体管的制造方法，其中，在所述加热处理后，进行选自氧等离子体处理、N2O等离子体处理、臭氧处理中的1种以上的处理。
[9]根据[7]或[8]所述的薄膜晶体管的制造方法，其中，在[7]所述的加热处理或[8]所述的处理后，进行选自氢等离子体处理、稀有气体气氛中的逆溅射、电子束照射、或者紫外线照射中的1种以上的处理。
[10]根据[5]～[9]中任一项所述的薄膜晶体管的制造方法，其中，在300℃以下，利用CVD或溅射来制造所述栅绝缘膜。
[11]一种薄膜晶体管的制造方法，在选自150～500℃的范围中的温度下进行加热处理。
本发明可以提供在具有高迁移率的同时还具有高on-off比的薄膜晶体管。另外，可以提供能够利用单一的氧化物半导体材料有效地制造的薄膜晶体管。
附图说明
图1是表示作为本发明的一个实施方式的底栅型薄膜晶体管的概略剖面图。
图2是用于说明高载流子浓度区域的图。
图3是用于说明高载流子浓度区域的图。
图4是用于说明高载流子浓度区域的图。
图5是表示作为本发明的另一个实施方式的顶栅型薄膜晶体管的概略剖面图。
图6是表示实施例1中制造的底栅型薄膜晶体管的概略剖面图。
图7是表示对实施例1中制造的薄膜晶体管进行XPS测定而得的结果的图。
图8是表示对实施例1中制造的薄膜晶体管进行XPS测定而得的结果的图。
具体实施方式
以下，使用附图对本发明的实施方式进行详细说明。但是，本发明并不限定于以下的实施方式，可以对其方式及详细内容进行各种变更。
实施方式1
图1是表示作为本发明的一个实施方式的底栅逆交错型薄膜晶体管的概略剖面图。
该薄膜晶体管1在基板10上形成有栅电极20、源电极50及漏电极60。栅绝缘膜30与栅电极20接触地形成。在栅绝缘膜30上，形成源电极50和漏电极60，在源电极50与漏电极60之间，形成有沟道层40。沟道层40与栅绝缘膜30接触。覆盖源电极50、漏电极60、沟道层40地形成保护层70。沟道层40处于栅绝缘膜30与保护层70之间，且与这些层接触。而且，也可以不形成保护层70。
这里，将沟道层定义为由沟道长度(源电极与漏电极的间隔)、沟道宽度(源电极和漏电极的宽度)和半导体层的膜厚包围的区域。
此外，在沟道层40的栅绝缘膜侧，具有比沟道层40的平均载流子浓度高的高载流子浓度区域42，在与栅绝缘膜相面对的一侧，具有比平均载流子浓度低的低载流子浓度区域44。
高浓度载流子区域是栅绝缘膜30附近、优选为从沟道层40的栅绝缘膜30侧的面向内侧5nm以内的带状的区域。
沟道层的平均载流子浓度为1×1016/cm3～5×10m/cm3，优选为1×1017/cm3～5×1019/cm3，更优选为1×1018/cm3～1×10m/cm3。
所谓沟道层的平均载流子浓度，是将存在于沟道层中的载流子总数除以沟道长度×沟道宽度×沟道层膜厚而得的值。在沟道层中的平均载流子浓度大于5×1019/cm3的情况下，则难以利用栅电场来控制on-off。另一方面，在小于1×1016/cm3的情况下，由于高浓度载流子区域离散地存在，因此无法获得高迁移率特性。
在高载流子浓度区域中，特别是在从栅绝缘膜面向内侧5nm以内的区域中，载流子浓度既可以在区域内均匀地高，也可以如图2所示，载流子浓度不均匀。另外，也可以如图3所示，从栅绝缘膜30起，随着沿膜厚方向接近相面对的面，载流子浓度慢慢地变低。此外，还可以如图4所示，载流子浓度只是与保护层接触的部分变低。无论在哪一种情况下，高载流子浓度区域都是从栅绝缘膜侧起在内侧一定的宽度内的带状的区域，该区域的载流子浓度高于沟道层整体的平均载流子浓度。
由于从沟道层的栅绝缘膜面起向内侧5nm以内的区域被认为是载流子移动的区域，因此如果该区域是高浓度载流子区域，则从表现出高迁移率的方面考虑优选。另外，所谓带状，是指高浓度载流子区域并非以块状存在。只要在栅绝缘膜的附近，不成为载流子的移动的障碍而存在高浓度载流子区域即可。作为此种形态，优选为带状。
高载流子浓度区域的平均载流子浓度优选处于1×1018/cm3～5×1021/cm3的范围中，更优选处于2×1018/cm3～5×1020/cm3的范围中。
所谓沟道层中的高载流子浓度区域、例如从栅绝缘膜界面起5nm以内的区域的平均载流子浓度，是将存在于该区域中的载流子总数除以沟道长度×沟道宽度×5nm而得的值，即使在该区域中存在小于1×1018/cm3的部分或大于5×1021/cm3的部分也没有问题。
例如，如果是高载流子浓度区域的平均载流子浓度处于1×1018～5×1021/cm3的范围、并且沟道层的平均载流子浓度处于1×1016～5×1019/cm3的范围、并且前者的浓度更高的薄膜晶体管，则可以实现场效应迁移率为40(cm2/V·s)以上并且on-off比为107。另外，例如如果是高载流子浓度区域的平均载流子浓度处于3×1018～5×1020/cm3的范围、并且沟道层的平均载流子浓度处于1×1017～5×1018/cm3的范围的薄膜晶体管，则可以实现场效应迁移率为80(cm2/V·s)以上并且on-off比为108。
本实施方式中，通常来说，沟道层的栅绝缘膜侧的第一面的载流子浓度高于与第一面相面对的第二面的载流子浓度。
沟道层及高载流子浓度区域的平均载流子浓度可以由扫描扩展电阻显微镜(SSRM：Scanning Spread Resistance Microscope)测定来求出。另外，沟道层中的平均载流子浓度可以由霍尔测定来求出。
沟道层的膜厚通常为10～200nm，优选为15～150nm，更优选为20～100nm，进一步优选为25～80nm，特别优选为30～50nm。在沟道层的膜厚小于10nm的情况下，因大面积成膜时的膜厚的不均匀性，所制作出的TFT的特性有可能在面内变得不均匀。另一方面，在膜厚大于200nm的情况下，成膜时间变长，不利于工业化的生产。
沟道层由实质上相同的组成的氧化物半导体构成。优选氧化物半导体具有晶体结构。
这里，所谓实质上相同，是指制作沟道层时使用的溅射靶或溶液是1种。另外，是指除了构成沟道层所接触的电极及绝缘膜的金属元素以外，沟道层中所含的金属元素的构成比在膜厚方向80％以上是相同的，更优选85％以上、特别优选90％以上是相同的。这里，膜厚方向的金属元素的构成比可以利用深度剖析XPS、SIMS来鉴定。但是，由于绝缘膜界面附近的沟道层中所含的金属元素的构成比难以鉴定，因此在该区域中，如果所关注的金属元素的谱图强度从沟道层的主体方向朝向绝缘膜方向平滑地衰减，则视为构成比相同。
作为形成沟道层的材料，例如可以举出氧化铟、掺杂有Ga的氧化铟、掺杂有Al的氧化铟、掺杂有Ga和Al的氧化铟、掺杂有Zn的氧化铟、或者掺杂有Sn的氧化铟。此外，还可以举出含有In、Zn及第三元素、所述第三元素是选自Sn、Ga、Hf、Zr、Ti、Al、Mg、Ge、Sm、Nd、La中的至少1种以上的金属元素的材料。
如果从氧化铟、掺杂有Ga的氧化铟、掺杂有Al的氧化铟、掺杂有Ga和Al的氧化铟、掺杂有Zn的氧化铟及掺杂有Sn的氧化铟中选择形成沟道层的材料，则可以获得在具有高迁移率的同时还具有高on-off比的薄膜晶体管，因此优选。
形成栅绝缘膜的材料没有特别限制，可以任意地选择普遍使用的材料。作为栅绝缘膜的材料，例如可以使用SiO2、SiNx、SiONx、Al2O3、Ta2O5、TiO2、MgO、ZrO2、CeO2、K2O、Li2O、Na2O、Rb2O、5c2O3、Y2O3、Hf2O3、CaHfO3、PbTi3、BaTa2O6、SrTiO3、AlN等化合物。它们当中，优选为SiO2、SiNx、Al2O3、Y2O3、HfO3、CaHfO3，更优选为SiO2、SiNx、Y2O3、HfO3、CaHfO3。而且，上述的氧化物的氧数不一定与化学计量比一致(例如，既可以是SiO2也可以是SiOx)。
对于形成漏电极、源电极及栅电极的各电极的材料没有特别限制，可以任意地选择普遍使用的材料。例如可以使用ITO、氧化铟锌、ZnO、SnO2等透明电极、或Al、Ag、Cu、Cr、Ni、Mo、Au、Ti、Ta等金属电极、或含有它们的合金的金属电极。另外，漏电极、源电极及栅电极的各电极也可以设为将不同的2层以上的导电层层叠而成的多层结构。特别是由于源·漏电极对低电阻布线的要求强烈，因此有时将Ti、Mo等密合性优异的金属夹入Al、Cu等良导体后使用。
本发明中，也可以如实施例中所示，使用兼作基板和栅电极的材料，然而也可以将基板和电极设为不同的材料。该情况下，优选绝缘性的基板。作为此种基板，例如可以举出以钡硼硅酸盐玻璃、铝硼硅酸盐玻璃、或铝硅酸盐玻璃等利用熔融法(Fusion)或浮式法(Floating)制作的无碱玻璃基板等为代表的玻璃基板、陶瓷基板，此外还可以举出具有能够耐受本制作工序的处理温度的耐热性的塑料基板等。另外，也可以应用在不锈钢合金等金属基板的表面设有绝缘膜的基板。在基板为母玻璃的情况下，基板的大小可以使用第一代(320mm×400mm)、第二代(400mm×500mm)、第三代(550mm×650mm)、第四代(680mm×880mm、或730mm×920mm)、第五代(1000mm×1200mm或1100mm×1250mm)、第六代1500mm×1800mm)、第七代(1900mm×2200mm)、第八代(2160mm×2460mm)、第九代(2400mm×2800mm、2450mm×3050mm)、第十代(2950mm×3400mm)等。另外也可以在基板上作为基底膜形成绝缘膜。作为基底膜，例如使用CVD法、溅射法等单层或多层地形成氧化硅膜、氮化硅膜、氧氮化硅膜、或氮氧化硅膜。
此外，也可以将带有热氧化膜的硅基板看作：栅绝缘膜为热氧化膜、将栅电极设为硅的带有栅绝缘膜及栅电极的基板。
如上所述，构成本实施方式的薄膜晶体管的沟道层的平均载流子浓度高，同时栅绝缘膜侧的层的载流子浓度更高。
在薄膜晶体管的传输特性中，载流子的主要的传导路径为栅绝缘膜界面附近，因此迁移率或on-off比受该部分的氧化物半导体区域的状态的很大的影响。本实施方式中，由于载流子浓度高的区域形成于栅绝缘膜附近，因此在进行on操作时得到的最大电流值变大。另外，在Wager et.al.著“Transparent Electronics”Springer，New York的129页中记载，载流子浓度高的氧化物半导体总的来说具有迁移率变大的趋势，由该传输特性导出的薄膜晶体管的迁移率也变高。薄膜晶体管的迁移率优选为40cm2/Vs以上，更优选为80cm2/Vs以上。
另一方面，本实施方式的薄膜晶体管中，背沟道侧的低载流子浓度区域的导电性比栅绝缘膜附近低。由此，在对栅电极施加负压的情况下容易蓄积电子的背沟道侧的传导受到抑制，可以获得off电流低的晶体管。
基于这些理由，本发明的薄膜晶体管具有高迁移率且on-off比大的性能。
此外，所谓亚阈值摆幅(S值)，是与传输特性的从off状态到on状态的上升程度有关的系数，其值越低，则意味着上升越陡峭。另外已知，在对栅电压从负侧向正侧扫描时，因所诱发出的绝缘层表面附近的电子利用能隙中的局部受主能级或氧化物半导体-绝缘膜表面的界面能级参与传导，传输曲线的上升就会钝化而无法获得良好的亚阈值摆幅。
如果与栅绝缘膜表面接触地(或者在附近)形成载流子浓度高的层，则由于此种能级被更加快速地占据，因此可以获得良好的亚阈值摆幅。另外，如之前所述off区域中的电流值也减少，因此认为对于亚阈值摆幅有利地发挥作用。
普遍已知存在于氧化物半导体中的载流子来源于氧缺陷。氧化物半导体层的背沟道侧(不与栅绝缘膜接触的一侧)的载流子浓度低意味着背沟道侧的氧缺陷少。
这里，由于薄膜晶体管性能相对于偏压应力或光照射的稳定性被解释为与存在于前沟道或背沟道侧的氧缺陷量有关，因此可以认为，通过减少背沟道侧的载流子浓度，可以获得偏压应力耐性、光稳定性优异的具有高可靠性的薄膜晶体管。
在J.Appl.Phys.，vol.94，p7768(2003)中记载，具有高载流子浓度的氧化物半导体层具有减少存在于晶粒内或晶粒间的势垒的效果。由此，还可以减少因势垒而产生的面内方向的特性的不均，可以认为，可以制作出在从TFT特性的观点来看的情况下具有面内均匀性的薄膜。
另外，本实施方式的沟道层由于组成实质上相同，由此可以由单一的溅射靶或溶液制作相对于膜厚具有载流子浓度梯度的膜，在生产性、成本方面出色。
本实施方式的薄膜晶体管可以配设于基板上而作为薄膜晶体管基板使用，另外，也可以用于图像显示装置中。
本实施方式的薄膜晶体管的沟道层可以利用包含以下的(1)～(3)的任意一个工序的方法来制造。
(1)在含有水或氢的稀有气体气氛下，溅射由单一的金属氧化物构成的靶，形成氧化物半导体层的工序；
(2)在至少含有稀有气体原子、氧分子及氢分子的气体气氛下，溅射由单一的金属氧化物构成的靶，形成氧化物半导体层的工序；
(3)溅射由单一的金属氧化物构成的靶而形成氧化物半导体层，对所成膜的层进行还原处理的工序。
在工序(3)的还原处理中，优选真空退火、氢等离子体处理、紫外线照射、水蒸气退火。特别优选为水蒸气退火。水蒸气退火优选在压力1～3MP、温度150℃～500℃的条件下进行。利用该处理，可以使薄膜的载流子浓度升高，因此即使氧化物半导体膜刚刚成膜后的载流子浓度小于1×1018/cm3，也可以获得具有在其以上的载流子浓度的沟道层。
通过使用工序(1)的成膜方法，会在等离子体中生成氢离子及氢自由基，因此产生还原作用，所得的半导体薄膜的载流子浓度变高。另外，由于可以在成膜时抑制从靶中高速地碰撞基板的氧离子，因此可以形成优质的半导体薄膜，可以利用退火时间宽范围地将加热后的载流子浓度控制在1015～1022/cm3的范围内，特别是可以稳定地制作出1×1018～5×1021/cm3的区域。
水分子相对于稀有气体原子的分压比以[H2O]/([H2O]+[稀有气体原子])表示。[H2O]是气体气氛中的水分子的分压，[稀有气体原子]是气体气氛中的稀有气体原子的分压。该分压比优选为0.1～10％，更优选为0.5～7.0％，进一步优选为1.0～5.0％，特别优选为1.0～3.0％。在水分子的含量相对于稀有气体原子来说以分压比计小于0.1％的情况下，无法获得等离子体中的氢离子及氢自由基的生成抑制效果，使得加热前的膜中的载流子浓度降低，在保护层成膜后的加热处理后有可能无法获得含有所需的载流子浓度的沟道层。另一方面，在水分子的含量相对于稀有气体原子来说以分压比计大于10％的情况下，由于在加热处理时水从薄膜中排出，因此氧化物半导体膜的膜密度降低，所得的TFT元件的迁移率有可能降低。而且，稀有气体原子没有特别限制，然而优选为氩原子。另外，除了稀有气体及水以外，也可以在不对TFT元件造成影响的范围中含有氧及氮。
也可以取代上述工序(1)，利用工序(2)形成沟道层。工序(2)中，溅射中的气体气氛优选相对于氧原子来说以摩尔比计含有2倍以上的氢原子。通过如此设置，可以获得与向气体气氛中导入水的做法同等的效果。
也可以取代上述工序(1)或(2)，利用工序(3)形成沟道层。另外，在不利用上述(1)～(3)的工序对沟道层进行还原处理的情况下，可以借助利用CVD或溅射形成与沟道层接触的氧透过性绝缘膜的过程来进行还原处理。例如，在利用溅射形成氧透过性绝缘膜的情况下，通过调整功率或溅射压力，而产生所述绝缘膜向沟道层中的打入，生成氧缺陷。其结果是，沟道层中的载流子浓度增大而产生还原作用。另外，在利用CVD形成氧透过性绝缘膜的情况下，可以通过使用含有氢的导入气体，调整基板温度、导入比率而将沟道层还原。
继(1)、(2)或(3)的工序之后，利用保护层成膜后的加热处理使沟道层的载流子浓度从栅绝缘膜侧沿膜厚方向依次减少，可以将存在于从栅绝缘膜界面起5nm以下的区域中的氧化物半导体沟道层中的平均载流子浓度调整为1×1018/cm3～5×1021/cm3的范围。
具体来说，实施方式1的薄膜晶体管例如可以如下所示地制造。
首先，在绝缘性基板上形成栅金属膜，通过对该栅金属膜进行图案形成而形成栅电极后，在绝缘性基板上形成覆盖栅电极的栅绝缘膜。
然后在栅绝缘膜上形成氧化物半导体膜。
在形成氧化物半导体膜时，优选在含有水或氢的稀有气体气氛下，溅射由金属氧化物构成的靶。利用该操作形成的薄膜的特征在于，与氧的结合受到抑制，载流子浓度高。
然后，将氧化物半导体膜图案形成处理为所需的形状而制成沟道层。
然后，通过遍及沟道层上地形成源·漏膜，对该源·漏膜进行图案形成，形成源·漏电极(一方为源电极而另一方为漏电极)。
然后，将源·漏电极上覆盖并且在源·漏电极的间隔中将沟道层上覆盖而形成保护层。这里，作为保护层膜最好是与沟道层接触的、具有氧透过性的绝缘膜(以下有时简记为氧透过性绝缘膜。)。作为氧透过性绝缘膜，例如可以使用SiO2、SiON、Al2O3、Ta2O5、TiO2、MgO、ZrO2、CeO2、K2O、Li2O、Na2O、Rb2O、Sc2O3、Y2O3、Hf2O3、CaHfO3、PbTi3、BaTa2O6、SrTiO3等的膜。它们当中，优选为SiO2、SiON、Al2O3、Y2O3、Hf2O3、CaHfO3，更优选为SiO2、Al2O3。这些氧化物的氧数不一定与化学计量比一致(例如既可以是SiO2也可以是SiOx)。氧透过性绝缘膜使用等离子体CVD法或溅射法形成。优选在含有氧的稀有气体气氛下利用溅射法成膜。
而且，对于氧透过性绝缘膜，以蚀刻终止型为例，可以在源·漏膜的成膜前形成。
然后，根据需要，对沟道层进行加热处理。进行加热处理的环境优选为大气中、氧中、添加氧的氮气气氛中、添加氧的稀有气体气氛中。另外，加热处理装置没有特别限定，然而可以使用灯退火装置(LA；LampAnnealer)、急速热退火装置(RTA；Rapid Thermal Annealer)、或激光退火装置。通过进行该操作，可以穿过氧透过性绝缘膜从背沟道侧向沟道层中供给氧，因此载流子浓度从所述栅绝缘膜侧沿膜厚方向依次减少。
而且，从形成氧化物半导体膜到形成氧透过性绝缘膜的工序之间，最好不经过使氧化物半导体膜或沟道层中的载流子浓度降低的加工过程。例如，在形成氧透过性绝缘膜前，通过进行大气退火而将氧急速地引入沟道层中，沟道层的载流子浓度均匀地降低，难以在栅绝缘膜界面附近具有高载流子浓度的区域。但是，即使在进行了此种处理的情况下，通过在形成氧透过性绝缘膜前，进行在添加氢的惰性气体中的还原退火或在高压水蒸气气氛下的退火等操作，在整个沟道层中载流子浓度升高，可以通过对氧透过性绝缘膜进行成膜后的加热处理而获得所需的沟道层。另外，也可以在进行氧透过性绝缘膜形成后的加热处理后，形成SiNx、AlN等防氧透过绝缘膜。
实施方式2
在实施方式1的沟道层中可以使用结晶性氧化物及非晶氧化物的任意一种，然而本实施方式在沟道层中使用结晶性氧化物。本实施方式除了将沟道层中所用的氧化物特定为结晶性氧化物以外，与实施方式1相同。
本实施方式中所用的结晶性氧化物半导体层的特征在于，在刚刚堆积后具有非晶结构并且沟道层中的载流子浓度为5×1018/cm3以上，而作为保护层将氧透过性的绝缘膜利用成膜后的加热处理变为晶体结构。
这样，在加热结晶化后可以将从栅绝缘膜界面起一定的区域、例如5nm以内的区域的平均载流子浓度设为1×1018/cm3～5×1021/cm3。
实施方式2中，沟道层的形成例如优选在含有稀有气体原子、和选自水分子、氢分子中的一种以上的分子的混合气体的气氛下进行溅射，特别优选在含有稀有气体原子和水分子的混合气体的气氛下进行溅射。这样，刚刚堆积后的氧化物半导体层属于非晶且载流子浓度为1×1018/cm3以上。这里，属于非晶是因为根据X射线晶体结构分析，观测到光晕图案，无法特定为晶体结构而定义的。热处理后的沟道层成为具有具备连续的结构的晶粒的多晶薄膜。
实施方式2中，构成氧化物半导体层的材料是含有铟的氧化物等，例如优选选自氧化铟、掺杂有Ga的氧化铟、掺杂有Al的氧化铟、掺杂有Ga和Al的氧化铟、掺杂有Zn的氧化铟及掺杂有Sn的氧化铟中。这里，所谓掺杂是指，针对氧化铟添加金属原子或含有金属原子的化合物，与氧化铟的原子比可以大于0.5。
通过在沟道层中使用结晶系材料，可以得到光学特性优异的薄膜晶体管。在沟道层中使用了结晶系材料的氧化物半导体的情况下，能隙有望达到3.5eV以上，因此在薄膜晶体管工作时即使照射到背光灯、有机EL的杂散光也可以保持稳定的特性。此外，作为结晶系材料，在氧化铟中掺杂有Ga或Al的情况下，能隙有望达到3.7eV以上。
作为评价材料的能隙的代表性的方法，有分光椭偏仪法。所谓分光椭偏仪法是如下的方法，即，使直线偏振光的光射入试样，研究从试样反射的光的偏振光状态(一般为椭圆偏振光)，通过用最适于记述膜的物性的模型进行拟合，来测定薄膜的折射率n和消光系数k(光学常数)、或膜厚、表面粗糙度·界面的粗糙度等。另外，还可以预测结晶度或各向异性、电阻率或能隙等其他的物性值。
通过向氧化铟中掺杂Ga或Al，晶格常数就会减少，因此In的5s轨道的重叠变大，从而有望提高迁移率。
镓金属与铟金属的原子比Ga/(Ga+In)优选为0.007～0.207，更优选Ga/(Ga+In)为0.02～0.12，进一步优选Ga/(Ga+In)为0.05～0.08。如果原子比大于0.207，则会有掺杂Ga的氧化铟薄膜的结晶化温度升高的情况。另外，如果原子比Ga/(Ga+In)小于0.007，则由Ga掺杂引起的晶格常数的减小受到抑制，有可能无法充分地发挥提高迁移率这样的Ga掺杂的效果。
铝金属与铟金属的原子比Al/(Al+In)优选为0.003～0.125，更优选为0.01～0.04，进一步优选为0.01～0.03。如果原子比大于0.125，则A1不会固溶于In位，A1有可能在晶界等中析出。另外，如果原子比Al/(A1+In)小于0.003，则由Al掺杂引起的晶格常数的减小受到抑制，有可能无法充分地发挥提高迁移率这样的Al掺杂的效果。
掺杂有Zn的氧化铟的原子比Zn/(Zn+In)优选为0.01～0.8，更优选为0.01～0.07。如果原子比大于0.8，则Zn不会固溶于In位，Zn有可能在晶界等中析出。
掺杂有Sn的氧化铟的原子比Sn/(Sn+In)优选为0.001～0.05，更优选为0.002～0.02。如果原子比大于0.05，则固溶于In中的Sn起到施主的作用，有可能因载流子浓度的升高而不会半导体化。
上述薄膜的原子比可以利用电感耦合等离子体发射光谱仪(ICP-AES)对含有元素进行定量分析而求出。
具体来说，当将溶液试样用雾化器变为雾状，导入氩等离子体(约6000～8000℃)中时，试样中的元素就会吸收热能而被激发，轨道电子从基态跃迁到高能级的轨道。该轨道电子在10-7～10-8秒左右跃迁到更低能级的轨道。此时能量之差以光的形式放射而发光。由于该光显示出元素固有的波长(谱线)，因此可以根据谱线的有无来确认元素的存在(定性分析)。
另外，由于各条谱线的大小(发光强度)与试样中的元素数成比例，因此可以通过与已知浓度的标准液比较来求出试样浓度(定量分析)。
在利用定性分析确定出所含有的元素后，利用定量分析求出含量，根据该结果求出各元素的原子比。
为了降低溅射靶的电阻值，相对于本实施方式的氧化物半导体靶，也可以以3重量％以下的比例含有Sn、Ti、Si、Ce、Zr等可以取正4价的元素。特别是Sn会使烧结密度提高，降低靶的电阻的效果大。可以取正4价的元素的含量更优选为2重量％以下，特别优选为1质量％以下。如果正4价元素的含量超过3重量％，则有可能无法将氧化物半导体膜的载流子浓度控制为低浓度。
氧化物半导体层实质上由上述氧化物构成。这意味着，该层除了上述氧化物以外，也可以含有不可避免的杂质。
实施方式2的氧化物半导体层例如可以利用DC(直流)溅射、AC(交流)溅射、RF溅射、脉冲DC溅射法等成膜。DC溅射可以简化电源装置。AC溅射在工业上在大面积均匀性方面优异，可以提高靶的利用效率。RF溅射由于即使靶的电阻高也可以放电，因此可以缓和溅射靶的烧结条件。
利用溅射进行成膜时的基板温度优选为0～120℃，更优选为10～100℃，特别优选为20～90℃。如果成膜时的基板温度高于120℃，则在薄膜刚刚堆积后的膜中会生成微晶，加热结晶化后的沟道层中的平均载流子浓度有可能大于5×1019/cm3。另外，如果成膜时的基板温度低于0℃，则有可能薄膜的膜密度降低，薄膜晶体管的迁移率降低。
靶与基板间的距离优选在与基板的成膜面垂直的方向上为1～30cm，更优选为2～8cm。在该距离小于1cm的情况下，到达基板的靶构成元素的粒子的动能变大，有可能无法获得良好的膜特性，而且有可能产生膜厚及电气特性的面内分布。另一方面，在靶与基板的间隔大于30cm的情况下，到达基板的靶构成元素的粒子的动能过小，无法获得致密的膜，从而有可能无法获得良好的半导体特性。
氧化物薄膜的成膜最好在磁场强度为300～1500高斯的气氛下进行溅射。在磁场强度小于300高斯的情况下，由于等离子体密度变低，因此在高电阻的溅射靶的情况下有可能无法溅射。另一方面，在大于1500高斯的情况下，膜厚及膜中的电气特性的控制性有可能变差。
气体气氛的压力(溅射压力)只要在等离子体可以稳定地放电的范围，就没有特别限定，然而优选为0.1～3.0Pa。溅射压力更优选为0.1～1.5Pa，特别优选为0.1～1.0Pa。在溅射压力大于3.0Pa的情况下，有可能溅射粒子的平均自由程变短、薄膜的密度降低。另外，在溅射压力小于0.1Pa的情况下，在成膜时有可能在膜中生成微晶。而且，所谓溅射压力，是指导入氩、水、氧等的分子后的溅射开始时的体系内的总压力。
如前所述，在利用AC溅射成膜的情况下，可以获得在工业上在大面积均匀性方面优异的氧化物层，并且可以提高靶的利用效率。另外，在1边大于1m的大面积基板上溅射成膜的情况下，例如优选使用如日本特开2005-290550号公报记载的那样的大面积生产用的AC溅射装置。AC溅射中，使用氧化物靶时的交流功率密度优选为3W/cm2以上、20W/cm2以下。在功率密度小于3W/cm2的情况下，成膜速度慢，在生产上不够经济。如果大于20W/cm2，则靶有可能破损。更优选的功率密度是4W/cm2～15W/cm2。AC溅射时的水的分压优选为5×10-3～5×10-1Pa。在5×10-3pa以下的情况下，有可能在薄膜刚刚堆积后在膜中生成微晶。如果大于5×10-1Pa，则膜密度的降低变得明显，因此铟的5s轨道的重叠变小，有可能导致迁移率的降低。溅射时的水的分压也要根据放电的功率密度而定，如果是5W/cm2，则优选为1×10-2pa～1×10-1Pa的范围。AC溅射的频率优选为10kHz～1MHz的范围。如果在10kHz以下，就会产生噪音的问题。如果大于1MHz，则等离子体过于扩散，因此会在所需的靶位置以外进行溅射，从而会有损害均匀性的情况。更优选的AC溅射的频率是20kHz～500kHz。
对将所得的氧化物半导体膜在形成氧透过性绝缘膜后在150～500℃下进行加热处理的工序进行说明。
该工序是对非晶质氧化物薄膜进行加热处理(退火)而使之变为结晶质的工序。同时，还是如下的工序，即，使结晶质氧化物半导体膜的载流子浓度从栅绝缘膜侧起沿膜厚方向依次减少，将从栅绝缘膜界面起存在于一定区域中的氧化物半导体沟道层中的平均载流子浓度维持为高的状态。
加热温度优选为150～500℃，更优选为200～350℃。如果加热温度小于150℃，则结晶化不充分，有可能无法将载流子浓度减少到所需的值，如果大于500℃，则载流子浓度有可能过度降低。
另外，结晶化的工序与将从栅绝缘膜界面起一定的区域内的载流子浓度维持为高的状态的工序也可以分别进行。例如也可以通过在300℃下加热30分钟而实施结晶化的工序，接下来在200℃下实施2小时调整载流子浓度的工序。
实施方式2中，含有氧化铟和掺杂剂的非晶质氧化物薄膜因实施上述加热处理(退火)，而使掺杂剂固溶于氧化铟晶体中，显示出方铁锰矿的单一相，在膜厚侧以柱状配置晶体。
通过使用以柱状配置晶体的氧化物薄膜，由于晶体的位错小、膜中的陷阱密度小，因此场效应迁移率提高，并且可以重现性良好地形成S值(亚阈值摆幅)良好的薄膜晶体管。
从载流子控制性的观点考虑，非晶质氧化物薄膜的加热处理(退火)时的气氛优选为大气中、氧中、添加氧的氮气气氛中、添加氧的稀有气体气氛中、添加氧的惰性气体气氛中。加热处理工序可以使用灯退火装置、激光退火装置、热等离子体装置、热风加热装置、接触加热装置等。
另外，以柱状配置晶体的氧化物薄膜由于难以含有杂乱的微晶，因此可以降低氧缺陷的下限值，可以将加热后的载流子浓度利用退火时间控制为1×1015～1×1021/cm3这样宽的范围。这样，就可以使结晶质氧化物半导体膜的载流子浓度从栅绝缘膜侧沿膜厚方向(依次)减少，将从栅绝缘膜界面起一定的区域内的平均载流子浓度调整为1×1018/cm3～5×1021/cm3的范围。
结晶化后的氧化物半导体层是实质上由In2O3的方铁锰矿结构构成的薄膜。而且，所谓“实质上由In2O3的方铁锰矿结构构成”是指，在本发明的氧化物层(结晶质氧化物半导体层)中，所得的结晶质氧化物薄膜中的晶体结构的70％以上(优选为80％以上、更优选为85％以上)为方铁锰矿结构。
本实施方式的氧化物半导体层最好晶体结构实质上仅由氧化铟的方铁锰矿结构构成。可以利用X射线衍射测定(XRD测定)来确认氧化物半导体层由显示出方铁锰矿结构的氧化铟构成。
当X射线射入原子规则地排列的晶体时，就会在特定的方向观察到强的X射线，产生衍射现象。对此可以说明如下，即，如果在各个位置上散射的X射线的光程差为X射线的波长的整数倍，则波的相位就会一致，因此波的振幅变大。
由于物质分别形成具备特有的规则性的晶体，因此利用X射线衍射可以研究化合物的种类。另外，还可以进行晶体的大小(晶体的有序性)、存在于材料中的晶体的方位的分布状态(晶体取向)、施加于晶体的残留应力的评价。
沟道层的膜厚通常为10～200nm，优选为15～150nm，更优选为20～100nm，进一步优选为25～80nm，特别优选为30～50nm。在沟道层的膜厚小于10nm的情况下，因大面积成膜时的膜厚的不均匀性，所制作出的薄膜晶体管的特性有可能在面内变得不均匀。另一方面，在膜厚大于200nm的情况下，成膜时间变长，有可能在工业上无法采用。
实施方式3
图5是表示作为本发明的另一个实施方式的顶栅正交错型薄膜晶体管的概略剖面图。
该薄膜晶体管2在基板10上形成有源电极50及漏电极60。在源电极50与漏电极60之间，形成有沟道层40。在基板10、源电极50、漏电极60、沟道层40上，形成有栅绝缘膜30。沟道层40与栅绝缘膜30接触。与该栅绝缘膜30接触地形成栅电极20。沟道层40处于栅绝缘膜30与基板10、源电极50、漏电极60之间，与它们接触。
本实施方式中，在沟道层40的栅绝缘膜30侧，有比沟道层的平均载流子浓度高的高载流子浓度区域42，在与栅绝缘膜30相面对的一侧，有比平均载流子浓度低的低载流子浓度区域44。
包含高载流子浓度区域42的沟道层40等构件的构成与实施方式1相同。
实施方式3的薄膜晶体管例如可以如下所示地制造。
首先，在绝缘性基板上形成氧化物半导体膜。这里，氧化物半导体层为10nm以上，优选实质上相同。在顶栅结构的情况下，对于氧化物半导体层的成膜方法，优选溅射由金属氧化物构成的靶。与实施方式1不同，关于成膜时的气氛，除了含有水或氢的稀有气体气氛下以外，也可以选择含有氧的稀有气体气氛。将氧化物半导体层图案化而制成沟道层。
接下来，在绝缘性基板上在与沟道层的相面对的两个端部分别接触地形成源电极及漏电极。
这里，优选将沟道层的平均载流子浓度调整为5×1019/cm3以下，更优选调整为1×1018/cm3以下，进一步优选调整为1×1017/cm3以下。在成膜后的氧化物半导体膜层的载流子浓度高的情况下，优选在大气中、氧中、添加氧的氮气气氛中、添加氧的稀有气体气氛中、添加氧的惰性气体气氛中进行加热处理。另外，在即使利用加热处理载流子浓度也不会充分地降低的情况下，可以利用氧等离子体处理、N2O等离子体处理、臭氧处理将沟道层的平均载流子浓度调整为所需的值。
接下来，对基板上的沟道层表面，进行通过利用氢等离子体处理、稀有气体气氛中的逆溅射、电子束照射、或紫外线照射诱发氧缺陷来提高氧化物半导体沟道层表面附近区域的载流子浓度的操作。这里，该区域的平均载流子浓度优选为1×1018～5×1021/cm3，更优选为2×1018～5×1020/cm3。另外，沟道层的平均载流子浓度优选为1×1016～5×1019/cm3，最好为1×1011～5×1019/cm3。例如，如果是高载流子浓度区域的平均载流子浓度处于1×1018～5×1021/cm3的范围、并且沟道层的平均载流子浓度处于1×1016～5×1019/cm3的范围、并且前者的浓度更高的薄膜晶体管，则可以实现场效应迁移率为40(cm2/V·s)以上并且on-off比为107。另外，例如如果是高载流子浓度区域的平均载流子浓度处于3×1018～5×1020/cm3的范围、并且沟道层的平均载流子浓度处于1×1017～5×1018/cm3的范围的薄膜晶体管，则可以实现场效应迁移率为80(cm2/V·s)以上并且on-off比为108。
接下来，形成覆盖基板上的沟道层、源电极及漏电极的栅绝缘膜。继而，在栅绝缘膜上形成栅电极。栅电极位于沟道层上。
而且，在形成栅绝缘膜的工序中，最好不经过改变氧化物半导体膜中的载流子浓度的加工过程。例如，在利用等离子体CVD形成栅绝缘膜的情况下，如果基板温度高，则氢就会向沟道层内扩散，沟道层中的载流子浓度均匀地增加，从而难以在沟道层中获得所需的平均载流子浓度。另外，在栅绝缘膜中除了氧透过性绝缘膜以外，也可以形成SiNx、A1N等防氧透过绝缘膜。
在栅绝缘膜中选择了氧透过性绝缘膜的情况下，即使在形成栅绝缘膜的工序中载流子浓度发生变化，只要栅绝缘膜侧的载流子浓度高，就可以利用栅绝缘膜形成后的加热处理使沟道层的载流子浓度从栅绝缘膜侧起沿膜厚方向依次减少，将从栅绝缘膜界面起存在于5nm以下的区域中的氧化物半导体沟道层中的平均载流子浓度调整为1×1018/cm3～5×1021/cm3的范围。
实施例
实施例1
(1)薄膜晶体管的制作
本实施例中，制作出图6所示的底栅型(逆交错型)的TFT。
首先，在形成有由热氧化硅构成的栅绝缘膜30(膜厚100nm)的低电阻n型结晶硅基板(基板兼栅电极)10、20上，利用DC溅射法，作为氧化物半导体层40堆积厚50nm的In-Ga-O氧化物半导体。作为靶，使用了具有InGaO组成(Ga/(In+Ga)＝0.072：原子比)的多晶烧结体。将溅射时的输入DC功率设为100W。成膜时的气氛是总压力为0.4Pa，气体流量比为Ar∶H2O＝99∶1，成膜速度为8nm/分钟。另外，基板温度为25℃。
在堆积于栅绝缘膜30上的In-Ga-O氧化物半导体膜40上，设置金属掩模，形成沟道长度L：200μm，沟道宽度W：1000μm的沟道部40。
然后，蒸镀金而形成源·漏电极50、60。继而，在其上利用溅射法作为保护层堆积100nm的SiO2膜70。将该溅射时的输入RF功率设为300W。成膜时的气氛是总压力为0.4Pa，气体流量比为Ar∶O2＝70∶30，成膜速度为2nm/分钟，靶-基板(T·S)间的距离为7cm。另外，基板温度为25℃。
接下来，在大气中在300℃下加热1小时而制造出TFT。
(2)TFT的评价
关于上述(1)中得到的TFT，根据在大气下得到的传输曲线求出的TFT特性是：阈值电压Vth＝0.1V，场效应迁移率μ＝125(cm2/V·s)，S值＝0.30(V/decade)，On/Off比＝109。另外，在50℃下对栅极施加20V的电压1000秒后的Vth漂移电压为0.2V。而且，使用半导体参数分析仪(Keithley Instruments(株)制Keithley4200)测定传输曲线。
(3)TFT的沟道层的评价
对利用(1)得到的TFT，进行了深度剖析XPS测定、剖面TEM测定、X射线结构衍射、SSRM测定。
(3a)深度剖析XPS测定
对沟道部40，利用X射线光电子能谱法(以下简称为XPS)进行了深度方向分析。本实施例中，利用使用了加速电压1keV的Ar离子的溅射，在挖掘表面的同时测定出In·3d5/2、Ga·2p3/2、Si·2p的XPS光谱。
具体来说，在XPS分析中，使用了ULVAC-PHI公司制的Quantum2000。X射线源使用了单色化了的A1的Kα线。通能(Pass energy)为29.35eV。
在SiO2膜70的溅射速度为1.7nm/分钟的条件下，从SiO2层70的表面70a起，穿过沟道层40，直到沟道层40的栅绝缘膜侧界面40a进行挖掘。此后，沿膜厚方向对每隔1.6nm的点进行XPS测定。
从SiO2层70的表面70a，穿过氧化物半导体膜40，存在于沟道层40的栅绝缘膜侧界面40a的原子根据XPS测定可知为氧、硅、铟、镓。从表面70a中，也观察到了碳，然而仅是在表面的吸附，因此将其排除在外。另外，根据沿膜厚方向绘制构成金属原子的比率而得的图7，将属于作为保护层的SiO2层70的构成金属的硅与属于构成沟道层40的主要金属原子的铟的比率反过来的膜厚设为保护层侧界面层40b。另外，将属于作为栅绝缘膜层的SiO2层30的构成金属的硅与属于构成沟道层40的主要金属原子的铟的比率反过来的膜厚设为栅绝缘膜侧界面40a。而且，原子比是求出所需的峰、例如In·3d5/2、Ga·2p3/2、Si2p、O1s的峰面积，除以Perkin-Elmer的灵敏度系数而得的表面的原子比率。在求光电子峰的面积时，对所得的光谱数据实施基于Savitzky-Golay法的5点平滑，除去X射线源的伴峰后，进行基于Shirley法的背景扣除。
另外，在各深度位置求出作为构成沟道层的原子的铟与镓的原子比率。如图7所示，在两个界面40a、40b间观察到平坦。由于铟与镓的比率随着从沟道靠近界面平滑地减衰，因此将组成在界面～平坦区中在膜厚方向视为相同。当将铟的平坦区设为从界面起5nm以后的区域，求出平坦区的铟比率(In/(In+Ga))时(图8)，为0.951～0.940，平均值为0.947。相对于平均值来说的最大值、最小值的比例分别为1％以下，因此也将在沟道层内部在膜厚方向视为组成相同。同样地，当将镓的平坦区设为从界面起5nm以后的区域，求出平坦区的镓比率(Ga/(In+Ga))时(图8)，为0.060～0.047，平均值为0.053。由于相对于平均值来说的最大值、最小值的比例分别为15％以下，因此也将在沟道层内部在膜厚方向上视为组成相同。
(3b)断面TEM测定及X射线结构衍射
使用透射型电子显微镜(TEM)，观察了沟道部40的剖面，其结果是，在膜厚方向观察到等效衍射图，可以确认在膜厚方向是结晶质。所以，确认是由在膜厚方向具有连续的结构的结晶质层构成的氧化物半导体膜。另外，对于所得的结晶质层，利用X射线晶体结构分析确认是显示出方铁锰矿型晶体结构的氧化物。
(3c)SSRM测定
利用水中机械研磨得到沟道部40的剖面。接下来，对该剖面利用SSRM进行了扩展电阻测定。通过与载流子浓度已知的标准样品比较而求出载流子浓度的膜厚方向的分布。标准样品准备了具有与本试样相同的元件构成、分别具有1×1017cm-3、1×1019cm-3、5×1019cm-3的载流子浓度的沟道层的材料。另外，标准样品的沟道层是通过溅射本实施例的靶而得。标准样品的载流子浓度调整是通过改变溅射时的成膜条件及其后的退火条件而进行的。当栅绝缘膜界面附近的沟道层的载流子浓度变高时，就观察到的SSRM像而言，宛如栅绝缘膜的膜厚减少。所以，在对标准样品与由本试样的SSRM像判断的表观上的栅绝缘膜的厚度进行比较时，由于本试样的表观上的栅绝缘膜的厚度位于标准样品的1×1019cm-3与5×1019cm-3之间，因此将从栅绝缘膜界面起5nm以内的区域的平均载流子浓度设为3×1019cm-3。另外，在与l×1017cm-3的标准样品比较时，观察到保护层的厚度比本试样薄，因此确认保护层附近的沟道层的载流子浓度为1×1017cm-3以下。这样，利用本测定确认，载流子浓度从栅绝缘膜侧沿膜厚方向依次减少，并且从所述栅绝缘膜界面起5nm以内的区域的平均载流子浓度为3×1019cm-3。
将所使用的装置及测定条件表示如下。
·观察装置：Bruker AXS(前Veeco)公司Digital Instruments部门制
NanoScope IVa AFM Dimension3100stage AFM system+SSRM option
·SSRM扫描模式：接触模式与扩展电阻同时测定
·SSRM探针(Tip)：金刚石镀覆硅悬臂
·试样加工：在利用机械研磨制作剖面后，将各层短路而使得可以施加偏置电压。
·测定环境：室温、大气中
(4)玻璃基板上的薄膜的霍尔测定评价
取代低电阻n型结晶硅基板10、20而使用玻璃基板，利用与(1)相同的工序制作出氧化物半导体膜、霍尔电极及保护层。利用van derpauw法使用霍尔测定装置测定出平均载流子浓度。其结果是，确认氧化物半导体膜的平均载流子浓度为2.6×1018/cm3。
霍尔测定装置及其测定条件如下所示。
[霍尔测定装置]
东阳特克尼卡制：Resi Test8310
[测定条件]
室温(约25℃)、约0.5[T]、约10-4～10-12A、AC磁场霍尔测定
[样品形状]
10mm×10mm
实施例2
在溅射靶中使用具有InGaAlO组成(Ga/(In+Ga+Al)＝0.058、Al/(In+Ga+Al)＝0.013：原子比)的多晶烧结体，与实施例1相同地制作并评价了TFT。
利用深度方向XPS分析确认了：氧化物半导体层的组成在膜厚方向上相同，利用TEM测定确认了：氧化物半导体层是在膜厚方向具有连续的结构的结晶质层，利用X射线晶体结构分析确认了：结晶质层是显示出方铁锰矿型晶体结构的氧化物。将其他所得的结果表示于表1中。
实施例3
在溅射靶中使用具有InAlO组成(Al/(In+Al)＝0.013：原子比)的多晶烧结体，与实施例1相同地制作并评价了TFT。
确认了氧化物半导体层的组成在膜厚方向上相同、氧化物半导体层是在膜厚方向具有连续的结构的结晶质层、结晶质层是显示出方铁锰矿型晶体结构的氧化物。将其他所得的结果表示于表1中。
实施例4
在溅射靶中使用具有In2O3组成的多晶烧结体，与实施例1相同地制作并评价了TFT。
确认了氧化物半导体层的组成在膜厚方向上相同、氧化物半导体层是在膜厚方向具有连续的结构的结晶质层、结晶质层是显示出方铁锰矿型晶体结构的氧化物。将其他所得的结果表示于表1中。
实施例5
在溅射靶中使用具有InZnO组成(Zn/(In+Zn)＝0.050：原子比)组成的多晶烧结体，与实施例1相同地制作并评价了TFT。
确认了氧化物半导体层的组成在膜厚方向上相同、氧化物半导体层是在膜厚方向具有连续的结构的结晶质层、结晶质层是显示出方铁锰矿型晶体结构的氧化物。将其他所得的结果表示于表1中。
实施例6
在溅射靶中使用具有InSnO组成(Sn/(In+Sn)＝0.093：原子比)组成的多晶烧结体，与实施例1相同地制作并评价了TFT。
确认了氧化物半导体层的组成在膜厚方向上相同、氧化物半导体层是在膜厚方向具有连续的结构的结晶质层、结晶质层是显示出方铁锰矿型晶体结构的氧化物。将其他所得的结果表示于表1中。
实施例7
本实施例中，利用光刻技术，制作出如图6所示的底栅型(逆交错型)的TFT。
与实施例1(1)相同，在形成有栅绝缘膜的低电阻n型结晶硅上，利用DC溅射法形成InGaO组成(Ga/(In+Ga)＝0.072：原子比)的氧化物半导体层。
在所堆积的In-Ga-O氧化物半导体上，涂布抗蚀剂，在80℃下进行15分钟预烘烤，穿过掩模照射300mJ/cm2的光强度的UV光，其后，利用3重量％的四甲基氢氧化铵进行显影，用纯水清洗后，在130℃进行15分钟后烘烤，以所需的沟道形状形成抗蚀剂图案。将该带有抗蚀剂图案的基板用磷酸·乙酸·硝酸的混酸蚀刻In-Ga-O氧化物半导体膜而进行半导体的岛状切刻。
接下来，向该元件涂布抗蚀剂，在80℃进行15分钟预烘烤，穿过掩模照射300mJ/cm2的光强度的UV光，其后，用3重量％的四甲基氢氧化铵进行显影，用纯水清洗后，在130℃进行15分钟后烘烤，形成所需的形状的源·漏电极形状的抗蚀剂图案。其后，在整个面形成300nm的钼层，通过用丙酮剥离抗蚀剂，从而制作出沟道长度10μm、沟道宽度20μm的剥离(lift-off)元件。
继而，在其上利用溅射法作为保护层堆积100nm的Al2O3膜。将该溅射时的输入RF功率设为300W。成膜时的气氛是总压力为0.4Pa，气体流量比为Ar∶O2＝70∶30，成膜速度为2nm/分钟，靶-基板(T·S)间的距离为7cm。另外，基板温度为25℃。
接下来，在大气中在300℃下加热1小时而制造出TFT。
对所得的TFT与实施例1相同地评价。
确认了氧化物半导体层的组成在膜厚方向上相同、氧化物半导体层是在膜厚方向具有连续的结构的结晶质层、结晶质层是显示出方铁锰矿型晶体结构的氧化物。将其他所得的结果表示于表1中。
实施例8
本实施例中，制作出图5所示的结构的顶栅型(正交错型)的TFT。
首先，在玻璃基板10上设置金属掩模，按照可以形成沟道长度L：200μm的沟道部的方式，作为源·漏电极50、60蒸镀钼而形成。
接下来，以具有InGaO组成(Ga/(In+Ga)＝0.072：原子比)的多晶烧结体作为靶，利用DC溅射法，作为氧化物半导体层40堆积出厚50nm的In-Ga-O氧化物半导体层。将溅射时的输入DC功率设为100W。成膜时的气氛总压力为0.4Pa，气体流量比为Ar∶H2O＝99∶1，成膜速度为8nm/分钟。另外，基板温度为25℃。
在堆积好的In-Ga-O氧化物半导体40上，设置金属掩模，形成沟道长度L：200μm、沟道宽度W：1000μm的沟道部40。这里，在大气中以300℃加热1小时，进行氧化物半导体层的结晶化及载流子减少。接下来，对沟道层表面附近的区域进行氢等离子体处理。
接下来，覆盖沟道层40、源电极50、漏电极60及氧化物半导体膜40地形成栅绝缘膜30。栅绝缘膜30是利用溅射法堆积100nm的SiO2膜而成。将该溅射时的输入RF功率设为300W。成膜时的气氛的总压力为0.4Pa，气体流量比为Ar∶O2＝70∶30，成膜速度为2nm/分钟，靶-基板(T·S)间的距离为7cm。
继而，在栅绝缘膜30上形成钼的栅电极20。栅电极20是以位于沟道层40上的方式使用金属掩模利用DC溅射成膜。
对所得的TFT与实施例1相同地进行了评价。
确认氧化物半导体层40的组成在膜厚方向上相同、氧化物半导体层40是在膜厚方向具有连续的结构的结晶质层、结晶质层是显示出方铁锰矿型晶体结构的氧化物。将其他所得的结果表示于表1中。
实施例9
准备4英寸Φ的无碱玻璃基板，用溅射法形成厚50nm的Mo的膜后，利用光刻法以栅极布线状进行了图案形成。然后，将该基板安放在等离子体CVD装置中，将所述基板保持为350℃，以2sccm的SiH4、100sccm的N2O、120sccm的N2的比例以110Pa的压力导入，得到厚150nm的栅绝缘膜。
然后，将该带有栅绝缘膜的玻璃基板安装在溅射装置中，在与实施例1相同的条件下形成InGaO(Ga/(In+Ga)＝0.072：原子比)的膜，形成50nm的氧化物半导体层。然后，利用光刻法加工为沟道部(沟道长度L：20μm，沟道宽度W：50μm)。
再次将该基板安放在等离子体CVD装置中，将所述基板保持为170℃，以2sccm的SiH4、100sccm的N2O、120sccm的N2的比例以110Pa的压力导入，层叠出厚50nm的层间绝缘膜。然后，将该基板安放在干式蚀刻装置中，形成栅电极和源·漏电极用的接触孔。此后，将该层叠体安放在溅射装置中，形成Mo的膜后，再次利用光刻法进行图案形成而形成源·漏电极。
接下来，将本基板在大气下、300℃、8小时的条件下进行退火。
接着，再次将该基板安放在等离子体CVD装置中，将所述基板保持为250℃，以2sccm的SiH4、100sccm的N2O、120sccm的N2的比例以110Pa的压力导入，层叠出厚300nm的层间绝缘膜。此后再次利用光刻法形成源·漏·栅电极用的接触孔。最后将该基板在大气中、350℃、1小时的条件下退火，得到TFT。
对所得的TFT与实施例1相同地进行了评价。确认氧化物半导体层的组成在膜厚方向上相同、氧化物半导体层是在膜厚方向具有连续的结构的结晶质层、结晶质层是显示出方铁锰矿型晶体结构的氧化物。将其他所得的结果表示于表1中。
实施例10
准备4英寸Φ的无碱玻璃基板，利用溅射法形成厚50nm的Mo的膜后，利用光刻法以栅极布线状进行图案形成。然后，将该基板安放在等离子体CVD装置中，将所述基板保持为350℃，以2sccm的SiH4、100sccm的N2O、120sccm的N2的比例以110Pa的压力导入，得到厚150nm的栅绝缘膜。
然后，将该带有栅绝缘膜的玻璃基板安装在溅射装置中，在与实施例1相同的条件下形成InGaO(Ga/(In+Ga)＝0.072：原子比)的膜，形成50nm的氧化物半导体层。然后，利用光刻法加工为沟道部(沟道长度L：20μm，沟道宽度W：50μm)。
接下来，将本基板在大气下、300℃、1小时的条件下进行退火。
再次将该基板安放在等离子体CVD装置中，将所述基板保持为200℃，以4sccm的SiH4、100sccm的N2O、120sccm的N2的比例以110Pa的压力导入，层叠出厚50nm的层间绝缘膜。然后，将该基板安放在干式蚀刻装置中，形成栅电极和源·漏电极用的接触孔。此后，将该层叠体安放在溅射装置中，形成Mo的膜后，再次利用光刻法进行图案形成而形成源·漏电极。
接下来，将本基板在大气下、300℃、8小时的条件下进行退火。
接着，再次将该基板安放在等离子体CVD装置中，将所述基板保持为250℃，以2sccm的SiH4、100sccm的N2O、120sccm的N2的比例以110Pa的压力导入，层叠出厚300nm的层间绝缘膜。此后再次利用光刻法形成源·漏·栅电极用的接触孔。最后将该基板在大气中、350℃、1小时的条件下退火，得到TFT。
对所得的TFT与实施例1相同地进行了评价。确认氧化物半导体层的组成在膜厚方向上相同、氧化物半导体层是在膜厚方向具有连续的结构的结晶质层、结晶质层是显示出方铁锰矿型晶体结构的氧化物。将其他所得的结果表示于表1中。
实施例11
准备4英寸Φ的无碱玻璃基板，利用溅射法形成厚50nm的Mo的膜后，利用光刻法以栅极布线状进行图案形成。然后，将该基板安放在等离子体CVD装置中，将所述基板保持为350℃，以2sccm的SiH4、100sccm的N2O、120sccm的N2的比例以110Pa的压力导入，得到厚150nm的栅绝缘膜。
然后，将该带有栅绝缘膜的玻璃基板安装在溅射装置中，在除了将InGaO(Ga/(In+Ga)＝0.072：原子比)的成膜气氛设为总压力为0.4Pa、气体流量比为Ar∶O2＝50∶50以外而其他与实施例1相同的条件下，形成30nm的氧化物半导体层。然后，利用光刻法加工为沟道部(沟道长度L：20μm，沟道宽度W：50μm)。
接下来，将本基板在真空下、300℃、1小时的条件下进行退火。
再次将该基板安放在等离子体CVD装置中，将所述基板保持为170℃，以2sccm的SiH4、100sccm的N2O、120sccm的N2的比例以110Pa的压力导入，层叠出厚50nm的层间绝缘膜。然后，将该基板安放在干式蚀刻装置中，形成栅电极和源·漏电极用的接触孔。此后，将该层叠体安放在溅射装置中，形成Mo的膜后，再次利用光刻法进行图案形成而形成源·漏电极。
接下来，将本基板在大气下、300℃、4小时的条件下进行退火。
接着，再次将该基板安放在等离子体CVD装置中，将所述基板保持为250℃，以2sccm的SiH4、100sccm的N2O、120sccm的N2的比例以110Pa的压力导入，层叠出厚300nm的层间绝缘膜。此后再次利用光刻法形成源·漏·栅电极用的接触孔。最后将该基板在大气中、350℃、1小时的条件下退火，得到TFT。
对所得的TFT与实施例1相同地进行了评价。确认氧化物半导体层的组成在膜厚方向上相同、氧化物半导体层是在膜厚方向具有连续的结构的结晶质层、结晶质层是显示出方铁锰矿型晶体结构的氧化物。将其他所得的结果表示于表1中。
比较例1
除了在实施例1中，在保护层70形成前不久在氢气氛中进行退火处理(300℃1小时)，使氧化物半导体层40中的载流子浓度增加以外，与实施例1相同地制造、评价了TFT。
确认了氧化物半导体层的组成在膜厚方向上相同、氧化物半导体层是在膜厚方向具有连续的结构的结晶质层、结晶质层是显示出方铁锰矿型晶体结构的氧化物。将其他所得的结果表示于表1中。
比较例2
除了在实施例1中，在保护层70形成前不久在大气中进行退火处理(300℃1小时)，使氧化物半导体层40中的载流子浓度降低以外，与实施例1相同地制造、评价了TFT。
确认氧化物半导体层的组成在膜厚方向上相同、氧化物半导体层是在膜厚方向具有连续的结构的结晶质层、结晶质层是显示出方铁锰矿型晶体结构的氧化物。将其他所得的结果表示于表1中。
比较例3
在实施例8中，利用CVD形成栅绝缘膜，由于CVD时的基板温度是450℃这样比较高的温度，因此氧化物半导体层中的载流子浓度升高，除此以外，与实施例8相同地制造、评价了TFT。
确认了氧化物半导体层的组成在膜厚方向上相同、氧化物半导体层是在膜厚方向具有连续的结构的结晶质层、结晶质层是显示出方铁锰矿型晶体结构的氧化物。将其他所得的结果表示于表1中。
比较例4
在实施例9中，将与沟道层接触的层间绝缘膜的膜厚设为5nm。除此以外，与实施例9相同地制造、评价了TFT。
确认了氧化物半导体层的组成在膜厚方向上相同、氧化物半导体层是在膜厚方向具有连续的结构的结晶质层、结晶质层是显示出方铁锰矿型晶体结构的氧化物。将其他所得的结果表示于表1中。
比较例5
在实施例10中，将与沟道层接触的层间绝缘膜的制作时的基板温度设为300℃。除此以外，与实施例10相同地制造、评价了TFT。
确认了氧化物半导体层的组成在膜厚方向上相同、氧化物半导体层是在膜厚方向具有连续的结构的结晶质层、结晶质层是显示出方铁锰矿型晶体结构的氧化物。将其他所得的结果表示于表1中。
比较例6
在实施例11中，未进行制作与沟道层接触的层间绝缘膜前的真空退火处理。除此以外，与实施例11相同地制造、评价了TFT。
确认了氧化物半导体层的组成在膜厚方向上相同、氧化物半导体层是在膜厚方向具有连续的结构的结晶质层、结晶质层是显示出方铁锰矿型晶体结构的氧化物。将其他所得的结果表示于表1中。
[氧化物半导体薄膜的能隙的评价]
对上述实施例，利用分光椭偏仪对在石英基板上成膜的基板评价了能隙。根据折射率及消光系数算出吸光系数，假定为直接跃迁型，根据吸光系数的平方与能量的图表求出能隙。另外，利用ICP-AES分析，确认了氧化物薄膜中所含的各元素的原子比与溅射靶相同。确认实施例1～3及实施例7～11、比较例1～6的膜中能隙为3.7～4.0eV。另外，确认实施例4～6为3.5eV以上。
[表1]
如实施例1～11中所示，本发明的薄膜晶体管在具有高迁移率的同时，还具有高on-off比。而另一方面可知，比较例没有同时实现高迁移率和高on-off比两者，薄膜晶体管的性能差。
产业上的可利用性
本发明的薄膜晶体管可以用于显示装置等的半导体器件、电气元件、及电路中。
虽然在上述说明中详细说明了几个本发明的实施方式和/或实施例，然而本领域技术人员很容易不实质性地脱离本发明的新的教导及效果地对这些作为例示的实施方式和/或实施例进行多种变型。所以，这些多种变型包含于本发明的范围中。
将该说明书中记载的文献及成为本申请的巴黎优先权的基础的日本申请说明书的内容全都引用到这里。

Claims (11)

1.一种薄膜晶体管，其具有：
源电极、漏电极及栅电极；
栅绝缘膜；以及
由氧化物半导体构成的沟道层，
所述沟道层的平均载流子浓度为1×1016/cm3～5×1019/cm3的范围，在所述沟道层的所述栅绝缘膜侧，具有比所述平均载流子浓度高的高载流子浓度区域，
所述沟道层实质上具有同等的组成。
2.根据权利要求1所述的薄膜晶体管，其中，
所述沟道层具有10nm以上的膜厚，所述高载流子浓度区域的平均载流子浓度处于1×1018/cm3～5×1021/cm3的范围。
3.根据权利要求1或2所述的薄膜晶体管，其中，
所述高载流子浓度区域是从与栅绝缘膜的界面到沟道层的内侧5nm的区域。
4.根据权利要求1～3中任一项所述的薄膜晶体管，其中，
所述氧化物半导体具有晶体结构。
5.根据权利要求1～4中任一项所述的薄膜晶体管，其中，
所述氧化物半导体是
氧化铟、
掺杂有Ga的氧化铟、
掺杂有Al的氧化铟、
掺杂有Ga和Al的氧化铟、
掺杂有Zn的氧化铟、或
掺杂有Sn的氧化铟。
6.根据权利要求5所述的薄膜晶体管，其中，
所述掺杂有Ga的氧化铟的原子比Ga/(Ga+In)为0.007～0.207。
7.根据权利要求5所述的薄膜晶体管，其中，
所述掺杂有Al的氧化铟的原子比Al/(Al+In)为0.003～0.125。
8.根据权利要求1～7中任一项所述的薄膜晶体管，其具有底栅结构。
9.根据权利要求8所述的薄膜晶体管，其中，
在所述沟道层上设有保护层。
10.根据权利要求9所述的薄膜晶体管，其中，
所述保护层是具有氧透过性的绝缘膜。
11.根据权利要求1～7中任一项所述的薄膜晶体管，其具有顶栅结构。
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Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106128963A (zh) * 2016-09-23 2016-11-16 京东方科技集团股份有限公司 薄膜晶体管及制备方法、阵列基板及制备方法、显示面板
CN106206745A (zh) * 2016-08-31 2016-12-07 深圳市华星光电技术有限公司 一种高迁移率金属氧化物tft的制作方法
CN106521415A (zh) * 2016-10-27 2017-03-22 中山大学 一种改良的氧化铟透明导电薄膜退火方法
JP2017108136A (ja) * 2015-12-08 2017-06-15 株式会社リコー 電界効果型トランジスタ、表示素子、画像表示装置、及びシステム
CN106941082A (zh) * 2017-03-21 2017-07-11 京东方科技集团股份有限公司 氧化物半导体及氧化物薄膜晶体管制备方法和显示面板
CN107026208A (zh) * 2016-01-29 2017-08-08 日立金属株式会社 半导体装置和半导体装置的制造方法
CN107910331A (zh) * 2017-11-17 2018-04-13 南方科技大学 非易失存储器单元及其制备方法
WO2019214440A1 (zh) * 2018-05-11 2019-11-14 京东方科技集团股份有限公司 薄膜晶体管及其制备方法、显示基板和显示装置
CN112490294A (zh) * 2020-12-04 2021-03-12 昆山国显光电有限公司 氧化物薄膜晶体管及其制造方法和显示设备
CN112928026A (zh) * 2014-08-29 2021-06-08 株式会社田村制作所 Ga2O3系半导体元件

Families Citing this family (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5965338B2 (ja) * 2012-07-17 2016-08-03 出光興産株式会社 スパッタリングターゲット、酸化物半導体薄膜及びそれらの製造方法
CN102856392B (zh) * 2012-10-09 2015-12-02 深圳市华星光电技术有限公司 薄膜晶体管主动装置及其制作方法
US9166021B2 (en) * 2012-10-17 2015-10-20 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
TWI661553B (zh) * 2012-11-16 2019-06-01 日商半導體能源研究所股份有限公司 半導體裝置
US9466725B2 (en) * 2013-01-24 2016-10-11 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
WO2014121469A1 (zh) * 2013-02-06 2014-08-14 深圳市柔宇科技有限公司 一种薄膜晶体管及其像素单元的制造方法
JP6139973B2 (ja) * 2013-05-14 2017-05-31 出光興産株式会社 酸化物半導体薄膜及びその製造方法、並びに当該酸化物半導体薄膜を備えてなる薄膜トランジスタ
KR20160033145A (ko) * 2013-07-16 2016-03-25 스미토모 긴조쿠 고잔 가부시키가이샤 산화물 반도체 박막 및 박막 트랜지스터
US9425217B2 (en) * 2013-09-23 2016-08-23 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US9276128B2 (en) * 2013-10-22 2016-03-01 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, method for manufacturing the same, and etchant used for the same
KR20150136726A (ko) * 2014-05-27 2015-12-08 한양대학교 산학협력단 산화물 반도체 박막 트랜지스터의 제조방법
TWI559549B (zh) * 2014-12-30 2016-11-21 鴻海精密工業股份有限公司 薄膜電晶體及其製作方法
KR20160082173A (ko) * 2014-12-31 2016-07-08 삼성디스플레이 주식회사 박막 트랜지스터 및 이를 포함하는 표시 장치
DE112016001033T5 (de) * 2015-03-03 2017-12-21 Semiconductor Energy Laboratory Co., Ltd. Halbleitervorrichtung, Verfahren zum Herstellen derselben oder Anzeigevorrichtung mit derselben
WO2016199679A1 (ja) * 2015-06-08 2016-12-15 シャープ株式会社 半導体装置およびその製造方法
WO2017017966A1 (ja) * 2015-07-30 2017-02-02 出光興産株式会社 結晶質酸化物半導体薄膜、結晶質酸化物半導体薄膜の製造方法及び薄膜トランジスタ
KR101788929B1 (ko) * 2015-09-25 2017-11-15 아주대학교산학협력단 금속산화물 박막의 전기 전도도 향상 방법 및 이에 의해 전도도가 조절된 금속산화물 박막을 포함하는 박막트랜지스터
JP6747247B2 (ja) * 2016-01-29 2020-08-26 日立金属株式会社 半導体装置および半導体装置の製造方法
KR102506007B1 (ko) 2016-04-13 2023-03-07 가부시키가이샤 한도오따이 에네루기 켄큐쇼 트랜지스터의 제작 방법
JP6746557B2 (ja) * 2016-12-06 2020-08-26 旭化成株式会社 半導体膜、及びそれを用いた半導体素子
JP7187322B2 (ja) * 2017-02-01 2022-12-12 出光興産株式会社 結晶質酸化物半導体薄膜、積層体の製造方法、薄膜トランジスタ、薄膜トランジスタの製造方法、電子機器、車載用表示装置
US20210249273A1 (en) * 2018-05-08 2021-08-12 Sony Semiconductor Solutions Corporation Etching method of oxide semiconductor film, oxide semiconductor workpiece, and electronic device
JP7387475B2 (ja) 2020-02-07 2023-11-28 キオクシア株式会社 半導体装置及び半導体記憶装置
WO2024029429A1 (ja) * 2022-08-01 2024-02-08 株式会社ジャパンディスプレイ 積層構造体及び薄膜トランジスタ

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080237598A1 (en) * 2007-03-27 2008-10-02 Masaya Nakayama Thin film field effect transistor and display
CN102105619A (zh) * 2008-06-06 2011-06-22 出光兴产株式会社 氧化物薄膜用溅射靶及其制造方法

Family Cites Families (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5064747B2 (ja) * 2005-09-29 2012-10-31 株式会社半導体エネルギー研究所 半導体装置、電気泳動表示装置、表示モジュール、電子機器、及び半導体装置の作製方法
JP2007250987A (ja) * 2006-03-17 2007-09-27 Tokyo Institute Of Technology 固体電子装置およびその作製方法
JP4332545B2 (ja) * 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
TWI478347B (zh) 2007-02-09 2015-03-21 Idemitsu Kosan Co A thin film transistor, a thin film transistor substrate, and an image display device, and an image display device, and a semiconductor device
WO2008114588A1 (ja) * 2007-03-20 2008-09-25 Idemitsu Kosan Co., Ltd. スパッタリングターゲット、酸化物半導体膜及び半導体デバイス
JP5354999B2 (ja) * 2007-09-26 2013-11-27 キヤノン株式会社 電界効果型トランジスタの製造方法
JP5489446B2 (ja) * 2007-11-15 2014-05-14 富士フイルム株式会社 薄膜電界効果型トランジスタおよびそれを用いた表示装置
CN103258857B (zh) * 2007-12-13 2016-05-11 出光兴产株式会社 使用了氧化物半导体的场效应晶体管及其制造方法
JP2009267399A (ja) * 2008-04-04 2009-11-12 Fujifilm Corp 半導体装置，半導体装置の製造方法，表示装置及び表示装置の製造方法
EP2146379B1 (en) 2008-07-14 2015-01-28 Samsung Electronics Co., Ltd. Transistor comprising ZnO based channel layer
JP2010040552A (ja) * 2008-07-31 2010-02-18 Idemitsu Kosan Co Ltd 薄膜トランジスタ及びその製造方法
US9269573B2 (en) * 2008-09-17 2016-02-23 Idemitsu Kosan Co., Ltd. Thin film transistor having crystalline indium oxide semiconductor film
WO2010032422A1 (ja) * 2008-09-19 2010-03-25 出光興産株式会社 酸化物焼結体及びスパッタリングターゲット
WO2010047063A1 (ja) * 2008-10-23 2010-04-29 出光興産株式会社 高純度結晶質酸化インジウム半導体膜を有する薄膜トランジスタ、及びその製造方法
KR101034686B1 (ko) * 2009-01-12 2011-05-16 삼성모바일디스플레이주식회사 유기전계발광 표시 장치 및 그의 제조 방법
JP2010165922A (ja) * 2009-01-16 2010-07-29 Idemitsu Kosan Co Ltd 電界効果型トランジスタ、電界効果型トランジスタの製造方法及び半導体素子の製造方法
JP2010205798A (ja) * 2009-02-27 2010-09-16 Japan Science & Technology Agency 薄膜トランジスタの製造方法
JP5655277B2 (ja) 2009-04-24 2015-01-21 凸版印刷株式会社 薄膜トランジスタおよびアクティブマトリクスディスプレイ
TWI397184B (zh) * 2009-04-29 2013-05-21 Ind Tech Res Inst 氧化物半導體薄膜電晶體
JP5760298B2 (ja) * 2009-05-21 2015-08-05 ソニー株式会社 薄膜トランジスタ、表示装置、および電子機器
JP2011029238A (ja) * 2009-07-21 2011-02-10 Fujifilm Corp 結晶性ホモロガス化合物層を含む積層体の製造方法及び電界効果型トランジスタ
JP2011066070A (ja) * 2009-09-15 2011-03-31 Idemitsu Kosan Co Ltd 多結晶薄膜、その成膜方法、及び薄膜トランジスタ
CN102549757A (zh) * 2009-09-30 2012-07-04 佳能株式会社 薄膜晶体管
CN105739209B (zh) * 2009-11-30 2022-05-27 株式会社半导体能源研究所 液晶显示设备、用于驱动该液晶显示设备的方法
KR101804589B1 (ko) * 2009-12-11 2018-01-10 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제조 방법
US8692243B2 (en) * 2010-04-20 2014-04-08 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
WO2013179922A1 (en) * 2012-05-31 2013-12-05 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080237598A1 (en) * 2007-03-27 2008-10-02 Masaya Nakayama Thin film field effect transistor and display
CN102105619A (zh) * 2008-06-06 2011-06-22 出光兴产株式会社 氧化物薄膜用溅射靶及其制造方法

Cited By (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112928026B (zh) * 2014-08-29 2023-09-19 株式会社田村制作所 Ga2O3系半导体元件
CN112928026A (zh) * 2014-08-29 2021-06-08 株式会社田村制作所 Ga2O3系半导体元件
JP2017108136A (ja) * 2015-12-08 2017-06-15 株式会社リコー 電界効果型トランジスタ、表示素子、画像表示装置、及びシステム
CN107026208A (zh) * 2016-01-29 2017-08-08 日立金属株式会社 半导体装置和半导体装置的制造方法
CN106206745A (zh) * 2016-08-31 2016-12-07 深圳市华星光电技术有限公司 一种高迁移率金属氧化物tft的制作方法
CN106206745B (zh) * 2016-08-31 2019-12-31 深圳市华星光电技术有限公司 一种高迁移率金属氧化物tft的制作方法
CN106128963A (zh) * 2016-09-23 2016-11-16 京东方科技集团股份有限公司 薄膜晶体管及制备方法、阵列基板及制备方法、显示面板
CN106521415B (zh) * 2016-10-27 2020-05-19 中山大学 一种改良的氧化铟透明导电薄膜退火方法
CN106521415A (zh) * 2016-10-27 2017-03-22 中山大学 一种改良的氧化铟透明导电薄膜退火方法
CN106941082A (zh) * 2017-03-21 2017-07-11 京东方科技集团股份有限公司 氧化物半导体及氧化物薄膜晶体管制备方法和显示面板
CN106941082B (zh) * 2017-03-21 2020-02-28 京东方科技集团股份有限公司 氧化物半导体及氧化物薄膜晶体管制备方法和显示面板
CN107910331B (zh) * 2017-11-17 2020-07-28 南方科技大学 非易失存储器单元及其制备方法
CN107910331A (zh) * 2017-11-17 2018-04-13 南方科技大学 非易失存储器单元及其制备方法
WO2019214440A1 (zh) * 2018-05-11 2019-11-14 京东方科技集团股份有限公司 薄膜晶体管及其制备方法、显示基板和显示装置
US11664460B2 (en) 2018-05-11 2023-05-30 Boe Technology Group Co., Ltd. Thin-film transistor and method for preparing the same, display substrate and display device
CN112490294A (zh) * 2020-12-04 2021-03-12 昆山国显光电有限公司 氧化物薄膜晶体管及其制造方法和显示设备

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