TWI410190B - 嵌入式元件基板及其製造方法 - Google Patents

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Description

嵌入式元件基板及其製造方法
本發明是有關於一種包括電路之基板及其製造方法，且特別是有關於一種嵌入式元件基板及其製造方法。
半導體元件至少在某種程度上受到小尺寸的需求及製程速度之增加的驅使而日益地越趨複雜。同時，包含這些半導體元件的電子產品係被要求要更加微型化。一般來說，半導體元件係封裝，然後安裝於一含有電路之基板上，例如一電路板。如此一來，將導致空間會被半導體封裝件以及基板所占據，且基板的表面區域被半導體封裝件所占據。此外，執行為分開製程的封裝、電路板製造、以及組裝可能耗費額外的成本。減少半導體元件在基板上占據的空間，且簡化及合併應用在半導體元件和基板上之封裝、電路板製造、以及組裝製程是受到期望的。
在此背景之下，發展嵌入式元件基板及其相關製造方法的需求係產生，且於此被提出。
本發明之一方面係有關於一種嵌入式元件基板。在一實施例中，嵌入式元件基板包括一半導體元件，此半導體元件包括：(a)一下表面；(b)數個側向表面，此些側向表面鄰接於半導體元件之一周圍；以及(c)一上表面，此上表面係相對於下表面。嵌入式元件基板更包括一第一圖案化導電層，此第一圖案化導電層包括一第一電性互連件且於此第一圖案化導電層中實質地側向延伸。嵌入式元件基板更包括一第二電性互連件，此第二電性互連件自第一電性互連件之一上表面實質地垂直延伸，此第二電性互連件包括：(a)一下表面，鄰接於第一表面；(b)一側向表面；以及(c)一上表面，此上表面相對於第二電性互連件之下表面。嵌入式元件基板更包括一第一介電層，此第一介電層包括：(a)一上表面；(b)一下表面；以及(c)一第一開口，此第一開口由第一介電層之上表面延伸至第一介電層之下表面，其中第一介電層係實質地覆蓋半導體元件之側向表面、半導體元件之上表面、以及至少覆蓋第二電性互連件之側向表面之一部分，且其中第二電性互連件係實質地填充第一開口。嵌入式元件基板更包括一第二圖案化導電層，此第二圖案化導電層鄰接於第一介電層之上表面以及第二電性互連件之上表面。
在另一實施例中，一形成嵌入式元件基板之方法包括提供一半導體元件，包括：(a)一下表面；(b)數個側向表面，此些側向表面鄰接於半導體元件之一周圍；以及(c)一上表面，此上表面係相對於下表面。此方法更包括形成一第一圖案化導電層，此第一圖案化導電層包括一第一電性互連件，此第一電性互連件係於第一圖案化導電層中實質地側向延伸。此方法更包括形成一第二電性互連件，此第二電性互連件自第一電性互連件之一第一表面實質地垂直延伸，第二電性互連件包括：(a)一下表面，此下表面鄰接於第一表面；(b)一側向表面；以及(c)一上表面，此上表面係相對於第二電性互連件之下表面。此方法更包括設置半導體元件，使得半導體元件之上表面及下表面位於一第一平面及一第二平面之間，由第二電性互連件之上表面定義出第一平面，由第一表面定義出第二平面，使得半導體元件和第一圖案化導電層為電性連接。此方法更包括形成一第一介電層，此第一介電層包括：(a)一上表面；(b)一下表面；以及(c)一第一開口，此第一開口係自第一介電層之上表面延伸至第一介電層之下表面。形成第一介電層，使得第二電性互連件實質上填充第一開口，使第一介電層實質地覆蓋半導體元件之側向表面、半導體元件之上表面、以及至少覆蓋第二電性互連件之側向表面之一部分。此方法更包括形成一第二圖案化導電層，此第二圖案化導電層鄰接至第一介電層之上表面以及第二電性互連件之上表面。
本發明之其他方面及實施例也同樣被考慮在內。綜上所述，雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明。
下列定義係本發明之某些實施例在某些觀點上之應用說明。這些定義同樣地於此作詳細說明。
除非內文中明確地指明，否則於此所用的單數項“a”、“an”以及“the”包含了數個指示對象。故舉例來說，除非內文中明確地指明，否則當提及一電性互連件時，此一電性互連件可包含數個電性互連件。
於此所用的項目“set”係表示一個或多個元件的集合。故舉例來說，一層組可以包含單一個層或多個層。一組之元件(components of a set)也可以視為是此組之一部份(members of the set)。一組之元件可以是相同或不同的。在某些例子中，一組之元件可以共用一個或多個共同的特徵。
於此所用的項目“adjacent”係表示鄰近或靠近。鄰近的數個元件可彼此相互分開或者是實質上彼此相互直接接觸。在某些例子中，鄰近的數個元件可以彼此相互連接或者是一體成形。
於此所用例如是“inner”、“interior”、“outer”、“exterior”、“top”、“bottom”、“front”、“back”、“upper”、“upwardly”、“lower”、“downwardly”、“vertical”、“vertically”、“lateral”、“laterally”、“above”以及“below”之相關項目係表示一元件組相對於另一元件組之方向，例如是如圖式所示，但此些元件在製造過程中或使用中並不需要侷限在特定的方向。
於此所用的項目“connect”、“connected”以及“connection”係表示操作上的耦合或連結。數個連接元件可以彼此相互直接耦合，或者是彼此相互間接耦合，彼此相互間接耦接例如藉由另一組之元件來達成。
於此所用的項目“substantially”以及“substantial”係表示一應考慮的等級程度或範圍。當上述之項目連同一個事件或情況一起使用時，上述之項目可以表示事件或情況準確地發生之實例，以及可以表示事件或情況在非常接近地狀況下發生之實例，例如像是在此說明之一般製造操作的容忍程度。
於此所用的項目“electrically conductive”以及“electrically conductivity”係表示一電流傳輸之能力。導電材料通常是那些顯現出極小或者沒有反抗電流流通之材料。每公尺數個西門子(Siemens per meter，“S‧m-1 ”)係為導電性的一種度量單位。一般來說，一導電材料係具有大於104 S‧m-1 之傳導性，例如是最少約為105 S‧m-1 或者最少約為106 S‧m-1 。一材料之導電性有時可以隨溫度而變化。除非另有明確說明，一材料之導電性是於室溫下所定義。
首先參照第1圖，其繪示根據本發明一實施例的嵌入式元件基板100之示意圖。於此實施例中，嵌入式元件基板100之數個側面係實質上為平面，並具有一實質上直角的方向以定義一側向外形。側向外形實質上延伸環繞整個嵌入式元件基板100之周圍。藉由減少或最小化嵌入式元件基板100之一面積，此直角側向外形可有一整體減少之尺寸。此面積之減少是有益的，舉例來說，在嵌入式元件基板100堆疊至另一基板上時，此面積和嵌入式元件基板100之腳位區域(footprint area)係相對應的。然而，嵌入式元件基板100的側向外形一般可以是任意一種形狀，例如曲線狀、傾斜狀、階梯狀或者是大體上為特定結構狀。嵌入式元件基板100之內部結構的一些實施例繪示於第2圖以及第3圖。
第2圖繪示依照本發明一實施例的嵌入式元件基板200之剖面圖。此剖面圖係沿著第1圖中之線A-A所截取，其中嵌入式元件基板200係為嵌入式元件基板100之一實施例。參照第2圖，嵌入式元件基板200包括一半導體元件202，半導體元件202包括一下表面204、一上表面206、以及側向表面208和210。側向表面208和210鄰接至半導體元件202之一周圍，且在下表面204以及上表面206之間作延伸。在此實施例中，每一表面204、206、208、及210係實質上為平面，側向表面208及210具有一實質上相對於下表面204或上表面206的直角方向。然而在其他實施中，表面204、206、208、及210的形狀和方向可以有所改變。如第2圖所示，上表面206係為半導體元件202之一背表面，而下表面204係為半導體元件202之一主動表面。在一實施例中，連接件212a及212b鄰接於下表面204。連接件212a及212b提供半導體元件202輸入和輸出電性連接至數個導電結構之方式，此些導電結構係被包括在嵌入式元件基板200之中，例如一圖案化導電層250(如下所述)。在一實施例中，連接件212a可以是焊接凸塊。在一實施例中，一底部填充層(underfill layer)213可選擇性地增加於下表面204和一介電層230(如下所述)之間。底部填充層213可包括環氧樹脂、樹脂、或其他合適之材料。在此實施例中，半導體元件202係為一半導體晶片，然而一般來說，半導體元件202可以是任意的主動元件、任意的被動元件、或是其組合。雖然第2圖中係繪示一個半導體元件，然而在其他實施中是可以包含額外的半導體元件。
如第2圖所示，嵌入式元件基板200也包括一介電層214，介電層214係鄰接於半導體元件202。在此實施例中，介電層214係實質上覆蓋或包覆半導體元件202、底部填充層213以及介電層230(如下所述)，以提供機械穩定性，以及防止氧化、濕氣、以及其他環境情況之影響。在此實施例中，介電層214實質上覆蓋半導體元件202之上表面206、側向表面208以及210，而半導體元件202之下表面204係實質上為暴露或是未被介電層214所覆蓋。
如第2圖所示，介電層214包括一下表面216、一上表面218、以及側向表面220和222，側向表面220和222鄰接於介電層214之一周圍，且於下表面216和上表面218之間延伸。在此實施例中，每一表面216、218、220及222係實質上為平面，側向表面220和222具有一實質上相對於下表面216以及上表面218之直角方向。然而在其他實施中，表面216、218、220及222的形狀及方向可以有所改變。
如第2圖所示，介電層230包括一下表面232、一上表面234、以及側向表面236和238，側向表面236和238鄰接於介電層230之一周圍，且於下表面232和上表面234之間延伸。在此實施例中，每一表面234、236和238係實質上為平面，側向表面236和238具有一實質上相對於上表面234之直角方向。然而在其他實施中，表面234、236和238的形狀及方向可以有所改變。下表面232係延伸至圖案化導電層250之開口中，然而在其他實施中，下表面232的形狀及方向可以有所改變。舉例來說，下表面232可以是實質上為平面的。上表面234可鄰接至介電層214之下表面216。
在此實施例中，嵌入式元件基板200包括二介電層(214和230)，且可視為是一兩層的嵌入式元件基板。
一般來說，每一介電層214和230皆可由一聚合物或非聚合物之介電材料所形成。舉例來說，介電層214和230中至少一者可由聚亞醯胺(polyimide)、聚苯噁唑(polybenzoxazole)、苯環丁烯(benzocyclobutene)、或以上之材料的組合所形成。介電層214和230可以是由相同的介電材料或者是不同的介電材料所形成。對某些的實施例來說，介電層214和230中至少一者可由一光可成像(photoimageable)或感光(photoactive)的介電材料所形成。雖然第2圖中繪示了兩層介電材料層214和230作為嵌入式元件基板200之一部分，然而在其他實施中，可以有更多或更少的介電層被包含在一嵌入式元件基板之中(例如是如第3圖所示)。
如第2圖所示，嵌入式元件基板200更包括一圖案化導電層240和圖案化導電層250，圖案化導電層240鄰接於介電層214之上表面218，而圖案化導電層250鄰接於介電層230之下表面232。圖案化導電層240具有一上表面244，而圖案化導電層250具有一下表面254。圖案化導電層240可包括電性互連件241a和241b，且圖案化導電層250可包括電性互連件251a和251b。電性互連件241a和241b可於圖案化導電層240中實質上側向延伸，而電性互連件251a和251b可於圖案化導電層250中實質上側向延伸。電性互連件251a和251b分別具有一第一表面253a和253b。嵌入式元件基板200更包括電性互連件260a和260b。
電性互連件241a可電性連接電性互連件260a至一電性接觸件(未顯示)或另一電性互連件(未顯示)。在一實施例中，電性互連件241a可鄰接於位在一保護層280中之一開口282a的電性接觸件或另一電性互連件，保護層280鄰接於圖案化導電層240。電性互連件241b可電性連接電性互連件260b至一電性接觸件(未顯示)或另一電性互連件(未顯示)。在一實施例中，電性互連件241b可鄰接於位在保護層280中之一開口282b之電性接觸件或另一電性互連件。
電性互連件251a可電性連接電性互連件260a至一電性接觸件(未顯示)或另一電性互連件(未顯示)。在一實施例中，電性互連件251a可鄰接至位在一保護層284中之一開口286a的電性接觸件或另一電性互連件，保護層284鄰接於圖案化導電層250。電性互連件251b可電性連接電性互連件260b至一電性接觸件(未顯示)或另一電性互連件(未顯示)。在一實施例中，電性互連件251b可鄰接至位在保護層284中之一開口286b的電性接觸件或另一電性互連件。
電性互連件260a和260b分別具有下表面262a和262b、側向表面264a和264b、以及上表面266a和266b。電性互連件260a和260b係環繞半導體元件202設置，且可分別自第一表面253a和253b實質上地垂直延伸。下表面262a和262b可分別鄰接至第一表面253a和253b。第一表面253a和253b的至少一部分係實質上被介電層230所覆蓋。
如第2圖所示，介電層214係形成以定義開口215a和215b。介電層230係形成以定義開口231a和231b，其中開口231a和231b係實質上分別對準開口215a和215b。開口215a和215b係自介電層214之上表面218延伸至介電層214之下表面216，而開口231a和231b係自介電層230之上表面234延伸至介電層230之下表面232。電性互連件260a係實質上填充開口215a和231a，而電性互連件260b係實質上填充開口215b和231b。更有利地，藉由實質地填充開口215和231，電性互連件260可增強導電特性。雖然於第2圖中繪示每一介電層214和230係至少鄰接於兩個電性互連件260a和260b之一部份，然而介電層214和介電層230係可至少鄰接於相同或不同數目的電性互連件260。
至少一部分的側向表面264a和264b係實質上被介電層214所覆蓋。至少一部份的側向表面264a和264b係實質上被介電層230所覆蓋。在一實施例中，上表面266a和266b係實質上和介電層214之上表面218為共平面。上表面266a係鄰接至電性互連件241a之一下表面243a，而上表面266b係鄰接至電性互連件241b之一下表面243b。
一般來說，每一圖案化導電層240和250以及每一電性互連件260a和260b可以由一金屬、一金屬合金、一具有一金屬或一金屬合金散佈於其中之材料、或另一合適之導電材料所形成。舉例來說，圖案化導電層240和250中的至少一者，以及電性互連件260a和260b中的至少一者係由鋁、銅、鈦、或以上述之材料的組合所形成。圖案化導電層240和250以及電性互連件260a和260b可以由相同的導電材料或是不同的導電材料所形成。
介電層230亦可形成以定義開口233a和233b，開口233a和233b係經過位置上之對準以及尺寸上之調整以分別容納連接件212a和212b。連接件212a和212b可鄰接至圖案化導電層250之一上表面252。或者，連接件212a和212b可分別鄰接至電鍍層256a和256b。電鍍層256a和256b係設置於上表面252之上。
電鍍層256a和256b可用和前述形成圖案化導電層250一樣的方法所形成。或者，電鍍層256a和256b可用不同的方法形成。舉例來說，可由錫、鎳和金，或一含錫或含鎳和金之合金中至少一者來形成電鍍層256a和256b。電鍍層256a和256b可由相同的導電材料或是不同的導電材料來形成。
保護層280和284可用和前述形成介電層214和230一樣的方法所形成。保護層280和284可利用焊接遮罩(焊接光阻)來形成，例如乾膜可成像的焊接遮罩、或另一形式之可圖案化層或介電層。雖然於第2圖中顯示一層保護層280及一層保護層284，在其他實施中可包含有更多或更少的保護層。在保護層280中之開口282a和282b可暴露出部分的導電層240，例如部分的電性互連件241a和241b。開口282a和282b係實質上分別對準電性互連件260a和260b之上表面266a和266b。在保護層284中之開口286a和286b可暴露出部分的導電層250，例如部分的電性互連件251a和251b。開口286a和286b係實質上分別對準電性互連件260a和260b之下表面262a和262b。將保護層280和284圖案化以分別形成開口282和286，此圖案化之方式類似於前述之介電層134和136的圖案化方式。開口282和286可以具有任意一種形狀，包括一柱狀或一非柱狀。柱狀例如是一圓柱狀、一橢圓柱狀、一方形柱狀、或一矩形柱狀。非柱狀例如是一圓錐、一漏斗或另一錐狀。做出之開口之側向邊界也可以是曲線狀或是大體上為特定結構狀。
終止層290a和290b係形成，以分別鄰接至電性互連件241a和241b之上表面245a和245b。終止層292a和292b係形成，以分別鄰接至電性互連件251a和251b之下表面255a和255b。終止層290和292可用和前述形成圖案化導電層250一樣的方法所形成。或者，終止層290和292也可用不同的方法形成。舉例來說，可由錫、鎳和金、或一含錫或含鎳和金之合金中至少一者來形成終止層290和292。終止層290和292可由相同的導電材料或是不同的導電材料所形成。
更有益地，介電層214不是一先形成核心(pre-formed core)，且介電層214係形成為以實質上覆蓋半導體元件202之上表面206及側向表面208和210，介電層214例如是藉由層壓預處理之介電層422來形成(如第4O圖中所示)。如此可去除對一分隔材料之需求，例如是一填充材料，以利半導體元件202附著於先形成核心。在一實施例中，介電層214包括一介電材料，使得在介電層214中之相同介電材料實質上覆蓋半導體元件202之上表面206、以及側向表面208和210、以及至少覆蓋側向表面264a和264b之一部分。
如第4P圖中所示，介電層214之厚度472係為可調整的，使得嵌入式元件基板200之一高度296(如第2圖所示)可以在高度474之基準上作設定。如此一來，高度296可藉由具有一較小之高度474的半導體元件202來作縮減。此一高度296的縮減是有益地，高度296的縮減可使得嵌入式元件基板200中之電性互連件的長度對應地縮減，如此一來可使電性特性得到改善。
圖案化導電層250作為半導體元件202中之一重新分佈網路係具有優點。在一實施例中，嵌入式元件基板200可提供一扇出結構，圖案化導電層250係在半導體元件202的周圍之外圍實質上側向延伸。舉例來說，第2圖顯示電性互連件251a和251b係位於半導體元件202之周圍之外。電性互連件251a和251b可以藉由其他在圖案化導電層250(未顯示)中之電性互連件來電性連接於半導體元件202。就半導體元件202之接觸墊的設置排列及間距而言，此嵌入式元件基板200之扇出結構提供一較大之彈性，因而半導體元件202之接觸墊的設置排列及間距上的依靠性減少。藉由從半導體元件202至嵌入式元件基板200之上表面間提供數個電性路徑，電性互連件260a和260b以及圖案化導電層240可延伸出一三維扇出結構。於此方式中，就位於嵌入式元件基板200之相對邊上的半導體元件202之接觸墊的設置排列及間距而言，嵌入式元件基板200之三維扇出結構係可較二維扇出結構有益於增加靈活性，且更減少了半導體元件202之接觸墊在設置排列及間距上的依靠性。如第3圖所示，嵌入式元件基板300也提供了三維扇出結構。
藉由嵌入半導體元件202至嵌入式元件基板200之中，半導體元件202實際上不會占據到嵌入式元件基板200之表面上的空間。另外，如第4圖所示，嵌入式元件基板200之形成可簡化及合併封裝、電路板製造、以及組裝製程。
在另一實施例中，一嵌入式元件基板可以包括類似第2圖所繪示之額外結構。舉例來說，一嵌入式元件基板可以包括未繪示於第2圖中的額外的半導體元件、額外的電性互連件、以及額外的圖案化導電層。
接著，參照第3圖，其繪示根據本發明另一實施例的嵌入式元件基板300之剖面圖。由於額外的兩層介電層302及304係增加至類似於嵌入式元件基板200(如第2圖所示)之二層嵌入式元件基板，因此，嵌入式元件基板300可視為是一四層嵌入式元件基板。此二層結構306類似位於介電層214之上表面218以及介電層230之下表面232之間的結構(如第2圖所示)，且於此將不再重複說明。雖然第3圖中係繪示一個四層嵌入式元件基板300，然而額外的數個介電層係可堆疊於介電層302和304之上和/或下，以形成一大於四層之嵌入式元件基板。同樣地，可藉由增加介電層302或304至二層結構306，以形成一三層嵌入式元件基板。在其他實施例中，在二層結構306上和/或下之數個介電層可鄰接至半導體元件。
如第3圖所示，嵌入式元件基板300包括一圖案化導電層308以及一圖案化導電層328，圖案化導電層308鄰接至二層結構306之一上表面307(對應於如第2圖中所示之上表面218、266a及266b)，而圖案化導電層328鄰接至此結構306之一下表面305(對應於如第2圖中所示之下表面232、262a及262b)。圖案化導電層308包括一上表面309，而圖案化導電層328包括一下表面329。在材料之組成上，圖案化導電層308和328係類似於圖案化導電層240和250(如第2圖和第4圖所示)。
如第3圖所示，嵌入式元件基板300包括電性互連件310a、310b、以及330a-330d。電性互連件310a和310b可從圖案化導電層308之上表面309實質上垂直延伸。電性互連件310a之下表面312a和電性互連件310b之下表面312b可鄰接至上表面309。電性互連件310a和310b更分別包括上表面314a和314b、側向表面316a和316b。電性互連件330a-330d可從圖案化導電層328之下表面329實質上垂直延伸。電性互連件330a-330d之上表面334a-334d可鄰接至下表面329。電性互連件330a-330d更分別包括下表面332a-332d、以及側向表面336a-336d。介電層302和介電層304可鄰接至相同或不同數目的電性互連件310和/或330之至少一部份。在材料之組成上，電性互連件310和330係類似於前述之電性互連件260。在材料之組成上，介電層302和介電層304係類似於介電層214和230(如第2圖和第4圖所示)。
如第3圖所示，介電層302含有數個開口，包括開口322a和322b。每一開口322a和322b自介電層302之一上表面318延伸至介電層302之一下表面320。電性互連件310a和310b係實質上分別填充開口322a和322b。同樣地，介電層304含有數個開口，包括開口342a-342d。每一開口342自介電層304之一上表面338延伸至介電層302之一下表面340。電性互連件330a-330d實質上係分別填充開口342a-342d。開口322和342係類似於開口215和231(如第2圖和第4圖所示)。尤其，開口322和342可具有任意一種形狀，包括一柱狀或一非柱狀。柱狀例如是一圓柱狀、一橢圓柱狀、一方形柱狀、或一矩形柱狀。非柱狀例如是一圓錐、一漏斗或另一錐狀。做出之開口之側向邊界也可以是曲線狀或是大體上為特定結構狀。
如第3圖所示，圖案化導電層324係鄰接至介電層302之上表面318，且分別鄰接至電性互連件310a和310b之上表面314a和314b。圖案化導電層344係鄰接至介電層304之下表面340，且分別鄰接至電性互連件330a和330b之下表面332a和332b。在材料之組成上，圖案化導電層324和344係類似於圖案化導電層240和250(如第2圖和第4圖所示)。
如第3圖所示，一保護層350係鄰接至介電層302之上表面318，且鄰接至圖案化導電層324之一上表面326。另外，保護層352係鄰接至介電層304之下表面340，且鄰接至圖案化導電層344之一下表面346。在材料之組成上，保護層350和352係類似於保護層280和284(如第2圖和第4圖所示)。保護層350具有開口362a-362d，開口362a-362d暴露出上表面326，而保護層352具有開口364a-364b，開口364a-364b暴露出下表面346。開口362和364可以具有任意一種之形狀，包括一柱狀或一非柱狀。柱狀例如是一圓柱狀、一橢圓柱狀、一方形柱狀、或一矩形柱狀。非柱狀例如是一圓錐、一漏斗或另一錐狀。做出之開口之側向邊界可以是曲線狀或是大體上為特定結構狀。
如第3圖所示，一金屬終止層354係施以於上表面326之暴露部份，且一金屬終止層356係施以於下表面346之暴露部份。在材料之組成上，金屬終止層354和356係類似於金屬終止層290和292(如第2圖和第4圖所示)。
第4A圖至第4T圖繪示依照本發明一實施例之形成第2圖之嵌入式元件基板的方法。為簡化表示，下列製造操作係參考第2圖之嵌入式元件基板200作說明。然而，此製造操作可以類似的方式實施，以形成其他嵌入式元件基板，而其他嵌入式元件基板可具有不同於嵌入式元件基板200之內部結構。此外，此製造操作可以類似的方式實施，以形成一嵌入式元件基板，此嵌入式元件基板包括數個彼此相互連接之嵌入式元件基板200，使得在執行嵌入式元件基板之切割製程後，可產生數個嵌入式元件基板200。
先參照第4A圖，提供一載具，且一導電層402係鄰接於載具400之一上表面401。此導電層402有一上表面404，以及數個子層402a和402b。子層402a可由一金屬、一金屬合金、一金屬或一金屬合金散佈於其中之材料、或另一合適導電材料所形成。舉例來說，子層402a可以包括一由銅或一含銅之合金所形成之金屬薄片。子層402a可藉由一鄰接於載具400之上表面401之膠帶(未顯示)來貼附於載具400。此膠帶可以是單面或雙面黏貼之膠帶，以固定元件來使元件彼此之間有一適當的空間，且讓後續之製造操作可藉由鄰接於載具400之元件執行。
如第4A圖所示，施以子層402b至子層402a之一上表面403。子層402b可用任意一種鍍膜技術形成，如化學氣相沉積、無電電鍍、電鍍、印刷、旋塗、噴霧、濺鍍、或真空沉積。子層402b可由金屬、金屬合金、具有金屬或金屬合金散佈於其中之材料、或其他合適的導電材料所形成。子層402b可由不同於用來形成子層402a之電性傳導材料形成。舉例來說，子層402b可用以作為一蝕刻終止層，且包含鎳或含鎳合金。
接著如第4B圖所示，施以一光阻材料於導電層402之上表面404，以形成一鄰接至上表面404之光阻層406。光阻材料可以是一乾膜光阻、或另一形式之可圖案化層或介電層。光阻層406可由塗佈、印刷、或另一合適技術所形成。光阻層406的先定義部分或選擇部位可由光成像以及顯影來形成出開口，包括開口408a-408e，開口408a-408e暴露出導電層402之上表面404。光阻層406係藉由一光罩(未顯示)以光化學來定義。相較於其他形成開口於光阻層406中之方法，光成像和顯影具有低成本和減少製程時間上的優點。這些形成的開口可以具有任意之形狀，包括一柱狀或一非柱狀。柱狀例如是一圓柱狀、一橢圓柱狀、一方形柱狀、或一矩形柱狀。非柱狀例如是一圓錐、一漏斗或另一錐狀。做出之開口之側向邊界也可以是曲線狀或是大體上為特定結構狀。
接著如第4C圖所示，施以一導電材料於數個開口中，此些開口包括開口408a-408e，此些開口408a-408e係藉由光阻層406所定義出來，以形成圖案化導電層250。圖案化導電層250包括電性互連件251a和251b。圖案化導電層250可以用任意一種鍍膜技術形成，例如化學氣相沉積、無電電鍍、電鍍、印刷、旋塗、噴霧、濺鍍、或真空沉積。
接著如第4D圖所示，剝除光阻層406，以暴露出部分之子層402b。
接著如第4E圖所示，形成一介電層430，介電層430鄰接至圖案化導電層250以及子層402b之暴露部分。介電層430可實質上覆蓋圖案化導電層250之上表面252，使得圖案化導電層250係嵌入在介電層430之中。可以用任意一種鍍膜方式來施以一介電材料，例如印刷、旋塗、或噴霧。在一實施例中，可藉由層壓一介電材料來形成介電層430，此介電材料係位於圖案化導電層250之上表面252(包括第一表面253a和253b)和子層402b之暴露出部分之上。或者，可藉由散佈液狀介電材料於圖案化導電層250之上表面252和子層402b之暴露部分上，以形成介電層430。介電層430可用前述形成介電層230之相同形式的材料來形成。
接著如第4F圖所示，在介電層430中形成開口231a和231b，以分別暴露出電性互連件251a和251b之第一表面253a和253b。此外，在介電層430中形成開口233a和233b，以暴露出圖案化導電層250之上表面252之額外部分。於此方式中，圖案化介電層430係圖案化來形成介電層230，介電層230包括開口231a、231b、233a、和233b。開口231a、231b、233a、和233b可自介電層230之上表面234延伸至介電層230之下表面232。可以以任意一種方式執行圖案化介電材料來形成介電層230，例如黃光微影、化學蝕刻、雷射鑽孔、或機械鑽孔，且此些形成之開口可以有任意一種形狀，包括一柱狀或一非柱狀。柱狀例如是一圓柱狀、一橢圓柱狀、一方形柱狀、或一矩形柱狀。非柱狀例如是一圓錐、一漏斗或另一錐狀。做出之開口之側向邊界也可以是曲線狀或是大體上為特定結構狀。
接著如第4G圖所示，施以一光阻材料至介電層230之上表面234以形成一光阻層410，光阻層410鄰接至上表面234。光阻材料可以是一乾膜光阻、或另一形式之可圖案化層或介電層。光阻層410可如之前對第4B圖說明來形成。如之前對第4B圖之說明，光阻層410的先定義部分或選擇部位可由光成像以及顯影來形成出開口，包括開口412a和412b。開口412a和412b係分別對準開口233a和233b，以暴露出圖案化導電層250之部份之上表面252。開口412a和412b係具有和開口408a-408e類似之特徵。
接著如第4H圖所示，施以一導電材料於開口233a和233b之中，開口233a和233b暴露出圖案化導電層250之部份之上表面252。於此方法中，電鍍層256a和256b可以用之前對第4C圖之說明之任意一種技術形成。
接著如第4I圖所示，剝除光阻層410以分別暴露出介電層230之上表面234、電性互連件251a之第一表面和電性互連件251b之第一表面253b。
接著如第4J圖所示，施以一光阻材料於介電層230之上表面234以及電鍍層256a和256b，以形成一光阻層414，此光阻層414鄰接至上表面234和電鍍層256a和256b。光阻材料可以是一乾膜光阻、或另一形式之可圖案化層或介電層。光阻層414可由之前對第4B圖之描述來形成。也如之前對第4B圖之說明，光阻層414之先定義部分或選擇部位可由光成像以及顯影來形成出開口，包括開口416a和416b。開口416a和416b係分別對準開口231a和231b，以暴露出第一表面253a和253b。開口416a和416b具有和開口408a-408e類似的特徵。
接著如第4K圖所示，施以一導電材料於由光阻層414所定義之開口416a和416b之中，以及開口231a和231b之中，以分別形成電性互連件460a和460b。電性互連件460a和460b由導電層402實質上垂直延伸。電性互連件460a可實質上填充開口416a和231a，且電性互連件460b可實質上填充開口416b和231b。電性互連件460a和460b分別包含上表面466a和466b。電性互連件460a和460b可用任意一種鍍膜技術形成，例如電鍍或塞入一導電材料組成之糊狀物。電性互連件460a和460b可用與前述電性互連件260a和260b相同形式之材料形成。
接著如圖4L所示，剝除光阻層414以暴露出介電層230之上表面234、電鍍層256a和256b、以及分別暴露出電性互連件460a和460b之側向表面464a和464b。在連接於任意半導體元件202之步驟之前，包括圖案化導電層250以及電性互連件460a和460b之互連結構420(或重新分佈結構420)係已形成。另外，在連接於任意半導體元件202之步驟之前，此互連結構420可先做測試，包括圖案化導電層250之測試以及電性互連件460a和460b之測試。因此，半導體元件202將會貼附於一具有可接受之性能(如第4M圖所示)之互連結構(或重新分佈結構)。這是有益處的，因為移除具有缺陷的互連結構可以防止或減少半導體元件202之損失，半導體元件202之損失係由於在互連結構的製造中的良率損失所造成，像是不正確的圖案化所造成的良率損失。
接著如第4M圖所示，半導體元件202係貼附於結構420。半導體元件可為覆晶接合，使得半導體元件202係藉由連接件212a和212b電性連接至圖案化導電層250以及電性互連件460a和460b。如前所述，在一實施例中，底部填充層213可選擇性地添加於半導體元件202之下表面204和介電層230之間。
接著如第4N圖所示，一預處理之介電層422係藉由在一介電材料中形成開口424a-424d來形成。此預處理之介電層422可用如同前述形成介電層230之相同形式的材料所形成。開口424a-424d可以是藉由機械鑽孔所形成的數個通孔。或者，開口424a-424d可利用雷射鑽孔來形成。開口424a-424d中之其中一者或數者，例如開口424a和424d，可相對應於在介電層214中之開口215a和215b。尤其，開口424和開口215可以有任意一種形狀，包括一柱狀或一非柱狀。柱狀例如是一圓柱狀、一橢圓柱狀、一方形柱狀、或一矩形柱狀。非柱狀例如是一圓錐、一漏斗或另一錐狀。做出之開口之側向邊界也可以是曲線狀或是大體上為特定結構狀。
接著如第4O圖所示，形成介電層214，此介電層214鄰接至介電層230之上表面234、半導體元件202之上表面206以及側向表面208和210、以及電性互連件460a和460b之側向表面464a和464b。在一實施例中，藉由層壓預處理之介電層422來形成介電層214，預處理之介電層422位於介電層230之上表面234、半導體元件202、以及電性互連件460a和460b之側向表面464a和464b上。介電層214可使用與形成前述介電層230相同形式之材料來形成。
接著如第4O圖以及第4P圖所示，電性互連件460a之一高度470a可減少以形成電性互連件260a，且電性互連件460b之一高度470b可減少以形成電性互連件260b。在一實施例中，電性互連件460a和460b之上表面466a和466b係磨平以形成電性互連件260a和260b。在磨平之後，電性互連件260a和260b之上表面266a和266b係實質上和介電層214之上表面218為共平面。上表面266a和266b實質上為平滑的、或粗糙的。
如第4P圖所示，設置半導體元件202，使得半導體元件202之上表面206和下表面204位於一第一平面和一第二平面之間，此第一平面係由上表面266a和/或266b所定義，而此第二平面係由第一表面253a和/或253b所定義。
有利的是介電層214並非一具有已確定高度，且和半導體元件高度無關的先形成核心。相反的，介電層214有一厚度472，此厚度472可隨著半導體元件202之高度474調整。此可調整厚度472可讓嵌入式元件基板200(如第2圖所示)之高度296依據高度474作設置，故而高度296可隨著具有一較小之高度的半導體元件202來變小。介電層214之厚度472可以控制在一數十微米的可容忍範圍，例如10微米、20微米、30微米、40微米、50微米、或60微米。厚度472係可控制的，使得介於半導體元件202之上表面206和介電層214之上表面218之間的一間距476可趨近於可容忍值的倍數，例如10微米、20微米、30微米、40微米、50微米、60微米、90微米、或120微米。控制厚度472的一個方法是控制形成於預處理之介電層422中之開口424a-424d的尺寸，使得此預處理之介電層422含有一定總量之將形成具有厚度472之介電層214的介電材料。
接著如第4Q圖所示，形成圖案化導電層240，此圖案化導電層240鄰接於介電層214之上表面218。電性互連件241a和241b係被包含在此圖案化導電層240之中，電性互連件241a和241b係分別與電性互連件260a和260b之上表面266a和266b相鄰接。圖案化導電層240可以用一實質上和第5I圖到第5M圖相似之製程方法來形成。
接著如第4R圖和第4S圖所示，移除載具400，以暴露出導電層402之一表面426，此表面426係相對於導電層402之上表面404。接著移除導電層402，以暴露出圖案化導電層250以及介電層230之部份之下表面232。導電層402可藉由化學蝕刻移除。
接著如第4T圖所示，形成保護層280，保護層280鄰接於至少部分的圖案化導電層240之上表面244以及介電層214之上表面218。形成保護層284，保護層284鄰接於至少部分圖案化導電層250之下表面254以及介電層230之下表面232。雖然第4M圖中係繪示一層保護層280以及一層保護層284，在其他實施中，可以有更多或更少的保護層被包含於其中。在保護層280中之開口282a和282b係暴露出部份之導電層240，例如電性互連件241a和241b。開口282a和282b亦可分別和電性互連件241a和241b之上表面245a和245b對準。保護層284中之開口286a和286b暴露出部份之導電層250，例如電性互連件251a和251b。開口286a和286b亦可分別和電性互連件251a和251b之下表面255a和255b對準。圖案化保護層280和284以形成開口282a、282b、286a、和286b之方式可用類似前述之圖案化介電層230之方法。
接著如第2圖所示，分別施以金屬終止層290a和290b於電性互連件241a和241b，以及分別施以金屬終止層292a和292b於電性互連件251a和251b。形成金屬終止層290a、290b、292a及292b之方式可用前述任意一種技術如對第4C圖之說明。
第5A圖至第5P圖繪示根據本發明之另一實施例的形成第3圖之嵌入式元件基板300之方法。為了簡化描述，接下來的製造操作係參照第3圖之嵌入式元件基板300來作說明。然而，此製造操作可以類似的方式執行以形成其他嵌入式元件基板，其他嵌入式元件基板可具有不同於嵌入式元件基板300之內部結構。此外，此製造操作可以類似的方式執行，以形成一嵌入式元件基板，此嵌入式元件基板包括數個連接在一起之嵌入式元件基板300，使得在執行嵌入式元件基板之切割製程後可以產生數個嵌入式元件基板300。
首先參照第5A圖，提供一載具500，並且設置一導電層502鄰接至載具500之一上表面501。此導電層502具有一上表面504。導電層502可由一金屬、一金屬合金、一金屬或一金屬合金散佈於其中之材料、或另一合適之導電材料所形成。舉例來說，導電層502可以包括一由銅或含銅合金所形成之金屬薄片。導電層502可用一膠帶(未顯示)貼附於載具500，此膠帶鄰接於載具500之上表面501。此膠帶可以是單面或雙面黏貼之膠帶，以固定元件來使元件彼此之間有一適當的空間，且讓後續之製造操作可藉由鄰接於載具500之元件執行。
接著如第5B圖所示，施以一光阻材料於導電層502之上表面504，以形成一光阻層506，光阻層506鄰接至上表面504。光阻層506包括開口508a-508e。光阻層506可用形成光阻層406之相同方法形成，且開口508a-508e具有類似於開口408a-408e之特性(如第4B圖所示)。
接著如第5C圖所示，施以一導電材料於此些開口中，此些開口包括由光阻層506所定義之開口508a-508e，以形成圖案化導電層510。圖案化導電層510可用任意一種鍍膜技術來形成，例如化學氣相沉積、無電電鍍、電鍍、印刷、旋塗、噴霧、濺鍍、或真空沉積。圖案化導電層510可由一金屬、一金屬合金、一具有一金屬或一金屬合金散佈於其中之材料、或另一合適的導電材料所形成。圖案化導電層510可由一不同於用來形成導電層502之導電材料形成。舉例來說，導電層502可包含一含銅或含銅合金之金屬薄片。
接著如第5C圖所示，施以一導電材料於此些開口中，此些開口包括由光阻層506所定義之開口508a-508e，以形成圖案化導電層328。圖案化導電層328係鄰接至圖案化導電層510之一上表面511。圖案化導電層328可用任意一種鍍膜技術來形成，例如化學氣相沉積、無電電鍍、電鍍、印刷、旋塗、噴霧、濺鍍、或真空沉積。圖案化導電層328可由金屬、金屬合金、金屬或金屬合金散佈於其中之材料、或其他合適的導電材料所形成。圖案化導電層328可由一不同於用來形成圖案化導電層510之導電材料形成。舉例來說，圖案化導電層328可包含一含銅或含銅合金之金屬薄片。
接著如第5D圖所示，施以一光阻材料於導電層328之一上表面513，以形成一光阻層514，光阻層514鄰接至上表面513和光阻層506。光阻層514包括開口516a-516d。光阻層514可用類似於形成光阻層406之方式形成，且開口516a-516d具有和開口408a-408e(如第4B圖所示)類似之特性。
接著如第5E圖所示，施以一導電材料於開口516a-516d中，開口516a-516d係由光阻層514所定義，以分別形成電性互連件530a-530d。電性互連件530a-530d係自導電層328實質上垂直延伸出去。電性互連件530a-530d實質上分別填充開口516a-516d。電性互連件530a-530d分別包括上表面532a-532d。電性互連件530a-530d可以用任意一種鍍膜技術來形成，例如電鍍或塞入一導電材料組成之糊狀物。電性互連件530a-530d可用與前述電性互連件260a和260b(如第2圖和第4圖所示)相同形式之材料形成。
接著如第5F圖所示，剝除光阻層506和514以暴露出導電層328之下表面329(於製造操作中之一反方向)、電性互連件530a-530d之側向表面536a-536d、以及導電層502之部分上表面504。
接著形成一類似於第4N圖中之預處理之介電層。接著如第5G圖所示，形成介電層304，介電層304鄰接至導電層328之下表面329(於製造操作中之一反方向)、電性互連件530a-530d之部分側向表面536a-536d、以及導電層502之部分上表面504。在一實施例中，介電層304可藉由層壓預處理之介電層(未顯示)形成，預處理之介電層係位於導電層328之下表面329(於製造操作中之一反方向)、電性互連件530a-530d之部分側向表面536a-536d、以及導電層502之部分上表面504之上。介電層304可用和前述介電層230(如第2圖和第4圖所示)相同形式之材料形成。
接著如第5G圖和第5H圖所示，電性互連件530a-530d之高度538a-538d可分別縮減以形成電性互連件530a-530d。在一實施例中，電性互連件530a-530d之上表面532a-532d可磨平以形成電性互連件330a-330d，以及相對應之下表面332a-332d(於製造操作中之一反方向)。在磨平之後，電性互連件330a-330d之下表面332a-332d係實質上和介電層304之下表面340(於製造操作中之一反方向)為共平面。此下表面332a-332d實質上可為平滑的，或是粗糙的。
接著如第5I圖所示，形成一導電層540於介電層304之下表面340(於製造操作中之一反方向)上。導電層540可由一金屬、一金屬合金、一金屬或一金屬合金散佈於其中之材料、或另一合適導電材料所形成。舉例來說，導電層540可以包括一含銅或含銅合金之金屬薄片。導電層540可用任意一種鍍膜技術來形成，如化學氣相沉積、無電電鍍、印刷、旋塗、噴霧、濺鍍、或真空沉積。
接著如第5J圖所示，施以一光阻材料於導電層540之上表面541，以形成光阻層542，光阻層542鄰接於上表面541。光阻層542包括開口544a和544b。光阻層542可用類似於形成光阻層406的方法來形成，且開口544a和544b具有和開口408a-408e(如第4B圖所示)相似之特性。
接著如第5K圖所示，施以一導電材料於此些開口中，此些開口包括由光阻層542所定義之開口544a和544b，以形成圖案化導電層546，圖案化導電層546鄰接至導電層540之上表面541。圖案化導電層546可用任意一種鍍膜技術以形成，如化學氣相沉積、無電電鍍、電鍍、印刷、旋塗、噴霧、濺鍍、或真空沉積。圖案化導電層546可由一金屬、一金屬合金、一金屬或一金屬合金散佈於其中之材料、或另一合適之導電材料所形成。舉例來說，圖案化導電層546可以包含一由銅或一含銅合金所形成之一金屬薄片。
接著如第5L圖所示，剝除光阻層542以暴露出導電層540之上表面541。
接著如第5M圖所示，移除部分之導電層540以及圖案化導電層546以形成圖案化導電層344。圖案化導電層344可以用任意一種金屬移除技術來形成，如化學蝕刻和/或閃光蝕刻(flash etching)。
接著如第5N圖和第5O圖所示，將載具500自導電層502分開。接著重置載具500，使得載具500貼附於圖案化導電層344之下表面346(於操作製造中之一反方向)。
接著如第5O圖所示，移除導電層502和導電層510，以暴露出圖案化導電層328之一上表面513，以及介電層304之部分上表面338(於製造操作中之一反方向)。
接著，二層結構306以及圖案化導電層308可用一實質上類似於第4E圖至第4O圖所示之製程方法形成。
接著如第5P圖所示，電性互連件310a和310b以及介電層302可以一實質上類似於第5D圖至第5H圖所示之方法形成，使得電性互連件310a和310b自導電層308實質上垂直延伸出去。電性互連件310a和310b之上表面314a和314b係實質上分別和介電層302之上表面318共平面。
接著如第3圖所示，形成圖案化導電層324，圖案化導電層324鄰接至介電層302之上表面318，以及分別鄰接至電性互連件310a和310b之上表面314a和314b。圖案化導電層324可以用一類似於第5I圖至第5M圖所示之製程方法來形成。此外，包括開口362a-362d之保護層350可以用一類似於第4T圖所示之製程方法來形成。包括開口364a和364b之保護層352可以用一類似於第4T圖所示之製程方法來形成。
接著如第3圖所示，施以金屬終止層354於由開口362a-362d所暴露出之圖案化導電層324之部份之上表面326，以及施以金屬終止層356於由開口364a-364d所暴露之圖案化導電層344之部份之下表面346。金屬終止層354和356可由前述對第4C圖之說明的任意之方法形成。
綜上所述，雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明後附之申請專利範圍所界定之精神和範圍內，當可作各種之更動與潤飾。此外，更多的修正可被拿來實施，用以適應本發明之一特殊情況、材料、物質組成、方法、或製程目標、精神和範圍。所有此類之修正皆涵蓋於後附之申請專利範圍所界定之範圍內。尤其是在此所揭露之方法已經以對照特殊操作描述出來，這些操作可以用被合併的、細分開的、或重新安排來形成一相同方法而不脫離本發明之教導。因此，除非在此特殊指出，操作的安排或分類並不限制本發明。
200、300．．．嵌入式元件基板
202．．．半導體元件
204、216、232、243a、243b、254、255a、255b、262a、262b、312a、312b、320、329、332a-332d、340、346．．．下表面
206、218、234、244、245a、245b、252、266a、266b、309、314a、314b、318、326、334a-334d、338、401、403、404、466a、466b、501、504、511、513、532a-532d、541．．．上表面
208、210、236、238、264a、264b、316a、316b、336a-336d、464a、464b、536a-536d．．．側向表面
212a、212b．．．連接件
213．．．底部填充層
214、230、302、304、422、430．．．介電層
220、222．．．側向表面
215a、215b、231a、231b、233a、233b、282a、282b、286a、286b、322a、322b、342a-342d、362a-362d、364a-364b、408a-408e、412a、412b、416a、416b、424a-424d、508a-508e、516a-516d、544a、544b．．．開口
240、250、308、324、328、344、510、546．．．圖案化導電層
241a、241b、251a、251b、260a、260b、310a、310b、330a-330d、460a、460b、530a-530d．．．電性互連件
253a、253b．．．第一表面
256a、256b．．．電鍍層
280、284、350、352．．．保護層
290a、290b、292a、292b．．．終止層
296、470a、470b、474、538a-538d．．．高度
306．．．二層結構
354、356．．．金屬終止層
400、500．．．載具
402、502、540．．．導電層
402a、402b．．．子層
406、410、414、506、514、542．．．光阻層
420．．．互連結構(重新分佈結構)
472．．．厚度
476．．．間距
第1圖繪示依照本發明一實施例的嵌入式元件基板之示意圖。
第2圖繪示依照本發明一實施例的嵌入式元件基板之剖面圖。
第3圖繪示依照本發明另一實施例的嵌入式元件基板之剖面圖。
第4A～4T圖繪示依照本發明一實施例的形成第2圖之嵌入式元件基板之方法。
第5A～5P圖繪示依照本發明另一實施例的形成第3圖之嵌入式元件基板之方法。
200．．．嵌入式元件基板
202．．．半導體元件
204、216、232、243a、243b、254、255a、255b、262a、262b．．．下表面
206、218、234、244、245a、245b、252、266a、266b．．．上表面
208、210、236、238、264a、264b．．．側向表面
212a、212b．．．連接件
213．．．底部填充層
214、230．．．介電層
220、222．．．側向表面
215a、215b、231a、231b、233a、233b、282a、282b、286a、286b．．．開口
240、250．．．圖案化導電層
241a、241b、251a、251b、260a、260b．．．電性互連件
253a、253b．．．第一表面
256a、256b．．．電鍍層
280、284．．．保護層
290a、290b、292a、292b．．．終止層
296．．．高度

Claims (20)

  1. 一種嵌入式元件基板，包括：一半導體元件，包括：(a)一下表面；(b)複數個側向表面，該些側向表面鄰接於該半導體元件之一周圍；以及(c)一相對於該下表面之上表面；一第一圖案化導電層，包括一第一電性互連件，該第一電性互連件於該第一圖案化導電層中實質上側向延伸；一第二電性互連件，自該第一電性互連件之一第一表面實質上垂直延伸，該第二電性互連件包括：(a)一下表面，該下表面鄰接至該第一表面；(b)一側向表面；以及(c)一相對於該第二電性互連件之該下表面之上表面；一第一介電層，包括：(a)一上表面；(b)一下表面；以及(c)一第一開口，該第一開口自該第一介電層之該上表面延伸至該第一介電層之該下表面，其中該第一介電層實質上覆蓋該半導體元件之該些側向表面、該半導體元件之該上表面，且至少覆蓋該第二電性互連件之該側向表面之一部分，且該第二電性互連件實質上填充該第一開口，該第一圖案化導電層位於該第一介電層之下；以及一第二圖案化導電層，鄰接至該第一介電層之該上表面，以及該第二電性互連件之該上表面。
  2. 如申請專利範圍第1項所述之嵌入式元件基板，其中該第一介電層包括一介電材料，該介電材料係實質上覆蓋該半導體元件之該些側向表面、該半導體元件之該上表面，且至少覆蓋該第二電性互連件之該側向表面之該部份。
  3. 如申請專利範圍第1項所述之嵌入式元件基板，更包括一第二介電層，該第二介電層包括：(a)一上表面；(b)一下表面；以及(c)一第二開口，該第二開口自該第二介電層之該上表面延伸至該第二介電層之該下表面，其中該第二電性互連件實質上填充該第二開口，該第二介電層之該下表面係鄰接於該第一圖案化導電層，且該第二介電層之該上表面係鄰接於該半導體元件之該下表面。
  4. 如申請專利範圍第3項所述之嵌入式元件基板，其中該第二介電層更包括一第三開口，該第三開口自該第二介電層之該上表面延伸至該第二介電材料之該下表面，且該第二開口係和該半導體元件之一接觸墊對準。
  5. 如申請專利範圍第3項所述之嵌入式元件基板，其中該第一介電層之該下表面係鄰接於該第二介電層之該上表面。
  6. 如申請專利範圍第1項所述之嵌入式元件基板，更包括：一第三電性互連件，自該第二圖案化導電層之一上表面實質上垂直延伸，該第三電性互連件包括：(a)一鄰接至該第二圖案化導電層之該上表面之下表面；(b)一側向表面；以及(c)一相對於該第三電性互連件之該下表面之上表面；一上介電層，包括：(a)一上表面；(b)一下表面；以及(c)一第二開口，該第二開口自該上介電層之該上表面延伸至該上介電層之該下表面，其中該第三電性互連件實質上填充該第二開口；以及一第三圖案化導電層，鄰接於該上介電層之該上表面以及該第三電性互連件之該上表面。
  7. 如申請專利範圍第6項所述之嵌入式元件基板，更包括：一第四電性互連件，自該第二圖案化導電層之一下表面實質上垂直延伸，該第四電性互連件包括：(a)一鄰接至該第二圖案化導電層之該下表面之上表面；(b)一側向表面；以及(c)一相對於該第四電性互連件之該上表面之下表面；一下介電層，包括：(a)一上表面；(b)一下表面；以及(c)一第三開口，該第三開口自該下介電層之該上表面延伸至該下介電層之該下表面，其中該第四電性互連件實質上填充該第三開口；以及一第四圖案化導電層，鄰接至該下介電層之該下表面以及該第四電性互連件之該下表面。
  8. 一種形成嵌入式元件基板之方法，包括：提供一半導體元件，包括：(a)一下表面；(b)複數個側向表面，該些側向表面鄰接該半導體元件之一周圍；以及(c)一相對於該下表面之上表面；形成一第一圖案化導電層，該第一圖案化導電層包括一第一電性互連件，該第一電性互連件於該第一圖案化導電層內實質上側向延伸；形成一第二電性互連件，該第二電性互連件自該第一電性互連件之一第一表面實質上垂直延伸，該第二電性互 連件包括：(a)一鄰接該第一表面之下表面；(b)一側向表面；以及(c)一相對於該第二電性互連件之該下表面之上表面；設置該半導體元件，使得該半導體元件之該上表面以及該下表面係位於一第一平面以及一第二平面之間，且該半導體元件係電性連接至該第一圖案化導電層，該第一平面係由該第二電性互連件之該上表面所定義，該第二平面係由該第一表面所定義；形成一第一介電層，該第一介電層包括：(a)一上表面；(b)一下表面；以及(c)一第一開口，該第一開口自該第一介電層之該上表面延伸至該第一介電層之該下表面，使得該第二電性互連件實質上填充該第一開口，且該第一介電層實質上覆蓋該半導體元件之該些側向表面、該半導體元件之該上表面，且至少覆蓋該第二電性互連件之該側向表面之一部分，該第一圖案化導電層位於該第一介電層之下；以及形成一第二圖案化導電層，該第二圖案化導電層鄰接於該第一介電層之該上表面以及該第二電性互連件之該上表面。
  9. 如申請專利範圍第8項所述之方法，其中設置該半導體元件係於形成該第一圖案化導電層之後執行。
  10. 如申請專利範圍第8項所述之方法，更包括：提供一導電層；其中形成該第一圖案化導電層鄰接於該導電層；以及其中該第二電性互連件係形成以自該導電層實質上 垂直延伸。
  11. 如申請專利範圍第8項所述之方法，其中形成該第一圖案化導電層包括：形成一第一導電層，該第一導電層包括一上表面；施以一第一光阻材料於該第一導電層之該上表面以形成一第一光阻層，該第一光阻層鄰接於該第一導電層之該上表面；圖案化該第一光阻層以定義複數個開口，該些開口暴露出該第一導電層之該上表面；以及施以一第一導電材料至該第一光阻層中之該些開口內，以形成該第一圖案化導電層。
  12. 如申請專利範圍第8項所述之方法，更包括：形成一第二介電層，該第二介電層包括：(a)一鄰接於該第一圖案化導電層之下表面；以及(b)一相對於該第二介電層之該下表面之上表面；以及形成一第二開口，該第二開口自該第二介電層之該上表面延伸至該第二介電層之該下表面，其中該第二開口暴露出該第一表面。
  13. 如申請專利範圍第12項所述之方法，其中形成該第二電性互連件包括：施以一第二光阻材料於該第二介電層之該上表面，以形成一鄰接於該第二介電層之第二光阻層；圖案化該第二光阻層以定義一第三開口，該第三開口暴露出該第一表面；施以一第二導電材料於該第二光阻層中之該第三開口內以及該第二介電層中之該第二開口內，以形成該第二電性互連件；以及剝除該第二光阻層。
  14. 如申請專利範圍第12項所述之方法，更包括形成一第三開口，該第三開口自該第二介電層之該上表面延伸至該第二介電層之該下表面，其中該半導體元件係設置，使得該半導體元件之一接觸墊經由該第三開口連接至該第一圖案化導電層。
  15. 如申請專利範圍第12項所述之方法，其中形成該第一介電層包括：形成複數個開口於一介電材料內，以形成一預處理介電材料；以及層壓該預處理介電材料於該第二介電層之該上表面上，以形成該第一介電層。
  16. 如申請專利範圍第15項所述之方法，其中該第一介電層係層壓，使得該第一介電層之該上表面位於該半導體元件之該上表面之30微米內。
  17. 如申請專利範圍第8項所述之方法，更包括研磨該第二電性互連件，使得該第二電性互連件之該上表面係實質上和該第一介電層之該上表面為共平面。
  18. 如申請專利範圍第17項所述之方法，更包括：形成一保護層，該保護層鄰接於該第二圖案化導電層之一上表面以及該第一介電層之該上表面；以及圖案化該保護層以定義出一開口，該開口係對準該第二電性互連件之該上表面。
  19. 如申請專利範圍第8項所述之方法，更包括：形成一第三電性互連件，該第三電性互連件自該第二圖案化導電層之一上表面實質上垂直延伸，該第三電性互連件包括：(a)一鄰接於該第二圖案化導電層之該上表面之下表面；(b)一側向表面；以及(c)一相對於該第三電性互連件之該下表面之上表面；形成一上介電層，該上介電層包括：(a)一上表面；(b)一下表面；以及(c)一第二開口，該第二開口自該上介電層之該上表面延伸至該上介電層之該下表面，其中該第三電性互連件實質上填充該第二開口；以及形成一第三圖案化導電層，該第三圖案化導電層鄰接於該上介電層之該上表面以及該第三電性互連件之該上表面。
  20. 如申請專利範圍第19項所述之方法，更包括：形成一第四電性互連件，該第四電性互連件自該第二圖案化導電層之一下表面實質上垂直延伸，該第四電性互連件包括：(a)一鄰接於該第二圖案化導電層之該下表面之上表面；(b)一側向表面；以及(c)一相對於該第四電性互連件之該上表面之下表面；形成一下介電層，包括：(a)一上表面；(b)一下表面；以及(c)一第三開口，該第三開口自該下介電層之該上表面延伸至該下介電層之該下表面，其中該第四電性互連件實質上填充該第三開口；以及形成一第四圖案化導電層，該第四圖案化導電層鄰接於該下介電層之該下表面以及該第四電性互連件之該下表面。
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