TWI320962B - Method of manufacturing flash memory device - Google Patents

Description

1320962 九、發明說明： 【發明所屬之技術領域】 本發明通常有關半導體記憶體元件，且更特定地，有 關製造快閃記憶體元件之方法，其中在高度積體化半導體 元件之相鄰單元（cell)間的干擾現象可被最小化，且可藉以 —預定厚度蝕刻隔離膜而控制該有效場高度（effective field height，EFH)來提升耦合比率。 【先前技術】 一 NAND快閃記憶體元件藉Fowler-Nordheim (FN)隧 道化現象將電子注入浮置閘實施資料程式，藉以實現大容 量與高度積體化。 NAND快閃記憶體元件包含複數個單元區塊。一單元 區塊包含複數個單元串，其中用於儲存資料之複數個單元 係串聯以形成一串；與一汲極選取電晶體及一源極選取電 晶體，係分別形成於該單元串與汲極間、及單元串與源極 間。 NAND快閃記憶體元件之單元係藉由以下而形成：形 成一隔離膜於一半導體基板上；形成一閘極，其中一隧道 氧化膜、一浮置閘、一介電層與一控制閘被堆疊在半導體 基板上；及形成接面單位在閘極之兩側上。該隔離膜與浮 置閘以淺溝槽隔離（STI)、自我對齊淺溝槽隔離（SA-STI)或 自我對齊浮置閘（SAFG)製程形成。 然而，當NAND快閃記憶體元件之尺寸減少，單元間 之距離減少且鄰近單元之作業因此被影響。結果，鄰近單 1320962 元間之干擾現象’其中鄰近單元之狀態被改變，成爲最重 要的問題。例如，在程式化下，由於鄰近單元間之干擾現 象’程式單元之啓始電壓會在鄰近單元之啓始電壓影響下 上升。因此’程式單元之啓始電壓的分佈被廣泛地改變， 導致晶片失效。鄰近單元間之干擾問題在多階單元中變得 更難解。爲最小化單元間之干擾現象，單元間之距離必須 充分地被確保。然而，當元件之積體化程度增加時，在單 兀間確保一充份距離係具有一極限。 同時，在最廣泛使用的SA-STI製程中，必須形成使用 第一與第二傳導層之一浮置閘，且必須使用該浮置閘遮罩 而將第二傳導層圖案化。然而，當半導體元件之積體化程 度增加且單元尺寸減少時，對齊餘裕減低。因此，使用浮 置閘遮罩之製程不再被使用。 【發明內容】 在一實施例中，本發明提供一種製造快閃記憶體元件 之方法，其中能藉由使用一傳導層而不使用SA-STI製程來 形成浮置閘，SA-STI製程會因爲隨著半導體元件之積體化 程度增加而具有極限，且相鄰單元間之干擾現象可藉確保 單元間充分的距離被最小化。 在另一實施例中，本發明提供一種製造快閃記憶體元 件之方法，其中一浮置閘可不使用SA*STI製程而被形成且 可增加與介電膜之接觸面積，同時藉確保單元間之充分距 離以最小化相鄰單元間之干擾現象，藉此增加耦合比率。 在又一實施例中，本發明提供一種製造快閃記億體元 1320962 件之方法，其中藉由克服EFH會因高電壓電晶體區域之閘 極氧化膜厚度而被有限地控制之問題來增加單元區域之耦 合比率，且該高電壓電晶體區域之閘極氧化膜厚度比該單 元區域之隧道氧化膜的厚度厚。 在另一實施例中，本發明提供一種製造快閃記憶體元 件之方法，其中它可避免在以一預定厚度蝕刻隔離膜製程 中對隧道氧化膜、半導體基板或浮置閘之損害以增加耦合 比率。 # 依據本發明之一觀點，一種製造快閃記憶體元件之方 法包含以下步驟：（a)依序形成隧道氧化膜與第一傳導層於 第一區域之半導體基板上，如此形成浮置閘圖案，且形成 溝槽型隔離膜於第二區域之半導體基板上；（b)以預定厚度 蝕刻隔離膜；及（〇依序形成介電膜與第二傳導層於整個結 構上且圖案化第二導體以形成浮置閘與控制閘。 步驟（a)可選擇地包含以下步驟：依序形成隧道氧化 膜、第一傳導層與硬遮罩膜於半導體基板上；藉由使用隔 ^ 離遮罩之光微影及蝕刻製程蝕刻硬遮罩膜、第一傳導層、 與隧道氧化膜之一預定區域，如此形成浮置閘圖案，且接 著以預定深度蝕刻半導體基板以形成溝槽；形成絕緣膜於 整個結構上使得溝槽被埋覆；及硏磨該絕緣膜使得硬遮罩 膜被曝露，且接著剝離硬遮罩膜以形成隔離膜。 第一傳導層較佳爲可藉積層未掺雜多晶矽膜與經捧雜 多晶矽膜而被形成爲厚度7〇〇 A至1 5 00 A。該未掺雜多晶 矽膜較佳爲可具有第一傳導層之一半以下之厚度。

A 1320962 步驟（b)較佳爲可藉由使用氧化物緩衝蝕刻劑（B0E)m 相類物之濕蝕刻製程被實施》 依據另一觀點，本發明提供一種製造快閃記憶體元件 之方法，包括以下步驟：提供一半導體基板，其中含有一 單元區域與一高電壓電晶體區域之複數個區域被界定；分 別形成具有不同厚度之隧道氧化膜與閘極氧化膜於單元區 域與高電壓電晶體區域之半導體基板上；形成第一傳導層 與硬遮罩膜於整個結構上，藉由一預定製程蝕刻形成在單 • 元區域之薄膜與形成在高電壓電晶體區域之薄膜的預定區 域，且接著以一預定深度蝕刻半導體基板，藉以形成一溝 槽；形成一絕緣膜以埋覆該溝槽，硏磨該絕緣膜，且剝離 該硬遮罩膜以形成一隔離膜；形成覆蓋高電壓電晶體區域 之一遮罩且開放該單元區域，且接著以一預定厚度僅蝕刻 單元區域之隔離膜；剝離該遮罩且接著以一預定厚度蝕刻 單元區域與高電壓電晶體區域之隔離膜；及依序形成一介 電膜與第二傳導層於該整個結構上，且圖案化該第二傳導 ^ 層以形成一單元閘極與一高電壓電晶體閘極。 隧道氧化膜較佳爲可形成爲厚度70A至90A且閘極 氧化膜較佳爲被形成爲厚度3 5 0 A至400 A。 第一傳導層較佳爲可藉積層未掺雜多晶矽膜與經掺雜 多晶矽膜而形成爲厚度7〇〇A至1500A。該未掺雜多晶矽 膜較佳爲可具有厚度相等於第一傳導層之厚度的一半以 下。 單元區域之隔離膜較佳爲可藉由使用BOE或相類物之 1320962 溼蝕刻製程被蝕刻。 較佳爲以在剝離遮罩後所實施之溼潔淨製程蝕刻單元 區域與高電壓電晶體區域之隔離膜。 依據再另一觀點，本發明提供一種製造快閃記億體元 件之方法’包含以下步驟：提供一半導體基板，其中含有 一單元區域與一高電壓電晶體區域之複數個區域被界定； 以一預定厚度蝕刻高電壓電晶體區域之半導體基板；實施 一氧化製程以分別在單元區域及高電壓電晶體區域之半導 ® 體基板上形成一隧道氧化膜與一閘極氧化膜；形成第一傳 導層與硬遮罩膜於該整個結構上，藉由一預定製程蝕刻形 成在單元區域之薄膜及形成在高電壓電晶體區域之薄膜的 預定區域’且接著以一預定深度蝕刻該半導體基板，藉以 形成一溝槽：形成一絕緣膜以埋覆該溝槽，硏磨該絕緣膜， 且剝離該硬遮罩膜以形成一隔離膜；以一預定厚度蝕刻該 單元區域之隔離膜與該高電壓電晶體區域；及依序形成一 介電膜與第二傳導層於該整個結構上，且圖案化該第二傳 ® 導層以形成一單元閘極與一高電壓電晶體閘極。 較佳爲可考慮隧道氧化膜之厚度與閘極氧化膜之厚度 來蝕刻高電壓電晶體區域之半導體基板，使得隧道氧化膜 與閘極氧化膜具有離半導體基板之表面相同高度。 第一傳導層可藉積層未掺雜多晶矽膜與經掺雜多晶矽 膜而被形成爲厚度700A至1500A。該未掺雜多晶矽膜較 佳爲可具有厚度爲第一傳導層之厚度的一半以下。 單元區域與高電壓電晶體區域之隔離膜較佳爲可藉由 -10- 1320962 使用BOE或相類物之溼蝕刻製程被蝕刻。 【實施方式】 本發明參考附圖與連同一些示範性實施例將描述如 下。 第1A至1D圖爲剖面視圖，圖示依據本發明之第一實 施例的一種製造快閃記憶體元件之方法。 參考第1A圖，隧道氧化膜12、第一傳導層13與硬遮 罩膜14被依序形成在半導體基板11上。第—傳導層13較 Φ 佳爲可藉依序積層未掺雜多晶矽膜與經掺雜多晶矽膜而形 成爲厚度700A至1500A，以防止隧道氧化膜12之翹曲。 該未掺雜多晶矽膜可形成具有厚度爲第一傳導層13之全 部厚度的一半以下。同時，當第一傳導層13被施加至單階 單元（single level cell)時，它較佳爲可形成厚度1000A 至1 500 A ，且當它被施加至多階單元（multi-level cell ) 時較佳爲可形成厚度700A至1000A。又，可使用氮化物 膜形成硬遮罩膜14。 ® 硬遮罩膜14係藉由使用隔離遮罩之光微影與蝕刻製 程而被圖案化，以界定一主動區域與一場區域。使用該經 圖案化硬遮罩膜14作爲蝕刻遮罩而將第一傳導層13、隧 道氧化膜12與半導體基板11蝕刻一預定深度，藉以形成 溝槽15。與形成溝槽15之同時，第一傳導層13被圖案化 以界定一浮置閘圖案。即是，用於形成隔離膜與浮置閘圖 案之溝槽被平行界定。其後，在整個結構上形成絕緣膜16 以埋覆溝槽1 5。 -11- 1320962 參考第1B圖，硏磨絕緣膜16以曝露該硬遮罩膜丨4。 接著使用磷酸或相類物剝離硬遮罩膜14。因此’形成隔離 膜16A，其中絕緣膜16被埋覆於溝槽15內。 參考第1C圖，隔離膜16A藉使用BOE或相類物之溼 蝕刻製程被蝕刻預定深度以控制有效場高度。如此進行的 話，介於稍後形成之介電膜與第一傳導層13間之接觸面積 被增加，導致增加的耦合比率。 參考第1D圖，在形成介電膜17於整個結構上後’形 # 成第二傳導層18於介電膜17上。從第二傳導層18至隧道 氧化膜12之預定區域較佳爲藉使用控制閘遮罩之微影及 蝕刻製程來蝕刻，藉以形成一閘極，其中浮置閘與控制閘 被積層。在此情形下，第一傳導層13作爲浮置閘且第二傳 導層1 8作爲控制閘。 在上述實施例中，僅描述單元區域之製程作爲一範 例。爲增加介電膜與第一傳導層間之接觸面積’不僅單元 區域，而且周圍區域之隔離膜（the isolation film of the • peri region)可以預定厚度被触刻。然而，對增加介電膜 與第一傳導層間之接觸面積有一限制，因爲隔離膜之蝕刻 製程係以不損壞高電壓電晶體區域之閘極氧化膜的方式實 施，其中高電壓電晶體區域之閘極氧化膜係形成爲比單元 區域之隧道氧化膜厚。 鑑於該問題，本發明之另一實施例提出一種方法，其 能解決介電膜與第一傳導層間之接觸面積會由於高電壓電 晶體區域之閘極氧化膜厚度而受限的問題。 -12- 1320962 弟2A至2E圖爲剖面視圖，圖示依據本發明之第二實 施例的一種製造快閃記憶體元件之方法。 參考第2A圖，提供一種半導體基板21其中單元區域 A、闻電壓電晶體區域B等被界定。隧道氧化膜22A係形 成在單元區域A之半導體基板21上。具有厚度比隧道氧化 膜22A厚之閘極氧化膜22B被形成在高電壓電晶體區域b 之半導體基板21上。隧道氧化膜22A較佳爲可被形成爲厚 度70A至90A ，且閘極氧化膜22B較佳爲可被形成厚度 350A 至 400 A 。 第一傳導層23與硬遮罩膜係被形成在整個結構24 上。第一傳導層23藉積層未掺雜多晶矽膜與經掺雜多晶矽 膜較佳爲可被形成厚度700 A至1 400 A。未掺雜多晶矽膜 可被形成具有厚度較佳爲爲第一傳導層23的全部厚度之 一半以下。同時，當第一傳導層23被施加至單階單元時， 第一傳導層23較佳爲可被形成厚度1000A至1500A，且 當它被施加至多階單元時，較佳爲可被形成厚度700 A至 1 000 A。 又，硬遮罩膜24可使用氮化物膜而被形成。硬遮罩膜 24係藉由使用隔離遮罩之光微影及蝕刻製程而被圖案化以 界定一主動區域與場區域。使用該經圖案化硬遮罩膜24作 爲一蝕刻遮罩而將第一傳導層23、隧道氧化膜22A與半導 體基板21蝕刻一預定深度’藉以形成溝槽25。在此情形 中，亦以相同製程將溝槽25形成於高電壓電晶體區域B。 絕緣膜26被形成於整個結構上’使得溝槽25被埋覆。 1320962 參考第2B圖，硏磨絕緣膜26以曝露硬遮罩膜24。接 著使用磷酸或相類物剝離硬遮罩膜24。因此，形成隔離膜 26A，其中絕緣膜26被埋覆於溝槽25內。 參考第2C圖，在光阻膜27被形成在整個結構上後， ' 光阻膜27被圖案化使得它僅殘留在高電壓電晶體區域B 中。在光阻膜27僅殘留在高電壓電晶體區域B之狀態下， 單元區域A之隔離膜26 A較佳爲以使用BOE或相類物之溼 蝕刻製程蝕刻一預定深度以控制EFΗ。 9 參考第2D圖，在形成於高電壓電晶體區域Β中之光 阻膜27被剝離後，實施一潔淨製程。單元區域Α與高電壓 電晶體區域B之隔離膜26A係藉由該潔淨製程蝕刻一預定 厚度，且隔離膜26A之厚度，其以該潔淨製程蝕刻，被設 定爲最終EF Η。此時，較佳爲控制隔離膜26A之蝕刻厚度， 使得單元區域Α之隧道氧化膜22Α未曝露。 參考第2E圖’在形成介電膜28於整個結構上後，形 成第二傳導層29於介電膜28上。藉由使用控制閘遮罩之 ^ 微影製程與蝕刻製程而同時蝕刻高電壓電晶體區域B中從 第二傳導層28至閘極氧化膜22B之一預定區域、與單元區 域A中從第二傳導層28至隧道氧化膜22A之一預定區域。 因此，形成一單元閘極與一高電壓電晶體閘極，其中該浮 置閘與控制閘被積層。 第3A至3E圖爲剖面視圖’圖示依據本發明之第三實 施例的一種製造快閃記憶體元件之方法。 參考第3A圖，提供一半導體基板31其中單元區域a -14- 1320962 與高電壓電晶體區域B被界定。高電壓電晶體區域B之半 導體基板31以一預定深度蝕刻。在此種情形，半導體基板 31之蝕刻深度係考慮形成在單元區域A中隧道氧化膜厚度 與形成在高電壓電晶體區域B中閘極氧化膜厚度而決定。 例如，於隧道氧化膜在單元區域A中較佳爲形成厚度70 A 至90A，與閘極氧化膜在高電壓電晶體區域較佳爲形成厚 度350λ至400A的情形，半導體基板31可被蝕刻成深度 26 0 Α 至 3 3 0 Λ。 參考第3B圖，一氧化製程被實施以形成隧道氧化膜 32A於單元區域A之半導體基板31上及形成閘極氧化膜 3 2B於高電壓電晶體區域B之半導體基板31上。此時，該 氧化製程之實施會連同經蝕刻的高電壓電晶體區域B之半 導體基板31。因此，使單元區域A之隧道氧化膜32A與高 電壓電晶體區域B之閘極氧化膜32B形成爲具有離半導體 基板31表面之相同高度。因此，在單元區域a與高電壓電 晶體區域B間並無階梯。 第一傳導層33與硬遮罩膜34依序被形成在整個結構 上。第一傳導層33較佳爲藉積層未掺雜多晶矽膜與經掺雜 多晶矽膜而形成爲厚度700A至1500A。該未掺雜多晶砂 膜可形成爲具有較佳爲第一傳導層33之全部厚度的一半 以下之厚度。同時’當第一傳導層33被施加至單階單元 時’第一傳導層33較佳爲可形成厚度loooA至1500A， 且當它被施加至多階單元時較佳爲可形成厚度700A至 1 0 00 A 。 1320962 又，硬遮罩膜34可使用氮化物膜而被形成。硬遮罩膜 34藉由使用隔離遮罩之光微影及蝕刻製程而被圖案化以界 定主動區域與場區域。使用該經圖案化硬遮罩膜34作爲一 蝕刻遮罩而將第一傳導層33、隧道氧化膜32 A與半導體基 ' 板3 1蝕刻一預定深度，藉以形成溝槽3 5。在此情形中， 亦藉由相同製程將溝槽35形成於高電壓電晶體區域B中。 絕緣膜36被形成在整個結構上使得溝槽35被埋覆。 參考第3C圖，硏磨絕緣膜36以曝露硬遮罩膜34。接 • 著使用磷酸或相類物剝離硬遮罩膜34。因此，形成隔離膜 36A，其中絕緣膜36被埋覆於溝槽35中。 參考第3D圖，將單元區域A與高電壓電晶體區域b 之隔離膜3 6A蝕刻一預定深度，較佳地藉由使用BOE或 相類物之濕蝕刻製程以控制EFΗ。 參考第3Ε圖，形成介電膜37在整個結構上後，形成 第二傳導層38在介電膜37上。藉由使用該控制閘遮罩之 微影製程與蝕刻製程而同時蝕刻高電壓電晶體區域Β中從 隹 第二傳導層38至閘極氧化膜32Β之一預定區域、與單元 區域Α中從第二傳導層38至隧道氧化膜32Α之一預定區 域。因此，形成一單元閘極與一高電壓電晶體閘極，其中 浮置閘與控制閘被積層。 在上述實施例中，因爲已將第一傳導層、隧道氧化膜 與半導體基板對齊，隧道氧化膜與半導體基板在蝕刻該隔 離膜以控制EF Η之製程中可能受到損壞。又，因爲該隔離 膜之蝕刻會連同經曝露的第一傳導層之側面，所以第一傳 -16- 1320962 導層可能亦受損壞。因此，能藉由在將傳導層間隙壁形成 在第一傳導層之側壁上後，再鈾刻該隔離膜而避免該問 題。此將參考第4A至4E圖描述於下。 第4A至4E圖爲剖面視圖，圖示依據本發明之第四實 施例的一種製造快閃記憶體元件之方法。 參考第4A圖，隧道氧化膜42、第—傳導層43與硬遮 罩膜44被依序形成在半導體基板41上。第—傳導層43較 佳爲使用未掺雜多晶矽膜而被形成爲厚度7〇〇 A至1500 ® A。當第—傳導層43被施加至單階單元時，較佳爲可形成 厚度1000A至1500A ’且當它被施加至多階單元時，較佳 爲可形成厚度700至1000A。又，硬遮罩膜44可使用氮 化物膜而被形成。 藉由使用隔離遮罩之微影製程及蝕刻製程而將硬遮罩 膜44圖案化以界定一主動區域與場區域。使用該經圖案化 硬遮罩膜44作爲蝕刻遮罩而將第一傳導層43、隧道氧化 膜42與半導體基板41蝕刻一預定深度，藉此形成溝槽45。 ^ 與形成溝槽45之同時，第一傳導層43被圖案化以界定一 浮置閘圖案。即是，用於形成隔離膜與浮置閘圖案之溝槽 被平行界定。絕緣膜46被形成在整個結構上使得溝槽45 被埋覆。 參考第4B圖，在硏磨絕緣膜46以曝露硬遮罩膜44 後，使用磷酸或相類物剝離硬遮罩膜44。因此，隔離膜46 A 被形成，其中絕緣膜46被埋覆於溝槽45內。接著藉使用 BOE或相類物之溼蝕刻製程而將隔離膜46A蝕刻一預定深 -17- 1320962 度以控制EFH。 參考第4C圖，在形成傳導層於整個結構上後 被全面性触刻（blanket etch)以形成傳導層間隙 第一傳導層43之側壁上。形成傳導層間隙壁47 度，其將不會影響相鄰單元間之干擾現象。可使 多晶矽膜而形成傳導層間隙壁4 7。較佳地使傳導 47形成至一厚度，其較佳爲達到單元間距離的一 形成爲具有掺雜濃度1E15離子/cm2至2E15離子 β 然掺雜濃度可超過2E15離子/cm2。 參考第4D圖，在傳導層間隙壁47被形成在 層43之側壁上之狀態中，實施一潔淨製程以進一 離膜46A。 參考第4E圖，在形成介電膜48於整個結構 成第二傳導層49。以使用該控制閘遮罩之微影製 製程來蝕刻從第二傳導層49至隧道氧化膜42 域，藉以形成一單元閘極，其中該浮置閘與控制閘 ^ 如上所述，依據本發明，可形成浮置閘，且 傳導層而不使用 SA-STI製程可充份地確保單 離，該SA-STI製程不能被施加至高度積體化半導 製造製程。因此能最小化相鄰單元間之干擾現象 藉由將單元區域之隔離膜蝕刻一預定厚度來控制 此能增加介電膜與浮置閘間之接觸面積且亦改 率 〇 又，在僅覆蓋高電壓電晶體區域之光阻膜形 ，傳導層 壁47於 至最小厚 用經掺雜 層間隙壁 半，且使 /cm2，雖 第一傳導 步蝕刻隔 上後，形 程及蝕刻 之預定區 丨被積層。 藉使用一 元間之距 體元件之 。又，能 EFH。因 善親合比 成後蝕刻 -18- 1320962 隔離膜，或在半導體基板蝕刻一厚度後形成閘極氧化膜’ 其爲相同於高電壓電晶體區域之閘極氧化膜，使得單元區 域與高電壓電晶體區域間之階梯爲相同的。因此，甚至可 藉高電壓電晶體區域之閘極氧化膜而增加耦合比率，該高 電壓電晶體區域之閛極氧化膜比單元區域之隧道氧化膜 厚。 此外，藉由此種方式，而非將傳導層間隙壁形成在浮 置閘之側壁上及進一步蝕刻隔離膜的方式，來控制EFH便 • 能避免當將隔離膜蝕刻一預定深度以控制EFH時對隧道氧 化膜、半導體基板或浮置閘之損害。 雖然本發明已根據實際的示範性實施例而予以描述， 但本發明不限於該些揭露的實施例，而是，相反地，意欲 涵蓋包含於隨附之申請專利範圍之精神與範疇內的各種不 同修飾及同等配置。 【圖式簡單說明】 對本發明之更徹底瞭解及其許多附帶優點，當連同隨 0 附圖式考慮時藉參考以下詳細描述將是非常顯明且變得更 佳瞭解，其中相同的元件符號指示相同或類似元件，其中： 第1A至1D圖爲剖面視圖，圖示依據本發明之第一實 施例的一種製造快閃記憶體元件之方法； 第2A至2E圖爲剖面視圖，圖示依據本發明之第二實 施例的一種製造快閃記憶體元件之方法； 第3A至3E圖爲剖面視圖，圖示依據本發明之第三實 施例的一種製造快閃記憶體元件之方法；及 -19- 1320962 第4A至4E圖爲剖面視圖，圖示依據本發明之第四實 施例的一種製造快閃記憶體元件之方法。 11 半 導 體 基 板 12 隧 道 氧 化 膜 13 第 一 傳 導 層 14 硬 遮 罩 膜 15 溝 槽 16 絕 緣 膜 1 6 A 隔 離 膜 17 介 電 膜 18 第 二 傳 導 層 2 1 半 導 體 基 板 22 A 隧 道 氧 化 膜 22B 閘 極 氧 化 膜 23 第 一 傳 導 層 24 經 圖 案 化 硬 25 溝 槽 26 絕 緣 膜 26 A 隔 離 膜 2 7 光 阻 膜 28 介 電 膜 29 第 二 傳 導 層 3 1 半 導 體 基 板 32 A 隧 道 氧 化 膜 -20 - 閘極氧化膜 第一傳導層 硬遮罩膜 溝槽 絕緣膜 隔離膜 介電膜 第二傳導層 半導體基板 隧道氧化膜 第一傳導層 硬遮罩膜 溝槽 絕緣膜 隔離膜 傳導層間隙壁 介電膜 第二傳導層 -21-

Claims (1)

1320962 t 厂年》月丨> 日修正本 第95 1 24236號「製造快閃記憶體元件的方法」專利案 (2009年8月修正） 十'申請專利範圍： 1. —種製造快閃記憶體元件之方法，該方法包括以下步驟： 提供一半導體基板，其中含有一單元區域與—高電壓 電晶體區域之複數個區域被界定； 分別在該單元區域與高電壓電晶體區域之半導體基板 Φ 上’形成具有不同厚度之隧道氧化膜與閘極氧化膜； 形成第一傳導層與硬遮罩膜於整個結構上，蝕刻形成 在該單元區域之薄膜與形成在高電壓電晶體區域之薄膜 的預定區域，且接著蝕刻該半導體基板一預定深度，藉 以形成一溝槽； 形成一絕緣膜以埋覆該溝槽、硏磨該絕緣膜，且剝離 該硬遮罩膜以形成一隔離膜； 形成一遮罩，其覆蓋該高電壓電晶體區域且開放該單 Φ 元區域，且接著僅蝕刻該單元區域之隔離膜一預定厚度； 剝離該遮罩且接著蝕刻該單元區域與高電壓電晶體區 域之隔離膜一預定厚度：及 依序在整個結構上形成一介電膜與第二傳導層’且圖 案化該第二傳導層以形成單兀閘極與闻電壓電晶體閘 極。 2. 如申請專利範圍第1項之方法’包括形成險道氧·化膜厚 度70A至90A且形成閘極氧化膜厚度350人至400A。 3·如申請專利範圍第1項之方法’包括藉積層未掺雜多晶 Ι32β962 矽膜與經掺雜多晶矽膜形成第一傳導層厚度700 &至 1 500 Α 。 4. 如申請專利範圍第3項之方法，其中該未掺雜多晶矽膜 具有厚度爲第一傳導層之厚度的一半以下。 5. 如申請專利範圍第1項之方法，包括以使用氧化物緩衝 蝕刻劑（Β Ο E )或相類物之濕蝕刻製程蝕刻單元區域之隔 離膜。 6. 如申請專利範圍第1項之方法，包括將遮罩剝離後以濕 潔淨製程蝕刻該單元區域與高電壓電晶體區域之隔離 膜。 7·—種製造快閃記憶體元件之方法，包括： 提供一半導體基板，其中含有一單元區域與一商電壓 電晶體區域之複數個區域被界定： 蝕刻高電壓電晶體區域之半導體基板一預定厚度； 實施一氧化製程以分別在單元區域及高電壓電晶體區 域之半導體基板上形成一隧道氧化膜與一閘極氧化膜： 在該整個結構上形成第一傳導層與硬遮罩膜，鈾刻形 成在單元區域之薄膜及形成在高電壓電晶體區域之薄膜 的預定區域’且接著蝕刻該半導體基板一預定深度，藉 以形成一溝槽； 形成一絕緣膜以埋覆該溝槽、硏磨該絕緣膜，且剝離 該硬遮罩膜以形成一隔離膜； 飩刻該單元區域與該高電壓電晶體區域之隔離膜一預 定厚度；及 1320962 於該整個結構上依序形成一介電膜與第二傳導層，且 圖案化該第二傳導層以形成一單元聞極與一高電壓電晶 . 體閘極。 8·如申請專利範圍第7項之方法，包括考慮隧道氧化膜之 厚度及閘極氧化膜之厚度以蝕刻高電壓電晶體區域之半 導體基板，使得隧道氧化膜與閘極氧化膜具有離半導體 基板之表面相同的高度。 φ 9.如申請專利範圍第7項之方法，包括藉積層未掺雜多晶 砂膜與經掺雜多晶砂膜形成第一傳導層厚度700A至 1 5 00 Λ。 10. 如申請專利範圍第9項之方法，其中該未掺雜多晶矽膜 具有厚度爲第一傳導層之厚度的一半以下。 11. 如申請專利範圍第7項之方法，包括以使用氧化物緩衝 蝕刻劑（ΒΟΕ)或相類物之一濕蝕刻製程，飽刻單元區域與 高電壓電晶體區域之隔離膜。 φ 12.—種製造快閃記憶體元件之方法，包括： 提供具有數個隔離結構、數個隧道氧化膜與數個第一 傳導層之半導體基板，其中，將各隔離結構設置於該等 第一傳導層之間；及 在該第一傳導層之側壁上形成傳導層間隙壁； 其中將該等傳導層間隙壁配置於該隔離結構上方，且 直接接觸該第一傳導層之側壁。 13.如申請專利範圍第12項之方法，包括使用—未掺雜多晶 矽膜形成第一傳導層厚度700Α至1500Α。 1320962 14. 如申請專利範圍第12項之方法，包括使用一經掺雜多晶 矽膜形成該傳導層間隙壁至一厚度，其中該厚度達到相 鄰單元間距離的一半且不影響相鄰單元間之干擾現象。 15. 如申請專利範圍第14項之方法，其中用於形成該傳導層 間隙壁之該經掺雜多晶矽膜具有掺雜濃度至少1 E 1 5離子 /cm 〇 16. 如申請專利範圍第15項之方法，其中用於形成該傳導層 間隙壁之該經掺雜多晶矽膜具有掺雜濃度1E15離子/ cm2 至2E 1 5離子/cm2。 17. 如申請專利範圍第15項之方法，其中用於形成該傳導層 間隙壁之經掺雜多晶矽膜具有超過2E15離子/cm2之掺雜 濃度。 18. 如申請專利範圍第12項之方法，進一步包括在傳導層間 隙壁之間的該隔離結構上形成一凹陷之步驟。