TWI299499B - Stacked memory, memory module and memory system - Google Patents

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TWI299499B
TWI299499B TW093133576A TW93133576A TWI299499B TW I299499 B TWI299499 B TW I299499B TW 093133576 A TW093133576 A TW 093133576A TW 93133576 A TW93133576 A TW 93133576A TW I299499 B TWI299499 B TW I299499B
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TW
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memory
module
stacked
memory module
signal
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TW093133576A
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TW200537516A (en
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Seiji Funaba
Yoji Nishio
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Elpida Memory Inc
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1299499 九、發明說明： 一、【發明所屬之技術領域】 本發明侧於-種堆疊記憶體，具有複數之内建記憶體晶 片、-種記㈣歡’安裝有複數之堆疊記髓及—種記情體系 統’其具有記憶體模組。 二、【先前技術】 近來，例如DRAM之記憶體的存取時間已加快速度且由此一 ^ ^了確保高速時的信號傳輸之波形品f，故利對點匯流 排與翁鏈匯流排之記憶體系統已變成思考的對象（參見，例如， 美國雷姆朝仕公司，黃石記憶體系統：理奇•沃姆戈，「黃石，次 世代記憶體發信技術」雷姆覇仕開發人員研討會， 〇〇 川 月29日，[西元細年10月3〇日，收回询際網路^^1:0 http://r啦bus.com/rd飯lf2002/pdf/rdf—consumerJradcpdf·〉〇 更詳言之，吾人已展望到一種記憶體模組，其使用多位元之 點對點匯流排以傳輸DQ (資料）信號與DQS (DQ選通脈衝）芦 號，而使用菊鏈匯流排以傳輸例如CA (命令位址）信號、CLK (日^ 鐘）化號與CS (晶片選擇）信號之控制信號。 、 目前，單層之記憶體結構與雙層之記憶體結構已知盥64位元 之I/O記憶體模組有關。單層之記憶體結構具有安裝在模組基板之 正面及背面的各面之上的八個4位元之I/O (，資料寬度）記恨體， 亦即總共十六個記憶體，且同時啟動所有的記憶體雙層^記憶 體結構具有安裝在模組基板之正面及背面的各面之上的八個8位 元之I/O (資料寬度）記憶體，亦即總共十六個記憶體。在此記惨 體結構之中，安裝在模組基板之正面及背面的各面之上的記憶^ 共用8位元寬度之Dq信號線，且使位在正面或背面之上又 記憶體同時啟動。 圖1A與圖1B代表雙層結構之64位元1/〇的習知記憶體模組。 圖1A與圖1B所示之記憶體模組1〇1具有以下構造：將又個 1299499 記憶體（DRAM)安裝在模組基板1〇2之正面及背面的各面之上， 總共十六個記憶體。各記憶體1〇3為8位元〗/〇型態，且排列在模 組基板102之正面及背面的相對位置上的兩個記憶體1〇3共用8 位元之DQ信號線。 使用點對點匯流排作為圖1A、圖1B之中的記憶體模組1〇1 之DQ信號線而使記憶體控制器1〇4與記憶體模組1〇1之中的 個記憶體103 (DRAM)之間為點對點連接。#由各記憶體1〇3 之中所设置的ODT (晶粒上的終止器）終止點對點匯流排，藉以 防止經由點對點匯流排傳輸之DQ信號與DqS信號的反射。
又，使用菊鏈匯流排作為CA與CLK信號線及cs信號 選擇待啟動之記憶體，其中CA與CLK信號線為記憶體模組ι〇ι 之所有的記憶體103所共用，而記憶體模組1〇1之配線的末端 藉由終止器加以終止。例如，各cs信號線完全為指定成同時啟動 之一組（層）記憶體所共用。將安裝在圖1A與圖1B之記憶體 ^ 101之上的記憶體103分成兩組（層），而各組則分別由排列在 模組基板102的正面及背面之上的八個記憶體1〇3所構成。 憶體模組101的雙層結構之中，同時使八個記憶體1〇3的一排成 為活動態（例如，圖1B之中的斜線所遮住的記憶體）。 一然而，已知有牽涉記憶體模組之問題，即記憶體存取的 提咼通常一定會造成消耗功率的增加，而這將接著造成封 = 溫度升高，進而造成記憶體的性能變差。 、 在上述單層與雙層結構的記憶體模組之中，由於雙層結 中同日守β又疋在活動悲之s己憶體的數量較多，故其需要比單層之会士 構為小的消耗功率，故可抑制溫度升高。依此理由，$了 減少記憶體模組的消耗功率，故最好將記憶體模組形成為：二 步減少同時設定在活動態之記憶體的數量。例如，嘗試四層的結 ，，其中在模組基板的正面及背面各面之上安裝八個16位曰元 記憶體，總共十六個記憶體，四個相鄰之記憶體所形成的夂 其排列在模組基板之正面及背面的相對位置之上，將共用^二
6 1299499 之DQk號線並同時設定在活動態。 圖2Α與圖2Β所示之記憶體模組2〇1具有以下 板202圖之模組1〇1 ’將八個記憶體安裝在模組i 203。 的各面之上，總共十六個記憶體（DRAM) 記憶體模組201具有以下結構：各記憶體2〇3皆為 ’且排列在模組基板202之正面及背面的相對位置之上，又， 四個相鄰之記憶體203共用16位元之Dq信號線。 ^ 、门圖ία與圖iB所示之記憶體模組ιοί，使用點對·點围、、* jN乍為圖2A與圖2B所示之記憶體模組201之DQ信號線‘”:並= ΐΐΐΐ連接而使記憶體控制器（未圖示）與安裝在模組基板^ ，上的各§己憶體2〇3連接。各記憶體2〇3之中所設置的(晶 排祕止經由點對雜流排傳^
又，如同圖1Α與圖1Β所示之記憶體模組1〇1的情 ^ CA ^ CLK CS . cLK 憶體模組2()1之中的所有記憶體2〇3所共用且藉由終 △n配線末端。此外，各cs信號、線完全為同時設定在 恶的一組（層）記憶體203所共用。 將待女裝在圖2A與圖2B所示之記憶體模組2〇1之上的記恃、 :203排列在模組基板202之正面及背面的相對位置之上，且分 =四組，為四個之相鄰記憶體，其巾在此四層結構的記憶體模組 ^ ^ ，使四個記憶體203同時啟動（圖2A之中的斜線所遮住 體）。因此，相較於圖1A與圖1B所示之雙層結構的記情 體杈組101，將可減少消耗功率。 〜 在圖2A與圖2B所示之四層的記憶體模組之中，各排列在模 組基板之正面及背面的相對位置之上的各排之四個相鄰的記憶體 1299499 將共用?六個dq信號線。因此，必須於安裝在整鋪組基板之 正面及为面之上的兩個記憶體之間排列八個DQ信號線、且更必 須使配線分岔成s個方向，方可使分岔之配線連· 之記憶 體。 ，而’使各峨體過於靠近地安裝在模組基板之上而殘留任 口-空間將造成配線之間的距離過短且亦會對記憶體所需的DQ信 ，線之J線方向造成限制。因此，DQ信號線的配線自由度將大幅 降，、連接兩個記憶體軸線長度將變成不_且大幅地變動、 號干擾）雜·增加。又，若信號之抵 ίdq信號之波形品質將變差而造成難以 盥CS此^由Γίί憶體模組之中’故必須以相同的時序接收以 一仏唬，而必須以相同的方式處理信號。依此理由，即使相使 ===輸特性協調’但並無法使CS信忒 三、【發明内容】 本^明之-目的係提供—種四層結構之記憶體模纟且， :，的_貝料傳輸而不會使信號品質變差’亦允許各種控制;言" 信號線的傳輸特性賴，且具有實現低消耗辨的優^。” 達述目的’故將本發明之堆疊記憶體形成為包含-封裝在罪近其周邊處排列有信號端子、及複數曰 片’女裝在封裝基板的兩面之上且共用信號端子。 心-曰曰 數之ίΐΐΐίϊίίϊ中’由於内建於各堆疊記憶體之中的複 的=免造成DQ信號線的分岔或造❹Q 另-方面’根據本發明之記憶雖組，則形成為包含上述堆 1299499 疊記憶體與設有用以將信號傳送至堆疊記憶體之一點對點匯产 與一菊鏈匯流排的一模組基板，其中在隔開達等同於一個堆最L |體之長度的一距離之模組基板的兩面各面之上安裝堆疊記己 由於使堆疊記憶體彼此隔開達等同於一個堆疊記憶體 的距離而將其排列在模組基板之上，故此構造足以增加點對 ，，之配線區域的面積、保留DQ信號線之間的間隔、且使 ii ί ί相等°因此’可抑制dq信號之串擾雜訊與1幻（内 邛仏遽干擾）雜訊及抑制信號之抵達時序的變動。 田二士，就菊鏈匯流排（CA^CS信號線）而言，由於在—個 ^己.it體的間隔處連接有物於複數之記憶體晶片（兩個記 Ί)二各負載電容’使待連接於信號線的負載電容分散勢二域 小排之特徵阻抗的局部變動，故得以消除信號波形的劣化。 特，地，黯地進行絲在模絲板之其巾-絲面之 堆豐記憶體之巾所含的峨體⑼的 在 表Ξ之上的堆疊記憶體之中所含的記憶體晶片的ΐίΪ Ϊ二可^隨晶片所產生的熱分散到記憶體模組的兩面之上， 憶==效率而減緩記憶體晶片的溫度上升’藉以抑制記 太恭11其匕目的、特徵、及優點可參考以下之說明與圖解 二更加清楚。雜參__圖示，以 在圖不中，相似的參考符號指示類似的元件。 四、【實施方式】 以下參照附圖，俾說明本發明。 (第一實施例） 裝在組係形成為：使用堆疊記憶體作為安 之上的印愔驊〒:？鳊子之記憶體（記憶體晶片）的模組基板 、°，及放寬堆疊記憶體之間的間隔而使DQ信號線之 1299499 中的自由度能夠確保。 如，3A與圖3B所示，第一實施例之記憶體模組1係安裝有 十六個記體晶片且形成為具有64位元1/〇之四層。記憶體模組 1係總共安裝有八個堆疊記憶體3，亦即將四個堆疊記憶體3安裝 在模^基板2之正面及背面的各面之上，其中各堆疊記憶體3係 具有複數之内建記憶體晶片（如圖3A、圖3B之中的兩個記憶體 晶^)。因此，記憶體晶片的數量總共為十六個。各堆疊記憶體3 - ，設有16位元I/O且堆疊記憶體3之中所含之兩個記憶體晶片的‘ 每一個亦適合16位元I/O。内建於各堆疊記憶體3之中的兩個記 憶體晶片係共用堆疊記憶體3的信號端子。 斤又’在本實施例的記憶體模組1之中，16位元之Dq信號線 為每一個堆疊記憶體3所共用。又，使堆疊記憶體3彼此隔開一 個堆疊記憶體3之長度（〇)地加以排列。 如同圖1A與圖1B所示之習知記憶體模組1〇1，使用點對點 胃 匯流排作為記憶體模組1之Dq信號線，且記憶體控制器（未圖 示）與模組基板2之上的各堆疊記憶體3係經由點對點連接方式 - 力:以連接。藉由各記憶體晶片之中所設置的〇DT (晶粒上的終止 器）、終止點對點匯流排，其阻擋經由點對點匯流排傳輸之DQ信 號或DQS信號的反射。 又，如同圖1A與圖1B所示之習知記憶體模組1〇1，使用菊參 鏈匯流排作為CLK、CA及CS信號線且CA與CLK信號線為記 憶體模組1之中的所有堆疊記憶體3所共用，而終止配線的末端^。 · 例如，在本實施例之中，每一組（層）將同時設定在活動態的 憶體晶片係設有CS信號線（CS1至CS4)。 · 田在本實施例之中，係經由匯流排傳送CA信號，而在兩個堆 疊記憶體的間隔處使等同於四個記憶體晶片的各負載電容連接於 此匯流排，並經由匯流排傳送CS信號，而在兩個堆疊記憶體的 隔處使等同於一個記憶體晶片的各負載電容連接於此匯流排。曰 如圖3A與圖3B所示，將本實施例之記憶體模組i之中的四 1299499 個記憶體同時設定在活動態（圖3A之中的斜線所遮 笮）。因此，圖1A與圖1B所示之相較於記憶體模組，係可 消耗功率。 此外，在本實施例的記憶體模組〗之中，由於相 憶體並不像圖2A與圖2B所示之習知記憶體模組而未共 號線，故可免於造成記憶體模組之中的Dq信號線分g及 ^ 成堆疊記憶體3之配線方向的限制。又，使各堆疊記憶隔 達一個堆疊記憶體之長度地加以排列係可使DQ ^ = 的佈局面積。因此，以相同之長度的DQ信號線路對 體進订配線將魏可行，故使吾人㈣抑制串擾雜訊與 ς 信號干擾）雜訊的增加料能齡卩於信舰達時序之^ 引起之DQ信號波形品質的劣化。例如，在圖3八與圖3β之 ，了避免過域雜起見碰對—部份神疊記鋪加以標號 在以下揭露各實關之記憶醜組的賴之_ 將僅對一部份的堆疊記憶體加以標號。 Τ门樣地 然^，圖3Α與圖3Β所示之記憶體模組可具有圖4Α與圖4Β ^如同四個同時設定在活錢之記㈣晶片的組 二個吏f列在模組基板2之正面及背面的各面之上的 片叫設定在活動態，而使相鄰之堆疊記憶體3之 ί ^ = ϋ不同時設定在活動態」的實例；及圖4Β代表「將所 記髓晶片定為位在記憶體模組之相同的表面之 上者」的實例。 雜所示，把所有同時被啟動的記憶體晶片（圖4B之中 =、、、=遮住之記紐晶片）定為排列在記㈣模組丨之相同表 μ使+ fi成各個記憶體晶片所產生的熱集中在記憶體模組1 的:斗二Ϊίί，因而散熱效率之衰退勢必使記憶體晶片之溫度 、升速度提向且可能使記憶體特性變差。 由’如圖4Α所示，故嘗試將排列在模組基板2之正面 月的各面之上的兩個記憶體晶片定為同時被啟動的記憶體晶 11 1299499 片’而將，鄰之堆疊記憶體3的記憶體晶片選定為不同時設定在 啟動之狀態者。換言之，輪流地同時選擇安裝在模喊板2之盆 中-個表面之上的堆疊記舰3之中所含的記鐘晶片及安裝^ 模組基板2之另-個表面之上的堆疊記憶體3之中所含的記 晶片。選擇此種組合的記憶體晶片係允許堆疊記憶體3所產生的 熱，佈到模組基板2之正面及背面等兩面的整面，故可提高散敎 己r體晶片之溫度上升且進一步抑制記憶體特性劣、 化。此外’藉由设置可如上述般地加以選擇的各組（ 信號線⑽至CS4)將可實現同時被啟動之記憶體晶片、的 組合。 (第二實施例） 在第-實施例的記憶體模組之中，若使用如圖5示 =記紐作為安裝在記㈣额之上的堆疊記鐘時，則將^ 專同於四個記㈣的負載電容以指定之間 使 所傳送的號波形變差，例如CA信號。 片30=翻=之^疊記憶體300具^以下結構：將第一記憶體晶
Ia r地·（使晶片鲜塾3〇9直接朝下）安裝在其底面具有 (球柵陣列·—組排列成陣觸球 基 303 定。女衣在$ δ己憶體晶片302之上並使用密封材料3〇4加以固 例如，形成在上表面之上的電源娜 ^ ，巧具有信號線3°7，待連接至形成在底面 ϋΐ球 猎由設置於封裝基板301之中的介層孔308 f 與信號線307連接，同時藉由設置於封 :303與信號線料接。此外，在圖記己= 之中’兩個内建s己憶體晶片係共用各球狀端3〇5(信號端子“）。 12 1299499 s將上述之堆疊記憶體300安裝在模組基板之上時，將使記 憶體模組之上的DQ信號線連接至配線末端處的堆疊記憶體（ 犯）。又，啦信號線、CA信號線與CS信號線將以指 間隔連接至堆疊記憶體。詳言之，由於CS信號線連接至排列在模 ，基板之正面及背面的其中一面之上的堆疊記憶體之中的記憶體 晶^，故CLK與CA信號線以兩個堆疊記憶體（2L)的間隔連接 至等同於四個記憶體晶片的各負載電容（參見圖5C、圖8A)，且— f信號線以兩個堆疊記憶體（2L)的間隔連接至等同於一個記憶、 體晶片的各負載電容（圖5D、圖9A)。 # 如亡所述’由於在記憶體模組之中對^信號與^信號進行 /5的地理，故在記憶體模組之中必須以相同的時序接收這些俨 號。然而，CA信號線以兩個堆疊記憶體（2L)之間隔連接於 =個記憶體晶片（4Cin)的各負載電容（參見圖8A)，而叫古 兩個堆疊記憶體（2L)的間隔連接於等同於一個記憶體晶 m的各負載電谷（參見圖9a)。因此，鱼cs _f卢 =的傳輸特性將大幅不同而造成CA與cs信號之間的傳^度 所不同。 ，二實施例係提出可解決上述問題的堆疊記憶體。 第二實施例之堆疊記麵13具有以下結構Λ如所示圖6a， 記憶體晶片312面朝下地（使晶片銲墊32〇直接朝下）安 球Ϊ端315之封裝基板311的頂面之上且將第二 320 及报板311係具有’例如’形成在頂面之上的電源層316 心i在ί面之上的gnd層317。此外’在封裝基板311之中的 球狀端315的信號線318。經由封裝基板 ^ iit 層孔319分別使第一與第二記憶體晶片M2、 固連接。利用黏著劑321將圖6A之堆疊記憶體13 固疋在模組基板之上（圖6B、圖6C)。 13 1299499 且内體HI5排列在靠近缝基板311的周邊處， 用信號端子。爲成在封裝基板311之中的信號線318、亦共 >如圖7A與圖7B所示，在安裝有上述堆疊記憶體^ 二中’如同第一實施例之情況，16位元1i U 虎線為母-個⑨有兩個記憶體晶片 ^ ^ (0) ° ^ ，同圖1所示之習知記憶體模組，使用 lit ϊίΐϊ ^11 ^ Ί_Ε基板12之上的各堆疊記健13係經由點對 ί 記，紐13之巾的各記,隨晶片之中所 ^的ODT U粒上的終止H)終止闕雜雜，故能夠防止 =對點匯流排所傳送之Dq錢與DQS信號的反射。例如， 3有未啟動之狀態的記憶體晶片的堆疊記憶體之中的—個或:個 §己憶體晶片之中的QDT動作時，則將在其含雜定在活動態之記 憶體晶片（圖7A之中的斜線所遮住的記憶體晶片）的堆疊^憶^ 13之中引起微弱的信號反射。因此，利用此現象將能夠增大 的振幅。 又，如同圖1所示之習知記憶體模組，使用菊鏈匯流排作為 CLK與CA信號線及CS信號線。CLK與CA信號線為記憶體模 ^/1之中的所有記憶體所共用且終止於配線的末端。此外，cs 仏號線僅為同時設定在活動態的一組（層）記憶體晶片之中的記 憶體晶片所共用。相較於圖1所示之習知記憶體模組，由於同時 啟動之記憶體晶片的數量少至4個，故本實施例之記憶體模組u 得以降低消耗功率。
在配線末端處，使本實施例之記憶體模組η之上的Dq信號 線連接於排列在模組基板之正面及背面之上的各堆疊記憶體13 (圖6Β )，而在設置於各個配線之中點處的每一個連接點，使CLK 14 1299499 與CA信號線及CS信號線連接於模組基板之正面及背面之上 疊記憶體13 (參見圖6C)。 隹 ά
如圖6A所示，堆疊記憶體13之CA信號的信號端子係靠近 封裝基板311的周邊（左侧與右侧的任一侧）。因此，將存在 同於堆疊記憶體I3之CLK與CA健制健軒與模組基板 ^之上的Cf信號線之連接點之間的一個堆疊記憶體之間隔。換 吕之i由於菊鏈匯流排與安裝在模組基板12之其中一個表面之上 的堆豐記憶體13之間的連接點位於與菊鏈匯流排與安裝 板之另-個表面之上的堆疊記憶體13之間的連接點不同2 置上/故如圖8B所示，記憶體模組u之上的信號線 係在彼此隔開達一個堆疊記憶體之距離（L)的八個連接點一 個連接點處連接於等同於兩個記憶體晶片（2Cin)的各負載電容。 因此，^小負載電容分散地連接至由菊鏈匯流排所構成的 CLK /、CAL號線，因此彳g说線將不再有任何會造成特徵阻抗突 然變化的點，俾能使菊鏈匯流排所傳送之信號的波形免於劣化。 又如圖9B所不，CS彳§说線在彼此隔開達一個堆疊記憶體 之距離（L)的八個連接點之每一個連接點處亦連接於等同於兩個 記，，晶ϋ (2Cin)的負載電容。因此，cs信號線與CA信號線 之信號傳輸速度將不會有任何差異而具有相似的傳輸特性。
^又，在安裝有圖6A之堆疊記憶體13的第二實施例之記憶體 模組y之中，使CS信號線連接於安裝在模組基板12之上的所有 的堆記憶體。因此，在第二實施例的記憶體模組n之中，將 CS信號^置為2位元之信號並選擇内建於排列在模組基板12之 f面及月面的相對位置之上的兩個堆疊記憶體之中的四個記憶體 ，片之其中一個。詳言之，圖6A所示之堆疊記憶體係具有代碼設 置丄其没有跨接器晶片322，根據2位元之代碼所表示的CS #號（咼位準與低位準之組合）而用以設定待選擇記憶體晶片、 亦設2解碼電路323 ,根據跨接器晶片322的設定結果而用以對 cs信號進行解碼。圖10代表堆疊記憶體13之中所設置之有影響 15 1299499 性的跨接器⑼雜碼電路之構造與記紐晶錄據cs信號的
選擇實例。 JU 如圖10所示，堆疊記憶體13係設有解碼電路323，用以 部供應之2位元的CS信號（(::从與以⑷進行解碼。 解碼電路323係具有以下構造··具有第一選擇器324、第二選 擇器325與AND電路326，俾提供第一選擇器324與第_ =哭 325所供應之信號的邏輯積。 ”弟一選擇裔 ㈣ί^ίΐ11/24係接收CS_A信號及其反相信號，而根據選擇 L號k擇，、中一個作為輸出。又，第二選擇器325係接收CS_b俨 反根據選擇信號選擇其中一個作為輸出。將第口 ，、弟一k擇态324、325之輸出供應給AND電路326 一曰 ====選擇器325兩者皆為高位準輸出時，、層 又，堆疊記憶體13係設有跨接器晶片322，其根據 :，選擇記憶體晶片。跨接器晶片322係形成為 有跨而使線八與6的其中一個分流、及亦具 =跨接轉，俾輯制柏_ *使線C與D❺ 1而提供高位準或低位準給第一選擇S 324與第二選擇哭奶。 亦可再使用—個代碼設定裝置：使賴以使各個線^ ιζνιτ^^ 32=ifHf25險絲而將高位準或低位準提供給
在圖10所示之跨接器晶片322之中，若選擇線A ii，再貝ί摆著i吏應給第一選擇11 324的選擇信號變成高位準， 赛ίί時’則接著使待供應給第一選擇器324的選擇信 =成低巧準。此外’若選擇線C，則接著使待供應給 ^廉擇信號變成高位準’且若再選擇線D時了則接著使待 ί、應^弟一選擇器325的選擇信號變成低位準。 1299499 經由上述跨接器晶片322的設置而決定第一盥第二 Γ的蚊肖以雌記跡晶，(其供應“ 準的CS#號）之CS-A信號與CS-B信號的代碼。
—在圖—10 示之電路結構的情況中，若選擇線A、C時，則接 者CS-A—Η (尚位準）且CS-B=H而產生cSsfj .若it摆綠A =繞H C，A=H且(低位準）而產生CS=H ’·若 選擇線B、C 4，則接著CS_A=：L且CS_B== 且若選擇線B、D時，則接著CS_A=L且CS-B==l而產 1 cs=Hh 藉由將這四她合單獨分配給各鋪阿根據c 地選擇記憶體晶片。 、增 (第三實施例） 如圖11所示，第三實施例之堆疊記憶體23具有以下結 將各設有貫通孔408的四個記憶體402安裝在封裝基板4〇1" (=2而封裝基板401係具有用以電連至模組‘的球= 片=m〇5二將上述在介設器401之上堆疊複數之記憶體晶 片的技術稱為C〇C (晶片上疊晶片），其中各記憶體晶片4〇2與球 狀端405係經由從記憶體晶片402而鑽穿過形成在介設器4〇1之 中的信號線之貫通孔408而互相電連。 ™ 例如，以下資料已詳細說明CoC技術:γ•秋山等人於西元2〇〇3 年之1CEP (國際電子封裝會議）論文集的第326-331頁所發表之 「於3D堆疊LSI之上的極細間距超音波接合技術」、或κ·高橋等 人於西元2001年之日本丄應用物理論文集的第4〇卷(46)第3〇32 頁所發表之「3D晶片堆疊技術之研究與發展的現況」等等。 如圖12Α與圖12Β所示，具有四個記憶體晶片的各堆疊記憶 體23係共用本實施例之記憶體模組21之中的16位元DQ信號 線。又，在兩個堆疊記憶體之間隔處排列堆疊記憶體23。 如同圖1所示之習知記憶體模組，使用點對點匯流排作為記 憶體模組21之DQ信號線，且記憶體控制器（未圖示）與模組基 板22之上的各堆疊記憶體23係經由點對點連接方式而電連。藉 17 1299499 流排所傳送之DQ與DQS信號的反射。 社點對點匯 排作ί 習知記憶體模組的情況’使用菊鏈匯流 有記憶體所共用。cs信號線僅為同時設定 較_ 中的記憶體晶片縣用。相 數量 引ϊ信=變差因此’將由於傳輪線之特紐抗的局部變動而 形成？t藉由如圖13所示之具方向性的耦合器24而使 91果且土反之中的CA信號線（菊鏈匯流排）與堆疊兰己情 之ca信號端子連接，藉以使菊鏈匯流排，非i由ίς f ==「線狀」的分散結構，而連接至二.=」， 劣徵阻抗的局部變動’藉以消除信號波形的 Ϊ的為’由於CA信號的差動波形係來自具方向 =輕合盗24 ’故在堆疊記憶體23之中， 向性的輕合器24傳來之差動波形的比較器。置了偵測先、方 路 ’ 結 =26等等，設置在封裝基板(介設器 =之中’由於將界面電路内建於介設n 401之中，故在模电^ 之之中由並*需裝設任何界面電路。又’在圖、14 Ϊ示 ΐί ί Λ在堆乂記憶體23與模組基板22之間的細面之上連接， ”中CA減化子區域27所需的銲墊與DQ信號端子區域28所需 1299499 的銲墊係分開排列（參見圖14B)。
在本實施例之中，若使用上述具方向性的耦合器24連接CA 信號線與堆疊記憶體23時，則必須對堆疊記憶體23之介設器4〇1 之上的一個CA信號設置兩個信號端子。此外，為了最小化CA信 號線的長度，故必須排列成對的CA信號端子且彼此隔開達具方 向性的耦合器24之長度的距離。這造成CA信號端子所需的佈局 面積變大、必須增大介設器401的尺寸且進而難以縮小堆疊記憶 體23的尺寸。
有鑑於上述問題，故如圖15A所示，在堆疊記憶體23之介設 器401之中所設置的成對的CA信號端子之間排 外的元件，例如DQ健端子等等。上述之信號端子的^=態 ，可免於使介設器401的尺寸變大，故可實現較小尺寸的堆疊記 憶體^23。在本實施例之中，採Dq信號端子區域烈之銲墊介設於 CAk號端子區域27之間的方式而在介設器4〇1與模組基板22之 間的接觸面之上排列CA信號端子區域的銲墊（參見圖15B)。 (第四實施例） ’
^於通常使用堆疊記憶體之Dq信號端子既作為資料輸入4 ϋΐϊ輸出。依此理由，通常將用以提供資料之輸出的驅動! 敗，S m 虎端子。典型地利用M〇S電晶體構成驅動器^ 使MC)S電㉟狀錄層的電容_至輯點匯流排^ 各性負載。由驅姆電路所引起㈣容性負鋪大於記必 之:6號端子的輸入電容。因此’將導致··在四層結弟 之中，使等同於四個記憶體晶片的電容性負載連名 號線，而造成DQ信號進行高速傳輸的潛在困難。 =第四實施例之中，記憶麵組具有以下結構：如圖i6A j ，待钱在記紐模組之上的堆疊魄_設有驅鸯 ϋ垃電路’其既作為用以提供=#料輸出的驅絲電路、亦七 為於接收到資料時肋終止配線末端的終止器電路兩者。 如固16Α至圖16D所示，本實施例所使用之驅動器終止器驾 1299499 路係具有兩個呈並聯之驅動器電路30的結構。. 在有以下結構：使電阻器與PM0S電晶體Qp 贿與曉画電晶體 電路料輸^時使用兩個驅動器電路，故將此驅動器 驗的值定義成R〇ut而使兩個驅動器電路3〇具有 止42收時’本發明之驅動器終止器電路係作為終 ΐ二ί電=’ΛΛΤ (中心分接終止）、结構的情況中，ί一 皆啟動：且第二階媒動的器各體士 晶體Qn皆關閉。在此操作模式之中，終止電 终止，纽用獎動器 驅if之中的PM0S電晶體Qp皆啟動且第-階 之中二ΝΜΓΚ蕾顧⑽電晶體你與第"11階驅動器電路30 值RtennMouS如皆關閉。在此操作模式之中，終止電阻 止4路t進ΓΓΐ的GND終止結構之中，當使用驅動器終 止=電，時^一階驅動器電路3〇之中的脱仍電晶體 一 1¾驅動器電路30之中的PM〇s電晶體 /驅 =0二一0S電晶體咖與第二階驅2電路3= a r =體Qn皆啟動。在此操作模式之中，終止電阻值Rterm 等出期間的輸出電阻值與麵入期間的終 中’假設：與PM〇S f晶體QP及顧0S電晶體你 各電阻的值為RaCt，且亦假設:PM0S電晶體QP與NM〇S 電曰曰體Qn兩者的0N電阻值等於R時，將可導出「各m〇s電晶 1299499 f 之振幅鱗於DQ信號端子處的龍振幅乘以 雷曰=此、’可將DQ彳§號端子處的外表貞載電容Ceff降低至MOS 因散層電容Cdev乘以戰奶+幻（參見圖17)。 電曰二字電阻裔Ract的值設定成大於PM0S電晶體Qp與應⑽ 時，則降低dq信號端子處的外表負載 柄丄將交成可仃。因此，即使在四層結構的記憶體模組之中， ‘mA至圖i6D所示之驅動器終止器電路作為堆疊 °己匕體的ODT而實現DQ信號的高速傳輸。 (弟五實施例） 如圖18A至圖18B所示，第五實施例之記憶體模組41係 到i 個女裝有一8位尤1/〇記憶體晶片的堆疊記憶體43附、加 一J圖6A與圖6B所示之64位元I/O記憶體模組，藉以產生乃位 能力且在各個安裝在模組基板42的正面及背面之上的 堆宜圮，體的表面之上更設置散熱器44。 在第五實施例的記憶體模組41之中，係嘗試同時啟 之ί中—個表面之上的兩個記憶體晶片與另—個表面之上^ 二個記憶體晶片，且不同時啟動相鄰之堆疊記憶體43之中的士己憶 且之其它組成與第一與第二實施例之中的記u 稹組所具有者相同，故省略說明。 在本實施例的記憶體模組41之中，由於記憶體晶片操作時 產生的熱被散熱器44所消散，故可提高散熱效率且減少記憶體晶 片的溫度上升，故可抑制記憶體特性的劣化。例如，本實^例: 結構亦適用於四層結構之72位元的1/〇記憶體模組。、 (第六實施例） 如圖19所示，第六實施例為記憶體系統的結構實例，其 個插槽之中分別安裝有記憶體模組51。 八 圖19所示之記憶體模組51為36位元之I/O記憶體模組，其 安裝有八個8位元之1/〇堆疊記憶體與兩個4位元之1/〇堆疊記^ 21 1299499 =一共二十個記憶體晶片（DRAM))。本實關之記憶體楔 它組成與第一至第五實施例之中的記憶體模組所具有者相 同，故省略說明。例如，待安裝之記憶體模組51的數量/並 於兩個，而可為等於或大於一個的任一數量。 又 本實施例之記憶體系統係構成為：使記憶體控制器52 、接於各個記憶體模組51，故使吾人能夠透過記憶體控哭 存取複數之記賊模組51侧上述構^ 槽例如，在72位元的ι/〇之中，僅需兩個插 (第七實施例） 圖代表待安裝在根據本發明之第七實施例的記憶體模組 之上的堆璺記憶體之結構的橫剖面侧視圖；圖2〇B代表 ，20A之堆疊記憶體之間_ DQ信號線而連接的橫剖面= 圖，一及圖20C代表連接之間的模組基板與圖惠之堆疊記憶 間經由CA信號線而連接的橫剖面側視圖。
^圖2〇A所示之堆疊記憶體63具有以下結構··將用以連接堆5 §己憶體63與模組基板的球狀端（信號端子）阳排列在靠近封裝 基板311的周邊處（或兩端），且亦將安裝在封裝基板3ιι之上^ 記憶體晶片之晶片銲墊32〇排列在靠近封裝基板311的周邊處（或
^ 實施，之其它組成與第二實施例之中的堆疊記憶具 有者相同，故省略說明。 如同本實施例之堆#記_ 63，由於採「具有晶片鲜塾32c 的記憶體晶片係排列在靠近周邊處且球狀端315 裝基，祀之周邊處」的排列型態，故如圖與圖抓所示， 允許取小化形成在封裝基板311之中的信號線之長度。因此，可 12電容’故連接至DQ信號線、CA信號 線等專的負载電谷係可減小。 雖然已藉由上述實_朗本發明，但 當可清楚理解：只要衫脫離本翻之精神的、月 22 1299499 任一變化型式據以實施本發明。故本發明之範圍係包括上述各實 施例及其變化型態。 23 1299499 五、【圖式簡單說明】 夕圖1A為顯示習知64位元I/O、兩層結構之記憶體模組的構造 <"十面圖。 圖1B為顯示習知64位元I/O、兩層結構之記憶體模組的構造 剖面侧視圖。 ^圖2A為顯示使用一般記憶體之習知64位元I/O、四層結構之 把憶體模組的構造之橫剖面側視圖。 二圖2B為顯示使用一般記憶體之習知64位元I/O、四層結構之 記憶體模組的構造之平面圖。 圖3A為顯示根據本發明之第—實施例的記憶體模組之構造 的橫剖面側視圖。 圖3B為顯示根據本發明之第一實施例的記憶體模組之構造 的平面圖。 圖4A、4B為顯示同時被設定在活動態之記憶體晶片的組合 之實例的橫剖面側視圖。 圖5A為顯示一般之堆疊記憶體的構造之橫剖面侧視圖。 圖5B為顯示連接於模組基板與圖5A所示之堆疊記憶體之間 的DQ信號線的橫剖面侧視圖。 ^ 圖5C為顯示連接於模組基板與圖5人所示之堆疊記憶體之間 的CLK、CA信號線的橫剖面侧視圖。 圖5D為顯示連接於模組基板與圖5A所示之堆疊記憶體之間 的CS信號線的橫剖面側視圖。 圖6A為顯示安裝在第二實施例之記憶體模組之上的堆疊記 憶體之構造的橫剖面側視圖。 ° 圖6Β為顯示連接於模組基板與圖6Α所示之堆疊記憶體之間 的DQ信號線的橫剖面侧視圖。 圖6C為顯示連接於模組基板與圖6Α所示之堆疊記憶體之間 的CA信號線的橫剖面侧視圖。 ^ 圖7Α為顯示根據本發明之第二實施例的記憶體模組之構造 24 I299499 的橫剖面侧视圖。 的平L7B為齡根據本㈣之第二實施綱記憶_組之構造 - ；r^：: 之堆代ί安裝有圖5A至圖5D與圖6A至圖6D所示 示意^。的心思'體模組之中的CS信號線之上的負載分佈之 辱電的片與解 的平=2B為齡根據本㈣之第三魏_記㈣模組之構造 私罐模組之中⑽ 組之!：疊圖第f實施例的記憶體模 組之安個裝二發二第圖三實施例的記幽 之上裝在本發明之第四實施例的記憶體模組 體w峨輪㈣，咖終止器電路 之上安裝林發明之第四實施_記憶體模組 ϋΖΐίΓ中所使用的CTT終止時，驅動器終止器電路 25 1299499 之上: 裝在本發明之第四實施例的記憶體模組 中所使用的，終止時，驅動器終止器電 路之結構的電路圖。 ^ 〒巧為代表··於安裝在本發明之第四實施例的記憶體模組 、堆宜體之中所使用的GND終止時，驅動器終止器電路 之結構的電路圖。 ^圖17為代表：於CTT終止時，圖16A至圖16D所示之驅動 器終止器電路之等效電路的電路圖。
圖18A為顯示根據本發明之第五實施例的記憶體模組之橫剖 面侧視圖。 圖18B為顯示根據本發明之第五實施例的記憶體模組之平面 圖。 圖19為顯示根據本發明之記憶體系統的構造之實例的方塊 圖。 圖20A為顯示安裝在本發明之第七實施例的記憶體模組之上 的堆疊記憶體之構造的橫剖面圖。 圖20B為顯示模組基板與圖2〇A所示之堆疊記憶體之間的 DQ # ί虎線連接的橫剖面侧視圖。 圖20C為顯示模組基板與圖20A所示之堆疊記憶體之間的 CA 7虎線連接的橫剖面側視圖。 元件符號說明： 卜11、101、2卜20卜41、51 記憶體模組 12、 102、2、22、202、42 模組基板 103、 203 記憶體（DRAM) 104、 52 記憶體控制器 13、 23、3、300、43、63 堆疊記憶體 24 耦合器 25 晶粒上的終止器（ODT) 26 1299499 26 比較器 27 CA信號端子區域 28 DQ信號端子區域 30 驅動電路 3(Π、311、401 封裝基板（介設器） 302、 312 第一記憶體晶片 303、 313 第二記憶體晶片 304 密封材料 305、315、405 球狀端（信號端子） 306 電源/GND (接地電位）層 307、 318、CA、CLK、CS、CS1 至 CS4、CS-A 與 CS-B、DQ、 DQS 信號線 308、 319 介層孔 309 接合線 316 電源層 317 GND 層 320 晶片銲墊 321 黏著劑 322 跨接器晶片 323 解碼電路 324 > 325 選擇器 326 AND電路 402 記憶體晶片 408 貫通孔 44 散熱器 〇 長度 27

Claims (1)

1299499附件-：第咖33576號專辦請針文申請專利範圍修正本(無晝線） ———一97年3月21日修訂 年月日修正替換頁 la 乙 — 十、申請專利範圍： 1·一種堆疊記憶體，包含： 複辦ΐΐ近其周邊處排列有複數個信號端子；及 等信號端子曰片，安裝在該封裝基板的兩面之上且共用該 數之晶i立於該封裝基板中，其將該等信號端子連接至該複 體曰在鱗錄端子之至少—者與—_複數之記情 體曰曰片之間具有一實質相等的長度。 匕k ，針额數找憶體晶片 處，用以ίϋι 其排列在#近該記憶體晶片的周邊 連接形成在该封裝基板中之該配線。 利範圍第1項之堆疊記憶體，更包含—代碼設定裝置， 而二叙外!應之由複數位元構成的晶片選擇信號的-代碼， :稷數之記憶體晶片的其中—個設定在—活動態。 4含如申請專利範圍第3項之堆疊記憶體，其中該代碼奴裝置包 電壓或二上可安裝一跨接器配線’用以供應—電源 η電路，用以根據該跨接器晶片的—輸出電位而對該曰 記Ϊ體二碼’且用以將-解碼的結果供應給各該複數I 5·一種堆疊記憶體，包含： 等信ί5ί記Si晶片忠iS55Sil共用該 28 1299499 片選擇信fi的^’係根據自外部供應之由複數位元構成的晶 ^活^態，代馬，而將複數之記憶體晶片的至少一者設定在 其中該代碼設定裝置包含·· 壓或二斷方式安裝用以供應-電源電 曰曰片選Si H、根據該跨接器晶片的一輸出電位而用以對該 片nn’且用以將—解碼的結果供應給該複數之 6.—種堆疊記憶體，包含·· 體晶片，設有配線所需之貫通孔；及 設有二具表:'疊Ϊ，數之記憶趙晶片，且 共用的複數個信號端^應給=====憶體晶片所 號端子，用以 器之兩個信號端子 7.如申請專利範圍第6項之堆疊記憶體，更 =-個域供應至連接於該具方向性触合。 之間。 8·—種堆疊記憶體，包含： 複數之金憶體近复，數個信號端子;以及 等信號端子， 女衣在。亥封裝基板的兩面之卜曰a田姑 面之上且共用該 ，中-亥複數之$憶體晶片的至少—口 路’ _動ϋ終止H電路兼用作為輸二 終止器電 為於接收到資料時終止—配線末端的ί止驅動器電路及作 9.如申請專利範圍第6項之堆疊記 -驅動器終止n電路，難動晶片係設有 °°電路兼用作為輪出資料用 29 1 1 I丄： $1. 1299499 器電 =驅動器電路及作為於接㈣資料時終止—配線末端的終止 10·—，記憶體模組，包含·· 複數個堆疊記憶體，其包含·· 複ίΐΐ=體排列有複_信號端子；以及 等信號端ϋ片’述在該封裝基板的兩面之上且共用該 庐號傳有「點對點匯流排與-菊鏈匯流排，用以將 體’其中在隔開距離等同於至少-個堆 且4體之長度的各正面及背面之上安裝該等堆疊記憶體。 之記t 項之記憶體模組，其中將用以設定該複數 板的另一個表面上的具 12· —種記憶體模組，包含： 複數個堆疊記憶體，其包含： 二^裝^板’在靠近其周邊處排列有複數個 等信ί端晶片’安裝在該封裝基板的兩‘上且共用該 片置’係根據自外部供應之由複數位元構成的晶 Ϊ ’而將複數之記憶體晶w至少-者設定在 伸:ΐΐίί 2有一點對點匯流排與一菊鏈匯流排，用以將 豐讀體之長度的各正面及背面之上安裝該等^記^ / 30 1299499 ”—·.—.一---------------- uitd 糊細第12項之記㈣砸，其巾·以蚊該複數 體°，ίΐΐ片成一活動態之一晶片選擇信號供應給各堆疊記憶 擇安裝於該模組基板的-個表面上的堆疊 個安驗該模組基板的另一 丄07;宜屺〖思體所具有的该複數之記憶體晶片。 14·一種記憶體模組，包含·· f數個如申請專利範圍第6項之堆疊記憶體；及 信則I點對點匯流排與—菊鏈匯流排，用以將 最ΐ产，夕隹&δ己,18體’其中在隔開距離等同於至少-個堆 ;體仏體之長度的賴組基板之兩面的每—面上安裝該等堆疊^ 15. —種記憶體模組，包含： 複數個堆疊記憶體’各堆疊記鐘具有 ;!ί隔，離等同於至少-個堆疊記憶體之長度的該模組 :，且亦設置一具方向 耦合。 /「六:吻寸喷疊記憶體的信號端子 16. 如申請專利範圍第10 晶片設定在-活_的四層結^體她，其為同時將四個記憶體 17. 如申請專利範圍第12 、之。己U體板組’其為同時將四個記憶體 1299499 曰曰 ，卜月日修正: Ή I 片設定在一活動態的四層結構 触’咖_四個記憶體 ^亀，其為瞻四個記憶體 2為 圍=項之記憶體模組，其中，令下列兩連接點 憶 ，匯流排與安裝在該模組基板另一個表面㈡:疊， 2』.如^請專利範圍第12項之記憶體模組，其中，令下列 連接該菊鏈匯流排與安裝在該模組基 |鏈匯流排與安裝在該模組基板另一個表面之上的一妾』^ 板之二:4個基 ^鏈匯流顺絲在额組基板另_錄面之±的_堆疊 個ί:連接點，連接該菊鏈匯流排與安裝在該模組基 八中-個表面之上的—堆疊記憶體，·及第二連接點，連接該 32 1299499 個表面之上的一堆疊記憶 ^匯流排與絲在賴組基板另一 24·一種記憶體系統，包含： 利範圍第1G項之記憶體模組； 一^二在其中裝設該記憶體模組；及 夠對複數之’其獨立地連接於該記憶體模組並使吾人能 吸數之圮憶體模組進行同步存取。 25·種記憶體系統，包含： 請專利範圍第12項之記憶體模組； ΐ!1 i在其中裝設該記憶體模組；及 夠對複in蜀立地連接於該記憶體模組並使吾人能 吸数己饫體模組進行同步存取。 把一種記憶體系統，包含： 請專利範圍第14項之記憶體模組； f才曰，在其中裝設該記憶體模組；及 27·—種記憶體系統，包含： 3二請專利範圍第15項之記憶體模組； ^L在其中裝設該記憶體模組；及 多句^'複數之’其獨立地連接於該記憶體模組並使吾人能 卞谩數之圮憶體模組進行同步存取。 壯 圖式 33
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