TWI269373B - Organic insulating film, manufacturing method thereof, semiconductor device using such organic insulating film and manufacturing method thereof - Google Patents

Organic insulating film, manufacturing method thereof, semiconductor device using such organic insulating film and manufacturing method thereof Download PDF

Info

Publication number
TWI269373B
TWI269373B TW092137529A TW92137529A TWI269373B TW I269373 B TWI269373 B TW I269373B TW 092137529 A TW092137529 A TW 092137529A TW 92137529 A TW92137529 A TW 92137529A TW I269373 B TWI269373 B TW I269373B
Authority
TW
Taiwan
Prior art keywords
film
insulating film
semiconductor device
trench
decane
Prior art date
Application number
TW092137529A
Other languages
English (en)
Other versions
TW200425287A (en
Inventor
Koichi Ohto
Tatsuya Usami
Noboru Morita
Kazuhiko Endo
Original Assignee
Nec Electronics Corp
Nec Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Nec Electronics Corp, Nec Corp filed Critical Nec Electronics Corp
Publication of TW200425287A publication Critical patent/TW200425287A/zh
Application granted granted Critical
Publication of TWI269373B publication Critical patent/TWI269373B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
    • H01L21/7681—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures involving one or more buried masks
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B01—PHYSICAL OR CHEMICAL PROCESSES OR APPARATUS IN GENERAL
    • B01D—SEPARATION
    • B01D35/00—Filtering devices having features not specifically covered by groups B01D24/00 - B01D33/00, or for applications not specifically covered by groups B01D24/00 - B01D33/00; Auxiliary devices for filtration; Filter housing constructions
    • B01D35/14—Safety devices specially adapted for filtration; Devices for indicating clogging
    • B01D35/147—Bypass or safety valves
    • B01D35/1475—Pressure relief valves or pressure control valves
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B01—PHYSICAL OR CHEMICAL PROCESSES OR APPARATUS IN GENERAL
    • B01J—CHEMICAL OR PHYSICAL PROCESSES, e.g. CATALYSIS OR COLLOID CHEMISTRY; THEIR RELEVANT APPARATUS
    • B01J47/00—Ion-exchange processes in general; Apparatus therefor
    • B01J47/014—Ion-exchange processes in general; Apparatus therefor in which the adsorbent properties of the ion-exchanger are involved, e.g. recovery of proteins or other high-molecular compounds
    • C—CHEMISTRY; METALLURGY
    • C02—TREATMENT OF WATER, WASTE WATER, SEWAGE, OR SLUDGE
    • C02F—TREATMENT OF WATER, WASTE WATER, SEWAGE, OR SLUDGE
    • C02F1/00—Treatment of water, waste water, or sewage
    • C02F1/42—Treatment of water, waste water, or sewage by ion-exchange
    • C—CHEMISTRY; METALLURGY
    • C02—TREATMENT OF WATER, WASTE WATER, SEWAGE, OR SLUDGE
    • C02F—TREATMENT OF WATER, WASTE WATER, SEWAGE, OR SLUDGE
    • C02F5/00—Softening water; Preventing scale; Adding scale preventatives or scale removers to water, e.g. adding sequestering agents
    • C02F5/08—Treatment of water with complexing chemicals or other solubilising agents for softening, scale prevention or scale removal, e.g. adding sequestering agents
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/22—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the deposition of inorganic material, other than metallic material
    • C23C16/30—Deposition of compounds, mixtures or solid solutions, e.g. borides, carbides, nitrides
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/22—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the deposition of inorganic material, other than metallic material
    • C23C16/30—Deposition of compounds, mixtures or solid solutions, e.g. borides, carbides, nitrides
    • C23C16/36—Carbonitrides
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/22—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the deposition of inorganic material, other than metallic material
    • C23C16/30—Deposition of compounds, mixtures or solid solutions, e.g. borides, carbides, nitrides
    • C23C16/40—Oxides
    • C23C16/401—Oxides containing silicon
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02126—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02167—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon carbide not containing oxygen, e.g. SiC, SiC:H or silicon carbonitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/022—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being a laminate, i.e. composed of sublayers, e.g. stacks of alternating high-k metal oxides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02205—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition
    • H01L21/02208—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition the precursor containing a compound comprising Si
    • H01L21/02211—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition the precursor containing a compound comprising Si the compound being a silane, e.g. disilane, methylsilane or chlorosilane
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H01L21/02274—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition in the presence of a plasma [PECVD]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/314—Inorganic layers
    • H01L21/3148—Silicon Carbide layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/314—Inorganic layers
    • H01L21/316—Inorganic layers composed of oxides or glassy oxides or oxide based glass
    • H01L21/31604—Deposition from a gas or vapour
    • H01L21/31633—Deposition of carbon doped silicon oxide, e.g. SiOC
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76805—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics the opening being a via or contact hole penetrating the underlying conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
    • H01L21/76808—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures involving intermediate temporary filling with material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/5329—Insulating materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/5329—Insulating materials
    • H01L23/53295—Stacked insulating layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02205—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition
    • H01L21/02208—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition the precursor containing a compound comprising Si
    • H01L21/02214—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition the precursor containing a compound comprising Si the compound comprising silicon and oxygen
    • H01L21/02216—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition the precursor containing a compound comprising Si the compound comprising silicon and oxygen the compound being a molecule comprising at least one silicon-oxygen bond and the compound having hydrogen or an organic group attached to the silicon or oxygen, e.g. a siloxane
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53228—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being copper
    • H01L23/53238—Additional layers associated with copper layers, e.g. adhesion, barrier, cladding layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12044—OLED

Landscapes

  • Engineering & Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Organic Chemistry (AREA)
  • General Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Metallurgy (AREA)
  • Mechanical Engineering (AREA)
  • Materials Engineering (AREA)
  • Environmental & Geological Engineering (AREA)
  • Hydrology & Water Resources (AREA)
  • Water Supply & Treatment (AREA)
  • Life Sciences & Earth Sciences (AREA)
  • Plasma & Fusion (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Addition Polymer Or Copolymer, Post-Treatments, Or Chemical Modifications (AREA)
  • Silicon Polymers (AREA)
  • Formation Of Insulating Films (AREA)

Description

1269373
【發明所屬之技術領域 本發明係關於一種有機 置’更明確的說，關於一種 =造方法，與一種具有一多 製造方法，在其中一該低介 為層間絕緣膜。 矣巴緣膜友藉其形成之半導體裝 低介電常數之有機絕緣膜及其 層互連結構之半導體裝置及其 電常數之有機絕緣膜被用來作 二、【先 在1C 中積集度 缩小裝置 向的增加 連間之電 度，對為 因此 間之電容 標，已廣 有一電阻 料。 此外 絕緣膜的 了降低互 來說，已 膜（Si02 前技術】 (積體電路 的提高，裝 尺寸所造成 了互連電阻 容的增加提 達到裝置中 ’為了加速 已成為最重 泛利用—種 率較迄今常 ’因為互連 介電常數成 連間之電容 研究出利用 )與氮化膜 )之製造 置設計規 的互連尺 與互連間 兩了 RC時 更高速之 裝置中之 要的課題 技術與藉 用之姜呂為 中，伴隨 則也已更 寸與互連 之電容。 間常數， 處理產生 處理’降 。對於降 此所製造 低之銅被 著處理 進一步 間距之 因為互 因此會 了嚴重 低互連 低互連 之產品 用來作 間之電容與互連之面積及 正比’並與互連間之距離 而不在裝置設計上做任何 一種絕緣膜，其具有一比 (SiN)小之介電常數。
速度與裝售 縮小。透这 微型化卻肩 連電阻與5 降低訊號 的問題。 電阻與互 電阻之目 ，在其中肩 為互連材 分隔互連戈 成反比，篇 改變，舉你 常用之氧W
1269373 五、發明說明（2) 當銅被用來作為互連材料時，因為銅在微製造中利用 乾餘刻具有困難，所以通常利用一如圖1所示之金屬鑲嵌 (damascene )互連結構。
在形成金屬鑲嵌互連的方法中，首先以siH4、NH3、與 N2藉著平行板型電漿CVD (化學汽相沉積）在一下層以〇2層 間絕緣膜000 1上’成長一蝕刻阻止膜SiN絕緣膜〇0〇3至5〇 nm到150 nm之厚度，其對接下來所形成之互連渠溝Si〇2層 間絕緣膜0 0 0 2具有良好之餘刻選擇性，然後成長一互連渠 溝Si〇2層間絕緣膜〇〇〇2至約4〇〇 nm到1 0 00 nm之厚度。接下 來，藉著微影與乾蝕刻形成一渠溝圖案，其後光阻圖案藉 著氧氣乾灰化（ashing)與濕剝除（peeling —〇ff)的方 法移除。利用濺鍍與電鍍技術，渠溝圖案接著以銅及一阻 障金屬（如Ta或TaN)來填充，阻障金屬係用來避免銅的 擴散，而且位於互連渠溝S i ο?層間絕緣膜〇 〇 〇 2上之多餘部 分的銅與阻障金屬藉著CMP (化學機械研磨）來移除以形 成銅互連0 0 07。 在層間絕緣膜於金屬鑲嵌互連形成後形成的狀況中， 因為銅易與Si 〇2反應而擴散出去，所以通常先以“Η 、 NHS、與&藉著平行板型電漿CVD，在銅上生成一作^ 防止絕緣膜（阻障絕緣膜）之3以膜〇〇12至約5〇 Hu〇〇 nm的厚度之後，才形成介層窗插塞Si〇2層間絕緣膜〇〇ι〇。 此處，SiN不僅可防止銅擴散，亦可作為叫膜之兹刻 阻止膜，如此可避免銅表面暴露於銅之渠溝㈣時的 餘刻氣體中，與在銅之金屬鑲嵌互連上形成一介層孔時的
1269373
氧氣光阻灰化氣體中。實際上，SiN被用來避免擴散，而 且同時作為蝕刻阻止膜。 近年來’為了更進一步降低互連間之寄生電容的目 的’已廣泛的利用SiOF與Si0C等有機絕緣膜，其具有一介 電常數較常用之Si〇2膜的介電常數（4· 1)低，並搭配具有 $ 4· 5到5之介電常數的sic或SiCN有機絕緣膜的利用，其 藉著平行板型電漿CVD並利用具有較SiN的介電常數（7 ^ 低之介電常數的4MS (四甲基矽烷，tetramethy lsi lane ) 或3113(三乙基矽烷，七]：161：]：1713丨1&]：^)作為原料所形 成。 圖1 5 ( a )到1 6 ( C )顯示一習知的方法，在其中利用3MS 作為原料氣體所生成之SiC膜或SiCN膜被應用。 • 在形成第一銅互連805之後，利用前述氣體生成第二 S^CN膜806。接著，以相同方式，利用前述氣體形成第二 Si 0C膜807與第三SiCN膜808，然後，在其上生成第二si〇c 膜809與第二Si02膜810。 如圖15(a)所示，利用一光阻做為遮罩，該光阻形成 有介層孔之光阻圖案，對第二Si%膜81〇、第三Si〇c膜 809、第三SiCN膜808、與第二SiOC膜807進行蝕刻，而停 止於第二SiCN膜806之上。 人 然而，有時候Sioc與SiCN之間的蝕刻選擇比使 得蝕刻進行到位於下層之互連，如圖15(b)所示。在 =，當其後實施利用氧氣的灰化作用以剥除光阻時，^ 軋化層8 3 1會形成於銅互連遭受蝕刻的區域中。告利用 1269373 五、發明說明（4) -----
SiOC與SiC之任一者所形成的膜時，亦會發生相同的情 況。 接著’如圖15(c)所示，在對其塗佈一層抗反射膜之 後，一渠溝互連819之第二光阻圖案透過光阻818而形成。 如圖15(d)所示，利用光阻818做為遮罩，對第二Si〇 膜810與第三SiC膜808進行蝕刻。之後，藉著氧氣灰化作 用將光阻818剝除，其可能造成前述銅的氧化層831更進一 部的氧化，其後實施有機剝除。 如圖16(a)所示，藉著整個表面回蝕，第二31(^膜8〇6 被蝕刻移除。然後，如圖丨6 (b )所示，在形成一第二 Ti/TiN膜820之後，形成第二銅膜8 21。接下來，移除渠溝 互連以外的金屬以形成第二銅互連832。如圖16(c)所示， 第四SiCN膜822形成於其上。 ” 藉著平行板型‘電漿CVD法並利用4MS (四甲基石夕烧， tetramethylsilane)或3MS (三乙基矽烷， tri ethyl si lane )作為原料材料所形成之31(：膜、SiCN 膜、與SiOC膜目前已被廣泛利用。Sic與“⑶之介電常數 約為4·5到5，而SiOC之介電常數約為28到3()。 因為裝置尺寸變小所帶來的互連尺寸與互連間距更進 I步的微型化，所以引發更進一步降低介電常數的強烈需 此外，因為SiOC對SiCN與SiOC對SiC之蝕刻選擇比太 小’如果利用S1 CN或S 1 C做為蝕刻阻止膜，在移除光阻护 金屬互連層的表面可能會被氧化，如此會造成高接觸電阻
第13頁 1269373 五、發明說明（5) 的問題。 三、【發明内容】 、本發明關於一種具有低介電常數且可有利的應用於半 導體裝置中的有機絕緣膜，與一種半導體裝置，在其中利 用此一有機絕緣膜。 八 本發明之具有低介電常數的有機絕緣膜利用一聚有機 矽烷做為一原料而形成，該聚有機矽烷之C/Si比例至少大
’且同時其分子量大於等㈣Q。此有機 :電漿CVD法且利用—分子量大於等於100之聚有機石夕炫做 為一原料而形成。 聚有機矽 稀基碎烧 甲基三乙 四乙基矽 有機石夕烧 外，該有 可改善其 此，被用 含有一乙 機矽烷最 矽烷、二 基三乙烯 組成的群 該 乙基乙 矽烷、 矽烷、 多種聚 此 的存在 於 部份中 之聚有 乙烯基 烷、甲 矽烷所 烷最好為選自於由三甲基乙烯基矽烷、三 X —甲基二乙烯基矽烷、二乙基二乙稀基 烯基矽烷、乙基三乙烯基矽烷、四乙烯基 烷、與二乙基矽燒所組成的群組中的一或 〇 機絕緣膜最好包含c=c鍵，且已知乙浠基 耐熱性。 ^做為原料之聚有機矽烷最好至少在其一 至少在其一部份中含有-乙烯基 自於由三甲基乙烯基矽烷、三乙基 甲基一乙稀基石夕、# .烷、二乙基二乙烯基矽 基矽烷、乙基 z ^ ^ —乙烯基矽烷、與四乙烯基 組中的一或多種聚有機矽烷。
1269373 五、發明說明（6) 特別在SiOCH膜的情況中，需要_氧化劑、一惰性氣 體、與-聚有機石夕烧來做為原料氣碰，該 C/Si比例至少大於等於5,且同時其分子量大於等於1〇〇。 該惰性氣體可為氦、氬、及氙之任一纟 選自於由(^^、^、（^、與叫所組成的群組中的任一個 材料。 —ΐ化ΪΖίΐ氮之氧化氣體’但此氣體不適合用於目 刖吊用之酴.樹脂（η 〇 ν 〇 1 a k )類光阻。 被用來做為原料之聚有機矽烷 烯……甲基二乙稀 ，卢007路甘^ ^基二乙烯基矽烷、乙基三乙烯基矽 Ϊ二Si :四乙基石夕烷、與三乙基矽烧所組成的 來看，a中：i:聚有機矽⑥’但是由改善耐熱性的觀點 瓜看，其中取好有乙烯基的存在。 在SiCH膜的情況中，房粗角挪— 卜 -惰性氣體、與一聚有機矽俨乳^乳、纟、氙的其中之 至少大於等於5，且同時Λ子Λ 石夕烧之C/Sitt例 在此愔、、牙中取士 J门守^、刀子1大於等於100。同樣的， r、- ^其^ t有機矽烷可為選自於由三甲基乙烯基矽 :烯基矽烷、二甲基二乙烯基矽烷、二乙基二 乙歸基秒烧、甲某二7祕笪 乙烯基矽烷、日乙基矽烷：盥、：、乙基三乙烯基矽烷、四 的一弋夕插取士 /、二乙基石夕烧所組成的群組中 的或多種聚有機矽烷，且特別是如罢皮入右7 pI且中 可改善耐熱性。 〗疋如果其3有乙烯基，則 iCHN膜的原料氣體為一含氮氣體、氦、氬、氙的其
第15頁 1269373 五、發明說明（7) 中之一惰性氣體、魚一令右媸访 比例至少大於等；二有士機夕烷，該聚有機矽烷之C/Si 氣二ϋίίΓ :其分子量大於等於1()〇。含氮 ^ 二氣、與聯氨。聚有機…為選自於 基矽烷、二乙基二乙烯芙石夕_ 甲土一乙烯 一乙烯基矽烷、四乙烯基矽烷、四乙盥二 烷所組成的群組中的一戋多種平古撒诊h /、一己暴矽 六甘一 Μ八A 1 珑夕種♦有機矽烷，且特別是如果 在/、 σ卩伤中3有乙烯基，則可改善耐熱性。 ^習知的半導體裝置中，通常31〇(：11膜可取代si〇2膜， 且SiCH膜或SiCHN膜可取代SiN膜。 對於將本發明之有機絕緣膜應用到半導體裝置，具有 f層結構之半導體積體電路裝置為一較佳之選擇。接^著 微型化的進展，具有一已開始獲得基礎之渠溝結構之半導 體裝置特別適合。 ' 四、【實施方式】 接下來說明本發明較佳實施例之有機絕緣膜的結構與 製造方法。 為了降低有機絕緣膜的介電常數，膜中的C/Si組成比 例必須設定高於習知的S i C、S i CN、或S i 0C膜，因此可利 用一具有較4MS或3MS之C/Si組成比例高之原料氣體。 另一方面，當膜中的C / S i比例被設定較高時，C - C鍵 傾向出現於膜中，C-C鍵的鍵能小於Si-0、Si-C、或Si-N 鍵的鍵能，且C-C鍵可能易於斷裂，因此此種膜可能具有 第16頁 1269373 五、發明說明（H - 車又低的耐熱性。為了要增加耐熱性，使膜包含c=c鍵是很 有效的，而其鍵能大於C-C鍵。 ^ 藉著保持電漿CVD之電源等受到控制，具有(；=(：鍵的有 機絕緣膜可確實被形成，但利用其中包含乙烯基 氣體更有效。 原枓 、 至於降低SiCH、SiCHN、或SiOCH膜之介電常數的方 法i降低膜密度是有效的。為了降低膜密度，必須利用分 子ΐ較4MS或3MS大之材料，此外沉積作用必須以一降低之 電漿禮度來達成’如此在汽相中原料氣體之分解可被有 抑制。 夕 ▲因此，本發明提供SiCH、SiCHN、與Si〇CH[膜，其各具 有較習知SiCH、SiCHN、與SiOCH膜低之介電常數。 ’、 此外，本發明係關於一種半導體裝置，在其中利用具 ^低介電常數的SiCH、SiCHN、與SiOCH膜，且更明確的八 說，關於一種具有一渠溝結構之此種半導體層。 此外，參考圖1 7，以下說明本發明所示用之 電漿CVD設備。 土 此設備在一真空槽内配置有上電極丨與下電極2，矽基 Ϊ3Λ於Λ電極上’且由高頻電源4所產生之高頻電能被提 此外，亦可以一加熱器加熱下電極。此設備 、* u y寸乳體至3认備之進氣部分5與排氣部分6 部分透過一封止閥與-質量流量控制器連 =原„瓦’且供應部份中的管路結構可使其加熱 至30 0 C。如果利用一液體原料來做為其原料，原料供應 Η
第17頁 1269373 五、發明說明（9) 可藉由一汽化溶液供應設備取代質量流量控制器來製造。 此外，已被確認除了平行板型電漿CVD之外，利用電 子迴旋共振（ECR ’electron cyclotron resonance)激 發電漿CVD、螺旋波（he 1 icon wave )激發電漿CVD、與誘 導耦合電漿CVD亦可得到同樣良好品質的膜。 在本發明的第一實施例中，S i 0CH膜詳述如下。 對於本發明之第一實施例中的Si〇CH膜，矽晶圓被置 於平行板型電漿CVD (此後稱為PECVD )裝置且加熱至 1 50-400 °C，且三甲基乙烯基矽烷（TMVS， tr i methyl vinyl Si lane )、氧氣、與氦氣分別以2〇〇 — 2〇〇〇 seem (標準狀態下，立方公分/每分鐘）、5〇 —1〇〇() seem、與50-50 0 seem之流速供入PECVD裝置中。反應室中 的壓力設定為1 33-1 330 Pa且對其施加20 0-1 〇〇〇w之射頻 (RF ， radio frequency )功率。 在上述條件下生成之SiOCH膜具有〇·8-1·3之C/Si組成 比例與1. 1 g/cm3-1· 2 g/cm3之膜密度。與利用3MS做為原 料氣體而生成且被廣泛利用做為習知層間絕緣膜的s i 〇cΗ 膜的那些相關數值相比（C/Si組成比例〇· 7且膜密度i. 3 g/cm3)，此C/Si組成比例之數值較高且膜密度之數值較 低。因此，其介電常數（為2· 2 — 2· 7 )提供了比利用3MSX做 為原料氣體而生成之SiOC膜的介電常數（2· 8-3· 0 )低的 數值。此外，在上述條件下生成之膜的折射率其範圍在工· 3 -1 · 4 5 〇 當SiOCH膜之沉積作用在4〇〇w以上之rf功率下進行
第18頁
1269373
時，C / S i組成比例成為不小於〇 · 8但不大於1 · 〇，且在此十主 況下，因為C-C鍵形成於膜中，所以·膜變得熱穩定性降月 低，且在40 0 °C時進行30分鐘的熱處理會使得膜厚度減少 约5%。相對於此，當沉積作用在20 0-400W之RF功率範圍下 進行時，c=c鍵形成於膜中，使得其耐熱性增加，且在4〇〇 。(：時進行30分鐘的熱處理所導致膜厚度的減少變為1%以 下。 雖然在第一實施例中利用TMVS做為原料氣體，也可利 用選自於由二甲基二乙烯基矽烷、二乙基二乙烯基石夕烧、 曱基二乙烯基矽烧、乙基三乙烯基矽烷、四乙烯基石夕烧、 四乙基石夕烧、與三乙基矽烷所組成之群組中的一種或兩種 以上之組合。 尤其，三甲基乙烯基矽烷、二曱基二乙烯基矽烷、二 乙基二乙烯基矽烷、曱基三乙烯基矽烷、乙基三乙烯基石夕 院、四乙烯基石夕燒較佳，其任一者都包含乙烯基。 如果利用如乂0或N〇2等氣體做為氧化氣體，殘留在 SiOCH膜中非常少量的N元素會形成胺基。一旦胺基形成於 膜中’則利用酚醛樹脂（novo lak )類光阻會造成不良曝
光’因為胺基會與光阻反應，也因此不能利用包含氮之氧 化氣體。 接下來，本發明的第二實施例中，SiCH膜詳述如下。 在本實施例中，利用平行板型電漿CVD裝置。 藉著質量流量控制器來調節流速，TMVS以300 sccm的 速度’且同時氧氣以1〇〇〇 seem的速度供入其中。在膜沉
第19頁 1269373 五、發明說明（π) 積時’壓力没定為133-1330 Pa，高頻功率為i〇〇_4〇〇W， 且基板溫度為350 °C。 測量在上述條件下所生成之膜的介電常數顯示其數值 隨著沉積壓力而連續性改變，由丨3 3 Pa時所生成的膜之介 電常數為3.3到1330 Pa時所生成的膜之介電常數為4.2。 已證實這些膜的介電常數可被製成小於利用3MS或4以 所生成之膜的介電常數（4·5)。 此外’當在上述條件下生成膜時，其C/Si組成比例在 0· 9-1· 4的範圍間變化且膜密度在〇· 9 —丨· 4 g/cm3的範圍之 間。這些結果顯不此膜具有比利用3 M S而生成之g丨c {J膜 (其C/Si組成比例為〇_ 8且密度為1· 5 g/cm3 )小的密度， 其被認為可降低其介電常數。 & & 另外，在上述條件下所生成之膜的折射率在 1 · 7 0 -1 · 8 5的範圍間變化。傅立葉轉換紅外線（f τ — I r， Fourier Transform-InfraRed)吸收光譜測量之結果顯示 Si-C、Si-CH3、與Si-H鍵的存在。另一方面，起因於膜中' 水分之Si-0H鍵未被偵測到。 ' ' 此膜被發現具有良好的效果，可做為銅之阻障，且在 加速銅擴散之測試中，其在加熱至45 (TC並施加一偏壓不 進行’並未觀察到銅的擴散。此顯示這些膜具有與習知藉 著3MS而生成之SiCH膜相當之功能。 曰 雖然在目前所說明之實施例中利用TMVS做為原料，但 須了解，除此以外，三乙基乙烯基矽烷、二甲基二乙稀& 矽烷、二乙基二乙烯基矽烷、甲基三乙烯基矽烧、乙基=
1269373 五、發明說明（12) 乙烯基矽烷、四乙烯基矽烷、四乙基矽烷、與三乙基矽烷 都可形成具有相似性質的膜，其每一者皆為聚有機$燒 (polyorganosilane )，可用來做為具有分子量1〇〇以上 及C / S i比例5以上之原料。圖2 0顯示原料化合物的分子量 與利用一種上述原料之沉積膜的密度及C/Si組成比77例之間 的關係。其清楚顯示，利用具有1 〇 〇以上之分子量及5以上 之c/si比例之此種原料，可生成具有膜密度為丨^ g/cm3以 上1·4 g/cm3以下，且c/si組成比例為〇·9以上i 3以 膜。 · 此外，已被確認除了平行板型電漿CVD之外，利用ECR 激發電漿CVD、螺旋波激發電漿CVD、與誘導耦合電漿CVD 亦可得到同樣良好品質的膜。 接下來，做為第二實施例之改良範例，包含乙稀基於 其中的Si CH膜說明如下。 為了要使乙烯基被包含於膜中，必須盡量避免原料被 電聚所解離。為了這個目的，膜沉積在下列條件下進行： TMVS之流速快至3〇〇 SCCID以上，且電漿功率低至5〇_1〇〇 W 〇 為了要檢測膜中乙浠基的存在，進行紅外線吸收光譜 測量，在高流速與低高頻功率（5〇 —1〇〇 W )的條件下所^ 成之範例膜中，可以明顯的觀察到起因於乙烯基之吸收。 此乃因為在具有弱能量之電漿中，原料可被帶入膜中而不 被結構性的破壞。 現在，已證明包含乙烯基2SiCH膜可藉著利用原料氣 第21頁 1269373 五、發明說明（13) 結合乙烯基來製得，同時須注意原料氣體分解作用的抑 =。，外，帶人膜中的乙稀基之量可透過電漿功率的改變 來调卽，而且如果電功率增加到丨〇 〇 W以上，r Aγ 存在於膜中。 乙細基便不 對於包含乙烯基於結構中之膜所進行的耐孰性顒 示’即使此膜在氮氣中被加熱至45〇 t 一小時之後，、收 縮率不超過〇. 1 %且膜的特性幾乎不改變。在效嫌 膜中的乙浠基大大改善其耐熱性。 ^ 心！於其介電常t，如未包含乙烯基之情況，發現a數 值Ik者沉積壓力而連續性改變，由133 Pa時所生 介電常數為3.3到1330 Pa時所生成的膜之介電常.、 4· 2。換句話說，介電常數幾乎不因… 改變。此外，其C/Si組成比例在。·9—“的==而 =度與膜之折射率分別在。.9 —】.4 g/cm3與i Ά ^圍之間變化。換句話說，膜中乙烯基的存在幾乎不引 起任何變化。 丨丁你戍十不引 此膜被發現具有良好的效果，可做為銅 :速銅擴散之測試其在加熱至45。 障且在 i二’Λ未觀察到銅的擴散。此顯示這些膜具有二Λ 者3MS而生成之SiCH膜相當之功能。 、白知藉 q τ 在目箣所θ兒明之實施例中利用TMVS做為；^ :二解’除此以外，三乙基乙烯基石夕nim; 乙iC二乙烯基矽烷、甲基三乙烯基矽⑨、乙ΐ: 乙烯基矽烷、四乙烯基夕 ^ ^ .^ t 乙基二 夕烷、四乙基矽烷、與三乙基矽烷
第22頁 1269373 五、發明說明（14) 都可形成具有相似性質的膜，其每一者皆為聚有機石夕烧， 可用來做為具有分子量100以上及C/Si比例5以上之原料。 此外，已被確認除了平行板型電漿CVD之外，利用ECR 激發電漿CVD、螺旋波激發電漿CVD、與誘導耦合電漿CVD 亦可得到同樣良好品質的膜。 接下來’本發明的第三實施例中，S i CHN膜詳述如 下。 在本實施例中，藉著質量流量控制器來調節流速， TMVS與氨氣各以300 seem的速度供入其中，且同時氦氣以 1 00 0 seem的速度供入。在膜沉積時，壓力設定為 1 33-1 33 0 Pa，高頻功率為loo —4〇〇w，且基板溫度為35〇 °c。 4 藉著以30 0 sccm的速度供應氨氣，氮被帶入膜中， 此形成SiCHN膜。 曰 介電常數之數值隨著沉積壓力而連續性改變，由丨3 3
Pa時所生成的膜之介電常數為3· 8到133〇 pa時所生成的膜 之介電常數為4· 7。此外，當在上述條件下生成膜時，其 C/Si，成比例在1· 〇 —l 3的範圍間變化，一個碳含量大於 石夕έ畺之範圍，且膜猎度在1 · 4一 1 · 6 g/cm3的範圍之間變 化，故此膜具有比利用3MS而生成之SiCHN膜（其密度為i 7 g/cm3 )小的密度。 ’· 另外，其折射率在1· 77-1· 90的範圍間變化。FT —IR吸 收光缙測量之結果顯示Si〜c、Si_CH3、與^咄鍵的存在。 另一方面，起因於膜中水分之Si-〇H鍵未被偵測到。
1269373 五、發明說明（15) -- 此膜被發現具有良好的效果，可做為銅之阻障，且在 加速銅擴散之測試中，其在加熱至4 5 0 °c並施加—偏壓下 ，行，並未觀察到銅的擴散。此顯示這些膜具有與習知藉 著3MS而生成之SiCH膜相當之功能。 ” 曰 雖然在目鈾所說明之實施例中利用Τ μ v s做為原料，但 肩了解，除此以外，三乙基乙烯基石夕烧、二甲基二乙稀基 矽烷、二乙基二乙烯基矽烷、甲基三乙烯基矽烷、乙基^ 乙烯基矽烷、四乙烯基矽烷、四乙基矽烷、與三乙基^烧 都可形成具有相似性質的膜，其每一者皆為聚有機$烷二 可用來做為具有分子量1〇〇以上及C/Si比例5以上之原料， 即使利用其他氮化原料（如聯氨）來取代氨氣。〃 / 此外，已被確認除了平行板型電漿CVD之外，利用ecr 激發電漿CVD、螺旋波激發電漿CVD、與誘導耦合電漿cvd 亦可得到同樣良好品質的膜。 ’ 接下來，做為第三實施例之改良範例，包含乙烯基於 其中的SiCHN膜說明如下。如第二實施例中乙烯基被包含、 於膜中之情形，膜沉積在下列條件下進行：TMVSi流速由 300 seem增加至較高值，且電聚功率低至5〇 —1〇〇 w。 β為了要檢測膜中乙稀基的存在，進行紅外線吸收光譜 測量，在高流速與低高頻功率（Ml 〇〇 w)的條件下所^ 成之範例膜中，可以明顯的觀察到起因於乙烯基之吸收。 此亦發生於SiCHN膜，因為在具有弱能量之電敷中，原料 可被帶入膜中而不被結構性的破壞。 也發現Si-c、Si-CH3、與Si-H鍵均存在於膜中。另一 1269373 五、發明說明（16) 方面’ f因於膜中水分之以一〇11鍵未被偵測到。 同時’當電功率增加到丨〇 〇 W以上時，起因於 之吸收會消失，而在膜中僅偵測到Si-c、si-cfi 、ώ烯基 鍵。 3 興 已證明包含乙烯基之SiCHN膜可藉著利用原料 合乙烯基來製得’肖時須注意原料氣體分解作％體結 :外，帶入膜中的乙烯基之量可透過電漿功率的心：調 、此=，對於包含乙烯基於結構中之膜所進行 測試顯示，即使此膜在氮氣中被加熱至45〇。匚一小、“、、性 後，膜的特性幾乎不改變1在功效上，帶入膜中、 明顯改善其耐熱性。另夕卜’其介電常數之數值隨著、冗^ 力而連續性改變，由丨33 Pa時所生成的膜之介電常數^ 8到1 330 Pa時所生成的膜之介電常數為4, 7。 ’、、、. f外^在膜中之C/Si組成比例在1. 0-1. 3的範圍間變 大於矽含量之範圍’且膜密度與其折射率 二=在1^4-1.6以(：1„3與1.77_1.9〇的範圍之間變化。換句 § 匕們歲乎不因膜中乙烯基的存在而變化。簡而言 t合於膜中之乙烯基具有提高阻障膜 < 耐熱性卻不會 田〜加其介電常數之效果。此膜被發現具有良好的效 J，可做為銅之阻障，且在加速鋼擴散之測試中，其在加 = 450 C並施加—偏壓下進行，並未觀察到銅的擴散。 =顯示這些膜具有與習知藉著3心而生成之51(：〇膜相當之 功能。 1269373 五、發明說明（17) 然在本實施例中利用TMVS做為 此以外，三乙基乙烯基石夕烧、二甲基二二ϋ二解二除 基二乙烯基矽烷、甲基三乙烯基矽烷、乙基=乙=美二乙 烷、四乙烯基矽烷、四乙基矽烷、與三二 二石 具有相似性質的膜，直每一者皆Α平:=基矽烷都可形成 支目古八八 者白為聚有機矽烷，可用來做 為具有刀子戛100以上及C/Si比例5以上之原料。 此外，已被確認除了平行板型電漿CVD之外，利用e 激發電漿CVD、螺旋波激發電漿GVD、與誘㈣合電㈣d 亦可得到同樣良好品質的膜。 圖18與19顯示利用3MS與4MS所生成2Si〇c膜與Sic膜 之介電常數，伴隨利用TMVS與DMVS (其分子量均為1〇〇以 上且C/Si比例均為5以上）做為原料所生成之Si〇CH膜與 SiCH膜之介電常數。利用所生成之^㈧膜均/具有 2.9的介電常數，而藉著1^”與1)1^3所生成之3][〇(：膜分別 具有2· 6與2· 4的介電常數。藉此說明了利用具有大分子量 的原料可形成具有低介電常數之膜。 一參考圖示，以下將說明實例，在其中依據本發明之較 佳實施例之有機絕緣膜被應用到一半導體裝置。 (實施例1 ) 圖2為實施例1中具有單一金屬鑲嵌結構之半導體裝置 的示意部分橫剖面圖。 在圖2所示之半導體裝置中，在一下層絕緣膜2〇1之 上’其覆蓋如金氧半導體（MOS)電晶體等形成於一矽基 板上之元件，第一蝕刻阻止膜2〇2、第一SiOCH膜20 3、第
第26頁 1269373 五、發明說明（18) 了硬遮罩膜204、第一阻障絕緣膜211、第二“〇(：11膜212、 第一硬遮罩膜213、第二蝕刻阻止膜214、第三Si〇CH膜 217、第二硬遮罩膜218、及第二阻障絕緣膜223等各層依 序塗佈。 在各層絕緣膜中，形成第一銅互連21〇、第二銅互連 224與銅插塞228，其連接第一銅互連與第二銅互連。 第一銅互連210形成於由第一蝕刻阻止膜2〇2、第一 SiOCH膜2 03、與第一硬遮罩膜2〇4所組成之絕緣膜層中， 它們依序塗佈於下層絕緣膜2 〇1之上。 第二銅互連224形成於由第二蝕刻阻止膜214、第三 SiOCH膜217、第三硬遮罩膜218所組成之絕緣膜層中。 連接第一銅互連（其組成下層互連）與第二銅互連 (其組成上層互連）之銅插塞228形成於由第一阻障絕緣 膜211、第二SiOCH膜212、與第二硬遮罩膜213所組成之絕 緣膜層中’它們用來做為分隔上層互連與下層互連之層間 絕緣膜。 一部份之第一銅互連21〇可切入下層絕緣膜2〇1中。 在組成上述結構之層間絕緣膜中，第一與第二阻障絕 緣膜及第一與第二蝕刻阻止膜中每一個可為^⑶膜、 SiCHN膜、或SiCH膜與SiCHN膜之層疊膜。 接下來’前述半導體裝置的製造方法說明於下，並參 考圖3 (a )到6 ( d )所示之其一系列步驟之示意橫剖面圖。 首先，如圖3(a)所示，在下層絕緣膜3〇1上，依序生 成第一鍅刻阻止膜302、第一SiOCH膜303、與第一硬遮罩
第27頁 1269373
膜304。 一第一蝕刻阻止膜302可為SiCH膜或^(^腳膜，且藉著平 灯板型電漿CVD生成至30-15〇 nm之厚度。第一 Si〇CH膜3〇3 生成至約200-1 000 nm之厚度。第一硬遮罩膜3〇4為§1〇2、 SiN、SijN膜之其一且生成至約5〇 —2〇〇 _之厚度。 在匕們上方，第一光阻3〇5形成於第一硬遮罩膜 上’且藉著微影製程形成渠溝圖案3 〇 6。
接著，如圖3 ( b )所示，利用第一光阻3 〇 5做為遮罩， 其上已形成渠溝圖案3〇6，藉著乾蝕刻法蝕刻第一硬遮罩 膜304與第一SiOCI^3〇3，其後剝除光阻3〇5，利用實施至 其正個表面上之回蝕移除第一蝕刻阻止膜3 〇 2，藉此形成 第一互連渠溝圖案307。 此處’當藉著飯刻移除第一蝕刻阻止膜302時，一部 份的下層絕緣膜可能會被蝕刻而移除，但此不會造成任何 嚴重的問題。 第一蝕刻阻止膜3 〇 2可被省略。在此例中，只有第一 硬遮罩膜304與第一Si OCH膜303藉著蝕刻而移除，利用第 一光阻30 5做為遮罩。
接著’如圖3(c)所示，形成第一阻障金屬膜3〇8與第 一導電膜30 9。 第二^障金屬膜3 0 8為由Ta、TaN、TiN等所組成之 膜且藉著錢鐵法或CVD法來形成。第一導電膜309為銅膜 或銅合金膜，且藉著濺鍍法、CVD法、或電鍍法來形成。 之後’如圖3(d)所示，位於硬遮罩膜3〇4上之第一阻
1269373
導電膜3 0 9藉著CMP而移除，藉此形成 障金屬膜308與第一 第一互連310。 311、第-所不，依序形成第一阻障絕緣膜 311 4 —SiOCH膜312、與第二硬遮罩膜313。 ,接下ί朴如圖4(b)所示，利用光阻315，介層孔316之 光阻圖^藉1與上述相同之微影製程形成於其上。 •接著，藉著乾蝕刻法蝕刻第二硬遮罩膜313與第二 SiOCH膜312，並剝除第二光阻315 (圖打幻）。
ΐ後，整個表面進行回蝕以使第一阻障絕緣膜311打 開，耩此形成介層孔圖案。 接著，如圖4(d)所示，形成第二阻障金屬膜咖鱼 二導電膜327。 ”乐 第了 1^卩早金屬膜326為由Ta、TaN、TiN等所組成之 膜’且藉著濺鍍法或CVD法來形成。第二導電膜327為銅膜 或銅合金膜’且藉著錢鍍法、CVD法、或電鍍法來形成。、 之後，如圖5(a)所示，位於硬遮罩膜313上之第二阻 障金屬膜326與第二導電膜327藉著CMp而移除，藉此形 第一導電插塞328。 取 接下來，如圖5(b)所示，在其上形成第二蝕刻阻 314。 胰 接著:如圖5(c)所示，形成第三Si0CH膜317，並在其 上形成，^硬遮罩膜318。抗反射被覆膜325形成於其上了 且利用第三光阻319，互連渠溝320之第二光阻圖案接 成於其上。 7
第29頁 1269373
罩膜ϋ，’利用第三光阻遮罩319 ’對第三硬遮 i』ί弟i 膜317進行姓刻，並剥除第三光阻 安表面進行…使第二韻刻阻止膜314打 開成互連圖案之形式。 一第一蝕刻阻止膜3 1 4可被省略。在此情況中，利用第 :光阻319做為遮罩，可輕易地進行㈣。然而在此例 、’因為利用氧灰化來移除光阻可能會使銅表面氧化，所 以需要利用一有機溶劑。
一接著，如圖6(a)所示，形成第三阻障金屬膜321與第 一 V電膜322。如圖6(b)所示，位於硬遮罩膜318上之第三 阻障金屬膜321與第三導電膜322藉著CMp而移除，藉此形 成第二互連324。 如圖6 (c )所示，形成第二阻障絕緣膜3 2 3。 藉著依序重複上述圖4(a)到圖6(c)所示之步驟，可形 成多層互連。 在本貫施例中，雖然上層互連、下層互連、與用來連 接上層互連與下層互連之介層插塞都是由銅膜或銅合金膜 $形成’但是未必須要利用銅或銅合金，且可利用銀或包 含合金之銀。此外，銅膜或銅合金膜可被用來形成上層互 連、下層互連、與用來連接上層互連與下層互連之介層插 塞中至少一者但並非全部。 此外，包含合金的銅可更包含一或多種金屬，其係選 自於由Si、Al、Ag、W、Mg、Be、Zn、Pd、Cd、Au、Hg、 pt、Zr、Ti、Sn、Ni、及Fe所組成之群組。
1269373 五、發明說明（22) 阻障金屬可由一或多種阻障金屬所形成，其係選自於 由 Ti、TiN、TiSiN、Ta、TaN、及 TaSiN 所組成之群組。 與上述相同的步驟應用到接下來說明之雙重金屬鑲嵌 結構。 (實施例2 ) 接下來，雙重金屬鑲嵌結構說明於下，並參考圖7所 示之雙重金屬鑲嵌結構之示意部分橫剖面圖。
在此半導體裝置中，在一下層絕緣膜4〇1之上，其覆 蓋如金氧半導體（M0S)電晶體等形成於一矽基板上^元 件，第一蝕刻阻止膜402生成至3〇 —15〇 nm之厚度，在其上 第一 SiOCH膜403生成至200-500 nm之厚度，在其上第二項 遮罩膜404生成至50-200 nm之厚度，且在此層疊之絕緣膜 中，形成第一銅互連410，且第二阻障絕緣膜411生成至 3一0-1 50 nm之厚度，以覆蓋銅互連之上方部分。在其上第 二SiOCH膜412生成至2 0 0-50 0 nm之厚度以做為一層間絕綠 膜。此外，做為一覆蓋層，形成厚度為3〇 —15〇⑽之第二 蝕刻阻止膜413、厚度為200-500 nm之第三^〇(：11膜414、 度為50-20 0⑽之第二硬遮罩膜417。在此層疊之絕綠
Ϊ = 2二銅互連422，且在其上第二阻障絕緣膜423 生成至30-1 50 nm之厚度。 :於覆蓋層’此步驟被重複實施，如此可形互 連於雙重金屬鑲嵌結構中。 :刻阻止膜在雙重金屬鑲嵌結構中可被省略 一金屬鑲嵌結構中一樣。 社导
第31頁 1269373 五、發明說明（23) " --- 接下來，參考圖示，圖7所示之金屬鑲嵌結構的製造 方法說明於下。 圖8 ( a?到9 ( c )為一系列之示意橫剖面目，其說明了依 據介層孔第一方法，金屬鑲嵌結構之製造方法的步驟。 圖1 0 (^)到11 (d )為一系列之示意橫剖面圖，其說明了 依據中部第一方法，金屬鑲嵌結構之製造方法的步驟。 圖1 2 (a )到1 4 (a )為一系列之示意橫剖面圖，其說明了 依據渠溝第一方法，金屬鑲嵌結構之製造方法的步驟。 接下來說明依據介層孔第一方法之雙重金屬鑲嵌結構 的製造方法，參考圖8(a)到9(c)。 以圖3 (a )到3 (d )所示之相同方法，形成第一銅互連 510。接著，如圖8(a)所示，形成第二SiCHN膜511，且在 其上’形成第二SiOCH膜512、第三SiCHN膜513、第三 SiOCH膜514、與第二8丨〇2膜515，且形成抗反射被覆膜516 覆蓋於其上。光阻5 17形成於其上且透過曝光與顯影而形 成介層孔518之光阻圖案。 接著，利用光阻517做為遮罩，蝕刻第二Si〇2膜515、 第三 SiOCH 膜 514、第三 SiCHN膜 513、與第二 SiOCH膜 512， 且此姓刻猎者弟一 SiCHN艇511而停止。此後，剝除光阻 517 (圖 8(b))。 如圖8(c)所示，生成一抗反射被覆膜519，然後在抗 反射被覆膜519上形成光阻520，接著對其進行曝光與顯 影，藉此形成渠溝互連521之第二光阻圖案。 如圖8 (d )所示，利用光阻5 2 0做為遮罩，蝕刻第二s 土 ％
第32頁 1269373 五、發明說明（24) 膜515與第三SiOCH膜514。此蝕刻藉著第三SiCHN膜513而 停止。其後’移除光阻520，且實施另一次回姓，以钱刻 第二SiCHN膜511與第三SiCHN膜513。因為令此處之蝕刻稍 微的過度蝕刻，所以一部份的第二Si〇CH膜512可能也會因 蝕刻而移除。 如圖9(a)所示，接著生成第：Ta/TaN膜522，且其後 生成第二銅膜523。如圖9(b)所示，藉著實施CMP，除了渠 溝互連以外之金屬被移除，而形成第二銅互連524。 接著’如圖9(c)所示，生成第四SiCHN膜525。
接下來說明依據中部第一方法之雙重金屬鑲嵌結構的 製造方法，參考圖1 〇 (a)到丨丨（。 以圖3 (a )到3 ( d)所示之相同方法，形成第一銅互連 610。接著，在其上形成第二31(：[1膜611，且在其上形成第 :Sl〇CIi膜612。形成第三SiCH膜61 3覆蓋於其上（圖i〇(a) 如圖10(b)所示，在第sSiCH膜613上，形成具有介層 孔615光阻圖案之光阻614。 如圖1 0 (c)所示，利用光阻6丨4做為遮罩，蝕刻第三 Si CH膜613，之後進行灰化與有機剝除。接著在其上形成 第二SiOCH膜616與第三以〇2膜617。 接下來，如圖l〇(d)所示，形成光阻618，以在其中留 下“溝互連619之第二光阻圖案。 、^圖11 ( a )所示，隨著蝕刻進行，首先利用光阻61 8作 為遮罩，然、後再依序以第三叫膜617、第三Si〇c_6i6
1269373 五、發明說明（25) 與第三SiCH膜613作為遮罩，對第二SiOCH膜612塑形。之 後，藉著實施回蝕，蝕刻第二SiCH辕611。 如圖11(b)所示，生成第二Ta/TaN膜620。其後生成第 二銅膜621。此後，如圖11 (c)所示，藉著CMP，除了渠溝 互連以外之金屬被移除’而形成第二銅互連623，且其 後，如圖11(d)所示，形成第四^(^膜622。 接下來’說明依據渠溝第一方法之雙重金屬鑲嵌結構 的製造方法，參考圖12(a)到14(a)。 以圖3(a)到3(d)所示之相同方法，形成在第一層中之 銅互連710。 接著’如圖12(a)所示，形成第二SiCH膜71!、第二
SiOCH膜712、第三SiCH膜713、第三SiOCH膜716、與第一
Si 〇2膜717。形成抗反射被覆膜725覆蓋於其上，且在盆上 形成光阻718，α留下渠溝互連719之第二光阻圖案。：圖 12(b)所不，藉著光阻遮罩，蝕刻第一 3膜η/ 二
SiOCH膜716,且第三SlCHmi3阻止此钱刻，然後，㈣ 阻進行灰化，之後藉著有機剝除而移除。 如圖12(c)所示 SiCH膜713 。 對整個表面實施回蝕以蝕刻第三 接著，如圖12(d)所示 介層孔715之光阻圖案。 形成光阻714， 以於其中留下 如圖1 3 (a )所示 SiOCH膜712，且在第 進行灰化且利用有機 利用光阻71 4作為遮罩，银刻第二 二SiCH膜711阻止蝕刻後，對光阻71 4 剝除而移除。此後，如圖1 3 ( b)所
第34頁 1269373 五、發明說明（26) 示，對整個表面實施回蝕以使第二SiCH膜711打開。 如圖13(c)所示，生成第二Ta/TaN膜720，且其後生成 第二銅膜721。接著如圖13(d)所示，在除了第二銅互連以 外之金屬藉著CMP被移除後，在其上生成第四SiCH膜722， 如圖1 4所示。 在上述實施例1與2中，此處SiCH與SiCHN係為相當， 且互相取代不會造成任何嚴重的問題。 (實施例3 ) 接下來說明實施例3，其中SiCH膜與SiCHN膜之任一者 用來作為半導體裝置中的阻障絕緣膜。 在圖2所示之半導體裝置中，SiCH膜被用來作為絕緣 膜202 、 211 、 214 、 223 〇 對於這些SiCH膜’此處利用包含乙烯基於其中且具有 3三8之介電常數的Si CH膜。對於所得到之層疊結構在溫度 高達4 5 0 °C所進行之耐熱性測試顯示其良好之特性，而不 使介層孔良率惡化，即使加熱至45 〇 °c。此外，與一其中 利用具有4· 5之介電常數之SiCH膜（其利用3MS而生成、）之 半導體裝置相比，發現可降低丨〇%之有效介電當數。 在圖2所示之半導體裝置中，第三實：：：二膜被 用來作為絕緣膜202、211、214、223。 對於這些SiCHN膜，此處利用包含乙烯基於苴中且具 有4二2之介電常數的SiCHN膜。對於所得到之層疊結構在溫 度尚達450 °C所進行之耐熱性測試顯示其良好之特性，而 不使介層孔良率惡化，即使加熱至45〇它。此外，與一其
第35頁 1269373 五、發明說明（27) 介電常數之_膜（其利用3Ms而生成）之 + v體裝置相比，發現可降低1〇%之〜有效介電常數。 j毛月提供一種具有高品質與低介電常數之S1 0CH膜 =法。此外，本發明可提供一種可降低有效介電常 數之半¥體裝置結構，且藉著將上述“〇(：11膜應用到半導 體裝置中的多層互連來做為低介電常數絕緣膜，而維 連之可靠度。
本發明可分別提供一種具有高品質與低介電常數之 SiCH與SiCHN阻障絕緣膜的製造方法。此外，本發明可提 供一種可降低有效介電常數之半導體裝置結構，且藉著將 上述Si OCH膜與Si CHN膜應用到半導體裝置中的多層互連來 做為阻障絕緣膜，而維持互連之可靠度。 此外，所得到的膜具有良好的膜特性，且膜中的破含 量大於習用的SiC膜與SiCN膜，因此，利用SiCHN膜之本發 明可提供比利用習知Si 0C膜或SiOCH膜之先前技術高之姓 刻選擇比。 先前技術與本發明之Si 〇CH膜對SiCHN膜蝕刻選擇比的 個別數據顯示於圖2 1中。而蝕刻氣體係利用CF類之氣體。 藉著3MS與氨及氦所生成之SiCN膜在膜中具有一低碳含 量，因此Si0C膜對SiCN膜之蝕刻選擇比小至8且不夠大。 相對於此，對於藉著TMVS所生成之SiCHN膜而言，所得到 之SiOCH膜之蝕刻選擇比約為15且足夠大。5 00 0 0 0個直徑 0.2/zm的介層孔的連鎖良率示於圖22。 圖22為一圖表，其顯示在藉著介層孔第一方法所形成
第36頁 1269373
之雙重金屬鑲嵌互連中，介層孔之良率。當利用以3ms 形成之習用SiCN膜時，介層孔良率約為80%。相對的，者 利用以TMVS所形成之SiCHN膜時，所得到之良率約為98/ 雖然此處所顯示的為在藉著介層孔第一方法所<形成° ° 雙重金屬鑲嵌互連中，介層孔之良率，但是在藉著中部^ 一方法所形成之雙重金屬鑲嵌互連中，本發明以TMVS所形 成之SiCH膜亦可提供一高良率。 此外，圖23為一圖表，其顯示在藉著渠溝第一方法所 形成之雙重金屬鑲後互連中，互連之電阻。 本發明之另一個效果可由膜結構中的層電阻的變化程 度看出’其中利用本發明之以TMVS所形成之膜。層 電阻變化程度的降低亦由對於餘刻阻止膜之蝕刻選擇比\ 改善所引起。如圖23所示，對於習知以3MS所生成之SiCHN 膜之#刻阻止膜而言’電阻在75-9 0 Ω間變化，而依據本 發明之以TMVS所形成之Si CHN膜之電阻變化程度幾乎只有 其一半。
第37頁 1269373 圖式簡單說明 五、【圖式簡單說明】 圖1為說明金屬鑲嵌結構之示意橫剖面圖； 圖2為依據本發明第一實施例之結構之示意橫剖面 圖； 圖3為一系列之示意橫剖面圖，其說明了依據本發 明，在單一金屬鑲嵌方法中的第一製造流程； 圖4為一系列之示意橫剖面圖，其說明了依據本發 明，在單一金屬鑲嵌方法中的第二製造流程； 圖5為一系列之示意橫剖面圖，其說明了依據本發 明，在單一金屬鎮嵌方法中的第三製造流程； 圖6為一系列之示意橫剖面圖，其說明了依據本發 明，在單一金屬鑲嵌方法中的第四製造流程； 圖7為依據本發明第二實施例之結構之示意橫剖面 圖； 圖8為一系列之示意橫剖面圖，其說明了依據本發 明，在雙重金屬镶後方法中的第一介層孔第一製造流程； 圖9為一系列之示意橫剖面圖，其說明了依據本發 明，在雙重金屬鎮欲方法中的第二介層孔第一製造流程； 圖1 0為一系列之示意橫剖面圖，其說明了依據本發 明，在雙重金屬鑲嵌方法中的第一中部第一製造流程； 圖11為一系列之示意橫剖面圖，其說明了依據本發 明，在雙重金屬鑲嵌方法中的第二中部第一製造流程； 圖1 2為一系列之示意橫剖面圖，其說明了依據本發 明，在雙重金屬鑲嵌方法中的第一渠溝第一製造流程；
第38頁 1269373 圖式簡單說明 圖13 明，在雙 圖1 4 明，在雙 圖15 金屬镶嵌 圖16 金屬鑲後 圖17 構之示意 圖18 的介電常 圖19 介電常數 圖20 體的分子 圖21 選擇比； 圖22 孔連鎖良 圖23 電阻之變 為一系 重金屬 為一系 重金屬 為一系 方法中 為一系 方法中 為說明 橫剖面 為一圖 數； 列之示意橫剖面圖，其說明了依據本發 鑲嵌方法中的第二蕖溝第一製造流程； 列之示意橫剖面圖，其說明了依據本發 鑲嵌方法中的第三渠溝第一製造流程； 列之示意橫剖面圖，其說明了在習知雙重 的第一介層孔第一製造流程； 列之示意橫剖面圖，其說明了在習知雙重 的第二介層孔第一製造流程； 本發明所利用之平行板型電漿CVD系統結 圖， 表，其顯示以各種氣體所形成之SiOCH膜 為一圖表，其顯示以各種氣體所形成之Si CH膜的 為一圖表， 量之間的關 為一圖表， 其顯示Si CH膜的密度與組成和原料氣 係； 其顯示SiOCH膜相對於SiCHN膜之蝕刻 為一圖表，其顯示本發明與習知技術之間，介層 率之比較；及 為一圖表，其顯示本發明與習知技術之間，互連 化程度的比較。 元件符號說明：
第39頁 1269373 圖式簡單說明 00 0 1 下層Si02層間絕緣膜 0 0 02 互連渠溝Si02層間絕緣膜 00 03 蝕刻阻止膜Si N絕緣膜 00 07 銅互連 0010 介層窗插塞Si 02層間絕緣膜 0012 擴散防止絕緣膜（阻障絕緣膜）之Si N膜 1 上電極 2 下電極 3 矽基板
第40頁 4 頻 電源 5 進 氣 部分 6 排 氣 部分 201 下 層絕緣膜 202 第 一餘刻阻止 膜 203 第 一SiOCH 膜 204 第 一硬遮罩膜 210 第 一銅互連 211 第 一阻障絕緣 膜 212 第 二SiOCH 膜 213 第 二硬遮罩膜 214 第 二#刻阻止 膜 217 第 三SiOCH膜 218 第 三硬遮罩膜 223 第 二阻障絕緣 膜 1269373 圖式簡單說明 224 第二銅互連 228 銅插塞 301 下層絕緣膜 302 第 一蝕刻阻止膜 303 第 一SiOCH 膜 304 第 一硬遮罩膜 305 第 一光阻 306 渠 溝圖案 307 第 一互連渠溝圖案 308 第 一阻障金屬膜 309 第 一導電膜 310 第 一互連 311 第 一阻障絕緣膜 312 第 二SiOCH 膜 313 第 二硬遮罩膜 314 第 二蝕刻阻止膜 315 第 二光阻 316 介層孑L 317 第 三SiOCH膜 318 第三硬遮罩膜 319 第 三光阻 320 互連渠溝 321 第三阻障金屬膜 322 第 三導電膜
第41頁
1269373
圖式簡單說明 323 第 二阻障絕緣膜 324 第 二互連 325 抗反射被覆膜 326 第 二阻障金屬膜 327 第 二導電膜 328 第 一導電插塞 401 下層絕緣膜 402 第 一钱刻阻止膜 403 第 一SiOCH 膜 404 第 一硬遮罩膜 410 第 一銅互連 411 第 二阻障絕緣膜 412 第 二SiOCH 膜 413 第二蝕刻阻止膜 414 第 三SiOCH膜 417 第 二硬遮罩膜 422 第 二銅互連 423 第 二阻障絕緣膜 510 第 一銅互連 511 第 二SiCHN 膜 512 第 二SiOCH 膜 513 第 三SiCHN膜 514 第 三SiOCH膜 515 第 二Si02 膜 1269373 圖式簡單說明 516 抗反射被覆膜 517 光阻 518 介層孔 519 抗反射被覆膜 520 光阻 521 渠溝互連 522 第二Ta/TaN 膜 523 第二銅膜 524 第二銅互連 525 第四SiCHN膜 610 第一銅互連 611 第二SiCH 膜 612 第二SiOCH 膜 613 第三SiCH膜 614 光阻 615 介層孔 616 第三SiOCH膜 617 第三Si02膜 618 光阻 619 渠溝互連 620 第二Ta/TaN 膜 621 第二銅膜 622 第四SiCH膜 623 第二銅互連
第43頁 1269373 第44頁 圖式簡單說明 710 銅互連 711 第二SiCH膜 712 第二SiOCH膜 713 第三SiCH膜 714 光阻 715 介層孔 716 第三SiOCH膜 717 第一Si02膜 718 光阻 719 渠溝互連 720 第二Ta/TaN 膜 721 第二銅膜 722 第四SiCH膜 725 抗反射被覆膜 805 第一銅互連 806 第二SiCN膜 807 第二SiOC膜 808 第三SiCN膜 809 第三SiOC膜 810 第二Si02膜 818 光阻 819 渠溝互連 820 第二Ti/TiN 膜 821 第二銅膜
1269373
第45頁

Claims (1)

1269373 案號 92137529 1屮年 月 曰 修正 六、申請專利範圍 一——一一一一一 1. 一種有機絕緣膜，包含： ^恃1¾¾qtri’i麥).瓜个 一SiCHN膜，其中該膜之C/Si比例ϋΠΓϊΓΓ 3之間。 2. 根據申請專利範圍第1項之有機絕緣膜，其中該有 機絕緣膜之密度至少小於或等於1. 6 g/cm3。 3. 根據申請專利範圍第1項之有機絕緣膜，其中該有 機絕緣膜包含一c=c鍵。 4. 根據申請專利範圍第1項之有機絕緣膜，其中該有 機絕緣膜之密度至少小於或等於1. 6 g / c m3且其包含一 C = C 鍵。
5. —種有機絕緣膜，包含： 一SiCH膜，其中該膜之C/Si比例介於0. 9到1. 3之間。 6. 根據申請專利範圍第5項之有機絕緣膜，其中該有 機絕緣膜之密度至少小於或等於1.4 g/cm3、 7. 根據申請專利範圍第5項之有機絕緣膜，其中該有 機絕緣膜包含一 C = C鍵。 8. 根據申請專利範圍第5項之有機絕緣膜，其中該有 機絕緣膜之密度至少小於或等於1. 4 g/cm3且其包含一C二C 鍵0
9. 一種有機絕緣膜，包含： 一SiOCH膜，其中該膜之C/Si比例介於0. 8到1. 3之間。 10. 根據申請專利範圍第9項之有機絕緣膜，其中該有 機絕緣膜之密度至少小於或等於1. 2 g/cm3。 11. 根據申請專利範圍第9項之有機絕緣膜，其中該有 機絕緣膜包含一 C = C鍵。
第46頁 1269373 案號 92137529 Λ_月 曰 修正 六、申請專利範圍 12·根據申請專利範圍第9項之有機絕緣膜，其中該有 機絕緣膜之密度至少小於或等於1 · 2 g/cm3且其包含一c = c 鍵。 13· 一種有機絕緣膜之製造方法，其中一膜藉著電漿 化子 Αα 相"l 積（CVD ’chemical vapor deposition)法而 生成’而且原料氣體為一氧化劑、一惰性氣體、與一聚有 機石夕烧’該聚有機矽烷之C / S i比例至少大於等於5，且同時 其分子量大於等於1〇〇。 、14·根據申請專利範圍第13項之有機絕緣膜之製造方 ^ 中。亥^性氣體係選自於由氦、氬、氣所組成的群組 中的一個材料。 15.根據申請專利範圍第13項之有機絕緣膜之攀 工r乙烯基==基二； :燒、四乙切；基，乙物烧、四乙嫌基 夕種聚有機矽烷。/、一 土矽毹所組成的群組中的一或 法，发tb 據申明專利範圍第1 3項之有機、维鎊γ 其中該聚有機矽f 5 f成巴緣胰之製造方 *，根據申i專:； ’其中該至少在复二絕緣膜之製造方 中含有一乙烯基之聚有機石夕炫 第47頁 1269373 --案號921375烈__主月 g_修正___ 六、申請專利範圍 係選自於由三曱基乙烯基石夕烷、三乙基乙烯基矽烷、二甲 基二乙烯基石夕烧、二乙基二乙稀基石夕：)：完、曱基三乙稀基石夕 烷、乙基三乙烯基矽烷、與四乙烯基矽烷所組成的群組中 的一或多種聚有機矽烷。 19· 根據申請專利範圍第17項之有機絕緣膜之製造方 法，其中該有機絕緣膜為一至少由S i、C、Η、與〇元素所組 成之SiOCH膜。 20. 一種有機絕緣膜之製造方法，其中一膜藉著電漿 CVD法而生成，而且原料氣體為氦、氬、氙的其中之一惰性 氣體、與一聚有機矽烷，該聚有機矽烷之C/S i比例至少大 於等於5，且同時其分子量大於等於1〇〇。 2 1 ·根據申請專利範圍2 〇項之有機絕緣膜之製造方 法，其中該聚有機矽烷係選自於由三曱基乙烯基石夕烷、三 乙基乙烯基矽烷、二甲基二乙烯基矽烷、二乙基二乙烯基 矽烷、甲基二乙烯基矽烷、乙基三乙烯基矽烷、四乙烯基 矽烷、四6基矽烷、與三乙基矽烷所組成的群組中的/或 多種聚有機石夕烧。 …Γ τ印号刊乾圍第項之有機絕緣膜之樂31 法，其中該斌有機矽烷至少在其一部份」^ 23.根據申請專利範圍第2〇項之有機二二制二 法，其中該有機絕緣膜為—由Si、c、 、_ 1肤之衣u SiCH膜。 與H凡素所組成2 24.根據申請專利範圍第22項 法’其中該至少在其一部份中含有緣膜之製造J G埽基之聚有機梦加 1269373 曰 修_ 案號 92137529 々、申請專利範圍 係選自於由三曱基乙烯基矽烷、三乙基乙烯基矽烷、二f 乙烯基矽烷、二乙基二乙烯基矽烷、甲基三乙烯基矽 '2乙基二乙烯基矽烷、與四乙烯基矽烷所組成的群組中 的—或多種聚有機矽烷。 · 一種有機絕緣膜之製造方法，其中—膜藉著電漿 而生成，而且原料氣體為一含氮氣體、氦、氬、氙的 惰性氣體、與-聚有機㈣，該聚有機石夕炫之 列至少大於等於5，且同時其分子量大於等於1〇〇。 法，.根據申請專利範圍25項之有機絕緣膜之製造方 ~中該含氮氣體為氨、氮及聯氨的其中之一。 法，ί I請專利範圍25項之有機絕緣膜之製造方 乙基以選自於由三甲基乙稀她、> 矽烷、甲Α乙烯基矽烷、二乙基二乙烯恭 矽烷、2美土矽*兀、乙基二乙烯基矽烷、四乙稀基 多種聚US，、與三乙嫩所組成的群組中的-威 法々中：圍Π項之有機絕緣膜之製造方 29.根據申二ϋ -部份中含有-乙烯基。 决，其中該至少/甘乾圍弟28項之有機絕緣膜之製造方 係選自於由三甲基/乙烯^份中含有一乙稀基之聚有機石夕烷 基二己烯基石夕：u石夕烧、…乙稀基石夕燒、二甲 貌、己基三乙稀基石口基：乙晞基石夕烧，三乙烯“ 的m重聚有機^四乙細基石夕烧所組成的群組中
1269373
--案號 9213752?) 六、申請專利範圍 3 0 .根據申請專利範圍第2 5項之有機絕緣膜之製造方 法’其中該有機絕緣膜為一由S i、C、Η、與N元素所也点 SiCHN膜。 、、风之 一種半導體裝置，包含： 一層間絕緣膜，形成於一半導體基板上； 一渠溝互連結構，形成於該層間絕緣膜中；以及 一阻障絕緣膜，形成於該渠溝互連結構上，其中該阻 障絕緣膜包含一SiCHN膜，其中該SiCHN膜之C/Si比例介於 1 · 〇到1 · 3之間。
.3 2 ·根據申請專利範圍第3 1項之半導體裝置，其中該 SiCHN膜之密度至少小於或等於ι·6 g/cm3。 .3 3 ·根據申請專利範圍第3 1項之半導體裝置，其中該 SiCHN膜包含一c = c鍵。 .34·根據申請專利範圍第31項之半導體裝置，其中該 SiCHN膜之送、度至少小於或等於1. 6 且其包含一 c = c 鍵0 ·根據申請專利範圍第34項之半導體裝置，其中該 層間絕緣臈為一SiOCH膜，該SiOCH膜之C/Si比例介於0. 8到 1. 3之間。 其中該 其中該 .3 6 ·根據申請專利範圍第3 4項之半導體裝置 Sl〇CH膜之密度至少小於或等於1.2 g/cm3。 37·根據申請專利範圍第34項之半導體裝置 • SiOCH膜包含一c = c鍵。 — 38· 一種半導體裝置，包含：
第50頁 1269373 --—案號 92137529_年月日 修正 六、申請專利範圍 一層間絕緣膜，形成於一半導體基板上； 一渠溝互連結構，形成於該層間絕緣膜中；以及 一阻障絕緣膜，形成於該渠溝互連結構上，其中該阻 障絕緣膜包含— SiCH膜，其中該^⑶膜之C/Si比例介於〇. 9 A到1 · 3之間。 3 9 ·根據申請專利範圍第3 8項之半導體裝置，其中該 SlCH膜之密度至少小於或等於1.4 g/cm3。 4 0 ·根據申請專利範圍第3 8項之半導體裝置，其中該 S 1 C Η膜包含一 ◦二c鍵。 4 1 ·根據申請專利範圍第3 8項之半導體裝置，其中該 SlCH膜之密度至少小於或等於1.4 g/cm3且其包含一 OC 鍵0
42·根據申請專利範圍第38項之半導體裝置，其中該 層間絕緣膜包含一SiOCH膜，該SiOCH膜之C/Si比例介於(K 8 到1. 3之間。 .4 3 ·根據申請專利範圍第4 2項之半導體裝置 Sl〇CH膜之密度至少小於或等於1.2 g/cm3。 • 44·根據申請專利範圍第42項之半導體裝置 SiOCH膜包含一c = c鍵。 其中言I 45. 種半導體裝置，包含
層間絕緣膜，形成於一半導體基板上； :渠溝互連結構，形成於該層間絕緣膜中；以及 :Τ刻阻止Μ，形成於該層間絕緣膜中，其中該 阻止膜包含一 瞪 膜’其中該S i CHN膜之C/S i比例介於1.
第51頁 1269373 ^E_92137529 六、申請專利範圍 到1 · 3之間 0 JLp ^ ^ ,.ΓμΜ _ 乂據申請專利範圍第45項之半導體裝置，其中該 Μ 山又至夕小於或等於1.6 g/cm3 〇 、 ·+根據申請專利範圍第45項之半導體裝置，其中該 hChn胰包含—c=c鍵。 Λ ^ ^申請專利範圍第45項之半導體裝置，其中該 膜之在度至少小於或等於1.6 g/cm3且其包含一 C = c 鍵0 4f·根據申請專利範圍第45項之半導體裝置，其中該
層間絕緣膜包含一SiOCH膜，該SiOCH膜之C/Si比例介於〇 8 到1 · 3之間-。 5 0 ·根據申請專利範圍第4 9項之半導體裝置，其中該 Sl0CH膜之密度至少小於或等於1.2 g/cm3。 51·根據申請專利範圍第49項之半導體裝置，其中該 SiOCH膜包含一c = c鍵。 52· —種半導體裝置，包含： 一層間絕緣膜，形成於一半導體基板上； 一渠溝互連結構，形成於該層間絕緣膜中；以及 一餘刻阻止膜，形成於該層間絕緣膜中，其中該蝕刻 阻止膜包含一SlCH膜，其中該SiCH膜之C/Si比例介於〇· 9到 1. 3之間。 5 3·根據申請專利範圍第5 2項之半導體裝置，其中該 、S i C Η膜之密度至少小於或等於1 · 4 g / c ffl3。 5 4.根據申請專利範圍第5 2項之半導體裝置，其中該
第52頁 1269373 案號 92137529 曰 修正 六、申請專利範圍 SiCH膜包含一C = C鍵。 55. 根據申請專利範圍第52項之半導體裝置，其中該 Si CH膜之密度至少小於或等於1.4 g/cm3且其包含一 C二C 鍵。 56. 根據申請專利範圍第52項之半導體裝置，其中該 層間絕緣膜包含一SiOCH膜，該SiOCH膜之C/Si比例介於0· ^ 到1. 3之間。 57. 根據申請專利範圍第56項之半導體裝置，其中該 SiOCH膜之密度至少小於或等於1.2 g/cm3。 5 8. 根據申請專利範圍第5 6項之半導體裝置，其中該 SiOCH膜包含一C = C鍵。 59. 一種半導體裝置之製造方法，該半導體裝置至少 包含選自於由層間絕緣膜、蝕刻阻止膜、與對抗金屬之阻 障絕緣膜所組成的群組中的一絕緣膜；其中 該層間絕緣膜、蝕刻阻止膜、或對.抗金屬之阻障絕緣 膜為一有機絕緣膜；其中 該有機絕緣膜係根據申請專利範圍第1 3項來製造。 60. 根據申請專利範圍第5 9項之半導體裝置之製造方 法，其中該半導體裝置包含一渠溝互連結構。 61. 一種半導體裝置之製造方法，該半導體裝置具有 一渠溝互連結構；該方法包含下列步驟： 在一半導體基板上形成一第一絕緣膜； 選擇性的蝕刻該第一絕緣膜，藉此形成一第一互連渠 溝圖案；
第53頁 1269373 案號 92137529 修正 六、申請專利範圍 以一金屬填充該第一互連渠溝圖案而形成一第一渠溝 互連； 形成 選擇 該第一渠 以一 形成 選擇 溝圖案， 以一 互連；及 形成 選自 中的至少 該有 62. 法，其中 該第 層疊膜。 63. 法，其中 該第 遮罩膜所 該I虫 第 絕緣膜； 刻該第二絕緣膜，藉此形成一介層孔到達 之上表面； 金屬填充該介層孔而形成一介層插塞； 絕緣膜； 刻該第三絕緣膜，藉此形成一第二互連渠 其一部份可到達該介層插塞之上表面； 充該第二互連渠溝圖案而形成一第二渠溝 性的钱 溝互連 第三 性的I虫 使至少 金屬填 阻障 絕緣膜；其中 於由該第一、第二、與第三絕緣膜所組成的群組 膜係由一有機絕緣膜所組成；其中 膜係根據申請專利範圍第1 3項來製造。 請專利範圍第6 1項之半導體裝置之製造方 一絕緣 機絕緣 根據申 一絕緣膜是由該Si OCH膜與一硬遮罩膜所組成之一 根據申請專利範圍第6 1項之半導體裝置之製造方 一絕緣膜是由一钱刻阻止膜、該S i 0 C Η膜、與一硬 組成之一層疊膜，且 刻阻止膜為Si CH膜及Si CHN膜之任一者；其中
第54頁 1269373 ^^ 92137529 曰 修正 ^:、申請專利範圍 該Si CH膜及Si CHN膜利用一聚有機矽烷做為一原料而形 成，該聚有機矽烷之C/Si比例至少大於等於5，且同時其分 子量大於等於100。 6 4 ·根據申請專利範圍第6丨項之半導體裝置之製造方 法，其中 該第二絕緣膜是由一阻障絕緣膜、該Si OCH膜、與一硬 遮罩膜所組成之一層疊膜，且 該阻障絕緣膜為Si CH膜及Si CHN膜之任一者；其中 該Si CH膜及Si CHN膜利用一聚有機矽烷做為一原料而形 成，該聚有機矽烷之C/Si比例至少大於等於5，且同時其分 子量大於等於1 0 0。 6 5·根據申請專利範圍第6 1項之半導體裝置之製造方 法，其中該第三絕緣膜是由該Si〇CH膜與一硬遮罩膜所組成 之一層疊膜。 66.根據申請專利範圍第6 1項之半導體裝置之製造方 法，其中 該第三絕緣膜是由一蝕刻阻止膜、該Si OCH膜、與一硬 遮罩膜所組成之一層疊膜，且 該蝕刻阻止膜為Si CH膜及Si CHN膜之任一者；其中 該S i CH膜及S i CHN膜利用一聚有機矽烧做為一原料而形 成，該聚有機矽烷之C/Si比例至少大於等於5，且同時其分 子量大於等於100。 6 7·根據申請專利範圍第6 1項之半導體裝置之製造方 法，其中至少該渠溝互連與該介層插塞的其中之一係由一
第55頁 1269373 _案號 92137529 六、申請專利範圍 年 月 曰 修正 含銅金屬所組成。 6 8 . 根據申請專利範圍第6 1項之半導體裝置之製造方 法，其中該含銅金屬更包含選自於由Si、A1、Ag、W、Mg、 Be、Zn、Pd、Cd、Au、Hg、Pt、Zr、Ti、Sn、Ni、及Fe 戶斤 組成的群組中的一或多種金屬。 6 9. 根據申請專利範圍第6 1項之半導體裝置之製造方 法，其中該渠溝互連與該介層插塞各包含選自於由Ti、 TiN、TiSiN、Ta、TaN、及TaSiN所組成之群組中的一或多 種阻障金屬層。 7 0 . —種半導體裝置之製造方法，該半導體裝置具有 一渠溝互連結構；該方法包含下列步驟： 在一半導體基板上形成一第一絕緣膜； 選擇性的蝕刻該第一絕緣膜，藉此形成一第一互連渠 溝圖案； 以一金屬填充該第一互連渠溝圖案而形成一第一渠溝 互連； 形成一第二絕緣膜與一第三絕緣膜； 選擇性的蝕刻該第二絕緣膜與該第三絕緣膜，藉此形 成一介層孔到達該第一渠溝互連之上表面； 選擇性的蝕刻該第三絕緣膜，藉此形成一第二互連渠 溝到達該第二絕緣膜之上表面； 以一金屬填充該介層孔與該第二互連渠溝而形成一介 層插塞與一第二渠溝互連；及 形成一第四絕緣膜；其中
第56頁 1269373 _案號 9213752Q
六、申請專利範圍 選自於由該第一、第二、與第三絕緣膜所組成的群組 中的至少一絕緣膜係由一有機絕緣膜所組成；其中 3有機絕緣膜係根據申請專利範圍第1 3項來製造。 71·根據申請專利範圍第7 0項之半導體裝置之掣^方 法，其中該第-絕緣膜是㈣Sl㈣膜與—硬料;；；；且方成 之一層疊膜。 72·根據申請專利範圍第70項之半導體裝置之制造方 法，其中 衣 該第一絕緣膜是由一钱刻阻止膜 遮罩膜所組成之一層疊膜，且 該SiOCH膜
該蝕刻阻止膜為Si CH膜及Si CHN膜之任一者；其中 该Si CH膜及Si CHN膜利用一聚有機矽烷做為一原料而形 成，該聚有機矽烷之C / S i比例至少大於等於5，且同時其分 子量大於等於100。 73 ·根據申請專利範圍第70項之半導體裝置之制造方 法，其中 ^ 該第二絕緣膜是由一阻障絕緣膜與該Si〇CH膜所組成之 一層疊膜，且 '
該阻障絕緣膜為Si CH膜及Si CHN膜之任一者；其中 該S i C Η膜及S i C Η N膜利用一聚有機矽烧做為_原料而形 成，該聚有機矽烷之C/Si比例至少大於等於5，且同時其分 子量大於等於100。 < 7 4.根據申請專利範圍第7 〇項之半導體裝置之制造方 法，其中 衣这
1269373 g^J213752j 修正 六、申請專利範圍 #膜、該SiOCH膜、與一 # 該第二絕緣膜是由一阻障絕緣 刻阻止膜所組成之一層豐膜，且為siCH膜及SiCHN膜之 各該阻障絕緣膜與該银刻卩旦立、 任一者；其中 炉者機矽烷做為一原料而形 該_膜及SWN膜利用了 等於5，且同時其分 成，該聚有機矽少完之c/s i比例至y 子量大於等於1 0 0。 、、. 75. 根據申請專利範圍第了0項之半導體裝置之製造方 法，其中該第三絕緣膜是由該Si 〇CH膜與一硬遮罩膜所組成 之一層疊膜。 76. 根據申請專利範圍第70項之半導體裝置之製造方 法，其中 該第三絕緣膜是由一蝕刻阻止膜、該Si0CH膜、與一硬 遮罩膜所組成之一層疊膜，且 該蝕刻阻止膜為SiCH膜及SiCHN膜之任一者；其中 該SiCH膜及SiCHN膜利用一聚有機矽烷做為一原料而形 成，該聚有機矽烷之C/Si比例至少大於等於5，且同時其分 子量大於等於1〇〇。
、 77.根據申請專利範圍第70項之半導體裝置之製造方 去’其中至少該渠溝互連與該介層插塞的其中之一係由一 含銅金屬所組成。 、 78·根據申請專利範圍第70項之半導體裝置之製造方 去’其中該含銅金屬更包含選自於由S i、a 1、Ag、w、Mg、 Be、Zn、Pd、Cd、Au、Hg、Pt、Zr、Ti、Sn、Ni、及Fe 所
第58頁 1269373 案號 92137529 #：_η 曰 修正 六、申請專利範圍 組成的群組中的 7 9.根據申 法，其中該渠溝 TiN 、 TiSiN 、 Ta 種阻障金屬層。 8 0.根據申 法，其中至少該 含銅金屬所組成 81. 根據申 法，其中該含銅 Be、Zn、Pd、Cd 組成的群組中的 82. 根據申 法，其中該渠溝 TiN 、 TiSiN 、 Ta 種阻障金屬層。 83. 一種半 一渠溝互連結構 在一半導體 一或多種金屬。 請專利範圍第7 0項 互連與該介層插塞 、TaN '及TaSiN 戶斤 請專利範圍第7 0項 金屬更包含選自於 、Au 、 Hg 、 Pt 一或多種金屬。 請專利範圍第70項 互連與該介層插塞 、丁aN、及TaSiN 所 導體裝置之製造方 ;該方法包含下列 基板上形成一第一 刻該第一絕緣膜， 之半導體裝置之製造方 各包含選自於由Ti、 組成之群組中的一或多 請專利範圍第7 0項之半導體裝置之製造方 渠溝互連與該介層插塞的其中之一係由一 之半導體裝置之製造方 由Si 、A1 、Ag 、W 、Mg 、 Zr 、Ti 、Sn、Ni 、及Fe 戶斤 之半導體裝置之製造方 各包含選自於由Ti、 組成之群組中的一或多 法，該半導體裝置具有 步驟： 絕緣膜； 藉此形成一第一互連渠 選擇性的蝕 溝圖案； 以一金屬填充該第一互連渠溝圖案而形成一第一渠溝 互連； 形成一第二絕緣膜與一第三絕緣膜；
第59頁 1269373 -Ε^_92137529 ▽、申請專利範圍=擇性的蝕刻該第三絕緣膜， 形成ΐ該第二絕緣膜之上表面； —，=!·生的蝕刻該第二互連渠溝底部之一部份，藉此形 )、丨層孔到達該第一絕緣膜之上表面μ 1至屬填充該介層孔與該第二互連渠溝而形成一介 居插基與一第二渠溝互連；及 形成一第四絕緣膜；其中中，自於由該第一、第二、與第三絕緣膜所組成的群組 ^ ^少一絕緣膜係由一有機絕緣膜所組成；其中 β有機絕緣膜係根據申請專利範圍第丨3項來製造。 ^根^康申請專利範圍第83項之半導體裝置之製造方=中該第一絕緣膜是由該。叱11膜與一硬遮罩膜所組成 層疊膜。 根據申請專利範圍第83項之半導體裝置之方具中 遮革ιί = 4 1巴緣膜是由一蝕刻阻止膜、該si0CH膜、盥〆硬 4罩無所組成之一層疊膜，且 ’ 該蝕刻阻止膜為SiCH膜及SiCHN μ e / . 該3；[邙膜及SiCHN膜利用一聚有趨之任一者；其中 成，該聚有機矽烷之C/Sl比例至少七矽烷做為一原料而形 子量大於等於100。 次於等於5，且同時其分 8 6 ·根據申請專利範圍第8 3項 法，其中 、半導體裝置之製造方 該第二絕緣膜是由一阻障絕緣 、Ή该S i 0 C Η膜所組成之 法之法
月 曰 修正 互連渠 第60頁
1269373 案號 92137529 曰 修正 六、申請專利範圍 一層疊膜，且 該阻障 該 SiCH 成，該聚有 子量大於等 87. 根 法，其中 該第二 刻阻止膜所 各該阻 任一者；其 該 SiCH 成’該聚有 子量大於等 8 8. 根 法，其中該 絕緣膜為SiCH膜及SiCHN膜之任一者；其中 膜及Si CHN膜利用一聚有機矽烷做為一原料而形 機石夕烧之C/Si比例至少大於等於5，且同時其分 於 100。 據申請專利範圍第83項之半導體裝置之製造方 絕緣膜是由一阻障絕緣膜、該Si〇CH膜、與一蝕 組成之一層疊膜，且 障絕緣膜與該钱刻阻止膜為SiCH膜及SiCHN膜之 中 膜及S 1 CHN膜利用一聚有機矽烷做為一原料而形 機石夕烧之C/Si比例至少大於等於5，且同時其分 於 1 0 0 〇 據申請專利範圍第83項之半導體裝置之製造方 第三絕緣膜是由該S i 〇cΗ膜與一硬遮罩膜所組成 之 法 層疊膜。 89.根據申請專利範圍第83項之半導體裝置之製造方 其中 該第三 遮罩膜所組 該蝕刻 該 SiCH 成，該聚有 絕緣膜是由一蝕刻阻止膜、該s i 〇cΗ膜、與一硬 成之一層疊膜，且 阻止膜為SiCH膜及SiCHN膜之任一者；其中 膜及S 1 CHN膜利用一聚有機矽烷做為一原料而形 機石夕烧之C/Si比例至少大於等於5，且同時其分
第61頁 1269373 案號 92137529 曰 修正 六、申請專利範圍 子量大於等 9 0. 根 法，其中至 含銅金屬所 91· 根 法，其中該 Be、Zn、Pd 組成的群組 9 2. 根 法，其中該 TiN 、 TiSiN 種阻障金屬 93. 一 一渠溝互連 在一半 選擇性 溝圖案； 於 100 〇 據申請專利 少該渠溝互 組成。 據申請專利 含銅金屬更 、Cd 、 Au 、 中的一或多 據申請專利 渠溝互連與 、Ta 、 TaN 〇 種半導體裝 結構；該方 範圍第8 3項 連與該介層 範圍第8 3項 包含選自於 Hg 、 Pt 、 Zr 種金屬。 範圍第8 3項 該介層插塞 、及T a S i N所 置之製造方 法包含下列 之半導體裝置之製造方 插塞的其中之一係由一 之製造方 、W、Mg、 、及F e所 之半導體裝置 由Si 、 Al 、 Ag 、Ti 、 Sn 、 Ni 之半導體裝置之製造方 各包含選自於由Ti、 組成之群組中的一或多 法，該半導體裝置具有 步驟： 導體基板上形成一第一絕緣膜； 的蝕刻該第一絕緣膜，藉此形成一第一互連渠 以一金屬填充該第一互連渠溝圖案而形成一第一渠溝 互連； 形成 形成 第二絕緣膜； 蝕刻阻止膜； 選擇性的在該蝕刻阻止膜中形成一開口； 形成一第三絕緣膜； 如此可形成一第二互連 選擇性的蝕刻該第三絕緣膜
第62頁 I269373 案號 92137529 Λ__月 修正 專利範圍 ^濟到達該第二絕緣膜的上表面，且同時透過該開口形成 介層孔到達該第一互連之上方部分； 以一金屬填充該介層孔與該第二互連渠溝而形成一介 揷 詹 塞與一第二渠溝互連；及 形成一第四絕緣膜；其中 中的 siCH /原 立同 法， 之一 選自於由該第一、第一、與第三絕緣膜所組成的群組 至少一絕緣膜係由S i OCH膜所組成，且該蝕刻阻止膜由 膜及SiCHN膜之任一者所組成；其中 該S i 0 C Η膜、S i C Η膜及S i C Η N膜利用一聚有機石夕烧做為 料而形成，該聚有機矽烷之C/ S i比例至少大於等於5， 時其分子量大於等於100。 94·根據申請專利範圍第93項之半導體裝置之製造方 其中該第一絕緣膜是由該Si OCH膜與一硬遮罩膜所组成 層疊膜。 95.根據申請專利範圍第93項之半導體裝置之製造方 法，其中 該第一絕緣膜是由一蝕刻阻止膜、該Si OCH膜、與，硬 遮罩膜所組成之一層疊膜，且 該钱刻阻止膜為SiCH膜及SiCHN膜之任一者；其中 該Si CH膜及SiCHN膜利用一聚有機矽烷做為一原料而形 成，該聚有機矽烷之C/Si比例至少大於等於5，且同時其分 子量大於等於100。 9 6·根據申請專利範圍第9 3項之半導體裝置之製造方 法，其中
第63頁 1269373 案號 92137529 _3 _修正 六、申請專利範圍 該第二絕緣膜是由一阻障絕緣膜與該Si〇CH膜 一層疊膜，且 、叮、、且成之 該阻障絕緣膜為Si CH膜及Si CHN膜之任一者；其中 s亥S i C Η膜及S i C Η N膜利用一聚有機石夕烧做為一原料而开j 成，該聚有機矽烷之C/Si比例至少大於等於5，且同時复= 子量大於等於100。 ' ’、刀 97. 根據申請專利範圍第93項之半導體裝置之製造方 法，其中该第二絕緣膜是由該S i 〇 C η膜與一硬遮罩膜所組成 之一層疊膜。 98. 根據申請專利範圍第93項之半導體裝置之製造方 其中 該第三絕緣膜是由一蝕刻阻止膜、該Si〇CH膜、與一硬 遮罩膜所組成之一層疊膜，且 該蝕刻阻止膜為Si CH膜及Si CHN膜之任一者；其中 、^SlCH膜及SlCHN膜利用一聚有機矽烷做為一原料而形 成，該聚有機矽烷之C/Si比例至少大於等於5，且同時其分 子量大於等於100。 99. 根據申請專利範圍第93項之半導體裝置之製造方 其中 該阻障絕緣膜為S i C Η膜及S i C Η N膜之任一者·其中 該81邙膜及SlCHN膜利用一聚有機石夕烧：為丄原料而形 該聚有機矽烷之C/Sl比例至少大於等於5， 分 丄 >人拉士人1 Π A . 法 法 成 子量大於等於1 0 0
TW092137529A 2003-01-14 2003-12-30 Organic insulating film, manufacturing method thereof, semiconductor device using such organic insulating film and manufacturing method thereof TWI269373B (en)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2003006285A JP3898133B2 (ja) 2003-01-14 2003-01-14 ＳｉＣＨＮ膜の成膜方法。

Publications (2)

Publication Number Publication Date
TW200425287A TW200425287A (en) 2004-11-16
TWI269373B true TWI269373B (en) 2006-12-21

Family

ID=32767202

Family Applications (1)

Application Number Title Priority Date Filing Date
TW092137529A TWI269373B (en) 2003-01-14 2003-12-30 Organic insulating film, manufacturing method thereof, semiconductor device using such organic insulating film and manufacturing method thereof

Country Status (5)

Country Link
US (2) US20040152334A1 (zh)
JP (1) JP3898133B2 (zh)
KR (1) KR100649917B1 (zh)
CN (1) CN1518075B (zh)
TW (1) TWI269373B (zh)

Families Citing this family (40)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7091133B2 (en) * 2003-01-27 2006-08-15 Asm Japan K.K. Two-step formation of etch stop layer
US7148154B2 (en) * 2003-08-20 2006-12-12 Asm Japan K.K. Method of forming silicon-containing insulation film having low dielectric constant and low film stress
JP4479190B2 (ja) * 2003-08-22 2010-06-09 東ソー株式会社 アルケニル基含有有機シラン化合物を含んでなる絶縁膜用材料、それを用いた絶縁膜および半導体デバイス
JPWO2006046487A1 (ja) * 2004-10-26 2008-05-22 ローム株式会社 半導体装置および半導体装置の製造方法
JP4900239B2 (ja) * 2005-02-18 2012-03-21 日本電気株式会社 有機シリコン系膜の形成方法、当該有機シリコン系膜を有する半導体装置及びその製造方法
JP4489618B2 (ja) 2005-03-14 2010-06-23 株式会社ルネサステクノロジ 半導体装置の製造方法
US7393460B2 (en) * 2005-03-29 2008-07-01 Tokyo Electron Limited Plasma processing method and plasma processing apparatus
JP2006294671A (ja) * 2005-04-06 2006-10-26 Mitsui Chemicals Inc 低誘電率炭化珪素膜の製造方法
US7790630B2 (en) * 2005-04-12 2010-09-07 Intel Corporation Silicon-doped carbon dielectrics
JP4167672B2 (ja) * 2005-04-20 2008-10-15 シャープ株式会社 半導体装置の製造方法
JP5096669B2 (ja) 2005-07-06 2012-12-12 ルネサスエレクトロニクス株式会社 半導体集積回路装置の製造方法
JP2007019188A (ja) 2005-07-06 2007-01-25 Renesas Technology Corp 半導体集積回路装置およびその製造方法
JP2007048811A (ja) * 2005-08-08 2007-02-22 Asm Japan Kk 半導体装置の配線層間絶縁膜及びその製造方法
FR2891554B1 (fr) * 2005-10-03 2008-01-11 Hef Soc Par Actions Simplifiee Revetement anti-corrosion a base de silicium, de carbone, d'hydrogene et d'azote.
JP4837370B2 (ja) * 2005-12-05 2011-12-14 東京エレクトロン株式会社 成膜方法
JP4485466B2 (ja) * 2005-12-27 2010-06-23 株式会社神戸製鋼所 半導体装置の配線用金属薄膜及び半導体装置用配線
JP2007208069A (ja) * 2006-02-02 2007-08-16 Elpida Memory Inc 半導体装置及びその製造方法
JP2008074963A (ja) * 2006-09-21 2008-04-03 Fujifilm Corp 組成物、膜、およびその製造方法
DE112007003638T5 (de) * 2007-09-10 2010-08-12 Fujitsu Ltd., Kawasaki Prozess zum Herstellen einer siliziumhaltigen Beschichtung, siliziumhaltige Beschichtung und Halbleitervorrichtung
JP2009088269A (ja) * 2007-09-28 2009-04-23 Toshiba Corp 半導体装置、およびその製造方法
US7964442B2 (en) * 2007-10-09 2011-06-21 Applied Materials, Inc. Methods to obtain low k dielectric barrier with superior etch resistivity
JP5424551B2 (ja) * 2007-11-07 2014-02-26 ローム株式会社 半導体装置
JP2010003894A (ja) * 2008-06-20 2010-01-07 Nec Electronics Corp 半導体装置の製造方法及び半導体装置
JP5554951B2 (ja) 2008-09-11 2014-07-23 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JP5332442B2 (ja) * 2008-09-19 2013-11-06 富士通セミコンダクター株式会社 半導体装置の製造方法及び半導体装置
JP5470969B2 (ja) * 2009-03-30 2014-04-16 株式会社マテリアルデザインファクトリ− ガスバリアフィルム、それを含む電子デバイス、ガスバリア袋、およびガスバリアフィルムの製造方法
JP5671253B2 (ja) * 2010-05-07 2015-02-18 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
KR20110136273A (ko) * 2010-06-14 2011-12-21 삼성전자주식회사 수직형 반도체 소자의 제조 방법
KR101692389B1 (ko) 2010-06-15 2017-01-04 삼성전자주식회사 수직형 반도체 소자 및 그 제조 방법
US8461683B2 (en) * 2011-04-01 2013-06-11 Intel Corporation Self-forming, self-aligned barriers for back-end interconnects and methods of making same
US8610280B2 (en) * 2011-09-16 2013-12-17 Micron Technology, Inc. Platinum-containing constructions, and methods of forming platinum-containing constructions
TWI576242B (zh) * 2011-12-28 2017-04-01 Kirin Brewery Gas barrier plastic molded body and manufacturing method thereof
TW201403711A (zh) * 2012-07-02 2014-01-16 Applied Materials Inc 利用氣相化學暴露之低ｋ介電質損傷修復
SG10201608814YA (en) 2015-10-29 2017-05-30 Semiconductor Energy Lab Co Ltd Semiconductor device and method for manufacturing the semiconductor device
JP6711673B2 (ja) * 2016-04-06 2020-06-17 キヤノン株式会社 光電変換装置、光電変換装置の製造方法及び撮像システム
US11515149B2 (en) * 2016-07-19 2022-11-29 Applied Materials, Inc. Deposition of flowable silicon-containing films
US9892961B1 (en) * 2016-08-09 2018-02-13 International Business Machines Corporation Air gap spacer formation for nano-scale semiconductor devices
US10937892B2 (en) 2018-09-11 2021-03-02 International Business Machines Corporation Nano multilayer carbon-rich low-k spacer
CN109817572A (zh) * 2019-01-22 2019-05-28 上海华虹宏力半导体制造有限公司 一种刻蚀方法及大马士革结构的制作方法
WO2020257550A1 (en) * 2019-06-21 2020-12-24 Versum Materials Us, Llc Compositions and methods using same for deposition of silicon-containing film

Family Cites Families (37)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS57211239A (en) 1981-06-22 1982-12-25 Nippon Telegr & Teleph Corp <Ntt> Formation of insulating film
EP0295401A3 (de) * 1987-04-30 1990-03-21 Wacker-Chemie Gmbh Verfahren zur Polymerisation von polaren Verbindungen
FR2703040B1 (fr) * 1993-03-23 1995-05-12 Atochem Elf Sa Procédé de préparation de poudre pour céramique en nitrure et/ou carbure métallique et/ou métalloïdique par pyrolyse-flash et la poudre ainsi obtenue.
JPH0782379A (ja) 1993-07-21 1995-03-28 Toray Dow Corning Silicone Co Ltd 有機ケイ素重合体の製造方法
JP2718620B2 (ja) * 1993-09-01 1998-02-25 東芝シリコーン株式会社 ポリオルガノシランの製造方法
KR100463858B1 (ko) 1996-08-29 2005-02-28 마츠시타 덴끼 산교 가부시키가이샤 층간절연막의형성방법
JP3538159B2 (ja) 1996-08-29 2004-06-14 松下電器産業株式会社 層間絶縁膜の形成方法
JP3226479B2 (ja) 1996-08-29 2001-11-05 松下電器産業株式会社 層間絶縁膜の形成方法
US6162743A (en) * 1998-02-10 2000-12-19 Chu; Cheng-Jye Low dielectric constant film and method thereof
US6303523B2 (en) 1998-02-11 2001-10-16 Applied Materials, Inc. Plasma processes for depositing low dielectric constant films
US6159871A (en) * 1998-05-29 2000-12-12 Dow Corning Corporation Method for producing hydrogenated silicon oxycarbide films having low dielectric constant
DE69941677D1 (de) * 1998-09-25 2010-01-07 Jgc Catalysts & Chemicals Ltd Flüssige beschichtungszusammensetzung für silicabeschichtung mit niedriger durchlössigkeit und mit d
US6974766B1 (en) 1998-10-01 2005-12-13 Applied Materials, Inc. In situ deposition of a low κ dielectric layer, barrier layer, etch stop, and anti-reflective coating for damascene application
US6331479B1 (en) * 1999-09-20 2001-12-18 Chartered Semiconductor Manufacturing Ltd. Method to prevent degradation of low dielectric constant material in copper damascene interconnects
JP4207335B2 (ja) * 1999-10-26 2009-01-14 ソニー株式会社 記録装置、記録再生システム
FR2802336B1 (fr) * 1999-12-13 2002-03-01 St Microelectronics Sa Structure d'interconnexions de type damascene et son procede de realisation
JP3365554B2 (ja) * 2000-02-07 2003-01-14 キヤノン販売株式会社 半導体装置の製造方法
US6784485B1 (en) * 2000-02-11 2004-08-31 International Business Machines Corporation Diffusion barrier layer and semiconductor device containing same
US6426249B1 (en) * 2000-03-16 2002-07-30 International Business Machines Corporation Buried metal dual damascene plate capacitor
JP2001274153A (ja) 2000-03-24 2001-10-05 Hitachi Kokusai Electric Inc 絶縁膜の製造方法
US6528180B1 (en) 2000-05-23 2003-03-04 Applied Materials, Inc. Liner materials
KR100533198B1 (ko) 2000-08-18 2005-12-05 동경 엘렉트론 주식회사 저유전성 질화규소막 및 그 형성 방법, 반도체 장치 및 그제조 방법
JP2002083870A (ja) 2000-09-11 2002-03-22 Tokyo Electron Ltd 半導体装置及びその製造方法
JP2001127159A (ja) 2000-09-22 2001-05-11 Nec Corp 半導体装置の製造方法
JP2002118169A (ja) 2000-10-12 2002-04-19 Nec Corp 半導体装置およびその製造方法
US6531398B1 (en) 2000-10-30 2003-03-11 Applied Materials, Inc. Method of depositing organosillicate layers
JP3545364B2 (ja) * 2000-12-19 2004-07-21 キヤノン販売株式会社 半導体装置及びその製造方法
KR100422597B1 (ko) * 2001-11-27 2004-03-16 주식회사 하이닉스반도체 다마신 공정에 의해 형성된 캐패시터와 금속배선을 가지는반도체소자
US6797652B1 (en) * 2002-03-15 2004-09-28 Advanced Micro Devices, Inc. Copper damascene with low-k capping layer and improved electromigration reliability
US6764774B2 (en) * 2002-06-19 2004-07-20 International Business Machines Corporation Structures with improved adhesion to Si and C containing dielectrics and method for preparing the same
CN1675044A (zh) * 2002-08-20 2005-09-28 科罗拉多大学董事会 聚合物衍生的陶瓷材料
US7023093B2 (en) * 2002-10-24 2006-04-04 International Business Machines Corporation Very low effective dielectric constant interconnect Structures and methods for fabricating the same
JP3692109B2 (ja) * 2002-10-24 2005-09-07 株式会社東芝 半導体装置の製造方法
US7404990B2 (en) * 2002-11-14 2008-07-29 Air Products And Chemicals, Inc. Non-thermal process for forming porous low dielectric constant films
US6917108B2 (en) * 2002-11-14 2005-07-12 International Business Machines Corporation Reliable low-k interconnect structure with hybrid dielectric
US6939800B1 (en) * 2002-12-16 2005-09-06 Lsi Logic Corporation Dielectric barrier films for use as copper barrier layers in semiconductor trench and via structures
US20040124420A1 (en) * 2002-12-31 2004-07-01 Lin Simon S.H. Etch stop layer

Also Published As

Publication number Publication date
KR100649917B1 (ko) 2006-11-27
US20070246804A1 (en) 2007-10-25
US20040152334A1 (en) 2004-08-05
CN1518075B (zh) 2010-05-26
JP3898133B2 (ja) 2007-03-28
JP2004221275A (ja) 2004-08-05
TW200425287A (en) 2004-11-16
US7763979B2 (en) 2010-07-27
KR20040065187A (ko) 2004-07-21
CN1518075A (zh) 2004-08-04

Similar Documents

Publication Publication Date Title
TWI269373B (en) Organic insulating film, manufacturing method thereof, semiconductor device using such organic insulating film and manufacturing method thereof
TWI277158B (en) Multilayered cap barrier in microelectronic interconnect structures
US9112004B2 (en) Barrier layer for copper interconnect
TWI334641B (en) Structure to improve adhesion between top cvd low-k dielectric and dielectric capping layer
US9589892B2 (en) Interconnect structure and method of forming the same
US10510588B2 (en) Interconnection structure and manufacturing method thereof
US20040147117A1 (en) Protection of low-k ILD during damascene processing with thin liner
TWI309443B (en) Method of manufacturing semiconductor device
TW200401339A (en) Bilayer HDP CVD/PE CVD cap in advanced BEOL interconnect structures and method thereof
TW200425402A (en) Semiconductor device and manufacturing method thereof
US9824918B2 (en) Method for electromigration and adhesion using two selective deposition
WO2007132879A1 (ja) 半導体装置、半導体装置の製造方法及び半導体製造装置
US8993435B2 (en) Low-k Cu barriers in damascene interconnect structures
US6525428B1 (en) Graded low-k middle-etch stop layer for dual-inlaid patterning
TW201142945A (en) Ultra low dielectric materials using hybrid precursors containing silicon with organic functional groups by plasma-enhanced chemical vapor deposition
US6518646B1 (en) Semiconductor device with variable composition low-k inter-layer dielectric and method of making
JP4746829B2 (ja) 半導体装置およびその製造方法
JP2011238704A (ja) 半導体装置および半導体装置の製造方法
JP2010267971A (ja) 窒素含有前駆物質を用いる誘電体バリアの堆積
US7544608B2 (en) Porous and dense hybrid interconnect structure and method of manufacture
JP2001223269A (ja) 半導体装置およびその製造方法
WO2010082251A1 (ja) 半導体装置の製造方法
JP4312785B2 (ja) 半導体装置
US8035201B2 (en) Reliable interconnection
JP2002134610A (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
MM4A Annulment or lapse of patent due to non-payment of fees