TWI257711B - Method for dicing semiconductor wafer into chips - Google Patents

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Takao Sato
Koichi Ota
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Toyoda Gosei Kk
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Description

£57711 ，、發明說明(1) 本月心所屬之技術領域] 圓分t Γ係關於一種基板上形成半1舰 、,， [北旦。l成多數的半導體晶片之方、層所成之半導體晶 月私技術] 去者。
關於八A 用如+刀刮半導體之方法，對0日m i 時i Ϊ而形成劃線之後’以前述；二：f而形成槽溝’或 所#垓等而用斷裂法來分宝彳曰^ /或浏線作為起點之同 圓；切亦家呢 法(以相f移動而對晶圓形成i片/鑛）之旋轉刃部與晶 在（曰scri辟）像使刻劃器之前 ^的方法。所謂刻劃 :刀部或按塵·壓晶圓實行：：：：(:reaking)係用按 法。 丨、j 貝灯一點穹曲來分割晶圓的方 之度ΐ料(例如藍寶石简)所成之基板 用斷穿來Γ二 彳僅形成淺的切片槽溝或劃、線，則難以 化之後實行刻劃等之後才可分割。例 導轉纟j ^監f石基板之表面上有疊層氮化鎵基化合物半 ^ Γ aa圓分割成晶片之方法，有下述之各種方法為眾所 周知。 (1 )日本專利第2 76 5 644號公報所記載之方法有包含下 述之步驟。 ①用切片機切其深度大於氮化鎵基化合物半導體層厚 度的槽溝的切片步驟
\\312\2d-code\90-06\90105930.ptd 第4頁 1257711 五、發明說明（2) ~' ---- ② 藉研磨來磨薄藍寶石基板厚度之研磨步驟 ③ 從以切片步驟所形成之槽溝上用刻&二‘到! # 板劃線的刻劃步驟 1^ ④ 刻劃步驟之後，將晶圓分割成晶片狀之分割半 (2 )日本專利第2 9 1 4 0 1 4號公報所記載之方、去右/人 述之步驟。 /頁匕έ下 ① 磨薄藍寶石基板之第1之步驟 ② 將Ρ型層（氮化鎵基化合物半導體）蝕刻 出η型層之平面之第2之步驟 日 路 ③ 將η型層之平面予以蝕刻或切片而露出誃窗 之平面之第3之步驟 里貝石基板 ④ 薄化之藍寶石基板予以切片或刻劃，在 中在所露出之藍寶石基板之平面，斷 之ν驟 驟。 研衣日日0之第4之步 (3)日本專利第278 0 6 1 8號公報所 之步驟。 J圯戟之方法包含下述 ① 從氮化鎵基化合物半導體層侧，按所 狀蝕刻成線狀而形成第一之分割槽溝之希王^日日片形 割槽溝之一部分形成可形成電極之平面=:在第一之分 ② 從晶圓之藍寶石基板侧起，在斑二驟 線-致的位置，成形其線的寬幅小於第一：，分割槽溝之 分割槽溝（以刻劃線為宜）的步概 刀^枱溝之第二 ③ 沿著第一及第二之分割槽溝，將曰 的步驟 、日曰圓y刀割成晶片狀
W312\2d-code\90-06\90105930. ptd 第5頁 1257711 五 發明說明（3) (4) 之步驟 曰〇 处晶圓之氮化録基化合物半導體層侧，按所 曰曰片形狀蝕刻成線狀（用蝕刻法）而形成第一之分望之 之同日主 Μ 剞槽潘 j ’將該第一之分割槽溝貫穿氮化鎵基化合 辱 曰本專利第2 8 6 1 9 9 1號公報所記載之方法包含 下述 層形成到藍寶石基板之一部分以外之深部為 2半導體 ^ ^ 從晶圓之藍寶石基板側起，在與第一之分宝 、 ^ 致的位置，成形其線的寬幅小於第一分割槽溝㈢，之 分割槽溝（以刻劃線為宜）的步驟 ’之第二 ③ 的步驟 沿著第一及第二之分割槽溝，將晶圓分割成曰 片狀 如上述（1)及（2)所述，彳—m—法為，、， ’有在切片時容易使基板及半導體層發生龜裂或剝产首多 ，率不良的問題存在。又，切片槽溝及刻劃線係必=，4 晶圓上形成複數條，然而，現狀是均要一條一而要4 S係，加工時間長，效率不佳。再者，切片用 的價格高，且其壽命不長。 疋 刀>
再者，如以上1 )所述，用切片法形成從半導體屑带 至基板之槽溝，再用刻劃器在其槽溝底部形成刻^線$側 法為，需要加大其槽溝之寬幅以便能夠使刻劃刀進入。、方 另一方面，如以上（3)，（4)所述，併用蝕刻與刻劃之 法為，首先要當心蝕刻對半導體層之損傷。在上述之 本專利第278 0 6 1 8號公報中’認為「蝕刻最不容易損傷氮9 化物半導體表面，側面」，並舉有反應性離子蝕刻法Ά離
1257711_ 五、聲明m、） 子銑削法丨聚焦光钮刻法，E C R钱刻法等之乾式钱刻法， 以及ϋ酸與磷酸之混合酸之濕式蝕刻法。該等之蝕刻雖然 可同時形成複數條或多數條之槽溝，然而，其加工時間並 不短，效率不彰。再者，該等蝕刻之裝置，尤其是乾式蝕 刻裝置非常昂貴，加工成本也高。 再者，如以上（3 )，（ 4 )所述，欲使從半導體層形成側之 第一之分割槽溝之線寬幅大於從藍寶石基板側之第二之分 割槽溝之線寬幅的理由是欲防止從第二之分割槽溝所發生 之斷裂線為雖然向斜方向發生但不致於使其達到半導體層 的關係，因此，該在公報之實施例中把第一之分割槽溝之 線幅加寬馬ϋ微_港__!_如_此加寬形成在_色導„盤_形成側之槽溝 厂_______-—------一 之寬幅 <時.，___\—兔割的半導體晶片中之半導 體層之面積減少而減低其發光亮度；又，如果欲避免其面 積減少，則會有減少半導體晶片之分割量的問題存在。 [發明之揭示] 本發明之第一目的，在於提供一種可以解決上述問題， 生產效率良好，高效率，可減低裝置成本及加工成本之半 導體晶圓之晶片分割方法者。 本發明之第二目的，在於提供一種可以解決上述問題， 增加所分割之半導體晶片中之半導體層之面積以提高發光 亮度，及增加半導體h之分割數ϊ之两時〜，一也容易分割 之半導體晶圓之晶片分割方法者。 從第一之觀點，本發明為關於在基板上形成半導體層而 成之半導體晶圓分割成多數的半導體晶片之方法’係包含
\\312\2d-code\90-06\90105930.ptd 第7頁 1257711 五、發明說明（5) " ' ' —^ -------- 形成在前述半導體晶圓夕车^ L ^ 荦之耐喷砂罩幕之牛炉I ，邊下格子狀露出部之圖 ;妙材對前述半導體晶圓噴射微粒子 度之分割用槽溝^步驟路出部形成到達前述基板之預定深 在此’所ό月口貧砂係將半導曰 ^ ，产著半導曰π々工 V脰日日0及如賀嘴等之喷射裝置 。 且曰曰員面方向相對地進給之同時，把；^ | jf 度而藉IT同ΐ形〜J J；-；-部-之複數_^^±^5程 由在於能—夠....正確地〜；ΐ||-if..宜。其理 、甚夕η眭，妲上\ 日日0之厚度方向挖進分割用槽 溝如而分割用槽溝之形成效率者。 1時半導體晶圓與噴嘴之？E 2 f 5 #
至150微米為宜。該距離過、斤士距離亚無特別限定，但以U 距離過遠時加工速度變低、：對罩幕之損傷變大’而該 如果声^ ί =寸別限定，但以5至2〇〇mm/秒為宜。 =!?1=::立:：熱等而對罩幕之損傷大，進給 又，前述邊進給；實行直度 之結果’纟可增加分割用：砂重複貫打預定之通過次數 別限定，纟以通過3至2〇用次之深度。該通過次數並無特 分割用槽溝之寬产並| … 如果該寬度過小aj無二彳^ :限定，為宜 擇微粒子喷砂材.而兮#择于|充分的深度之同時，難以選 少。 ’ ^見度過大時半導體晶片之採取量減 分割用槽溝在基板之深度，並無特別限定，但以
1257711 五、發明説明（6) 微米為宜，而以5至5 0 0微米更宜。如果該深度淺時，會減 弱減少留在槽溝下之基板厚度而分割的作用，而如果該深 度過深時會拖延喷砂的時間。 微粗孑J貝砂材之材料並無特別限定，但基板為藍寶石或 GaN所成时’微粒子噴砂材係維氏硬度丨2 〇以上之材料所成 者為J：。、具體而言，例如選自氧化鋁，碳化矽，氮化硼， 碳化硼或金剛石中之至少一種為宜。 微粒子喷砂材之平均粒子徑係只要是小於分割用槽溝之 寬度則旅無4寸別限定，然而，如果用對分割用槽溝寬幅之 比率來ί不時，以1/2至1/20為宜，用數值表示則以1至30 微米為f 1而以5至1 5微米為更宜。該平均粒子徑過小時 運動能^變小，而該平均粒子徑過大時會降低分割用槽溝 之平滑性。 微粒子噴砂材之喷射量並無特別限定’但以3〇至1〇〇§/ 秒為宜。嘴砂量過少時加工速度慢，而噴砂量 幕之損傷變大。 微粒子喷砂材之喷射壓力並無特別限定，但以〇. 2至〇. 8 MPa為宜。喷砂壓力過低時加工迷度慢， 時對罩幕之損傷變大。 门 :害"槽：係也可以形成在半導體晶圓之半導體形成側 之表面上，也可以形成在兩侧之表面。 本發明係除了前述步驟之外’也可包含在分割用槽溝之 底部或與分割用槽溝相反侧之半導體晶圓之表面予以刻割 而形成刻劃線之步驟；再者，也可包含將半導體晶圓以刻
1257711 五、發明說明（7) 劃線為起點予以分割而分割成半導體晶片之步驟。 再者，從第二之觀點，本發明為關於在基板上形成半導 體層而成之半導體晶圓分割成多數的半導體晶片之方法中 ，包含在半導體晶圓之半導體層形成側之表面，用切片， 蝕刻或喷砂法等形成槽溝寬幅相對地較狹窄的第一分割用 槽溝的步驟，在半導體晶圓之非形成半導層侧之表面且對 應於第一分割用槽溝之位置，用切片法形成槽溝寬幅相對 地較寬之第二分割用槽溝之步驟。所謂相對地狹窄或較寬 係當然是第一分割用槽溝之槽溝幅度與第二分割用槽溝之 槽溝幅度之相對關係者。 在此所謂「切片」係例如有粘接金剛石磨粒之旋轉刃所 實行之通常的方法則可。 關於「蝕刻」，可舉反應性離子蝕刻法，離子銑削法， 聚焦光蝕刻法，E C R蝕刻法等之乾式蝕刻法，以及硫酸與 磷酸之混合酸之濕式蝕刻法聚光蝕刻法等為例；在蝕刻之 前，形成在半導體晶圓之表面留下格子狀露出部之圖案之 耐I虫刻用罩幕。 所謂「喷砂」為，採用如同前述者。 也可以增加在第二分割用槽溝之溝底，可用切片法形成 其互相關係為，第一分割用槽溝之溝幅$第三分割用槽溝 之溝幅 < 第二分割用槽溝之溝幅之關係的第三分割用槽溝 之步驟。 將第二分割用槽溝之溝剖面形狀形成為寬幅方向之中央 部為最深的略U字形狀或略V字形狀也可以。
\\312\2d-code\90-06\90105930.ptcl 第10頁 1257711_ 五、發明說明（8) 第一分割用槽溝之溝幅為（只要是在滿足前述相對關係 之範圍内），以1 0至5 〇微米為宜，而以2 〇至4 〇微米為更宜 。如果該槽溝幅小時，難以形成第一分割用槽溝，而該溝 幅大時半導體層之面積或晶片之採取量明顯地減少。 第二分割用槽溝之溝幅為（只要是在滿足前述相對關係 之範圍内），以1 5至1 〇 〇微米為宜，而以2 〇至5 〇微米為更宜 。如果該槽溝幅小時，切片機之旋轉刃之壽命變短（有旋 轉刃之厚度愈薄其壽命愈短的傾向），而該溝幅大時半導 體晶片中之基板之底面積變小而使其機械之穩定性不良。 第一分割用槽溝之深度及第二分割用槽溝之深度係龙無 特別限定，但第一分割用槽溝之深度為相對地小，而第二 刀告1j用槽溝之深度係相對地大為宜。因為第一分割用槽溝 之溝幅為相對地狹窄，而小切片機之旋轉刃需要使用其壽 命較短的薄形旋轉刃的關係，第一分割用槽溝之深度係不 要太/米為宜的關係。又，弟一分割用槽溝之溝幅相對地寬 ’可使用其壽命較長的較厚的切片機之旋轉刃，容易加深 第二分割用槽溝的關係。 然後’留在第一分割用槽溝與苐二分割用槽溝之間之基 板之殘存部之厚度設定為20至100微米為宜，而以2〇至50 微米為更宜。本發明因為在半導體晶圓之有形成半道體侧 與非形成半導體側之兩側形成分割用溝的關係可容易分割 ’然而，該殘存部之厚度設定成前述範圍内之結果，可使 其最容易分割。 再者，用切片可形成第二分割用槽溝或第三分割用槽溝
\\312\2d-code\90-06\90105930.ptd 第 11 頁 1257711 五、發明說明（9) ’使其可到達第一八 直接分割成半導體用槽溝。其結果，可把半導體晶圓 殘存部作為起點而不發生上述殘存部。換言之，以 體晶片的步驟。Ό千¥體晶圓，可省略將其分割成半導 從上述第一及第二 之構成材料有所限定，秋硯點之本發明為，並非由基板 之高硬度材料所成時牲^ 當基板為以莫氏硬度8以上 Ν所成，而半導妒為出将別有效。例如，基板以藍寶石或Ga 體晶圓之分割尤且為”、、有If化鎵基化合物半導體所成之半導 [貫施發明之最佳形態] 圖1至圖3係顯示有P太 之晶片分割方法4;本；；—弟-實ΐ形態，半導體晶圓 。該晶體1俜由A g 刀剎之半導體晶圓1說明如下 (發光二』2及二成， 主I厗11 β ^ 脰寻）之半導體層3所成，該層3係 主要層11至16及電極（省略圖示）所成。 (約八，由Μ ^石所構成，其平面尺寸形狀為例如2英寸 面為aH Π之，厚度為350微米，形成半導體層之表 面為a面⑴-20}者。但’基板並非限定於此 糊斗(例如使用以㈣所成之基板等），平面尺寸v狀， 厚度，及結晶面等。 主要層11至16係均為以有機金屬氣相成長法所形成之氮 化鎵基化合物半導體（緩衝層係A1N但GaN也可以），首先， 在基板2之上面形成A 1 N緩衝層11，該層丨丨之上面有形成s丄 摻雜η型GaN接觸層12，該層12上面有形成n型GaN包層13，
C:\2D-C0DE\90-06\90105930.ptd 第12頁 1257711 五、發明說明（10) ~ 该層13之上面有形成有GaN障壁層與InGaN井形成交互疊層 之多重量子井形構造之發光層14 ’在該層14之上面有形成 Mg摻雜？型八16』包層丨5，在該層15之上面有形成肫摻雜p ^GaN接觸層16。主要層π至16全體之厚度並無特別限定 ，但例如為2至1 5微米。 但，主要層並非限定於該構成，變更各層之組成，將發 光層例如變更成單一量子井形構造，或以GaN做為基板2時 ，省略緩衝層1 1，或雷射二極體時則設置共振構造等，可 適當地變更。
欲將該半導體晶圓丨分割成半導體晶片時，按下述之製 程實行之。 (1)如圖1 (A)及圖2 (A)所示，在半導體晶圓i之例如半 導體層形成娜之表面上，形成留下格子狀露出部6之圖案 之耐喷料㈤。耐喷砂罩幕5之形成方法並無特別限定， 但在本例中則使用照相平版印刷術。換言t，半導體晶圓 1枯貼塗有感光性光致抗融劑（罩幕劑）之薄膜，用紫外線 曝光’用弱鹼溶液顯影，經乾燥之後，前述圖案之耐喷砂 罩幕5則附著於半導體晶圓1上。 要分割的晶片之平面尺寸及形狀係其一邊約350微米之 正方幵y 口此格子狀露出部6之互相鄰接之格子線之間 距為，X方向及y方向均為35〇微米（參考圖1⑴及圖丨⑻） 。又’要形成之分割用槽溝7之寬度係約為2()，3Q，4〇或 50微米’因此’格子狀露出部6之各格子線之寬度約為 20，30，或50微米。
1257711_ 五、發明說明（11) (2) 將該半導體晶圓1，支持於可向x-y方向移動的平台 (省略圖不）上。移動該平台而將半導體晶圓1向其面方向 之X - y方向進給之同時，如圖2 (A )所示，從喷砂裝置之喷 嘴2 0向半導體晶圓1將微粒子喷砂材2 1予以擴散成涵蓋格 子狀露出部6之複數條之格子線之程度來喷砂之結果，在 格子狀露出部6同時地形成其深度到達基板2之預定深度之 複數條之分割用溝7。以高速喷射之微粒子喷砂材2 1所具 有之運動能量為，以微米單位削除出現在格子狀露出部6 之半導體層3及基板2之一部分。 半導體晶圓1及喷嘴2 0之距離係約為5 0 nm，進給速度為 5 Omm/秒。微粒子喷砂材之材料為碳化矽，其平均粒子徑 係8微米（# 2 0 0 0網格）或1 3微米（# 1 2 0 0網格），噴砂量為 6 0〜9 0 g /秒，喷砂壓力係約為0 · 4 Μ P a。 如此進給之同時實行的喷砂實行一趟時，對半導體層3 可形成深度約0. 5微米之分割用槽溝。然後，如果使用平 均粒子徑為8微米時則重複實行1 5趟的該喷砂，而使用平 均粒子徑為1 3微米時則重複實行8趟的該喷砂來增加分割 用槽溝之深度，最後則如圖2 (B)所示，除去半導體層3之 全厚度部分，進一步在基板2上形成其深度約5微米之分割 用槽溝7。如本例所示，對約2英寸四方之半導體晶圓1欲 形成間距3 5 0微米之分割用槽溝7時，一趟喷砂所需時間約 為一分鐘，因此，1 5趟時則需要約1 5分鐘，而8趟時則需 要約8分鐘來完成。 再著，由於該喷砂，耐喷砂罩幕5也逐漸地消耗，尤其
\\312\2cl-cocle\90-06\90105930.ptd 第14頁 1257711 五、發明說明（12) 是平面四方形中之角部係全厚 … 1 (B )所示，連由耐 刀谷易消耗的關係，如圖 部容易發生小的圓弧。 所保護的半導體層3也在其角 (3) 如圖2(C)所示，用化與 之 (4) 如圖3(A)所示，用f = 士耐噴砂罩幕5。 ㈣成半導體層側之表面之結：磨^^款米之基板2 : 薄化成其厚度1 〇 〇微米左右。"，使該基板2予以均勻地 (5) 如圖1 (Β)及圖3(Β)所示， 7之部而形成刻劃線[。-.-里-^.1.羡刀刻劃分割用槽溝 (6 )如圖3 ( c)所示，以刻書彳 線δ分割半導俨曰m 八」W、、泉8為起點之同時沿著刻劃 口J千¥月丑日日0 1 ，分割成多數之半 根據本實施形態之晶片分割方法，可得二；； ① 用口貧砂形成分割用槽溝7時， 、之效果。 基板2及丰導靜岛q 丁八代丄 ，、万、切片法Uiclng)，在 導r二2 生龜裂及屑，又，異於㈣，半 :::3不…"員傷的關係，其生產率良好。例如相較 方；切片法，可改善10%以上的生產率。 相孝乂 ② 4喷砂可同時地形成複數條之分割用槽溝7，因此’如 :=、在本例之半導體晶圓！中，以8至15分鐘之短時間内 可形成全部的分割用槽溝7。如果用切片法實行同樣 時，需要1 20分鐘左右。因此，可大幅度地縮短加工間 ，可提高效率。 $門 ③ 噴砂裝置及微粒子喷砂材21 (尤其是碳化矽）為，相較 於蝕刻裝置，其價格低廉，又，微粒子噴砂材2丨係可循環 地重複使用，因此可減低裝置成本及加工成本。
1257711 五、發明說明（13) 在圖4(A)至圖4(C)中模式顯示之餘 … 晶圓1之形成半導體層側之表面，貝、、群係在半導體 溝7之例予以綜合者。 、乂去形成分割用槽 圖4 (A)所示之實施例丨—}係相卷 例者。 田於刖述第一實施形態之 圖4(B)所示之實施例卜2係在半導 體側之表面形成分割用槽溝7之後、，I之形成有半導 導體層侧之後新出現之平滑面 土板2之非形成半 例者。 ~㈣而形成刻劃線8之 圖4(C)所示之實施例卜3係在前述每& 磨光基板2之非形成半導體層側之二也形悲之外， 刻劃而形成刻劃線8之例者。 ’ 之平滑面予以 在圖4(D)至圖4(F)中模式顯示之余 _ 晶圓1之非形成半導體層侧之表面，只二列群係在半導體 槽溝7之例予以綜合者。 貝石夕、法形成分割用 圖4 (D )所示之實施例2 — 1係在其厚 2之非形成半導體層側，用前述噴钟ς 微米左右之基板 後’在其槽溝底部形成刻劃線8之例者^成刀告彳用槽溝7之 圖4(E)所示之實施例2-2係在其厚度ι° 2之非形成半導體層側，用前述噴砂〃 、Λ 工右之基板 後’在形成半導體層側形成刻劃線8之^成刀告彳用槽溝7之 圖4⑺所示之實施例2_3係在其厚度士 2之非形成半導體層侧，用前述喷砂〃；、工右之基板 後，在其槽溝底部形成刻劃線8之^ #形成分割用槽溝7之 τ，在形成半導體側 lil 第16頁 \\3]2\2d-c〇de\90-06\90]05930.ptd 五、發明說明（Μ) 形成刻劃線8之例者。 Ά %例均為以刻劃線8 體：圓1 ?割成多數之半導以者用切割法切割半導 7形又成為本罙f非限定於前述實施形態，例如分割用槽溝 以便省田；;ΐ在基板2中’形成其深度㈣微米以上）， 1史’略刻劃時也可切割者。 半ϊί : ί，5曰及圖6中顯示有關本發明之第二實施形態之 如圖心;：片分割方法。所要分割的半導體晶圓1係 i，具有與圖1(Α)及圖1(β)所示之半導體晶圓 上之V/Λΐ。換言< ι基板2及構成形成在其表面 成，‘層3凡係由t光—極體’雷射二極體等）之半導體3所 板2 /主S要層16及電極（省略圖示）所成。基 晶圓1同樣i。 7"可與圖1(A)及圖UB)所示之半導體 圖6係絲員不上述半導辦曰 形態，以下述之步驟實：曰之 割方法之第二實施 (1)如圖5(B)及圖6(A)所 半導體側之表面上，用切"=二W曰曰® 1之形成有 Ϊί LI 微米之第一分割用槽溝25。所分割之 方步^ 斤尺寸及形狀係其一邊約為3 5 0微米之正 Μ狀ί 分割用槽溝25係以間距350微米之平面 袼子狀排列形成之。又，g 一 去半導體層3之全厚度部八異冓25之深度為’除 例如約難米處者“再者’要到達基板2中之深度 1257711_ 五、發明說明（15) (2)如圖6(B)所示，用磨床研磨其厚度3 5 0微米之基板2 之非形成半導體層側之表面，使該基板2均勻地薄.形化成 1 0 0微米左右之厚度。 (3 )如圖5 (B )及圖6 ( C)所示，在半導體晶圓1之非形成 有半導體侧之表面且對應前述第一分割用槽溝2 5之位置， 用切片法形成其槽溝寬幅W2為例如約5 0微米之第二分割用 槽溝26。第一分割用槽溝25及第二分割用槽溝26係該等之 槽溝寬幅在一部分重疊則可，但以第一分割用槽溝2 5容納 於第二分割用槽溝2 6之槽溝寬幅之範圍内為宜，而該等之 槽溝寬幅方向之中央部以上下略一致者為更宜。第二分割 用槽溝2 6之深度係例如約為4 5微米，因此，留在第一分割 用槽溝25與第二分割用槽溝26之間之基板2之殘存部2a之 厚度係約為4 0微米。 (4)如圖6(D)所示，將半導體晶圓1在基板2之殘存部2a 用斷裂法分割，以分割成多數的半導體晶片1 0。 根據本實施形態之晶片分割方法，可得到下述之效果。 ① 形成在基板2之有形成半導體侧之第一分割用槽溝2 5 之槽溝寬幅W1小於形成在非形成有半導體侧之第二分割用 槽溝26之槽溝寬幅W2的關係，增加所分割之半導體晶片1 0 中之半導體層3之面積而可提高發光亮度，不增加其面積 時則可增加半導體晶片1 0之採取數量。 ② 使基板2之非形成有半導體層侧之第二分割用槽溝2 6 之寬幅W2大於形成在有形成半導體側之第一分割用槽溝2 5之槽溝寬幅W1的關係，可使用其使用壽命較長之較厚旋
\\312\2d-cocle\90-06\90105930.ptd 第18頁 1257711 五、發明說明（16) 轉刃作為形成第二分割用槽溝26之切割鋸之旋轉刃。藉此 ，加大第二分割用槽溝26之深度，薄化殘存部2a之厚度而 可容易斷裂。又，可加長旋轉刃之更換週期，可削減更換 之時間，可減低旋轉刃成本。 圖7 (A)所示之第三實施形態之晶片分割方法為，在第二 實施形態中於第二分割用槽溝2 6之形成後而在斷裂之前， 在該第二分割用槽溝2 6之槽溝底部，加上用切片法形成可 滿足第一分割用槽溝25之寬幅$第三分割用槽溝27之寬幅 〈第二分割用槽溝26之寬幅之關係之第三分割用槽溝27之 步驟點為只有與第二實施形態不同之點。圖示例之第三分 割用槽溝27係其槽溝寬幅W3為約25微米（與第一分割用槽 溝25之溝幅W1略相同），深度為從第二分割用槽溝26之溝 底量起例如約20微米。因此，基板2之殘存部2a之厚度約 為2 0微米。 根據第三實施形態，基板2之殘存部2 a之厚度為更薄的 關係，可更容易斷裂之同時，斷裂時所發生之龜裂（小於 第二分割用槽溝26之溝幅）為可容納於第三分割用槽溝 2 7之溝幅之範圍内，有避免其極端地向斜方向裂開之效 果。 圖7 (B)所示之第四實施形態之晶片分割方法為，在第二 實施形態中形成第二分割用槽溝2 6之際，將該第二分割用 槽溝26之槽溝剖面形狀形成為寬幅方向之中央部為呈最 深的略U字形狀之點為不同於第二實施形態。同樣在圖7 ( C)所示之第五實施形態之晶片分割方法係將該第二分割
\\312\2d-code\90-06\90105930.ptd 第19頁 izy/vii 五、發明說明（17) 用槽溝26之槽溝剖 —~- 最深的街形狀之點為不同成上寬幅方向之中央部為呈 根據第四，第五實施形能，、弟二實施形態。 為，在第二分割用槽溝二f基板2之殘存部2a之厚度 係，可得到斷裂時之龜裂=萄方向之中央部變最薄的關 再者，圖8(A)至圖8(c)k顧，易在該中央部發生的效果。 五貫施形恶之變形例。兮二上述之自第三實施形態至第 割用槽溝26或第三分割用;：=變形例中，要形成第二分 割用槽溝之切片法。其結^ 之際，實行可到達第一分 成半導體晶片而不發生上凉&可以直接把半導體晶圓分割 半導體晶圓以殘存部 ^存部。換言之，可以省略將 之步驟。該第二分割用桿滏以斷裂而分割成半導體晶片 線所示，在第二實施形^ ^曰^切片法係如圖6(C)中用虛 該時，不需要實行圖6 片分割方法中也可實行之。 又，本發明並非限定於前a… 限定於發光元件，例如可=貝施形態。半導體晶片並非 置等者。 ^為是受光元件及FET等之電子裝 [產業上之利用可能性] 如以上之詳述，栌姑 割方法，π以減少對半J:二：：J半導體晶圓之晶片分 及加工成本等之；再者’能夠發揮減低裝置成本 再者’根據有關本發明之半導體晶圓之 可增加所要分割之半導體晶片中之^方法， T <干V脱層之面積以提高 C:\2D-CODE\90-06\90105930.ptd 第20頁 T257711 五、發明說明（18) 發光亮度，及增加半導體晶片之採取數量之同時，可發揮 容易斷裂的優良效果。 [元件編號之說明] 1 半導體晶圖 2 基板 3 半導體層 5 而寸噴砂罩幕 6 格子狀露出部 7 分割用槽溝 8 刻劃線 10 半導體晶片 11 A 1 N緩衝層 12 S i摻雜η型G a N接觸層 13 η型GaN包層 14 發光層 15 Mg摻雜p型AlGaN包層 16 M g摻雜p型G a N接觸層 (11 至 16 主要層） 20 喷嘴 21 微粒子喷砂材 25 第一分割用槽溝 26 第二分割用槽溝 27 第三分割用槽溝
C:\2D·⑴DE\90-06\90]05930.ptd 第21頁 1257711_ 圖式簡單說明 圖1 (A)及（B )係顯示有關本發明之第一實施形態之半導 體晶圓之晶片分割方法之斜視圖。 圖2 (A )至（C )係顯示該晶片分割方法之前半段步驟之剖 視圖。 圖3 ( A )至（C )係顯示該晶片分割方法之後半段步驟之剖 視圖。 圖4 ( A )至（F )係顯示該晶片分割方法之實施例之剖視 圖。 圖5 (A)係顯示以有關本發明之第二實施形態之半導體晶 圓之晶片分割方法所分割之半導體晶圓之剖視圖，圖5 (B) 係對該半導體晶圓形成分割用溝時之平視圖。 圖6 ( A)至（D)係顯示第二實施形態之晶片分割方法之剖 視圖。 圖7 ( A)係顯示第三實施形態之晶片分割方法之要點剖視 圖，（B)係顯示第四實施形態之晶片分割方法之要點剖視 圖，（C)係顯示第五實施形態之晶片分割方法之要點剖視 圖。 圖8 (A )至（C )係顯示在自第三實施形態至第五實施形態 之各晶片分割方法中，用切片法形成第二分割用槽溝或第 三分割用溝，使其可到達第一分割用槽溝之晶片分割方法 要點之剖視圖。
\\312\2d-code\90-06\90105930.ptd 第22頁

Claims (1)

  1. f p年η月lb曰修正/更正/補充 ^號 90105930 曰 修正 m. 7. id .一種半導體晶圓之晶片分 半導體層而成之半導體晶圓分:ί數：：在基板上形成 法’其特微為，包含： ' 成夕數的半導體晶片之方 形成在前述半導體晶圓之表面 圖案之耐噴砂罩幕之步驟，及· 。子狀露出部之 出微粒子噴砂材，在前述格子狀露 者，成至丨達别述基板之預定深度之分割用槽溝之步驟 :2係由藍寶石或GaN所 叙基化合物半導體所成者。 守㈢係由乳化 ，2直ΐ Γΐ:利範圍第1項之半導體晶圓之晶片分割方法 =喷：著半導體晶圓之面方 之程開ί可包，子狀露出部之複數條之格子線 :、y，精以同時形成複數條之分割用槽溝者。 ，直Φ° ί請專利範圍第2項之半導體晶圓之晶片分割方法 :、如晶圓與噴嘴之距離為，10至1 5—者。 甘 明專利乾圍第2項之半導體晶圓之晶片分巧方 ，其中前述進給速度係5至2〇〇mm/秒者。 刀J方法 5甘Ϊ ί ΐ專利範圍第2項之半導體晶圓之晶片分割方法 厂Α :則，進給之同時實行之喷砂作業重複實行預定之 ι過次數，藉以增加分割用槽溝之深度者。 利範圍第5項之半導體晶圓之晶片分割方法 中刖述通過次數為3至2 0趟者。
    曰 flmnRQ^__年月 申請專利範圍 法7:ΪΪΪί=圍第1項之半導體晶圓之晶片分割方 八中刖述刀割用槽溝之寬幅為1 0至5 0 0微米者。 ，8免1° 1請專利範圍第1項之半導體晶圓之晶片'分割方法 ’、則述分割用槽溝在基板之深度為1至1 0 〇微平去 請專利範圍第i項之半導體晶Ε之晶0片方 ^中則述基板係莫氏硬度8以上之高硬度材料 / 10.如申請專利範圍第i項之半導體晶圓之晶成者。 爲〃中前述分割用槽溝係形成於半導體層形 ^ j方法 層非形成側的兩側。 战側及+導體 11·如申請專利範圍第i項之半導體晶圓之晶 i ^中前述微粒子噴砂材係以維氏硬度丨2〇 刀軎，方法 成者。 上之材料所 ,1甘2.+如^請專利範圍第1項之半導體晶圓之晶片八划 ’八中w述微粒子噴砂材係選自氧化雀呂 刀^方法 ，石厌化硼或金剛石中之至少一種者。 b矽，氮化硼 ，1』.如申J青專利範圍第！項之半導體晶圓 二中在刖述半導體晶圓之有形成半導體:副方法 成則述分割用槽溝者。 j之表面，形 1 4.如申請專利範圍第i項之半導體晶圓之 =在前述半導體晶圓之非形成半導 ：：：方法 成則述分割用槽溝者。 j之表面，形 15.如申請專利範圍第j項之半導體晶圓之晶 、、中更包含有在前述分割用槽溝之溝底蛊：二方法 〜曰a之表面貫仃刻劃而形成刻劃線
    (：:\總檔\90\90105930\90105930(替換)-l.ptc 1257711 案號 90105930 #：_ 曰 94 5. 13 〃替換頁 六、申請專利範圍 _一 一……一j 之步驟者。 1 6.如申請專利範圍第1 5項之半導體晶圓之晶片分割方 法，其中更包含將前述半導體晶圓以前述刻劃線為起點予 以斷裂而分割成半導體晶片之步驟者。
    匸：\總檔\90\90105930\90105930(替換）-2.ptc 第 25 頁
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107256914A (zh) * 2012-01-26 2017-10-17 晶元光电股份有限公司 发光装置
TWI790473B (zh) * 2020-08-28 2023-01-21 態金材料科技股份有限公司 以金屬玻璃粒子束切割之方法

Families Citing this family (57)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004168584A (ja) * 2002-11-19 2004-06-17 Thk Co Ltd ガラス基板材の切断方法
US6825559B2 (en) 2003-01-02 2004-11-30 Cree, Inc. Group III nitride based flip-chip intergrated circuit and method for fabricating
JP2005064231A (ja) * 2003-08-12 2005-03-10 Disco Abrasive Syst Ltd 板状物の分割方法
US7915085B2 (en) 2003-09-18 2011-03-29 Cree, Inc. Molded chip fabrication method
US7041579B2 (en) * 2003-10-22 2006-05-09 Northrop Grumman Corporation Hard substrate wafer sawing process
CN100524855C (zh) * 2004-03-31 2009-08-05 日亚化学工业株式会社 氮化物半导体发光元件
JP4653447B2 (ja) * 2004-09-09 2011-03-16 Ｏｋｉセミコンダクタ株式会社 半導体装置の製造方法
US7217583B2 (en) 2004-09-21 2007-05-15 Cree, Inc. Methods of coating semiconductor light emitting elements by evaporating solvent from a suspension
US9070850B2 (en) 2007-10-31 2015-06-30 Cree, Inc. Light emitting diode package and method for fabricating same
DE112006001847B4 (de) * 2005-07-11 2011-02-17 Cree, Inc. Ausrichtung von Laserdioden auf fehlgeschnittenen Substraten
JP4731241B2 (ja) * 2005-08-02 2011-07-20 株式会社ディスコ ウエーハの分割方法
KR100868593B1 (ko) * 2005-12-06 2008-11-13 야마하 가부시키가이샤 반도체 장치 및 그 제조 방법과 반도체 장치에 사용되는 덮개 부재와 반도체 장치를 제조하기 위한 반도체 유닛
JP2007165789A (ja) * 2005-12-16 2007-06-28 Olympus Corp 半導体装置の製造方法
EP1963743B1 (en) 2005-12-21 2016-09-07 Cree, Inc. Lighting device
US8969908B2 (en) 2006-04-04 2015-03-03 Cree, Inc. Uniform emission LED package
US7943952B2 (en) 2006-07-31 2011-05-17 Cree, Inc. Method of uniform phosphor chip coating and LED package fabricated using method
US10295147B2 (en) 2006-11-09 2019-05-21 Cree, Inc. LED array and method for fabricating same
US7666689B2 (en) * 2006-12-12 2010-02-23 International Business Machines Corporation Method to remove circuit patterns from a wafer
JP4345808B2 (ja) * 2006-12-15 2009-10-14 エルピーダメモリ株式会社 半導体装置の製造方法
US8232564B2 (en) 2007-01-22 2012-07-31 Cree, Inc. Wafer level phosphor coating technique for warm light emitting diodes
US9024349B2 (en) 2007-01-22 2015-05-05 Cree, Inc. Wafer level phosphor coating method and devices fabricated utilizing method
US9159888B2 (en) 2007-01-22 2015-10-13 Cree, Inc. Wafer level phosphor coating method and devices fabricated utilizing method
US9711703B2 (en) 2007-02-12 2017-07-18 Cree Huizhou Opto Limited Apparatus, system and method for use in mounting electronic elements
US20080280146A1 (en) * 2007-05-11 2008-11-13 Atomic Energy Council - Institute Of Nuclear Energy Research Pre-cut wafer structure with heat stress effect suppressed
US10505083B2 (en) 2007-07-11 2019-12-10 Cree, Inc. Coating method utilizing phosphor containment structure and devices fabricated using same
US8167674B2 (en) 2007-12-14 2012-05-01 Cree, Inc. Phosphor distribution in LED lamps using centrifugal force
US9041285B2 (en) 2007-12-14 2015-05-26 Cree, Inc. Phosphor distribution in LED lamps using centrifugal force
US8878219B2 (en) 2008-01-11 2014-11-04 Cree, Inc. Flip-chip phosphor coating method and devices fabricated utilizing method
US8637883B2 (en) 2008-03-19 2014-01-28 Cree, Inc. Low index spacer layer in LED devices
US20090241329A1 (en) * 2008-03-28 2009-10-01 Utac Thai Limited Side rail remover
US8240875B2 (en) 2008-06-25 2012-08-14 Cree, Inc. Solid state linear array modules for general illumination
US8368112B2 (en) 2009-01-14 2013-02-05 Cree Huizhou Opto Limited Aligned multiple emitter package
WO2011013363A1 (ja) * 2009-07-30 2011-02-03 キヤノン株式会社 微細構造の製造方法
JP2012009767A (ja) * 2009-11-27 2012-01-12 Kyocera Corp 多数個取り配線基板およびその製造方法、ならびに配線基板およびその製造方法
TWI438160B (zh) * 2010-07-14 2014-05-21 Hon Hai Prec Ind Co Ltd 玻璃加工設備
US10546846B2 (en) 2010-07-23 2020-01-28 Cree, Inc. Light transmission control for masking appearance of solid state light sources
TWI438161B (zh) * 2010-10-12 2014-05-21 Hon Hai Prec Ind Co Ltd 玻璃加工設備
CN103000768A (zh) * 2011-09-09 2013-03-27 展晶科技(深圳)有限公司 发光二极管封装结构的制造方法
US9368404B2 (en) * 2012-09-28 2016-06-14 Plasma-Therm Llc Method for dicing a substrate with back metal
US10211175B2 (en) * 2012-11-30 2019-02-19 International Business Machines Corporation Stress-resilient chip structure and dicing process
JP5637332B1 (ja) 2013-07-01 2014-12-10 富士ゼロックス株式会社 半導体片の製造方法、半導体片を含む回路基板および電子装置、ならびに基板のダイシング方法
JP5686220B2 (ja) 2013-07-01 2015-03-18 富士ゼロックス株式会社 半導体片の製造方法
JP2015088512A (ja) * 2013-10-28 2015-05-07 三菱電機株式会社 半導体装置の製造方法
EP3063794B1 (en) 2013-10-29 2021-05-05 Lumileds LLC Separating a wafer of light emitting devices
US9601670B2 (en) 2014-07-11 2017-03-21 Cree, Inc. Method to form primary optic with variable shapes and/or geometries without a substrate
US10622522B2 (en) 2014-09-05 2020-04-14 Theodore Lowes LED packages with chips having insulated surfaces
JP2016096321A (ja) * 2014-11-10 2016-05-26 富士ゼロックス株式会社 半導体片の製造条件の設定方法、半導体片の製造方法および製造システム
KR20160057966A (ko) 2014-11-14 2016-05-24 가부시끼가이샤 도시바 처리 장치, 노즐 및 다이싱 장치
US9627259B2 (en) 2014-11-14 2017-04-18 Kabushiki Kaisha Toshiba Device manufacturing method and device
CN104465901B (zh) * 2014-12-11 2017-03-01 北京工业大学 一种蓝光激光器腔面或led腔面的制备方法
JP6305355B2 (ja) 2015-01-28 2018-04-04 株式会社東芝 デバイスの製造方法
US10163709B2 (en) 2015-02-13 2018-12-25 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method
JP6545511B2 (ja) 2015-04-10 2019-07-17 株式会社東芝 処理装置
US10535554B2 (en) * 2016-12-14 2020-01-14 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor die having edge with multiple gradients and method for forming the same
CN112630048B (zh) * 2020-11-20 2023-04-18 长江存储科技有限责任公司 强度测量方法和样品
CN113345838B (zh) * 2021-08-05 2021-11-12 度亘激光技术（苏州）有限公司 半导体器件解理方法
US11780054B2 (en) * 2021-08-18 2023-10-10 Taichi Metal Material Technology Co., Ltd. Cutting method by using particle beam of metallic glass

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5488767A (en) * 1977-12-24 1979-07-14 Nec Home Electronics Ltd Manufacture for semiconductor element
JPS5583236A (en) * 1978-12-20 1980-06-23 Hitachi Ltd Cutting method for semiconductor wafer
JPS5648148A (en) * 1979-09-27 1981-05-01 Nec Home Electronics Ltd Manufacture of semiconductor device
JP2683811B2 (ja) * 1988-08-04 1997-12-03 日本インター株式会社 マスキングテープ及びこれを使用した半導体素子の製造方法
US5197234A (en) * 1990-02-27 1993-03-30 Gillenwater R Lee Abrasive engraving process
US5989689A (en) * 1991-12-11 1999-11-23 The Chromaline Corporation Sandblast mask laminate with blastable pressure sensitive adhesive
JP2859478B2 (ja) 1991-12-12 1999-02-17 日亜化学工業 株式会社 発光デバイス用の窒化ガリウム系化合物半導体ウエハーの切断方法
JP2765644B2 (ja) 1992-05-09 1998-06-18 日亜化学工業株式会社 窒化ガリウム系化合物半導体ウエハーの切断方法
JP2914014B2 (ja) 1992-06-05 1999-06-28 日亜化学工業株式会社 窒化ガリウム系化合物半導体チップの製造方法
JP2780618B2 (ja) 1993-11-06 1998-07-30 日亜化学工業株式会社 窒化ガリウム系化合物半導体チップの製造方法
EP0658944B1 (en) * 1993-12-14 2009-04-15 Spectrolab, Inc. Thin semiconductor device and method of fabrication
BE1007894A3 (nl) * 1993-12-20 1995-11-14 Philips Electronics Nv Werkwijze voor het vervaardigen van een plaat van niet-metallisch materiaal met een patroon van gaten en/of holten.
TW242695B (en) 1994-08-18 1995-03-11 Jong-Chuan Hwang Manufacturing method for silicon wafer
TW293135B (en) 1995-11-23 1996-12-11 Ind Tech Res Inst Process of fabricating field emission display spacer
JP3239774B2 (ja) * 1996-09-20 2001-12-17 豊田合成株式会社 ３族窒化物半導体発光素子の基板分離方法
JP2861991B2 (ja) 1997-10-20 1999-02-24 日亜化学工業株式会社 窒化ガリウム系化合物半導体チップの製造方法
JP3395620B2 (ja) * 1997-12-16 2003-04-14 日亜化学工業株式会社 半導体発光素子及びその製造方法
JP3723347B2 (ja) * 1998-06-04 2005-12-07 ローム株式会社 半導体発光素子の製法
JP3702700B2 (ja) * 1999-03-31 2005-10-05 豊田合成株式会社 Ｉｉｉ族窒化物系化合物半導体素子及びその製造方法
US6528393B2 (en) * 2000-06-13 2003-03-04 Advanced Semiconductor Engineering, Inc. Method of making a semiconductor package by dicing a wafer from the backside surface thereof

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107256914A (zh) * 2012-01-26 2017-10-17 晶元光电股份有限公司 发光装置
TWI790473B (zh) * 2020-08-28 2023-01-21 態金材料科技股份有限公司 以金屬玻璃粒子束切割之方法

Also Published As

Publication number Publication date
US7121925B2 (en) 2006-10-17
TWI295075B (zh) 2008-03-21
AU2001241136A1 (en) 2001-10-15
WO2001075954A1 (fr) 2001-10-11
TW200529308A (en) 2005-09-01
US20030121511A1 (en) 2003-07-03

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