WO2001075954A1 - Procede de decoupage d'une plaquette de semi-conducteur en puces - Google Patents

Procede de decoupage d'une plaquette de semi-conducteur en puces Download PDF

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WO2001075954A1
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dividing
semiconductor wafer
groove
dividing groove
semiconductor
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PCT/JP2001/002015
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Masaki Hashimura
Takao Sato
Koichi Ota
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Toyoda Gosei Co., Ltd.
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    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices

Definitions

  • the present invention relates to a method for dividing a semiconductor wafer having a semiconductor layer formed on a substrate into a large number of semiconductor chips.
  • a groove is formed in a wafer by dicing or a scribe line is formed in a scribe, and then the groove or scribe line is formed as a starting point along a groove along the groove by a breaking.
  • a common method is to break the ha.
  • Dicing is a method of forming a dicing groove in a wafer by relatively moving a rotary blade of a dicer (dicing source) and a wafer.
  • Scribing is a method of forming a scribe line on a wafer by moving the sharpened blade of the scriber and the wafer relative to each other.
  • Breaking is a method of breaking a wafer by pressing the wafer with a pressing blade or pressing roller and performing three-point bending.
  • a semiconductor wafer using a substrate made of a high-hardness material for example, sapphire, GaN, etc.
  • a substrate made of a high-hardness material for example, sapphire, GaN, etc.
  • Breaking had to be done after deep dicing and devise such as scribing after the substrate was made significantly thinner.
  • the following methods are known as methods for dividing a wafer in which a gallium nitride-based compound semiconductor is stacked on the surface of a sapphire substrate into chips.
  • the method described in Japanese Patent No. 2756654 includes the following steps.
  • a first split groove is formed linearly (by etching) in a desired chip shape from the gallium nitride compound semiconductor layer side of the wafer, and the first split groove penetrates the gallium nitride compound semiconductor layer. Process to a depth excluding a part of the sapphire substrate
  • the method using both dicing and scribing as described in (1) and (2) above has a problem that cracking and chipping easily occur in the substrate and the semiconductor layer during dicing, and the yield is not good. Also, a large number of dicing grooves and scribe lines must be formed on the wafer, but at present, each one has to be formed one by one, resulting in a long processing time and poor efficiency. Furthermore, rotary blades for dicing were expensive and did not have a long service life.
  • etching is the least likely to damage the nitride semiconductor surface and side surface
  • reactive ion etching, ion milling, focused beam etching, ECR Dry etching such as etching and wet etching using a mixed acid of sulfuric acid and phosphoric acid are mentioned.
  • these etchings can simultaneously form a plurality of or many grooves, but the processing time is not short and the efficiency is low.
  • these etching apparatuses, especially dry etching apparatuses are very expensive and processing costs are high.
  • the line width of the first split groove from the semiconductor layer forming side is made wider than the line width of the second split groove from the sapphire substrate side. This is to prevent the cutting line generated from the split groove from reaching the semiconductor layer even if it runs diagonally. Therefore, in the embodiment of the publication, the line width of the first split groove is 80 zm. Wide. Increasing the width of the groove formed on the semiconductor layer forming side in this way causes a problem that the area of the semiconductor layer in the semiconductor chip to be divided is reduced and the luminance is reduced, and the area is not reduced. The number of semiconductor chips will decrease There was also a problem. Disclosure of the invention
  • a first object of the present invention is to solve the above-mentioned problems, and to provide a method for dividing a semiconductor wafer into chips, which has a good yield, is high in efficiency, and can reduce equipment cost and processing cost.
  • a second object of the present invention is to solve the above-mentioned problems, to increase the area of the semiconductor layer in the semiconductor chip to be divided, to increase the light emission luminance, and to increase the number of semiconductor chips that can be obtained.
  • Another object of the present invention is to provide a method for dividing a semiconductor wafer into chips, which can facilitate braking.
  • a method of dividing a semiconductor wafer in which a semiconductor layer is formed on a substrate, into a plurality of semiconductor chips, wherein a pattern leaving a grid-shaped exposed portion on the surface of the semiconductor wafer is provided.
  • the plast is such that the fine particle blasting material spreads over a plurality of grid lines of the grid-shaped exposed portion while relatively feeding the semiconductor wafer and an injection device such as a nozzle along the surface direction of the semiconductor wafer. It is preferable to simultaneously form a plurality of dividing grooves by performing blasting. This is because the dividing grooves can be dug correctly in the thickness direction of the semiconductor wafer and the forming efficiency of the dividing grooves can be increased.
  • the distance between the semiconductor wafer and the nozzle is not particularly limited, but is preferably from 10 to 150 mm. If this distance is too short, the damage to the mask will be large, and if this distance is too long, the processing speed will be low and the processing time will be long.
  • the feed rate is not particularly limited, but is preferably 5 to 20 O mmZ seconds. If the feed speed is too low, the damage to the mask due to heat generation will be large, and if the feed speed is too high, the verticality of the processed surface will be poor.
  • the depth of the dividing groove can also be increased.
  • the number of passes is not particularly limited, 3 to 20 passes are preferable.
  • the width of the dividing groove is not particularly limited, but is preferably 10 to 500 // m. If the width is too small, a sufficient depth cannot be obtained, and it is difficult to select a fine particle blast material. If the width is too large, the number of semiconductor chips to be removed decreases.
  • the depth of the dividing groove in the substrate is not particularly limited, but is preferably 1 to 100 / m, more preferably 5 to 5 Om. If the depth is small, the effect of reducing the thickness of the substrate remaining under the groove and facilitating division is weakened. If the depth is large, blasting takes too much time.
  • the material of the fine particle blast material is not particularly limited, but when the substrate is made of sapphire or GaN, the fine particle blast material is preferably made of a material having a Vickers hardness of 120 or more. Specifically, for example, at least one selected from alumina, silicon carbide, boron nitride, boron carbide, and diamond is preferable.
  • the average particle diameter of the fine particle blast material is not particularly limited as long as it is smaller than the width of the dividing groove, but is preferably 1/2 to 1/20 in terms of a ratio to the width of the dividing groove, and 1 to 1 in numerical values. 3 O zm is preferred, and 5 to 15 m is more preferred. If the average particle size is too small, the kinetic energy will be small, and if the average particle size is too large, the smoothness of the dividing grooves will decrease.
  • the blast amount of the fine particle blast material is not particularly limited, but is preferably 30 to 100 g / sec. If the amount of blast is too small, the processing speed will be low, and if the amount of blast is too large, damage to the mask will be large.
  • the blast pressure of the fine particle blast material is not particularly limited, but is preferably 0.2 to 0.8 MPa. If the blast pressure is too low, the processing speed will be low, and if the blast pressure is too high, the damage to the mask will be large.
  • the dividing groove can be formed on the surface of the semiconductor wafer on the side where the semiconductor layer is formed, can be formed on the surface of the semiconductor wafer on the side where the semiconductor layer is not formed, or can be formed on both surfaces.
  • the semiconductor substrate on the bottom of the dividing groove or on the side opposite to the dividing groove is formed.
  • the method may include a step of forming a scribe line by scribing on the surface of the wafer, and a step of dividing the semiconductor wafer into semiconductor chips by breaking the semiconductor wafer from the scribe line as a starting point.
  • the method comprises the steps of: Forming a first dividing groove having a narrow groove width by dicing, etching, or plasting; and a groove width relatively to a position corresponding to the first dividing groove on the surface of the semiconductor wafer on the side where the semiconductor layer is not formed. Forming a wide second dividing groove by dicing. Relatively narrow or wide is, of course, the relative relationship between the groove width of the first dividing groove and the groove width of the second dividing groove.
  • the “dicing” may be a normal method performed by, for example, a rotary blade to which diamond abrasive grains are attached.
  • “Etching” includes reactive ion etching, ion milling, focusing
  • Examples include dry etching such as thermal etching and ECR etching, and wet etching using a mixture of sulfuric acid and phosphoric acid. Before etching, use an etching resistant mask with a pattern that leaves a grid-like exposed portion on the surface of the semiconductor wafer. Form.
  • the third dividing groove is formed by dicing on the groove bottom of the second dividing groove, where the width of the first dividing groove ⁇ the groove width of the third dividing groove is larger than the groove width of the second dividing groove. It can also add a step of performing.
  • the groove cross-sectional shape of the second dividing groove may be substantially U-shaped or substantially V-shaped at the deepest central portion in the width direction.
  • the groove width of the first dividing groove is preferably from 10 to 5 Om, and more preferably from 20 to 40 m (as long as the relative relationship is satisfied). When the groove width is small, it is difficult to form the first dividing groove, and when the groove width is large, the area or the number of semiconductor layers to be formed is significantly reduced.
  • the groove width of the second dividing groove is preferably 15 to 100 / m, and more preferably 20 to 50 zm (as long as the relative relationship is satisfied). If this groove width is small, The life of the rotary blade is short (the thinner the rotary blade, the shorter the life tends to be). If the groove width is large, the bottom area of the substrate in the semiconductor chip becomes small, and the mechanical stability becomes poor.
  • the depth of the first dividing groove and the depth of the second dividing groove are not particularly limited, but the first dividing groove has a relatively small depth, and the second dividing groove has a relatively large depth. Is preferably large. Since the first dividing groove has a relatively narrow groove width and uses a thin rotating blade that tends to have a short life as the rotating blade of the dicer, it is preferable that the first dividing groove is not too deep. is there. In addition, the second dividing groove has a relatively wider groove width and uses a thick rotating blade that tends to have a longer life as the rotating blade of the dicer. is there.
  • the thickness of the remaining portion of the substrate remaining between the first dividing groove and the second dividing groove is preferably set to 20 to 100 ⁇ m, more preferably to 20 to 505m. It is even better.
  • the breaking can be facilitated. Can be most easily performed.
  • the second dividing groove or the third dividing groove can be formed by dicing so as to reach the first dividing groove.
  • the present invention from both the first and second viewpoints is not limited by the constituent material of the substrate, but is particularly effective when the substrate is made of a high hardness material having a Mohs hardness of 8 or more. is there.
  • the present invention is particularly effective for dividing a semiconductor wafer made of sapphire or GaN and a semiconductor layer made of a gallium nitride-based compound semiconductor.
  • FIGS. 1 (A) and 1 (B) show a semiconductor wafer according to the first embodiment of the present invention. It is a perspective view showing a chip division method.
  • 2 (A) to 2 (C) are cross-sectional views showing the first half steps of the chip dividing method.
  • 3 (A) to 3 (C) are cross-sectional views showing the latter half of the chip dividing method.
  • FIG. 4 (A) to 4 (F) are cross-sectional views showing an embodiment of the chip dividing method.
  • FIG. 5A is a cross-sectional view of one semiconductor wafer divided by the semiconductor wafer chip dividing method according to the second embodiment of the present invention
  • FIG. 5B is a sectional view of a semiconductor wafer formed with dividing grooves. It is a top view at the time.
  • FIGS. 6A to 6D are cross-sectional views illustrating a chip dividing method according to the second embodiment.
  • FIG. 7A is a cross-sectional view showing the main points of the chip dividing method of the third embodiment
  • FIG. 7B is a cross-sectional view showing the main points of the chip dividing method of the fourth embodiment
  • FIG. FIG. 4 is a cross-sectional view showing the main points of the chip dividing method according to the embodiment.
  • FIGS. 8 (A) to 8 (C) show that in each of the chip dividing methods of the third to fifth embodiments, the second dividing groove or the third dividing groove reaches the first dividing groove.
  • FIG. 4 is a cross-sectional view showing the essential points of a chip dividing method formed by dicing. BEST MODE FOR CARRYING OUT THE INVENTION
  • the wafer 1 to 3 show a method of dividing a semiconductor wafer into chips according to the first embodiment of the present invention.
  • the wafer 1 is composed of a substrate 2 and a semiconductor layer 3 constituting light emitting elements (light emitting diodes, laser diodes, etc.) formed on the surface thereof. Consists of main layers 11 to 16 and electrodes (not shown).
  • the substrate 2 is made of sapphire, has a square shape with a plane size of, for example, 2 inches (about 5 cm), a thickness of 350 ⁇ m, and has a surface ⁇ 11-20 ⁇ on which a semiconductor layer is formed.
  • the substrate is not limited to this, and the material (for example, using a substrate made of GaN), the planar dimensions, the thickness, the crystal plane, and the like can be appropriately changed.
  • Each of the main layers 11 to 16 is a gallium nitride-based compound semiconductor (buffer layer is A1N but may be GaN) formed by metal organic chemical vapor deposition.
  • a buffer layer 11 is formed, an Si-doped n-type GaN contact layer 12 is formed on the same layer 11, an n-type GaN cladding layer 13 is formed on the same layer 12, and a GaN layer is formed on the same layer 13.
  • a light emitting layer 14 having a multiple quantum well structure in which barrier layers and InGaN well layers are alternately stacked is formed, and on the same layer 14, an Mg-doped p-type A 1 GaN cladding layer 15 is formed.
  • An Mg doped p-type GaN contact layer 16 is formed thereon.
  • the total thickness of the main layers 11 to 16 is not particularly limited, but is, for example, 2 to: L 5 zm.
  • the main layer is not limited to this configuration.
  • the composition of each layer is changed, the light emitting layer is changed to a single quantum well structure, for example, or when the substrate 2 is made of GaN, the buffer layer 11 is formed. It can be changed as appropriate, such as omitting it or providing a resonance structure in the case of a laser diode.
  • a plast resistant mask 5 having a pattern that leaves a grid-like exposed portion 6 is formed on the surface of the semiconductor wafer 11, for example, on the semiconductor layer forming side.
  • the method of forming the blast-resistant mask 5 is not particularly limited, but photolithography is employed here. That is, a film with a photosensitive resist agent (masking agent) is attached to the semiconductor wafer 11, exposed to ultraviolet light, developed with a weak alkaline solution, and dried, so that the blast-resistant mask 5 of the pattern becomes a semiconductor. Adheres on wafer one.
  • the planar dimensions of the chip to be divided are squares with a side of about 350 m, and therefore the pitch between adjacent grid lines of the grid-shaped exposed part 6 is 350 zm in both the X and y directions (Fig. 1 (A) and (See Fig. 1 (B)).
  • the width of the dividing groove 7 to be formed is about 20, 30, 40, or 50 / m, and accordingly, the width of each grid line of the grid-shaped exposed portion 6 is about 20, 30, 40, or 50 m. .
  • the semiconductor wafer 1 is supported on a table (not shown) that can move in the X-y directions. Carry. As shown in FIG. 2 (A), while moving the tape and feeding the semiconductor wafer 11 in the X-y direction, which is the plane direction, the fine particle plast is applied to the semiconductor wafer 11 from the nozzle 20 of the plastifier. By expanding and blasting the material 21 so as to extend to the plurality of grid lines of the grid-shaped exposed portion 6, the grid-shaped exposed portion 6 is simultaneously provided with a plurality of dividing grooves 7 reaching a predetermined depth of the substrate 2. Form. The kinetic energy of the fine-particle blast material 21 blasted at a high speed is caused by the action of microscopically shaving off a part of the semiconductor layer 3 and the substrate 2 appearing in the lattice-shaped exposed portion 6.
  • the distance between the semiconductor wafer 11 and the nozzle 20 is about 50 mm, and the feed speed is 50 mm / sec.
  • the material of the fine particle blast material is silicon carbide, its average particle size is 8 ⁇ m (# 2000 mesh) or 13 ⁇ m (# 1200 mesh), the blast amount is 60 to 90 g / sec, and the plast pressure is about 0. . 4MPa.
  • a dividing groove having a depth of about 0.5 zm is formed in the semiconductor layer 3.
  • the depth of the dividing groove is increased by repeating the same plast for 15 passes for an average particle diameter of 8 m and 8 passes for an average particle diameter of 13 / m, and finally, the depth of Fig. 2 (B 2), the semiconductor layer 3 is removed by the entire thickness, and a dividing groove 7 is formed in the substrate 2 to a depth of about 5 m.
  • the time required for one pass is about 1 minute. In the case of 8 passes, it can be completed in about 8 minutes.
  • the blast-resistant mask 5 is gradually consumed by this blast, and particularly, the corners of the flat rectangle are easily consumed by the entire thickness, so that the semiconductor protected by the blast-resistant mask 5 as shown in Fig. 1 (B). Even in layer 3, a small radius is easily attached to the corner.
  • the surface of the substrate 2 having a thickness of 350 ⁇ m on the side where the semiconductor layer is not formed is polished with a polishing machine, so that the substrate 2 has a uniform thickness of about 100 zm. To thinner.
  • scribe A scribe line 8 is formed by scribing with a blade.
  • the semiconductor wafer 1 is divided along the scribe line 8 by the breaking along the scribe line 8 and divided into a large number of semiconductor chips 10 by breaking.
  • Blasting equipment and fine particle blast material 21 are less expensive than etching equipment, and fine particle blasting material 21 can be circulated and used repeatedly, thus reducing equipment cost and processing cost. it can.
  • Example 1 group schematically shown in FIGS. 4 (A) to 4 (C) is a group of examples in which the dividing grooves 7 are formed by blasting on the surface of the semiconductor wafer 11 on the side where the semiconductor layer is formed.
  • Example 1-1 shown in FIG. 4 (A) is an example corresponding to the first embodiment.
  • Example 1-2 shown in FIG. 4 (B) after the dividing groove 7 was formed on the surface of the semiconductor wafer 1 on the side where the semiconductor layer is formed, the smoothness newly appeared by polishing the side of the substrate 2 where the semiconductor layer was not formed. This is an example in which a scribe line 8 is formed by scribing a surface.
  • Example 13 shown in FIG. 4 (C) is an example in which, in addition to the first embodiment, a scribe line 8 is formed by scribing on a smooth surface newly appearing by polishing the side of the substrate 2 on which the semiconductor layer is not formed. It is.
  • Example 2 group schematically shown in FIGS. 4 (D) to 4 (F) summarizes an example in which the dividing groove 7 is formed by blasting on the surface of the semiconductor wafer 11 on the side where the semiconductor layer is not formed. Thing O
  • Example 2-1 shown in FIG. 4D a dividing groove 7 is formed by blasting on the side of the substrate 2 having a thickness of about 100 zm where the semiconductor layer is not formed, and a scribe line 8 is formed on the bottom of the groove. This is an example in which is formed.
  • Example 2-2 shown in FIG. 4 (E) after dividing grooves 7 were formed by blasting on the side of the substrate 2 having a thickness of about 100 ⁇ m where the semiconductor layer was not formed, a scribing line was formed on the side where the semiconductor layer was formed. This is an example in which No. 8 is formed.
  • Example 2-3 shown in FIG. 4 (F) a dividing groove 7 is formed by blasting on the side of the substrate 2 having a thickness of about 100 / m where the semiconductor layer is not formed, and a scribe line is formed on the groove bottom.
  • a scribe line 8 is formed on the semiconductor layer forming side in addition to the formation of the scribe line 8.
  • the semiconductor wafer 11 is divided from the scribe line 8 as a starting point by breaking, and divided into a large number of semiconductor chips.
  • the present invention is not limited to the above-described embodiment.
  • the dividing groove 7 may be formed deep (for example, a depth of 50 ⁇ m or more in the substrate 2) so that the breaking can be performed even if the scribe is omitted. It is possible to
  • FIGS. 5 and 6 show a method of dividing a semiconductor wafer into chips according to the second embodiment of the present invention.
  • the semiconductor wafer 1 to be divided is as shown in FIG.
  • the semiconductor device includes a substrate 2 and a semiconductor layer 3 constituting a light emitting element (light emitting diode, laser diode, etc.) formed on the surface of the substrate 2. ).
  • Substrate 2, main layers 1 1 to 16 are shown in Fig. 1 (A) and Fig. 1.
  • FIG. 6 shows a second embodiment of the method for dividing the semiconductor wafer 11 into chips, which is performed by the following steps.
  • a first dividing groove 25 having a groove width W1 of, for example, about 25 m is diced on the surface of the semiconductor wafer 1 on the semiconductor layer forming side. It is formed by pitching or plasting. The planar dimensions and shape of the semiconductor chip to be divided are The first division groove 25 is formed in a plane lattice-like arrangement with a pitch of 350 / m. Further, the depth of the first dividing groove 25 is formed so that the semiconductor layer 3 is removed by the entire thickness and further reaches a depth of, for example, about 15 m in the substrate 2.
  • the surface of the substrate 2 having a thickness of 350 ⁇ m on the side where the semiconductor layer is not formed is polished by a polishing machine, so that the substrate 2 has a uniform thickness of 1 ⁇ m. Reduce the thickness to about 0 m.
  • the groove width W 2 is set at a position corresponding to the first dividing groove 25 on the surface of the semiconductor wafer 1 on which the semiconductor layer is not formed.
  • a second dividing groove 26 of about 50 zm is formed by dicing.
  • the first division groove 25 and the second division groove 26 need only partially overlap the groove width, but the first division groove 25 is the groove of the second division groove 26.
  • the width be within the range of the width, and it is further preferable that the central portion in the groove width direction substantially vertically coincides.
  • the depth of the second dividing groove 26 is, for example, about 4, and therefore, the thickness of the remaining portion 2 a of the substrate 2 remaining between the first dividing groove 25 and the second dividing groove 26 is It is about 40 m.
  • the semiconductor wafer 11 is divided at the remaining portion 2a of the substrate 2 by breaking, and divided into a large number of semiconductor chips 10.
  • the emission luminance can be increased by increasing the area of the semiconductor layer 3 in the divided semiconductor chip 10, and the number of semiconductor chips 10 can be increased if the area is not increased.
  • the width W 2 of the second dividing groove 26 formed on the side of the substrate 2 where the semiconductor layer is not formed is made wider than the width W 1 of the first dividing groove 25 formed on the side where the semiconductor layer is formed. Therefore, as the rotary blade of the dicer forming the second dividing groove 26, a thick rotary blade having a long service life can be used. Thereby, the depth of the second dividing groove 26 is increased, the thickness of the remaining portion 2a is reduced, and braking can be facilitated. Also, replace the rotary blade. The longer the cycle, the less time is required for replacement, and the cost of the rotary blade can be reduced.
  • the chip dividing method of the third embodiment shown in FIG. 7 (A) is the same as that of the second embodiment, except that the second dividing groove 26 is formed after the second dividing groove 26 is formed and before the plating.
  • the second embodiment differs from the second embodiment only in that a step of forming the third dividing groove 27 having the following relationship by dicing is added.
  • the third dividing groove 27 has a groove width W3 of approximately 25 m (substantially the same as the groove width W1 of the first dividing groove 25) and a depth of the second dividing groove. It is, for example, about 20 / m from the groove bottom of 26. Therefore, the thickness of the remaining portion 2a of the substrate 2 is about 20 / m.
  • the breaking can be made easier, and the crack generated at the time of braking can be reduced (the second dividing groove 26 (It is narrower than the groove width.)
  • the effect of being within the range of the groove width of the third dividing groove 27 is obtained, and the oblique running at the extreme end can be obtained.
  • the groove sectional shape of the second dividing groove 26 is changed in the width direction.
  • the second embodiment differs from the second embodiment only in that the central portion has a substantially U-shape at the deepest portion.
  • the chip dividing method according to the fifth embodiment shown in FIG. 7 (C) is different from the chip dividing method according to the second embodiment only in that the groove sectional shape of the second dividing groove 26 is substantially V-shaped at the center in the width direction. This is different from the embodiment.
  • the thickness of the remaining portion 2 a of the substrate 2 is the thinnest at the center in the width direction of the second dividing groove 26, so that a crack at the time of braking is reduced at the center. This has the effect of generating noise.
  • FIG. 8 (A) to 8 (C) show modified examples of the above-described fifth to fifth embodiments.
  • dicing is performed so as to reach the first dividing groove.
  • the step of breaking the semiconductor wafer from the remaining portion as a starting point and dividing it into semiconductor chips can be omitted.
  • Such dicing of the second dividing groove 26 can also be performed in the chip dividing method of the second embodiment, as shown by the dotted line in FIG. 6 (C). In this case, the step of FIG. 6 (D) becomes unnecessary.
  • the semiconductor chip is not limited to a light emitting element, but may be an electronic device such as a light receiving element or a FET.
  • the yield can be increased by reducing the damage to the semiconductor layer, and the processing time can be shortened to increase the efficiency. Further, an excellent effect that the apparatus cost and the processing cost can be reduced can be obtained.
  • the method for dividing a semiconductor wafer into chips according to the present invention it is possible to increase the emission luminance by increasing the area of the semiconductor layer in the semiconductor chip to be divided, or to increase the number of semiconductor chips to be cut. It also has the excellent effect of being able to make braking easier.

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Description

明 細 半導体ウェハーのチップ分割方法
技術分野
本発明は、 基板上に半導体層が形成されてなる半導体ウェハーを多数の半導体 チップに分割する方法に関するものである。 背景技術
半導体ウェハーを分割する方法としては、 ウェハーにダイシングにより溝を形 成したり又はスクライブによりスクライブラインを形成したりした後、 ブレーキ ングにより前記溝又はスクライブラインを起点とすると共にそれらに沿ってゥェ ハーを割る方法が一般的である。 ダイシングとは、 ダイサ一 （ダイシングソ一） の回転刃とウェハーとを相対移動させてウェハーにダイシング溝を形成する方法 である。 スクライブとは、 スクライバーの先鋭刃とウェハーとを相対移動させて ウェハ一にスクライブラインを形成する方法である。 ブレーキングとは、 押圧刃 や押圧ローラでウェハーを押圧して三点曲げを行うことによりウェハーを割る方 法である。
高硬度材料 （例えばサファイア、 G a N等） よりなる基板を用いた半導体ゥェ ハーにおいては、 浅いダイシング溝又はスクライプラインを形成しただけでは、 ブレーキングによりウェハ一を割ることが困難なため、 深くダイシングしたり、 基板を大幅に薄肉化してからスクライブしたりする等の工夫を加えた後に、 ブレ 一キングする必要があった。 例えば、 サファイア基板の表面上に窒化ガリウム系 化合物半導体が積層されたウェハーをチップ状に分割する方法としては、 次の各 方法が知られている。
( 1 ) 特許第 2 7 6 5 6 4 4号公報に記載された方法は次の工程を含む。
① ダイサ一により窒化ガリゥム系化合物半導体層の厚さよりも深く溝を切り込 むダイシング工程 ァ基板の厚さを研磨により薄くする研磨工程
③ ダイシング工程で形成された溝の上からスクライバーによりサフアイァ基板 にスクライブラインを入れるスクライブ工程
④ スクライブ工程の後、 ウェハ一をチヅプ状に分割する分割工程
( 2 ) 特許第 2 9 1 4 0 1 4号公報に記載された方法は次の工程を含む。
① サファイア基板を研磨して薄くする第 1の工程
② p型層 （窒化ガリウム系化合物半導体） を n型層までエッチングして、 n型 層の平面を露出させる第 2の工程
③ n型層の平面をェツチングまたはダイシングしてサフアイァ基板の平面を露 出させる第 3の工程
④ 薄くしたサファイア基板をダイシングまたはスクライビングして、 第 3のェ 程において露出したサファイア基板の平面で、 ウェハ一を切断する第 4の工程
( 3 ) 特許第 2 7 8 0 6 1 8号公報に記載された方法は次の工程を含む。
① 窒化ガリゥム系化合物半導体層側から第一の割り溝を所望のチップ形状で線 状にエッチングにより形成すると共に、 第一の割り溝の一部に電極が形成できる 平面を形成する工程
② ウェハーのサファイア基板側から第一の割り溝の線と合致する位置で、 第一 の割り溝の線幅よりも細い線幅を有する第二の割り溝 （スクライブが好ましい） を形成する工程
③ 第一の割り溝および第二の割り溝に沿って、 ウェハーをヂヅプ状に分割する 工程
( 4 ) 特許第 2 8 6 1 9 9 1号公報に記載された方法は次の工程を含む。
① ウェハーの窒化ガリゥム系化合物半導体層側から第一の割り溝を所望のチッ プ形状で線状に （エッチングにより） 形成すると共に、 この第一の割り溝を窒化 ガリゥム系化合物半導体層を貫通してサフアイァ基板の一部を除く深さまで形成 する工程
② ウェハーのサファイア基板側から第一の割り溝の線と合致する位置で、 第一 の割り溝の線幅よりも細い線幅を有する第二の割り溝 （スクライプが好ましい） を形成する工程
③ 第一の割り溝および第二の割り溝に沿って、 ウェハーをチップ状に分割する 工程
上記（ 1 ) ( 2 )のようにダイシングとスクライブとを併用する方法は、 まず、 ダイシング時に基板及び半導体層にクラックゃチッピングが発生しやすく、 歩留 まりが良くない いう問題があった。 また、 ダイシング溝もスクライブラインも ウェハーに多数本を形成する必要があるが、 現状ではいずれも一本ずつ形成しな ければならないため、 加工時間が長く、 効率が悪かった。 さらに、 ダイシング用 の回転刃は高価であり、 寿命があまり長くなかった。
更に、 上記 （ 1 ) のように半導体層形成側から基板にまで至る溝をダイシング により形成し、 さらにその溝底にスクライバーによりスクライブラインを入れる 方法では、溝にスクライブ刃が入るようにその溝の溝幅を大きくする必要がある。 一方、 上記（3 ) ( 4 )のようにエッチングとスクライブとを併用する方法は、 まず、 エッチングによる半導体層へのダメージが懸念される。 上記 （3 ) の特許 第 2 7 8 0 6 1 8号公報には、 「エッチングが最も窒化物半導体表面、側面を傷め にくい」 とされ、 反応性イオンエッチング、 イオンミリング、 集束ビームエッチ ング、 E C Rエッチング等のドライエッチングと、 硫酸とリン酸の混酸によるゥ エツトエッチングとが挙げられている。 しかし、 これらのエッチングは、 同時に 複数本又は多数本の溝を形成することができるものの、 加工時間は決して短くな く、 効率が悪かった。 さらに、 これらのエッチングの装置、 特にドライェヅチン グ装置は非常に高価であり、 加工コストもかさんでいた。
更に、 上記（3 ) ( 4 )のように、 半導体層形成側からの第一の割り溝の線幅を、 サフアイァ基板側からの第二の割り溝の線幅より広くするのは、 第二の割り溝か ら発生する切断線が斜めに走っても半導体層にまで及ばないようにするためであ り、従って、 同公報の実施例では第一の割り溝の線幅を 8 0 zmと広く している。 このように半導体層形成側に形成する溝の溝幅を広くすると、 分割する半導体チ ップにおける半導体層の面積が減少して発光輝度が低くなるという問題があり、 また、 その面積が減少しないようにすると半導体チップの取れ数が減少するとい う問題もあった。 発明の開示
本発明の第一の目的は、 上記課題を解決し、 歩留まりが良く、 効率が高く、 装 置コスト及び加工コストを低減できる半導体ウェハ一のチップ分割方法を提供す ることにある。
本発明の第二の目的は、 上記課題を解決し、 分割する半導体チップにおける半 導体層の面積を増加させて発光輝度を高めたり、 半導体チップの取れ数を増加さ せたりすることができるとともに、 ブレーキングを容易化することもできる半導 体ウェハーのチップ分割方法を提供することにある。
第一の観点からの本発明は、 基板上に半導体層が形成されてなる半導体ウェハ 一を多数の半導体チップに分割する方法であって、 前記半導体ウェハ一の表面に 格子状露出部を残すパターンの耐ブラストマスクを形成する工程と、 前記半導体 ウェハ一に微粒子ブラスト材をブラストして前記格子状露出部に前記基板の所定 深さにまで至る分割用溝を形成する工程を含む。
ここでプラストは、 半導体ウェハ一とノズルの如き噴射装置とを、 半導体ゥェ ハーの面方向に沿って相対的に送りながら、 微粒子ブラスト材を格子状露出部の 複数本の格子線に及ぶ程度に拡げてブラストすることにより行い、 もつて複数本 の分割用溝を同時に形成することが好ましい。 分割用溝が正しく半導体ウェハー の厚さ方向に掘られるようにするとともに、 分割用溝の形成効率を高めるためで ある。
この場合、 半導体ウェハーとノズルとの距離は、 特に限定されないが、 1 0〜 1 5 0 mmが好ましい。 この距離が近すぎるとマスクへのダメージが大となり、 この距離が遠すぎると加工速度が低くなり、 加工時間が長くなる。
また、 送り速度は、 特に限定されないが、 5〜2 0 O mmZ秒が好ましい。 送 り速度が低すぎると発熱等によりマスクへのダメージが大となり、 送り速度が高 すぎると加工部立ち面の垂直度が悪くなる。
また、前記送りながら行うブラス卜を所定のパス回数だけ繰り返すことにより、 分割用溝の深さを増加させることもできる。 このパス回数は、 特に限定されない が、 3〜20パスが好ましい。
分割用溝の幅は、 特に限定されないが、 10〜500 //mが好ましい。 この幅 が小さすぎると十分な深さが得られなくなるとともに微粒子ブラスト材の選択が 難しくなり、 この幅が大きすぎると半導体チヅプの取れ数が減少する。
分割用溝の基板における深さは、 特に限定されないが、 l~100 /mが好ま しく、 5~5 O mがさらに好ましい。 この深さが浅いと溝下に残る基板厚を減 じて分割しやすくする作用が弱くなり、 この深さが深いとブラストに時間がかか りすぎる。
微粒子ブラスト材の材料は、 特に限定されないが、 基板がサファイア又は Ga Nよりなる場合、 微粒子ブラスト材はビヅカース硬さ 120以上の材料よりなる ものが好ましい。 具体的には、 例えばアルミナ、 炭化珪素、 窒化ホウ素、 炭化ホ ゥ素又はダイヤから選ばれる少なくとも一種が好ましい。
微粒子ブラス ト材の平均粒子径は、 分割用溝の幅より小さければ特に限定され ないが、 分割用溝の幅に対する比率で表すと 1/2〜1/20が好ましく、 数値 で表すと 1〜3 O zmが好ましく、 5〜15^mがさらに好ましい。 この平均粒 子径が小さすぎると運動エネルギーが小さくなり、 この平均粒子径が大きすぎる と分割用溝の平滑性が低下する。
微粒子ブラスト材のブラスト量は、 特に限定されないが、 30〜100 g/秒 が好ましい。 ブラス ト量が少なすぎると加工速度が低くなり、 プラスト量が多す ぎるとマスクへのダメージが大となる。
微粒子ブラスト材のプラスト圧力は、 特に限定されないが、 0. 2~0. 8M Paが好ましい。 ブラスト圧力が低すぎると加工速度が低くなり、 ブラスト圧力 が高すぎるとマスクへのダメージが大となる。
分割用溝は、 半導体ウェハーの半導体層形成側の表面に形成することもできる し、 半導体ウェハーの半導体層非形成側の表面に形成することもできるし、 両側 の表面に形成することもできる。
本発明は前記工程に加え、 分割用溝の溝底又は分割用溝とは反対側の半導体ゥ ェハ一の表面にスクライプしてスクライブラインを形成する工程を含むことがで き、 さらに、 半導体ウェハーをスクライブラインを起点にプレーキングして半導 体チップに分割する工程を含むことができる。
更に、 第二の観点からの本発明は、 基板上に半導体層が形成されてなる半導体 ウェハ一を多数の半導体チップに分割する方法において、 半導体ウェハーの半導 体層形成側の表面に相対的に溝幅の狭い第一分割用溝をダイシング、 エツチング 又はプラストにより形成する工程と、 半導体ウェハーの半導体層非形成側の表面 であって第一分割用溝に対応する位置に相対的に溝幅の広い第二分割用溝をダイ シングにより形成する工程とを含む。 相対的に狭い又は広いとは、 勿論、 第一分 割用溝の溝幅と第二分割用溝の溝幅との相対関係である。
ここで、 「ダイシング」は、例えばダイャモンド砥粒の付着した回転刃にて行う 通常の方法でよい。
「エッチング」 としては、 反応性イオンエッチング、 イオンミリング、 集束ビ
—ムエッチング、 E C Rエッチング等のドライエッチングや、 硫酸とリン酸の混 酸によるウエットエッチング等を例示でき、 エッチング前に、 半導体ウェハ一の 表面に格子状露出部を残すパターンの耐エッチング用マスクを形成する。
「プラスト」 は、 上述と同様のものが採用され得る。
第二分割用溝の溝底に、 第一分割用溝の溝幅≤第三分割用溝の溝幅ぐ第二分割 用溝の溝幅、 の関係となる第三分割用溝をダイシングにより形成する工程を加え ることもできる。
第二分割用溝の溝断面形状を、 幅方向の中央部が最も深い略 U字状又は略 V字 状とすることもできる。
第一分割用溝の溝幅は（前記相対関係を満たす限りにおいて）、 1 0〜5 O m が好ましく、 2 0〜4 0〃mがさらに好ましい。 この溝幅が小さいと第一分割用 溝の形成が困難になり、 この溝幅が大きいと半導体層の面積又は取れ数の減少が 顕著となる。
第二分割用溝の溝幅は（前記相対関係を満たす限りにおいて）、 1 5〜1 0 0 / mが好ましく、 2 0〜5 0 z mがさらに好ましい。 この溝幅が小さいとダイサ一 の回転刃の寿命が短くなり （薄い回転刃ほど寿命が短い傾向がある）、 この溝幅が 大きいと半導体チップにおける基板の底面積が小さくなつて機械的安定性が悪く なる。
第一分割用溝の深さ及び第二分割用溝の深さは、 特に限定されないが、 第一分 割用溝は相対的に深さが小さく、 第二分割用溝は相対的に深さが大きいことが好 ましい。 第一分割用溝の方が相対的に溝幅が狭く、 ダイサ一の回転刃として寿命 が短い傾向がある薄い回転刃を使用するので、 第一分割用溝はあまり深くしない 方が好ましいからである。 また、 第二分割用溝の方が相対的に溝幅が広く、 ダイ サ一の回転刃として寿命が長い傾向がある厚い回転刃を使用するので、 第二分割 用溝を深くしゃすいからである。
そして、 第一分割用溝と第二分割用溝との間に残る基板の残存部の厚さを、 2 0〜 1 0 0〃mにすることが好ましく、 2 0〜5 0〃mにすることがさらに好ま しい。 本発明では、 半導体ウェハーの半導体層形成側と半導体層非形成側の両側 に分割用溝を形成するのでブレーキングを容易化できるが、 この残存部の厚さを 前記範囲とすることでブレーキングを最も容易化できる。
さらに、 第一分割用溝にまで達するように、 第二分割用溝又は第三分割用溝を ダイシングにより形成することができる。 この結果、 上記残存部を生じさせず、 直接半導体ウェハーを半導体チップに分割することができる。 すなわち、 半導体 ウェハーを残存部を起点にブレーキングして半導体チップに分割する工程を省略 することができる。
上述した第一及び第二双方の観点からの本発明は、 基板の構成材料により限定 されるものではないが、 基板がモース硬度 8以上の高硬度材料よりなるものであ る場合に特に有効である。 例えば、 基板がサファイア又は G a Nよりなり、 半導 体層が窒化ガリウム系化合物半導体よりなる半導体ウェハ一の分割に特に有効で あ 。 図面の簡単な説明
図 1 (A ) 及び図 1 ( B ) は、 本発明の第一実施形態に係る半導体ウェハ一の チップ分割方法を示す斜視図である。
図 2 (A) 〜図 2 (C) は、 同チップ分割方法の前半の工程を示す断面図であ る。
図 3 (A) 〜図 3 (C) は、 同チップ分割方法の後半の工程を示す断面図であ る。
図 4 (A) 〜図 4 (F) は、 同チップ分割方法の実施例を示す断面図である。 図 5 (A) は本発明の第二実施形態に係る半導体ウェハーのチヅプ分割方法に より分割される半導体ウェハ一の断面図、 図 5 (B) は該半導体ウェハ一に分割 用溝を形成したときの平面図である。
図 6 (A) 〜図 6 (D) は、 第二実施形態のチップ分割方法を示す断面図であ る。
図 7 (A) は第三実施形態のチップ分割方法の要点を示す断面図、 図 7 (B) は第四実施形態のチップ分割方法の要点を示す断面図、 図 7 (C) は第五実施形 態のチップ分割方法の要点を示す断面図である。
図 8 (A) 〜図 8 (C) は、 第三実施形態から第五実施形態の各チップ分割方 法において、第二分割用溝又は第三分割用溝を、第一分割用溝まで達するように、 ダイシングにより形成するチップ分割方法の要点を示す断面図である。 発明を実施するための最良の形態
図 1〜図 3は、 本発明の第一実施形態に係る半導体ウェハーのチップ分割方法 を示している。 まず、 分割する半導体ウェハー 1について説明すると、 同ウェハ — 1は、 基板 2とその表面上に形成された発光素子 （発光ダイオード、 レーザー ダイオード等） を構成する半導体層 3とからなり、 同層 3は主要層 11〜16と 電極 （図示略） とからなる。
基板 2は、 サファイアよりなり、 平面寸法形状が例えば 2インチ （約 5 cm) の正方形、 厚さが 350〃m、 半導体層を形成する表面が a面 {11一 20} の ものである。 但し、 基板はこれに限定されず、 材料 （例えば GaNよりなる基板 を用いる等）、 平面寸法形状、 厚さ、 結晶面等を適宜変更できる。 主要層 11〜16は、 いずれも有機金属気相成長法により形成された窒化ガリ ゥム系化合物半導体 （バッファ層は A 1Nであるが GaNでもよい） であり、 ま ず基板 2の上に A1Nバッファ層 11が形成され、 同層 11の上に S iドープ n 型 GaNコンタクト層 12が形成され、 同層 12の上に n型 GaNクラヅド層 1 3が形成され、 同層 13の上に GaN障壁層と I nGaN井戸層とが交互に積層 された多重量子井戸構造の発光層 14が形成され、 同層 14の上に Mgドープ p 型 A 1 GaNクラッド層 15が形成され、 同層 15の上に Mgド一プ p型 GaN コンタクト層 16が形成されている。 主要層 11〜16全体の厚さは、 特に限定 されないが、 例えば 2〜： L 5 zmである。
但し、 主要層はこの構成に限定されず、 各層の組成を変更したり、 発光層を例 えば単一量子井戸構造に変更したり、 基板 2を G a Nにする場合にはバッファ層 11を省いたり、 レーザーダイオードの場合には共振構造を設けたりする等、 適 宜変更できる。
さて、 この半導体ウェハ一 1を多数の半導体チップに分割するには、 次の工程 により行う。
(1) 図 1 (A) 及び図 2 (A) に示すように、 半導体ウェハ一 1の例えば半導 体層形成側の表面に、 格子状露出部 6を残すパターンの耐プラストマスク 5を形 成する。 耐ブラストマスク 5の形成方法は、 特に限定されないが、 ここではフォ トリソグラフィを採用する。すなわち、半導体ウェハ一 1に感光性レジスト剤（マ スク剤） の付いたフィルムを貼り付け、 紫外線にて露光し、 弱アルカリ溶液にて 現像し、 乾燥すれば前記パターンの耐ブラストマスク 5が半導体ウェハ一 1上に 付着する。
分割するチップの平面寸法形状は 1辺約 350 mの正方形であり、 従って、 格子状露出部 6の隣り合う格子線のピッチは X方向も y方向も 350 zmである (図 1 (A)及び図 1 (B)参照）。 また、 形成する分割用溝 7の幅は約 20、 3 0、 40又は 50 /mであり、従って、格子状露出部 6の各格子線の幅は約 20、 30、 40又は 50 mである。
(2) この半導体ウェハー 1を X— y方向に移動可能なテーブル （図示略） に支 持する。 このテ一プルを移動させて半導体ウェハ一 1をその面方向である X— y 方向に送りながら、 図 2 (A) に示すように、 プラスト装置のノズル 20から半 導体ウェハ一 1に微粒子プラスト材 21を格子状露出部 6の複数本の格子線に及 ぶ程度に拡げてブラストすることにより、 格子状露出部 6に基板 2の所定深さに まで至る複数本の分割用溝 7を同時に形成する。 高速でブラストされた微粒子ブ ラスト材 21の持つ運動エネルギーが、 格子状露出部 6に現れた半導体層 3乃び 基板 2の一部をミクロ的に削り取る作用による。
半導体ウェハ一 1とノズル 20との距離は約 50mmとし、 送り速度は 50 m m/秒とする。 微粒子ブラスト材の材料は炭化珪素とし、 その平均粒子径は 8〃 m ( # 2000メッシュ） 又は 13〃 m ( # 1200メッシュ） とし、 ブラスト 量は 60〜90 g/秒とし、 プラスト圧力は約 0. 4MPaとする。
このように送りながら行うプラストを 1パス行うと、 半導体層 3に深さ約 0. 5 zmの分割用溝が形成される。 そして、 同プラストを平均粒子径 8 mの場合 は 15パス、 平均粒子径 13 /mの場合は 8パス繰り返すことにより分割用溝の 深さを増加させていき、 最終的には図 2 (B) に示すように、 半導体層 3は全厚 分除去し、 さらに基板 2における約 5 m深さに至る分割用溝 7を形成する。 本 例のように約 2インチ角の半導体ウェハー 1に 350〃mピッチの分割用溝 7を 形成する際、 1パスに要する時間は約 1分であり、 従って 15パスの場合は全約 15分、 8パスの場合は全約 8分で終えることができる。
なお、 このブラストにより耐プラストマスク 5も少しずつ消耗し、 特に平面四 角形における角部は全厚分消耗しやすいので、 図 1 (B) に示すように、 耐ブラ ストマスク 5で保護された半導体層 3でもその角部には小さいアールが付きやす い。
(3) 図 2 (C) に示すように、 耐ブラストマスク 5を化学的に取り除く。
(4) 図 3 (A) に示すように、 厚さ 350〃mの基板 2の半導体層非形成側の 表面を研磨盤により研磨することにより、 該基板 2を一様に厚さ 100 zm程度 にまで薄肉化する。
(5) 図 1 (B)及び図 3 (B) に示すように、 分割用溝 7の溝底にスクライブ 刃によりスクライブしてスクライブライン 8を形成する。
( 6 ) 図 3 ( C ) に示すように、 ブレーキングによりスクライブライン 8を起点 とすると共にスクライプライン 8に沿って半導体ウェハー 1を割り、 多数の半導 体チップ 1 0に分割する。
本実施形態のチップ分割方法によれば、 次のような効果が得られる。
① ブラストにより分割用溝 7を形成するときに、 ダイシングと異なり基板 2及 び半導体層 3にクラックゃチッビングが発生することはなく、.またエッチングと 異なり半導体層 3がダメージを受けることもないため、 歩留まりが良い。 例えば ダイシングと比べると、 歩留まりが 1 0 %以上改善される。
② ブラストにより複数本の分割用溝 7を同時に形成することができるので、 前 記の通り本例の半導体ウェハ一 1では 8〜 1 5分という短時間で全ての分割用溝 7を形成することができる。 これを例えばダイシングにて行うと、 1 2 0分程度 かかる。 従って、 大幅な加工時間の短縮となり、 効率が高まる。
③ ブラスト装置や微粒子ブラスト材 2 1 (特に炭化珪素） はエッチング装置と 比べると安価であり、 また微粒子ブラスト材 2 1は循環させて繰り返し使用でき るので、 装置コスト及び加工コストを低減することができる。
図 4 (A ) 〜図 4 ( C ) に模式的に示す実施例 1群は、 半導体ウェハ一 1の半 導体層形成側の表面にブラストにて分割用溝 7を形成する例をまとめたものであ 図 4 ( A ) に示す実施例 1—1は、 前記第一実施形態に相当する例である。 図 4 ( B ) に示す実施例 1 _ 2は、 半導体ウェハー 1の半導体層形成側の表面 に分割用溝 7を形成した後、 基板 2の半導体層非形成側の研磨にて新しく現れた 平滑面にスクライブしてスクライブライン 8を形成した例である。
図 4 ( C ) に示す実施例 1一 3は、 前記第一実施形態に加え、 基板 2の半導体 層非形成側の研磨にて新しく現れた平滑面にスクライプしてスクライブライン 8 を形成した例である。
図 4 ( D ) 〜4 ( F ) に模式的に示す実施例 2群は、 半導体ウェハ一 1の半導 体層非形成側の表面にブラストにて分割用溝 7を形成する例をまとめたものであ る o
図 4 (D) に示す実施例 2—1は、 厚さ 100 zm程度の基板 2の半導体層非 形成側に前記ブラストにて分割用溝 7を形成した後、 その溝底にスクライブライ ン 8を形成した例である。
図 4 (E) に示す実施例 2— 2は、 厚さ 100〃m程度の基板 2の半導体層非 形成側に前記ブラストにて分割用溝 7を形成した後、 半導体層形成側にスクライ ブライン 8を形成した例である。
図 4 (F) に示す実施例 2— 3は、 厚さ 100 /m程度の基板 2の半導体層非 形成側に前記ブラストにて分割用溝 7を形成した後、 その溝底にスクライブライ ン 8を形成するとともに、 半導体層形成側にスクライブライン 8を形成した例で ある。
各実施例とも、 ブレーキングによりスクライブライン 8を起点として半導体ゥ ェハ一 1を割り、 多数の半導体チップに分割する。
なお、 本発明は前記実施形態に限定されるものではなく、 例えば分割用溝 7を 深く （例えば基板 2において深さ 50〃m以上） 形成して、 スクライブを省略し てもブレ一キングできるようにすることが可能である。
次に、 図 5及び図 6に、 本発明の第二実施形態に係る半導体ウェハーのチップ 分割方法を示す。 分割する半導体ウェハー 1は、 図 5 (A) に示すように、 図 1
(A)及び図 1 (B)に示した半導体ウェハ一 1と同等の基本構成を有する。 す なわち、 基板 2とその表面上に形成された発光素子 （発光ダイオード、 レーザ一 ダイオード等） を構成する半導体層 3とからなり、 同層 3は主要層 1 1〜16と 電極 （図示略） とからなる。 基板 2、 主要層 1 1~16は、 図 1 (A)及び図 1
(B) に示した半導体ウェハー 1のものと同等のものとすることができる。 図 6は上記半導体ウェハ一 1のチップ分割方法の第二実施形態を示し、 次のェ 程により行う。
(1) 図 5 (B) 及び図 6 (A) に示すように、 半導体ウェハー 1の半導体層形 成側の表面に溝幅 W1が例えば約 25 mの第一分割用溝 25をダイシング、 ェ ツチング又はプラストにより形成する。 分割する半導体チップの平面寸法形状は 1辺約 3 5 0〃mの正方形であり、 従って、 第一分割用溝 2 5はピッチ 3 5 0 / mの平面格子状配列で形成する。 また、 第一分割用溝 2 5の深さは、 半導体層 3 を全厚分除去し、 さらに基板 2における例えば約 1 5 m深さにまで至るように 形成する。
( 2 ) 図 6 ( B ) に示すように、 厚さ 3 5 0〃mの基板 2の半導体層非形成側の 表面を研磨盤により研磨することにより、 該基板 2を一様に厚さ 1 0 0 m程度 にまで薄肉化する。
( 3 ) 図 5 ( B ) 及び図 6 ( C ) に示すように、 半導体ウェハー 1の半導体層非 形成側の表面であって前記第一分割用溝 2 5に対応する位置に溝幅 W 2が例えば 約 5 0 z mの第二分割用溝 2 6をダイシングにより形成する。 第一分割用溝 2 5 と第二分割用溝 2 6とは、 それらの溝幅が一部でも重なっていればよいが、 第一 分割用溝 2 5が第二分割用溝 2 6の溝幅の範囲に収まることが好ましく、 それら の溝幅方向の中央部が上下に略合致することがさらに好ましい。 第二分割用溝 2 6の深さは例えば約 4 であり、 従って、 第一分割用溝 2 5と第二分割用溝 2 6との間に残る基板 2の残存部 2 aの厚さは約 4 0 mとなる。
( 4 ) 図 6 ( D ) に示すように、 半導体ウェハ一 1を基板 2の残存部 2 aにおい てブレーキングにより割り、 多数の半導体チップ 1 0に分割する。
本実施形態のチップ分割方法によれば、 次のような効果が得られる。
① 基板 2の半導体層形成側に形成する第一分割用溝 2 5の溝幅 W 1を、 半導体 層非形成側に形成する第二分割用溝 2 6の溝幅 W 2より狭くするので、 分割する 半導体チップ 1 0における半導体層 3の面積を増加させて発光輝度を高めること ができ、 その面積を増加させない場合には半導体チップ 1 0の取れ数を増加させ ることができる。
② 基板 2の半導体層非形成側に形成する第二分割用溝 2 6の溝幅 W 2を、 半導 体層形成側に形成する第一分割用溝 2 5の溝幅 W 1より広くするので、 第二分割 用溝 2 6を形成するダイサ一の回転刃として、 寿命が長い傾向がある厚い回転刃 を使用することができる。 これにより、 第二分割用溝 2 6の深さを大きくして、 残存部 2 aの厚さを薄くしブレーキングを容易化できる。 また、 回転刃の交換サ ィクルが長くなり、 交換の手間を削減でき、 回転刃コストの低減を図ることもで ぎる。
図 7 ( A ) に示す第三実施形態のチップ分割方法は、 第二実施形態において第 二分割用溝 2 6の形成後であってプレーキングの前に、 該第二分割用溝 2 6の溝 底に、 第一分割用溝 2 5の溝幅≤第三分割用溝 2 7の溝幅 <第二分割用溝 2 6 の溝幅
の関係となる第三分割用溝 2 7をダイシングにより形成する工程を加える点にお いてのみ、 第二実施形態と相違している。 図示例の第三分割用溝 2 7は、 溝幅 W 3が （第一分割用溝 2 5の溝幅 W 1と略同一の） 約 2 5 mであり、 深さが第二 分割用溝 2 6の溝底から例えば約 2 0 / mである。 従って、 基板 2の残存部 2 a の厚さは約 2 0 / mとなる。
第三実施形態によれば、 基板 2の残存部 2 aの厚さがより薄くなるため、 ブレ 一キングをより容易化できるとともに、 ブレーキング時に発生する亀裂が （第二 分割用溝 2 6の溝幅より狭い） 第三分割用溝 2 7の溝幅の範囲内に収まって、 極 端に斜めに走ることがないという効果が得られる。
図 7 ( B ) に示す第四実施形態のチップ分割方法は、 第二実施形態において第 二分割用溝 2 6を形成する際に、 該第二分割用溝 2 6の溝断面形状を幅方向の中 央部が最も深い略 U字状とした点においてのみ、 第二実施形態と相違している。 同じく図 7 ( C ) に示す第五実施形態のチップ分割方法は、 第二分割用溝 2 6の 溝断面形状を幅方向の中央部が最も深い略 V字状とした点においてのみ、 第二実 施形態と相違している。
第四、 第五実施形態によれば、 基板 2の残存部 2 aの厚さが第二分割用溝 2 6 の幅方向の中央部で最も薄くなるため、 ブレーキング時の亀裂が該中央部におい て発生しゃいという効果が得られる。
さらに、 図 8 ( A ) 〜図 8 ( C ) に上述した第≡実施形態から第五実施形態の 変形例を示す。 これらの変形例では、 第二分割用溝 2 6又は第三分割用溝 2 7を 形成する際に、 第一分割用溝にまで達するようにダイシングを行う。 この結果、 上記残存部を生じさせず、 直接半導体ウェハーを半導体チップに分割することが できる。 すなわち、 半導体ウェハ一を残存部を起点にブレーキングして半導体チ ップに分割する工程を省略することができる。 このような第二分割用溝 2 6のダ イシングは、 図 6 ( C ) の点線に示すように、 第二実施形態のチップ分割方法に おいても行うことができる。 この場合において、 図 6 ( D )の工程は不要となる。 なお、 本発明は前記実施形態に限定されるものではない。 半導体チップは発光 素子に限定されず、 例えば受光素子や F E T等の電子デバイスとすることができ る。
更に本発明は前記実施形態に限定されるものではなく、 発明の趣旨から逸脱し ない範囲で適宜変更して具体化することもできる。 産業上の利用可能性
以上詳述した通り、 本発明に係る半導体ウェハ一のチップ分割方法によれば、 半導体層へのダメージを少なくして歩留まりを上げることができ、 また加工時間 を短縮して効率を高めることができ、 さらに装置コスト及び加工コストを低減す ることができる、 という優れた効果を奏する。
更に、 本発明に係る半導体ウェハーのチップ分割方法によれば、 分割する半導 体チップにおける半導体層の面積を増加させて発光輝度を高めたり、 半導体チッ プの取れ数を増加させたりすることができるとともに、 ブレーキングを容易化す ることもできる、 という優れた効果を奏する。

Claims

請 求 の 範 囲
1 . 基板上に半導体層が形成されてなる半導体ウェハ一を多数の半導体チ ップに分割する方法であって、
前記半導体ウェハ一の表面に格子状露出部を残すパターンの耐ブラスト マスクを形成する工程と、
前記半導体ウェハ一に微粒子ブラスト材をプラストして前記格子状露出 部に前記基板の所定深さにまで至る分割用溝を形成する工程、
を含む半導体ウェハ一のチップ分割方法。
2 . 前記ブラストは、 半導体ウェハーと微粒子ブラスト材をプラストする ためのノズルとを半導体ウェハーの面方向に沿って相対的に送りながら、 微粒子 ブラスト材を格子状露出部の複数本の格子線に及ぶ程度に拡げてブラストするこ とにより行い、 もって複数本の分割用溝を同時に形成する請求の範囲第 1項記載 の半導体ウェハーのチップ分割方法。
3 . 前記半導体ウェハ一とノズルとの距離が、 1 0 ~ 1 5 0 mmである請 求の範囲第 2項記載の半導体ウェハーのチップ分割方法。
4 . 前記送り速度が、 5〜 2 0 0 mm/秒である請求の範囲第 2項記載の 半導体ウェハーのチップ分割方法。
5 . 前記送りながら行うブラストを所定のパス回数だけ繰り返すことによ り、 分割用溝の深さを増加させる請求の範囲第 2項記載の半導体ウェハーのチッ プ分割方法。
6 . 前記パス回数が、 3〜2 0パスである請求の範囲第 5項記載の半導体 ウェハーのチップ分割方法。
7 . 前記分割用溝の幅が、 1 0〜5 0 0 mである請求の範囲第 1項記載 の半導体ウェハーのチップ分割方法。
8 . 前記分割用溝の基板における深さが、 1〜1 0 0 z mである請求の範 囲第 1項記載の半導体ウェハ一のチップ分割方法。
9 . 前記基板が、 モース硬度 8以上の高硬度材料よりなる請求の範囲第 1 項記載の半導体ウェハ一のチップ分割方法。
1 0 . 前記基板がサファイア又は G a Nよりなり、 前記半導体層が窒化ガ リゥム系化合物半導体よりなる請求の範囲第 1項記載の半導体ウェハーのチヅプ 分割方法。
1 1 . 前記微粒子ブラスト材が、 ビヅカース硬さ 1 2 0以上の材料よりな る請求の範囲第 1項記載の半導体ウェハ一のチップ分割方法。
1 2 . 前記微粒子プラスト材が、 アルミナ、 炭化珪素、 窒化ホウ素、 炭化 ホウ素又はダイヤから選ばれる少なくとも一種である請求の範囲第 1項記載の半 導体ウェハーのチップ分割方法。
1 3 . 前記半導体ウェハーの半導体層形成側の表面に前記分割用溝を形成 する請求の範囲第 1項記載の半導体ウェハ一のチップ分割方法。
1 4 . 前記半導体ウェハーの半導体層非形成側の表面に前記分割用溝を形 成する請求の範囲第 1項記載の半導体ウェハ一のチップ分割方法。
1 5 . 前記分割用溝の溝底又は前記分割用溝とは反対側の半導体ウェハー の表面にスクライブしてスクライプラインを形成する工程をさらに含む請求の範 囲第 1項記載の半導体ウェハーのチップ分割方法。
1 6 . 前記半導体ウェハーを前記スクライブラインを起点にブレーキング して半導体チップに分割する工程をさらに含む請求の範囲第 1 5項記載の半導体 ウェハーのチップ分割方法。
1 7 . 基板上に半導体層が形成されてなる半導体ウェハ一を多数の半導体 チップに分割する方法において、
前記半導体ウェハーの半導体層形成側の表面に相対的に溝幅の狭い第一 分割用溝をダイシング、 エッチング又はブラストのいずれか少なくとも一つによ り形成する工程と、
前記半導体ウェハーの半導体層非形成側の表面であって前記第一分割用 溝に対応する位置に相対的に溝幅の広い第二分割用溝をダイシングにより形成す る工程、
を含む半導体ウェハ一のチップ分割方法。
1 8 . 前記第二分割用溝の溝底に、 第一分割用溝の溝幅≤第三分割用溝の 溝幅 <第二分割用溝の溝幅、 の関係となる第三分割用溝をダイシングにより形成 する工程をさらに含む請求の範囲第 1 7項記載の半導体ウェハーのチップ分割方 法。
1 9 . 前記第二分割用溝の溝断面形状が、 幅方向の中央部が最も深い略 U 字状又は略 V字状である請求の範囲第 1 7項記載の半導体ウェハーのチップ分割 方法。
2 0 . 前記第一分割甩溝の溝幅が、 1 0〜5 である請求の範囲第 1 7項記載の半導体ウェハ一のチップ分割方法。
2 1 . 前記第二分割用溝の溝幅が、 1 5〜1 0 0 / mである請求の範囲第 1 7項記載の半導体ウェハーのチップ分割方法。
2 2 . 前記第一分割用溝は相対的に深さが小さく、 前記第二分割用溝は相 対的に深さが大きい請求の範囲第 1 7項記載の半導体ウェハーのチップ分割方法 c
2 3 . 前記第一分割用溝と第二分割用溝との間に残る基板の残存部の厚さ が、 2 0〜 1 0 0 mである請求の範囲第 1 7項記載の半導体ウェハーのチップ 分割方法。
2 . 前記基板がモース硬度 8以上の高硬度材料よりなる請求の範囲第 1 7項記載の半導体ウェハ一のチップ分割方法。
2 5 . 前記基板がサファイア又は G a Nよりなり、 前記半導体層が窒化ガ リゥム系化合物半導体よりなる請求の範囲第 1 7項記載の半導体ウェハ一のチッ プ分割方法。
2 6 . 前記第二分割用溝をダイシングにより形成する工程において、 前記 第一分割用溝にまで達するように、 前記第二分割用溝を形成する請求の範囲第 1 7項記載の半導体ウェハーのチップ分割方法。
2 7 . 前記第三分割用溝をダイシングにより形成する工程において、 前記 第一分割用溝にまで達するように、 前記第三分割用溝を形成する請求の範囲第 1 8項記載の半導体ウェハーのチップ分割方法。
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