TWI229396B - Semiconductor device and assembling method of the semiconductor device - Google Patents

Semiconductor device and assembling method of the semiconductor device Download PDF

Info

Publication number
TWI229396B
TWI229396B TW092108718A TW92108718A TWI229396B TW I229396 B TWI229396 B TW I229396B TW 092108718 A TW092108718 A TW 092108718A TW 92108718 A TW92108718 A TW 92108718A TW I229396 B TWI229396 B TW I229396B
Authority
TW
Taiwan
Prior art keywords
semiconductor device
resin
semiconductor element
aforementioned
patent application
Prior art date
Application number
TW092108718A
Other languages
English (en)
Other versions
TW200406854A (en
Inventor
Tadahiko Sakai
Mitsuru Ozono
Yoshiyuki Wada
Original Assignee
Matsushita Electric Ind Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from JP2002114538A external-priority patent/JP2003309216A/ja
Priority claimed from JP2002114539A external-priority patent/JP3826831B2/ja
Application filed by Matsushita Electric Ind Co Ltd filed Critical Matsushita Electric Ind Co Ltd
Publication of TW200406854A publication Critical patent/TW200406854A/zh
Application granted granted Critical
Publication of TWI229396B publication Critical patent/TWI229396B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/27—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/561—Batch processing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/16—Fillings or auxiliary members in containers or encapsulations, e.g. centering rings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3114—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed the device being a chip scale package, e.g. CSP
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/562—Protection against mechanical damage
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L24/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05571—Disposition the external layer being disposed in a recess of the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05573—Single external layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/061—Disposition
    • H01L2224/0612—Layout
    • H01L2224/0613—Square or rectangular array
    • H01L2224/06134—Square or rectangular array covering only portions of the surface to be connected
    • H01L2224/06135—Covering only the peripheral area of the surface to be connected, i.e. peripheral arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73253—Bump and layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8319—Arrangement of the layer connectors prior to mounting
    • H01L2224/83192—Arrangement of the layer connectors prior to mounting wherein the layer connectors are disposed only on another item or body to be connected to the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01023—Vanadium [V]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01039—Yttrium [Y]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01075—Rhenium [Re]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S438/00—Semiconductor device manufacturing: process
    • Y10S438/959—Mechanical polishing of wafer

Description

1229396 玖、發明說明： 【發明所屬之技術領域】 發明領域 本發明’係關於高可靠性之半導體裝置及 5者。 久丹凌配方法 發明背景 就作為把由封裝起來之半導體元件所成之 ^ ^體裝置 女裝於電路基板之構造來說，已知有一種把形成在半導體 1〇裝置之焊凸塊等之突出電極，接合於基板之構造。於具有 此種構造之半導體裝置中，將半導體元件盡力薄化成 ΐ5〇μιηα下之嘗試已在進行中。此目的係在減低熱循環時 之應力’藉此實現安裝後之接合可靠性。就是：如果安裝 後環境溫度變化的話，便在半導體與工作之熱膨脹率之差 15距起因下，半導體元件與焊凸塊之接合部會產生應力。就 是希望能藉著薄化半導體元件，來減低其應力者。 以下，參考圖式，就由此種薄化半導體元件所成之安 裝構造說明之。第ΠΑ圖係習知安裝構造之斷面圖；第11Β 圖係顯示習知安裝構造中之半導體元件之變形狀態。於第 20 11Α圖中，在基板1〇安裝有半導體裝置1，而於形成在基板 10上面之電極l〇a，則接合有凸塊3，其係將烊錫作為形成 材料没在半導體元件2之電路形成面者。將半導體元件2加 以薄化處理，以便將產生於半導體元件與凸出之接合部的 應力壓低。 1229396 第11B圖，係於安裝半導體裝置1於基板ι〇而成之安裝 構造中，顯示回流後之基板1〇產生熱收縮應力之狀態，其 半導體裝置1具有此種已薄化處理之半導體元件2。半導體 兀件2由於薄化後易被彎曲，所以半導體元件2隨基板1〇之 5收縮變化而變形。而且，於使用有進一步薄化成150μπι以 下厚度之半導體元件2的安裝構造，半導體元件2之彎曲變 形即顯示半導體元件2在各凸塊3間成為凹狀之彎曲形狀 (月ΐ頭付號Ρ1之部分），使得越薄化越實現良好之追隨性。進 而，藉此證實了可有效地減低半導體元件2與凸塊3之接合 10 部所產生之應力水平。 然而，就由上述被薄化之半導體元件2所成之安裝構造 來說，卻在實際證實或數值解析之證實下確認了如下所述 之缺點。如第11Β圖所示，半導體元件2係在最外周之凸塊3 之外側急遽地增大其彎曲。為此，有時候在最外周之凸塊3 15周邊，於凸塊3之外側附近之半導體元件汀面產生裂縫， 於=產生半導體元件2從此裂縫斷裂等之現象。就是：進一 步涛化半導體元件的話，產生於焊錫凸塊之應力雖會降 低，但卻存在著半導體元件之外緣部附近產生局部性損壞 等之問題。 20 【明内容】 發明揭露 本發明之目的，係在於提彳妓 ^ +、.. 種可在備有被薄化的半 V體凡件之半導體裝置中，防止 防止外緣部附近所產生之半導 體兀件之魏叫保可靠㈣、”體裝置。 1229396 為了實現此目的，本發明之半導體裝置係在表面形成 多數個外部連接用端子，並在已薄化處理過的半導體元件 之背面，藉樹脂來黏接剛性比該半導體元件更高之構造體 者，其將前述構造體之外形作成大於半導體元件之外形， 5 同時用樹脂來被覆半導體元件之側面，藉此形成用來補強 該半導體元件之緣部的補強部。 圖式簡單說明 第1A圖係本發明實施形態1之半導體裝置之斜視圖； 第1B圖係本發明實施形態1之半導體裝置之部分斷面 10 圖； 第2A-2E圖為工程說明圖，係說明本發明實施形態1之 半導體裝置的裝配方法； 第3圖為斜視圖，係顯示用於本發明實施形態1之半導 體裝置的板狀部分； 15 第4圖為斜視圖，係顯示用於本發明實施形態1之半導 體裝置裝配的電子零件裝載裝置； 第5圖為斜視圖，係顯示用於本發明實施形態1之半導 體裝置裝配的劃線裝置； 第6圖為部分斷面圖，係顯示用於本發明實施形態1之 20 半導體裝置裝配的劃線裝置； 第7A圖，係本發明實施形態1之安裝構造的斷面圖； 第7B圖，係本發明實施形態1之安裝構造的部分斷面 圖； 第8A圖，係本發明實施形態1之半導體裝置的斜視圖； 1229396 第8B圖，係束 第9A9D»、 ★明實施形態1之半導體裝置的平面圖； & 為工程說明圖，係說明本發明實施形態2之 半導體裝置的安裝方法· 第10Α圖，係本 5 1明實施形態3之半導體裝置的斜視圖； 第10B圖，係太 、發明實施形態3之半導體裝置的部分斷 面圖； 第11A圖 第11B圖 狀態。 係、習知安裝構造之斷面圖； :、頌示習知安裝構造中之半導體元件的變形 10 【實施冷 用以實施發明之最佳形態 (實施形態1) " 就半導體裝署 “
"夏，蓼考第ΙΑ、1B圖說明之。於第ΙΑ、1B 圖中，半導體努I 、夏1 ’係用樹脂5將板4(構造體)黏接於半導 15體2¾面（即，第二面）而成，而沿著半導體元件2之表面（即， 第一面）之緣部而成之多數個外部連接用端子（即電極2a) 上，即形成有凸塊3。 於疋’半導體元件2成為藉由機械研磨或姓刻等之方法 進打了薄化處理後之狀態。通常，就透過凸塊(Bump)將半 20導體70件安裝於基板之狀態來說，半導體元件之厚度尺寸 越小女t後之接合可靠性越優異。這是因為，即使因半導 體元件2與基板應力之差而應力欲集中於凸塊3之接合部， 也因半導體元件2本身向厚度方向產生變形（彎曲），而分散 應力之故。為此，依照本實施形態，一如上述，乃將半導 1229396 體元件2加以薄化處理，將厚度丨，設定之範 圍，使之可向厚度方向變形（彎曲）。 薄化處理，係藉機械研磨（使用砥石等）對半導體元件2 之電路形成面（第一面）之相反面進行粗加工，進而藉由乾蝕 刻法或利賴社濕關法來進行精加工。當進行機械研 磨％ ’在肖面形成具有多數微縫之損壞層。此損傷層將成 為使半導體元件之抗㈣度降低之重要·，所以藉精加 工來去除傷層，以提高半導體元件2之抗折強度。 10 15 板4(構造體），係在半導體裝幻之袭載時等之操作時， 使半導體裝置i易於穩定保持，同時具有—種機能以便從外 力保護該钱於基㈣狀半導體裝置丨者。因此，使用金 屬、陶μ樹m造㈣作騎4，歧4具有可滿足 上逑機能之形狀，也即以厚度t2(具有比半導體元件2更高之 剛性)加工成大於半導體科2之外形的外形形狀者。 〇 …丨〜坷脂5,可使用低彈性係 可變形之⑽。藉此—面允料導體元件2向厚度方向 =必需量之變形’一面可黏接半導體元件2於板4。即， 之變料置絲板讀心，料㈣件2隨基板 如^圖所示，樹脂5係普及半導體郝之全周，從元 側面之2= 升露出ΓΓ。露出來之樹脂5 gp沿帽體元件2之 被覆側W 少被覆—部分切狀。雖說不—定要 邊緣。與板4側之邊緣，形成半導體 邊接一 b之厚度方向之全面’但需要形成得被覆板4側之 元件1之弟一面及側面 20 1229396 2b。如此進行之後，用來被覆側面2b之樹脂5a，即作為用 來補強半導體元件2之緣部的補強部作用。 在半導體元件2之緣部，易於直接留下微小裂縫(將半 導體晶圓劃線切開成個片之半導體元件2時產生），因而有 5時候因該裂縫而產生損壞。用以被覆側面2b之樹脂5a，就 是具有補強含有此種微小裂縫之緣部的效果。又，一如後 述，在安裝半導體裝置1於基板1〇之狀態下，具有防止半導 體元件2過度變形之機能，此過度變形乃因基板ι〇與半導體 元件2之熱變形差而產生應力，由此應力所造成者（第7A、 10 7B 圖）。 其次，參考第2A〜2E圖，就半導體裝置1之安裝方法 說明之。於第2A圖中，板狀構件6為，其用來構成半導體裝 置1之一部分的板4被切開前之中間零件者。如第3圖所示， 在板狀構件6之上面，設有突出成方格形狀之隔開部以，而 15由隔開部如所圍繞之凹部6b即成為供半導體元件2黏接之 半導體元件黏接區域。隔開部6a係如後述，具有遮斷之任 務，就是，在凹部6b内塗佈半導體元件2之黏接用樹脂5時， 限制樹脂5超越半導體黏接區域而向周圍擴展。 在對應於板狀構件6下面之隔開部6a之面，形成有溝部 20 6c。溝部6c，係從厚度尺寸t4之板狀構件6之下面側切成方 格狀之溝者，其成為厚度尺寸t3小於t4之薄厚部。此薄厚 部’係與從板狀構件6分離板4時之切斷位置一致。 接著，如第2B圖所示，板狀構件6之各凹部讣，係用分 配器7來供給半導體元件2黏接用樹脂5(第一工程。於此樹 1229396 * * 月旨5之塗佈，在凹部6b之周圍又置作為遮斷部用之隔開部 6a，藉此可防止樹脂5超出半導體黏接區域而向周圍擴展事 宜。 又塗佈之際，當塗佈後由半導體元件2所推廣之樹脂5 5從半導體元件2之端部露出於外側時，從分配器7吐出為被 覆半導體元件2之側面而需要之適當塗佈量之樹脂5。 此後，將供給有樹脂5之板狀構件6送入用來黏接半導 體元件之第二工程。於第二工程，如第2C、2D圖所示，將 半導體元件2裝載於塗佈在板狀構件6之樹脂5上（裝載工 10程），接著，加熱樹脂5(加熱工程），使樹脂5熱硬化，藉此 藉由樹脂5將多數個半導體元件2之背面側，黏接於板狀構 件6之各凹部6b成排列狀態。 就於此裝載工程用於半導體元件2之裝載的電子零件 裝載裝置，參考第4圖說明之。於第4圖中，在零件供給平 15台11安裝有一將半導體元件2黏接成方格狀之黏接片12。在 零件供給平台11下方，配設有半導體元件剝離機構13。當 精半導體元件剝離機構驅動部^使半導體元件剝離機構^ 驅動時，發射器銷機構13a即舉上黏接片12之下面。藉此從 黏接片12之上面剝離半導體元件2,藉由裝載頭16加以檢取 20 (pick up) 〇 在零件供給平台11之側方配設有基板保持部丨5，而在基 板保持部I5上’則保持有樹脂供給後之板狀構件G。在零件 i、-平台11及基板保持部15之上方，配設有藉裝載頭驅動 部19來驅動之裝載頭16。㈣頭16備有吸附喷嘴8 ，從黏接 1229396 h取半&體几件2 ’將之裝載於基板保持部15上之板狀 構件6。 接地於供給平台11上方之攝像機17，係用以攝像該貼 付於越片12之半導體元件：。藉由半導體元件認識部π認 5識，理由攝像機17所攝像之圖像，藉此認識黏接片中之 —元件2之位置。將位置認識結果送至控制部21之同 時，送至半導體元件剝離機構驅動部14。控制部21於是根 康匕位置《心識結果來控制裝載頭驅動部藉此在裝載頭 16檢取半導體元件2時，把吸附噴嘴8及發射器鎖 13a之位置 10對準於成為檢取對象之半導體元件2。 設在基板保持部15上方之攝像機18，係用以攝像被保 持在基板保持部15之板狀構件6。於是，藉裝載位置認識部 22來認識處理由攝像機18所攝像出來之圖像，藉此檢出板 狀構件6中之半導體元件農載位置。將位置認識結果送至控 b制^2卜由控制部21根據此位置認識結果來控制裝載頭驅 動部I9，藉此當要用裝載頭丨6來裝載半導體元件2時，將保 持於吸附噴嘴8之半導體元件2對準於所檢測出來之裝載位 置。 當藉由此電子零件裝載裝置將半導體元件2裝載於板 2〇狀構件6時，如第2C圖所示，藉吸附喷嘴8來吸附保持該形 成有半導體元件2之凸塊(Bump)3的表面（第一面）側，並將 半導體元件2之背面（第二面）壓住於樹脂5。此時，隨樹脂5 之塗佈量而調整藉由吸附喷嘴8之壓住高度，藉此使露出於 各半導體元件2緣部外側（箭頭符號P3之部分)之樹脂5,攸上 12 1229396 半導體元件2之側面2b來被覆側面2b(請參考第1B圖所示之 祕脂5a)。此時只要能把易留下劃線時之損傷的半導體元件 2背面側之端部，完全被覆並補強，則不論側面沘完全被掩 _ 盖或只被掩蓋一部分均可。 依照本實施形態，由於一面用裝載頭16一個一個地壓 住半導體元件於樹脂5，一面予以裝載，所以較之一併加以 裝载之場合更可減輕裝載荷重（壓住力）。因此，就電子零件 裝栽襞置而言，可挪用小片接合裝置和晶片安裝裝置等。 像這樣進行之後，裝載有半導體元件2之板狀構件6即 β 1〇被送至加熱爐。然後，在此用給定溫度加以加熱，藉此如 第2D圖所示，將樹脂5加以熱硬化。此時，露出於各半導體 凡件2之緣部外側的樹脂5，即於熱硬化之過程暫時降低黏 度’藉此在表面張力下進一步升至半導體元件2之側面2b， 以被覆著側面2b之形狀，予以硬化。藉此，於樹脂5之硬化 15後’形成作為第1B圖所示之補強部用的樹脂5a。然後，藉 此完全第二工程。 依照上述形態，其雖在半導體元件之裝載後將板狀構 · 件6送至加熱爐，藉此使樹脂5熱硬化，但使用内設有加熱 手段者當作裝載頭16，一面裝載半導體元件2一面加以加熱 ’ 20 也可。 . 即’可用内設於裝載頭16之加熱手段來加熱用來保持 一 半導體元件2之吸附噴嘴8，透過吸附喷嘴8及半導體元件2 傳熱’將樹脂5加熱。又，將自裝載頭16配線起來之熱線等 配置於及附，·嘴8之周圍，把吸附喷嘴8直接加熱也可。就 13 1229396 是’使加熱手段具備於由裝載頭16及吸附嘴嘴8所成之裝載 手段’藉此同時進行裝載工程及加熱工程也可。 若用裝載頭16來加熱時，可省略第2D圖所示之專用加 熱工程，若此則具有省略加熱爐可圖設備簡化等之優點。 5 但’此時，裝載頭16之拍節時間(tact time)被熱硬化時間所 限制，所以就整體之生產性來說比各別地進行裝載工程及 加熱工程之場合，較為降低生產性。又，依照上述實施形 態’其雖例示了使用熱硬化性之樹脂，但代之使用熱可塑 性樹脂也可。 10 如此進行之後，樹脂5已硬化之板狀構件6即被送至切 斷工程，於是一如第2E圖所示，在相鄰之半導體元件2間之 切斷位置，用旋轉切斷刀來切斷黏接有半導體元件2之板狀 構件6(第三工程）。藉此，將板狀構件6按各半導體元件2切 斷分離成板4，完成半導體裝置1之裝配。 15 參考第5圖、第6圖’說明有關此切斷工程。第5圖係顯 示用於此切斷之劃線裝置。在基板固定部23之上面，震載 有半導體元件2，而完成了樹脂硬化之板狀構件6即被載置 在基板固定部23上。在基板固定部23之上方，配設有備有 旋轉切斷刀之切斷頭24，一面使旋轉切斷刀24a旋轉，一面 20使切斷頭Μ向X方向、Y方向移動，藉此沿著與溝部6c_致 之切斷位置，而切斷板狀構件6。 如第6圖所示，在基板固定部23之上面，與板狀構件6 上之半導體元件2對應之各位置，設有吸引保持部25，而在 吸引保持部25之上面即形成有吸引溝25a。吸引溝25a，係 1229396 5 10 15 與設在基板HI定部23内部之 即再與真空吸引源26連接。即，使=’而吸引孔23a 引保持部，以此狀態驅動真空吸=料6下面抵觸於吸 仰來吸附保持板狀構件6，精此㈣引保持 麸饴精从固疋板狀構件6之位置。構件6之隔開心上，—面使= 於位置被固定起來之板狀 夂、 面使㈣切斷刀24a旋轉-面使之 下降，稭此切斷溝部〜内薄 於相鄰半導體元件2間之門 轉切斷刀24a，來切斷板 ^ ^㈣後之板4成為從半導體元件2之端面 Γ。因此，在分離成個片之半導體裝置方面，板4 之外形、交為大於半導體元件2之外形。 又，在切斷時，預先在下面形成溝部6c，藉此使藉由 叙轉切斷刀24a切斷之部分的厚度變小。藉此可使切斷工程 中之旋轉靖刀2蚊需要下降量歸變小，並可防止切斷 刀下降時刀尖因接觸於基板㈣部Μ *損壞之事故。 其次，參考第7A、7BW，說财關絲上述半導體裝 置於基板而成之電子零件安裝構造。
如第7A圖所示，半導體裝置卜係將凸塊3焊接於基板 10上面所形成的電極1〇a，藉此安裝在基板1〇。第7B圖，係 2〇顯示位置於自凸塊3至外側之半導體元件2之變形狀態。 一般而言，透過凸塊3將如本實施形態所示一般之被薄 化的半$體元件2接合於基板之構造，係在因半導體元件 與基板10之熱變形差而產生之應力下，從凸塊3至外側之範 圍有向基板10側大大地彎曲之趨向。第7]8圖之虛線表示彎 15 1229396 曲狀態。在此變形下，有時候在凸塊3之外側附近之半導體 元件2之下面產生大表面應力，成為使半導體元件2損壞之 原因。 對此，一如本實施形態所示，若藉用來被覆半導體元 5 件2之側面2b的樹脂5a來補強半導體裝置1，將之安裝於基 板10時，向從最外周之凸塊3至外側之範圍的半導體元件2 下方彎曲之撓度即大幅度地減低。即，樹脂5具有藉著被覆 半導體元件2之側面2b而防止半導體元件2之過度彎曲變形 之作用。而且，在此作用下，可防止半導體元件之向下方 10 彎曲之變形，從而可防止因半導體元件2之彎曲變形而造成 之損壞。 又，如第8A、8B圖所示之半導體裝置1〇1那樣，將來 自半導體元件2之樹脂5a之露出限定於半導體元件2之對角 線方向，並將用樹脂5a來被覆半導體元件2側面之補強部， 15 作成只形成於半導體元件2之隅角部也可。在此情況下，當 用分配器7來塗佈樹脂5(於第2B圖）時，為了只塗佈樹脂5於 第8B圖所示之範圍，而將分配器7之塗佈執跡設定成又字 狀，同時控制來自分配器7之吐出量。像這樣，將補強部之 形成範圍限定於半導體元件2之隅角部，藉此可在半導體裝 20 置完成後之安裝狀態，重點地補強最容易產生損傷之隅角 部。 (實施形態2) 參考第9A-9D圖，就實施形態2說明如下。 本發明之實施形態2，係於供給樹脂於板狀構件之第一 16 1229396 工程中，在不使用分配器下，貼附預先成形成片狀之樹脂 之實例者。 於第9A圖中’板狀構件6A成為去除板狀構件6(示於實 她形怨1)上面之隔開部6a之形態，而板狀構件6八之下面即 5形成有同樣之溝部6c。在板狀構件6A之上面貼附有樹脂片 5A。樹脂片5A，係將樹脂基材（與實施形態丨所使用之樹脂5 同樣）成形為片狀者’其係藉樹脂5本身之黏接性來貼附於 板狀構件6A。 此後’將貼附有樹脂片5A之板狀構件6送至使半導體元 鲁 10件黏接之第一工程。依照第二工程，一如第9B、9C圖所示， 將半導體兀件2之第二面裝載於一貼附在板狀構件6之樹脂 片5A上（裝載工程），接著將樹脂片5A加熱（加熱工程）、使 樹脂片5A之樹脂成分熱硬化。藉此，透過一熱硬化了多數 半導體元件2第二面（背面）側之樹脂片5A，黏接於板狀構件 15 6成排列狀態。 在上述之加熱工程方面，用加熱爐以給定溫度加熱， 藉此使樹脂片5A之樹脂成分熱硬化。此時，位置於各半導 鲁 體元件2緣部外側之樹脂5，即於熱硬化之過程中暫時降低 黏度’藉此增加流動性，使得在表面張力下爬上半導體元 20件2之側面2b。進而，繼續加熱，藉此使樹脂片5A之樹脂成 - 分在被覆側面2b之形狀下硬化。藉此，於樹脂片5A之硬化 、 後，形成作為第1B圖所示之補強部用之樹脂5a。然後，完 成第二工程。 如此進行之後，將樹脂片5A已完全硬化之板狀構件6八 17 1229396 送至切斷工程，在相鄰之半導體元件2間，切斷黏接有半導 體元件2之板狀構件6A(第三工程）。藉此，將板狀構件6A切 斷分離成各半導體元件2之板4，完成半導體裝置1之裝配。 ^ (實施形態3) 5 使用第10A、10B圖，說明有關實施形態3之半導體裝 置。 於第10A圖中，半導體裝置10，係藉樹脂5將板4(構造 體)黏接於帶有再配線層之半導體元件30的背面（即，第二面） 而成者；在帶有再配線層半導體元件30之表面，形成有多 ® 10 數個方格狀之凸塊3。如第10B圖所示，帶有再配線層半導 體元件30，係在跟實施形態1所示之半導體元件2 —樣地薄 化處理過之半導體元件2A上面（電極形成面），形成再配線 層9而成者。 在半導體元件2A之表面（即，第一面）緣部，形成有外 15 部連接用端子即電極2a，而各電極2a即在再配線層9之表面 形成有與電極2a相對個數之電極9a，並且藉内部配線％而 與該電極9a連通。在電極9a上，形成有用來安裝半導體裝 · 置103之凸塊3。 本實施形態3，因為藉著設置再配線層9，而可在同一 20 投影面積内，較之實施形態1所示之半導體裝置，形成更多 < 數之凸塊3，所以可實現更高密度之安裝。若要裝配此半導 - 體裝置103時，只要於實施形態1，2所示之半導體裝置之裝 _ 配方法中，將半導體元件2換成帶有配線層半導體元件30即 18 0 1229396 措此在帶有再配線層半導體元件觀侧面伽，形纟 由樹脂細皮覆側面30a而成之補_。於此種構成之半㈣ 裝置103中1形成一將帶有再配線層半導體元件3〇之側面 30a被覆而成之顧部，藉此如前述那樣，可防止安裝後| · 5生於π有再配線層半導體元件3〇緣部之彎曲變形，並可防 止再配線層9内之内部配線9b之斷裂。 ’ 於上述之貫施形態，使用市場或商店出售之環氧樹 脂、丙烯酸系樹脂、矽樹脂作為樹脂，結果獲得了同樣之 效果。但本發明，並不限定於上述樹脂。 _ 10產業上之可利用性 本發明半導體裝置之構造為：將透過樹脂黏接於半導 體70件之構造體的外形，作成大於半導體元件之外形同 呤，形成一用樹脂被覆半導體元件之側面以用來補強半導 體元件緣部的補強部。因此，可防止產生於外緣部附近之 15半導體元件之損傷，從而可確保安裝後之可靠性。 又，使用一種裝配方法，此裝配方法包含有：將樹脂 供給一成為構造體之板狀構件的工程；於半導體元件之背 鲁 面側’將樹脂黏接於板狀構件成排列狀態之工程；及在相 鄰之半導體元件間切斷一黏接有半導體元件之板狀構件的 _ 2〇工程。藉此，可輕易有效地裝配一將薄化之半導體元件黏 - 接於構造體之半導體裝置。 【圖式簡單說明】 第1A圖係本發明實施形態1之半導體裝置之斜視圖； 第1B圖係本發明實施形態i之半導體裝置之部分斷面 19 1229396 圖； 第2A-2E圖為工程說明圖，係說明本發明實施形態1之 半導體裝置的裝配方法； 第3圖為斜視圖，係顯示用於本發明實施形態1之半導 5 體裝置的板狀部分； 第4圖為斜視圖，係顯示用於本發明實施形態1之半導 體裝置裝配的電子零件裝載裝置； 第5圖為斜視圖，係顯示用於本發明實施形態1之半導 體裝置裝配的劃線裝置； 10 第6圖為部分斷面圖，係顯示用於本發明實施形態1之 半導體裝置裝配的劃線裝置； 第7A圖，係本發明實施形態1之安裝構造的斷面圖； 第7B圖，係本發明實施形態1之安裝構造的部分斷面 圖， 15 第8A圖，係本發明實施形態1之半導體裝置的斜視圖； 第8B圖，係本發明實施形態1之半導體裝置的平面圖； 第9A-9D圖為工程說明圖，係說明本發明實施形態2之 半導體裝置的安裝方法； 第10A圖，係本發明實施形態3之半導體裝置的斜視圖； 20 第10B圖，係本發明實施形態3之半導體裝置的部分斷 面圖； 第11A圖，係習知安裝構造之斷面圖； 第11B圖，係顯示習知安裝構造中之半導體元件的變形 狀態。 20 1229396 【圖式之主要元件代表符號表】 12...黏接片 1、 101、103…半導體裝置 2、 2A.··半導體元件 2a、10a.. ·電極 2b...側面 3.. .凸塊 4…板 5.. .樹脂 5a·.·樹脂之露出部 5A...樹脂片 6.. .板狀構件 6a...隔開部 6b...凹部 6c...溝部 7.. .分配器 8…吸附喷嘴 9.. .再配線層 9a...電極 %...内部配線 10.. .基板 10a…電極 11.. .零件供給平台 13.. .半導體元件剝離機構 13a...發射器銷 14.. .半導體元件剝離機構驅動部 15.. .基板保持部 16.. .裝載頭 17、18...攝像機 19.. .裝載頭驅動部 20…半導體元件認識部 21.. .控制部 22…裝載位置認識部 23.. .基板固定部 23a...吸引孔 24.. .切斷頭 24a...旋轉切斷刀 25.. .吸引保持部 25a...吸引溝 26…真空吸引源 30.. .再配線層半導體元件 tl〜t4…厚度

Claims (1)

1229396 拾、申請專利範圍： 1. 一種半導體裝置，包含有： 半導體元件，備有形成有外部連接用端子之第一面 及同前述第一面相對之第二面； 5 板，係與前述第二面相向；及 樹脂，係用以黏接前述第二面及前述板；其特徵在 於： 前述板具有高於前述半導體元件之剛性； 前述板之外形係大於前述半導體元件之外形； 10 前述樹脂，係用以被覆前述半導體元件之外緣部。 2. 如申請專利範圍第1項所述之半導體裝置，其特徵在 於：前述樹脂係用以被覆前述半導體元件之側面及由前 述第二面所形成之邊緣。 3. 如申請專利範圍第1項所述之半導體裝置，其特徵在 15 於：前述樹脂係用以被覆前述半導體元件之全周。 4. 如申請專利範圍第1項所述之半導體裝置，其特徵在 於：前述樹脂只被覆前述半導體元件之隅角部。 5. 如申請專利範圍第1項所述之半導體裝置，其特徵在 於：前述半導體元件之厚度，為ΙΟμηι以上且150μπι以下。 20 6.如申請專利範圍第1項所述之半導體裝置，其特徵在 於：在前述外部連接端子形成有凸塊。 7.如申請專利範圍第1項所述之半導體裝置，其特徵在 於：在被前述第二面及前述板所夾住之部分，可允許前 述樹脂向前述半導體元件之厚度方向變形。 22 1229396 8.如申請專利範圍第5項所述之半導體裝置，其特徵在 於：在前述外部連接端子形成有凸塊；在被前述第二面 及前述所夾住之部分，可允許前述樹脂向前述半導體元 件之厚度方向變形。 5 9.如申請專利範圍第1項所述之半導體裝置，其特徵在 於：前述半導體元件，係在前述第一面上備有再配線 層；前述再配線層，備有一形成在表面之表面電極及一 形成在内部之内部電極；前述内部電極，連接前述表面 電極及前述外部連接用電極。 10 10.如申請專利範圍第9項所述之半導體裝置，其特徵在 於：在前述表面電極，形成有凸塊。 11. 一種半導體裝置之裝配方法，該半導體裝置係使用樹脂 黏接半導體元件及剛性高於前述半導體元件之板而成 者，其中： 15 前述半導體元件，備有一形成有外部連接用端子之 第一面及一與前述第一面相對之第二面，前述第二面即 與前述板黏接； 前述裝配方法，包含有： 第一工程--將前述樹脂供給包含有前述板之板 20 狀構件； 第二工程--使用前述樹脂，黏接前述第二面及前 述板成對準狀態；及 第三工程--從前述板狀構件切斷前述板。 12. 如申請專利範圍第11項所述之半導體裝置之裝配方 23 1229396 法，其特徵在於：於前述第二工程，由前述樹脂被覆前 述半導體元件之外緣部而成。 13·如申請專利範圍第12項所述之半導體裝置之裝配方 法，其特徵在於：藉助加熱使前述樹脂之黏度降低，藉 5 此將前述樹脂擴展於前述半導體元件之側面，以用來被 覆前述外緣部。 14.如申請專利範圍第11項所述之半導體裝置之裝配方 法，其特徵在於：前述第一工程為，用以供給為被覆前 述半導體元件側面所需之量的樹脂之工程。 10 15.如申請專利範圍第11項所述之半導體裝置之裝配方 法，其特徵在於：於前述第一工程中供給之前述樹脂為 液狀；前述板狀構件，備有用來包圍前述板之突起部； 將前述液狀樹脂供給前述突起部之内側。 16.如申請專利範圍第11項所述之半導體裝置之裝配方 15 法，其特徵在於：前述樹脂為片狀；前述第一工程為將 前述片狀之樹脂貼附於前述板狀構件之工程。 17·如申請專利範圍第11項所述之半導體裝置之裝配方 法’其特徵在於· 前述板狀構件具有多數個板； 20 前述第二工程，包含有裝載工程及加熱工程，其 中：裝載工程，係於前述板狀構件所具有之每一板，透 過前述樹脂來裝載前述半導體元件；而加熱工程，係用 以加熱裝載有前述半導體構件之前述板狀構件。 1229396 18. 如申請專利範圍第17項所述之半導體裝置之裝配方 法，其特徵在於：前述第二工程，係同時進行前述裝載 工程及前述加熱工程。 19. 如申請專利範圍第18項所述之半導體裝置之裝配方 5 法，其特徵在於：前述第二工程，係使用一備有加熱手 段之前述半導體元件之裝載手段，來進行。 20. 如申請專利範圍第11項所述之半導體裝置之裝配方 法，其特徵在於：前述半導體元件，係於前述第一面上 具有再配線層。
25
TW092108718A 2002-04-17 2003-04-15 Semiconductor device and assembling method of the semiconductor device TWI229396B (en)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2002114538A JP2003309216A (ja) 2002-04-17 2002-04-17 半導体装置
JP2002114539A JP3826831B2 (ja) 2002-04-17 2002-04-17 半導体装置の組立方法

Publications (2)

Publication Number Publication Date
TW200406854A TW200406854A (en) 2004-05-01
TWI229396B true TWI229396B (en) 2005-03-11

Family

ID=29253571

Family Applications (1)

Application Number Title Priority Date Filing Date
TW092108718A TWI229396B (en) 2002-04-17 2003-04-15 Semiconductor device and assembling method of the semiconductor device

Country Status (7)

Country Link
US (1) US7446423B2 (zh)
EP (1) EP1487014A4 (zh)
KR (1) KR100593407B1 (zh)
CN (1) CN100409430C (zh)
AU (1) AU2003236251A1 (zh)
TW (1) TWI229396B (zh)
WO (1) WO2003088355A1 (zh)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009099838A (ja) * 2007-10-18 2009-05-07 Nec Electronics Corp 半導体装置およびその製造方法
KR101287582B1 (ko) * 2008-07-07 2013-07-19 삼성테크윈 주식회사 칩 마운터 및 칩 마운터의 ｂｇａ 패키지 인식 방법
US8022538B2 (en) * 2008-11-17 2011-09-20 Stats Chippac Ltd. Base package system for integrated circuit package stacking and method of manufacture thereof
JP5152099B2 (ja) * 2009-05-18 2013-02-27 富士通株式会社 基板構造
US8455991B2 (en) * 2010-09-24 2013-06-04 Stats Chippac Ltd. Integrated circuit packaging system with warpage control and method of manufacture thereof
US8746310B2 (en) * 2011-05-31 2014-06-10 The United States of America, as represented by the Secretary of Commerce, The National Instutute of Standards and Technology System and method for probe-based high precision spatial orientation control and assembly of parts for microassembly using computer vision

Family Cites Families (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5521128A (en) * 1978-08-02 1980-02-15 Hitachi Ltd Lead frame used for semiconductor device and its assembling
JPH02192195A (ja) 1989-01-19 1990-07-27 Sharp Corp 複数の回路基板の接続構造
JPH0737768A (ja) * 1992-11-26 1995-02-07 Sumitomo Electric Ind Ltd 半導体ウェハの補強方法及び補強された半導体ウェハ
AU695669B2 (en) * 1994-05-19 1998-08-20 Canon Kabushiki Kaisha Photovoltaic element, electrode structure thereof, and process for producing the same
JPH0831872A (ja) 1994-07-13 1996-02-02 Hitachi Ltd 半導体装置
US5844309A (en) * 1995-03-20 1998-12-01 Fujitsu Limited Adhesive composition, semiconductor device using the composition and method for producing a semiconductor device using the composition
JP2828021B2 (ja) * 1996-04-22 1998-11-25 日本電気株式会社 ベアチップ実装構造及び製造方法
JPH10135386A (ja) 1996-10-29 1998-05-22 Taiyo Yuden Co Ltd 半導体ベアチップの製造方法
JPH10242333A (ja) * 1997-03-01 1998-09-11 Nitto Denko Corp 半導体装置及び半導体装置の製造方法
JPH10284634A (ja) 1997-04-03 1998-10-23 Matsushita Electron Corp 半導体装置およびその製造方法
JP3889856B2 (ja) * 1997-06-30 2007-03-07 松下電器産業株式会社 突起電極付きプリント配線基板の製造方法
JP2907195B2 (ja) 1997-10-21 1999-06-21 日本電気株式会社 半導体装置の製造方法
US6064114A (en) * 1997-12-01 2000-05-16 Motorola, Inc. Semiconductor device having a sub-chip-scale package structure and method for forming same
JPH11251360A (ja) 1998-03-04 1999-09-17 Toshiba Corp 半導体装置およびその製造方法
JP3205536B2 (ja) * 1998-03-19 2001-09-04 松下電器産業株式会社 液晶表示素子およびその製造方法
TW505805B (en) * 1998-03-19 2002-10-11 Matsushita Electric Ind Co Ltd Liquid crystal display device and producing method thereof
US6175075B1 (en) * 1998-04-21 2001-01-16 Canon Kabushiki Kaisha Solar cell module excelling in reliability
JP2000100851A (ja) * 1998-09-25 2000-04-07 Sony Corp 半導体部品及びその製造方法、半導体部品の実装構造及びその実装方法
JP3661444B2 (ja) * 1998-10-28 2005-06-15 株式会社ルネサステクノロジ 半導体装置、半導体ウエハ、半導体モジュールおよび半導体装置の製造方法
JP2001203298A (ja) 2000-01-19 2001-07-27 Hitachi Ltd 半導体装置およびその製造方法
US6656765B1 (en) * 2000-02-02 2003-12-02 Amkor Technology, Inc. Fabricating very thin chip size semiconductor packages
JP3580244B2 (ja) 2000-11-02 2004-10-20 松下電器産業株式会社 半導体装置および半導体装置の製造方法
TW522531B (en) 2000-10-20 2003-03-01 Matsushita Electric Ind Co Ltd Semiconductor device, method of manufacturing the device and mehtod of mounting the device
JP3580240B2 (ja) 2000-10-20 2004-10-20 松下電器産業株式会社 半導体装置および半導体装置の製造方法
JP2002270638A (ja) * 2001-03-06 2002-09-20 Nec Corp 半導体装置および樹脂封止方法および樹脂封止装置
US6617655B1 (en) 2002-04-05 2003-09-09 Fairchild Semiconductor Corporation MOSFET device with multiple gate contacts offset from gate contact area and over source area
JP4056854B2 (ja) * 2002-11-05 2008-03-05 新光電気工業株式会社 半導体装置の製造方法

Also Published As

Publication number Publication date
WO2003088355A1 (fr) 2003-10-23
CN1647266A (zh) 2005-07-27
CN100409430C (zh) 2008-08-06
EP1487014A1 (en) 2004-12-15
TW200406854A (en) 2004-05-01
US20050116323A1 (en) 2005-06-02
KR100593407B1 (ko) 2006-06-28
US7446423B2 (en) 2008-11-04
EP1487014A4 (en) 2009-12-16
AU2003236251A1 (en) 2003-10-27
KR20040105879A (ko) 2004-12-16

Similar Documents

Publication Publication Date Title
JP4553765B2 (ja) 半導体装置の製造方法
JP4553813B2 (ja) 半導体装置の製造方法
WO2014181766A1 (ja) 半導体装置及び半導体装置の製造方法
TWI229396B (en) Semiconductor device and assembling method of the semiconductor device
JP2958692B2 (ja) ボールグリッドアレイ半導体パッケージ用部材、その製造方法、及びボールグリッドアレイ半導体パッケージの製造方法
JP2020145476A (ja) 半導体装置
JP5577859B2 (ja) 電子装置の製造方法
JP4248441B2 (ja) 超音波フリップチップ実装方法
US20040080047A1 (en) Semiconductor device and resin binder for assembling semiconductor device
JP3925389B2 (ja) 半導体装置組立用の樹脂接着材
JPH1117050A (ja) 回路基板及び回路基板の製造方法
JP3894097B2 (ja) 半導体装置
JP3303825B2 (ja) 半導体装置の製造方法
JP3826831B2 (ja) 半導体装置の組立方法
JP4043720B2 (ja) 半導体装置および半導体装置の製造方法
JP5018675B2 (ja) 半導体装置
JP3733950B2 (ja) 半導体装置の組立方法
JP2004039756A (ja) 半導体装置の製造方法、製造装置、および半導体装置
JP3858719B2 (ja) 半導体装置用の補強材
JP3870827B2 (ja) 実装方法
JP2004311603A (ja) 半導体装置の製造方法
JP3597459B2 (ja) Ｉｃチップの接合構造およびその接合方法
JP2003309216A (ja) 半導体装置
JP2006237635A (ja) 半導体装置の組立方法
JP2002163625A (ja) Ｉｃカードとその製造方法

Legal Events

Date Code Title Description
MM4A Annulment or lapse of patent due to non-payment of fees