JPH10284634A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
- Publication number
- JPH10284634A JPH10284634A JP8489697A JP8489697A JPH10284634A JP H10284634 A JPH10284634 A JP H10284634A JP 8489697 A JP8489697 A JP 8489697A JP 8489697 A JP8489697 A JP 8489697A JP H10284634 A JPH10284634 A JP H10284634A
- Authority
- JP
- Japan
- Prior art keywords
- resin layer
- wiring pattern
- metal wiring
- semiconductor element
- electrode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)
Abstract
(57)【要約】
【課題】 ＣＳＰ化された半導体素子の外形を標準化し
てソケット等の標準化を容易にし、また、放熱性を向上
する。 【解決手段】 半導体素子１の表面のパシベーション膜
３上に、半導体素子１の電極部に相当する位置に開口部
を有する第１の樹脂層５、前記電極部に接続された金属
配線パターン６、金属配線パターン６上の一部に開口部
を有する第２の樹脂層７、金属配線パターン６と接続さ
れたパッケージ電極８が順次形成されてＣＳＰ素子が構
成される。このＣＳＰ素子の裏面に規定サイズのアルミ
板９を貼着し、外形が標準化されたＣＳＰ化半導体装置
を得る。
てソケット等の標準化を容易にし、また、放熱性を向上
する。 【解決手段】 半導体素子１の表面のパシベーション膜
３上に、半導体素子１の電極部に相当する位置に開口部
を有する第１の樹脂層５、前記電極部に接続された金属
配線パターン６、金属配線パターン６上の一部に開口部
を有する第２の樹脂層７、金属配線パターン６と接続さ
れたパッケージ電極８が順次形成されてＣＳＰ素子が構
成される。このＣＳＰ素子の裏面に規定サイズのアルミ
板９を貼着し、外形が標準化されたＣＳＰ化半導体装置
を得る。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体素子の集積
回路部を保護し、かつ外部装置と半導体素子の電気的接
続を安定に確保し、さらに最も高密度な実装を可能とし
た半導体装置に関するものである。本発明の半導体装置
により、情報通信機器、事務用電子機器、家庭用電子機
器、測定装置、組み立てロボット等の産業用電子機器、
医療用電子機器、電子玩具等の小型化を容易にするもの
である。
回路部を保護し、かつ外部装置と半導体素子の電気的接
続を安定に確保し、さらに最も高密度な実装を可能とし
た半導体装置に関するものである。本発明の半導体装置
により、情報通信機器、事務用電子機器、家庭用電子機
器、測定装置、組み立てロボット等の産業用電子機器、
医療用電子機器、電子玩具等の小型化を容易にするもの
である。
【０００２】
【従来の技術】より高密度な半導体実装を実現する手法
として、ＣＳＰ(チップサイズパッケージ)の開発が行わ
れているが、ここでは多数あるＣＳＰ構造の一つを例に
して従来技術の説明を行う。図４は従来のＣＳＰ構造の
半導体素子(以下ＣＳＰ素子という)の断面図(a)および
平面図(b)を示したものである。
として、ＣＳＰ(チップサイズパッケージ)の開発が行わ
れているが、ここでは多数あるＣＳＰ構造の一つを例に
して従来技術の説明を行う。図４は従来のＣＳＰ構造の
半導体素子(以下ＣＳＰ素子という)の断面図(a)および
平面図(b)を示したものである。
【０００３】半導体素子21と外部との電気的な接続は第
２の樹脂層27の開口部に位置するパッケージ電極28で行
い、必要であればハンダボール等をパッケージ電極28に
付ける。半導体素子21の素子電極22から引き出される金
属配線パターン26は第１の樹脂層25上に形成され、この
金属配線パターン26により半導体素子21の素子電極22と
パッケージ電極28が電気的に接続される。また、パシベ
ーション膜23上に形成される第１の樹脂層25と第２の樹
脂層27により、ＣＳＰ素子が搭載される実装基板と半導
体素子21のＳiとの熱膨張差によって生じる応力が緩和
される。なお24はポリイミド樹脂層である。
２の樹脂層27の開口部に位置するパッケージ電極28で行
い、必要であればハンダボール等をパッケージ電極28に
付ける。半導体素子21の素子電極22から引き出される金
属配線パターン26は第１の樹脂層25上に形成され、この
金属配線パターン26により半導体素子21の素子電極22と
パッケージ電極28が電気的に接続される。また、パシベ
ーション膜23上に形成される第１の樹脂層25と第２の樹
脂層27により、ＣＳＰ素子が搭載される実装基板と半導
体素子21のＳiとの熱膨張差によって生じる応力が緩和
される。なお24はポリイミド樹脂層である。
【０００４】このようなＣＳＰ構造の場合、製造プロセ
スは半導体素子が形成されたＳiウェハの単位で行わ
れ、最終的にダイシングされることにより個々のＣＳＰ
素子に分割されることになる。従ってＣＳＰ素子の外形
サイズは半導体素子とほぼ同じになる。
スは半導体素子が形成されたＳiウェハの単位で行わ
れ、最終的にダイシングされることにより個々のＣＳＰ
素子に分割されることになる。従ってＣＳＰ素子の外形
サイズは半導体素子とほぼ同じになる。
【０００５】以上のように、従来技術のＣＳＰ素子の外
形は半導体素子と同サイズであり、このことはチップの
外形によりパッケージのサイズがそれぞれ異なることに
なる。従って、検査等に用いるソケットはＣＳＰ化を行
う各ＬＳＩごとにそれぞれ必要となり、さらには同品種
においてもチップのシュリンクごとに別のソケットが必
要になることになる。これらのことは、最終的にバーン
イン等を想定すると大きなコストアップを招くことにな
る。
形は半導体素子と同サイズであり、このことはチップの
外形によりパッケージのサイズがそれぞれ異なることに
なる。従って、検査等に用いるソケットはＣＳＰ化を行
う各ＬＳＩごとにそれぞれ必要となり、さらには同品種
においてもチップのシュリンクごとに別のソケットが必
要になることになる。これらのことは、最終的にバーン
イン等を想定すると大きなコストアップを招くことにな
る。
【０００６】また従来のＣＳＰ素子の外形がほぼ半導体
素子そのものとなることは、熱抵抗が非常に大きくなる
(パッケージ等の熱抵抗はほぼその外形によって決まる)
こととなる。
素子そのものとなることは、熱抵抗が非常に大きくなる
(パッケージ等の熱抵抗はほぼその外形によって決まる)
こととなる。
【０００７】
【発明が解決しようとする課題】従来のＣＳＰ素子にお
いてはパッケージサイズがチップサイズそのものであ
り、チップ外形は品種ごとあるいはメーカーごとにそれ
ぞれ異なるので外形の標準化が非常に難しく、ソケット
等の準備が各品種ごとに必要になる。さらには、チップ
のシュリンクに際しても、外形が変わることにより別の
ソケットが必要になる。また、放熱性においても外形が
小さいために他のパッケージに比べて熱抵抗が大きくな
るなどの問題を有していた。
いてはパッケージサイズがチップサイズそのものであ
り、チップ外形は品種ごとあるいはメーカーごとにそれ
ぞれ異なるので外形の標準化が非常に難しく、ソケット
等の準備が各品種ごとに必要になる。さらには、チップ
のシュリンクに際しても、外形が変わることにより別の
ソケットが必要になる。また、放熱性においても外形が
小さいために他のパッケージに比べて熱抵抗が大きくな
るなどの問題を有していた。
【０００８】本発明は、上記従来技術の問題点を解決す
るものであり、ＣＳＰ化された半導体素子の外形を標準
化してソケット等の標準化を容易にし、また、放熱性を
向上するようにした半導体装置およびその製造方法を提
供することを目的とする。
るものであり、ＣＳＰ化された半導体素子の外形を標準
化してソケット等の標準化を容易にし、また、放熱性を
向上するようにした半導体装置およびその製造方法を提
供することを目的とする。
【０００９】
【課題を解決するための手段】上記目的を達成するため
に、(1) 本発明の半導体装置は、半導体素子表面のパシ
ベーション膜上に形成され前記半導体素子の電極部に相
当する位置に開口部を有する第１の樹脂層と、前記第１
の樹脂層上に形成され前記半導体素子の前記電極部に接
続された金属配線パターンと、前記金属配線パターン上
および前記第１の樹脂層上を覆い前記金属配線パターン
上の一部に開口部を有する第２の樹脂層と、前記第２の
樹脂層の開口部に形成され前記金属配線パターンと接続
されたパッケージ電極と、前記半導体素子の裏面に貼着
された規定サイズの板とを有する構成とする。そして、
前記板としては、金属、セラミック、樹脂、あるいはシ
リコンが使用される。
に、(1) 本発明の半導体装置は、半導体素子表面のパシ
ベーション膜上に形成され前記半導体素子の電極部に相
当する位置に開口部を有する第１の樹脂層と、前記第１
の樹脂層上に形成され前記半導体素子の前記電極部に接
続された金属配線パターンと、前記金属配線パターン上
および前記第１の樹脂層上を覆い前記金属配線パターン
上の一部に開口部を有する第２の樹脂層と、前記第２の
樹脂層の開口部に形成され前記金属配線パターンと接続
されたパッケージ電極と、前記半導体素子の裏面に貼着
された規定サイズの板とを有する構成とする。そして、
前記板としては、金属、セラミック、樹脂、あるいはシ
リコンが使用される。
【００１０】(2) また、本発明の半導体装置の製造方法
は、半導体素子のパシベーション膜上に前記半導体素子
の電極部に相当する位置に開口部を有する第１の樹脂層
を形成する工程と、前記第１の樹脂層上に前記電極部に
接続された金属配線パターンを形成する工程と、前記金
属配線パターン上および前記第１の樹脂層上に前記金属
配線パターン上の一部に開口部を有する第２の樹脂層を
形成する工程と、前記第２の樹脂層の開口部に前記金属
配線パターンと接続されたパッケージ電極を形成する工
程と、前記第１の樹脂層、前記第２の樹脂層、前記金属
配線パターンおよび前記パッケージ電極を形成したウェ
ハを裏面研磨およびダイシングする工程と、ダイシング
により個々に分離された半導体素子の裏面に規定サイズ
の板を貼着する工程とからなるものである。半導体装置
の裏面に板を貼着するには、導電性接着剤あるいははん
だを使用する。
は、半導体素子のパシベーション膜上に前記半導体素子
の電極部に相当する位置に開口部を有する第１の樹脂層
を形成する工程と、前記第１の樹脂層上に前記電極部に
接続された金属配線パターンを形成する工程と、前記金
属配線パターン上および前記第１の樹脂層上に前記金属
配線パターン上の一部に開口部を有する第２の樹脂層を
形成する工程と、前記第２の樹脂層の開口部に前記金属
配線パターンと接続されたパッケージ電極を形成する工
程と、前記第１の樹脂層、前記第２の樹脂層、前記金属
配線パターンおよび前記パッケージ電極を形成したウェ
ハを裏面研磨およびダイシングする工程と、ダイシング
により個々に分離された半導体素子の裏面に規定サイズ
の板を貼着する工程とからなるものである。半導体装置
の裏面に板を貼着するには、導電性接着剤あるいははん
だを使用する。
【００１１】
【発明の実施の形態】以下、本発明の実施の形態につい
て、図面を参照しながら詳細に説明する。図１は、本発
明の一実施の形態における半導体装置を示したもので、
１は集積回路が形成された半導体素子、２は素子電極、
３はパシベーション膜、４はポリイミド樹脂層、５は第
１の樹脂層、６は金属配線パターン、７は第２の樹脂
層、８はパッケージ電極である。また、９はアルミ板、
10は接着剤である。
て、図面を参照しながら詳細に説明する。図１は、本発
明の一実施の形態における半導体装置を示したもので、
１は集積回路が形成された半導体素子、２は素子電極、
３はパシベーション膜、４はポリイミド樹脂層、５は第
１の樹脂層、６は金属配線パターン、７は第２の樹脂
層、８はパッケージ電極である。また、９はアルミ板、
10は接着剤である。
【００１２】半導体素子１は、その表面に素子電極２を
有し、その他の表面はパシベーション膜３で覆われてい
る。パシベーション膜３およびポリイミド樹脂層４上に
形成された第１の樹脂層５は素子電極２に相当する部分
に開口部を有し、その第１の樹脂層５上に、素子電極２
とパッケージ電極８とを接続する金属配線パターン６が
設けられている。金属配線パターン６と第１の樹脂層５
上には、一部に開口部を有するＣＳＰ化のための第２の
樹脂層７が設けられており、その開口部には外部との電
気的接続のためのパッケージ電極８が設けられている。
半導体素子１の裏面には、導電性の接着剤10によりアル
ミ板９が貼着されている。アルミ板９は、各品種に共通
に適用して、標準化できるように、半導体素子１より若
干大きい、規定サイズのものが使用される。
有し、その他の表面はパシベーション膜３で覆われてい
る。パシベーション膜３およびポリイミド樹脂層４上に
形成された第１の樹脂層５は素子電極２に相当する部分
に開口部を有し、その第１の樹脂層５上に、素子電極２
とパッケージ電極８とを接続する金属配線パターン６が
設けられている。金属配線パターン６と第１の樹脂層５
上には、一部に開口部を有するＣＳＰ化のための第２の
樹脂層７が設けられており、その開口部には外部との電
気的接続のためのパッケージ電極８が設けられている。
半導体素子１の裏面には、導電性の接着剤10によりアル
ミ板９が貼着されている。アルミ板９は、各品種に共通
に適用して、標準化できるように、半導体素子１より若
干大きい、規定サイズのものが使用される。
【００１３】次に、上記構成の半導体装置の製造方法に
ついて説明する。まず、図２(a)，(b)に示したように、
Ｓiウェハ単位で、半導体素子１のパシベーション膜３
上に、素子電極２に相当する位置に開口部を有する第１
の樹脂層５を形成し、その第１の樹脂層５上に、素子電
極２と接続する金属配線パターン６を形成する。次に、
パッケージ電極形成部に開口部を有する第２の樹脂層７
を形成し、続いてその開口部にパッケージ電極８を形成
する。
ついて説明する。まず、図２(a)，(b)に示したように、
Ｓiウェハ単位で、半導体素子１のパシベーション膜３
上に、素子電極２に相当する位置に開口部を有する第１
の樹脂層５を形成し、その第１の樹脂層５上に、素子電
極２と接続する金属配線パターン６を形成する。次に、
パッケージ電極形成部に開口部を有する第２の樹脂層７
を形成し、続いてその開口部にパッケージ電極８を形成
する。
【００１４】このようにして、ＣＳＰ化されたＳiウェ
ハ11を、図２(c)に示したように、ダイシングして、個
片状態のＣＳＰ素子12を得る。ここまでは、従来例と同
様である。
ハ11を、図２(c)に示したように、ダイシングして、個
片状態のＣＳＰ素子12を得る。ここまでは、従来例と同
様である。
【００１５】次に、図３(a)に示したように、予め規定
のサイズにカットされたアルミ板９上に導電性の接着剤
10をノズル13により一定量塗布し、その上に、図３(b)
に示したように、個片化されたＣＳＰ素子12を載置、位
置合わせして、一定時間加熱硬化する。
のサイズにカットされたアルミ板９上に導電性の接着剤
10をノズル13により一定量塗布し、その上に、図３(b)
に示したように、個片化されたＣＳＰ素子12を載置、位
置合わせして、一定時間加熱硬化する。
【００１６】以上のように構成された本実施の形態にお
ける半導体装置は、ＣＳＰ素子裏面に貼着されたアルミ
板９の外形に統一され、ＣＳＰ素子の標準化、さらに
は、使用されるソケットも標準化することができる。ま
た、貼着したアルミ板９により、半導体素子の動作時に
発生する熱を効率的にパッケージ外部へ放出することが
できる。
ける半導体装置は、ＣＳＰ素子裏面に貼着されたアルミ
板９の外形に統一され、ＣＳＰ素子の標準化、さらに
は、使用されるソケットも標準化することができる。ま
た、貼着したアルミ板９により、半導体素子の動作時に
発生する熱を効率的にパッケージ外部へ放出することが
できる。
【００１７】なお、本実施の形態では、ＣＳＰ素子の裏
面に貼着した板をアルミ板として説明したが、その他の
金属、セラミック、樹脂、あるいはシリコンの板として
も良い。また、ＣＳＰ素子とアルミ板との接着に導電性
接着剤を使用したが、はんだによる接合でも良い。
面に貼着した板をアルミ板として説明したが、その他の
金属、セラミック、樹脂、あるいはシリコンの板として
も良い。また、ＣＳＰ素子とアルミ板との接着に導電性
接着剤を使用したが、はんだによる接合でも良い。
【００１８】
【発明の効果】以上説明したように、本発明によれば、
ＣＳＰ化された半導体素子の外形を標準化することがで
き、ソケット等のチップ外形に対するカスタム対応を行
う必要がなくなる。従って、ソケット等はチップの種類
によらず外形サイズとピンピッチのみにより標準化され
る。ＣＳＰ素子裏面に貼着した板により、放熱特性を向
上することができる効果がある。
ＣＳＰ化された半導体素子の外形を標準化することがで
き、ソケット等のチップ外形に対するカスタム対応を行
う必要がなくなる。従って、ソケット等はチップの種類
によらず外形サイズとピンピッチのみにより標準化され
る。ＣＳＰ素子裏面に貼着した板により、放熱特性を向
上することができる効果がある。
【図１】本発明の一実施の形態における半導体装置の断
面図(a)および平面図(b)である。
面図(a)および平面図(b)である。
【図２】本発明の一実施の形態における半導体装置の製
造方法を示す図である。
造方法を示す図である。
【図３】本発明の一実施の形態における半導体装置の要
部の製造方法を示す図である。
部の製造方法を示す図である。
【図４】従来例の半導体装置の断面図(a)および平面図
(b)である。
(b)である。
１… 半導体素子、 ２…素子電極、 ３…パシベーシ
ョン膜、 ４…ポリイミド樹脂層、 ５…第１の樹脂
層、 ６…金属配線パターン、 ７…第２の樹脂層、
８…パッケージ電極、 ９…アルミ板、 10…接着剤、
12…ＣＳＰ素子。
ョン膜、 ４…ポリイミド樹脂層、 ５…第１の樹脂
層、 ６…金属配線パターン、 ７…第２の樹脂層、
８…パッケージ電極、 ９…アルミ板、 10…接着剤、
12…ＣＳＰ素子。
Claims (4)
- 【請求項１】 半導体素子表面のパシベーション膜上に
形成され前記半導体素子の電極部に相当する位置に開口
部を有する第１の樹脂層と、前記第１の樹脂層上に形成
され前記半導体素子の前記電極部に接続された金属配線
パターンと、前記金属配線パターン上および前記第１の
樹脂層上を覆い前記金属配線パターン上の一部に開口部
を有する第２の樹脂層と、前記第２の樹脂層の開口部に
形成され前記金属配線パターンと接続されたパッケージ
電極と、前記半導体素子の裏面に貼着された規定サイズ
の板とを有することを特徴とする半導体装置。 - 【請求項２】 半導体素子の裏面に貼着された板は、金
属、セラミック、樹脂、またはシリコンからなることを
特徴とする請求項１記載の半導体装置。 - 【請求項３】 半導体素子のパシベーション膜上に前記
半導体素子の電極部に相当する位置に開口部を有する第
１の樹脂層を形成する工程と、前記第１の樹脂層上に前
記電極部に接続された金属配線パターンを形成する工程
と、前記金属配線パターン上および前記第１の樹脂層上
に前記金属配線パターン上の一部に開口部を有する第２
の樹脂層を形成する工程と、前記第２の樹脂層の開口部
に前記金属配線パターンと接続されたパッケージ電極を
形成する工程と、前記第１の樹脂層、前記第２の樹脂
層、前記金属配線パターンおよび前記パッケージ電極を
形成したウェハを裏面研磨およびダイシングする工程
と、ダイシングにより個々に分離された半導体素子の裏
面に規定サイズの板を貼着する工程とからなることを特
徴とする半導体装置の製造方法。 - 【請求項４】 半導体素子の裏面への板の貼着に、導電
性の接着剤あるいははんだを用いることを特徴とする請
求項３記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8489697A JPH10284634A (ja) | 1997-04-03 | 1997-04-03 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8489697A JPH10284634A (ja) | 1997-04-03 | 1997-04-03 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10284634A true JPH10284634A (ja) | 1998-10-23 |
Family
ID=13843513
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8489697A Pending JPH10284634A (ja) | 1997-04-03 | 1997-04-03 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10284634A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100325466B1 (ko) * | 1999-03-20 | 2002-02-21 | 박종섭 | 칩 사이즈 패키지 및 그의 제조방법 |
| EP1069615A3 (en) * | 1999-07-13 | 2002-04-03 | Shinko Electric Industries Co. Ltd. | Semiconductor device |
| KR100340060B1 (ko) * | 1998-06-02 | 2002-07-18 | 박종섭 | 티에스오피와호환성이있는씨에스피핀배치방법및그에의한핀배치구조 |
| US7446423B2 (en) | 2002-04-17 | 2008-11-04 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device and method for assembling the same |
-
1997
- 1997-04-03 JP JP8489697A patent/JPH10284634A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100340060B1 (ko) * | 1998-06-02 | 2002-07-18 | 박종섭 | 티에스오피와호환성이있는씨에스피핀배치방법및그에의한핀배치구조 |
| KR100325466B1 (ko) * | 1999-03-20 | 2002-02-21 | 박종섭 | 칩 사이즈 패키지 및 그의 제조방법 |
| EP1069615A3 (en) * | 1999-07-13 | 2002-04-03 | Shinko Electric Industries Co. Ltd. | Semiconductor device |
| US6465886B1 (en) | 1999-07-13 | 2002-10-15 | Shinko Electric Industries Co., Ltd. | Semiconductor device having circuit pattern and lands thereon |
| US7446423B2 (en) | 2002-04-17 | 2008-11-04 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device and method for assembling the same |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6734552B2 (en) | Enhanced thermal dissipation integrated circuit package | |
| US7015072B2 (en) | Method of manufacturing an enhanced thermal dissipation integrated circuit package | |
| US7629199B2 (en) | Method for fabricating semiconductor package with build-up layers formed on chip | |
| US5610442A (en) | Semiconductor device package fabrication method and apparatus | |
| EP1360882B1 (en) | Method of making a stackable microcircuit layer strating from a plastic encapsulated microcircuit | |
| US7364944B2 (en) | Method for fabricating thermally enhanced semiconductor package | |
| US5677575A (en) | Semiconductor package having semiconductor chip mounted on board in face-down relation | |
| US6380048B1 (en) | Die paddle enhancement for exposed pad in semiconductor packaging | |
| US20110209908A1 (en) | Conductor package structure and method of the same | |
| US20060079027A1 (en) | Semiconductor device and its manufacturing method | |
| JPH0897217A (ja) | 半導体装置及びその製造方法 | |
| US6166435A (en) | Flip-chip ball grid array package with a heat slug | |
| US20110031607A1 (en) | Conductor package structure and method of the same | |
| JPH1050772A (ja) | 半導体装置およびその製造方法 | |
| US6657293B1 (en) | Chip scale package in which layout of wiring lines is improved | |
| JPH10284634A (ja) | 半導体装置およびその製造方法 | |
| KR100251868B1 (ko) | 가요성 회로 기판을 이용한 칩 스케일 반도체 패키지 및 그 제조 방법 | |
| JP3421137B2 (ja) | ベアチップの搭載構造及び放熱板 | |
| US6150730A (en) | Chip-scale semiconductor package | |
| US20010006251A1 (en) | Semiconductor device and manufacturing method | |
| US5982026A (en) | Inexpensive resin molded semiconductor device | |
| JP3602052B2 (ja) | 放熱板及びその製造方法並びに半導体パッケージ及びその製造方法 | |
| JP2822990B2 (ja) | Ｃｓｐ型半導体装置 | |
| US20030214019A1 (en) | Packaging system for semiconductor devices | |
| US7098075B1 (en) | Integrated circuit and method of producing a carrier wafer for an integrated circuit |