TW476123B - Semiconductor integrated circuit - Google Patents

Semiconductor integrated circuit Download PDF

Info

Publication number
TW476123B
TW476123B TW088109717A TW88109717A TW476123B TW 476123 B TW476123 B TW 476123B TW 088109717 A TW088109717 A TW 088109717A TW 88109717 A TW88109717 A TW 88109717A TW 476123 B TW476123 B TW 476123B
Authority
TW
Taiwan
Prior art keywords
terminal
test
circuit
input
output
Prior art date
Application number
TW088109717A
Other languages
English (en)
Inventor
Tatsuya Kamei
Junichi Nishimoto
Ken Tatezawa
Original Assignee
Hitachi Ltd
Hitachi Ulsi Sys Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi Ltd, Hitachi Ulsi Sys Co Ltd filed Critical Hitachi Ltd
Application granted granted Critical
Publication of TW476123B publication Critical patent/TW476123B/zh

Links

Classifications

    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/3181—Functional testing
    • G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
    • G01R31/318533—Reconfiguring for testing, e.g. LSSD, partitioning using scanning techniques, e.g. LSSD, Boundary Scan, JTAG
    • G01R31/318558—Addressing or selecting of subparts of the device under test
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/3181—Functional testing
    • G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
    • G01R31/318533—Reconfiguring for testing, e.g. LSSD, partitioning using scanning techniques, e.g. LSSD, Boundary Scan, JTAG
    • G01R31/318572—Input/Output interfaces
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
    • G06F11/2205—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing using arrangements specific to the hardware being tested
    • G06F11/2236—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing using arrangements specific to the hardware being tested to test CPU or processors
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/48—Arrangements in static stores specially adapted for testing by means external to the store, e.g. using direct memory access [DMA] or using auxiliary access paths
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/3181—Functional testing
    • G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
    • G01R31/318533—Reconfiguring for testing, e.g. LSSD, partitioning using scanning techniques, e.g. LSSD, Boundary Scan, JTAG
    • G01R31/318541—Scan latches or cell details
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/3181—Functional testing
    • G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
    • G01R31/318533—Reconfiguring for testing, e.g. LSSD, partitioning using scanning techniques, e.g. LSSD, Boundary Scan, JTAG
    • G01R31/318555—Control logic
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/18—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits
    • G11C29/30—Accessing single arrays
    • G11C2029/3202—Scan chain

Landscapes

  • Engineering & Computer Science (AREA)
  • General Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Quality & Reliability (AREA)
  • Tests Of Electronic Circuits (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Test And Diagnosis Of Digital Computers (AREA)

Description

476123 Α7 Β7
經濟部智慧財產局員工消費合作社印-M 五、發明說明（| ) 技術領域 本發明係有關於在半導體積體電路（I C : Integrated Circuit )中的測試技術，特別是有關於一種可以有效地應 用在由多個功能模組所構成之資料處理裝置，微處理器， 微電腦般之系統L S I ( Large Scale Integration )的測試 方式。 背景技術 半導體積體電路，由於微細加工技術的發展，能夠搭 載在1個半導體晶片上之邏輯規模乃逐漸地增加。因此， 也可以由搭載在1個半導體晶片上的半導體積體電路（以 下也稱爲系統L S I )，提供以往由多個晶片所實現之微 處理器或單晶片微電腦般之系統的功能。 當將具有中央處理裝置（C P U )及唯讀記憶體（ ROM)，隨機存取記憶體（R A Μ )等之各種功能的電 路搭載在1個半導體晶片上時，則決定彼此結合的方式， 而分成各功能加以設計的方法乃極有效率。此外，將設計 成具有如此一定之功能的電路邏輯（在本說明書中，將此 稱爲功能模組）登錄在資料庫等內，之後，則之後藉著從 在開發類似之半導體積體電路時所登錄的多個模組中選出 具有所希望之功能者，而加以組合，即能夠得到滿足所希 望之規格的半導體積體電路。因此，利用上述的資料庫， 則在縮短開發期間上極爲有效。 有開發資料處理器或是單晶片微電腦等之邏輯電路時 本纸張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閱讀背面之注意事項 W本頁) -裝 訂· · i線· -4- 476123 A7 B7
經濟部智慧財產局員工消費合作社印-M 五、發明說明6 ) ’則在開發的最後的階段，要進行用來檢查（檢查故障） 內部邏輯電路是否能夠如期待般地進行邏輯功能動作之邏 輯測試。對於小規模的邏輯積體電路的測試，則可以利用 一輸入測試資料，而將輸出信號與期待値加以比較的方法 。但是對於大規模的邏輯積體電路，則測試形態會膨脹， 而導致故障檢出率也會降低。因此，對於如系統L S I般 的邏輯積體電路而言，則設計出移位掃描（shift scan )方 式的測試功能。 移位掃描方式的測試電路，則將構成邏輯電路的多個 正反器加以串聯連接，而可以構成移位暫存器。此外，在 作測試時，可以從輸入端子，將測試資料掃描輸入（scan in )到該移位暫存器，而直接將資料輸入到邏輯電路之內 部而動作，此時，則利用移位暫存器，將被儲存在正反器 的資料掃描輸出到輸出端子，係一可以進行有效率之測試 的技術。 本發明所要解決的課題 由多個功能模組所構成的邏輯積體電路的測試方法， 則也可以考慮將各模組的輸出入端子拉出到外部端子，而 針對各模組輸入測試形態，而加以檢查的方法。該方法雖 然具有可以利用一次作成之測試形態的優點，但是會有端 子數大幅增加’更者，晶片尺寸增加的問題。 又，針對客功能模組設置移位掃描方式的測試電路， 而在開發其他的半導體積體電路時’藉著再度利用一次作 (請先閱讀背面之注意事項 ?本頁) •裝 訂： -線· 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -5- 476123 A7 B7 經濟部智慧財產局員工消費合作社印製 五、發明說明6 ) 成的測試形態，可以縮短開發期間。然而，對於組合多個 功能模組，而開發半導體積體電路的技術而言，測試用之 介面電路，則會因各半導體積體電路而不同。亦即，爲了 要設計出因各半導體積體電路而規格不同的介面電路，因 此連掃描路徑，也.必須要針對各半導體積體電路而重新製 作。因此會有無法充分縮短開發期間的問題。 本發明的目的，則在於提供一種可以縮短當使用多個 功能模組來構成半導體電路的開發期間的技術。 本發明之其他的目的，則在於提供一種在不增加外部 端子數目的情況下，即可對各模組進行測試的技術。 有關本發明之上述以及其他的目的與新的特徵，則可 以經由本說明書的記載以及所附圖面而明白。 發明的揭露 若是要說明在本案所揭露之發明中之代表者的槪要內 容，則如下所述 亦即，當使用多個功能模組來構成系統L S I等的半 導體積體電路時，則將移位掃描路徑組入到各功能模組內 ’又，在各功能模組，則在作一般動作時的輸出入端子以 外，另外設有被連接到上述移位暫存器之測試用輸出入端 子。更者，在半導體積體電路設有：用於將多個功能模組 在作一般動作時的輸出入端子連接到匯流排的匯流排介面 電路，用於切換該匯流排介面電路的匯流排側輸出入端子 與各功能模組之測試用輸出入端子，且將其連接到外部端 (請先閱讀背面之注意事項 本頁) 言 τ 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -6 - /' i 2 6 47 經濟部智慧財產局員工消費合作社印製 A7 __ B7_五、發明說明G ) 子的外部介面切換電路，以及進行該外部介面電路之切換 控制的介面控制電路，且將該些形成在1個半導體晶片上 〇 又，上述介面控制電路，則利用根據I ‘ E E E 1 1 4 9 · 1規格所規定的J T A G介面的控制電路。針 對該控制電路的指令之一，則是用來切換控制上述外部介 面切換電路的切換指令。上述介面控制電路，當被輸入該 切換指令時，則會形成用來控制上述介面切換電路的控制 信號。 上述匯流排介面電路，則是一根據半導體積體電路的 規格，而轉換輸出入信號的位準，或是設定時間而控制通 信協定者。以往的半導體積體電路，雖然是設計因各半導 體積體電路而不同規格的測試用的介面電路，但是根據上 述技術，則必須要設計會因各半導體積體電路而規格不同 之測試用的介面電路。更者，有關掃描路徑，則也可以只 設置將各功能模組在作測試動作時的輸出入端子連接到上 述外部介面切換電路的匯流排。因此，不需要像以往之組 入移位掃描方式的半導體積體電路般，要針對每個半導體 積體電路重新製作掃描路徑以及測試形態。因此’可以大 幅地縮短半導體積體電路的開發期間。 又，上述外部介面切換電路，由於在作測試動作時， 係將上述模組之測試用的輸出入端子連接到上述外部端子 ，因此，可以在不增加外部端子的數目的情況下’針對各 模組進行測試。更者，介面控制電路，若是利用根據 (請先閱讀背面之注意事項 W本頁) 裝 · --線· 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 476123 A7 B7 經濟部智慧財產局員工消費合作社印製 五、發明說明（δ ) I ΕΕΕ 1 1 49 · 1規格所規定的j TAG介面的控制 電路，則可以提高汎用性’當然連半導體積體電路以及測 試都會變得容易。 又，在本發明中，雖然是以根據I E E E 1 1 4 9 . 1規格的J A T G介面爲例，但是也可以使用 具有同樣功能的專用介面控制電路，又，不具有該些介面 控制電路，而設置可由中央處理裝置來處理的測試用指令 ，則根據該指令，或是藉著與控制暫存器等的組合，也可 以實現同樣的測試功能。 實施發明之最佳形態 以下請參照圖面來說明本發明之最佳實施例。 第1圖係表作爲應用本發明之半導體積體電路的一例 之系統L S I的一實施例的方塊圖。係藉由周知的半導體 積體電路的製造技術，而被構成在如單晶矽的般的1個半 導體晶片1 0 0上。 第1圖係表示系統L S I的一例，係表示將本發明應 用在微處理器或是單晶片微晶電腦時的槪略構成。 第1圖的符號110〜140係被形成在上述半導體 晶片1 0 0上，而構成具有所希望之功能的系統的功能模 組，1 5 0爲針對該些模組與設在上述半導體晶片1 〇 0 之外部的外部裝置之間進行信號之輸出入的匯流排介面電 路，1 6 0爲用於供信號輸出入的多個外部端子。而外部 匯流排則被連接到該外部端子1 6 0。 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閱讀背面之注意事項 本頁) 裝 . --線· -8 - 476123 Α7 Β7 五、發明說明) 構成微處理器或是單晶片微電腦之功能模組，除了可 以解讀程式的命令，而執行對應之處理或演算的中央處理 單元（C P U核心）外，也可以是用於儲存程式或固定資 料之讀取專用記憶體R ο Μ，用於提供C P U之作業領域 或資料之暫時儲存領域之隨時讀寫記憶體RAM，用於管 理匯流排之使用權之匯流排控制器，串列通信介面，計時 電路，D M A ( Direct Memory Access )控制器，類比·數 位轉換電路，數位·類比轉換電路等之周邊電路模組（ IP)。在第1圖中，110爲CPU核心，IP120 〜140爲上述周邊電路模組。 在本實施例的系統L S I中，在上述各功能模組 1 1 0〜1 4 0以及匯流排介面電路1 5 0與外部端子 1 6 0之間，則設有用於匯流排介面電路1 5 0之本來的 fs號匯流排1 7 0 ’可以直接將信號，針對上述各功能模 組實施輸出入的直接匯流排1 7 1，用於切換爲了上述各 功能模組而設之移動掃描用的掃描路徑的外部介面切換電 路1 8 0，以及用於形成該外部介面切換電路1 8 0之切 換控制信號的介面控制電路1 9 0。上述掃描路徑1 7 2 〜1 7 5則分別包含用於輸入測試資料之測試資料輸入配 線（掃描輸入匯流排）以及用於輸出測試資料之測試資料 輸出配線（掃描輸出匯流排）。 上述介面控制電路1 9 0，如第7圖所示，乃被連接 到測試模式控制信號T C K，T R S T，T M S以及測試 信號輸入信號T D I ，測試資料輸出信號τ D〇之多個外 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閱讀背面之注意事項 ——裝—— 訂- 經濟部智慧財產局員工消費合作社印製 -9 - 476123 A7 B7 經濟部智慧財產局員工消費合作社印製 五、發明說明々 ) 部端子1 9 5。上述控制電路1 9 0則使用根據I EEE 1 1 4 9 · 1 規格所規定之 J T A g ( Joint Test Action Group )的介面控制電路，而對於該控制電路之指令之一 則設有用來切換上述外部介面切換電路1 8 0的切換指令 。介面控制電路1 9 0，則構成當從上述外部端子1 9 5 輸入該切換指令時，可以形成針對上述外部介面切換電路 1 8 0的介面切換控制信號I N C而加以控制。 此外，在第1圖中，除了上述的模組以外，也有將具 有使用者要求之邏輯功能的邏輯電路（所謂的使用者邏輯 電路）當作模組加以搭載的情形。又，設在各模組1 1 〇 〜1 4 0的掃描路徑並不限於1條，也可以針對各模組設 置必要的數目。此外，當設置多條的掃描路徑時，上述外 部介面切換電路1 8 0，會對各掃描路徑進行介面的切換 。外部端子1 6 0若是在掃描路徑的數目以上時，則可以 對該些掃描路徑排同時進行測試。 第2圖係表將構成第1圖所示之系統L S I的一個個 的功能模組，著眼於其邏輯構成，加以模式化表示者。 如第2圖所示，各功能模組1 1 0〜1 4 0包含鎖存 電路或是正反器，係由在某個時刻的輸出不是只由此時的 輸入信號所決定，而是根據輸入信號與剛剛之前的內部狀 態而決定的順序電路2 1 0，以及在某個時刻的輸出，只 是由此時的輸入信號所決定之解碼器或演算器等的組合電 路2 2 0等所構成。在第2圖中，附加符號FF 1〜 F F η者，係一除了構成順序電路2 1 0的邏輯外，也同 (請先閱讀背面之注意事項 本頁) •裝 --線· 本纸張/C度適用中國國家標準（CNS)A4規格（210 X 297公釐） 476123 A7 B7
經濟部智慧財產局員工消費合作社印-M 五、發明說明（δ ) 時構成掃描路徑用之移位暫存器的正反器。 第2圖係表示由正反器F F1〜F F η來構成掃描路 徑用之移位暫存器的情形。2 3 1爲針對該移位暫存器之 測試資料的掃描輸入路徑，2 3 2爲來自該移位暫存器之 資料的掃描輸出路徑，2 4 0爲模組1 1 0〜1 4 0之本 來的輸出入信號。輸出入信號2 4 0雖然會針對組合電路 2 2 0被輸入或是輸出，但是一般而言，大多會針對同步 於時脈信號而動作的順序電路2 1 0被輸入，而從輸出信 號暫時被鎖存正反器內開始，會在一定的時刻被輸出。上 述掃描輸入路徑2 3 1以及掃描輸出路徑2 3 2，則視爲 構成第1圖之掃描路徑1 7 1〜1 7 5之其中任一者。 第3圖係表上述正反器FF1〜FFn的具體例。如 同圖所示，各正反器係被設爲主鎖存器M L T與奴鎖存器 S C Τ之雙鎖存器構成。 其中的主鎖存器M L Τ，則備有2個資料輸入端子 3 0 1，3 0 3，對資料輸入端子3 0 1提供資料鎖存時 間之時脈C L Κ 1的輸入端子3 0 2，以及對資料輸入端 子3 0 2提供資料鎖存時間之時脈C Κ 2的輸入端子 3 0 4。主鎖存器M L Τ，係由將被輸入到上述資料端子 3 0 1的資料信號D以及其反轉信號，與被輸入到時脈端 子3 0 2的時脈信號CK 1當作輸入的NAND閘G 1〜 G 2，將被輸入到上述資料端子3 0 3的資料信號S I Ν 以及其反轉信號，與被輸入到時脈端子3 0 4的時脈信號 CK2當作輸入的NAND閘G5，G6，以及將該些 (請先閱讀背面之注意事項 本頁) 裝 --線- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -11 - 476123 A7 B7
經濟部智慧財產局員工消費合作社印-M 五、發明說明6 ) NAND閘Gl，G2，G5，G6之輸出信號當作輸入 ，且彼此的輸出端子被交差結合到另一個閘的輸入端子的 一個的NAND閘G3，G4所構成。 在主鎖存器ML T的上述資料輸入端子3 0 1 ’則被 輸入有來自構成內部邏輯電路之前段的邏輯閘的信號D ’ 而在資料輸入端子3 0 3，則被輸入有來自構成掃描路徑 之前段的正反器的信號S I N。 另一方面，奴鎖定器S L T，則備有被連接到上述主 鎖存器MLT之輸出節點N1，N2的2個資料輸入端子 ，供給該資料輸入端子之資料銷存時間的時脈端子3 0 6 ，以及1個資料輸出端子305。此外，奴鎖存器SLT ，係由將主鎖存器M L T的輸出信號與被輸入到時脈信號 3 0 6之時脈信號C Κ 3當作輸入的N A N D閘G 7， G 8，以及將該些N A N D閘G 7，G 8的輸出信號當作 輸入，且彼此將輸出端子交差結合到另一個閘之輸入端子 的一個的N A N D閘G 9，G 1 0所構成。 該奴鎖存器S L T的輸出端子，則共同地被連接到構 成內部邏輯電路之後段的邏輯閘的輸入端子，與構成掃描 路徑之後段的正反器的資料輸入端子。即使是如此地連接 ，藉著在適當的時間，將時脈CK 1或CK 2之其中任一 者供給到主鎖定器H L T，在一般動作時，可以避免至鎖 存器ML Τ讀入來自在掃描路徑上的前段正反器的信號。 此外，第3圖所示的正反器，雖然是將在作一般動作 時之信號的輸出端子Q與在作掃描測試時之信號的輸出端 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閱讀背面之注意事項 Μ本頁) •裝 訂. --線. 476123 Α7 Β7 五、發明說明) 子S OUT設成共用，但是當然也可以個別地設置輸出端 子。 第4圖（a )係表示在將測試資料掃描輸入到構成內 部掃描路徑之正反器F F i ( i = 1〜；q ),而供給到內 部邏輯電路時的各時脈信號CK 1〜CK 3與資料信號 S I N的時間，第4圖（b)係表示正反器ff i讀入在 內部邏輯電路內之邏輯閘的輸出（資料D)，而將所讀入 的資料作掃描輸出時之各時脈信號CK 1〜CK 3與資料 信號D之時間，又，第4圖（c )係表示在作一般動作時 ’正反器F F i讀入前段之邏輯閘的輸出，且將其輸出到 下一段之邏輯閘時之各時脈信號C K 1〜C K 3與資料信 號D的時間。 經濟部智慧財產局員工消費合作社印製 -------------裝--- (請先閱讀背面之注意事項¾本頁) -I線· 當從掃描路徑，將測試資料掃描輸入到正反器時，如 第4圖（a)所示’首先，根據時脈CK2，主鎖存器 M L T會讀入掃描輸入資料之輸入端子3 〇 3的資料 S I Ν，而根據時脈CK3，將主鎖存器MLT的儲存資 料轉送到奴鎖定器S L Τ。藉著反覆該動作，測試資料， 會一個個地藉由在掃描路徑上的正反器F F 1〜F F η而 移位。 當測試資料的掃描輸入結束時，該資料會被輸入到本 來的邏輯電路內，其輸出會發生變化。其輸出D，如第4 圖（b )所示，會根據時脈c Κ 1，從資料輸入端子 3 0 1送到主鎖存器M L T，且根據時脈C K 3，將主鎖 存器M L Τ的儲存資料轉送到奴鎖存器S l Τ。藉此，正 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公t ) -13- 476123 Α7 Β7 經濟部智慧財產局員工消費合作社印« 五、發明說明（1 ) 反器可從資料輸入端子3 0 1讀入在內部邏輯電路內之邏 輯閘的輸出。 接著，藉著再度交互地將時脈C K 2與C K 3供給到 正反器FF1〜FFn，可以使得爲正反器FF1〜 F F η所讀入的資料，沿著掃描路徑而移位。藉此，根據 掃描輸入資料之內部邏輯電路的動作結果，即可以經由掃 描路徑而輸出到外部端子。 另一方面，在作一般的動作時，則藉著反覆地實施根 據第4圖（c)所示之時間來讀入資料輸入端子D之資料 的動作與將資料從主鎖存器M L Τ轉送到奴鎖存器S l Τ 的動作，可以進行邏輯動作。 第5圖係表第1圖所示之外部介面切換電路1 8 0的 具體例。 該實施例的外部介面切換電路1 8 0係由多個選擇器 所構成。在第5圖中，雖然是表示針對2個外部端子 161 ， 162具有4個選擇器411〜414，但是選 擇器的數目並不限於4個。由於第5圖所示之外部端子係 一在輸入與輸出共用著端子的端子，因此，雖然是針對各 外部端子分別設有2個選擇器，但是對於輸入專用或是輸 出專用的端子，則分別各設有1個選擇器。 選擇器4 1 1，則是爲了在測試時，要響應於切換控 制信號，而選擇性地將 (1 )來自被連接到模組1 0 ( C Ρ υ核心）的掃描 輸出路徑（測試信號輸出配線）4 0 2的測試結果輸出信 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閱讀背面之注意事項 本頁) --裝 · 線- -14- 476123 A7 B7 經濟部智慧財產局員工消費合作社印製 五、發明說明（2 ) 號（掃描輸出信號）。 (2 )來自被連接到模組Γ 2 0 ( 1 3 0，1 4 0 ) 之掃描輸出路徑（測試信號輸出配線）4 0 8的測試結果 輸出信號（掃描輸出信號），或是 (3 )，來自被連接到上述模組1 1 0之信號用配線 的輸出信號，以及在被連接到上述模組1 1 0之信號用配 線4 0 4內，未經過上述匯流排介面電路1 5 0的輸出信 號。 轉送到上述外部端子1 6 1而設的。 另一方面，選擇器411，則是爲了在作一般動作時 ，將來自被連接到上述匯流排介面電路1 5 0之一般信號 配線1 7 0的一般輸出信號輸出到上述外部端子1 6 1而 設的。 選擇器4 1 2，則是爲了在測試時，將從外部端子 1 6 1所輸入的測試輸入信號，選擇性地供給到以下而設 的。亦即 (4 )，當作掃描輸入信號，而供給到被連接到模姐 1 1 0 ( C P U核心）之掃描輸入路徑（測試信號輸入配 線）4 0 1。 (5 )，當作掃描輸入信號，而供給到被連接到模組 120 (130，140)之掃描輸入路徑（測試信號輸 入配線）4 0 7。 (6 )，當作測試信號，而供給到被連接模組之信號 用配線4 0 3以及被連接到上述模組1 1 〇之信號用配線 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閱讀背面之注意事項
本頁) 訂： -1線- / I 2 6 7 經濟部智慧財產局員工消費合作社印製 A7 __B7 _五、發明說明（3 ) 4 0 4° 另一方面，上述選擇器4 12，則是爲了在作一般動 作時，將從外部端子1 6 1所輸入之一般輸入信號，輸入 到被連接到上述匯流排介面電路1 5 0而設的。 因此，在選擇器411以及412，可以如第5圖所 示，被連接到多個功能模組之掃描輸入匯流排以及掃描輸 出匯流排，又，也可以被連到1個功能模組的掃描輸入匯 流排以及掃描輸出匯流排。 選擇器4 1 4以及4 1 4係爲了外部端子1 6 2而設 ，係被連接到上述功能模組1 1 0以及1 2 0以外的功能 模組1 3 0或1 4 0。 第5圖中，雖然爲了避免複雜而未圖示，但是如下所 述般地被設置。 亦即，選擇器4 1 3，則是爲了在作測試時，選擇性 地將， (7 )，來自被連接到模組1 3 0或1 4 0的掃描輸 出路徑（測試信號輸出配線）的測試結果輸出信號（掃描 輸出信號）， (8 )，從被連接到上述模組1 1 0，1 2 0 ’ 1 3 0，或1 4 0的信號用配線（對應於4 0 3，4 0 6 等之一般信號用配線）所選出的輸出信號，以及在被連接 到上述模組1 1 0，1 2 0，1 3 0或1 4 0之信號用配 線（對應於4 0 4，4 0 5等之信號配線）內，未經過上 述匯流排介面電路1 5 0的輸出信號。 (請先閱讀背面之注意事項 r本頁) 裝 訂. --線· 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -16- 476123 A7 B7 經濟部智慧財產局員工消費合作社印-t 五、發明說明“） 輸出到上述外部端子1 6 2而設的。 另一方面，選擇器4 1 3，則是爲了在作一般動作時 ’將來自被連接到上述匯流排介面電路1 5 0之一般信號 配線1 7 0的一般輸出信號，供給到上述外部端子1 6 2 而設的。亦即，此時，選擇器4 1 3，如可以滿足實施例 之半導體積體電路在一般動作模式下的功能般地，將信號 輸出功能分配給外部端子1 6 3。因此，外部端子1 6 2 的連接對象，則可以是從上述模組1 1 0，1 2 0， 1 3 0，以及1 4 0中所選出之任意的功能模組。 選擇器4 1 4，則是爲了在測試時，將從外部端子 1 6 2所輸入之測試輸入信號，選擇性地供給到以下而設 的。 (9 )，當作掃描輸入信號，而供給到被連接到模組 1 3 0或1 4 0之掃描輸入路徑（測試信號輸入配線）， 或 (10)，當作測試輸入信號，而將從外部端子 1 6 2所輸入之一般輸入配線，供給到被連接到上述模組 110，120，130，或140的信號用配線（對應 4 0 3，4 0 6等的信號用配線），以及被連接到上述模 組1 1 0，1 2 0，1 3 0，或1 4 0之信號用配線（對 應於4 0 4，4 0 5等的信號配線）。 另一方面，上述選擇器4 1 4，則是爲了在作一般的 動作時，將從外部端子1 6 2所輸入的一般信號，供給到 被連接到上述匯流排介面電路1 5 0的一般信號配線 (請先閱讀背面之注意事項 本頁) •裝 丨線- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -17- 476123 A7 B7 經濟部智慧財產局員工消費合作社印製 五、發明說明) 1 7 0而設的。亦即，此時，選擇器4 1 4，會如可以滿 足實施例之半導體積體電路在一般動作模式下的功能般地 ，將信號輸入功能分配給外部端子1 6 2。因此，外部端 子1 6 2的連接對象，可以是從上述模組1 1 〇，1 2 0 ，1 3 0以及1 4 .0中所選出之任意的功能模組。 此外’在弟5圖中’ 4 2 1爲將選擇器4 1 1的輸出 信號供給到外部端子1 6 1的輸出緩衝電路，4 2 2爲將 從外部端子1 6 1所輸入的信號，供給到選擇器4 1 2的 輸入緩衝電路，4 2 3爲將從外部端子1 6 2所輸入的信 號，供給到選擇器4 1 4的輸入緩衝電路。 上述選擇器4 1 1〜4 1 4，則是根據來自J ATG 介面控制電路1 9 0的多個切換控制信號I N C來控制其 切換動作。根據選擇器4 1 1〜4 1 4的切換動作，可以 達成如第6圖（a)〜（e)所示之5種的輸出入模式， 以下則針對各模式加以說明。 (a )，將模組1 1 0 ( C P U核心）以及周邊模組 1 2 0之輸出入端子，經由匯流排介面電路1 5 0，而連 接到外部端子1 6 1，1 6 2的一般動作模式。該模式， 則藉由選擇器411〜414的一般動作而達成。 (b )，將模組1 1 0 ( C P U核心）的輸出入端子 ，直接連接到外部端子1 6 1，1 6 2，進行輸出入，而 針對該模組的功能進行測試之單獨C P U測試樣式。該模 式，則藉由選擇器411〜414之上述（3) ，（6) ，（8)，以及（10)等的動作而達成。 --------------裝—— (請先閱讀背面之注意事項^一^本頁) 訂： •線· 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -18- 476123 A7 B7 經濟部智慧財產局員工消費合作社印製 五、發明說明纟6 ) (c)，將周邊模組120 (130，140)的輸 出入端子，直接連接到外部端子_1 6 1 ( 1 6 2 )進行輸 出入，而針對該模組的功能進行測試之單獨周邊模組測試 模式。該模式，則藉由選擇器4 1 3以及41 4之上述（ 8)以及（10)的動作而達成。 (d )，將模組1 1 0 ( C P U核心）的掃描路徑 4 0 1，4 0 2直接連接到外部端子，而進行測試信號之 掃描輸入以及掃描輸出的C P U移位掃描測試模式。該模 式，則是藉由選擇器4 1 1以及4 1 2之上述（1 )以及 (5 )的動作而達成。 (e )，將周邊模組1 2 0 ( 1 3 0，1 4 0 )之掃 描路徑407，408，直接連接到外部端子1 6 1， 1 6 2，而進行測試信號之掃描輸入以及掃描輸出之周邊 模組移位掃描測試模式。該模式，則藉由選擇器4 1 1〜 414之上述（2) ，（5) ，（7)以及（9)的動作 而達成。 第7圖係表第1圖所示之J A T G介面控制電路 1 9 0的具體例。 J A T G介面控制電路1 9 0係一用於達成根據 I E E E 1 1 4 9 · 1規格所規定之內部移位掃描測試或 邊界掃描測試電路之介面控制電路。上述控制電路1 9 0 係由讀取從外部呈串列地被輸入之測試資料及指令，以及 用於呈串列地輸出來自晶片內之模組的測試結果資料，而 被設爲T A P ( Test Access Port)的指令。資料輸出入電 (請先閱讀背面之注意事項 N本頁) -裝 訂. -線· 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 19 - 476123 A7 B7
經濟部智慧財產局員工消費合作社印-M 五、發明說明（17 ) 路5 1 0，用來控制該輸出入電路5 1 0的TAP控制器 520，以及解讀由指令，資料輸出入電路510所讀取 的命令（指令），而進行與上述命令呈對應的測試控制的 測試控制部所構成。 T A P控制器5 2 0則被連接到3個專用外部端子 501〜503，而構成可分別從該些端子501〜 5 0 3輸入用來指定測試模式的測試模式選擇信號T M S ，測試用時脈T C Κ，以及非同步重置信號T R S Τ。 T A Ρ控制器5 2 0，則根據該些信號T M S，T C Κ以 及T R S Τ的信號位準，而來控制在指令。資料輸出入電 路5 1 0內的暫存器5 1 1〜5 1 5以及多工器5 1 6的 控制信號5 2 0 1。雖然未特別加以限制，但是T A Ρ控 制器5 2 0被構成爲每當輸入測試模式選擇信號Τ M S的 1個脈衝時，則進行測試模式的切換。 指令·資料輸出入電路5 1 0，係由：在將來自輸入 埠用端子5 0 4的測試資料移位到輸出埠用端子5 0 5時 所使用之旁通（by-pass )暫存器5 11，用於進行輸出入 資料之串列1並列轉換的移位暫存器5 1 2，儲存了用來 控制內部之測試方法的指令的指令暫存器（L S D I R ) 5 1 3，用來設定晶片固有之製造辨識編號的裝置I D暫 存器（I DC ODE) 5 1 4，在將特定的信號傳送到各 模組時所使用之資料暫存器（S D D R ) 5 1 5，以及用 於切換旁通暫存器511與移位暫存器512之路徑的多 工器5 16 (MUX)等所構成。 (請先閱讀背面之注意事項 t本頁) --裝 訂· ;線- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -20· 476123 A7 B7 經濟部智慧財產局員工消費合作社印-« 五、發明說明彳8 ) 又，在指令·資料輸出入電路5 1 〇，則設有指令或 資料T D I的輸入端子5 0 4與測試結果資料T D〇之輸 出端子5 0 5，而所輸入的測試資料T D I ，則經由上述 移位暫存器5 1 2，被供給到各暫存器5 1 3〜5 1 5。 又，經由信號線5 4 0，可以將來自晶片內之各模組的値 儲存在指令·資料輸出入電路510內的上述暫存器 5 1 3 〜5 1 5。 依據J TAG規格，被設定在上述指令暫存器5 1 3 之命令，雖然是準備了幾個必須命令，但是也可以另外設 置幾個選用（option )命令。在本實施例中，該選用命令 的一個則是一用來控制上述外部介面切換電路1 8 0之切 換的切換指令。該切換指令，當從資料輸入端子5 0 4被 輸入到指令。資料輸出入電路5 1 0時，則會被儲存在指 令暫存器5 1 3，且指令解碼器5 3 1會對該指令實施解 碼。測試模式判斷電路5 3 2，則根據指令資料5 3 1的 解碼結果，來判斷測試模式的種類與要執行那個模組的測 試。例如，輸出外部介面切換電路1 8 0之切換控制信號 INC。 測試控制部5 3 0，則除了，上述指令解碼器5 3 1 以及測試模式判斷電路5 3 2外，也設有：用來控制邊界 (boundary )掃描路徑（用於測試與其他之半導體積體電 路之信號的處理）的邊界掃描控制電路5 3 3，在進行移 位掃描測試時，產生用於讀取構成掃描路徑之上述正反器 (第3圖）的掃描用時脈信號C K 2，C K 3以及監視器 (請先閱讀背面之注意事項 W本頁) 裝 訂· --線· 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -21 - 476123 A7 B7 經濟部智慧財產局員工消費合作社印製 五、發明說明（9 ) 信號的時脈信號C K 1等，測試用的時脈信號以及控制信 號的測試電路5 3 4。 雖然在第1圖之實施例中未說明，但是當半導體積體 電路具備進行已使用該邊界掃描控制電路5 3 3之控制功 能的邊界掃描測試的功能時，則例如在外部介面切換電路 1 8 0內設有構成邊界掃描路徑的移位暫存器。 第8圖係表示上述實施例的變形例，係一將J A T G 介面控制電路1 9 0呈一體地設在模組1 1 0 ( C P U核 心）者。藉著如此的構成，若是一旦設計出介面控制電路 內藏模組，藉著將其登錄在資料庫等內，則在開發其他的 系統L S I時，藉由使用該模組，可以省略掉設計介面控 制電路的手續。而一體地設置介面控制電路的模組，則不 限於C P U核心，也可以是任意的周邊模組。特別是在開 發系統L S I時，則最希望是使用頻率高的模組。 第9圖係表應用本發明之系統L S I的其他的實施例 。該實施例，除了模組內部的掃描路徑（4 0 1 ，4 0 2 )以外，也設有用於針對模組周邊的信號，亦即，經由外 部端子被輸出入到模組（4 0 3，4 0 4 )，以及模組間 之信號（8 0 3 )進行鎖存（latch )的正反器8 0 1，且 設有將該些呈串聯連接，而將測試信號予以掃描輸入，或 是將監視器信號予以掃描輸出的掃描路徑（8 0 2 )，該 掃描路徑，則也可以與藉由外部介面切換電路1 8 0而切 換的其他的信號匯流排互相切換。 此外，對於該模組周邊之信號之掃描路徑的控制，則 (請先閱讀背面之注意事項 本頁) •裝 ·- -線_ 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 22· 2 61 7 經濟部智慧財產局員工消費合作社印制π A7 __B7____ 五、發明說明) 也可以利用第7圖所示之邊界掃描控制電路5 3 3的功能 來進行。在模組內部的掃描路徑，雖然是無法監視位在構 成該掃描路徑之正反器之後段的邏輯閘的輸出信號，但是 如第9圖所示，藉著設置可以監視模組周邊之信號的掃描 路徑，可以進行更確實的測試。當將本實施例與第1圖的 實施例組合在一起使用時，用於對第9圖之信號匯流排 4 0 3，4 0 4上的信號加以鎖存之正反器，則可以省略 ，而設置由純粹只是監視模組間之信號的正反器所構成的 掃描路徑。 以上雖然是根據實施例，來具體地說明由本發明人所 提出之發明，但是本發明並不限定於上述實施例，當然在 不脫離其要旨的範圍內，可以進行各種的變更。例如，在 上述實施例中，雖然在作移位掃描測試時的掃描輸入資料 ’是從外部端子1 6 0，經由外部介面切換電路1 8 0而 輸入到各掃描路徑，但是也可以在晶片內部設置可以產生 如隨機形態（random pattern )產生電路般的測試信號的電 路，而將測試信號輸入到各掃描路徑。 又，介面控制電路，可以取代根據I E E E 1 1 4 9 · 1規格而來的J T A G介面，但是也可以利用 專用的介面控制電路，來控制外部介面切換電路的控制等 。更者，也可以不具有介面控制電路，也可以事先組入可 以由中央處理裝置所執行的測試用指令，藉著執行該指令 ’或是與控制暫存器等的組合，可以由中央處理裝置，或 是測試用控制電路來控制外部介面切換電路。 請先閱讀背面之注意事項 本頁) 裝 訂·- 線- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -23- V J 2 6 47 A7 —____B7 五、發明說明h ) 產業上之利用性 在以上的說明中，雖然是以將本發明人所提出的發明 當作背景之微處理器乃至於單晶片微電腦爲例如加以說明 ，但是本發明並不.限定於此，也可以廣泛地被利用在內藏 有多個模組的L S I上。 發明的效果 根據在本案所揭露之發明中的代表者所得到的效果， 若是簡單地加以說明，則如下所述。 亦即，根據本發明，可以縮短利用多個模組，來構成 系統L S I時的開發期間。又，外部介面切換電路，由於 在作測試動作時，係將上述模組之測試用的輸出入端子連 接到外部端子，因此可以在不增加外部端子之數目的情形 下，針對各模組進行測試。 .圖面之簡單說明： 第1圖係表應用本發明之最佳之半導體積體電路之一 實施例的方塊圖。 第2圖係表示構成半導體積體電路之功能模組之槪略 構成的槪念圖。 第3圖係表構成移動掃描方式之測試用移位暫存器之 正反器之具體例的邏輯構成圖。 第4圖係表移動掃描用之正反器之動作時間的時序圖 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） --------------裝--- (請先閱讀背面之注意事項本頁) 訂：
經濟部智慧財產局員工消費合作社印-M -24- 476123 A7 __ B7 經濟部智慧財產局員工消費合作社印製 五、發明說明έ2 ) 〇 第5圖係表外部介面切換電路之構成與功能模組之間 之關係的槪略構成圖。 第6圖係表應用本發明之半導體積體電路中之信號匯 流排之切換狀態的說明圖。 第7圖係表J TAG介面控制電路之構成例的方塊圖 〇 第8圖係表本發明之其他實施例的方塊圖。 第9圖係表應用本發明之半導體積體電路中之功能模 組間之信號之觀測方法的一例的說明圖。 元件對照表 100 半導體晶片 1 1 0〜1 4 0 功能模組 150 匯流排界面電路 160 外部端子 161 外部端子 162 外部端子 170 信號配線 171 直接路徑 172 掃描路徑 173 掃描路徑 174 掃描路徑 175 掃描路徑 (請先閱讀背面之注意事項 N本頁) 言 Τ 本紙張尺度適用中國國家標準（CNS)A4規格（210 χ 297公釐） 476123 A7 B7 經濟部智慧財產局員工消費合作社印製 五、 發明說明匕 ) 1 8 0 外 部 1 9 0 介 面 1 9 5 外 部 2 1 0 順 序 2 2 0 組 合 2 3 1 掃 描 2 3 2 掃 描 2 4 0 輸 出 3 0 1 資 料 3 0 2 時 脈 3 〇 3 資 料 3 〇 4 時 脈 3 〇 5 資 料 3 0 6 時 脈 4 0 1 掃 描 4 〇 2 掃 描 4 0 3 信 號 4 0 4 信 號 4 〇 5 信 Ocfe Ψι 4 0 6 信 號 4 〇 7 掃 描 4 0 8 掃 描 4 1 1〜 4 1 4 4 2 1〜 4 2 4 界面切換電路 控制電路 端子 電路 電路 輸入路徑 輸出路徑 入信號 輸入端子 C K 1輸入端子 輸入端子 C K 2輸入端子 輸出端子 端子 輸入路徑 輸出路徑 用配線 用配線 用配線 用配線 輸入路徑 輸出路徑 選擇器 輸入緩衝電路 (請先閱讀背面之注意事項 本頁) 裝 --線· 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -26- 3 61 47 A7 B7 經濟部智慧財產局員工消費合作社印製 五、發明說明h ) 501 外部端子 502 外部端子 503 外部端子 504 輸入璋用端子 505 輸出璋用端子 510 資料輸出入電路 511 旁通暫存器 512 移位暫存器 513 指令暫存器 514 裝置ID暫存器 515 資料暫存器 5 16 多工器 520 TAP控制器 5201 控制信號 5 3 0 控制部 531 指令解碼器 532 測試模式判斷電路 533 邊界掃描控制電路 534 測試電路 8 0 1 正反器 802 掃描路徑 8 0 3 模組間信號。 (請先閱讀背面之注意事項 本頁) 裝 _ --線· 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -27-

Claims (1)

  1. 476123
    A8 B8 C8 D8 六、申請專利範圍 第88 1 097 1 7號專利申請案 中文申請專利範圍修正本 民國8 9年1 2月修正 1 · 一種半導體積體電路，其特徵在於··備有：具有 資料端子，控制端子以及測試用端子之多個功能模組，外 部端子’以及設在上述測試用端子與上述外部端子之間， 進行信號之切換的切換電路，而上述切換電路則構成在作 測試動作時，至少會將上述模組之測試用端子連接到上述 外部端子。 2 ·如申請專利範圍第1項之半導體積體電路，備有 可根據一般動作與測試動作，而切換上述功能模組以及切 換電路之切換控制電路。 3 ·如申請專利範圍第2項之半導體積體電路，上述 切換電路以及切換控制電路，則構成可以針對上述各功能 模組進行測試。 4 ·如申請專利範圍第3項之半導體積體電路，.上述 測試是一利用設在上述模組內部之掃描路徑的測試。 5 ·如申請專利範圍第4項之半導體積體電路，上述 掃描路徑係於每個模組中被分割，而可在其中一個模組單 獨進行測試。 6 .如申請專利範圍第1項至第5項中之任一項之半 導體積體電路，上述切換電路則構成可將上述功能模組之 測試用端子與功能模組的資料端子，或是控制端子切換到 上述外部端子。 玉紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） ~ I-------------------訂---------^9. (請先閲讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 476123 經濟部智慧財產局員工消費合作社印製 A8 B8 C8 D8 六、申請專利範圍 7 ·如申請專利範圍第1項至第5項中之任一項之半 導體積體電路，備有可抽出在上述多個功能模組間之信號 的掃描路徑，而將該掃描路徑構成可將上述切換電路連接 到上述外部端子。 8 ·如申請專利範圍第1項至第5項中之任一項之半 導體積體電路，上述切換控制電路係一根據I E E E 1 1 4 9 · 1規格所規定之J T A G介面控制電路。 9 ·如申請專利範圍第1項至第5項中之任一項之半 導體積體電路，上述功能模組係由內藏中央處理單元，1 個或2個以上之周邊電路所構成。 1 〇 ·如申請專利範圍第5項之半導體積體電路，對 上述各模組的測試，可以對各模組獨立地進行，以及對多 個模組同時進行測試。 1 1 ·如申請專利範圍第1項之半導體積體電路，上 述資料端子以及控制端子包含匯流排。 1 2 · —種半導體積體電路，其特徵在於：包括： 多個外部端子； 具有測試用端子與一般信號端子的功能模組； 被連接於上述多個外部端子與上述功能模組之上述測 試用端子和上述一般信號端子之間，在作一般動作時，將 上述功能模組之上述一般信號端子連接到上述多個外部端 子，而在作測試動作時，會響應於控制信號，將上述功能 模組之上述測試用端子連接到上述多個外部端子之其中一 者的切換電路； 本紙張尺度適用f國國家標準（CNS)A4規格（210 X 297公釐1 ~ -------------------訂---------線 (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 476123 A8 B8 C8 D8 六、申請專利範圍 呈串列地被供給指令的測試端子及； 被連接到上述測試端子，且響應於上述指令，將上述 控制信號供給到上述切換電路的測試控制電路。 13·—種半導體積體電路，其特徵在於：備有： 呈串列地被供給指令的測試端子； 被連接到上述測試端子，且響應於上述指令而供給控 制信號的測試控制電路； 具有測試資料輸入端子，測試資料輸出端子以及多個 信號端子的功能模組； 具有被連接到上述多個信號端子之輸入的匯流排介面 電路； 包含：具有被連接到上述測試資料輸入端子的輸出與 被連接到上述匯流排介面電路的輸出的第1選擇器，與具 有被連接到上述測試資料輸出端子的輸入與被連接到上述 匯流排介面電路的輸入的第2選擇器而構成的切換電路及； 被連接到上述第1選擇器的輸入與上述第2選擇器的 輸出的外部端子， 上述第1選擇器，則響應於上述控制信號，將上述外 部端子連接到被結合到上述測試資料輸入端子的輸出， 上述第2選擇器，則響應於上述控制信號，將被結合 在上述測試資料輸出端子的輸入連接到上述外部端子。 1 4 . 一種半導體積體電路，其特徵在於：備有： 呈串列地被供給指令的測試端子； 被連接到上述測試端子，且響應於上述指令，而供給 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -3 - ------------------- (請先閱讀背面之注意事項再填寫本頁) 訂--- 線#_ 476123 A8B8C8D8 六、申請專利範圍 控制信號的測試控制電路； 具有弟1測試資料輸入端子，第一測試資料輸出端子 ’以及多個第1信號端子的第1功能模組； 具有第2測試資料輸入端子，第2測試資料輸出端子 ’以及多個第2信號端子的第2功能模組； 具有被連接到上述多個第1信號端子的第1輸入與被 連接到上述多個第2信號端子的第2輸入的匯流排介面電 路； 包含：具有被連接到上述第1測試資料輸入端子的第 1輸出與被連接到上述匯流排介面電路之第1輸入的第2 輸出的第1選擇器，具有被連接到上述第1測試資料輸出 端子的第1輸入與被連接到上述匯流排介面電路之第1輸 出的第2輸入的第2選擇器，具有被連接到上述第2測試 資料輸入端子的第3輸出與被連接到上述匯流排介面電路 之第2輸入的第4輸出的第3選擇器，以及具有被連接到 上述第2測試資料輸出端子的第3輸入與被連接到上述匯 流排介面電路之第2輸出的第4輸入的第4選擇器而構成 的切換電路； 被連接到上述第1選擇器之輸入與上述第2選擇器之 輸出的第1外部端子及； 被連接到上述第3選擇器之輸入與上述第4選擇器之 輸出的第2外部端子； 上述第1選擇器，則響應於上述控制信號，而將上述 第1外部端子連接到上述第1輸出， (請先閲讀背面之注意事項再填寫本頁) •春\>--------訂---------線* 經濟部智慧財產局員工消費合作社印製 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -4 - 476123 A8 B8 C8 D8 六、申請專利範圍 上述第2選擇器，則響應於上述控制信號，而將上述 第1輸入連接到上述第1外部端子， 上述第3選擇器，則響應於上述控制信號，而將上述 第2外部端子連接到上述第3輸出， 上述第4選擇器，則響應於上述控制信號，將上述第 3輸入連接到上述第2外部端子。 1 5 ·如申請專利範圍第1項至第5項中之任一項之 半導體積體電路裝置，其中上述功能模組具有多個掃描路 徑，上述切換電路可將上述掃描路徑連接到外部端子，外 部端子多數存在，且在對上述功能模組的功能進行測試動 作時，至少可與一個以上的外部端子連接。 16 . —種半導體積體電路，其特徵在於：包括： 具有第1測試資料輸入端子，第1測試資料輸出端子 ，以及多個第1信號端子的第1功能模組； 具有第2測試資料輸入端子，第2測試資料輸出端子 ，以及多個第2信號端子的第2功能模組； 具有被連接到上述多個第1信號端子的第1輸入與被 連接到上述多個第2信號端子之第2輸入的匯流排介面電 路； 外部端子及； 具有將上述第1測試資料輸入端子以及第1測試資料 輸出端子連接到上述外部端子的第1模式，將上述第2測 試資料輸入端子以及上述第2測試資料輸出端子連接到上 述外部端子的第2模式，將上述多個第1信號端子連接到 (請先閱讀背面之注意事項再填寫本頁) --------訂---------線赢 經濟部智慧財產局員工消費合作社印製 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） _ 5 476123 A8B8C8D8 經濟部智慧財產局員工消費合作社印製 六、申請專利範圍 上述外部端子的第3模式，將上述多個第2信號端子連接 到上述外部端子的第4模式，以及將上述匯流排介面電路 的輸出連接到上述外部端子的第5模式而構成的切換電路 〇 17 · —種半導體積體電路，其特徵在於：更包含： 呈串列地被供給指令的測試端子及； 被連接到上述測試端子，且響應於上述指令而供給控 制信號的測試控制電路， 上述切換電路，則根據上述控制電路而控制上述第1 至第5模式。 18 . —種半導體積體電路，其特徵在於： 具有測試端子與多個信號端子的功能模組； 外部端子； 被連接到上述測試端子，上述多個信號端子與上述外 部端子的切換電路及； 可在中央處理裝置中執行的控制命令， 中央處理裝置，藉由上述控制命令的執行，根據一定 的資訊，將上述測試端子與上述外部端子連接到上述切換 電路。 1 9 ·如申請專利範圍第1 8項之半導體積體電路， 更具有測試控制電路，上述測試控制電路，則被連接到上 述中央處理裝置與上述切換電路，而上述中央處理裝置， 則藉著執行上述控制命令，可讓上述測試控制電路控制上 述切換電路。 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐^ ~ " ---------------------訂---------線 (請先閱讀背面之注意事項再填寫本頁)
TW088109717A 1999-05-26 1999-06-10 Semiconductor integrated circuit TW476123B (en)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/JP1999/002755 WO2000073809A1 (fr) 1999-05-26 1999-05-26 Circuit integre a semi-conducteur

Publications (1)

Publication Number Publication Date
TW476123B true TW476123B (en) 2002-02-11

Family

ID=14235789

Family Applications (1)

Application Number Title Priority Date Filing Date
TW088109717A TW476123B (en) 1999-05-26 1999-06-10 Semiconductor integrated circuit

Country Status (4)

Country Link
US (1) US7013415B1 (zh)
JP (1) JP3966453B2 (zh)
TW (1) TW476123B (zh)
WO (1) WO2000073809A1 (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI410653B (zh) * 2008-10-28 2013-10-01 Broadcom Corp 一種積體電路及方法

Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW484016B (en) * 1999-07-28 2002-04-21 Hitachi Ltd Semiconductor integrated circuit and recording medium
DE10162310A1 (de) * 2001-12-19 2003-07-03 Philips Intellectual Property Verfahren und Anordnung zur Übertragung von Signalen von erzeugenden Funktionseinheiten an verarbeitende Funktionseinheiten elektrischer Schaltungen
JP2005283206A (ja) * 2004-03-29 2005-10-13 Nec Micro Systems Ltd 半導体装置及びそのテスト方法
US9038070B2 (en) 2004-09-14 2015-05-19 Synopsys, Inc. Debug in a multicore architecture
GB0420442D0 (en) * 2004-09-14 2004-10-20 Ignios Ltd Debug in a multicore architecture
US7610526B2 (en) 2005-01-24 2009-10-27 Hewlett-Packard Development Company, L.P. On-chip circuitry for bus validation
GB0526448D0 (en) * 2005-12-23 2006-02-08 Advanced Risc Mach Ltd Diagnostic mode switching
JP5329743B2 (ja) * 2006-01-12 2013-10-30 ルネサスエレクトロニクス株式会社 半導体集積回路装置
JP2008089545A (ja) * 2006-10-05 2008-04-17 Matsushita Electric Ind Co Ltd 解析装置
KR101016733B1 (ko) * 2008-03-28 2011-02-25 후지쯔 가부시끼가이샤 스캔 제어 방법, 스캔 제어 회로 및 장치
JP5167904B2 (ja) * 2008-03-28 2013-03-21 富士通株式会社 スキャン制御方法、スキャン制御回路及び装置
US7949918B2 (en) * 2008-07-24 2011-05-24 International Business Machines Corporation Asynchronous communication using standard boundary architecture cells
US7890824B2 (en) 2008-07-24 2011-02-15 International Business Machines Corporation Asynchronous communication apparatus using JTAG test data registers
CN102043124B (zh) * 2009-10-12 2013-07-17 炬力集成电路设计有限公司 一种具有扫描链的集成电路
US8578224B2 (en) * 2011-12-31 2013-11-05 Texas Instruments Incorporated High density flip-flop with asynchronous reset
US9753087B2 (en) 2012-05-10 2017-09-05 Telefonaktiebolaget Lm Ericsson (Publ) Method for testing a multi-chip system or a single chip and system thereof
US9500700B1 (en) * 2013-11-15 2016-11-22 Xilinx, Inc. Circuits for and methods of testing the operation of an input/output port
US9810739B2 (en) * 2015-10-27 2017-11-07 Andes Technology Corporation Electronic system, system diagnostic circuit and operation method thereof
JP6782134B2 (ja) * 2016-09-26 2020-11-11 ラピスセミコンダクタ株式会社 スキャン回路、集合スキャン回路、半導体装置、および半導体装置の検査方法

Family Cites Families (33)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4698588A (en) * 1985-10-23 1987-10-06 Texas Instruments Incorporated Transparent shift register latch for isolating peripheral ports during scan testing of a logic circuit
JPS63241372A (ja) * 1987-03-27 1988-10-06 Mitsubishi Electric Corp 論理回路
US4860290A (en) * 1987-06-02 1989-08-22 Texas Instruments Incorporated Logic circuit having individually testable logic modules
JPH01112180A (ja) * 1987-10-26 1989-04-28 Matsushita Electric Ind Co Ltd 自己テスト回路
JP2628195B2 (ja) 1988-08-05 1997-07-09 アルプス電気株式会社 記録装置
DE68928613T2 (de) * 1988-09-07 1998-09-24 Texas Instruments Inc Bidirektionale-Boundary-Scan-Testzelle
US5029166A (en) 1989-05-31 1991-07-02 At&T Bell Laboratories Method and apparatus for testing circuit boards
JP2676169B2 (ja) * 1989-12-27 1997-11-12 三菱電機株式会社 スキャンパス回路
JP2627464B2 (ja) * 1990-03-29 1997-07-09 三菱電機株式会社 集積回路装置
JP3100605B2 (ja) * 1990-05-09 2000-10-16 日本電信電話株式会社 Ｌｓｉブロツク分割試験方式
JPH04328475A (ja) * 1991-04-30 1992-11-17 Toshiba Corp 試験回路付半導体装置
US5412260A (en) * 1991-05-03 1995-05-02 Lattice Semiconductor Corporation Multiplexed control pins for in-system programming and boundary scan state machines in a high density programmable logic device
JPH06509643A (ja) * 1991-08-08 1994-10-27 シーメンス アクチエンゲゼルシヤフト 少なくとも１つの論理回路を有する集積回路の検査方法および検査可能な集積回路
JP2741119B2 (ja) * 1991-09-17 1998-04-15 三菱電機株式会社 バイパススキャンパスおよびそれを用いた集積回路装置
JPH0627200A (ja) 1992-07-08 1994-02-04 Hitachi Ltd 半導体集積回路装置
JPH0682529A (ja) * 1992-09-01 1994-03-22 Mitsubishi Electric Corp 半導体集積回路及びそのテストパターンの設計方法
JPH0694800A (ja) * 1992-09-11 1994-04-08 Sanyo Electric Co Ltd テスト回路
JP3247937B2 (ja) * 1992-09-24 2002-01-21 株式会社日立製作所 論理集積回路
TW253031B (zh) * 1993-12-27 1995-08-01 At & T Corp
JP2658894B2 (ja) * 1994-08-04 1997-09-30 日本電気株式会社 スキャンパス回路
US5592493A (en) * 1994-09-13 1997-01-07 Motorola Inc. Serial scan chain architecture for a data processing system and method of operation
JPH08286942A (ja) * 1995-04-10 1996-11-01 Matsushita Electron Corp 半導体回路装置
IL120927A (en) * 1995-06-07 2000-06-01 Samsung Electronics Co Ltd Method and apparatus for testing a megacell in an ASIC using JTAG
JPH09243709A (ja) * 1996-03-07 1997-09-19 Fujitsu Ten Ltd Ｌｓｉ試験用回路
JP3961607B2 (ja) * 1997-03-04 2007-08-22 株式会社東芝 集積回路装置のテスト回路およびテスト方法
JPH1183956A (ja) * 1997-06-30 1999-03-26 Texas Instr Inc <Ti> 集積回路
JPH1138088A (ja) * 1997-07-15 1999-02-12 Fujitsu Ltd 半導体集積回路装置の試験方法及び半導体集積回路装置
US6408413B1 (en) * 1998-02-18 2002-06-18 Texas Instruments Incorporated Hierarchical access of test access ports in embedded core integrated circuits
US6405335B1 (en) * 1998-02-25 2002-06-11 Texas Instruments Incorporated Position independent testing of circuits
US6115763A (en) * 1998-03-05 2000-09-05 International Business Machines Corporation Multi-core chip providing external core access with regular operation function interface and predetermined service operation services interface comprising core interface units and masters interface unit
US6425100B1 (en) * 1998-04-24 2002-07-23 Texas Instruments Incorporated Snoopy test access port architecture for electronic circuits including embedded core with built-in test access port
US6425101B1 (en) * 1998-10-30 2002-07-23 Infineon Technologies North America Corp. Programmable JTAG network architecture to support proprietary debug protocol
US6266793B1 (en) * 1999-02-26 2001-07-24 Intel Corporation JTAG boundary scan cell with enhanced testability feature

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI410653B (zh) * 2008-10-28 2013-10-01 Broadcom Corp 一種積體電路及方法

Also Published As

Publication number Publication date
WO2000073809A1 (fr) 2000-12-07
JP3966453B2 (ja) 2007-08-29
US7013415B1 (en) 2006-03-14

Similar Documents

Publication Publication Date Title
TW476123B (en) Semiconductor integrated circuit
TW508445B (en) Hierarchical test circuit structure for chips with multiple circuit blocks
US11519959B2 (en) Reduced signaling interface circuit
TW305027B (en) I/O toggle test method using jtag
CN103744009B (zh) 一种串行传输芯片测试方法、系统及集成芯片
JP4267716B2 (ja) Ｊｔａｇによるｓｄｒａｍ回路テスト方法
TW420754B (en) High impedance test mode for JTAG
US8438439B2 (en) Integrated circuit having a scan chain and testing method for a chip
TWI298099B (en) Connecting multiple test access port controllers on a single integrated circuit through a single test access port
JP2002543529A (ja) 埋め込まれたコアを有する試験可能回路設計を形成する方法及び装置
JPH0786525B2 (ja) 診断回路
JPS6329276A (ja) 論理ｌｓｉ
US6334198B1 (en) Method and arrangement for controlling multiply-activated test access port control modules
US5809039A (en) Semiconductor integrated circuit device with diagnosis function
US6815977B2 (en) Scan cell systems and methods
US6961884B1 (en) JTAG mirroring circuitry and methods
JPH04357477A (ja) バイパススキャンパスおよびそれを用いた集積回路装置
US6810498B2 (en) RAM functional test facilitation circuit with reduced scale
US6742151B2 (en) Semiconductor integrated circuit device with scan signal converting circuit
EP2624000A1 (en) Integrated circuit
JP2003512628A (ja) デジタルｃｍｏｓパッドのプログラマブルパラメトリックトグルテストのための装置および方法
JP2010032507A (ja) 標準バウンダリ・アーキテクチャ・セルを用いる非同期通信
JPH11166961A (ja) バウンダリイスキャン回路
JP2001203322A (ja) 半導体集積装置
JP3664967B2 (ja) 半導体集積回路

Legal Events

Date Code Title Description
GD4A Issue of patent certificate for granted invention patent
MM4A Annulment or lapse of patent due to non-payment of fees