JPH0682529A - 半導体集積回路及びそのテストパターンの設計方法 - Google Patents
半導体集積回路及びそのテストパターンの設計方法Info
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- JPH0682529A JPH0682529A JP4233465A JP23346592A JPH0682529A JP H0682529 A JPH0682529 A JP H0682529A JP 4233465 A JP4233465 A JP 4233465A JP 23346592 A JP23346592 A JP 23346592A JP H0682529 A JPH0682529 A JP H0682529A
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- JP
- Japan
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- semiconductor integrated
- integrated circuit
- test pattern
- block
- blocks
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Abstract
(57)【要約】
【目的】 半導体集積回路のテストの信頼性の低下を防
ぐ。 【構成】 ＬＳＩ１は、バウンダリスキャンセル１２を
介して互いに接続されたユーザ機能ブロック２，３を備
えている。ユーザ機能ブロック２，３のそれぞれはスキ
ャンフリップフロップ５２，５３を備えている。バウン
ダリスキャンセル１２は通常動作を行う場合にはこれを
伝達する信号を素通りさせるものであり、ＬＳＩ１の有
する機能には寄与しない。テスト動作を行う場合にはテ
ストパターンを入力したり、テストパターンを受けた論
理回路の出力を取り出したりする。 【効果】 各ブロック間における可観測性、可制御性が
保証される。
ぐ。 【構成】 ＬＳＩ１は、バウンダリスキャンセル１２を
介して互いに接続されたユーザ機能ブロック２，３を備
えている。ユーザ機能ブロック２，３のそれぞれはスキ
ャンフリップフロップ５２，５３を備えている。バウン
ダリスキャンセル１２は通常動作を行う場合にはこれを
伝達する信号を素通りさせるものであり、ＬＳＩ１の有
する機能には寄与しない。テスト動作を行う場合にはテ
ストパターンを入力したり、テストパターンを受けた論
理回路の出力を取り出したりする。 【効果】 各ブロック間における可観測性、可制御性が
保証される。
Description
【０００１】
【産業上の利用分野】この発明は、半導体集積回路に関
し、特に大規模ＬＳＩの開発においてテストパターン自
動生成ツールを用いてＬＳＩのテストパターンの作成を
行う技術に関する。
し、特に大規模ＬＳＩの開発においてテストパターン自
動生成ツールを用いてＬＳＩのテストパターンの作成を
行う技術に関する。
【０００２】
【従来の技術】図６は従来の半導体集積回路（ＬＳＩ）
１００の構成を示すブロック図である。半導体装置の設
計において、スキャンフリップフロップを用いた設計手
法であるスキャン設計や、信号線の論理をチェックする
ためのテストパターンの生成を自動的に行う場合、大規
模ＬＳＩでは莫大な処理時間と記憶容量を必要とする。
このため、計算機のリソース（処理時間や記憶容量）の
制限から、ＬＳＩ１００全体についてのテストパターン
を一度に作成することは困難である。
１００の構成を示すブロック図である。半導体装置の設
計において、スキャンフリップフロップを用いた設計手
法であるスキャン設計や、信号線の論理をチェックする
ためのテストパターンの生成を自動的に行う場合、大規
模ＬＳＩでは莫大な処理時間と記憶容量を必要とする。
このため、計算機のリソース（処理時間や記憶容量）の
制限から、ＬＳＩ１００全体についてのテストパターン
を一度に作成することは困難である。
【０００３】そこで、将来的にＬＳＩ１００を構成する
ことになる複数のブロックごとにテストパターンの作成
（テスト生成）を行い、それらを編集してＬＳＩ１００
全体についてのテストパターンを作成することが行われ
る。
ことになる複数のブロックごとにテストパターンの作成
（テスト生成）を行い、それらを編集してＬＳＩ１００
全体についてのテストパターンを作成することが行われ
る。
【０００４】このとき、ユーザが定義する機能ブロック
（以下「ユーザ機能ブロック」と記載する）ごとに、そ
れぞれの機能についてテストをするためのテストパター
ンが自動的に作成される。
（以下「ユーザ機能ブロック」と記載する）ごとに、そ
れぞれの機能についてテストをするためのテストパター
ンが自動的に作成される。
【０００５】各ユーザ機能ブロック２，３のテストは、
それぞれの機能を実現する上で本来備えられるべきフリ
ップフロップを置換するスキャンフリップフロップ５
２，５３によって行われる。即ちスキャンフリップフロ
ップ５２はスキャン入力ピン６とスキャン出力ピン７と
の間で直列に接続され、シフトレジスタとして動作する
ことでユーザ機能ブロック２のテストをし、スキャンフ
リップフロップ５３はスキャン入力ピン９とスキャン出
力ピン１０との間で直列に接続され、シフトレジスタと
して動作することでユーザ機能ブロック３のテストをす
る。
それぞれの機能を実現する上で本来備えられるべきフリ
ップフロップを置換するスキャンフリップフロップ５
２，５３によって行われる。即ちスキャンフリップフロ
ップ５２はスキャン入力ピン６とスキャン出力ピン７と
の間で直列に接続され、シフトレジスタとして動作する
ことでユーザ機能ブロック２のテストをし、スキャンフ
リップフロップ５３はスキャン入力ピン９とスキャン出
力ピン１０との間で直列に接続され、シフトレジスタと
して動作することでユーザ機能ブロック３のテストをす
る。
【０００６】
【発明が解決しようとする課題】しかしユーザ機能ブロ
ック２，３はその入出力の部分においてフリップフロッ
プではなく、それぞれ組み合わせ回路４２，４３を備え
ている場合がある。この場合にはスキャンフリップフロ
ップ５２，５３の間に組み合わせ回路４２，４３が介在
することになり、両回路４２，４３を接続する部分での
可観測性や可制御性が損なわれる。このため、各ユーザ
機能ブロック毎に作成されるテストパターンを編集する
ことによって得られたものを用いてＬＳＩ１００をテス
トすると、組み合わせ回路４２，４３の故障検出率の信
頼性が低くなるという問題点があった。
ック２，３はその入出力の部分においてフリップフロッ
プではなく、それぞれ組み合わせ回路４２，４３を備え
ている場合がある。この場合にはスキャンフリップフロ
ップ５２，５３の間に組み合わせ回路４２，４３が介在
することになり、両回路４２，４３を接続する部分での
可観測性や可制御性が損なわれる。このため、各ユーザ
機能ブロック毎に作成されるテストパターンを編集する
ことによって得られたものを用いてＬＳＩ１００をテス
トすると、組み合わせ回路４２，４３の故障検出率の信
頼性が低くなるという問題点があった。
【０００７】この発明は上記の問題点を解決するために
なされたもので、ブロック境界での可観測性や可制御性
を保証し、半導体集積回路のテストの信頼性の低下を防
ぐことを目的としている。
なされたもので、ブロック境界での可観測性や可制御性
を保証し、半導体集積回路のテストの信頼性の低下を防
ぐことを目的としている。
【０００８】
【課題を解決するための手段】この発明にかかる半導体
集積回路は、複数の機能を有する半導体集積回路であっ
て、機能に対応する複数のブロックと、一のブロックと
他のブロックとを接続する少なくとも一つの経路に介挿
される少なくとも一つの信号伝達手段とを備える。そし
て信号伝達手段は、ブロックの各々をテストするテスト
パターンを用いて半導体集積回路のテストを行う場合に
のみ外部との間で信号を伝達すべく動作し、通常動作を
行う場合には一のブロックから得られた信号をそのまま
他のブロックに伝達する。
集積回路は、複数の機能を有する半導体集積回路であっ
て、機能に対応する複数のブロックと、一のブロックと
他のブロックとを接続する少なくとも一つの経路に介挿
される少なくとも一つの信号伝達手段とを備える。そし
て信号伝達手段は、ブロックの各々をテストするテスト
パターンを用いて半導体集積回路のテストを行う場合に
のみ外部との間で信号を伝達すべく動作し、通常動作を
行う場合には一のブロックから得られた信号をそのまま
他のブロックに伝達する。
【０００９】望ましくは、ブロックは同期回路である。
【００１０】また望ましくはブロックは、少なくとも一
つの論理回路と、フリップフロップとを備える。そして
フリップフロップは、通常動作を行う場合には論理回路
と共にブロックの機能の実現を担い、半導体集積回路の
テストを行う場合には外部からテストパターンの入力を
行う。
つの論理回路と、フリップフロップとを備える。そして
フリップフロップは、通常動作を行う場合には論理回路
と共にブロックの機能の実現を担い、半導体集積回路の
テストを行う場合には外部からテストパターンの入力を
行う。
【００１１】また望ましくは、信号伝達手段は、ブロッ
クの回路合成を行って得られたネットリストに基づい
て、その設定されるべき位置が決定される。
クの回路合成を行って得られたネットリストに基づい
て、その設定されるべき位置が決定される。
【００１２】この発明にかかる半導体集積回路のテスト
パターンの設計方法は、所定の機能に対応する複数の機
能ブロックを有する半導体集積回路をテストするテスト
パターンの設計方法であって、（ａ）機能ブロックの回
路合成を行って、半導体集積回路に対応するネットリス
トを求める工程と、（ｂ）ネットリストに基づいてスキ
ャンフリップフロップとなりうるフリップフロップを検
索する工程と、（ｃ）ネットリストを区分することによ
り、フリップフロップを初段に有するテストブロックを
生成する工程と、（ｄ）テストブロックの各々をテスト
する第１のテストパターンをテストブロック毎に生成す
る工程と、（ｅ）第１のテストパターンを編集して半導
体集積回路をテストする第２のテストパターンを生成す
る工程と、を備える。
パターンの設計方法は、所定の機能に対応する複数の機
能ブロックを有する半導体集積回路をテストするテスト
パターンの設計方法であって、（ａ）機能ブロックの回
路合成を行って、半導体集積回路に対応するネットリス
トを求める工程と、（ｂ）ネットリストに基づいてスキ
ャンフリップフロップとなりうるフリップフロップを検
索する工程と、（ｃ）ネットリストを区分することによ
り、フリップフロップを初段に有するテストブロックを
生成する工程と、（ｄ）テストブロックの各々をテスト
する第１のテストパターンをテストブロック毎に生成す
る工程と、（ｅ）第１のテストパターンを編集して半導
体集積回路をテストする第２のテストパターンを生成す
る工程と、を備える。
【００１３】
【作用】この発明にかかる半導体集積回路において、信
号伝達手段はブロックの境界に設けられ、スキャンチェ
ーンを構成する。
号伝達手段はブロックの境界に設けられ、スキャンチェ
ーンを構成する。
【００１４】この発明にかかる半導体集積回路のテスト
パターンの設計方法において、テストブロックの初段に
はスキャンチェーンが設けられる。
パターンの設計方法において、テストブロックの初段に
はスキャンチェーンが設けられる。
【００１５】
第１実施例．図１はこの発明の第１実施例にかかるＬＳ
Ｉ１を示すブロック図である。ＬＳＩ１は、バウンダリ
スキャンセル１２を介して互いに接続されたユーザ機能
ブロック２，３を備えている。ユーザ機能ブロック２へ
はプライマリ入力ピン８によって信号が入力され、ユー
ザ機能ブロック３はプライマリ出力ピン１１によって信
号を出力する。
Ｉ１を示すブロック図である。ＬＳＩ１は、バウンダリ
スキャンセル１２を介して互いに接続されたユーザ機能
ブロック２，３を備えている。ユーザ機能ブロック２へ
はプライマリ入力ピン８によって信号が入力され、ユー
ザ機能ブロック３はプライマリ出力ピン１１によって信
号を出力する。
【００１６】ユーザ機能ブロック２，３のそれぞれはス
キャンフリップフロップ５２，５３を備えている。これ
らは通常動作を行う場合には通常のフリップフロップと
してユーザ機能ブロック２，３の機能を実現するもので
ある。しかし、スキャンフリップフロップ５２はスキャ
ン入力ピン６とスキャン出力ピン７の間で、スキャンフ
リップフロップ５３はスキャン入力ピン９とスキャン出
力ピン１１の間でそれぞれ直列に接続され、テスト動作
を行う場合にはシフトレジスタと同様の動作を行うこと
により、テストパターンをシリアルに入力したり、テス
トパターンを受けた論理回路の出力をシリアルに取り出
したりする。即ちスキャンフリップフロップ５２，５３
はスキャンチェーンを構成する。
キャンフリップフロップ５２，５３を備えている。これ
らは通常動作を行う場合には通常のフリップフロップと
してユーザ機能ブロック２，３の機能を実現するもので
ある。しかし、スキャンフリップフロップ５２はスキャ
ン入力ピン６とスキャン出力ピン７の間で、スキャンフ
リップフロップ５３はスキャン入力ピン９とスキャン出
力ピン１１の間でそれぞれ直列に接続され、テスト動作
を行う場合にはシフトレジスタと同様の動作を行うこと
により、テストパターンをシリアルに入力したり、テス
トパターンを受けた論理回路の出力をシリアルに取り出
したりする。即ちスキャンフリップフロップ５２，５３
はスキャンチェーンを構成する。
【００１７】バウンダリスキャンセル１２は通常動作を
行う場合にはここに伝達される信号を素通りさせるもの
であり、ＬＳＩ１の有する機能には寄与しない。しかし
テスト動作を行う場合にはバウンダリスキャン入力ピン
１３、バウンダリスキャン出力ピン１４と共にスキャン
チェーンを構成し、スキャンフリップフロップ５２，５
３と同等の動作を行う。従って、ユーザ機能ブロック２
の出力部分に組み合わせ回路４２があっても、スキャン
フリップフロップ５２及びバウンダリスキャンセル１２
によってそのテストが可能である。同様にしてユーザ機
能ブロック３の入力部分に組み合わせ回路４３があって
も、バウンダリスキャンセル１２及びスキャンフリップ
フロップ５３によってそのテストが可能である。
行う場合にはここに伝達される信号を素通りさせるもの
であり、ＬＳＩ１の有する機能には寄与しない。しかし
テスト動作を行う場合にはバウンダリスキャン入力ピン
１３、バウンダリスキャン出力ピン１４と共にスキャン
チェーンを構成し、スキャンフリップフロップ５２，５
３と同等の動作を行う。従って、ユーザ機能ブロック２
の出力部分に組み合わせ回路４２があっても、スキャン
フリップフロップ５２及びバウンダリスキャンセル１２
によってそのテストが可能である。同様にしてユーザ機
能ブロック３の入力部分に組み合わせ回路４３があって
も、バウンダリスキャンセル１２及びスキャンフリップ
フロップ５３によってそのテストが可能である。
【００１８】このようにして組み合わせ回路４２，４３
の前後の接続点についても可観測性及び可制御性を保証
することができるので、両回路４２，４３の故障検出率
の信頼性が低下しない。よって、各ユーザ機能ブロック
２，３について作成したテストパターンからＬＳＩ１全
体のテストパターンを編集し、これを用いてテストを行
っても故障検出率の信頼性が低下することはない。
の前後の接続点についても可観測性及び可制御性を保証
することができるので、両回路４２，４３の故障検出率
の信頼性が低下しない。よって、各ユーザ機能ブロック
２，３について作成したテストパターンからＬＳＩ１全
体のテストパターンを編集し、これを用いてテストを行
っても故障検出率の信頼性が低下することはない。
【００１９】図２は、バウンダリスキャンセル１２を有
するＬＳＩ１を設計し、ＬＳＩ１全体のテストパターン
を得るまでの手順を示すフローチャートである。
するＬＳＩ１を設計し、ＬＳＩ１全体のテストパターン
を得るまでの手順を示すフローチャートである。
【００２０】まずステップＳ１１においてユーザ機能ブ
ロック２，３の論理式を得る。次にステップＳ１２にお
いて、ユーザ機能ブロック２，３の回路合成を行う。そ
して各ユーザ機能ブロック２，３毎にテスト生成を行う
（ステップＳ１３）。このようなテスト生成はユーザ機
能ブロックが非同期回路の場合には自動的には行えず、
ユーザ機能ブロックが同期回路であることが要求され
る。
ロック２，３の論理式を得る。次にステップＳ１２にお
いて、ユーザ機能ブロック２，３の回路合成を行う。そ
して各ユーザ機能ブロック２，３毎にテスト生成を行う
（ステップＳ１３）。このようなテスト生成はユーザ機
能ブロックが非同期回路の場合には自動的には行えず、
ユーザ機能ブロックが同期回路であることが要求され
る。
【００２１】ステップＳ１４においてネットリストを作
成し、ステップＳ１５においてバウンダリスキャンセル
１２をユーザ機能ブロック２，３の境界に設定する。そ
してステップＳ１６においてＬＳＩ１全体のテストパタ
ーンを編集する。
成し、ステップＳ１５においてバウンダリスキャンセル
１２をユーザ機能ブロック２，３の境界に設定する。そ
してステップＳ１６においてＬＳＩ１全体のテストパタ
ーンを編集する。
【００２２】図３は、ステップＳ１２における回路合成
を模式的に示すブロック図である。簡単のため、単純な
機能を有するユーザ機能ブロック２について示してい
る。図３に示されるように、回路合成はユーザ機能ブロ
ック毎に行われるため、ステップＳ１５においてバウン
ダリスキャンセル１２をどこに置くか、即ちユーザ機能
ブロック２，３の境界はどこであるかは、ネットリスト
から容易に判断できる。
を模式的に示すブロック図である。簡単のため、単純な
機能を有するユーザ機能ブロック２について示してい
る。図３に示されるように、回路合成はユーザ機能ブロ
ック毎に行われるため、ステップＳ１５においてバウン
ダリスキャンセル１２をどこに置くか、即ちユーザ機能
ブロック２，３の境界はどこであるかは、ネットリスト
から容易に判断できる。
【００２３】図３に模式的に示された論理式や合成後の
回路は、実際にはコンピュータ言語において記述され
る。
回路は、実際にはコンピュータ言語において記述され
る。
【００２４】第２実施例．図４にＬＳＩ１００を示し、
これを用いてこの発明の第２実施例を説明する。ユーザ
機能ブロック２，３のそれぞれにおいてテスト生成を行
うと、既述のように組み合わせ回路４２，４３の故障検
出率の信頼性が低くなるので、ブロック間の可観測性、
可制御性が保証されるようにブロックの再構成を行っ
て、新ブロック１５，１６を得る。
これを用いてこの発明の第２実施例を説明する。ユーザ
機能ブロック２，３のそれぞれにおいてテスト生成を行
うと、既述のように組み合わせ回路４２，４３の故障検
出率の信頼性が低くなるので、ブロック間の可観測性、
可制御性が保証されるようにブロックの再構成を行っ
て、新ブロック１５，１６を得る。
【００２５】ユーザ機能ブロック２，３は、組み合わせ
回路４２，４３の間で分割されていたが、新ブロック１
５は組み合わせ回路４２，４３のいずれをも備えるの
で、新ブロック１６との境界は、組み合わせ回路４３と
スキャンフリップフロップ５３の間に生じることにな
る。
回路４２，４３の間で分割されていたが、新ブロック１
５は組み合わせ回路４２，４３のいずれをも備えるの
で、新ブロック１６との境界は、組み合わせ回路４３と
スキャンフリップフロップ５３の間に生じることにな
る。
【００２６】従って、組み合わせ回路４２，４３の前後
における（スキャンフリップフロップ５２，５３におけ
る）可観測性、可制御性は保証され、かつ新ブロック１
５においてテスト生成を行うことにより組み合わせ回路
４２，４３の故障を検出するテストパターンを作成する
ことができる。
における（スキャンフリップフロップ５２，５３におけ
る）可観測性、可制御性は保証され、かつ新ブロック１
５においてテスト生成を行うことにより組み合わせ回路
４２，４３の故障を検出するテストパターンを作成する
ことができる。
【００２７】つまり新ブロック１５，１６において作成
されたテストパターンを基にしてＬＳＩ１００全体のテ
ストパターンを編集しても、組み合わせ回路４２，４３
の故障検出率の信頼性は低下しない。
されたテストパターンを基にしてＬＳＩ１００全体のテ
ストパターンを編集しても、組み合わせ回路４２，４３
の故障検出率の信頼性は低下しない。
【００２８】また第１実施例とは異なり、スキャンチェ
ーンを形成するバウンダリスキャンセル１２、バウンダ
リスキャン入力ピン１３、バウンダリスキャン出力ピン
１４が不要であるので、必要な面積や外部ピン数の増加
がない。
ーンを形成するバウンダリスキャンセル１２、バウンダ
リスキャン入力ピン１３、バウンダリスキャン出力ピン
１４が不要であるので、必要な面積や外部ピン数の増加
がない。
【００２９】図５は第２実施例によってＬＳＩ１００全
体のテストパターンを得る工程を示すフローチャートで
ある。まずステップＳ２１においてユーザ機能ブロック
２，３の論理式を得る。次にステップＳ２２において、
ユーザ機能ブロック２，３の回路合成を行う。そしてネ
ットリストを得てブロックの再構成を行う（ステップＳ
２３）。
体のテストパターンを得る工程を示すフローチャートで
ある。まずステップＳ２１においてユーザ機能ブロック
２，３の論理式を得る。次にステップＳ２２において、
ユーザ機能ブロック２，３の回路合成を行う。そしてネ
ットリストを得てブロックの再構成を行う（ステップＳ
２３）。
【００３０】ステップＳ２３において新ブロック１５を
得るには、ネットリストにおいてユーザ機能ブロック２
の出力部分である組み合わせ回路４２の行先を調べ、フ
リップフロップを発見すればその手前で新ブロック１５
を区切る。そして新ブロック１６はその発見されたフリ
ップフロップを入力部分とする。
得るには、ネットリストにおいてユーザ機能ブロック２
の出力部分である組み合わせ回路４２の行先を調べ、フ
リップフロップを発見すればその手前で新ブロック１５
を区切る。そして新ブロック１６はその発見されたフリ
ップフロップを入力部分とする。
【００３１】ステップＳ２４において行われるスキャン
チェーンの設定は一般的なものである。新ブロック１５
においてはフリップフロップをスキャンフリップフロッ
プ５２に、新ブロック１６においてはフリップフロップ
をスキャンフリップフロップ５３に、それぞれ置き換え
る。更にスキャン入力ピン６，９とスキャン出力ピン
７，１０とを設定する。これらはスキャンフリップフロ
ップ５２，５３と共にスキャンチェーンを形成する。
チェーンの設定は一般的なものである。新ブロック１５
においてはフリップフロップをスキャンフリップフロッ
プ５２に、新ブロック１６においてはフリップフロップ
をスキャンフリップフロップ５３に、それぞれ置き換え
る。更にスキャン入力ピン６，９とスキャン出力ピン
７，１０とを設定する。これらはスキャンフリップフロ
ップ５２，５３と共にスキャンチェーンを形成する。
【００３２】得られた新ブロック１５，１６に基づき、
ステップＳ２５において新ブロック１５，１６毎にテス
ト生成を行う。そしてステップＳ２６においてＬＳＩ１
全体のテストパターンを編集する。
ステップＳ２５において新ブロック１５，１６毎にテス
ト生成を行う。そしてステップＳ２６においてＬＳＩ１
全体のテストパターンを編集する。
【００３３】
【発明の効果】以上のように、この発明にかかる半導体
集積回路及び半導体集積回路のテストパターンの設計方
法によればによれば、ブロックの境界での可観測性や可
制御性が保証されるので、ブロック毎に生成したテスト
パターンを編集して得られたテストパターンを用いて半
導体集積回路をテストしても、故障検出率の信頼性が低
下することはない。
集積回路及び半導体集積回路のテストパターンの設計方
法によればによれば、ブロックの境界での可観測性や可
制御性が保証されるので、ブロック毎に生成したテスト
パターンを編集して得られたテストパターンを用いて半
導体集積回路をテストしても、故障検出率の信頼性が低
下することはない。
【図１】この発明の第１の実施例を示すブロック図であ
る。
る。
【図２】この発明の第１の実施例においてテストパター
ンを作成する手順を示すフローチャートである。
ンを作成する手順を示すフローチャートである。
【図３】ユーザ機能ブロックの回路合成を示す模式図で
ある。
ある。
【図４】この発明の第２の実施例を示すブロック図であ
る。
る。
【図５】この発明の第２の実施例を示すフローチャート
である。
である。
【図６】従来の技術を説明するブロック図である。
１ ＬＳＩ ２，３ ユーザ機能ブロック １２ バウンダリスキャンセル
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/04 Ｔ 8427−4Ｍ
Claims (5)
- 【請求項１】 複数の機能を有する半導体集積回路であ
って、 前記機能に対応する複数のブロックと、 一の前記ブロックと他の前記ブロックとを接続する少な
くとも一つの経路に介挿され、前記ブロックの各々をテ
ストするテストパターンを用いて前記半導体集積回路の
テストを行う場合にのみ外部との間で信号を伝達すべく
動作し、通常動作を行う場合には前記一のブロックから
得られた信号をそのまま前記他のブロックに伝達する少
なくとも一つの信号伝達手段と、 を備えた半導体集積回路。 - 【請求項２】 前記ブロックは同期回路である、請求項
１記載の半導体集積回路。 - 【請求項３】 前記ブロックは、 少なくとも一つの論理回路と、 通常動作を行う場合には前記論理回路と共に前記ブロッ
クの機能の実現を担い、前記半導体集積回路のテストを
行う場合には外部から前記テストパターンの入力を行う
フリップフロップと、を備える請求項２記載の半導体集
積回路。 - 【請求項４】 前記信号伝達手段は、 前記ブロックの回路合成を行って得られたネットリスト
に基づいて、その設定されるべき位置が決定される、請
求項１記載の半導体集積回路。 - 【請求項５】 所定の機能に対応する複数の機能ブロッ
クを有する半導体集積回路をテストするテストパターン
の設計方法であって、 （ａ）前記機能ブロックの回路合成を行って、前記半導
体集積回路に対応するネットリストを求める工程と、 （ｂ）前記ネットリストに基づいてスキャンフリップフ
ロップとなりうる所定のフリップフロップを検索する工
程と、 （ｃ）前記ネットリストを区分することにより、前記所
定のフリップフロップを初段に有するテストブロックを
生成する工程と、 （ｄ）前記テストブロックの各々をテストする第１のテ
ストパターンを前記テストブロック毎に生成する工程
と、 （ｅ）前記第１のテストパターンを編集して前記半導体
集積回路をテストする第２のテストパターンを生成する
工程と、を備えた半導体集積回路のテストパターンの設
計方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4233465A JPH0682529A (ja) | 1992-09-01 | 1992-09-01 | 半導体集積回路及びそのテストパターンの設計方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4233465A JPH0682529A (ja) | 1992-09-01 | 1992-09-01 | 半導体集積回路及びそのテストパターンの設計方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0682529A true JPH0682529A (ja) | 1994-03-22 |
Family
ID=16955461
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4233465A Pending JPH0682529A (ja) | 1992-09-01 | 1992-09-01 | 半導体集積回路及びそのテストパターンの設計方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0682529A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2000073809A1 (fr) * | 1999-05-26 | 2000-12-07 | Hitachi, Ltd. | Circuit integre a semi-conducteur |
-
1992
- 1992-09-01 JP JP4233465A patent/JPH0682529A/ja active Pending
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| Publication number | Priority date | Publication date | Assignee | Title |
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