JPH0915305A - 論理回路のテストパターン生成システム - Google Patents

Abstract

(57)【要約】 【目的】 故障影響により初期化不可能なフリップフッ
プの出力がある周期において０又は１の何方であって
も、故障検出可能なテストパターンを生成する。 【構成】 ０にも１に確定させられないことを表す信号
値Ｕを全ての信号線に設定して記号シミュレーションを
実行する。これにより信号線１の０縮退故障においては
従来方法の適用が不可能であることが予め判別される。
周期１において、先ず外部入力９及び信号線１の正常回
路での信号値を１とし、ＦＦ７の出力値をＶ７として、
故障影響を励起させる。次に、外部クロック入力１０及
び信号線２にクロック信号値Ｐを印加すると、ＦＦ７の
出力値は１／バーＶ７となる。更に周期２において、外
部入力９及び信号線１の正常回路での信号値を１とし、
クロック信号値Ｐを印加すると、ＦＦ７の出力値に１／
Ｖ７が伝搬し、故障検出となり、テストパターンの生成
が完了する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、集積回路内に仮定さ
れる故障を検出するためのテストパターンを生成する、
ソフトウェア技術を駆使したシステムに関するものであ
る。

【０００２】

【従来の技術】従来技術としては、例えば特開昭６３−
２４１７３号公報に開示されたものがある。この従来技
術は、故障影響によって出力が決定できない各記憶素子
の出力値に各々０又は１を表す信号値（固有初期値）を
割り当て、この信号値を割り当てられた記憶素子の出力
値を常に同じ値に固定してテストパターンを生成するも
のである。

【０００３】図１３及び図１４は、上記の従来技術を具
体的に説明するための論理回路の一例を示した図であ
る。両図において、１〜５は信号線、６はＯＲゲート、
７は記憶素子としてのフリップフロップ（以下、ＦＦと
略記する）、８はインバータ、９は外部入力、１０は外
部クロック入力、１１は外部出力である。また、ＦＦ７
のＤはデータ入力ピンを、ＣＬＫはクロック入力ピンを
示す。また、両図中、四角で囲んだ部分は各信号線の論
理値を示しており、Ｐはクロック信号値を示す。

【０００４】また、例えばＰ／０と書かれた信号値は、
〔正常回路（故障の存在しない回路）での信号値〕／
〔故障回路（故障の存在する回路）での信号値〕という
意味を示す。ＳＡ０は、その信号線が０に固定されてし
まう故障（０縮退故障）を示している。又、上記四角の
枠で囲まれた部分内に１→０と書かれた信号値は、１周
期目が１、２周期目が０であることを示す。

【０００５】図１３及び図１４とも、故障回路に対して
ＦＦ７を初期化することができないものである。ただ
し、図１３の方は、故障回路におけるＦＦ７の実際の出
力値は０または１のどちらかに固定されるが、図１４の
方は、ＦＦ７の実際の出力値は、クロック信号値を印加
するたびに０になったり１になったりする。

【０００６】

【発明が解決しようとする課題】上述した従来技術で
は、図１３における様なＦＦ７の出力値が固定されるも
のについては、その出力値１１をＶｎ（ｎは素子番号）
とおき、出力値Ｖｎが実際には０である場合と１である
場合との両方を想定して、０／Ｖｎ（または１／バーＶ
ｎ）と１／Ｖｎ（または０／バーＶｎ）の両者が外部出
力に現れた場合に、その故障が検出される、と判定して
いた。そして、この点を利用して、テストパターンを生
成していた。

【０００７】しかし、図１４の場合には、ＦＦ７の出力
値が固定されるわけではなく、クロック信号値に応じて
変わるので、上記従来技術の手法を適用することができ
ず、この故障を検出するテストパターンを生成すること
ができなかった。

【０００８】この発明は、このような従来技術の問題点
を克服すべくなされたものであり、その目的は、記憶素
子の出力値が常に同じ値に固定される場合のみならず、
そうでない場合にも、故障検出を可能とするテストパタ
ーンを生成可能とすることにある。又、従来技術の方法
をも組み合わせて効率良くテストパターンを生成可能と
することをも、本発明の目的としている。

【０００９】

【課題を解決するための手段】請求項１に係る発明は、
設計データ中の回路データに基づき設定された論理回路
中に、外部入力と、外部クロック入力と、前記外部入力
に接続された第１信号線と、前記外部クロック入力に接
続された第２信号線と、そのデータ入力ピンが前記第１
信号線に直接又は論理ゲートを介して接続され且つその
クロック入力ピンが前記第２信号線に直接又は論理ゲー
トを介して接続された記憶素子とを備え、前記第１及び
第２信号線の何れか一方が故障信号線となるために、そ
の故障影響により前記記憶素子が初期化不能となる場合
に適用される論理回路のテストパターン生成システムで
あって、前記第１信号線が前記故障信号線となる場合
に、（ａ） 前記記憶素子の出力値が周期に応じて異な
った値を取り得ることとして、ある周期において前記故
障影響を励起してその故障影響を前記記憶素子の出力に
迄伝搬させる手段と、（ｂ） 前記ある周期よりも以後
の別のある周期において再び前記故障影響を励起してそ
の故障影響を前記記憶素子の出力に迄伝搬させる手段
と、（ｃ） 前記手段（ａ）による前記故障影響の伝搬
により得られた前記記憶素子の出力値、及び前記手段
（ｂ）による前記故障影響の伝搬により得られた前記記
憶素子の出力値に基づき、前記論理回路に於ける故障が
検出されたものと判断して、前記テストパターンの生成
を行う手段とを備えている。

【００１０】請求項２に係る発明では、請求項１記載の
論理回路のテストパターン生成システムにおいて、前記
手段（ａ）は、前記外部入力と前記第１信号線とに所定
の信号値を設定し、且つ故障回路での前記記憶素子の出
力値として前記周期に応じて異なった値を取り得る信号
値Ｖを設定して含意操作を行うことにより、前記故障影
響の励起を行う手段と、前記外部クロック入力と前記第
２信号線とに所定のクロック信号値を設定して前記故障
影響の伝搬を行う手段とを備え、前記手段（ｂ）は、前
記外部入力と前記第１信号線とに前記所定の信号値を設
定して前記故障影響の励起を行う手段と、前記外部クロ
ック入力と前記第２信号線とに前記所定のクロック信号
値を設定して前記故障影響の伝搬を行う手段とを備えて
いる。

【００１１】請求項３に係る発明では、請求項２記載の
論理回路のテストパターン生成システムにおいて、前記
手段（ｃ）は、前記ある周期における前記記憶素子の出
力の（正常回路での信号値）／（前記故障回路での信号
値）が０／Ｖ又は１／バーＶに、且つ前記別のある周期
における前記記憶素子の出力の（前記正常回路での信号
値）／（前記故障回路での信号値）が１／Ｖ又は０／バ
ーＶになった場合に、前記故障が検出されたものと判断
する手段を備えている。

【００１２】請求項４に係る発明は、設計データ中の回
路データに基づき設定された論理回路中に、外部入力
と、外部クロック入力と、前記外部入力に接続された第
１信号線と、前記外部クロック入力に接続された第２信
号線と、そのデータ入力ピンが前記第１信号線に直接又
は論理ゲートを介して接続され且つそのクロック入力ピ
ンが前記第２信号線に直接又は論理ゲートを介して接続
された記憶素子とを備え、前記第１及び第２信号線の何
れか一方が故障信号線となるために、その故障影響によ
り前記記憶素子が初期化不能となる場合に適用される論
理回路のテストパターン生成システムであって、前記第
１信号線が前記故障信号線となる場合に、（ａ） 前記
論理回路中の全ての信号線の信号値を、信号値０にも信
号値１にも確定させられないことを表す信号値Ｕに設定
する手段と、（ｂ） 前記手段（ａ）による設定後に、
前記第１信号線から信号値０を、前記外部入力及び前記
外部クロック入力から信号値０か信号値１の何れにも確
定させ得ることを表す信号値Ｘを、それぞれ発生させ
て、前記論理回路に対する記号シミュレーションを実行
する手段と、（ｃ） 前記記号シミュレーションの結
果、前記記憶素子の出力の信号値が依然前記信号値Ｕに
有るか否かを判断し、前記信号値Ｕに有るときには所定
の故障影響伝搬方法を適用しないと判定する手段とを備
えている。

【００１３】請求項５に係る発明では、請求項４記載の
論理回路のテストパターン生成システムにおいて、前記
手段（ｃ）が前記信号値Ｕに有ると判定した場合には、
（ｄ） 前記記憶素子の出力値が周期に応じて異なった
値を取り得ることとして、ある周期において前記故障影
響を励起してその故障影響を前記記憶素子の出力に迄伝
搬させる手段と、（ｅ） 前記ある周期よりも以後の別
のある周期において再び前記故障影響を励起してその故
障影響を前記記憶素子の出力に迄伝搬させる手段と、
（ｆ） 前記手段（ｄ）による前記故障影響の励起とそ
の際の伝搬により得られた前記記憶素子の出力値、及び
前記手段（ｅ）による前記故障影響の励起とその際の伝
搬により得られた前記記憶素子の出力値に基づき、前記
論理回路に於ける故障が検出されたものと判断して、前
記テストパターンの生成を行う手段とを更に備えてい
る。

【００１４】請求項６に係る発明では、請求項４記載の
論理回路のテストパターン生成システムにおいて、前記
論理回路は、前記外部入力と前記第１信号線と前記外部
クロック入力と前記第２信号線と前記記憶素子とを含ん
だ第１伝搬経路の他に、更に前記第１信号線に接続され
た第３信号線と前記第２信号線と新たな記憶素子とを含
んだ第２伝搬経路を備えており、前記新たな記憶素子は
そのデータ入力ピン及びそのクロック入力ピンにおいて
それぞれ前記第３信号線及び前記第２信号線に直接又は
論理ゲートを介して接続されており、前記手段（ａ），
（ｂ）及び（ｃ）は前記第１及び第２伝搬経路の両方に
ついて機能するとともに、前記手段（ｃ）が前記第１伝
搬経路については前記信号値Ｕに有ると判定し、前記第
２伝搬経路については前記信号値Ｕではないと判定した
場合には、（ｄ） 前記第２伝搬経路について所定の故
障影響伝搬方法を適用し、前記新たな記憶素子の出力に
故障影響が伝搬するか否かを判定する手段と、（ｅ）
前記手段（ｄ）が前記故障影響の伝搬ありと判断したと
きには、故障検出と判断して前記テストパターンの生成
を完了とする手段と、（ｆ） 前記手段（ｄ）が前記故
障影響の伝搬なしと判断したときには、前記第１伝搬経
路について、前記記憶素子の出力値が周期に応じて異な
った値を取り得ることとして、ある周期において前記故
障影響を励起してその故障影響を前記記憶素子の出力に
迄伝搬させ、前記ある周期よりも以後の別のある周期に
おいて再び前記故障影響を励起してその故障影響を前記
記憶素子の出力に迄伝搬させると共に、前記ある周期に
於ける前記故障影響の励起とその際の伝搬により得られ
た前記記憶素子の出力値、及び前記別のある周期に於け
る前記故障影響の励起とその際の伝搬により得られた前
記記憶素子の出力値に基づき、前記テストパターンの生
成を行う手段とを更に備えている。

【００１５】

【作用】請求項１に係る発明では、手段（ａ）により求
められる記憶素子の出力値と、手段（ｂ）により求めら
れる記憶素子の出力値とは、それぞれの周期に於ける故
障影響の励起に応じて異なった値を取り得る。そして、
これらの記憶素子の出力値に基づき、手段（ｃ）はテス
トパターンの生成を行う。

【００１６】請求項２に係る発明では、手段（ａ）は、
先ず含意操作により故障影響の励起を行い、次に所定の
クロック信号値を設定して故障影響の伝搬を実行するこ
とにより、ある周期に於ける記憶素子の出力値を求め
る。又、手段（ｂ）も、先ず含意操作により故障影響の
再励起を行い、次に所定のクロック信号値を設定して故
障影響の伝搬を実行することにより、別のある周期に於
ける記憶素子の出力値を求める。

【００１７】請求項３に係る発明では、手段（ｃ）は、
ある周期での記憶素子の出力値が０／Ｖ又は１／バーＶ
になり、別のある周期での記憶素子の出力値が１／Ｖ又
は０／バーＶになった場合に、故障が検出されたものと
判断してテストパターンの生成を行う。

【００１８】請求項４に係る発明では、手段（ｂ）及び
（ｃ）は、記号シミュレーションにより、当該論理回路
について所定の故障影響伝搬方法を適用できないか否か
を、テストパターンの生成に先んじて判別する。

【００１９】請求項５に係る発明では、手段（ｂ）及び
（ｃ）は、記号シミュレーションにより、当該論理回路
について所定の故障影響伝搬方法を適用できないか否か
を、テストパターンの生成に先んじて判別し、上記方法
を適用できないと判別されたときには、手段（ｄ），
（ｅ），及び（ｆ）による新たな方法によりテストパタ
ーンの生成が行われる。即ち、手段（ｄ）により求めら
れる記憶素子の出力値と、手段（ｅ）により求められる
記憶素子の出力値とは、それぞれの周期に於ける故障影
響の励起に応じて異なった値を取り得る。そして、これ
らの記憶素子の出力値に基づき、手段（ｆ）はテストパ
ターンの生成を行う。

【００２０】請求項６に係る発明では、手段（ｃ）の判
定結果に基づき、手段（ｄ）は第２伝搬経路を選択して
この経路に対して所定の故障影響伝搬方法を適用しよう
と機能する。適用可能なときには、手段（ｅ）は上記方
法に基づきテストパターンの生成を行うが、適用不可能
なときには、手段（ｆ）は、第１伝搬経路に対して、あ
る周期に於ける故障影響の励起・伝搬を行って記憶素子
の出力値を求め、更に別のある周期において再度故障影
響の励起・伝搬を行って記憶素子の出力値を求め、両出
力値に基づきテストパターンの生成を行う。

【００２１】

【実施例】図１は、以下に述べる各実施例１〜３に共通
した、論理回路のテストパターン生成システムのブロッ
ク構成を示したものである。同システム中、その中核と
なるべきＣＰＵ７０の動作が以下に述べる各実施例１〜
３の内容である。メモリ７１には、テストパターン生成
のためのシステムのプログラムと、図示しない設計デー
タベースより取込んだ回路データが格納されている。上
記回路データは、以下の各実施例１〜３で述べる各論理
回路を与えるデータである。ＣＰＵ７０は、上記システ
ムのプログラムと回路データとに基づき動作する。

【００２２】（実施例１）図２は、この発明の実施例１
を説明するために一例として示した、メモリ７１内の回
路データに基づき設定される論理回路構成の図である。
同図において、１〜１１は、従来技術で述べた図６中の
対応する符号と同一のものを示す。従って、ＦＦ７も故
障影響により初期化不可能なＦＦである。尚、信号線１
及び２は、それぞれ第１信号線及び第２信号線に該当す
る。

【００２３】四角で囲んだ枠内に例えば１→１と書かれ
た信号値は、１周期目が１、２周期目が１であることを
示す。又、図中、四角で囲んだ部分は各信号線の論理値
を示しており、Ｐはクロック信号値を、Ｘは未定値を示
している。ただし、外部出力１１についてはクロック信
号値印加後の信号値を示すが、信号線３、４、５につい
てはクロック信号値印加前の信号値を示す。そして、同
図において、信号値を例えば１／Ｖ７と表記している
が、これは、図１３と同様に、〔正常回路における信号
値〕／〔故障回路における信号値〕を意味するものであ
る。

【００２４】更に、実施例１における手順（ＣＰＵ７０
の機能）を、図３及び図４のフローチャートに示す。

【００２５】以下、図３及び図４を参照しつつ、図２の
論理回路例を基に本実施例１を説明する。

【００２６】ここでは、故障信号線である信号線１の０
縮退故障（ＳＡ０）におけるテストパターンを生成する
時に、ＦＦ７の出力値について、以下に述べる実施例１
の方式を用いることが必要であることが、例えば後述す
る実施例２の故障判別方法により、すでに判定されてい
るものとする。

【００２７】(1) 今、周期（ある時刻ないしある周期
に該当）１において故障影響を励起させるために（ステ
ップＳＡ）、外部入力９及び信号線１の正常回路におけ
る信号値を１（所定の信号値）にする（ステップＳＡ
１）。また、周期１での故障回路におけるＦＦ７の出力
値をＶ７とおき（ステップＳＡ２）、これらの信号値の
設定の下で含意操作を行なう（ステップＳＡ３）。ここ
に、「含意操作」とは、外部入力９及び信号線１の正常
回路時の信号値設定に基づき、以降の各信号線の信号値
を求めていく操作をいう。その結果、信号線１が１／０
（正常回路で１、故障回路で０）、信号線５がＸ／Ｖ７
（正常回路で未定値Ｘ，故障回路で出力値Ｖ７）、４が
Ｘ／バーＶ７、３が１／バーＶ７となる。

【００２８】次に、故障影響を伝搬させるために（ステ
ップＳＢ）、外部クロック入力１０及び信号線２にクロ
ック信号値Ｐ（所定のクロック信号値）を印加すると
（ステップＳＢ１）、外部出力１１には信号値１／バー
Ｖ７が伝搬する（ステップＳＢ２）。

【００２９】ここで、一般的には、外部出力端子の（正
常回路における信号値）／（故障回路における信号値）
が、ある周期では０／Ｖ又は１／バーＶとなり、かつそ
の後のある周期では、１／Ｖ又は０／バーＶとなった場
合に、故障が検出されたものと判定されるので、上記Ｖ
はここでのＶ７にあたることにより、これ以後の手順に
おいて、１／Ｖ７または０／バーＶ７の信号値が外部出
力１１に伝搬するならば、この故障は“検出”というこ
とになる。

【００３０】(2) ２周期目のクロック信号値の印加前
には、信号線５の信号値が１／バーＶ７、４が０／Ｖ７
となる。信号線３の故障回路での信号値はＶ７と決まる
が、２周期目の外部入力９及び信号線１の信号値が未定
のため、信号線３の正常回路での信号値は未定である。
しかし、前述した通り、２周期目に１／Ｖ７または０／
バーＶ７の信号値を外部出力１１に伝搬したいので、そ
のためには２周期目のクロック信号値の印加前の信号線
３の信号値を１／Ｖ７にした方が良い、ということがわ
かる。そのために、ＣＰＵ７０は、２周期目の外部入力
９及び信号線１の正常回路における信号値を１に決定す
る（ステップＳＣ１）。その結果、信号線３の信号値は
１／Ｖ７になる。

【００３１】次に、外部クロック入力１０及び信号線２
にクロック信号値Ｐを印加すると（ステップＳＤ１）、
外部出力１１には信号値１／Ｖ７が伝搬する（ステップ
ＳＤ２）。

【００３２】これにより、１周期目及び、２周期目の外
部出力１１には、それぞれ１／バーＶ７、及び１／Ｖ７
の信号値が伝搬したので、この故障は“検出”というこ
とになり、テストパターン生成は完了する。

【００３３】結局、この故障を検出するテストパターン
は、図５に示すように生成されることになる。

【００３４】なお、上記説明は、１周期目に引き続いて
２周期目で故障検出を完了する例であったが、２周期目
に完了させる必要はなく、１周期目（ある周期）に対し
て数周期分経過した、別のある周期目で完了させること
としても良い。又、図１の例では、信号線１が論理ゲー
ト６を介してＦＦ７のデータ入力ピンＤに接続されてい
る例を示しているが、信号線１が直接データ入力ピンＤ
に接続されるような場合でも良い。又、ＦＦ７のクロッ
ク入力ピンＣＬＫは、信号線２に直接に接続されるので
はなくて、論理ゲートを介して接続されるように設定さ
れていても良い。又、ＦＦ７の出力は、直接に外部出力
１１に接続されるのではなくて、論理ゲートを介して外
部出力に接続されるように設定されていても良い。上記
したＦＦ７の各ピンＤ、ＣＬＫとその出力についての変
形例は、後述する図６，図７のＦＦ７や図１０の第１及
び第２ＦＦ２９，３０や図１１の第１及び第２ＦＦ５
４，５５についてもあてはまる。

【００３５】以上より、この実施例１によれば、従来、
故障を検出するテストパターンを生成できなかった場合
に対しても、テストパターンを生成することが可能とな
る。

【００３６】（実施例２）図６及び図７は共に、この発
明の実施例２を説明するために例示した、図１のメモリ
７１内の回路データに基づき設定される論理回路の構成
図である。又、実施例２における手順（ＣＰＵ７０の機
能）を図８のフローチャートに示す。

【００３７】ここでは、故障信号線からは故障値を、外
部クロック入力からはＸＳという信号値をそれぞれ発生
させて前方に伝搬させる記号シミュレーションを、ＣＰ
Ｕ７０は行なう。そして、この記号シミュレーションで
は、０、１、ＸＳ、Ｕ、Ｕ０、Ｕ１の６種類の信号値を
使用する。この内、信号値０及び１は、故障により常に
その信号値に固定されることを表す。信号値ＸＳは、外
部クロック入力によって０か１のいずれにも確定させ得
ることを表す。信号値Ｕは、逆に０にも１にも確定させ
られないことを表し、Ｕ０は０にならば確定させ得るこ
とを表し、Ｕ１は１にならば確定させ得ることを表す。

【００３８】ＡＮＤ、ＯＲ、ＮＯＴの各ゲート及びＦＦ
の、この記号シミュレーションにおける真理値表を、図
９の（ａ）〜（ｄ）に示す。ＣＰＵ７０は、この真理値
表に基づき、以下に具体的に述べる記号シミュレーショ
ンを実行する。

【００３９】記号シミュレーションは、外部出力の信号
値にイベント（変化）が生じなくなった時点でＳＴＯＰ
する。もし記号シミュレーションの結果、ＦＦの出力信
号値がＵのままで残ると、そこは０にも１にも確定させ
られない、すなわち、対象故障のテストパターンの生成
を行う時に、そのＦＦの出力値について、前述した実施
例１の方式の適用が必要であると、ＣＰＵ７０は判定す
る。

【００４０】図８に基づき、先ず図６の場合について説
明する。図６において、符号１〜１１は図１における対
応する符号と同一のものを示す。ここでの故障は、信号
線１のＳＡ０（０縮退故障）である。最初に、予め全信
号線１〜５の信号値をＵにしておく（ステップＳ１）。

【００４１】次に、ＣＰＵ７０は、故障信号線１からそ
の故障値である信号値０を、外部入力９、外部クロック
入力１０から信号値ＸＳを発生させて（ステップＳ
２）、上記記号シミュレーションを実行すると（ステッ
プＳ３）、信号線２の信号値はＸＳとなる。図９（ｄ）
より明かな通り、ＦＦ７の出力信号線５の信号値はＵと
なり、記号シミュレーションはこれで終了する。したが
って、この故障検出のテストパターンを生成する時に、
ＦＦ７の出力値について、従来の方式を適用できず、前
述した実施例１の方式が必要であると判定される（ステ
ップＳ４，Ｓ５）。

【００４２】次に、図７の場合について説明する。同図
において、符号１〜８及び１０、１１は、図１中の対応
する符号と同一のものを示す。１２はＡＮＤゲート、１
３、１４は信号線（１４：第１信号線）、１５、１６は
第１及び第２外部入力である。この例では、故障は、信
号線１４のＳＡ１である。ここにＳＡ１とは、信号線が
１に固定されてしまう故障（１縮退故障）を示す。

【００４３】先ず、全信号線を信号値Ｕにしておく（ス
テップＳ１）。次に、故障信号線１４から故障信号値で
ある信号値１を、外部クロック入力１０、第１及び第２
外部入力１５及び１６から信号値ＸＳを発生させて（ス
テップＳ２）、記号シミュレーションを行う（ステップ
Ｓ３）。その結果、図９（ａ），（ｂ）より明かな通
り、信号線１３、１、２は信号値ＸＳとなり、信号線３
は信号値Ｕと信号値ＸＳのＯＲにより信号値Ｕ１とな
る。このため、図９（ｄ）に示される通り、信号線５は
信号値Ｕ１に、従って信号線４は信号値Ｕ０になり（図
９（ｃ）参照）、それにつれて信号線３は信号値ＸＳに
変化する（図９（ｂ）参照）。さらに、信号線５及び４
も信号値ＸＳに変化する（図９（ｃ），（ｄ）参照）。
ＣＰＵ７０による記号シミュレーションはここで終了
し、ＦＦ７の出力信号線５の信号値はＸＳとなる。

【００４４】したがって、ＣＰＵ７０は、この故障検出
のテストパターンの生成を行う時に、ＦＦ７の出力値に
ついては、実施例１の方式を用いる必要はなく、従来技
術の方式をそのまま適用できると判定する（ステップＳ
４，Ｓ６）。

【００４５】以上のように、本実施例２によれば、実施
例１の手法を用いる必要のある故障、すなわち、ここで
は故障影響により初期化不可能なＦＦを、上述した記号
シミュレーションによって判別することが可能となる。

【００４６】（実施例３）図１０及び図１１は、共にこ
の発明の実施例３を説明するために例示した、図１のメ
モリ７１内の回路データに基づき設定される論理回路の
構成図である。又、図１２は、この実施例３における手
順を示したフローチャートである。

【００４７】先ず、図１０の場合について図１２を参照
しつつ説明する。図１０において、２１〜２６は信号線
（２１：第１信号線，２２：第２信号線，２１Ａ：第３
信号線）を、２７はＯＲゲートを、２８はインバータ
を、２９及び３０は第１及び第２ＦＦ（第２ＦＦ：新た
な記憶素子）を、３１及び３２は各々外部入力及び外部
クロック入力を、３３及び３４は第１及び第２外部出力
（３４：新たな外部出力）を示す。

【００４８】ここでは、故障は、信号線２１のＳＡ０で
ある。前述した実施例２の故障判別方法の適用により、
この故障検出のテストパターンの生成を行う時に、第１
ＦＦ２９の出力値については実施例１の方式を用いるこ
とが必要であるが、第２ＦＦ３０の出力値についてはそ
の必要はない、と判定される（ステップＴ１）。

【００４９】そこで、ＣＰＵ７０は、最初に故障の影響
を励起させるために、外部入力３１及び信号線２１の正
常回路における信号値を１にする（ステップＴ２）。

【００５０】次に、故障伝搬を行うが、ここでは、ＯＲ
ゲート２７及び第１ＦＦ２９を通る第１伝搬経路と、第
２ＦＦ３０を通る第２伝搬経路の、２つの伝搬経路があ
る。しかし、第２ＦＦ３０については実施例１の方式を
適用する必要がないと既に判定しているので、ＣＰＵ７
０は第２ＦＦ３０を通る第２伝搬経路の方が容易である
と判断する（ステップＴ３）。

【００５１】そこで、ＣＰＵ７０は、故障影響を伝搬さ
せるために、外部クロック入力３２及び信号線２２にク
ロック信号値Ｐを印加すると（ステップＴ４）、第２Ｆ
Ｆ３０の出力信号線２６及び第２外部出力３４に信号値
１／０が伝搬し、この時点で、この故障は“検出”とい
うことになり（ステップＴ５）、テストパターンの生成
が完了する（ステップＴ７）。このように、第２ＦＦ３
０を通る第２伝搬経路について、従来技術の方式を用い
たテストパターン生成を行ったことになる。ここで、第
２ＦＦ３０を通る第２伝搬経路について用いた従来技術
の方式を、所定の故障影響伝搬方法と呼ぶことにする。

【００５２】次に、図１１の例について説明する。同図
中、４１〜４９は信号線を（４１：第１信号線，４２：
第２信号線，４１Ａ：第３信号線）、５０はＯＲゲート
を、５１はインバータを、５２はＡＮＤゲートを、５３
はＯＲゲートを、５４及び５５は第１及び第２ＦＦを、
５６及び５８を第１及び第２外部入力を、５７は外部ク
ロック入力を、５９及び６０は第１及び第２外部出力
（６０：新たな外部出力）を示す。

【００５３】ここでは、故障は、信号線４１のＳＡ０で
ある。ここでも、前述の実施例２の故障判別方法の適用
により、この故障のテストパターン生成を行う時に、第
１ＦＦ５４の出力値については実施例１の方式を適用す
ることが必要であるが、第２ＦＦ５５の出力値について
はその必要はない、と判定される（ステップＴ１）。

【００５４】そこで、ＣＰＵ７０は、最初に、故障の影
響を励起させるために、第１外部入力５６及び信号線４
１の正常回路における信号値を１にする（ステップＴ
２）。

【００５５】次に、故障伝搬を行なうが、この論理回路
では、ＯＲゲート５０及び第１ＦＦ５４を通る第１伝搬
経路と、第２ＦＦ５５を通る第２伝搬経路の、２つの伝
搬経路がある。しかし、第２ＦＦ５５については実施例
１の方式の適用が必要ないと判定されているので、ＣＰ
Ｕ７０は第２ＦＦ５５を通る第２伝搬経路の方が容易で
あると判断する（ステップＴ３）。

【００５６】そこで、ＣＰＵ７０は、故障影響を伝搬さ
せるために、外部クロック入力５７及びその信号線４２
にクロック信号値Ｐを印加すると（ステップＴ４）、第
２ＦＦ５５の出力信号線４６に信号値１／０が伝搬す
る。更に、ＣＰＵ７０は、ＡＮＤゲート５２の出力に故
障影響を伝搬させるために、第２外部入力５８及びその
信号線４７に信号値１を印加すると（ステップＴ４）、
信号線４８の信号値は１／０になるが、信号線４９の信
号値は１／１になり、ＣＰＵ７０は、図１０で述べた従
来技術の方式を適用する限りでは、この経路での故障伝
搬を行うことが不可能であると判定する（ステップＴ
５）。そこで、ＣＰＵ７０は、第２ＦＦ５５を通る第２
伝搬経路をやめて、その代わりにＯＲゲート５０及び第
１ＦＦ５４を通る第１伝搬経路を改めて選ぶ（ステップ
Ｔ６）。

【００５７】その後は、ＣＰＵ７０は実施例１と同様の
手順を経て、実施例１の方式を使用したテストパターン
を生成する（ステップＴ６〜Ｔ７）。

【００５８】以上のように、この実施例３では、状況に
応じて、実施例１の方式と従来の方式（所定の故障影響
伝搬方法）とを使い分けることにより、効率的にテスト
パターンを生成することができる。

【００５９】なお、図１０の第２ＦＦ３０を通る第２伝
搬経路及び図１１の第２ＦＦ５５を通る第２伝搬経路で
用いた従来の方式に代えて、図１３で述べた従来の方式
を、「所定の故障影響伝搬方法」として用いても良く、
その他多くの従来方法を上記所定の方法として用いるこ
ともできる。

【００６０】以上のように、各実施例１〜３を適用する
ことにより、検出するテストパターンをこれまで生成で
きなかった故障に対しても、テストパターンを生成でき
るようになり、より高い故障検出率を得ることができる
ようになる。

【００６１】

【発明の効果】請求項１ないし請求項３に係る各発明に
よれば、記憶素子の出力がある周期において０または１
のどちらになろうとも、その様な論理回路に於ける故障
検出を常に可能とするテストパターンを生成することが
できる。これにより、より高い故障検出率を得ることが
できる。

【００６２】請求項４に係る発明によれば、従来用いら
れてきた所定の故障影響伝搬方法を用いたのではテスト
パターンを生成することができないのか否かを予め判別
することができる。

【００６３】請求項５に係る発明によれば、従来用いら
れてきた所定の故障影響伝搬方法を用いたのではテスト
パターンを生成することができないことを予め判別した
上で、この判別結果に基づき、その様な論理回路に於け
る故障検出を常に可能とするテストパターンの生成を実
現することができる。これにより、確実に、より高い故
障検出率を得ることができる。

【００６４】請求項６に係る発明によれば、従来用いら
れてきた所定の故障影響伝搬方法を用いたのではテスト
パターンを生成することができないことを予め判別した
上で、この判別結果を基に、その様な所定の故障影響伝
搬方法との組み合わせを実現することができ、これによ
り効率よくテストパターンの生成を行うことができる。

【図面の簡単な説明】

【図１】 この発明に係る論理回路のテストパターン生
成システムの構成例を示すブロック図である。

【図２】この発明の実施例１を説明するための論理回路
を例示する図である。

【図３】 実施例１の手順を示すフローチャートであ
る。

【図４】 実施例１の手順を示すフローチャートであ
る。

【図５】 実施例１の結果、生成されるテストパターン
を表す図である。

【図６】 この発明の実施例２を説明するための論理回
路を例示する図である。

【図７】 この発明の実施例２を説明するための論理回
路を例示する図である。

【図８】 実施例２の手順を示すフローチャートであ
る。

【図９】 実施例２で使用する記号シミュレーションの
真理値表を示す図である。

【図１０】 この発明の実施例３を説明するための論理
回路を例示する図である。

【図１１】 この発明の実施例３を説明するための論理
回路を例示する図である。

【図１２】 実施例３の手順を示すフローチャートであ
る。

【図１３】 従来技術を説明するための論理回路図であ
る。

【図１４】 従来技術を説明するための論理回路図であ
る。

【符号の説明】

１〜５，１３，１４，２１〜２６，４１〜４９ 信号
線、７ ＦＦ、９ 外部入力、１０，５７ 外部クロッ
ク入力、１１ 外部出力、１５，５６ 第１外部入力、
１６，５８ 第２外部入力、２９，５４ 第１ＦＦ、３
０，５５ 第２ＦＦ、３３，５９ 第１外部出力、３
４，６０ 第２外部出力。

Claims (6)

【特許請求の範囲】
1. 【請求項１】 設計データ中の回路データに基づき設定
   された論理回路中に、外部入力と、外部クロック入力
   と、前記外部入力に接続された第１信号線と、前記外部
   クロック入力に接続された第２信号線と、そのデータ入
   力ピンが前記第１信号線に直接又は論理ゲートを介して
   接続され且つそのクロック入力ピンが前記第２信号線に
   直接又は論理ゲートを介して接続された記憶素子とを備
   え、前記第１及び第２信号線の何れか一方が故障信号線
   となるために、その故障影響により前記記憶素子が初期
   化不能となる場合に適用される論理回路のテストパター
   ン生成システムであって、 前記第１信号線が前記故障信号線となる場合に、 （ａ） 前記記憶素子の出力値が周期に応じて異なった
   値を取り得ることとして、ある周期において前記故障影
   響を励起してその故障影響を前記記憶素子の出力に迄伝
   搬させる手段と、 （ｂ） 前記ある周期よりも以後の別のある周期におい
   て再び前記故障影響を励起してその故障影響を前記記憶
   素子の出力に迄伝搬させる手段と、 （ｃ） 前記手段（ａ）による前記故障影響の伝搬によ
   り得られた前記記憶素子の出力値、及び前記手段（ｂ）
   による前記故障影響の伝搬により得られた前記記憶素子
   の出力値に基づき、前記論理回路に於ける故障が検出さ
   れたものと判断して、前記テストパターンの生成を行う
   手段とを、備えたことを特徴とする論理回路のテストパ
   ターン生成システム。
2. 【請求項２】 請求項１記載の論理回路のテストパター
   ン生成システムにおいて、 前記手段（ａ）は、 前記外部入力と前記第１信号線とに所定の信号値を設定
   し、且つ故障回路での前記記憶素子の出力値として前記
   周期に応じて異なった値を取り得る信号値Ｖを設定して
   含意操作を行うことにより、前記故障影響の励起を行う
   手段と、 前記外部クロック入力と前記第２信号線とに所定のクロ
   ック信号値を設定して前記故障影響の伝搬を行う手段と
   を、備え、 前記手段（ｂ）は、 前記外部入力と前記第１信号線とに前記所定の信号値を
   設定して前記故障影響の励起を行う手段と、 前記外部クロック入力と前記第２信号線とに前記所定の
   クロック信号値を設定して前記故障影響の伝搬を行う手
   段とを、備えたことを特徴とする論理回路のテストパタ
   ーン生成システム。
3. 【請求項３】 請求項２記載の論理回路のテストパター
   ン生成システムにおいて、 前記手段（ｃ）は、 前記ある周期における前記記憶素子の出力の（正常回路
   での信号値）／（前記故障回路での信号値）が０／Ｖ又
   は１／バーＶに、且つ前記別のある周期における前記記
   憶素子の出力の（前記正常回路での信号値）／（前記故
   障回路での信号値）が１／Ｖ又は０／バーＶになった場
   合に、前記故障が検出されたものと判断する手段を備え
   たことを特徴とする論理回路のテストパターン生成シス
   テム。
4. 【請求項４】 設計データ中の回路データに基づき設定
   された論理回路中に、外部入力と、外部クロック入力
   と、前記外部入力に接続された第１信号線と、前記外部
   クロック入力に接続された第２信号線と、そのデータ入
   力ピンが前記第１信号線に直接又は論理ゲートを介して
   接続され且つそのクロック入力ピンが前記第２信号線に
   直接又は論理ゲートを介して接続された記憶素子とを備
   え、前記第１及び第２信号線の何れか一方が故障信号線
   となるために、その故障影響により前記記憶素子が初期
   化不能となる場合に適用される論理回路のテストパター
   ン生成システムであって、 前記第１信号線が前記故障信号線となる場合に、 （ａ） 前記論理回路中の全ての信号線の信号値を、信
   号値０にも信号値１にも確定させられないことを表す信
   号値Ｕに設定する手段と、 （ｂ） 前記手段（ａ）による設定後に、前記第１信号
   線から信号値０を、前記外部入力及び前記外部クロック
   入力から信号値０か信号値１の何れにも確定させ得るこ
   とを表す信号値Ｘを、それぞれ発生させて、前記論理回
   路に対する記号シミュレーションを実行する手段と、 （ｃ） 前記記号シミュレーションの結果、前記記憶素
   子の出力の信号値が依然前記信号値Ｕに有るか否かを判
   断し、前記信号値Ｕに有るときには所定の故障影響伝搬
   方法を適用しないと判定する手段とを、備えたことを特
   徴とする論理回路のテストパターン生成システム。
5. 【請求項５】 請求項４記載の論理回路のテストパター
   ン生成システムにおいて、 前記手段（ｃ）が前記信号値Ｕに有ると判定した場合に
   は、 （ｄ） 前記記憶素子の出力値が周期に応じて異なった
   値を取り得ることとして、ある周期において前記故障影
   響を励起してその故障影響を前記記憶素子の出力に迄伝
   搬させる手段と、 （ｅ） 前記ある周期よりも以後の別のある周期におい
   て再び前記故障影響を励起してその故障影響を前記記憶
   素子の出力に迄伝搬させる手段と、 （ｆ） 前記手段（ｄ）による前記故障影響の励起とそ
   の際の伝搬により得られた前記記憶素子の出力値、及び
   前記手段（ｅ）による前記故障影響の励起とその際の伝
   搬により得られた前記記憶素子の出力値に基づき、前記
   論理回路に於ける故障が検出されたものと判断して、前
   記テストパターンの生成を行う手段とを、更に備えたこ
   とを特徴とする論理回路のテストパターン生成システ
   ム。
6. 【請求項６】 請求項４記載の論理回路のテストパター
   ン生成システムにおいて、 前記論理回路は、前記外部入力と前記第１信号線と前記
   外部クロック入力と前記第２信号線と前記記憶素子とを
   含んだ第１伝搬経路の他に、更に前記第１信号線に接続
   された第３信号線と前記第２信号線と新たな記憶素子と
   を含んだ第２伝搬経路を備えており、前記新たな記憶素
   子はそのデータ入力ピン及びそのクロック入力ピンにお
   いてそれぞれ前記第３信号線及び前記第２信号線に直接
   又は論理ゲートを介して接続されており、 前記手段（ａ），（ｂ）及び（ｃ）は前記第１及び第２
   伝搬経路の両方について機能するとともに、 前記手段（ｃ）が前記第１伝搬経路については前記信号
   値Ｕに有ると判定し、前記第２伝搬経路については前記
   信号値Ｕではないと判定した場合には、 （ｄ） 前記第２伝搬経路について所定の故障影響伝搬
   方法を適用し、前記新たな記憶素子の出力に故障影響が
   伝搬するか否かを判定する手段と、 （ｅ） 前記手段（ｄ）が前記故障影響の伝搬ありと判
   断したときには、故障検出と判断して前記テストパター
   ンの生成を完了とする手段と、 （ｆ） 前記手段（ｄ）が前記故障影響の伝搬なしと判
   断したときには、前記第１伝搬経路について、前記記憶
   素子の出力値が周期に応じて異なった値を取り得ること
   として、ある周期において前記故障影響を励起してその
   故障影響を前記記憶素子の出力に迄伝搬させ、前記ある
   周期よりも以後の別のある周期において再び前記故障影
   響を励起してその故障影響を前記記憶素子の出力に迄伝
   搬させると共に、前記ある周期に於ける前記故障影響の
   励起とその際の伝搬により得られた前記記憶素子の出力
   値、及び前記別のある周期に於ける前記故障影響の励起
   とその際の伝搬により得られた前記記憶素子の出力値に
   基づき、前記テストパターンの生成を行う手段とを、更
   に備えたことを特徴とする論理回路のテストパターン生
   成システム。