JPH09243709A - Ｌｓｉ試験用回路 - Google Patents
Ｌｓｉ試験用回路Info
- Publication number
- JPH09243709A JPH09243709A JP8050464A JP5046496A JPH09243709A JP H09243709 A JPH09243709 A JP H09243709A JP 8050464 A JP8050464 A JP 8050464A JP 5046496 A JP5046496 A JP 5046496A JP H09243709 A JPH09243709 A JP H09243709A
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- JP
- Japan
- Prior art keywords
- test
- input
- lsi
- bus
- output
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Abstract
(57)【要約】
【課題】 ＬＳＩに含まれる複数のブロックの個々の試
験の容易化を行う。 【解決手段】 入出力端子１１、１２と、入出力端子間
の通常バス１４と、通常バス１４に接続される複数のブ
ロック１３とを有するＬＳＩ１の試験を行うＬＳＩ試験
用回路に、入出力端子１１、１２の一部を用いて各ブロ
ック１３の試験データ、試験結果を伝達する試験用入力
／出力バス１５、１６と、各ブロック１３に通常バス１
４及び試験用入力／出力バス１５、１６のいずれかを選
択して接続させるセレクタ１７、１８と、各ブロック１
３の試験を設定するための試験モードデータを入力する
試験用入力端子１９と、試験モードデータをデコードし
てセレクタ１７、１８にバスの切換を行わせるデコーダ
２０とが設けられる。
験の容易化を行う。 【解決手段】 入出力端子１１、１２と、入出力端子間
の通常バス１４と、通常バス１４に接続される複数のブ
ロック１３とを有するＬＳＩ１の試験を行うＬＳＩ試験
用回路に、入出力端子１１、１２の一部を用いて各ブロ
ック１３の試験データ、試験結果を伝達する試験用入力
／出力バス１５、１６と、各ブロック１３に通常バス１
４及び試験用入力／出力バス１５、１６のいずれかを選
択して接続させるセレクタ１７、１８と、各ブロック１
３の試験を設定するための試験モードデータを入力する
試験用入力端子１９と、試験モードデータをデコードし
てセレクタ１７、１８にバスの切換を行わせるデコーダ
２０とが設けられる。
Description
【０００１】
【発明の属する技術分野】本発明は、ＬＳＩ（大規模集
積回路）試験用回路に関し、特にＬＳＩに含まれる複数
のブロックの個々の試験が個々に容易に行えるＬＳＩ試
験用回路に関する。
積回路）試験用回路に関し、特にＬＳＩに含まれる複数
のブロックの個々の試験が個々に容易に行えるＬＳＩ試
験用回路に関する。
【０００２】
【従来の技術】図４は従来のＬＳＩ試験用回路を示す図
である。なお、全図を通じて同一の構成要素には同一の
参照番号又は記号を付して示す。本図において、試験が
される被試験ＬＳＩ１と、これに接続される試験用信号
発生回路２と、試験用信号発生回路２の信号と被試験Ｌ
ＳＩ１の出力信号とを比較して被試験ＬＳＩ１の試験を
行う比較部３とが示されている。
である。なお、全図を通じて同一の構成要素には同一の
参照番号又は記号を付して示す。本図において、試験が
される被試験ＬＳＩ１と、これに接続される試験用信号
発生回路２と、試験用信号発生回路２の信号と被試験Ｌ
ＳＩ１の出力信号とを比較して被試験ＬＳＩ１の試験を
行う比較部３とが示されている。
【０００３】
【発明が解決しようとする課題】ところで、上記ＬＳＩ
試験用回路は、複数のブロック、例えば、ＣＰＵ（中央
演算処理装置）、ＲＯＭ(Read Only Memory)、ＲＡＭ(R
andom Access Memory)、タイマー等からなっている。上
記ＬＳＩ試験用回路では、被試験ＬＳＩ１全体の試験は
できるが、被試験ＬＳＩ１内の複数のブロックのそれぞ
れの試験はできないという問題がある。複数のブロック
には、ブロック間のみで接続されており、被試験ＬＳＩ
の入力端子、出力端子に接続されていないものがあるた
めである。もし、試験のために、複数のブロックのそれ
ぞれを入出力端子に接続するようにすると、入出力端子
の規模が大きくなるという別の問題が発生する。仮にこ
のような入出力端子ができたとしても、端子数が非常に
多くなり、試験を行うのに複雑となって、試験時間が長
期になるという問題も発生する。
試験用回路は、複数のブロック、例えば、ＣＰＵ（中央
演算処理装置）、ＲＯＭ(Read Only Memory)、ＲＡＭ(R
andom Access Memory)、タイマー等からなっている。上
記ＬＳＩ試験用回路では、被試験ＬＳＩ１全体の試験は
できるが、被試験ＬＳＩ１内の複数のブロックのそれぞ
れの試験はできないという問題がある。複数のブロック
には、ブロック間のみで接続されており、被試験ＬＳＩ
の入力端子、出力端子に接続されていないものがあるた
めである。もし、試験のために、複数のブロックのそれ
ぞれを入出力端子に接続するようにすると、入出力端子
の規模が大きくなるという別の問題が発生する。仮にこ
のような入出力端子ができたとしても、端子数が非常に
多くなり、試験を行うのに複雑となって、試験時間が長
期になるという問題も発生する。
【０００４】したがって、本発明は、上記問題点に鑑
み、入出力端子数を大幅に増加しなくても、複数のブロ
ックのそれぞれの試験を行うことができるＬＳＩ試験用
回路を提供することを目的とする。
み、入出力端子数を大幅に増加しなくても、複数のブロ
ックのそれぞれの試験を行うことができるＬＳＩ試験用
回路を提供することを目的とする。
【０００５】
【課題を解決するための手段】本発明では、前記問題点
を解決するために、入出力端子と、入出力端子間の通常
バスと、通常バスに接続される複数のブロックとを有す
るＬＳＩの試験を行うＬＳＩ試験用回路に、前記入出力
端子の一部を用いて各前記ブロックの試験データ、試験
結果を伝達する試験用入力／出力バスと、各前記ブロッ
クに前記通常バス及び前記試験用入力／出力バスのいず
れかを選択して接続させるセレクタと、各前記ブロック
の試験を設定するための試験モードデータを入力する試
験用入力端子と、前記試験モードデータをデコードして
前記セレクタにバスの切換を行わせるデコーダとが設け
られる。この手段により、従来の入出力端子を用いて、
試験用入力／出力バスと、これと通常バスを切り換える
セレクタを設けて個々のブロックの試験を可能にしたの
で、入出力端子数を大幅な増加を抑制可能になった。
を解決するために、入出力端子と、入出力端子間の通常
バスと、通常バスに接続される複数のブロックとを有す
るＬＳＩの試験を行うＬＳＩ試験用回路に、前記入出力
端子の一部を用いて各前記ブロックの試験データ、試験
結果を伝達する試験用入力／出力バスと、各前記ブロッ
クに前記通常バス及び前記試験用入力／出力バスのいず
れかを選択して接続させるセレクタと、各前記ブロック
の試験を設定するための試験モードデータを入力する試
験用入力端子と、前記試験モードデータをデコードして
前記セレクタにバスの切換を行わせるデコーダとが設け
られる。この手段により、従来の入出力端子を用いて、
試験用入力／出力バスと、これと通常バスを切り換える
セレクタを設けて個々のブロックの試験を可能にしたの
で、入出力端子数を大幅な増加を抑制可能になった。
【０００６】前記試験用入力端子からの試験モードデー
タは、前記複数のブロックのＮ種類に応じて、Ｎ通りの
試験モードの設定を可能にする。この手段により、被試
験用ＬＳＩのブロック数が増加にも柔軟に対応可能にな
る。前記試験用入力端子には、端子をＮ個設け、２N −
１通りの試験モードの設定を可能にする。被試験用ＬＳ
Ｉの２N −１種類のブロック数の試験に対して、入力端
子数がＮだけ増加するが、この増加は非常に小さい。
タは、前記複数のブロックのＮ種類に応じて、Ｎ通りの
試験モードの設定を可能にする。この手段により、被試
験用ＬＳＩのブロック数が増加にも柔軟に対応可能にな
る。前記試験用入力端子には、端子をＮ個設け、２N −
１通りの試験モードの設定を可能にする。被試験用ＬＳ
Ｉの２N −１種類のブロック数の試験に対して、入力端
子数がＮだけ増加するが、この増加は非常に小さい。
【０００７】シリアル転送された試験モードデータをデ
コートする。この手段により前記入力端子数の増加を抑
制することが可能になる。前記試験用入力端子に、電圧
を印加して、そのレベルによって、セクレタの切換を行
う。この手段により、外部よりセレクタの切換が可能に
なる。又、前記入力端子数の増加を抑制することが可能
になる。前記ＬＳＩ内部に試験データを発生する試験用
信号発生回路を設ける。この手段により、外部より試験
用信号を入力することなく被試験用ＬＳＩ自身で内蔵さ
れたブロックのセルフ試験が可能になる。又は前記入力
端子数の増加を抑制することは可能になる。
コートする。この手段により前記入力端子数の増加を抑
制することが可能になる。前記試験用入力端子に、電圧
を印加して、そのレベルによって、セクレタの切換を行
う。この手段により、外部よりセレクタの切換が可能に
なる。又、前記入力端子数の増加を抑制することが可能
になる。前記ＬＳＩ内部に試験データを発生する試験用
信号発生回路を設ける。この手段により、外部より試験
用信号を入力することなく被試験用ＬＳＩ自身で内蔵さ
れたブロックのセルフ試験が可能になる。又は前記入力
端子数の増加を抑制することは可能になる。
【０００８】前記試験用入力端子を多重系にする。この
手段により、一方の試験用入力端子は断線、ポンディン
グ外れ、内蔵pull-up 又はdown切断のような破壊に対し
ても通常動作モードから抜けることがなくなる。前記試
験用入力端子を２重系にし、かつ、各前記ブロックに通
常バスを接続させる通常モード時に前記試験用入力端子
への高又は低の論理レベルをすべて接地側に設定する。
この手段により、耐ノイズ性を向上させることが可能に
なる。
手段により、一方の試験用入力端子は断線、ポンディン
グ外れ、内蔵pull-up 又はdown切断のような破壊に対し
ても通常動作モードから抜けることがなくなる。前記試
験用入力端子を２重系にし、かつ、各前記ブロックに通
常バスを接続させる通常モード時に前記試験用入力端子
への高又は低の論理レベルをすべて接地側に設定する。
この手段により、耐ノイズ性を向上させることが可能に
なる。
【０００９】
【発明の実施の形態】以下本発明の実施の形態について
図面を参照して説明する。図１は本発明に係る被試験Ｌ
ＳＩ１であって試験を容易にする例を示す図である。本
図に示すように、被試験ＬＳＩ１は、端子Ｔim、Ｔim-
1、…、Ｔi11 、Ｔi10 、…、Ｔi2、Ｔi1を有する入力
端子１１と、端子Ｔon、Ｔon-1、…、Ｔo11、Ｔo10 、
…、Ｔo2、Ｔo1を有する出力端子１２と、例えばＡ、
Ｂ、Ｃ、…、Ｆのブロックからなる複数のブロック１３
と、入力端子１１及び出力端子１２に接続され、入力端
子１１からの入力信号を伝達し必要な複数のブロック１
３に伝達し、ブロック間の信号の伝達を行い、かつ複数
のブロック１３で処理された信号を出力端１２に伝達す
る通常バス１４と、入力端子１１のうち端子Ｔi10 、
…、Ｔi2、Ｔi1に接続される試験用入力バス１５と、出
力端子１２のうち端子Ｔo10、…、Ｔo2、Ｔo1に接続さ
れる試験用出力バス１６と、複数のブロック１３のぞれ
ぞれで通常バス１４及び試験用入力バス１５の一方から
信号を選択入力する複数のマルチプレクサ回路１７と、
複数のブロック１３のそれぞれで通常バス１４及び試験
用出力バス１６の一方へ信号を選択出力する複数のデマ
ルチプレクサ回路１８と、入力端１１側に試験モードデ
ータを入力する試験用入力端子１９と、試験用入力端子
１９からの試験モードデータをデコードして複数のブロ
ック１３のマルチプレクサ１７及びデマルチプレクサ１
８を動作させるデコーダ２０とを具備する。ここで、入
力端子１１の数ｍ及び出力端子の数ｎは、後述のよう
に、複数のブロック１３（６つのブロック）のそれぞれ
の入力ピン数を１０、出力ピン数を１０とすると、ｍ、
ｎ≪６０である。なお、ここでは、マルチプレクサ回路
１７及びデマルチプレクサ１８をまとめてセレクタと呼
ぶ。
図面を参照して説明する。図１は本発明に係る被試験Ｌ
ＳＩ１であって試験を容易にする例を示す図である。本
図に示すように、被試験ＬＳＩ１は、端子Ｔim、Ｔim-
1、…、Ｔi11 、Ｔi10 、…、Ｔi2、Ｔi1を有する入力
端子１１と、端子Ｔon、Ｔon-1、…、Ｔo11、Ｔo10 、
…、Ｔo2、Ｔo1を有する出力端子１２と、例えばＡ、
Ｂ、Ｃ、…、Ｆのブロックからなる複数のブロック１３
と、入力端子１１及び出力端子１２に接続され、入力端
子１１からの入力信号を伝達し必要な複数のブロック１
３に伝達し、ブロック間の信号の伝達を行い、かつ複数
のブロック１３で処理された信号を出力端１２に伝達す
る通常バス１４と、入力端子１１のうち端子Ｔi10 、
…、Ｔi2、Ｔi1に接続される試験用入力バス１５と、出
力端子１２のうち端子Ｔo10、…、Ｔo2、Ｔo1に接続さ
れる試験用出力バス１６と、複数のブロック１３のぞれ
ぞれで通常バス１４及び試験用入力バス１５の一方から
信号を選択入力する複数のマルチプレクサ回路１７と、
複数のブロック１３のそれぞれで通常バス１４及び試験
用出力バス１６の一方へ信号を選択出力する複数のデマ
ルチプレクサ回路１８と、入力端１１側に試験モードデ
ータを入力する試験用入力端子１９と、試験用入力端子
１９からの試験モードデータをデコードして複数のブロ
ック１３のマルチプレクサ１７及びデマルチプレクサ１
８を動作させるデコーダ２０とを具備する。ここで、入
力端子１１の数ｍ及び出力端子の数ｎは、後述のよう
に、複数のブロック１３（６つのブロック）のそれぞれ
の入力ピン数を１０、出力ピン数を１０とすると、ｍ、
ｎ≪６０である。なお、ここでは、マルチプレクサ回路
１７及びデマルチプレクサ１８をまとめてセレクタと呼
ぶ。
【００１０】図２は図１の複数のブロック１３の１つの
ブロックＡに設けられるマルチプレクサ１７及びデマル
チプレクサ１８の構成を示す図である。まず、説明を簡
単化するために、複数のブロック１３のそれぞれのブロ
ックのピン数を２０とし、そのうち入力のピン数を１
０、出力のピン数を１０とする。この例に対応するよう
に、試験用入力バス１５に接続される入力端子１１の端
子数を１０とし、試験用出力バス１６に接続される出力
端子１２の端子数を１０としている。
ブロックＡに設けられるマルチプレクサ１７及びデマル
チプレクサ１８の構成を示す図である。まず、説明を簡
単化するために、複数のブロック１３のそれぞれのブロ
ックのピン数を２０とし、そのうち入力のピン数を１
０、出力のピン数を１０とする。この例に対応するよう
に、試験用入力バス１５に接続される入力端子１１の端
子数を１０とし、試験用出力バス１６に接続される出力
端子１２の端子数を１０としている。
【００１１】本図に示すように、後述するデコーダから
の信号ｂ0 の「高」により、複数のブロック１３のブロ
ックＡの入力端子Ａ1,Ａ2,Ａ3,…Ａ10には、試験用入力
バス１５が接続され、ブロックＡの出力端子Ａ11, Ａ1
2, Ａ13, …Ａ20には、試験用出力バス１６が接続され
る。逆に、信号ｂ0 の「低」により、複数のブロック１
３のブロックＡの入力端子Ａ1,Ａ2,Ａ3,…Ａ10には、通
常バス１４が接続され、ブロックＡの出力端子Ａ11, Ａ
12, Ａ13, …Ａ20には、通常バス１４が接続される。
の信号ｂ0 の「高」により、複数のブロック１３のブロ
ックＡの入力端子Ａ1,Ａ2,Ａ3,…Ａ10には、試験用入力
バス１５が接続され、ブロックＡの出力端子Ａ11, Ａ1
2, Ａ13, …Ａ20には、試験用出力バス１６が接続され
る。逆に、信号ｂ0 の「低」により、複数のブロック１
３のブロックＡの入力端子Ａ1,Ａ2,Ａ3,…Ａ10には、通
常バス１４が接続され、ブロックＡの出力端子Ａ11, Ａ
12, Ａ13, …Ａ20には、通常バス１４が接続される。
【００１２】図３は図１のデコーダ２０を示す図であ
る。本図に示すように、試験用入力端子１９から試験モ
ードデータとして入力した３ビットａ0,ａ1,ａ2 を出力
ｂ0,ｂ1,ｂ2,…, ｂ7 のいずれかを「高」にする回路で
ある。出力ｂ1 は複数のブロック１３の１つのブロック
Ａのマルチプレクサ１７、デマルチプレクサ１８に、出
力ｂ2 はブロックＢのマルチプレクサ１７、デマルチプ
レクサ１８に、出力ｂ3はブロックＣのマルチプレクサ
１７、デマルチプレクサ１８に、…、出力ｂ6 はブロッ
クＦのマルチプレクサ１７、デマルチプレクサ１８に接
続され、各ブロックの試験を行う試験モードを決定し、
出力ｂ0 が「高」の場合には、通常使用モードである。
なお、この例の場合にはｂ7 はあきモードである。本発
明によれば、入力端子１１に、端子の少ない試験用入力
端子１９を追加するだけで、被試験ＬＳＩ１内の複数の
ブロックのそれぞれについて単独に試験を行うことが可
能になった。
る。本図に示すように、試験用入力端子１９から試験モ
ードデータとして入力した３ビットａ0,ａ1,ａ2 を出力
ｂ0,ｂ1,ｂ2,…, ｂ7 のいずれかを「高」にする回路で
ある。出力ｂ1 は複数のブロック１３の１つのブロック
Ａのマルチプレクサ１７、デマルチプレクサ１８に、出
力ｂ2 はブロックＢのマルチプレクサ１７、デマルチプ
レクサ１８に、出力ｂ3はブロックＣのマルチプレクサ
１７、デマルチプレクサ１８に、…、出力ｂ6 はブロッ
クＦのマルチプレクサ１７、デマルチプレクサ１８に接
続され、各ブロックの試験を行う試験モードを決定し、
出力ｂ0 が「高」の場合には、通常使用モードである。
なお、この例の場合にはｂ7 はあきモードである。本発
明によれば、入力端子１１に、端子の少ない試験用入力
端子１９を追加するだけで、被試験ＬＳＩ１内の複数の
ブロックのそれぞれについて単独に試験を行うことが可
能になった。
【００１３】以上は、複数のブロック１３が６ブロック
で構成される例について説明したが、一般的にはＮブロ
ックの試験が可能である。この場合、試験用入力端子１
９にＮ個の端子を設けることにより、２N −１種類のブ
ロックの試験を行うことが可能である。なお、試験用入
力端子１９への試験モードデータとしてパラレス転送に
ついて説明したが、これをシリアル転送にし、デコーダ
２０をこれに適用することも可能である。これにより、
試験用入力端子１９の端子数を減少できる。
で構成される例について説明したが、一般的にはＮブロ
ックの試験が可能である。この場合、試験用入力端子１
９にＮ個の端子を設けることにより、２N −１種類のブ
ロックの試験を行うことが可能である。なお、試験用入
力端子１９への試験モードデータとしてパラレス転送に
ついて説明したが、これをシリアル転送にし、デコーダ
２０をこれに適用することも可能である。これにより、
試験用入力端子１９の端子数を減少できる。
【００１４】また、試験用入力端子１９への試験モード
データとして、ある電圧を印加し印加電圧のレベルによ
って、デコーダ２０をこれに適用することも可能であ
る。また、図４の試験用信号発生回路２を被試験ＬＳＩ
１に搭載してもよい。これにより、外部より試験用信号
を入力することなく、被試験ＬＳＩ１自身で内蔵された
機能ブロックのセルフテストが可能になる。
データとして、ある電圧を印加し印加電圧のレベルによ
って、デコーダ２０をこれに適用することも可能であ
る。また、図４の試験用信号発生回路２を被試験ＬＳＩ
１に搭載してもよい。これにより、外部より試験用信号
を入力することなく、被試験ＬＳＩ１自身で内蔵された
機能ブロックのセルフテストが可能になる。
【００１５】また、試験用入力端子１９を多重系（ｎ重
系：ｎは任意の値）にし、一方の試験用入力端子１９が
破壊（断線、ボンディング外れ、内蔵pull-up 又はdown
切断等) した場合でも通常動作モードから抜けることが
ないようにできる。また、通常動作中にノイズ等の異常
信号が入力して試験モードに入らないように、試験用入
力端子１９を２重系にするようにしてもよい。そして、
本実施例では、通常動作中の論理レベルをある値、例え
ば、試験用入力端子１９の端子をすべて「低」にするこ
とにより、つまり、図３に示すように、ｂ0 「低」で
（ａ0,ａ1,ａ2 ）＝（０００）としたが、これらを全て
接地側にして、耐ノイズ性を向上させることが可能であ
る。
系：ｎは任意の値）にし、一方の試験用入力端子１９が
破壊（断線、ボンディング外れ、内蔵pull-up 又はdown
切断等) した場合でも通常動作モードから抜けることが
ないようにできる。また、通常動作中にノイズ等の異常
信号が入力して試験モードに入らないように、試験用入
力端子１９を２重系にするようにしてもよい。そして、
本実施例では、通常動作中の論理レベルをある値、例え
ば、試験用入力端子１９の端子をすべて「低」にするこ
とにより、つまり、図３に示すように、ｂ0 「低」で
（ａ0,ａ1,ａ2 ）＝（０００）としたが、これらを全て
接地側にして、耐ノイズ性を向上させることが可能であ
る。
【図１】図１は本発明に係る被試験ＬＳＩ１であって試
験を容易にする例を示す図である。
験を容易にする例を示す図である。
【図２】図２は図１の複数のブロック１３の１つのブロ
ックＡに設けられるマルチプレクサ１７及びデマルチプ
レクサ１８の構成を示す図である。
ックＡに設けられるマルチプレクサ１７及びデマルチプ
レクサ１８の構成を示す図である。
【図３】図３は図１のデコーダ２０を示す図である。
【図４】図４は従来のＬＳＩ試験用回路を示す図であ
る。
る。
１…ＬＳＩ ２…試験用信号発生回路 ３…比較部 １１、１２…入出力端子 １３…ブロック １４…通常バス １５、１６…試験用入力／出力バス １７、１８…セレクタ １９…試験用入力端子 ２０…デコーダ
Claims (8)
- 【請求項１】 入出力端子と、入出力端子間の通常バス
と、通常バスに接続される複数のブロックとを有するＬ
ＳＩの試験を行うＬＳＩ試験用回路において、 前記入出力端子の一部を用いて各前記ブロックの試験デ
ータ、試験結果を伝達する試験用入力／出力バスと、 各前記ブロックに前記通常バス及び前記試験用入力／出
力バスのいずれかを選択して接続させるセレクタと、 各前記ブロックの試験を設定するための試験モードデー
タを入力する試験用入力端子と、 前記試験モードデータをデコードして前記セレクタにバ
スの切換を行わせるデコーダとを備えることを特徴とす
るＬＳＩ試験用回路。 - 【請求項２】 前記試験用入力端子からの試験モードデ
ータは、前記複数のブロックのＮ種類に応じて、Ｎ通り
の試験モードの設定を可能にすることを特徴とする、請
求項１に記載のＬＳＩ試験用回路。 - 【請求項３】 前記試験用入力端子には、端子をＮ個設
け、２N −１通りの試験モードの設定を可能にすること
を特徴とする、請求項１に記載のＬＳＩ試験用回路。 - 【請求項４】 シリアル転送された試験モードデータを
デコートすることを特徴とする、請求項１に記載のＬＳ
Ｉ試験用回路。 - 【請求項５】 前記試験用入力端子に、電圧を印加し
て、そのレベルによって、セクレタの切換を行うことを
特徴とする、請求項１に記載のＬＳＩ試験用回路。 - 【請求項６】 前記ＬＳＩ内部に試験データを発生する
試験用信号発生回路を設けることを特徴とする、請求項
１に記載のＬＳＩ試験用回路。 - 【請求項７】 前記試験用入力端子を多重系にしたこと
を特徴とする、請求項１に記載のＬＳＩ試験用回路。 - 【請求項８】 前記試験用入力端子を２重系にし、か
つ、各前記ブロックに通常バスを接続させる通常モード
時に前記試験用入力端子への高又は低の論理レベルをす
べて接地側に設定することを特徴とする、請求項１に記
載のＬＳＩ試験用回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8050464A JPH09243709A (ja) | 1996-03-07 | 1996-03-07 | Ｌｓｉ試験用回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8050464A JPH09243709A (ja) | 1996-03-07 | 1996-03-07 | Ｌｓｉ試験用回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09243709A true JPH09243709A (ja) | 1997-09-19 |
Family
ID=12859608
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8050464A Pending JPH09243709A (ja) | 1996-03-07 | 1996-03-07 | Ｌｓｉ試験用回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09243709A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2000073809A1 (fr) * | 1999-05-26 | 2000-12-07 | Hitachi, Ltd. | Circuit integre a semi-conducteur |
-
1996
- 1996-03-07 JP JP8050464A patent/JPH09243709A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2000073809A1 (fr) * | 1999-05-26 | 2000-12-07 | Hitachi, Ltd. | Circuit integre a semi-conducteur |
| US7013415B1 (en) | 1999-05-26 | 2006-03-14 | Renesas Technology Corp. | IC with internal interface switch for testability |
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