TW414963B - Manufacture of semiconductor device and semiconductor device - Google Patents

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TW414963B
TW414963B TW088105352A TW88105352A TW414963B TW 414963 B TW414963 B TW 414963B TW 088105352 A TW088105352 A TW 088105352A TW 88105352 A TW88105352 A TW 88105352A TW 414963 B TW414963 B TW 414963B
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TW
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resist
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film
resist pattern
semiconductor device
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TW088105352A
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Takeo Ishibashi
Takayuki Shoya
Kanji Sugino
Original Assignee
Ryoden Semiconductor Syst Eng
Mitsubishi Electric Corp
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Description

A7 414963 B7_ 五、發明說明（1 ) [發明所羼之技術領域] 本發明有關於具有超過影印技術之界限之微綑圖型之半 導體装置之製造方法，和利用該製造方法所製成之半導體 装置。 [習知之技術] 習知之超越利用曝光之影印技術之界限之微細抗蝕劑圖 型之形成方法有本發明人等先前申請之日本國專利案特開 平10-73927號之専利公報所揭示之方法。圖丨〇用來說明該 方法之概略。在該方法中，如圖10之步驟11所示，在半導 體基板1之上形成供給酸用之第1抗蝕劑圖型，其次在包含 有孔洞4之圖型3之上，塗布利用酸產生架橋反應 (bridging)之第2抗蝕劑*其次如步驟12所示，利用加熱 處理和溶解，在第1抗蝕劑圖型3之側壁形成架橋膜（有機 框）7 *藉K使孔洞8之内徑和線圖型之分離幅度縮小。 [發明所欲解決之問題] 在此種方法中*經由調整第1抗鈾劑和第2抗蝕劑之加熱 處理（mixing bake)之溫度和時間，或調整第2抗蝕劑之材 料成分，可Μ用來控制架橋膜7(有機框）之膜厚，但是在 孔洞内徑或線圖型之分離幅度極小之情況時，如步驟13所 示*在孔洞8等會殘留第2抗蝕劑之殘渣10等，因此會妨礙 良好圖型之肜成。 另外，當更進一步的縮小孔洞内徑，使孔洞内徑成為 O.lwmM下（遴長為O.lwra之四邊形）時，在第2抗蝕劑之 沖洗除去工程中|在洗淨/乾燥時刻由於有殘渣殘留在孔 本紙張尺度適用中國國家標準（CNS)A4規格（210 >=297公釐） -------------- I ί 1 i I I * ί ------- -. -(請先閱讀背面'之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 414963 A7 _B7五、發明說明（2 ) 板題 基問 體種 導此 半。決 之題解 内問來 洞其用 孔為明 或陷發 内缺本 洞成 變 會 時 刻 蝕 在 Μ 所 面 界 之 之 置 裝 AW9 導 半 供 提 是 的 巨 其 使為 Κ 極 可成 ’ 彩 置等 装度 體幅 導離 半分 之 之 造型 製圖 所線 法或 方徑 造直 製之 該型 用圔 利洞 及孔 法之 方劑 造蝕 製抗 於 用 適 可 亦 外 置 裝 體 導 f I Ls 了 除 型 圖 细 微 種 此 细另 微 程 第 工 。 園之 造 範含 製 利包 之U專所 段 等請是 板 _ 申徵 之 面 i 之特 示 γ 明其 ^ ^ Μ -晶Ϊ本法 液ί 方 造 製 之 置 裝 體 導 半 mail 種 一 是 項 蝕 --------------裝·— (請先閲讀背面'之注意東項再填寫本頁) 在 存 1 之 第酸 該用 用利 利上 1 之 型型 圖圖 劑劑 蝕蝕 抗抗 有劑 第 成 形 上 板 基 擐 導 半 在 酸 生 CE 0 來 用 第 之 述 上 在 第 述 上 白 給 供 用 利 第 述 上 與 之 膜 劑 ‘ 蝕 ;抗 _2f 之第 劑逑 蝕上 抗在 第來 成用 形 ， 來酸 用之 應型 反 圖 橋劑 架 0 生抗 產 部 之 合 接 型 圖 劑 上 在 , 第 離成 剝 形 份來 部用 橋膜 架橋 ΕΓ WK ητν 棼 之 之 膜述 劑上 蝕蓋 抗覆 上 型 圖 劑 蝕 抗 2 ，線 經濟部智慧財產局員工消費合作社印製 鈾述 抗上 小 縮 來 用 流 逆 膜 橋 架 之 述 上 使 2Κ理 第 處 1 逑il熱 圖 i劑π ^ ^ 0 @利 膜 橋第型 架 之 圖 成逑劑 逆 膜 橋 架 述 上 使 有 具 用 ， 利幕 和罩 ; 為 隔作 間 型 互 圖 相劑 之蝕 型抗 目m2 0a 导 _ 述 劁 JJ 抗 -2®之 第流 板 基 體 導 半 之 述 上 對 法 方 造 製 之 置 装 體 導 半 之 項 2 第 圍 範 利 專 請 甲 。 之 刻 明 蝕 發 行本 進 有洗 含 來 包用 更 _ 間溶 之 合 程 混 工 之 芴 0 触溶 之機 述有 上與 和水 程純 Η 或 理水 處純 熱用 加利 之 ， 述程 上工 在去 是除 本紙張尺度過用中國國家標準（CNS)A4規格（10x297公釐> 經濟部智慧財產局員工消費合作社印製 A7 _B7_ 五、發明說明（3 ) 淨覆蓋有上述之架橋膜之上述第2抗蝕劑圈型，藉K除去 未與上述第〗抗鈾劑之圖型接合之部份之殘渣。 另外，本發明之申請專利範圍第3項之半導體裝置之製 造方法是上述之加熱處理在120 °C〜126 υ之溫度範圔進行 5 0秒〜1 5 0秒之時間。 另外，本發明之申請專利範圍第4項之半導體装置之製 造方法是上述之加熱處理在123Ό〜125 °C之溫度範圍進行 5 0秒〜1 0 0秒之時間。 另外，本發明之申請專利範圍第5項之半導體裝置之製 造方法是利用上述之加熱處理使上述之架橋膜逆流藉以將 覆蓋有上述架橋膜之上述第1抗蝕劑圖型之相互間隔，縮 小成為O.lw mM下。 另外，本發明之申請專利範圍第6項是一種半導體装置 之製造方法，其特徵是所包含之工程有：在半導體基板上 形成第1抗蝕劑圖型，利用該第1抗蝕劑用來產生酸；在上 述之第1抗蝕劑圖型之上利用酸之存在產生架橋反應用來 形成第2抗蝕劑之利用供給自上述第1抗鈾劑圖型之酸 ，用來在上述第2抗蝕劑膜之與上述第1抗蝕劑圖型接合之 部份形成架橋膜；將上述第2抗蝕劑膜之非架橋部份剝離 ，在上述之第1抗蝕劑圖型上覆蓋上述之架橋膜用來形成 第2抗蝕劑圖型；利用加热處理使上述之架橋膜不溶化在 純水或純水與有機溶劑之混合溶劑；利用純水或純水與有 機溶劑之混合溶劑用來洗淨上述之第2抗蝕劑圖型《藉Μ 除去未與上述第1抗蝕劑圖型接合之部份之殘渣；和以上 本紙張尺度適用中國國家標準（CNS)A4規格（210 x 297公爱) -R - -----------I I -------I, I 訂--------- (請先閱讀背反之注意事項再填寫本頁) 414963 A7 B7 五、發明說明（4 ) 述殘渣被除去後之上述第2抗蝕劑臑型作為罩幕對上逑之 半導體基板進行蝕刻。 另外*本發明之申請專利範圍第7項之半導體装置之製 造方法是上述之加熱處理在1151C〜140 °C之溫度範圍進行 50秒〜150秒之時間。 另外，本發明之申請專利範圍第8項之半導體装置之製 造方法是使用以漆用酚醛樹脂和萘醌二迭氮系感光劑之温 合物作為主要成分之抗蝕劑，作為上述之第1抗蝕劑。 另外，本發明之申請專利範圍第g項之半導體裝置之製 造方法是使用具有用Μ產生酸之機構之化學放大型抗蝕劑 ，作為上述之第1抗蝕劑。 另外，本發明之申請專利範圍第10項之半導體裝置之製 造方法是使用水溶性樹脂之1種，或上述水溶性樹脂之2種 Κ上之混合物，或上述水溶性樹脂之2種Μ上之共聚物作 為主要成分和利用酸之存在產生架橋反應之澂细圖型形成 材料，作為上述之第2抗蝕劑。 請 先 閱 讀 背 之 注 意 事 項 再 重裝 頁 訂 線 經濟部智慧財產局員工消費合作社印製 第 圍 範之 利劑 專橋 請架 申性 之溶 py K 發用 本使 ’ 是 外法 另方 造 製 之 置 裝 體 導 半 之 項 2 之 0 橋 架 性 溶 水 述 上 或 種 反 橋 架 生 產 在 存 之 酸第 用之 利述 和上 分為 成作 要 ’ 主料 為材 作成 物形 合 型 混圖 之 细 上微 K 之 度-' «應 劑 蝕 抗 置體 裝導 體半 導 之 半項 -*1-· 種 一 一 何 是 任 項之 12圍 第範 圍利 範專 利請 。 專申成 請之而 申述造 之上製 明用法 發利方 本是造 . 徵 製 外特之 另其置 ’ 裝 態 肜 施 實 之 明 發 7 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） A7 414963 B7_ 五、發明說明（5 ) 實施形態1 . 下面將參照圖1〜圖8用來說明本發明之當施形態1。 首先，Μ圖1表示本發明之實施彤態1之半導體裝置之製 造方法之流程，圖2是剖面圖*依照步驟順序用來表示本 實施形態1之半導體裝置之製造方法。首先，對於該製造 方法，依照步驟順序的進行說明。 如圖1和圖2之步驟1所示 > 在半導體基板1塗布第1抗蝕 劑2使其成為如同厚度0.7〜l.Owni之程度，該第1抗蝕劑 2具有可Μ經由適當之加熱處理用來在内部產生酸之機構 。具體之霣例可以使用化學放大型抗蝕劑（例如，日本東 京應化製TDUR~P0(5MM)，將其塗布成為7350Α之厚度。 其次，使用與第1抗蝕劑2之敏感度波長對應之光源，為 著形成第1抗蝕劑圖型3，利用指定之罩幕進行投影曝光。 例如利用K「P受激準分子雷射分節器進行曝光。 其次，使用T M A Η (四甲基銨羥）等之大約0 . 0 5〜3 . 0 W t黑鹸 性水溶疲進行顯像。 利用這種方式形成具有0.23^ m 口之孔洞4之第1抗飩劑 圖型3。 以上·除了使用用以產生酸之第1抗鈾劑2外，其處理步 驟與一般之抗蝕劑處理步驟之抗蝕劑圖型之形成方式相同。 其次，如圖1和圖2之步驟2所示，在第1抗蝕劑圖型3上 塗布第2抗蝕劑5，該第2抗蝕劑5 Μ利用酸之存在進行架攝 之架橋性之材料作為主要成分|可以溶解在不能溶解第1 抗蝕劑2之溶劑中。 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -----------I * ---^----ρ·訂.-------- , . ' (請先閱讀背面|之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 8 414963 經濟部智慧財產局員工消費合作社印製 A7 B7 五、發明說明（6 ) 實質上之實例是在第1抗蝕劑圖型3之上，塗布3500A程 度之聚乙烯乙縮醛樹脂水溶液等之第2抗蝕劑5。 其次，在第2抗蝕劑5之塗布後*依照需要對其進行事先 烘烤（例如85C * 60秒之程度），藉Μ彤成第2抗蝕_5之瞑 6 - 其次，如画1和圖2之步驟3所示，對形成在半導體基板1 之第1抗蝕劑圖型3，和形成在其上之第2抗蝕劑5之膜6進 行加熱處理（混合（in i X i )烘烤，Μ下依照需要簡寫為Η Β ) 。促進來自第1抗蝕劑圖型3之酸之擴散，將其供給到第2 抗蝕劑5之膜6中，用來在第2抗蝕劑5之膜6和第1抗蝕劑圚 型3之界面，產生架橋反應。 在這種情況之混合烘烤溫度/時間，例如為8 5 〜丨5 0 υ /60〜120秒，可Μ依照所使用之抗蝕劑材料之種類，和所 需要之反應層之厚度設定在最佳之條件。實質上之實例是 進行11 3 t! / 7 0秒之加熱處理（混合烘烤）。 利用該混合烘烤產生架橋反應之架橋膜7 (架橋反應層， 有機框），Μ覆蓋在第]抗蝕劑圆型3之方式形成在第2抗蝕 劑5之膜6之中。 其次，如圖1和圖2之步驟4所示•使用水或T M A Η等之鹼 性水溶液之顯像液等，對未架攝之第2抗鈾劑5之部份進行 顯像剝離，使架橋膜7覆蓋在第丨抗蝕劑圖型3之表面 > 用 來形成第2抗蝕劑圖型8。 實質上之實例是利用異丙醇1 0丨水溶液等使第2抗蝕劑5 之未架橋部份進行溶解和剝離。 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐) ~ y ~ ----------------1-------訂·--------- - - (請先閱讀背面‘之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 414963 A7 _B7_ 五、發明說明（7 ) 利用K上之處理，可以獲得使孔洞圖型之孔洞内徑或線 圖型之分離幅度縮小，或使孤立殘留圖型之面積擴大之第 2抗蝕劑圖型8。 例如，可Μ將孔洞直徑0 . 2 3 w m 口之孔洞4縮小成為孔洞 直徑0.13« hi 口之孔洞8’。 其次，如圖1和圖2之步驟5所示，進行加熱處理（熱逆流 烘烤：Μ下可以簡稱為TFB)，用來使附著在第1抗蝕劑圖 型3之界面之架橋膜7進行熱逆流，藉以使第2抗蝕劑圖型8 變形成為第2抗蝕劑圖型9，依照從孔洞8'變成孔洞9’之方 式|使孔洞之直徑縮小。 孔洞直徑之縮小之程度可Μ利用TF Β之加熱溫度和加熱 時間用來進行調整。利用這種方式可Μ將孔洞直徑縮小到 0 . 1 " m Μ 下。 圖3和匿4是依照莨驗資料之圖彤，圖中顯示有加熱溫度 和加熱時間與孔洞直徑之縮小程度之關係。 圖3是在一定之加熱時間（例如，7 0秒）時，以加熱溫度 為橫軸· Μ孔洞直徑為縱軸，用來表示孔洞之縮小之狀態 。如圖3所示*在1 2 0 以上時孔洞嫌小變為顯著。 另外，圖4是以加熱溫度作為參數（實質上為1 0 (TC，1 1 2 °C ，1 2 4 ) >以加熱時間作為横軸，以孔洞直徑作為镟軸 ，用來表示孔洞之縮小之狀態。如圖4所示，在加熱溫度 1 2 4 υ時，孔洞直徑之縮小與加熱時間大致成比例。 依照此種實驗時，可Μ Μ 1 2 0 °C〜1 2 6 °C之溫度範園，和 5 0秒〜1 5 0秒之時間進行T卩B，藉Μ使孔洞縮小。另外，Μ 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐) ------------I ----------訂·-------線 (請先閒讀背面'之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 414963 ,.. A7 _B7_ 五、發明說明（8 ) 1 2 3 °C〜1 2 5 °C之溫度範圍和5 0秒〜1 0 0秒之時間範圍進行 TFB更為有效。 依照這種方式，經由TFB所產生之孔洞直徑或線間隔之 縮小量可K利用TFB溫度和TFB時間進行調整，實質上之實 例是當考慮到大量生產之處理能力時，最好是將T F B時間 固定為7 0秒，對於該烘烤時間，將TF B溫度定為1 2 4 °C可K 有效的使孔洞直徑成為O.lOw 依照上述之方式*利用該架橋膜7之熱逆流，除了利用 架橋膜之使孔洞直徑縮小外，遷可K使孔洞之直徑更進一 步的縮小。尤其是在只利用架橋膜之形成使孔洞直徑縮小 之情況時*由於孔洞内之抗蝕劑殘渣等其微细圖型之形成 會有困難，而此種方式則可Μ形成該困難位準之微细孔洞。 另外 > 最佳之T F Β溫度和T F Β時間隨著第1抗蝕劑和第2抗 蝕劑之材料而變化，所Κ要對該等進行適當之選擇。 下面將說明該實施形態1所使用之第1抗蝕劑2和第2抗蝕 劑5之材料。 首先，第1抗鈾劑材料可Κ使用經由適當之加熱處理可 Μ在抗蝕劑内部產生酸性成分之機構之抗蝕劑，另外，亦 可Κ使用正型或負型抗蝕劑之任何一種。 例如，第1抗蝕劑可Μ使用由漆用鼢醛樹脂，萘醌二迭 氮糸感光劑所構成之正型抗鈾劑等。 另外，第]抗鈾劑亦可Μ使用具有能夠產生酸之化學放 大型抗蝕劑，只要是形成包含有酸之圖型之可利用其反應 系之抗蝕劑材料，均可使用。 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -------------裝--------訂---------線 (請先閱讀背氙之注意事項再填寫本頁) A7 414963 _B7_ 五、發明說明（9 ) 其次，第2抗蝕劑可以使用架橋性之水溶性樹脂之單體 或該等之2種Μ上之混合物或共聚物。 第2抗蝕劑所使用之水溶性樹脂成分之具體例可Κ使用 聚丙烯酸，聚乙烯乙縮醛，聚乙烯吡咯烷瞬，聚乙烯乙醇 ，聚乙烯亞胺|聚乙烯氧撐，苯乙烯-馬來酸共聚體，聚 乙烯胺樹脂•聚丙燏胺，含有噁唑啭基之水溶性樹脂•水 溶性三聚氛胺樹脂，水溶性尿素樹脂，醇酸樹脂，和磺胺 樹脂等。 另外•第2抗蝕劑可以使用水溶性架橋劑之單體或該等 之2種以上之溫合物。另外，亦可Μ使用該等水溶性樹脂 和水溶性架橋劑之混合物。 第2抗蝕劑可使用之水溶性架橋劑有尿素，烷氧基甲基 尿素，Ν -烷氧基甲基塚素，乙檔尿素，乙撐尿素菝酸等之 尿素糸架橋劑，三聚氰胺，烷氧基甲基三聚氰胺等之三聚 鼠胺系架橋劑*和苯二氨基，甘脲等之氨基糸架橋劑等。 另外，作為第2抗蝕劑者亦可Μ使用上述之水溶性樹脂 之單體或混合锪，與同為上逑之水溶性架橋劑之輩體或混 合物，互相温合者。 例如，實質上可以使用聚乙烯乙縮醛樹脂作為水溶性樹 脂組成物，和使用甲氧基羥甲基三聚氛胺或乙撐尿素等之 混合物作為水溶性架橋劑。 在以上之說明中，圖1和圖2所示之製造工程之步驟]〜 步驟4，和第1抗蝕劑和第2抗鈾劑之材料是代表性之質例 。但是*該莨細形態並不只限於此處所說明者。另外，對 紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐) =~1 z -------------*-------- 訂_-------- I ' (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 A7 414963 B7 五、發明說明（10 ) 於其他之實例亦可適宜使用本發明人等先前申請之專利案 日本國專利案特開平10-73927號）所記載之内容，該等之 說明在此處全部加K省略。 下面將說明上逑之架橋膜7之熱逆流之提高均一性之方 法。 圖5和圖6表示用K進行熱逆流之熱板裝置*圖5表示比 較用之通常之熱板裝置之剖面模式圖，圖6表示本實胞形 態所使用之改良型熱板裝置之剖面橫式圖。對於該改良型 之熱板裝置|在本發明人等先前申請之專利案（日本國專 利案特顧平9-332584號）中，詳细的說明有使用塗膜器顯 像劑之改良型熱板蓋*在熱逆流時可Μ提高晶圓面内之尺 寸之均一性。 在匾5所示之通常之熱板装置中，將晶圓52装載在烘烤 扳5 1之上，從蓋5 3和快門5 4之間隙直接導入外氣，因為受 到外氣之影響，所Κ晶圓5 2面内之溫度分布會有不均一之 傾向。另外，由於蓋53之上板54之傾斜會使輻射熱變成不 均一。 因此在圖S所示之改良型熱板裝置中，經由將外氣導入 到蓋5 5之内部可Κ用來抑制外氣溫度之影響。另外*經由 使蓋5 5之上板5 6平坦化可Μ用來使輻射熱均一化。 圖7表示通常之熱板裝置和改良型熱板裝置之晶圓面内 尺寸之均一性。在圖7之圖形中，横軸表示晶圓面内之横 方向（X方向）和縱方向（X方向）之位置，縱軸表示孔洞直徑 ，甶圈之曲線表示使用通常之熱板之情況，黑圈之曲線表 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐) ~ 1 3 _ -------------裝--------訂---------線 (請先閱讀背面之注意表項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 經濟部智慧財產局員工消費合作社印製 A7 _B7_ 五、發明說明（11 ) 示使用改良型熱板之情況。參見該圖可Μ明白，在通常之 熱板裝置中，孔洞直徑有面内傾向存在，但是在改良型熱 板則大致成為均一。利用這種方式可Μ改善尺寸分散變化 之範圍之分布（3 σ)。 圖8是剖面圖，用來表示利用本實施形態1之製造方法所 製造成之半導體裝置之構造，圖中所示之實例是將DRAH之 儲存節點接觸孔洞之孔洞直徑縮小後之構造。 在圖8中，符號81是半導體基板，82是活性區域，83是 分離絕緣膜· 8 4是作為閘極電極之閘極配線，8 5是層間絕 緣膜· 86是儲存節點，87是儲存節點接觸部。 如圖8所示，在儲存節點接觸部87之鄰接閛極84之間之 空間為0 . 3 0 w in之情況，當考慮到尺寸變動，重叠和層間 絕緣膜部份時*因為需要將孔洞縮小成為0 . 1 0 w m之直徑 *所KK「F受激準分子雷射光之影印之界限值之〇.23/iH 口 孔洞，經由本實胞形態之處理被縮小成為〇 . 1 〇 w in 口。 依照此種方式之本實施形態之製造方法時*可以縮小抗 蝕劑膜之孔洞内徑和分離圖型之分離幅度|可以縮小接觸 孔洞之孔洞直徑，或半導體裝置之活性區域和儲存節點之 分難福霞。另外•經由控制該孔洞直徑和分離_度之縮小程 度，可以提高徽细抗蝕劑圖型之精確度ΰ 依照上面所說明之本實陁形態時，在第1抗蝕劑圖型之 表面形成第2抗鈾劑之架橋膜（有機框）之後 > 利用熱處理 進行架橋糗之熱逆流*對於只利用架橋反應進行縮小有困 難之區域*可Μ形成具有更微细之孔洞等之抗蝕劑圖型。 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） τ , -------------裝---：----Γ —訂---------線 (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作杜印製 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 414963 A7 _B7_ 五 '發明說明（12 ) 利用這種方式可以獲得具有微细之圖型之半導體裝置。 另外，可Μ將賁施形態綜合成如下所述。 亦卽|依照本寅施形態1之半導體裝置之製造方法，所 包含之工程有：在半導體基板等之上形成第1抗蝕劑之孔 洞圖型或分離圖型用來供給酸；使用日本國專利案特開平 1 0 - 7 3 9 2 7號公報所記載之方法，在第1抗鈾麵之圖型側壁 形成架橋膜（有機框）用來縮小抗蝕劑圖型之孔洞直徑或分 離幅度等：然後利用上述之架橋膜之熱逆流現象用來使分 離幅度更進一步的，縮小；和以該抗蝕劑圖型作為罩幕對上 述之半導體基板等進行蝕刻。 實跑形態2 . 圖9表示本發明之實施形態2之半導體裝置之製造方法之 流程。 在_9中，從步驟1至步驟4因為與圖1和圖2所說明之工 程相同，所Μ將其一部份之圖示省略，其說明苏省略。在 步驟4，在第1抗蝕劑圖型3之表面覆蓋架橋膜7用來形成第 2抗蝕劑圖型8。 其次，在圖9所示之步驟4之後，在步驟5進行架橋膜（有 機框）7之不溶化熱處理。 在該步驟5，實施形態1所說明之熱流烘烤溫度，或不會 由於熱流而使孔洞直徑發生縮小之溫度，至少比琨合烘烤 高溫，用來對與上述之第1抗蝕劑画型3接觸之部份之架橋 膜7施加充分之熱處理使其成為完全不溶化*藉Μ只使與 第1抗蝕劑圖型3接觸之部份成為不溶化。 -15 - -------------裝--------訂---------線 (請先閣讀背面之注意事項再填寫本頁) 414963 A7 B7 經濟部智慧財產局員工消費合作社印製 本紙張尺度適用中固國家標準（CNS)A4規格（210 X 297公釐） 五、發明說明（13 ) 例如，Μ 1 1 5 °C〜1 4 0 °C之溫度範園和5 0秒〜1 5 0秒之時 間範圍進行加熱處理。 另外，在圖9之步驟5進行架橋膜7之熱流，將孔洞直徑 從孔洞8 ’縮小成為孔洞9 ’，進行使第2抗蝕劑圖型8變形成 為第2抗蝕劑圖型9之處理。 然後，如圖9之步驟6所示，為著除去存在於不輿第！抗 蝕劑圖型3接合之半導體基板1之界面部份之殘渣10，所Μ 利用純水，或純水和異丙醇10¾之水溶疲等實施再度之沖 洗。 利用這種方式，如圖9之步驟7所示，除去存在於徽细孔 洞等之殘渣1 0。 然後，亦可Μ普施1 0 0 C〜1 1 5 ，6 0〜1 2 0秒之乾燥烘 烤工程用來使水分乾燥。 在上述之步驟6之再沖洗前，在其Μ前之洗淨過程之乾 烽時刻再析出微量之溶解物只有稍微之機率，但是會有在 徵細孔洞内部殘留1 0〜2 0 n m之殘渣之孔洞存在。然後由於 施加蝕刻工程之抗蝕劑選擇比，例如在對最表面為氮化膜 〜30ηπι)之構造進行蝕刻時·上述之10〜20nm之殘渣成為 罩幕|因此會有不完全開口之情況。 在這種情況，假如進行上述之架橋膜7之不溶化熱處理 和殘渣^洗淨時，則由.於殘渣之存在而發生問題之機率可 Μ顯著的減少。 在如上所述之本實胞形態中，在架橋膜（有機架橋層）之 熱逆流時|在與第1抗蝕劑圖型3之界面形成架橋膜，使該 -1 6 - ^^1 —i H ] - i t > 1— ttt Ji I *1- n 訂--- n tfl tMl· If— 1 - - (請先閱讀背面_之注意事項再填寫本頁) A7 414963 _B7_ 五、發明說明（u) 架橋膜在純水或純水與有機溶劑之混合溶劑成為完全不溶 化，利用純水或純水與有機溶劑之混合溶液用來冲洗和除 去不與第1抗蝕劑圖型3接觸之部份之殘渣物，藉以消除殘 渣。 另外*買施形態2可以綜合成如下所述。 亦即，本實施形態2之半導體裝置之製造方法所包含之 工程有：在半導體基板等之上彤成第1抗蝕劑之孔洞圖型 或分離圖型藉以供給酸；使用日本國專利案特開平 1.0-7392 7號公報所揭示之方法在第1抗蝕劑之圖型側壁形 成架橋膜（有機眶）藉Μ縮小孔洞直徑或分離幅度；然後對 上述之有機框至少進行比绲合烘烤高溫或長時間之熱處理 *藉Κ使形成在上述第1抗蝕劑圖型之f架橋膜在純水 或鈍水與有機溶劑之混合溶劑成為完全不溶化；然後利用 純水或純水與有機溶劑之混合寂再度的對圖型進行沖洗， 藉Μ除去與上逑第1抗蝕劑圖型接觸部份Μ外之殘渣；和 以該抗蝕劑圖型作為罩幕，對上述之半導體基板等進行蝕 刻。 另外•在使架橋膜不溶化之熱處理中，使架橋膜進行熟 逆流，可Κ同時具有使孔洞直徑或分離幅度更進一步縮小 之功能。 在上述之蜇施形態2中，所說明者是在實施形態1之圖1 之步驟4之後•轉移到實胞形態2之步驟5。但是，亦可以 在進行至實胞形態1之圖1之步驟5後，轉移到實胞形態2之 步驟5。亦即1進行T F β之加熱處理，使架橋膜迆行逆流· 本紙張尺度適用中國國家標準（CNS)Al規格（210 κ 297公釐） ---------------------^ 1 訂--------I (請先閱讀背面'之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 -17 - 414963 A7 B7 五、發明說明（15 ) 然後進行不溶化之加熱處理。 但是，經由加熱溫度和加熱時間之設定，逆流處理和不 溶化處理可以分開的進行，亦可Μ兩者同時進行。本實施 形態2包含其任何一種之情況《 另外，以上所說明者是在半導體基板上形成微细分離抗 蝕劑圖型，但是本發明之微细分離抗蝕劑圖型並不只限於 形成在半導體基板1之上，亦可Μ依照半導體裝置之製造 程序，形成在矽氧化膜等之絕緣層之上*或形成在聚矽膜 等之導電層之上。 依照這種方式，本發明之微细分離抗蝕劑圖型之形成對 底層膜並沒有限制，只要是在可以形成抗蝕劑圖型之基底 材科上，任何情況均可適用，可以依照需要的形成在基底 材科上。該等材料總稱為半導體基材。 另外，在本發明中，Κ依上述方式形成之徽细分離抗触 劑圖型作為罩幕，對底層之半導體基板或各種薄膜等之半 導體基材進行蝕刻，用來在半導體基材形成微细空間或微 细孔洞等，藉以製造半導體裝置。 [發明之效果] 如上所述 > 依照本發明之半導體裝置之製造方法時，可 K使抗蝕劑之孔洞圖型之直徑或線圖型之分離幅度等肜成 極為微細。另外，可Μ用來獲得具有微細圖型之半導體裝 置0 另外，在微细之抗蝕麵圖型之扔敁時，因為可Μ除去極 為微小之殘渣，所以可以提高製造之產量。 -18 _ ----------------Ί ----- I 訂·-------- (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） A7 414963 _B7_ 五、發明說明（16 ) [附圖之簡單說明] 圖1表示本發明之實施形態1之半導體裝置之製造方法之 流程。 圖2是剖面圖·依照步驟順序用來表示該實腌形態1之半 導體裝置之製造方法。 _ 3用來說明該實施形態1之加熱處理，圖中顯示加熱溫 度和孔洞直徑縮小之關係。 圔4用來說明該實施形態1之加熱處理，圖中顯示加熱溫 度和孔洞直徑縮小之關係。 圖5是比較用之通常之熱板装置之剖面模式圖。 圖6是適於該實施形態1使用之改良型熱板裝置之剖面模 式圖。 圖7表示通常之熱板裝置和改良型熱板裝置之晶圓面内 尺寸均一性。 圖8是剖面圖，用來表示利用該實腌形態1之製造方法所 製造之半導體裝置之構造之一實例。 圖9表示本發明之實施形態2之半導體裝置之製造方法之 流程。 圖10是剖面圖，依照步驟順序用來表示習知之半導體装 置之製造方法。 [符號之說明] 1 ...半専體基板（半導體基材）， 2 ...第1抗蝕劑， 3 ...第1抗蝕劑圖型， 4 ...孔洞， 5 ...第2抗蝕劑， 6 ,..第2抗鮏劑腹， 7 ...架榼（有機框）， δ ...第2抗独 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐) -19- ----------------------^—訂--------- (請先閱讀背面之注意Ϋ·項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 414 θ 6 3 Α7 _Β7 五、發明說明（17 ) 型 圖’ 劑型 洞 孔 小。 縮洞 之孔 膜小 橋縮 架之 : 流 逆 8 _ 圖 劑 鈾 抗 2 第 -------------裳.-------—訂--------- (請先閱讀背面_之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 20

Claims (1)

  1. 414963 經濟部中央標準局員工消費合作社印製 A8 m C8 D8六、申請專利範圍 1. 一種半導體裝置之製造方法，其特徵是所包含之工程 有：在半導體基板上形成第1抗蝕劑圖型*利用該第1抗蝕 劑用來產生酸；在上述之第1抗蝕劑圖型之上利用酸之存 在產生架橋反應用來形成第2抗蝕劑之膜；利用供給自上 述第1抗蝕劑圖型之酸，用來在上述第2抗蝕劑膜之與上述 第1抗蝕劑圖型接合之部份形成架橋膜；將上述第2抗蝕劑 膜之非架橋部份剝離，在上述之第1抗蝕劑圖型上覆蓋上 述之架橋膜用來形成第2抗蝕劑圖型；利用加熱處理使上 述之架橋膜逆流用來縮小上述第2抗蝕劑画型之相互間隔 ;和利用具有使上述架橋膜逆流之上述第2抗蝕劑圖型作 為罩幕*對上述之半導體基板進行蝕刻。 2. 如申請專利範園第1項之半導體装置之製造方法《其 中在上逑之加熱處理工程和上述之蝕刻工程之間更包含有 除去工程*利用純水或純水與有機溶劑之混合溶劑用來洗 淨覆蓋有上述之架橋膜之上述第2抗蝕劑圖型*藉以除去 未與上述第丨抗蝕劑之圖型接合之部份之殘渣。 3 .如申請專利範園第1項之半導體装置之製造方法，其 中上述之加熱處理是在1 2 0 1C〜1 2 6 1C之溫度範圍進行5 0秒 〜150秒之時間。 4.如申請專利範圍第1項之半導體裝置之製造方法，其 中上述之加熱處理是在1 2 3 °C〜1 2 5 1C之溫度範圍進行5 0秒 〜1 0 0秒之時間。 5 .如申請專利範圍第1項之半導體裝置之製造方法，其 中利用上述之加熱處理使上述之架橋膜逆流藉Μ將覆蓋有 ---------^------，玎------.^ (請先閔讀背面之注意事，項再填/_本頁) 本紙張尺度逋用中國國家標準（CNS ) Α4規格（210 X 297公釐） 8 8 8 8 ABCD 414963 六、申請專利範圍 上述架橋膜之上述第]抗蝕劑圖型之相互間隔，縮小成為 0 . 1 /i ra 以下。 (請先閱讀背面之注意享項再广 '本頁) 6. —種半導體裝置之製造方法，其特徵是所包含之工程 有：在半導體基板上形成第1抗蝕商I画型，利用該第1抗蝕 劑用來產生酸；在上述之第1抗蝕劑圖型之上利用酸之存 在產生架橋反應用來形成第2抗蝕劑之膜；利用供給自上 述第1抗蝕劑圖型之酸，用來在上述第2抗蝕劑膜之與上述 第1抗蝕劑圖型接合之部份形成架榼膜；將上逑第2抗蝕劑 膜之非架橋部份剝離，在上述之第1抗蝕劑圖型上覆蓋上 述之架橋膜用來形成第2抗蝕劑圖型；利用加熱處理使上 述之架橋膜不會溶化在純水或純水與有機溶劑之琨合溶劑 ;利用純水或純水與有機溶劑之混合溶劑用來洗淨上逑之 第2抗蝕謂圖型，藉Μ除去末與上述第1抗蝕麵圖型接合之 部份之殘渣；和Μ上述殘渣被除去後之上逑第2抗蝕劑圖 型作為罩幕對上述之半導體基板進行飩刻。 經濟部中央標隼局負工消費合作社印製 7. 如申請專利範圍第6項之半導體裝置之製造方法，其 中上述之加熱處理是在1 1 5 °C〜1 4 0°C之溫度範圍進行5 0秒 〜1 5 0秒之時間。 8. 如申請專利範圍第1〜7項之任何一項之半導體裝置之 製造方法，其中使用Μ漆用酚醛樹脂和萘醌二迭氮糸感光 劑之溫合物作為主要成分之抗蝕劑，作為上述之第1抗蝕 劑。 9 .如申請專利範圍第1〜7項之任何一項之半導體裝置之 製造方法，其中使用具有用以產生酸之機構之化學放大型 2 本紙張尺度逍用中國國家標準（CNS ) Α4说格（210X297公釐） 414963 A8 B8 C8 D8 申請專利範圍 抗蝕劑，作為上述之第1抗蝕劑。 10.如申請專利範圍第1〜7項之任何一項之半導體装置 之製造方法，其中使用水溶性樹脂之1種，或上逑水溶性 樹脂之2種Μ上之琨合物·或上述水溶性樹脂之2種Μ上之 共聚物作為主要成分和利用酸之存在產生架橋反應之微细 圖型形成材料，作為上述之第2抗蝕劑。 Π.如申請專利範圍第1〜7項之任何一項之半導體裝置 之製造方法*其中使用水溶性架橋劑之1種或上逑水溶性 架橋劑之2種Μ上之混合物作為主要成分和利用酸之存在 產生架橋反應之徽細圖型形成材料，作為上逑之第2抗蝕 劑。 12. —種半導體裝置，其特激是利用申請專利範圍第1〜 7項之任何一項之半導體裝置之製造方法製造而成。 請 先 閱 讀 背 面 之· 注 意 事. 項 再 裝 頁 訂 線 經濟部中央橾準局貝工消費合作社印轚 本紙張尺度逋用中國國家標準（CNS) Α4規格（210Χ29?公釐） 3
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Families Citing this family (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6632590B1 (en) * 2000-07-14 2003-10-14 Taiwan Semiconductor Manufacturing Company Enhance the process window of memory cell line/space dense pattern in sub-wavelength process
TW536734B (en) * 2000-07-31 2003-06-11 Clariant Int Ltd Process for manufacturing a microelectronic device
DE10101734C2 (de) * 2001-01-16 2003-04-24 Osram Opto Semiconductors Gmbh Verfahren zum Ausbilden einer Ätzmaske auf einem Substrat
US7189783B2 (en) 2001-11-27 2007-03-13 Fujitsu Limited Resist pattern thickening material, resist pattern and forming process thereof, and semiconductor device and manufacturing process thereof
US20030102285A1 (en) * 2001-11-27 2003-06-05 Koji Nozaki Resist pattern thickening material, resist pattern and forming method thereof, and semiconductor device and manufacturing method thereof
EP1315043A1 (en) * 2001-11-27 2003-05-28 Fujitsu Limited Resist pattern thickening material, resist pattern and forming process thereof, and semiconductor device and manufacturing process thereof
JP4287383B2 (ja) 2003-05-09 2009-07-01 富士通株式会社 レジストの加工方法及び半導体装置の製造方法
EP1665394A4 (en) * 2003-09-09 2006-12-13 Csg Solar Ag REFLECTING MASK SETTING
JP3774713B2 (ja) * 2003-10-15 2006-05-17 株式会社東芝 コンタクトホールの形成方法
JP4150660B2 (ja) * 2003-12-16 2008-09-17 松下電器産業株式会社 パターン形成方法
US7226873B2 (en) * 2004-11-22 2007-06-05 Taiwan Semiconductor Manufacturing Co., Ltd. Method of improving via filling uniformity in isolated and dense via-pattern regions
JP2006163176A (ja) * 2004-12-09 2006-06-22 Toshiba Corp パターン形成方法及び半導体装置の製造方法
JP2006350245A (ja) * 2005-06-20 2006-12-28 Tokyo Ohka Kogyo Co Ltd フォトレジストフィルムロール、およびその製造方法
JP4869811B2 (ja) * 2006-07-19 2012-02-08 東京応化工業株式会社 微細パターンの形成方法
JP4724072B2 (ja) * 2006-08-17 2011-07-13 富士通株式会社 レジストパターンの形成方法、半導体装置及びその製造方法
JP4724073B2 (ja) 2006-08-17 2011-07-13 富士通株式会社 レジストパターンの形成方法、半導体装置及びその製造方法
JP4739150B2 (ja) 2006-08-30 2011-08-03 富士通株式会社 レジストカバー膜形成材料、レジストパターンの形成方法、電子デバイス及びその製造方法
JP5018307B2 (ja) 2006-09-26 2012-09-05 富士通株式会社 レジストパターン厚肉化材料、レジストパターンの形成方法、半導体装置及びその製造方法
JP4801550B2 (ja) 2006-09-26 2011-10-26 富士通株式会社 レジスト組成物、レジストパターンの形成方法、及び半導体装置の製造方法
JP5194521B2 (ja) * 2007-03-30 2013-05-08 富士通セミコンダクター株式会社 半導体装置の製造方法、パターン形成方法及びパターン補正装置
US8501395B2 (en) * 2007-06-04 2013-08-06 Applied Materials, Inc. Line edge roughness reduction and double patterning
JP2009038360A (ja) * 2007-07-10 2009-02-19 Toshiba Corp パターン形成方法
TWI452419B (zh) * 2008-01-28 2014-09-11 Az Electronic Mat Ip Japan Kk 細微圖案光罩及其製造方法、及使用其之細微圖案形成方法
JP5240297B2 (ja) * 2008-12-26 2013-07-17 富士通株式会社 パターンの形成方法及び半導体装置の製造方法、並びにレジストパターンの被覆層の形成材料
JP5659872B2 (ja) 2010-10-22 2015-01-28 富士通株式会社 レジストパターン改善化材料、レジストパターンの形成方法、及び半導体装置の製造方法
JP5659873B2 (ja) 2010-12-16 2015-01-28 富士通株式会社 レジストパターン改善化材料、レジストパターンの形成方法、及び半導体装置の製造方法
JP5708071B2 (ja) 2011-03-11 2015-04-30 富士通株式会社 レジストパターン改善化材料、レジストパターンの形成方法、及び半導体装置の製造方法
CN105446075B (zh) * 2015-12-09 2019-07-12 中国电子科技集团公司第五十五研究所 一种半导体基板光刻工艺
CN110767090B (zh) * 2019-10-31 2021-12-21 京东方科技集团股份有限公司 一种显示基板及其制备方法、显示装置
CN113314400A (zh) * 2020-02-27 2021-08-27 长鑫存储技术有限公司 半导体器件及其制备方法
EP4210089A4 (en) * 2020-09-04 2024-02-21 Fujifilm Corp METHOD FOR MANUFACTURING ORGANIC LAYER PATTERN AND METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4501806A (en) 1982-09-01 1985-02-26 Tokyo Shibaura Denki Kabushiki Kaisha Method for forming pattern and photoresist used therein
US5342727A (en) 1988-10-21 1994-08-30 Hoechst Celanese Corp. Copolymers of 4-hydroxystyrene and alkyl substituted-4-hydroxystyrene in admixture with a photosensitizer to form a photosensitive composition
JP2586692B2 (ja) * 1990-05-24 1997-03-05 松下電器産業株式会社 パターン形成材料およびパターン形成方法
JPH05160019A (ja) 1991-12-03 1993-06-25 Toshiba Corp 半導体装置の製造方法
JPH05166717A (ja) 1991-12-16 1993-07-02 Mitsubishi Electric Corp 微細パターン形成方法
JP3057879B2 (ja) 1992-02-28 2000-07-04 株式会社日立製作所 半導体装置の製造方法
JP2951504B2 (ja) 1992-06-05 1999-09-20 シャープ株式会社 シリル化平坦化レジスト及び平坦化方法並びに集積回路デバイスの製造方法
US5324550A (en) 1992-08-12 1994-06-28 Hitachi, Ltd. Pattern forming method
JPH06105686B2 (ja) 1992-09-18 1994-12-21 日本アイ・ビー・エム株式会社 半導体装置の製造方法
JP3340493B2 (ja) 1993-02-26 2002-11-05 沖電気工業株式会社 パターン形成方法、位相シフト法用ホトマスクの形成方法
KR960015640B1 (ko) * 1993-07-06 1996-11-18 삼성전자 주식회사 포토레지스트 패턴 형성방법
JPH07134422A (ja) 1993-09-14 1995-05-23 Oki Electric Ind Co Ltd パターン形成方法
JPH07106237A (ja) 1993-09-29 1995-04-21 Sony Corp 半導体装置の製造方法
KR970076078A (ko) * 1996-05-28 1997-12-10 김광호 고집적 반도체장치의 미세패턴 형성방법
KR980005636A (ko) 1996-06-29 1998-03-30 김주용 반도체 소자의 콘택홀 형성방법
JP3071401B2 (ja) 1996-07-05 2000-07-31 三菱電機株式会社 微細パターン形成材料及びこれを用いた半導体装置の製造方法並びに半導体装置
TW329539B (en) * 1996-07-05 1998-04-11 Mitsubishi Electric Corp The semiconductor device and its manufacturing method
JPH10163093A (ja) * 1996-12-03 1998-06-19 Oki Electric Ind Co Ltd レジストパターン形成方法
US6180320B1 (en) * 1998-03-09 2001-01-30 Mitsubishi Denki Kabushiki Kaisha Method of manufacturing a semiconductor device having a fine pattern, and semiconductor device manufactured thereby

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