JP2000058506A - 半導体装置の製造方法及び半導体装置 - Google Patents
半導体装置の製造方法及び半導体装置Info
- Publication number
- JP2000058506A JP2000058506A JP10223278A JP22327898A JP2000058506A JP 2000058506 A JP2000058506 A JP 2000058506A JP 10223278 A JP10223278 A JP 10223278A JP 22327898 A JP22327898 A JP 22327898A JP 2000058506 A JP2000058506 A JP 2000058506A
- Authority
- JP
- Japan
- Prior art keywords
- resist
- resist pattern
- film
- pattern
- semiconductor device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 74
- 238000004519 manufacturing process Methods 0.000 title claims description 42
- 238000010438 heat treatment Methods 0.000 claims abstract description 47
- 239000002253 acid Substances 0.000 claims abstract description 30
- 239000000758 substrate Substances 0.000 claims abstract description 30
- 238000004132 cross linking Methods 0.000 claims abstract description 20
- 239000000463 material Substances 0.000 claims abstract description 15
- 238000000034 method Methods 0.000 claims description 31
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 claims description 22
- 229920005989 resin Polymers 0.000 claims description 15
- 239000011347 resin Substances 0.000 claims description 15
- 239000000203 mixture Substances 0.000 claims description 13
- 239000003431 cross linking reagent Substances 0.000 claims description 12
- 238000005530 etching Methods 0.000 claims description 11
- 239000003960 organic solvent Substances 0.000 claims description 9
- 239000012046 mixed solvent Substances 0.000 claims description 8
- 238000012545 processing Methods 0.000 claims description 5
- 238000004140 cleaning Methods 0.000 claims description 4
- 229920001577 copolymer Polymers 0.000 claims description 4
- QVEIBLDXZNGPHR-UHFFFAOYSA-N naphthalene-1,4-dione;diazide Chemical compound [N-]=[N+]=[N-].[N-]=[N+]=[N-].C1=CC=C2C(=O)C=CC(=O)C2=C1 QVEIBLDXZNGPHR-UHFFFAOYSA-N 0.000 claims description 3
- 229920003986 novolac Polymers 0.000 claims description 3
- 238000005406 washing Methods 0.000 claims description 3
- 239000003504 photosensitizing agent Substances 0.000 claims description 2
- 230000015572 biosynthetic process Effects 0.000 abstract description 6
- 238000011161 development Methods 0.000 abstract description 2
- 239000011248 coating agent Substances 0.000 abstract 1
- 238000000576 coating method Methods 0.000 abstract 1
- 239000010408 film Substances 0.000 description 57
- 238000000926 separation method Methods 0.000 description 17
- 238000010586 diagram Methods 0.000 description 7
- 238000002156 mixing Methods 0.000 description 7
- WGTYBPLFGIVFAS-UHFFFAOYSA-M tetramethylammonium hydroxide Chemical compound [OH-].C[N+](C)(C)C WGTYBPLFGIVFAS-UHFFFAOYSA-M 0.000 description 6
- 239000010410 layer Substances 0.000 description 5
- 238000003860 storage Methods 0.000 description 5
- XSQUKJJJFZCRTK-UHFFFAOYSA-N Urea Chemical compound NC(N)=O XSQUKJJJFZCRTK-UHFFFAOYSA-N 0.000 description 4
- 239000007864 aqueous solution Substances 0.000 description 4
- 239000004202 carbamide Substances 0.000 description 4
- 229920002554 vinyl polymer Polymers 0.000 description 4
- DHKHKXVYLBGOIT-UHFFFAOYSA-N 1,1-Diethoxyethane Chemical compound CCOC(C)OCC DHKHKXVYLBGOIT-UHFFFAOYSA-N 0.000 description 3
- KFZMGEQAYNKOFK-UHFFFAOYSA-N Isopropanol Chemical compound CC(C)O KFZMGEQAYNKOFK-UHFFFAOYSA-N 0.000 description 3
- 229920000877 Melamine resin Polymers 0.000 description 3
- YAMHXTCMCPHKLN-UHFFFAOYSA-N imidazolidin-2-one Chemical compound O=C1NCCN1 YAMHXTCMCPHKLN-UHFFFAOYSA-N 0.000 description 3
- 238000000206 photolithography Methods 0.000 description 3
- 239000011354 acetal resin Substances 0.000 description 2
- 230000007547 defect Effects 0.000 description 2
- 238000001035 drying Methods 0.000 description 2
- 239000011229 interlayer Substances 0.000 description 2
- JDSHMPZPIAZGSV-UHFFFAOYSA-N melamine Chemical compound NC1=NC(N)=NC(N)=N1 JDSHMPZPIAZGSV-UHFFFAOYSA-N 0.000 description 2
- 239000011259 mixed solution Substances 0.000 description 2
- 229920006324 polyoxymethylene Polymers 0.000 description 2
- BDERNNFJNOPAEC-UHFFFAOYSA-N propan-1-ol Chemical group CCCO BDERNNFJNOPAEC-UHFFFAOYSA-N 0.000 description 2
- 230000007261 regionalization Effects 0.000 description 2
- 239000011342 resin composition Substances 0.000 description 2
- 239000000243 solution Substances 0.000 description 2
- 125000003504 2-oxazolinyl group Chemical group O1C(=NCC1)* 0.000 description 1
- DZBIMLCMMYGJFY-UHFFFAOYSA-N 6-(methylideneamino)-1,3,5-triazine-2,4-diamine Chemical compound NC1=NC(N)=NC(N=C)=N1 DZBIMLCMMYGJFY-UHFFFAOYSA-N 0.000 description 1
- GZVHEAJQGPRDLQ-UHFFFAOYSA-N 6-phenyl-1,3,5-triazine-2,4-diamine Chemical compound NC1=NC(N)=NC(C=2C=CC=CC=2)=N1 GZVHEAJQGPRDLQ-UHFFFAOYSA-N 0.000 description 1
- 239000004640 Melamine resin Substances 0.000 description 1
- 229920003171 Poly (ethylene oxide) Polymers 0.000 description 1
- 229920002873 Polyethylenimine Polymers 0.000 description 1
- 239000004372 Polyvinyl alcohol Substances 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 229920002125 Sokalan® Polymers 0.000 description 1
- 229920001807 Urea-formaldehyde Polymers 0.000 description 1
- ONTAEZSXZGCILH-UHFFFAOYSA-N [(4,6-diamino-1,3,5-triazin-2-yl)-methoxyamino]methanol Chemical compound CON(CO)C1=NC(N)=NC(N)=N1 ONTAEZSXZGCILH-UHFFFAOYSA-N 0.000 description 1
- 150000001241 acetals Chemical class 0.000 description 1
- 230000002378 acidificating effect Effects 0.000 description 1
- 125000003545 alkoxy group Chemical group 0.000 description 1
- 229920000180 alkyd Polymers 0.000 description 1
- 150000001412 amines Chemical class 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000018109 developmental process Effects 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 238000004090 dissolution Methods 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 238000002474 experimental method Methods 0.000 description 1
- VPVSTMAPERLKKM-UHFFFAOYSA-N glycoluril Chemical compound N1C(=O)NC2NC(=O)NC21 VPVSTMAPERLKKM-UHFFFAOYSA-N 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 239000004973 liquid crystal related substance Substances 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 238000004806 packaging method and process Methods 0.000 description 1
- 229920000083 poly(allylamine) Polymers 0.000 description 1
- 239000004584 polyacrylic acid Substances 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 229920002451 polyvinyl alcohol Polymers 0.000 description 1
- 229920000036 polyvinylpyrrolidone Polymers 0.000 description 1
- 239000001267 polyvinylpyrrolidone Substances 0.000 description 1
- 235000013855 polyvinylpyrrolidone Nutrition 0.000 description 1
- 125000002924 primary amino group Chemical group [H]N([H])* 0.000 description 1
- 230000035945 sensitivity Effects 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 239000002904 solvent Substances 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 229940124530 sulfonamide Drugs 0.000 description 1
- 150000003456 sulfonamides Chemical class 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31144—Etching the insulating layers by chemical or physical means using masks
-
- G—PHYSICS
- G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
- G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
- G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
- G03F7/0035—Multiple processes, e.g. applying a further resist layer on an already in a previously step, processed pattern or textured surface
-
- G—PHYSICS
- G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
- G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
- G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
- G03F7/26—Processing photosensitive materials; Apparatus therefor
- G03F7/40—Treatment after imagewise removal, e.g. baking
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
- H01L21/0271—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
- H01L21/0273—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers characterised by the treatment of photoresist layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
- H01L21/76816—Aspects relating to the layout of the pattern or to the size of vias or trenches
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
- H01L21/67005—Apparatus not specifically provided for elsewhere
- H01L21/67011—Apparatus for manufacture or treatment
- H01L21/67017—Apparatus for fluid treatment
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Photosensitive Polymer And Photoresist Processing (AREA)
- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
- Drying Of Semiconductors (AREA)
Abstract
(57)【要約】
【課題】 ホール径やラインパターンの分離幅の微小な
レジストパターンを形成し、微小なパターンを有する半
導体デバイスを得る。 【解決手段】 半導体基板上に酸を供給し得る第１レジ
ストのホールパターンあるいは分離パターンを形成し、
第１レジストのパターン側壁に架橋膜（有機枠）を形成
してレジストパターンのホール径あるいは分離幅を縮小
し、さらに架橋膜の熱リフロー現象により分離を縮小
し、このレジストパターンをマスクとして半導体基板を
エッチングする。
レジストパターンを形成し、微小なパターンを有する半
導体デバイスを得る。 【解決手段】 半導体基板上に酸を供給し得る第１レジ
ストのホールパターンあるいは分離パターンを形成し、
第１レジストのパターン側壁に架橋膜（有機枠）を形成
してレジストパターンのホール径あるいは分離幅を縮小
し、さらに架橋膜の熱リフロー現象により分離を縮小
し、このレジストパターンをマスクとして半導体基板を
エッチングする。
Description
【０００１】
【発明の属する技術分野】この発明は、フォトリソグラ
フィー技術の限界を超える微細パターンを有する半導体
装置の製造方法およびその製造方法による半導体装置に
関するものである。
フィー技術の限界を超える微細パターンを有する半導体
装置の製造方法およびその製造方法による半導体装置に
関するものである。
【０００２】
【従来の技術】従来、露光によるフォトリソグラフィー
技術の限界を超える微細なレジストパターンの形成方法
として、本願発明者らによる先の出願、特開平１０−７
３９２７号の特許公開公報に開示された方法がある。図
１０は、この方法の概略を説明するための図である。こ
の方法では、図１０のステップ１１に示すように、半導
体基板１の上に酸を供給し得る第１レジストパターン３
を形成し、次にホール４を含むパターン３の上に、酸に
より架橋反応を起こす第２のレジストを塗布し、次にス
テップ１２に示すように、加熱処理と溶解により、第１
レジストパターン３の側壁に架橋膜（有機枠）７を形成
することにより、ホール８の内径やラインパターンの分
離幅を縮小している。
技術の限界を超える微細なレジストパターンの形成方法
として、本願発明者らによる先の出願、特開平１０−７
３９２７号の特許公開公報に開示された方法がある。図
１０は、この方法の概略を説明するための図である。こ
の方法では、図１０のステップ１１に示すように、半導
体基板１の上に酸を供給し得る第１レジストパターン３
を形成し、次にホール４を含むパターン３の上に、酸に
より架橋反応を起こす第２のレジストを塗布し、次にス
テップ１２に示すように、加熱処理と溶解により、第１
レジストパターン３の側壁に架橋膜（有機枠）７を形成
することにより、ホール８の内径やラインパターンの分
離幅を縮小している。
【０００３】
【発明が解決しようとする課題】このような方法におい
て、架橋膜７（有機枠）の膜厚は、第１のレジストと第
２のレジストとの加熱処理（ミキシングベーク）の温度
や時間、あるいは第２のレジストの材料組成の調整によ
り、制御が可能であるが、ホール内径やラインパターン
の分離幅を極端に小さくした場合には、ステップ１３に
示すように、ホール８などに第２のレジストの残渣１０
等が残り、良好なパターン形成が妨げられるということ
があった。
て、架橋膜７（有機枠）の膜厚は、第１のレジストと第
２のレジストとの加熱処理（ミキシングベーク）の温度
や時間、あるいは第２のレジストの材料組成の調整によ
り、制御が可能であるが、ホール内径やラインパターン
の分離幅を極端に小さくした場合には、ステップ１３に
示すように、ホール８などに第２のレジストの残渣１０
等が残り、良好なパターン形成が妨げられるということ
があった。
【０００４】また、ホール内径を更に縮小し、ホール内
径が０．１μm□以下（１辺が０．１μｍの四辺形）と
なるときに、第２のレジストのリンス除去工程におい
て、洗浄・乾燥時点でホール内に、また、ホール内の半
導体基板１の界面に残渣が残り、エッチング時の欠陥と
なるという問題があった。
径が０．１μm□以下（１辺が０．１μｍの四辺形）と
なるときに、第２のレジストのリンス除去工程におい
て、洗浄・乾燥時点でホール内に、また、ホール内の半
導体基板１の界面に残渣が残り、エッチング時の欠陥と
なるという問題があった。
【０００５】この発明は、このような課題を解決し、レ
ジストのホールパターンの径あるいはラインパターンの
分離幅などを極めて微細に形成できる半導体装置の製造
方法とそれによる半導体装置を提供しようとするもので
ある。なお、このような微細パターンは、ＬＳＩ半導体
デバイスのほか、液晶表示パネル等の製造にも適用しよ
うとするものである。
ジストのホールパターンの径あるいはラインパターンの
分離幅などを極めて微細に形成できる半導体装置の製造
方法とそれによる半導体装置を提供しようとするもので
ある。なお、このような微細パターンは、ＬＳＩ半導体
デバイスのほか、液晶表示パネル等の製造にも適用しよ
うとするものである。
【０００６】
【課題を解決するための手段】この発明の請求項１によ
る半導体装置の製造方法は、半導体基材上に酸を発生し
得る第１のレジストによる第１レジストパターンを形成
する工程と、前記第１レジストパターンの上に酸の存在
により架橋反応を起こす第２のレジストの膜を形成する
工程と、前記第１レジストパターンからの酸の供給によ
り前記第２のレジストの膜の前記第１レジストパターン
に接する部分に架橋膜を形成する処理工程と、前記第２
のレジストの膜の非架橋部分を剥離して前記第１レジス
トパターンに前記架橋膜を被着した第２レジストパター
ンを形成する工程と、加熱処理により前記架橋膜をリフ
ローさせ前記第２レジストパターンの相互間隔を縮小さ
せる工程と、前記架橋膜をリフローさせた前記第２レジ
ストパターンをマスクとして前記半導体基材をエッチン
グする工程とを含むことを特徴とするものである。
る半導体装置の製造方法は、半導体基材上に酸を発生し
得る第１のレジストによる第１レジストパターンを形成
する工程と、前記第１レジストパターンの上に酸の存在
により架橋反応を起こす第２のレジストの膜を形成する
工程と、前記第１レジストパターンからの酸の供給によ
り前記第２のレジストの膜の前記第１レジストパターン
に接する部分に架橋膜を形成する処理工程と、前記第２
のレジストの膜の非架橋部分を剥離して前記第１レジス
トパターンに前記架橋膜を被着した第２レジストパター
ンを形成する工程と、加熱処理により前記架橋膜をリフ
ローさせ前記第２レジストパターンの相互間隔を縮小さ
せる工程と、前記架橋膜をリフローさせた前記第２レジ
ストパターンをマスクとして前記半導体基材をエッチン
グする工程とを含むことを特徴とするものである。
【０００７】また、この発明の請求項２による半導体装
置の製造方法は、前記加熱処理の工程と前記エッチング
工程との間で、純水または純水と有機溶剤との混合溶剤
により前記架橋膜を被着させた前記第２レジストパター
ンを洗浄し、前記第１のレジストのパターンに接しない
部分の残渣を除去する工程を含むことを特徴とするもの
である。
置の製造方法は、前記加熱処理の工程と前記エッチング
工程との間で、純水または純水と有機溶剤との混合溶剤
により前記架橋膜を被着させた前記第２レジストパター
ンを洗浄し、前記第１のレジストのパターンに接しない
部分の残渣を除去する工程を含むことを特徴とするもの
である。
【０００８】また、この発明の請求項３による半導体装
置の製造方法は、前記加熱処理を、１２０℃〜１２６℃
の温度範囲で、５０秒〜１５０秒の時間で行うことを特
徴とするものである。
置の製造方法は、前記加熱処理を、１２０℃〜１２６℃
の温度範囲で、５０秒〜１５０秒の時間で行うことを特
徴とするものである。
【０００９】また、この発明の請求項４による半導体装
置の製造方法は、前記加熱処理を、１２３℃〜１２５℃
の温度範囲で、５０秒〜１００秒の時間で行うことを特
徴とするものである。
置の製造方法は、前記加熱処理を、１２３℃〜１２５℃
の温度範囲で、５０秒〜１００秒の時間で行うことを特
徴とするものである。
【００１０】また、この発明の請求項５による半導体装
置の製造方法は、前記加熱処理により前記架橋膜をリフ
ローさせ前記架橋膜を被着した前記第１のレジストのパ
ターンの相互間隔を０．１μｍ以下に縮小させることを
特徴とするものである。
置の製造方法は、前記加熱処理により前記架橋膜をリフ
ローさせ前記架橋膜を被着した前記第１のレジストのパ
ターンの相互間隔を０．１μｍ以下に縮小させることを
特徴とするものである。
【００１１】また、この発明の請求項６による半導体装
置の製造方法は、半導体基材上に酸を発生し得る第１の
レジストによる第１レジストパターンを形成する工程
と、前記第１レジストパターンの上に酸の存在により架
橋反応を起こす第２のレジストの膜を形成する工程と、
前記第１レジストパターンからの酸の供給により前記第
２のレジストの膜の前記第１レジストパターンに接する
部分に架橋膜を形成する処理工程と、前記第２のレジス
トの膜の非架橋部分を剥離して前記第１レジストパター
ンに前記架橋膜を被着した第２レジストパターンを形成
する工程と、加熱処理により前記架橋膜を純水または純
水と有機溶剤との混合溶剤に不溶化させる工程と、純水
または純水と有機溶剤との混合溶剤により前記第２レジ
ストパターンを洗浄し、前記第１のレジストのパターン
に接しない部分の残渣を除去する工程と、前記残渣を除
去した前記第２レジストパターンをマスクとして前記半
導体基材をエッチングする工程とを含むことを特徴とす
るものである。
置の製造方法は、半導体基材上に酸を発生し得る第１の
レジストによる第１レジストパターンを形成する工程
と、前記第１レジストパターンの上に酸の存在により架
橋反応を起こす第２のレジストの膜を形成する工程と、
前記第１レジストパターンからの酸の供給により前記第
２のレジストの膜の前記第１レジストパターンに接する
部分に架橋膜を形成する処理工程と、前記第２のレジス
トの膜の非架橋部分を剥離して前記第１レジストパター
ンに前記架橋膜を被着した第２レジストパターンを形成
する工程と、加熱処理により前記架橋膜を純水または純
水と有機溶剤との混合溶剤に不溶化させる工程と、純水
または純水と有機溶剤との混合溶剤により前記第２レジ
ストパターンを洗浄し、前記第１のレジストのパターン
に接しない部分の残渣を除去する工程と、前記残渣を除
去した前記第２レジストパターンをマスクとして前記半
導体基材をエッチングする工程とを含むことを特徴とす
るものである。
【００１２】また、この発明の請求項７による半導体装
置の製造方法は、前記加熱処理を、１１５℃〜１４０℃
の温度範囲で、５０秒〜１５０秒の時間範囲で行うこと
を特徴とするものである。
置の製造方法は、前記加熱処理を、１１５℃〜１４０℃
の温度範囲で、５０秒〜１５０秒の時間範囲で行うこと
を特徴とするものである。
【００１３】また、この発明の請求項８による半導体装
置の製造方法は、前記第１のレジストとして、ノボラッ
ク樹脂とナフトキノンジアジド系感光剤の混合物を主成
分とするレジストを用いることを特徴とするものであ
る。
置の製造方法は、前記第１のレジストとして、ノボラッ
ク樹脂とナフトキノンジアジド系感光剤の混合物を主成
分とするレジストを用いることを特徴とするものであ
る。
【００１４】また、この発明の請求項９による半導体装
置の製造方法は、前記第１のレジストとして、酸を発生
する機構を有する化学増幅型レジストを用いることを特
徴とするものである。
置の製造方法は、前記第１のレジストとして、酸を発生
する機構を有する化学増幅型レジストを用いることを特
徴とするものである。
【００１５】また、この発明の請求項１０による半導体
装置の製造方法は、前記第２のレジストとして、水溶性
樹脂の１種類、又は前記水溶性樹脂の２種類以上の混合
物、あるいは前記水溶性樹脂の２種類以上による共重合
物を主成分とし、酸の存在により架橋反応を生じる微細
パターン形成材料を用いることを特徴とするものであ
る。
装置の製造方法は、前記第２のレジストとして、水溶性
樹脂の１種類、又は前記水溶性樹脂の２種類以上の混合
物、あるいは前記水溶性樹脂の２種類以上による共重合
物を主成分とし、酸の存在により架橋反応を生じる微細
パターン形成材料を用いることを特徴とするものであ
る。
【００１６】また、この発明の請求項１１による半導体
装置の製造方法は、前記第２のレジストとして、水溶性
架橋剤の１種類又は前記水溶性架橋剤の２種類以上の混
合物を主成分とし、酸の存在により架橋反応を生じる微
細パターン形成材料を用いることを特徴とするものであ
る。
装置の製造方法は、前記第２のレジストとして、水溶性
架橋剤の１種類又は前記水溶性架橋剤の２種類以上の混
合物を主成分とし、酸の存在により架橋反応を生じる微
細パターン形成材料を用いることを特徴とするものであ
る。
【００１７】また、この発明の請求項１２による半導体
装置は、上記いずれかに記載の半導体装置の製造方法に
よって製造されたことを特徴とするものである。
装置は、上記いずれかに記載の半導体装置の製造方法に
よって製造されたことを特徴とするものである。
【００１８】
【発明の実施の形態】実施の形態１．図１〜図８を参照
して、この発明の実施の形態１について説明する。先
ず、図１は、この発明の実施の形態１による半導体装置
の製造方法のフローを示す図、図２は、この実施の形態
１による半導体装置の製造方法を工程に沿って示す断面
図である。先ず、製造方法について、工程を追って説明
する。
して、この発明の実施の形態１について説明する。先
ず、図１は、この発明の実施の形態１による半導体装置
の製造方法のフローを示す図、図２は、この実施の形態
１による半導体装置の製造方法を工程に沿って示す断面
図である。先ず、製造方法について、工程を追って説明
する。
【００１９】まず、図１及び図２のステップ１に示すよ
うに、半導体基板１に、適当な加熱処理により内部に酸
を発生する機構をもつ第１のレジスト２を、例えば、厚
さ０.７〜１.０μｍ程度に塗布する。具体的な例として
は、化学増幅型レジスト（例えば、東京応化製TDUR-P01
5PM）を用いて、これを7350Åの厚さに塗布する。
うに、半導体基板１に、適当な加熱処理により内部に酸
を発生する機構をもつ第１のレジスト２を、例えば、厚
さ０.７〜１.０μｍ程度に塗布する。具体的な例として
は、化学増幅型レジスト（例えば、東京応化製TDUR-P01
5PM）を用いて、これを7350Åの厚さに塗布する。
【００２０】次に、第１のレジスト２の感度波長に対応
した光源を用い、第１レジストパターン３を形成するた
めに、所定のマスクを用いて投影露光する。例えば、Kr
Fエキシマステッパにより露光する。次に、ＴＭＡＨ
（テトラメチルアンモニウムハイドロオキサイド）など
の約０.０５〜３.０ｗｔ％のアルカリ水浴液を用いて現
像する。これにより、０．２３μｍ□のホール４を有す
る第１レジストパターン３を形成する。
した光源を用い、第１レジストパターン３を形成するた
めに、所定のマスクを用いて投影露光する。例えば、Kr
Fエキシマステッパにより露光する。次に、ＴＭＡＨ
（テトラメチルアンモニウムハイドロオキサイド）など
の約０.０５〜３.０ｗｔ％のアルカリ水浴液を用いて現
像する。これにより、０．２３μｍ□のホール４を有す
る第１レジストパターン３を形成する。
【００２１】以上は、酸を発生する第１のレジスト２を
用いるという点を別にすれば、プロセスとしては、一般
的なレジストプロセスによるレジストパターンの形成と
同様である。
用いるという点を別にすれば、プロセスとしては、一般
的なレジストプロセスによるレジストパターンの形成と
同様である。
【００２２】次に、図１及び図２のステップ２に示すよ
うに、半導体基板１上に、酸の存在により架橋する架橋
性の材料を主成分とし、第１のレジスト２を溶解しない
溶剤に溶解された第２のレジスト５を塗布する。具体的
な例としては、第１レジストパターン３の上にポリビニ
ルアセタール樹脂水溶液等の第２のレジスト５を3500Å
程度塗布する。次に、第２のレジスト５の塗布後、必要
に応じてこれをプリベークし（例えば、８５℃、６０秒
程度)、第２のレジスト５の膜６を形成する。
うに、半導体基板１上に、酸の存在により架橋する架橋
性の材料を主成分とし、第１のレジスト２を溶解しない
溶剤に溶解された第２のレジスト５を塗布する。具体的
な例としては、第１レジストパターン３の上にポリビニ
ルアセタール樹脂水溶液等の第２のレジスト５を3500Å
程度塗布する。次に、第２のレジスト５の塗布後、必要
に応じてこれをプリベークし（例えば、８５℃、６０秒
程度)、第２のレジスト５の膜６を形成する。
【００２３】次に、図１及び図２のステップ３に示すよ
うに、半導体基板１に形成された第１レジストパターン
３と、この上に形成された第２のレジスト５の膜６とを
加熱処理し（ミキシングベーク、以下必要に応じＭＢと
略記する。）、第１レジストパターン３から酸の拡散を
促進させ、第２のレジスト５の膜６中へ供給し、第２の
レジスト５の膜６と第１レジストパターン３との界面に
おいて、架橋反応を発生させる。
うに、半導体基板１に形成された第１レジストパターン
３と、この上に形成された第２のレジスト５の膜６とを
加熱処理し（ミキシングベーク、以下必要に応じＭＢと
略記する。）、第１レジストパターン３から酸の拡散を
促進させ、第２のレジスト５の膜６中へ供給し、第２の
レジスト５の膜６と第１レジストパターン３との界面に
おいて、架橋反応を発生させる。
【００２４】この場合のミキシングベーク温度／時間
は、例えば８５℃〜１５０℃／６０〜１２０秒であり、
用いるレジスト材料の種類、必要とする反応層の厚みに
より、最適な条件に設定すれば良い。具体的な例として
は、１１３℃／７０秒の加熱処理（ミキシングベーク）
を行なう。このミキシングベークにより、架橋反応を起
こした架橋膜７（架橋反応層、有機枠）が、第１レジス
トパターン３を被覆するように第２のレジスト５の膜６
の中に形成される。
は、例えば８５℃〜１５０℃／６０〜１２０秒であり、
用いるレジスト材料の種類、必要とする反応層の厚みに
より、最適な条件に設定すれば良い。具体的な例として
は、１１３℃／７０秒の加熱処理（ミキシングベーク）
を行なう。このミキシングベークにより、架橋反応を起
こした架橋膜７（架橋反応層、有機枠）が、第１レジス
トパターン３を被覆するように第２のレジスト５の膜６
の中に形成される。
【００２５】次に、図１及び図２のステップ４に示すよ
うに、水、あるいはＴＭＡＨ等のアルカリ水溶液の現像
液などを用いて、架橋していない第２のレジスト５の部
分を現像剥離して、第1レジストパターン３の表面に架
橋膜７を被着してなる第２レジストパターン８を形成す
る。具体的な例としては、インプロピルアルコール10%
水溶液等で第２のレジスト５の未架橋部分を溶解、剥離
する。以上の処理により、ホールパターンのホール内
径、またはラインパターンの分離幅を縮小し、あるい
は、孤立残しパターンの面積を拡大した第２レジストパ
ターン８を得ることが可能となる。例えば、ホール径
０．２３μｍ□のホール４を、ホール径０．１３μｍ□
のホール８’へ縮小する。
うに、水、あるいはＴＭＡＨ等のアルカリ水溶液の現像
液などを用いて、架橋していない第２のレジスト５の部
分を現像剥離して、第1レジストパターン３の表面に架
橋膜７を被着してなる第２レジストパターン８を形成す
る。具体的な例としては、インプロピルアルコール10%
水溶液等で第２のレジスト５の未架橋部分を溶解、剥離
する。以上の処理により、ホールパターンのホール内
径、またはラインパターンの分離幅を縮小し、あるい
は、孤立残しパターンの面積を拡大した第２レジストパ
ターン８を得ることが可能となる。例えば、ホール径
０．２３μｍ□のホール４を、ホール径０．１３μｍ□
のホール８’へ縮小する。
【００２６】次に、図１及び図２のステップ５に示すよ
うに、加熱処理（サーマルフローべーク：以下、適宜Ｔ
ＦＢと略称する。）を行って、第１レジストパターン３
の界面に付着形成した架橋膜７を熱リフローさせて、第
２レジストパターン８を第２レジストパターン９へと変
形させ、ホール８’からホール９’のようにホール径を
縮小させる。ホール径の縮小度合いは、ＴＦＢの加熱温
度及び加熱時間により調整することができる。これによ
りホール径を０．１μｍ以下に縮小させることができ
る。
うに、加熱処理（サーマルフローべーク：以下、適宜Ｔ
ＦＢと略称する。）を行って、第１レジストパターン３
の界面に付着形成した架橋膜７を熱リフローさせて、第
２レジストパターン８を第２レジストパターン９へと変
形させ、ホール８’からホール９’のようにホール径を
縮小させる。ホール径の縮小度合いは、ＴＦＢの加熱温
度及び加熱時間により調整することができる。これによ
りホール径を０．１μｍ以下に縮小させることができ
る。
【００２７】図３及び図４は、加熱温度及び加熱時間と
ホール径の縮小度合いとの関係を示す実験データによる
グラフである。図３は、一定の加熱時間（例えば、７０
秒）のとき、加熱温度を横軸に、ホール径を縦軸にと
り、ホールの縮小する状態を示している。図３にみるよ
うに、１２０℃以上でホール縮小が顕著になる。また、
図４は、加熱温度をパラメータとして（具体的には１０
０℃、１１２℃、１２４℃）、加熱時間を横軸に、ホー
ル径を縦軸にとり、ホールの縮小する状態を示してい
る。図４にみるように、加熱温度１２４℃では加熱時間
にほぼ比例してホール径が縮小している。
ホール径の縮小度合いとの関係を示す実験データによる
グラフである。図３は、一定の加熱時間（例えば、７０
秒）のとき、加熱温度を横軸に、ホール径を縦軸にと
り、ホールの縮小する状態を示している。図３にみるよ
うに、１２０℃以上でホール縮小が顕著になる。また、
図４は、加熱温度をパラメータとして（具体的には１０
０℃、１１２℃、１２４℃）、加熱時間を横軸に、ホー
ル径を縦軸にとり、ホールの縮小する状態を示してい
る。図４にみるように、加熱温度１２４℃では加熱時間
にほぼ比例してホール径が縮小している。
【００２８】この実験によれば、ＴＦＢを、１２０℃〜
１２６℃の温度範囲で、５０秒〜１５０秒の時間でホー
ル縮小を行うことができることがわかる。さらに、ＴＦ
Ｂを、１２３℃〜１２５℃の温度範囲で、５０秒〜１０
０秒の時間範囲で行うことが効果的であることがわか
る。このように、ＴＦＢによるホール径あるいはライン
間隔の縮小量は、ＴＦＢ温度及びＴＦＢ時間により調整
が可能であるが、具体例としては量産での処理能力を考
慮してＴＦＢ時間は７０秒に固定し、そのべーク時間に
対してホール径が０．１０μｍになるようにＴＦＢ温度
を１２４℃に決定するのが、効率的である。
１２６℃の温度範囲で、５０秒〜１５０秒の時間でホー
ル縮小を行うことができることがわかる。さらに、ＴＦ
Ｂを、１２３℃〜１２５℃の温度範囲で、５０秒〜１０
０秒の時間範囲で行うことが効果的であることがわか
る。このように、ＴＦＢによるホール径あるいはライン
間隔の縮小量は、ＴＦＢ温度及びＴＦＢ時間により調整
が可能であるが、具体例としては量産での処理能力を考
慮してＴＦＢ時間は７０秒に固定し、そのべーク時間に
対してホール径が０．１０μｍになるようにＴＦＢ温度
を１２４℃に決定するのが、効率的である。
【００２９】以上のように、この架橋膜７の熱リフロー
により、架橋膜の形成によるホール径縮小に加えて、さ
らにホール径を縮小させることができる。特に、架橋膜
の形成によるホール径縮小のみではホール内のレジスト
残渣等によりパターン形成が困難なレベルの微細ホール
の形成が可能となる。なお、適切なＴＦＢ温度及びＴＦ
Ｂ時間は、第１のレジストあるいは第２のレジストの材
料によっても変わるものであり、これらは適切に選択さ
れるものである。
により、架橋膜の形成によるホール径縮小に加えて、さ
らにホール径を縮小させることができる。特に、架橋膜
の形成によるホール径縮小のみではホール内のレジスト
残渣等によりパターン形成が困難なレベルの微細ホール
の形成が可能となる。なお、適切なＴＦＢ温度及びＴＦ
Ｂ時間は、第１のレジストあるいは第２のレジストの材
料によっても変わるものであり、これらは適切に選択さ
れるものである。
【００３０】次に、この実施の形態１で用いられる第１
のレジスト２及び第２のレジスト５の材料について説明
する。先ず、第１のレジストの材料は、適当な加熱処理
により、レジスト内部に酸性成分が発生する機構を用い
たレジストであればよく、また、ポジ型、ネガ型レジス
トのどちらでもよい。例えば、第１のレジストとして
は、ノボラック樹脂、ナフトキノンジアジド系感光剤か
ら構成されるポジ型レジストなどが挙げられる。さら
に、第１のレジストとしては、酸を発生する機構を用い
た化学増幅型レジストの適用も可能であり、酸を含有す
るパターンを形成する反応系を利用したレジスト材料で
あれば、その他のものでもよい。
のレジスト２及び第２のレジスト５の材料について説明
する。先ず、第１のレジストの材料は、適当な加熱処理
により、レジスト内部に酸性成分が発生する機構を用い
たレジストであればよく、また、ポジ型、ネガ型レジス
トのどちらでもよい。例えば、第１のレジストとして
は、ノボラック樹脂、ナフトキノンジアジド系感光剤か
ら構成されるポジ型レジストなどが挙げられる。さら
に、第１のレジストとしては、酸を発生する機構を用い
た化学増幅型レジストの適用も可能であり、酸を含有す
るパターンを形成する反応系を利用したレジスト材料で
あれば、その他のものでもよい。
【００３１】次に、第２のレジストとしては、架橋性の
水溶性樹脂の単独、あるいはそれらの２種類以上の混合
物ないしは共重合物を用いることができる。第２のレジ
ストに用いられる水溶性樹脂組成物の具体例としては、
ポリアクリル酸、ポリビニルアセタール、ポリビニルピ
ロリドン、ポリビニルアルコール、ポリエチレンイミ
ン、ポリエチレンオキシド、スチレン−マレイン酸共重
合体、ポリビニルアミン樹脂、ポリアリルアミン、オキ
サゾリン基含有水溶性樹脂、水溶性メラミン樹脂、水溶
性尿素樹脂、アルキッド樹脂、スルホンアミド樹脂、な
どが有効に適用可能である。
水溶性樹脂の単独、あるいはそれらの２種類以上の混合
物ないしは共重合物を用いることができる。第２のレジ
ストに用いられる水溶性樹脂組成物の具体例としては、
ポリアクリル酸、ポリビニルアセタール、ポリビニルピ
ロリドン、ポリビニルアルコール、ポリエチレンイミ
ン、ポリエチレンオキシド、スチレン−マレイン酸共重
合体、ポリビニルアミン樹脂、ポリアリルアミン、オキ
サゾリン基含有水溶性樹脂、水溶性メラミン樹脂、水溶
性尿素樹脂、アルキッド樹脂、スルホンアミド樹脂、な
どが有効に適用可能である。
【００３２】また、第２のレジストとしては、水溶性架
橋剤の単独、あるいはそれらの２種類以上の混合物が用
いられる。さらに、これら水溶性樹脂と水溶性架橋剤と
の混合物が用いられる。第２のレジストに用いることが
できる水溶性架橋剤としては、具体的には、尿素、アル
コキシメチレン尿素、Ｎ−アルコキシメチレン尿素、エ
チレン尿素、エチレン尿素カルボン酸などの尿素系架橋
剤、メラミン、アルコキシメチレンメラミン、などのメ
ラミン系架橋剤、ベンゾグアナミン、グリコールウリル
等のアミノ系架橋剤などが適用可能である。
橋剤の単独、あるいはそれらの２種類以上の混合物が用
いられる。さらに、これら水溶性樹脂と水溶性架橋剤と
の混合物が用いられる。第２のレジストに用いることが
できる水溶性架橋剤としては、具体的には、尿素、アル
コキシメチレン尿素、Ｎ−アルコキシメチレン尿素、エ
チレン尿素、エチレン尿素カルボン酸などの尿素系架橋
剤、メラミン、アルコキシメチレンメラミン、などのメ
ラミン系架橋剤、ベンゾグアナミン、グリコールウリル
等のアミノ系架橋剤などが適用可能である。
【００３３】さらに第２のレジストとしては、上述した
ような水溶性樹脂の単独あるいは混合物に、同じく上述
したような水溶性架橋剤の単独又は混合物を、相互に混
合して用いることも有効である。例えば、具体的には、
水溶性樹脂組成物としてはポリビニルアセタール樹脂を
用い、水溶性架橋剤としてはメトキシメチロールメラミ
ン、あるいはエチレン尿素などを混合して用いることな
どが挙げられる。
ような水溶性樹脂の単独あるいは混合物に、同じく上述
したような水溶性架橋剤の単独又は混合物を、相互に混
合して用いることも有効である。例えば、具体的には、
水溶性樹脂組成物としてはポリビニルアセタール樹脂を
用い、水溶性架橋剤としてはメトキシメチロールメラミ
ン、あるいはエチレン尿素などを混合して用いることな
どが挙げられる。
【００３４】以上の説明では、図１及び図２に示した製
造工程のステップ１〜ステップ４について、また、第１
のレジスト及び第２のレジストの材料について、代表的
な事例を示した。しかし、この実施の形態は、ここに説
明したものに限られるものではない。さらに他の事例に
ついては、本願発明者らによる先の出願（特開平１０−
７３９２７号）で記載した内容を適宜適用できるもので
あり、それらをすべて説明することはここでは省略す
る。
造工程のステップ１〜ステップ４について、また、第１
のレジスト及び第２のレジストの材料について、代表的
な事例を示した。しかし、この実施の形態は、ここに説
明したものに限られるものではない。さらに他の事例に
ついては、本願発明者らによる先の出願（特開平１０−
７３９２７号）で記載した内容を適宜適用できるもので
あり、それらをすべて説明することはここでは省略す
る。
【００３５】次に、上記のような架橋膜７の熱リフロー
の均一性を向上させる方法について説明する。図５及び
図６は、熱リフローを行うためのホットプレート装置を
示す図で、図５は比較のために示す通常のホットプレー
ト装置の断面模式図、図６はこの実施の形態で使用する
のに適した改良型ホットプレート装置の断面模式図を示
す。この改良型のホットプレート装置については、本願
発明者らによる先の出願（特願平９−３３２５８４号）
において、コータデベロッパで改良型ホットプレートカ
バーを用い、熱リフローの際、ウェーハ面内の寸法均一
性向上を図るものであることを詳細に説明している。
の均一性を向上させる方法について説明する。図５及び
図６は、熱リフローを行うためのホットプレート装置を
示す図で、図５は比較のために示す通常のホットプレー
ト装置の断面模式図、図６はこの実施の形態で使用する
のに適した改良型ホットプレート装置の断面模式図を示
す。この改良型のホットプレート装置については、本願
発明者らによる先の出願（特願平９−３３２５８４号）
において、コータデベロッパで改良型ホットプレートカ
バーを用い、熱リフローの際、ウェーハ面内の寸法均一
性向上を図るものであることを詳細に説明している。
【００３６】図５に示す通常のホットプレート装置で
は、ベークプレート５１の上にウェーハ５２を載せ、カ
バー５３とシャッター５４の隙間から直接外気を導入す
るため、外気の影響を受けるてウェーハ５２面内の温度
分布が不均一になる傾向がある。またカバー５３の天板
５４の傾斜により、輻射熱が不均一となる。このため図
６に示す改良型ホットプレート装置では、カバー５５の
内部に外気を通してから導入することにより外気温の影
響を抑えている。またカバー５５の天板５６をフラット
にすることにより輻射熱の均一化を図っている。
は、ベークプレート５１の上にウェーハ５２を載せ、カ
バー５３とシャッター５４の隙間から直接外気を導入す
るため、外気の影響を受けるてウェーハ５２面内の温度
分布が不均一になる傾向がある。またカバー５３の天板
５４の傾斜により、輻射熱が不均一となる。このため図
６に示す改良型ホットプレート装置では、カバー５５の
内部に外気を通してから導入することにより外気温の影
響を抑えている。またカバー５５の天板５６をフラット
にすることにより輻射熱の均一化を図っている。
【００３７】図７は通常のホットプレート装置と改良型
ホットプレート装置におけるウェーハ面内寸法均一性を
示した図である。図７のグラフにおいて、横軸はウェー
ハ面内での横方向（Ｘ方向）と縦方向（Ｙ方向）の位
置、縦軸はホール径を表しており、白丸の曲線は通常の
ホットプレートを用いた場合、黒丸の曲線は改良型ホッ
トプレートを用いた場合を示している。この図を見る
と、通常のホットプレート装置ではホール径に明らかな
面内傾向が存在するが、改良形ホットプレートではほぼ
均一になっていることが分かる。これにより寸法ばらつ
きのレンジの分布（3σ）が向上していることが分か
る。
ホットプレート装置におけるウェーハ面内寸法均一性を
示した図である。図７のグラフにおいて、横軸はウェー
ハ面内での横方向（Ｘ方向）と縦方向（Ｙ方向）の位
置、縦軸はホール径を表しており、白丸の曲線は通常の
ホットプレートを用いた場合、黒丸の曲線は改良型ホッ
トプレートを用いた場合を示している。この図を見る
と、通常のホットプレート装置ではホール径に明らかな
面内傾向が存在するが、改良形ホットプレートではほぼ
均一になっていることが分かる。これにより寸法ばらつ
きのレンジの分布（3σ）が向上していることが分か
る。
【００３８】図８は、この実施の形態１の製造方法によ
って製造された半導体装置の構造を示す断面図であり、
例として半導体メモリであるＤＲＡＭのストレージノー
ドコンタクトホールのホール径を縮小した構造を示して
いる。図８において、８１は半導体基板、８２は活性領
域、８３は分離絶縁膜、８４はゲート電極でありかつゲ
ート配線、８５は層間絶縁膜、８６はストレージノー
ド、８７はストレージノードコンタクトを示す。
って製造された半導体装置の構造を示す断面図であり、
例として半導体メモリであるＤＲＡＭのストレージノー
ドコンタクトホールのホール径を縮小した構造を示して
いる。図８において、８１は半導体基板、８２は活性領
域、８３は分離絶縁膜、８４はゲート電極でありかつゲ
ート配線、８５は層間絶縁膜、８６はストレージノー
ド、８７はストレージノードコンタクトを示す。
【００３９】図８に示すように、ストレージノードコン
タクト８７における隣接するゲート８４の間のスペース
が０．３０μｍの場合、寸法変動や重ね合せおよび層間
絶縁膜分を考慮すると、０．１０μｍ径に縮小したホー
ルが必要とされるため、KrFエキシマレーザ光でのフォ
トリソグラフィの限界値である０．２３μｍ□ホール
を、この実施の形態によるプロセスにより０．１０μｍ
□に縮小している。
タクト８７における隣接するゲート８４の間のスペース
が０．３０μｍの場合、寸法変動や重ね合せおよび層間
絶縁膜分を考慮すると、０．１０μｍ径に縮小したホー
ルが必要とされるため、KrFエキシマレーザ光でのフォ
トリソグラフィの限界値である０．２３μｍ□ホール
を、この実施の形態によるプロセスにより０．１０μｍ
□に縮小している。
【００４０】このように、この実施の形態の製造方法に
よれば、レジスト膜のホール内径や分離パターンの分離
幅の縮小が可能であり、コンタクトホールでのホール径
縮小、あるいは半導体装置における活性領域やストレー
ジノードの分離幅の縮小が可能となる。また、そのホー
ル径や分離幅の縮小度合いを制御し、微細レジストパタ
ーンの精度を向上させることができる。
よれば、レジスト膜のホール内径や分離パターンの分離
幅の縮小が可能であり、コンタクトホールでのホール径
縮小、あるいは半導体装置における活性領域やストレー
ジノードの分離幅の縮小が可能となる。また、そのホー
ル径や分離幅の縮小度合いを制御し、微細レジストパタ
ーンの精度を向上させることができる。
【００４１】以上説明したように、この実施の形態によ
れば、第１のレジストのパターンの表面に第２のレジス
トの架橋膜（有機枠）を形成した後、熱処理により架橋
膜の熱リフローを行い、架橋反応のみの縮小では困難で
あった領域のさらに微細なホール等を有するレジストパ
ターンの形成が可能となる。これにより、微細なパター
ンを有する半導体装置が得られる。
れば、第１のレジストのパターンの表面に第２のレジス
トの架橋膜（有機枠）を形成した後、熱処理により架橋
膜の熱リフローを行い、架橋反応のみの縮小では困難で
あった領域のさらに微細なホール等を有するレジストパ
ターンの形成が可能となる。これにより、微細なパター
ンを有する半導体装置が得られる。
【００４２】なお、実施の形態１を次のようにまとめる
ことができる。すなわち、この実施の形態１における半
導体装置の製造方法によれば、半導体基板等の上に酸を
供給し得る第１のレジストのホールパターンあるいは分
離パターンを形成する工程と、特開平１０−７３９２７
号公報に記載した方法を用いて第１のレジストのパター
ン側壁に架橋膜（有機枠）を形成しレジストパターンの
ホール径あるいは分離幅などを縮小する工程と、続いて
上記架橋膜の熱リフロー現象によりさらに分離を縮小す
る工程と、そのレジストパターンをマスクとして前記半
導体基板等をエッチングする工程とを含むものである。
ことができる。すなわち、この実施の形態１における半
導体装置の製造方法によれば、半導体基板等の上に酸を
供給し得る第１のレジストのホールパターンあるいは分
離パターンを形成する工程と、特開平１０−７３９２７
号公報に記載した方法を用いて第１のレジストのパター
ン側壁に架橋膜（有機枠）を形成しレジストパターンの
ホール径あるいは分離幅などを縮小する工程と、続いて
上記架橋膜の熱リフロー現象によりさらに分離を縮小す
る工程と、そのレジストパターンをマスクとして前記半
導体基板等をエッチングする工程とを含むものである。
【００４３】実施の形態２．図９は、この発明の実施の
形態２による半導体装置の製造方法のフローを示す図で
ある。図９において、ステップ１からステップ４まで
は、図１及び図２で説明した工程と同様であるから、一
部図示を省略し、説明も省略する。ステップ４では、第
1レジストパターン３の表面に架橋膜７を被着してなる
第２レジストパターン８を形成する。
形態２による半導体装置の製造方法のフローを示す図で
ある。図９において、ステップ１からステップ４まで
は、図１及び図２で説明した工程と同様であるから、一
部図示を省略し、説明も省略する。ステップ４では、第
1レジストパターン３の表面に架橋膜７を被着してなる
第２レジストパターン８を形成する。
【００４４】次に、図９に示すステップ４の後、ステッ
プ５において、架橋膜（有機枠）７の不溶化熱処理を行
う。このステップ５においては、実施の形態１で説明し
たサーマルフローベーク温度で、又はサーマルフローに
よるホール径縮小は起こらない温度であるが、少なくと
もミキシングベークよりも高温で前記第１レジストパタ
ーン３と接触する部分の架橋膜７を完全不溶化するに充
分な熱処理を施し、第１レジストパターン３と接触する
部分のみを不溶化する。例えば、加熱処理を、１１５℃
〜１４０℃の温度範囲で、５０秒〜１５０秒の時間範囲
で行う。なお、図９のステップ５では、架橋膜７のサー
マルフローを行って、ホール８’からホール９’へとホ
ール径を縮小させ、第２レジストパターン８を第２レジ
ストパターン９へと変形させる処理をしている。
プ５において、架橋膜（有機枠）７の不溶化熱処理を行
う。このステップ５においては、実施の形態１で説明し
たサーマルフローベーク温度で、又はサーマルフローに
よるホール径縮小は起こらない温度であるが、少なくと
もミキシングベークよりも高温で前記第１レジストパタ
ーン３と接触する部分の架橋膜７を完全不溶化するに充
分な熱処理を施し、第１レジストパターン３と接触する
部分のみを不溶化する。例えば、加熱処理を、１１５℃
〜１４０℃の温度範囲で、５０秒〜１５０秒の時間範囲
で行う。なお、図９のステップ５では、架橋膜７のサー
マルフローを行って、ホール８’からホール９’へとホ
ール径を縮小させ、第２レジストパターン８を第２レジ
ストパターン９へと変形させる処理をしている。
【００４５】続いて、図９のステップ６に示すように、
第１レジストパターン３と接しない半導体基板１の界面
部分に存在する残渣１０を除去するため、純水、又は純
水とイソプロピルアルコール１０％の水溶液等で再度リ
ンスを実施する。
第１レジストパターン３と接しない半導体基板１の界面
部分に存在する残渣１０を除去するため、純水、又は純
水とイソプロピルアルコール１０％の水溶液等で再度リ
ンスを実施する。
【００４６】これにより、図９のステップ７に示すよう
に、微細なホールなどに存在した残渣１０が除去され
る。この後に、水分を乾燥させるための１００℃〜１１
５℃で、６０〜１２０秒の乾燥ベーク工程を実施しても
よい。
に、微細なホールなどに存在した残渣１０が除去され
る。この後に、水分を乾燥させるための１００℃〜１１
５℃で、６０〜１２０秒の乾燥ベーク工程を実施しても
よい。
【００４７】前述のステップ６の再リンス前には、それ
以前の洗浄過程の乾燥時点で微量な溶解物が再析出し、
わずかな確率ではあるが、微細ホール内部に１０〜２０
ｎｍの残渣が残っているホールが存在する場合がある。
その後に施されるエッチング工程のレジスト選択比にも
よるが、例えば、最表面が窒化膜（〜３０ｎｍ）である
構造をエッチングする際等に、前記１０〜２０ｎｍの残
渣がマスクとなり、完全に開口しない場合がある。その
ような場合でも、以上のような架橋膜７の不溶化熱処理
と、残渣の洗浄とを行えば、残渣の存在による不具合の
発生確率を顕著に減少させることができる。
以前の洗浄過程の乾燥時点で微量な溶解物が再析出し、
わずかな確率ではあるが、微細ホール内部に１０〜２０
ｎｍの残渣が残っているホールが存在する場合がある。
その後に施されるエッチング工程のレジスト選択比にも
よるが、例えば、最表面が窒化膜（〜３０ｎｍ）である
構造をエッチングする際等に、前記１０〜２０ｎｍの残
渣がマスクとなり、完全に開口しない場合がある。その
ような場合でも、以上のような架橋膜７の不溶化熱処理
と、残渣の洗浄とを行えば、残渣の存在による不具合の
発生確率を顕著に減少させることができる。
【００４８】以上説明したように、この実施の形態で
は、架橋膜（有機架橋層）の熱リフロー時に第１レジス
トパターン３との界面に形成された架橋膜を、純水また
は純水を有機溶剤の混合溶剤に完全に不溶化し、第１レ
ジストパターン３と接触しない部分の残渣物を純水また
は純水と有機溶剤との混合溶液でリンス除去することに
より、残渣を解消する。
は、架橋膜（有機架橋層）の熱リフロー時に第１レジス
トパターン３との界面に形成された架橋膜を、純水また
は純水を有機溶剤の混合溶剤に完全に不溶化し、第１レ
ジストパターン３と接触しない部分の残渣物を純水また
は純水と有機溶剤との混合溶液でリンス除去することに
より、残渣を解消する。
【００４９】なお、実施の形態２を次のようにまとめる
ことができる。すなわち、この実施の形態２の半導体装
置の製造方法は、半導体基板等の上に酸を供給し得る第
１のレジストの分離パターンを形成する工程と、特開平
１０−７３９２７号公報に開示したような方法を用いて
第１のレジストのパターン側壁に架橋膜（有機枠）を形
成しホール径あるいは分離幅を縮小する工程と、続いて
上記有機枠を少なくともミキシングベークよりも高温で
または長時間の熱処理で、前記第１レジストパターンと
の界面に形成された架橋膜を純水または純水と有機溶剤
との混合溶剤に完全に不溶化する工程と、その後に純水
または純水と有機溶剤との混合液で再度パターンをリン
スし、前記第１レジストパターンと接触する部分以外の
残渣を除去する工程と、そのレジストパターンをマスク
として前記半導体体基板等をエッチングする工程とを含
むものである。また、架橋膜を不溶化する熱処理におい
て、架橋膜を熱リフローさせ、ホール径あるいは分離幅
を更に縮小する機能を同時に果たしている場合も含むも
のである。
ことができる。すなわち、この実施の形態２の半導体装
置の製造方法は、半導体基板等の上に酸を供給し得る第
１のレジストの分離パターンを形成する工程と、特開平
１０−７３９２７号公報に開示したような方法を用いて
第１のレジストのパターン側壁に架橋膜（有機枠）を形
成しホール径あるいは分離幅を縮小する工程と、続いて
上記有機枠を少なくともミキシングベークよりも高温で
または長時間の熱処理で、前記第１レジストパターンと
の界面に形成された架橋膜を純水または純水と有機溶剤
との混合溶剤に完全に不溶化する工程と、その後に純水
または純水と有機溶剤との混合液で再度パターンをリン
スし、前記第１レジストパターンと接触する部分以外の
残渣を除去する工程と、そのレジストパターンをマスク
として前記半導体体基板等をエッチングする工程とを含
むものである。また、架橋膜を不溶化する熱処理におい
て、架橋膜を熱リフローさせ、ホール径あるいは分離幅
を更に縮小する機能を同時に果たしている場合も含むも
のである。
【００５０】以上の実施の形態２では、実施の形態１の
図１におけるステップ４の後に、実施の形態２のステッ
プ５に移るものとして説明した。しかし、実施の形態１
の図１におけるステップ５までを行った後に、実施の形
態２のステップ５に移るようにしてもよい。すなわち、
ＴＦＢの加熱処理を行って架橋膜をリフローさせてか
ら、引き続き不溶化の加熱処理を行うようにしてもよ
い。ただし、加熱温度と加熱時間の設定により、リフロ
ー処理と不溶化処理を分離的に行うこともできるが、両
者を同時に行うことになる場合もある。この実施の形態
２は、そのいずれの場合をも含むものである。
図１におけるステップ４の後に、実施の形態２のステッ
プ５に移るものとして説明した。しかし、実施の形態１
の図１におけるステップ５までを行った後に、実施の形
態２のステップ５に移るようにしてもよい。すなわち、
ＴＦＢの加熱処理を行って架橋膜をリフローさせてか
ら、引き続き不溶化の加熱処理を行うようにしてもよ
い。ただし、加熱温度と加熱時間の設定により、リフロ
ー処理と不溶化処理を分離的に行うこともできるが、両
者を同時に行うことになる場合もある。この実施の形態
２は、そのいずれの場合をも含むものである。
【００５１】なお、以上では、半導体基板１に上に微細
分離レジストパターンを形成するものとして説明した
が、本発明の微細分離レジストパターンは、半導体基板
１の上に限られず、半導体装置の製造プロセスに応じ
て、シリコン酸化膜などの絶縁層の上に形成する場合も
あり、またポリシリコン膜などの導電層の上に形成する
こともある。このように、本発明の微細分離レジストパ
ターンの形成は、下地膜に制約されるものではなく、レ
ジストパターンを形成できる基材上であれば、どの場合
においても適用可能であり、必要に応じた基材の上に形
成されるものである。これらを総称して、半導体基材と
称することとする。
分離レジストパターンを形成するものとして説明した
が、本発明の微細分離レジストパターンは、半導体基板
１の上に限られず、半導体装置の製造プロセスに応じ
て、シリコン酸化膜などの絶縁層の上に形成する場合も
あり、またポリシリコン膜などの導電層の上に形成する
こともある。このように、本発明の微細分離レジストパ
ターンの形成は、下地膜に制約されるものではなく、レ
ジストパターンを形成できる基材上であれば、どの場合
においても適用可能であり、必要に応じた基材の上に形
成されるものである。これらを総称して、半導体基材と
称することとする。
【００５２】また、本発明においては、上述のように形
成した微細分離レジストパターンをマスクとして、下地
の半導体基板あるいは各種薄膜などの半導体基材をエッ
チングし、半導体基材に微細スペース、あるいは微細ホ
ールなどを形成して、半導体装置を製造するものであ
る。
成した微細分離レジストパターンをマスクとして、下地
の半導体基板あるいは各種薄膜などの半導体基材をエッ
チングし、半導体基材に微細スペース、あるいは微細ホ
ールなどを形成して、半導体装置を製造するものであ
る。
【００５３】
【発明の効果】以上説明したように、この発明の半導体
装置の製造方法によれば、レジストのホールパターンの
径あるいはラインパターンの分離幅などを極めて微細に
形成することができる。また、これにより、微細なパタ
ーンを有する半導体装置を得ることができる。
装置の製造方法によれば、レジストのホールパターンの
径あるいはラインパターンの分離幅などを極めて微細に
形成することができる。また、これにより、微細なパタ
ーンを有する半導体装置を得ることができる。
【００５４】また、微細なレジストパターンの形成にお
ける極めて微少な残渣を除去することができ、製造の歩
留まりを向上させることができる。
ける極めて微少な残渣を除去することができ、製造の歩
留まりを向上させることができる。
【図１】 この発明の実施の形態１による半導体装置の
製造方法のフローを示す図。
製造方法のフローを示す図。
【図２】 この実施の形態１による半導体装置の製造方
法を工程に沿って示す断面図。
法を工程に沿って示す断面図。
【図３】 この実施の形態１における加熱処理を説明す
るための図であり、加熱温度とホール径の縮小の関係を
示す図。
るための図であり、加熱温度とホール径の縮小の関係を
示す図。
【図４】 この実施の形態１における加熱処理を説明す
るための図であり、加熱温度とホール径の縮小の関係を
示す図。
るための図であり、加熱温度とホール径の縮小の関係を
示す図。
【図５】 比較のため示す通常のホットプレート装置の
断面模式図。
断面模式図。
【図６】 この実施の形態１で使用するのに適した改良
型ホットプレート装置の断面模式図。
型ホットプレート装置の断面模式図。
【図７】 通常のホットプレート装置及び改良型ホット
プレート装置におけるウェーハ面内寸法均一性を示す
図。
プレート装置におけるウェーハ面内寸法均一性を示す
図。
【図８】 この実施の形態１の製造方法によって製造さ
れた半導体装置の構造の一例を示す断面図。
れた半導体装置の構造の一例を示す断面図。
【図９】 この発明の実施の形態２による半導体装置の
製造方法のフローを示す図。
製造方法のフローを示す図。
【図１０】 従来の半導体装置の製造方法を工程に沿っ
て示す断面図。
て示す断面図。
１ 半導体基板（半導体基材）、 ２ 第１のレジス
ト、 ３ 第１レジストパターン、 ４ ホール、 ５
第２のレジスト、 ６ 第２のレジストの膜、７ 架
橋膜（有機枠）、 ８ 第２レジストパターン、 ８’
架橋膜による縮小ホール、 ９ 第２レジストパター
ン、 ９’ リフローによる縮小ホール。
ト、 ３ 第１レジストパターン、 ４ ホール、 ５
第２のレジスト、 ６ 第２のレジストの膜、７ 架
橋膜（有機枠）、 ８ 第２レジストパターン、 ８’
架橋膜による縮小ホール、 ９ 第２レジストパター
ン、 ９’ リフローによる縮小ホール。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 石橋 健夫 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 (72)発明者 勝谷 隆之 兵庫県伊丹市瑞原四丁目１番地 菱電セミ コンダクタシステムエンジニアリング株式 会社内 Ｆターム(参考） 5F004 AA04 AA16 EB01
Claims (12)
- 【請求項１】 半導体基材上に酸を発生し得る第１のレ
ジストによる第１レジストパターンを形成する工程と、
前記第１レジストパターンの上に酸の存在により架橋反
応を起こす第２のレジストの膜を形成する工程と、前記
第１レジストパターンからの酸の供給により前記第２の
レジストの膜の前記第１レジストパターンに接する部分
に架橋膜を形成する処理工程と、前記第２のレジストの
膜の非架橋部分を剥離して前記第１レジストパターンに
前記架橋膜を被着した第２レジストパターンを形成する
工程と、加熱処理により前記架橋膜をリフローさせ前記
第２レジストパターンの相互間隔を縮小させる工程と、
前記架橋膜をリフローさせた前記第２レジストパターン
をマスクとして前記半導体基材をエッチングする工程と
を含むことを特徴とする半導体装置の製造方法。 - 【請求項２】 前記加熱処理の工程と前記エッチング工
程との間で、純水または純水と有機溶剤との混合溶剤に
より前記架橋膜を被着させた前記第２レジストパターン
を洗浄し、前記第１のレジストのパターンに接しない部
分の残渣を除去する工程を含むことを特徴とする請求項
１に記載の半導体装置の製造方法。 - 【請求項３】 前記加熱処理を、１２０℃〜１２６℃の
温度範囲で、５０秒〜１５０秒の時間で行うことを特徴
とする請求項１に記載の半導体装置の製造方法。 - 【請求項４】 前記加熱処理を、１２３℃〜１２５℃の
温度範囲で、５０秒〜１００秒の時間で行うことを特徴
とする請求項１に記載の半導体装置の製造方法。 - 【請求項５】 前記加熱処理により前記架橋膜をリフロ
ーさせ前記架橋膜を被着した前記第１のレジストのパタ
ーンの相互間隔を０．１μｍ以下に縮小させることを特
徴とする請求項１に記載の半導体装置の製造方法。 - 【請求項６】 半導体基材上に酸を発生し得る第１のレ
ジストによる第１レジストパターンを形成する工程と、
前記第１レジストパターンの上に酸の存在により架橋反
応を起こす第２のレジストの膜を形成する工程と、前記
第１レジストパターンからの酸の供給により前記第２の
レジストの膜の前記第１レジストパターンに接する部分
に架橋膜を形成する処理工程と、前記第２のレジストの
膜の非架橋部分を剥離して前記第１レジストパターンに
前記架橋膜を被着した第２レジストパターンを形成する
工程と、加熱処理により前記架橋膜を純水または純水と
有機溶剤との混合溶剤に不溶化させる工程と、純水また
は純水と有機溶剤との混合溶剤により前記第２レジスト
パターンを洗浄し、前記第１のレジストのパターンに接
しない部分の残渣を除去する工程と、前記残渣を除去し
た前記第２レジストパターンをマスクとして前記半導体
基材をエッチングする工程とを含むことを特徴とする半
導体装置の製造方法。 - 【請求項７】 前記加熱処理を、１１５℃〜１４０℃の
温度範囲で、５０秒〜１５０秒の時間範囲で行うことを
特徴とする請求項６に記載の半導体装置の製造方法。 - 【請求項８】 前記第１のレジストとして、ノボラック
樹脂とナフトキノンジアジド系感光剤の混合物を主成分
とするレジストを用いることを特徴とする請求項１〜７
のいずれかに記載の半導体装置の製造方法。 - 【請求項９】 前記第１のレジストとして、酸を発生す
る機構を有する化学増幅型レジストを用いることを特徴
とする請求項１〜７のいずれかに記載の半導体装置の製
造方法。 - 【請求項１０】 前記第２のレジストとして、水溶性樹
脂の１種類、又は前記水溶性樹脂の２種類以上の混合
物、あるいは前記水溶性樹脂の２種類以上による共重合
物を主成分とし、酸の存在により架橋反応を生じる微細
パターン形成材料を用いることを特徴とする請求項１〜
７のいずれかに記載の半導体装置の製造方法。 - 【請求項１１】 前記第２のレジストとして、水溶性架
橋剤の１種類又は前記水溶性架橋剤の２種類以上の混合
物を主成分とし、酸の存在により架橋反応を生じる微細
パターン形成材料を用いることを特徴とする請求項１〜
７のいずれかに記載の半導体装置の製造方法。 - 【請求項１２】 請求項１〜１１のいずれかに記載の半
導体装置の製造方法によって製造されたことを特徴とす
る半導体装置。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10223278A JP2000058506A (ja) | 1998-08-06 | 1998-08-06 | 半導体装置の製造方法及び半導体装置 |
| US09/233,217 US6566040B1 (en) | 1998-08-06 | 1999-01-20 | Method of manufacturing a semiconductor device and semiconductor device manufactured by the method |
| KR1019990011629A KR100333035B1 (ko) | 1998-08-06 | 1999-04-02 | 반도체 장치의 제조방법 및 반도체 장치 |
| TW088105352A TW414963B (en) | 1998-08-06 | 1999-04-03 | Manufacture of semiconductor device and semiconductor device |
| CN99104841A CN1244723A (zh) | 1998-08-06 | 1999-04-07 | 半导体器件的制造方法及半导体器件 |
| DE19915899A DE19915899A1 (de) | 1998-08-06 | 1999-04-08 | Verfahren zur Herstellung einer Halbleitervorrichtung und durch dieses Verfahren hergestellte Halbleitervorrichtung |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10223278A JP2000058506A (ja) | 1998-08-06 | 1998-08-06 | 半導体装置の製造方法及び半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000058506A true JP2000058506A (ja) | 2000-02-25 |
Family
ID=16795629
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10223278A Pending JP2000058506A (ja) | 1998-08-06 | 1998-08-06 | 半導体装置の製造方法及び半導体装置 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US6566040B1 (ja) |
| JP (1) | JP2000058506A (ja) |
| KR (1) | KR100333035B1 (ja) |
| CN (1) | CN1244723A (ja) |
| DE (1) | DE19915899A1 (ja) |
| TW (1) | TW414963B (ja) |
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008251988A (ja) * | 2007-03-30 | 2008-10-16 | Fujitsu Microelectronics Ltd | 半導体装置の製造方法、パターン形成方法及びパターン補正装置 |
| US7718541B2 (en) | 2003-05-09 | 2010-05-18 | Fujitsu Limited | Method of processing resist, semiconductor device, and method of producing the same |
| US8198014B2 (en) | 2006-08-30 | 2012-06-12 | Fujitsu Limited | Resist cover film forming material, resist pattern forming method, and electronic device and method for manufacturing the same |
| US8338072B2 (en) | 2006-09-26 | 2012-12-25 | Fujitsu Limited | Resist composition, resist pattern forming process, and method for manufacturing semiconductor device |
| US8420288B2 (en) | 2006-09-26 | 2013-04-16 | Fujitsu Limited | Resist pattern thickening material, method for forming resist pattern, semiconductor device and method for manufacturing the same |
| US8748077B2 (en) | 2011-03-11 | 2014-06-10 | Fujitsu Limited | Resist pattern improving material, method for forming resist pattern, method for producing semiconductor device, and semiconductor device |
| US8795949B2 (en) | 2010-12-16 | 2014-08-05 | Fujitsu Limited | Resist pattern improving material, method for forming resist pattern, and method for producing semiconductor device |
| US8945816B2 (en) | 2006-08-17 | 2015-02-03 | Fujitsu Limited | Method for forming resist pattern, semiconductor device and production method thereof |
| US8980535B2 (en) | 2010-10-22 | 2015-03-17 | Fujitsu Limited | Resist pattern improving material, method for forming resist pattern, and method for producing semiconductor device |
| WO2022050313A1 (ja) * | 2020-09-04 | 2022-03-10 | 富士フイルム株式会社 | 有機層パターンの製造方法、及び、半導体デバイスの製造方法 |
Families Citing this family (21)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6632590B1 (en) * | 2000-07-14 | 2003-10-14 | Taiwan Semiconductor Manufacturing Company | Enhance the process window of memory cell line/space dense pattern in sub-wavelength process |
| TW536734B (en) * | 2000-07-31 | 2003-06-11 | Clariant Int Ltd | Process for manufacturing a microelectronic device |
| DE10101734C2 (de) * | 2001-01-16 | 2003-04-24 | Osram Opto Semiconductors Gmbh | Verfahren zum Ausbilden einer Ätzmaske auf einem Substrat |
| US7189783B2 (en) | 2001-11-27 | 2007-03-13 | Fujitsu Limited | Resist pattern thickening material, resist pattern and forming process thereof, and semiconductor device and manufacturing process thereof |
| EP1315043A1 (en) * | 2001-11-27 | 2003-05-28 | Fujitsu Limited | Resist pattern thickening material, resist pattern and forming process thereof, and semiconductor device and manufacturing process thereof |
| US20030102285A1 (en) * | 2001-11-27 | 2003-06-05 | Koji Nozaki | Resist pattern thickening material, resist pattern and forming method thereof, and semiconductor device and manufacturing method thereof |
| US7592201B2 (en) * | 2003-09-09 | 2009-09-22 | Csg Solar Ag | Adjustments of masks by re-flow |
| JP3774713B2 (ja) * | 2003-10-15 | 2006-05-17 | 株式会社東芝 | コンタクトホールの形成方法 |
| JP4150660B2 (ja) * | 2003-12-16 | 2008-09-17 | 松下電器産業株式会社 | パターン形成方法 |
| US7226873B2 (en) * | 2004-11-22 | 2007-06-05 | Taiwan Semiconductor Manufacturing Co., Ltd. | Method of improving via filling uniformity in isolated and dense via-pattern regions |
| JP2006163176A (ja) * | 2004-12-09 | 2006-06-22 | Toshiba Corp | パターン形成方法及び半導体装置の製造方法 |
| JP2006350245A (ja) * | 2005-06-20 | 2006-12-28 | Tokyo Ohka Kogyo Co Ltd | フォトレジストフィルムロール、およびその製造方法 |
| JP4869811B2 (ja) * | 2006-07-19 | 2012-02-08 | 東京応化工業株式会社 | 微細パターンの形成方法 |
| JP4724072B2 (ja) * | 2006-08-17 | 2011-07-13 | 富士通株式会社 | レジストパターンの形成方法、半導体装置及びその製造方法 |
| US8501395B2 (en) * | 2007-06-04 | 2013-08-06 | Applied Materials, Inc. | Line edge roughness reduction and double patterning |
| JP2009038360A (ja) * | 2007-07-10 | 2009-02-19 | Toshiba Corp | パターン形成方法 |
| TWI452419B (zh) * | 2008-01-28 | 2014-09-11 | Az Electronic Mat Ip Japan Kk | 細微圖案光罩及其製造方法、及使用其之細微圖案形成方法 |
| CN102265221B (zh) * | 2008-12-26 | 2014-03-19 | 富士通株式会社 | 图案形成方法和半导体装置的制造方法、以及抗蚀剂图案的被覆层的形成材料 |
| CN105446075B (zh) * | 2015-12-09 | 2019-07-12 | 中国电子科技集团公司第五十五研究所 | 一种半导体基板光刻工艺 |
| CN110767090B (zh) * | 2019-10-31 | 2021-12-21 | 京东方科技集团股份有限公司 | 一种显示基板及其制备方法、显示装置 |
| CN113314400A (zh) | 2020-02-27 | 2021-08-27 | 长鑫存储技术有限公司 | 半导体器件及其制备方法 |
Family Cites Families (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4501806A (en) | 1982-09-01 | 1985-02-26 | Tokyo Shibaura Denki Kabushiki Kaisha | Method for forming pattern and photoresist used therein |
| US5342727A (en) | 1988-10-21 | 1994-08-30 | Hoechst Celanese Corp. | Copolymers of 4-hydroxystyrene and alkyl substituted-4-hydroxystyrene in admixture with a photosensitizer to form a photosensitive composition |
| JP2586692B2 (ja) * | 1990-05-24 | 1997-03-05 | 松下電器産業株式会社 | パターン形成材料およびパターン形成方法 |
| JPH05160019A (ja) | 1991-12-03 | 1993-06-25 | Toshiba Corp | 半導体装置の製造方法 |
| JPH05166717A (ja) | 1991-12-16 | 1993-07-02 | Mitsubishi Electric Corp | 微細パターン形成方法 |
| JP3057879B2 (ja) | 1992-02-28 | 2000-07-04 | 株式会社日立製作所 | 半導体装置の製造方法 |
| JP2951504B2 (ja) | 1992-06-05 | 1999-09-20 | シャープ株式会社 | シリル化平坦化レジスト及び平坦化方法並びに集積回路デバイスの製造方法 |
| US5324550A (en) | 1992-08-12 | 1994-06-28 | Hitachi, Ltd. | Pattern forming method |
| JPH06105686B2 (ja) | 1992-09-18 | 1994-12-21 | 日本アイ・ビー・エム株式会社 | 半導体装置の製造方法 |
| JP3340493B2 (ja) | 1993-02-26 | 2002-11-05 | 沖電気工業株式会社 | パターン形成方法、位相シフト法用ホトマスクの形成方法 |
| KR960015640B1 (ko) * | 1993-07-06 | 1996-11-18 | 삼성전자 주식회사 | 포토레지스트 패턴 형성방법 |
| JPH07134422A (ja) | 1993-09-14 | 1995-05-23 | Oki Electric Ind Co Ltd | パターン形成方法 |
| JPH07106237A (ja) | 1993-09-29 | 1995-04-21 | Sony Corp | 半導体装置の製造方法 |
| KR970076078A (ko) * | 1996-05-28 | 1997-12-10 | 김광호 | 고집적 반도체장치의 미세패턴 형성방법 |
| KR980005636A (ko) | 1996-06-29 | 1998-03-30 | 김주용 | 반도체 소자의 콘택홀 형성방법 |
| JP3071401B2 (ja) | 1996-07-05 | 2000-07-31 | 三菱電機株式会社 | 微細パターン形成材料及びこれを用いた半導体装置の製造方法並びに半導体装置 |
| TW329539B (en) * | 1996-07-05 | 1998-04-11 | Mitsubishi Electric Corp | The semiconductor device and its manufacturing method |
| JPH10163093A (ja) * | 1996-12-03 | 1998-06-19 | Oki Electric Ind Co Ltd | レジストパターン形成方法 |
| US6180320B1 (en) * | 1998-03-09 | 2001-01-30 | Mitsubishi Denki Kabushiki Kaisha | Method of manufacturing a semiconductor device having a fine pattern, and semiconductor device manufactured thereby |
-
1998
- 1998-08-06 JP JP10223278A patent/JP2000058506A/ja active Pending
-
1999
- 1999-01-20 US US09/233,217 patent/US6566040B1/en not_active Expired - Fee Related
- 1999-04-02 KR KR1019990011629A patent/KR100333035B1/ko not_active IP Right Cessation
- 1999-04-03 TW TW088105352A patent/TW414963B/zh not_active IP Right Cessation
- 1999-04-07 CN CN99104841A patent/CN1244723A/zh active Pending
- 1999-04-08 DE DE19915899A patent/DE19915899A1/de not_active Withdrawn
Cited By (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8207067B2 (en) | 2003-05-09 | 2012-06-26 | Fujitsu Limited | Method of processing resist, semiconductor device, and method of producing the same |
| US7718541B2 (en) | 2003-05-09 | 2010-05-18 | Fujitsu Limited | Method of processing resist, semiconductor device, and method of producing the same |
| US8410616B2 (en) | 2003-05-09 | 2013-04-02 | Fujitsu Limited | Method of processing resist, semiconductor device, and method of producing the same |
| US8945816B2 (en) | 2006-08-17 | 2015-02-03 | Fujitsu Limited | Method for forming resist pattern, semiconductor device and production method thereof |
| US8198014B2 (en) | 2006-08-30 | 2012-06-12 | Fujitsu Limited | Resist cover film forming material, resist pattern forming method, and electronic device and method for manufacturing the same |
| US8338072B2 (en) | 2006-09-26 | 2012-12-25 | Fujitsu Limited | Resist composition, resist pattern forming process, and method for manufacturing semiconductor device |
| US8420288B2 (en) | 2006-09-26 | 2013-04-16 | Fujitsu Limited | Resist pattern thickening material, method for forming resist pattern, semiconductor device and method for manufacturing the same |
| US8945822B2 (en) | 2006-09-26 | 2015-02-03 | Fujitsu Limited | Resist pattern thickening material, method for forming resist pattern, semiconductor device and method for manufacturing the same |
| JP2008251988A (ja) * | 2007-03-30 | 2008-10-16 | Fujitsu Microelectronics Ltd | 半導体装置の製造方法、パターン形成方法及びパターン補正装置 |
| US8980535B2 (en) | 2010-10-22 | 2015-03-17 | Fujitsu Limited | Resist pattern improving material, method for forming resist pattern, and method for producing semiconductor device |
| US8795949B2 (en) | 2010-12-16 | 2014-08-05 | Fujitsu Limited | Resist pattern improving material, method for forming resist pattern, and method for producing semiconductor device |
| US8748077B2 (en) | 2011-03-11 | 2014-06-10 | Fujitsu Limited | Resist pattern improving material, method for forming resist pattern, method for producing semiconductor device, and semiconductor device |
| WO2022050313A1 (ja) * | 2020-09-04 | 2022-03-10 | 富士フイルム株式会社 | 有機層パターンの製造方法、及び、半導体デバイスの製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR100333035B1 (ko) | 2002-04-24 |
| DE19915899A1 (de) | 2000-02-17 |
| KR20000016843A (ko) | 2000-03-25 |
| US6566040B1 (en) | 2003-05-20 |
| CN1244723A (zh) | 2000-02-16 |
| TW414963B (en) | 2000-12-11 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2000058506A (ja) | 半導体装置の製造方法及び半導体装置 | |
| US6579657B1 (en) | Material for forming a fine pattern and method for manufacturing a semiconductor device using the same | |
| KR100343697B1 (ko) | 반도체장치및그의제조방법 | |
| JP4287383B2 (ja) | レジストの加工方法及び半導体装置の製造方法 | |
| US6593063B1 (en) | Method of manufacturing a semiconductor device having an improved fine structure | |
| US6376157B1 (en) | Method of manufacturing a semiconductor device, chemical solution to form fine pattern, and semiconductor device | |
| US7846623B2 (en) | Resist pattern and reflow technology | |
| JPH1073927A (ja) | 微細パターン形成材料及びこれを用いた半導体装置の製造方法並びに半導体装置 | |
| KR20020035169A (ko) | 패턴의 제조방법 | |
| JPH0745510A (ja) | パタン形成方法 | |
| JP2007036249A (ja) | 半導体素子のウェルフォトレジストパターン及びその形成方法 | |
| JP2003234279A (ja) | レジストパターンの形成方法、半導体装置の製造方法およびレジストパターンの形成装置 | |
| JP4294154B2 (ja) | 微細パターン形成材料を用いた半導体装置の製造方法 | |
| JP2002134379A (ja) | パターン形成方法 | |
| JP2001033984A (ja) | パターン形成方法およびこれを用いた半導体装置の製造方法、並びに半導体装置 | |
| KR19990016993A (ko) | 화학 증폭형 포토레지스트의 패터닝 방법 | |
| JP3775078B2 (ja) | 半導体装置の製造方法 | |
| TW201901853A (zh) | 積體電路的製造方法 | |
| JP3801193B2 (ja) | 微細パターンの形成方法および半導体装置の製造方法 | |
| US20080070406A1 (en) | Pattern forming method and semiconductor device manufacturing method using the same | |
| JP2005136430A (ja) | パターン形成方法 | |
| KR100278987B1 (ko) | 반도체장치의제조방법 | |
| JP4425720B2 (ja) | パターン形成方法 | |
| KR20060054681A (ko) | 포토레지스트 패턴 및 박막 패턴 형성방법 | |
| KR20230022951A (ko) | 좁은 슬롯 접점을 형성하기 위한 방법 |