JP3774713B2 - コンタクトホールの形成方法 - Google Patents

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Description

本発明は、半導体装置の製造工程に用いて好適なコンタクトホールの形成方法に関し、特にレジスト膜によるコンタクトホールパターンの開口サイズを調整する工程を具備したコンタクトホールの形成方法に関する。
微細化が進む半導体装置の製造においては、リソグラフィ工程においてレジストパターン形成の際に用いる露光光を短波長化すること以外に、最近、レジストパターン形成後にある種の処理を付加することによって当該パターンの寸法を調整することがしばしば行われる。例えば、微細なコンタクトホールを得るため、レジスト膜により形成されたコンタクトホールパターンのホール径(ホールサイズ)を縮小することがしばしば行われる。
具体例としてもっとも一般的なものに、コンタクトホールパターンの形成後に加熱処理を半導体基板に施すことによりレジスト膜に流動性をもたせてホールの内側にレジスト膜を多少流動させ、これにより開口径を小さくするリフロープロセスがある。
また、リラックスと呼ばれるプロセスもある。このプロセスでは、加熱するとレジスト中の酸成分と架橋反応をおこす水溶性樹脂をコンタクトホールパターン形成後に半導体基板上にスピン塗布する。その後加熱処理して、水溶性樹脂とレジスト膜中の酸との間で架橋反応を起こさせてレジスト膜の表面に膜を形成し、これにより開口径を縮小する。不要な水溶性樹脂膜はリンス液で除去する。
この他、加熱すると収縮する水溶性樹脂をコンタクトホールパターン形成後に半導体基板上にスピン塗布し、その後加熱して、水溶性樹脂が収縮する力によってレジスト膜を基板面に平行な方向に引き延ばして開口径を縮小させ、その後、水溶性樹脂膜をリンス液で除去するサファイアとよばれるプロセスがある。
以上のような各プロセスを用いることにより通常では形成できなかった微細なコンタクトホールを形成することが可能となる。
特開2003−84459号公報 特開平10−73927号公報 Evaluation of Process Based Resolution Enhancement Techniques to Extend 193nm Lithography (SPIE Vol. 5039-29(2003)) Advanced RELACS (Resolution Enhancement of Lithography by Assist of Chemical Shrink) Material for 193nm Lithography(SPIE Vol. 5039-93(2003))
ところで、フォトマスクのタイプの1つに、1つのコンタクトホールに対応して1つの開口パターンを有し、この開口パターンが密度高く配置された密部と、密度低く配置された粗部とが混在するものがある。このようなフォトマスクを用いてレジスト膜によるコンタクトホールパターンを形成する場合、従来においては、密度の高い部分と低い部分とで同一サイズ(同一開口径)のコンタクトホールパターンを得ることは困難であるという問題があった。これについて以下に詳しく説明する。
一般に、フォトマスクにおいてはパターン密度が粗になる程、フォーカスマージンは小さくなる。そこで、パターン密度が粗の部分においてフォーカスマージンを確保するため、粗部における開口パターンのサイズを密部よりも大きくすることが行われる。このように粗部における開口パターンのサイズを大きくした場合、当然ながら、コンタクトホールパターンのサイズも大きくなる。このため、上述のようにしてレジスト膜によるコンタクトホールパターンのホール径を縮小する際、粗部ではホール径の変動量を大きく、密部ではホール径の変動量を少なくして、最終的にそれぞれ同一のホール径とする必要がある。つまり、コンタクトホールパターンのホール径を調整するプロセスには、パターンの粗密によってホール径の変動量が異なることが要求される。
上述した各プロセスのうち、リラックスプロセス及びサファイアプロセスでは、パターンの粗密によってホール径の変動量が変わらないため、これらを用いることは実際上、困難である。つまり、これらリラックスプロセス及びサファイアプロセスでは、フォトマスクにおける密部と粗部とでフォーカスマージンが異なる問題を解決できない。
これに対し、リフロープロセスは、ホール径の変動量が密部より粗部の方が大きいという特徴を有する。従って、あらかじめパターンの粗密によるホール径の変動量の違いを加味してフォトマスクを作成することで、密度の高いコンタクトホールパターンと密度の低いコンタクトホールパターンとを同一サイズで形成することが可能となる。つまり、このリフロープロセスによれば、フォトマスクにおける密部と粗部とでフォーカスマージンが異なる問題を解決できる。
しかしながら、密部に比べて粗部では、ホール径の変動量が、加熱プロセスの精度に大きく影響を受けるという問題がある。これは、ホールサイズが粗部の方が密部よりも大きいことに起因する。また、レジスト条件(例えばレジストの材料やレジストの膜厚)や加熱条件等のプロセス条件を変更すると、ホール径の変動量が変化するため、開口パターンの粗密に応じたフォトマスクの修正が必要となる。
本発明は、上記問題点に鑑みてなされたものであり、種々の密度で配置された同一サイズのコンタクトホールを簡易に形成できるコンタクトホールの形成方法を提供することを目的とする。
本発明の一態様としてのコンタクトホールの形成方法は、所定の間隔で2次元状にマスクパターンが配置された第1のフォトマスクを用いて半導体基板上に形成されたレジスト膜を露光し、前記レジスト膜を現像処理して前記マスクパターンに対応したコンタクトホールパターンを前記レジスト膜に形成し、前記レジスト膜に形成された前記コンタクトホールパターンの開口サイズを縮小し、所定のパターンが形成された第2のフォトマスクを用いて前記レジスト膜を露光することにより、前記所定のパターンに対応する前記レジスト膜の部分としての第1レジスト膜のリフロー開始温度を、前記第1レジスト膜以外の第2レジスト膜におけるリフロー開始温度よりも相対的に高くし、前記第2レジスト膜のリフロー開始温度以上且つ前記第1レジスト膜のリフロー開始温度未満で前記半導体基板を加熱処理することにより前記第2レジスト膜をリフローして、前記第2レジスト膜に形成された前記コンタクトホールパターンを消滅させることを特徴とする。
本発明の一態様としての半導体装置の製造方法は、半導体基板上にレジスト膜を形成し、所定の間隔で2次元状にマスクパターンが配置された第1のフォトマスクを用いて前記レジスト膜を露光し、前記レジスト膜を現像処理して前記マスクパターンに対応したコンタクトホールパターンを前記レジスト膜に形成し、前記レジスト膜に形成された前記コンタクトホールパターンの開口サイズを縮小し、所定のパターンが形成された第2のフォトマスクを用いて前記レジスト膜を露光することにより、前記所定のパターンに対応する前記レジスト膜の部分としての第1レジスト膜のリフロー開始温度を、前記第1レジスト膜以外の第2レジスト膜におけるリフロー開始温度よりも相対的に高くし、前記第2レジスト膜のリフロー開始温度以上且つ前記第1レジスト膜のリフロー開始温度未満で前記半導体基板を加熱処理することにより前記第2レジスト膜をリフローして、前記第2レジスト膜に形成された前記コンタクトホールパターンを消滅させ、前記第1レジスト膜を用いて前記半導体基板をエッチングすることにより前記半導体基板にコンタクトホールを形成することを特徴とする。
低密度で配置されたマスクパターンと、このマスクパターンの周辺に配置したダミーパターンとの間で、高密度で配置されたマスクパターンと略同一の配置ピッチを形成するフォトマスクを用いてコンタクトホールパターンを形成し、ダミーパターンによって形成されたコンタクトホールパターンを最終的に消滅させるようにしたので、高密度及び低密度で配置された同一サイズのコンタクトホールを容易に形成できる。
以下、図面を参照しながら、本発明の実施の形態について説明する。
まず、本発明の実施の形態において使用する2つのフォトマスクX、Yの平面図を図5(a)及び(b)に示す。
図5(a)に示すように、フォトマスクXは、直径L1を有する円形の平面形状を有するマスクパターン2がピッチP1で格子状に配置されたものとして構成されている。直径径L1は例えば200nmであり、ピッチP1は例えば300nmである。図中点線1a〜1cで囲まれた部分が最終的に形成するコンタクトホールに対応したパターンを示し、それ以外の部分はダミーパターンを示す。より詳しくは、点線1aは、高密度で配置されたマスクパターンを示し、点線1b、1cは、低密度で配置されたマスクパターンを示す。
一方、図5(b)に示すように、フォトマスクYは、フォトマスクXの点線1a〜1cの部分に対応した開口パターン3a〜3cと、それ以外の遮光パターン4とを有する。
本実施の形態では、これら2つのフォトマスクX、Yを用いて、高密度で配置されたコンタクトホールパターンと低密度で配置されたコンタクトホールパターンとを同一レジスト層に同一開口径で形成する。
図1(a)は、本発明の実施の形態に従ったコンタクトホールの形成工程におけるパターン形成工程(露光及び現像工程)を説明する平面図、図1(b)はA−A’線における断面図である。
図2(a)及び(b)は、図1のパターン形成工程に続く寸法調整工程(リフロー工程)を説明する平面図及び断面図である。
図3(a)及び(b)は、図2の寸法調整工程に続くパターン選択工程(紫外線露光工程)を説明する平面図及び断面図である。
図4(a)及び(b)は、図3のパターン選択工程に続くダミーパターン消去工程(加熱工程)を説明する平面図及び断面図である。
まず、図1(b)に示すように、塗布型反射防止膜を形成した半導体基板11上にKrFポジ型のレジスト膜12を例えば0.4μmの厚さで形成する。
次に、現像後のホール径W1が150nmになるように、ステッパのドーズ量を調整した状態で、フォトマスクX(図5(a)参照)を用いてパターンをレジスト膜12に転写する。
具体的には、ドーズ量(露光量)を、例えば20mJ/cm2とする。この際、高いフォーカスマージンを確保するため、変形照明、例えば輪帯照明や4つ目照明などを用いて露光することが好ましい。
従来では、フォトマスク上にマスクパターンの粗密が存在したため、周期的なマスクパターンのフォーカスマージンのみを向上させる変形照明を使うことは難しかったが、本実施の形態におけるマスクパターンは周期的であるため、上述の変形照明を用いることでフォーカスマージンを向上させることができる。
次に、濃度2.4%wtのTMAH(水酸化テトラメチルアンモニウム)水溶液に露光後の半導体基板を30秒間浸漬することによりレジスト膜12を現像する。これにより、図1(a)に示すような、ピッチQ1で周期的に配置された、開口径W1のコンタクトホールパターンHを得る。
次に、図2(b)に示すように、例えば160℃に設定された枚様式ベーキング装置において90秒間半導体基板を加熱することにより、レジスト膜12をリフローする。これにより、上述のホール径W1(150nm)をホール径W2(100nm)に縮小する。
ここで、図6に、現像工程後におけるコンタクトホールパターンHの配置ピッチ(レジスト膜の残し幅)Q1(図1(a)参照)と、リフロープロセスによるフロー量(現像後のホール径W1−リフロー後のホール径W2)との関係を示すグラフを示す。このグラフは、本発明者による独自の実験の結果に基づき作成したものである。
図6から分かるように、例えば、現像工程後におけるコンタクトホールパターンHの配置ピッチ(レジスト膜の残し幅)Q1が200nmの場合、フロー量は約25nmである。従って、フロー後のホール径W2を例えば100nmにしたい場合は、上述のプロセス条件の下、現像工程後におけるホール径W1を直径125(=25+100)nmとすれば良いことが分かる。
ここではリフロープロセスを用いてホール径を縮小したが、この他、例えば、リラックス(RELACS)プロセスやサファイア(SAFIRE)プロセスを用いてもよい。以下、これらリラックスプロセス及びサファイアプロセスについて図7及び図8を用いて説明する。
図7(a)〜(d)は、リラックスプロセスを説明するための工程断面図である。
リラックスプロセスでは、図7(a)に示す現像工程後の半導体基板(図1(b)に示すものと同じ)に対して、図7(b)に示すように、加熱するとレジスト膜12中の酸性分と架橋反応を起こす水溶性樹脂13を、例えばスピン塗布法を用いて塗布する。次に、図7(c)に示すように、半導体基板を加熱処理して、水溶性樹脂13とレジスト膜12中の酸性分とを架橋反応させることにより膜13’を形成する。この後、図7(d)に示すように、不要な水溶性樹脂13を除去する。これにより、ホール径がW1からW2に狭められたコンタクトホールパターンを得る。
図8(a)〜(d)は、サファイアプロセスを説明するための工程断面図である。
サファイアプロセスでは、図8(a)に示す現像工程後の半導体基板に対して、図8(b)に示すように、加熱すると収縮する水溶性樹脂14を、例えばスピン塗布法を用いて塗布する。次に、半導体基板を熱処理して、図8(b)中の矢印に示すように、水溶性樹脂14の収縮力を利用してレジスト膜12を基板面に平行な方向に引き延ばし、図8(c)に示す状態とする。この後、図8(d)に示すように、不要な水溶性樹脂膜14を除去する。これにより、ホール径がW1からW2に狭められたコンタクトホールパターンを得る。
次に、図3(b)に示すように、図5(b)のフォトマスクYを用いて、リフロープロセス後のレジスト膜12に対して120mJ/cm2の露光量でパターンを転写(紫外線露光又は電子線露光)してレジスト膜12’とする。このレジスト膜12’は、パターンが転写されていないレジスト膜12よりもリフロー開始温度が高くなる。
即ち、フォトマスクYの開口部3a〜3cを介して十分な光が照射された領域R1〜R3(図3(a)参照)のレジスト膜12’は、露光によってレジスト膜中の樹脂が高分子化するため、光が照射されていないレジスト膜12に比べてリフロー開始温度が高くなる。
次に、図4(b)に示すように、例えば165℃に設定された枚葉式ベーキング装置で半導体基板を90秒、加熱する。
フォトマスクYの開口部3a〜3cによって光を照射されたレジスト膜12’のリフロー開始温度は、この加熱温度に比べて十分高い為、レジスト膜12’は流動化せず、従って、レジスト膜12’中に形成されたコンタクトホールパターンのホール径は変動しない。即ち、各領域R1、R2、R3(図4(a)参照)において同一径のコンタクトホールパターンHが得られる。
一方、フォトマスクYの遮光部4によって上述の露光時に光が照射されなかったレジスト膜12のリフロー開始温度は、上述の加熱温度よりも十分に低いため、レジスト膜12は十分に流動化され、この結果、レジスト膜12中のコンタクトホールパターン(ダミーパターン)は消滅する。
この後、図4(b)に示すように、レジスト膜12’を用いて半導体基板11を反応性イオンエッチング(RIE)等することにより半導体基板11中にコンタクトホール(図示せず)を形成する。
上述した本実施の形態では、点線1a〜1cで囲まれた各マスクパターン領域間にダミーパターンを配置して格子状にパターンが配置されるようにしたが(図5(a)参照)、ダミーパターンは必要な領域にのみ配置するようにしてもよい。例えば、点線1b、1cで囲まれた領域の周辺部分にのみダミーパターンを配置し、このダミーパターンと点線1b、1c内のマスクパターンとの間で、点線1a内の高密度の配置ピッチと略同一の配置ピッチを形成するようにしてもよい。
また、本実施の形態では、マスクパターン(点線1a〜1cで囲まれたもの)とダミーパターンとをフォトマスクに対し格子状に配置したが、最密充填配置方式(3つのパターンが正三角形を構成する配置を敷き詰めた配置)により配置してもよい。
また、本実施の形態では、マスクパターン(点線1a〜1cで囲まれたもの)とダミーパターンとをそれぞれ平面的に円形としたが本発明はこれに限定されない。
以上のように、本実施の形態によれば、低密度で配置されたマスクパターンと、このマスクパターンの周辺に配置したダミーパターンとの間で、高密度で配置されたマスクパターンと略同一の配置ピッチを形成するフォトマスクを用いてコンタクトホールパターンを形成し、ダミーパターンによって形成されたコンタクトホールパターンを最終的に消滅させるようにしたので、高密度及び低密度で配置された同一サイズのコンタクトホールを容易に形成できる。
また、本実施の形態によれば、同一サイズのマスクパターンを同一ピッチで配置したフォトマスクを用いるようにしたので、従来のように、マスクパターンの粗密によるフォーカスマージンの違いを考慮したフォトマスクの修正を行う必要はない。つまり、フォーカスマージンの確保が容易になる。
また、本実施の形態によれば、従来のように低密度部におけるマスクパターンのサイズを大きくする必要はない。従って、従来存在した、寸法調整工程において加熱処理の精度によりフロー量が大きく変動する問題を回避できる。
本発明の実施の形態に従ったコンタクトホールの形成工程において露光及び現像する様子を示す図である。 ホール径の寸法を調整する様子を示す図である。 残すべきコンタクトホールパターンを選択する様子を示す図である。 ダミーパターンを消去する様子を示す図である。 本実施の形態において用いる2つのフォトマスクを示す平面図である。 現像工程後におけるホールの配置ピッチと、フロー量との関係を示すグラフである。 リラックスプロセスを説明する工程断面図である。 サファイアプロセスを説明する工程断面図である。
符号の説明
1a〜1c 点線
2 マスクパターン
3a〜3c 開口部
4 遮光部
11 半導体基板
12、12’レジスト膜
L1 直径
W1、W2 ホール径(ホールサイズ)
P1、Q1 配置ピッチ
H コンタクトホールパターン
X、Y フォトマスク
R1、R2、R3 領域

Claims (7)

  1. 所定の間隔で2次元状にマスクパターンが配置された第1のフォトマスクを用いて半導体基板上に形成されたレジスト膜を露光し、
    前記レジスト膜を現像処理して前記マスクパターンに対応したコンタクトホールパターンを前記レジスト膜に形成し、
    前記レジスト膜に形成された前記コンタクトホールパターンの開口サイズを縮小し、
    所定のパターンが形成された第2のフォトマスクを用いて前記レジスト膜を露光することにより、前記所定のパターンに対応する前記レジスト膜の部分としての第1レジスト膜のリフロー開始温度を、前記第1レジスト膜以外の第2レジスト膜におけるリフロー開始温度よりも相対的に高くし、
    前記第2レジスト膜のリフロー開始温度以上且つ前記第1レジスト膜のリフロー開始温度未満で前記半導体基板を加熱処理することにより前記第2レジスト膜をリフローして、前記第2レジスト膜に形成された前記コンタクトホールパターンを消滅させる、
    コンタクトホールの形成方法。
  2. 前記コンタクトホールパターンを消滅させた後、前記第1レジスト膜を用いて前記半導体基板をエッチングすることにより前記半導体基板にコンタクトホールを形成することを特徴とする請求項1に記載のコンタクトホールの形成方法。
  3. 前記コンタクトホールパターンを形成した後、加熱処理により前記レジスト膜をリフローすることにより、前記コンタクトホールパターンの開口サイズを縮小することを特徴とする請求項1に記載のコンタクトホールの形成方法。
  4. 加熱するとレジスト膜中の酸性分と架橋反応を起こす水溶性樹脂を前記半導体基板上に塗布し、
    前記半導体基板を加熱処理することにより前記架橋反応に基づく膜を前記レジスト膜の表面に形成し、
    その後、前記架橋反応を起こさなかった不要な前記水溶性樹脂を除去する、
    ことにより前記コンタクトホールパターンの開口サイズを縮小することを特徴とする請求項1に記載のコンタクトホールの形成方法。
  5. 加熱すると収縮する水溶性樹脂を前記半導体基板上に塗布し、
    前記半導体基板を熱処理することにより、前記水溶性樹脂の収縮力により前記レジスト膜を基板面に平行な方向に引き延ばし、
    その後、前記水溶性樹脂を除去する、
    ことにより前記コンタクトホールパターンの開口サイズを縮小することを特徴とする請求項1に記載のコンタクトホールの形成方法。
  6. 前記第1のフォトマスクとして、前記マスクパターンが第1の方向及び前記第1の方向に垂直な第2の方向にそれぞれ前記所定の間隔で配置されたものを用いることを特徴とする請求項1に記載のコンタクトホールの形成方法。
  7. 半導体基板上にレジスト膜を形成し、
    所定の間隔で2次元状にマスクパターンが配置された第1のフォトマスクを用いて前記レジスト膜を露光し、
    前記レジスト膜を現像処理して前記マスクパターンに対応したコンタクトホールパターンを前記レジスト膜に形成し、
    前記レジスト膜に形成された前記コンタクトホールパターンの開口サイズを縮小し、
    所定のパターンが形成された第2のフォトマスクを用いて前記レジスト膜を露光することにより、前記所定のパターンに対応する前記レジスト膜の部分としての第1レジスト膜のリフロー開始温度を、前記第1レジスト膜以外の第2レジスト膜におけるリフロー開始温度よりも相対的に高くし、
    前記第2レジスト膜のリフロー開始温度以上且つ前記第1レジスト膜のリフロー開始温度未満で前記半導体基板を加熱処理することにより前記第2レジスト膜をリフローして、前記第2レジスト膜に形成された前記コンタクトホールパターンを消滅させ、
    前記第1レジスト膜を用いて前記半導体基板をエッチングすることにより前記半導体基板にコンタクトホールを形成する、
    半導体装置の製造方法。
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Families Citing this family (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4480424B2 (ja) * 2004-03-08 2010-06-16 富士通マイクロエレクトロニクス株式会社 パターン形成方法
JP5230061B2 (ja) * 2005-07-25 2013-07-10 ラピスセミコンダクタ株式会社 半導体装置及びその製造方法
KR100811410B1 (ko) * 2005-09-13 2008-03-07 주식회사 하이닉스반도체 레지스트 플로우 공정 및 코팅막 형성 공정을 포함하는반도체 소자의 제조 방법
KR100819673B1 (ko) * 2006-12-22 2008-04-04 주식회사 하이닉스반도체 반도체 소자 및 그의 패턴 형성 방법
TWI334163B (en) * 2007-03-30 2010-12-01 Nanya Technology Corp Method of pattern transfer
US8642474B2 (en) * 2007-07-10 2014-02-04 Advanced Micro Devices, Inc. Spacer lithography
WO2009016438A1 (en) * 2007-07-27 2009-02-05 Freescale Semiconductor, Inc. Method of forming openings in a semiconductor device and semiconductor device
US7682942B2 (en) * 2007-09-28 2010-03-23 Sandisk 3D Llc Method for reducing pillar structure dimensions of a semiconductor device
US7759201B2 (en) * 2007-12-17 2010-07-20 Sandisk 3D Llc Method for fabricating pitch-doubling pillar structures
US7713818B2 (en) 2008-04-11 2010-05-11 Sandisk 3D, Llc Double patterning method
US7981592B2 (en) * 2008-04-11 2011-07-19 Sandisk 3D Llc Double patterning method
US7786015B2 (en) * 2008-04-28 2010-08-31 Sandisk 3D Llc Method for fabricating self-aligned complementary pillar structures and wiring
CN101593688B (zh) * 2008-05-26 2011-08-24 中芯国际集成电路制造(北京)有限公司 半导体制造方法及半导体掩模结构
US8148051B2 (en) * 2008-06-20 2012-04-03 Macronix International Co., Ltd. Method and system for manufacturing openings on semiconductor devices
JP2010199347A (ja) * 2009-02-26 2010-09-09 Canon Inc 露光方法及びデバイス製造方法
US8026178B2 (en) 2010-01-12 2011-09-27 Sandisk 3D Llc Patterning method for high density pillar structures
US9054160B2 (en) 2011-04-15 2015-06-09 International Business Machines Corporation Interconnect structure and method for fabricating on-chip interconnect structures by image reversal
US8900988B2 (en) 2011-04-15 2014-12-02 International Business Machines Corporation Method for forming self-aligned airgap interconnect structures
US8890318B2 (en) 2011-04-15 2014-11-18 International Business Machines Corporation Middle of line structures
US8822137B2 (en) 2011-08-03 2014-09-02 International Business Machines Corporation Self-aligned fine pitch permanent on-chip interconnect structures and method of fabrication
US20130062732A1 (en) 2011-09-08 2013-03-14 International Business Machines Corporation Interconnect structures with functional components and methods for fabrication
US9087753B2 (en) 2012-05-10 2015-07-21 International Business Machines Corporation Printed transistor and fabrication method
KR102059408B1 (ko) * 2012-06-29 2020-02-11 씨알 디벨로프먼트 에이비 조직 마이크로모세관 네트워크에서 물의 상대적인 양의 정량화
KR102186928B1 (ko) 2014-07-18 2020-12-04 삼성전자주식회사 패턴 형성 방법 및 이를 이용한 반도체 장치 제조 방법
JP6655996B2 (ja) 2016-01-19 2020-03-04 東京エレクトロン株式会社 基板温調装置及び基板処理装置

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5591672A (en) * 1995-10-27 1997-01-07 Vanguard International Semiconductor Corporation Annealing of titanium - titanium nitride in contact hole
US6384001B2 (en) * 1997-03-03 2002-05-07 Micron Technology, Inc. Dilute cleaning composition
JP2000058506A (ja) * 1998-08-06 2000-02-25 Mitsubishi Electric Corp 半導体装置の製造方法及び半導体装置
JP4308407B2 (ja) * 2000-04-26 2009-08-05 Okiセミコンダクタ株式会社 半導体装置の製造方法
JP2002057084A (ja) 2000-08-09 2002-02-22 Sony Corp 半導体装置の製造方法および露光用マスク
JP3848070B2 (ja) * 2000-09-27 2006-11-22 株式会社東芝 パターン形成方法
US6486058B1 (en) * 2000-10-04 2002-11-26 Integrated Device Technology, Inc. Method of forming a photoresist pattern using WASOOM
US6518175B1 (en) * 2001-01-29 2003-02-11 Advanced Micro Devices, Inc. Process for reducing critical dimensions of contact holes, vias, and trench structures in integrated circuits
TW516098B (en) * 2001-12-20 2003-01-01 Nanya Technology Corp Light source generation apparatus and exposure method of contact hole
JP4302065B2 (ja) * 2005-01-31 2009-07-22 株式会社東芝 パターン形成方法

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