TW201709529A - 半導體裝置及半導體裝置之製造方法 - Google Patents

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Tsuyoshi Arigane
Digh Hisamoto
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Renesas Electronics Corp
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Abstract

本發明係一種半導體裝置及半導體裝置之製造方法，其課題為使具有非揮發性記憶體之半導體裝置之特性提升。 解決手段為如以下構成具有加以配置於非揮發性記憶體之半導體基板上方的控制閘極電極部(CG)，和記憶體閘極電極部(MG)之半導體裝置。於控制閘極電極部(CG)下方之控制閘極絕緣膜(CGI)的記憶體閘極電極部(MG)側之端部，設置厚膜部(CGIa)。如根據有關的構造，藉由FN穿隧消除方式，均可在記憶體閘極電極部(MG)之角部效率佳地加以注入電洞，以及藉由SSI注入方式，可在記憶體閘極電極部(MG)之角部效率佳地加以注入電子者。藉由此，可緩和電子/電洞之分布的不匹配者，而可使記憶體單元之保存特性提升。

Description

半導體裝置及半導體裝置之製造方法
本發明係有關半導體裝置及半導體裝置之製造方法，例如，可適合利用於具有非揮發性記憶體單元之半導體裝置的構成。
作為非揮發性記憶體之1種，有著加以使用採用MONOS(Metal-Oxide-Nitride-Oxide-Semiconductor)膜之分離閘型單元所成之記憶體單元的情況。此時，記憶體單元係藉由具有控制閘極電極之控制電晶體，和具有記憶體閘極電極之記憶體電晶體之2個MISFET而加以構成。
例如，對於專利文獻1(美國專利第7847343號說明書)，係加以揭示有記憶體閘極則加以形成於凸型基板上，分離閘構造之非揮發性半導體記憶裝置。
另外，對於專利文獻2(日本特開2009-54707號公報)，係加以揭示有選擇閘極電極之閘極長度方向端部下的閘極絕緣膜之厚度，則較閘極長度方向中央部下之閘極絕緣膜的厚度為厚而加以形成之分離閘型MONOS記憶體單元。
〔先前技術文獻〕 〔專利文獻〕
〔專利文獻1〕美國專利第7847343號說明書
〔專利文獻2〕日本特開2009-54707號公報
本發明者們係從事於具有如上述之非揮發性記憶體單元的半導體裝置之研究開發，而檢討自記憶體閘極(MG)注入電洞而消除積蓄電荷之FN(Fowler-Nordheim)消除方式。
但自記憶體閘極(MG)注入電洞之情況，了解到保存特性(電荷的保持特性)產生劣化者。
因此，期望有具有保存特性良好之非揮發性記憶體單元的半導體裝置之開發。
其他的課題與新穎的特徵係成為從本說明書之記述及添加圖面而了解到。
在本申請所揭示之實施形態之中，如簡單地說明代表性之構成的概要時，如以下者。
在本申請所揭示之一實施形態所顯示之半導體裝置係具有：加以配置於半導體基板上方之第1閘極電極部，和於半導體基板上方，呈與第1閘極電極部鄰接地加以配置 之第2閘極電極部。並且，加以形成於第1閘極電極部與半導體基板之間的第1絕緣膜係於第2閘極電極部側的端部，具有厚膜部。此厚膜部之膜厚係較與第1絕緣膜之第2閘極電極部側相反側之端部的膜厚為大。
如根據顯示於在本申請所揭示之代表性的實施形態之半導體裝置，可使半導體裝置之特性提升者。
100‧‧‧半導體基板
103‧‧‧元件分離範圍
104‧‧‧絕緣膜
105‧‧‧多晶矽膜
105a‧‧‧矽鍺膜
105b‧‧‧多晶矽膜
106‧‧‧下層絕緣膜
107‧‧‧中層絕緣膜
108‧‧‧上層絕緣膜
109‧‧‧導電性膜
111a‧‧‧n-型半導體範圍
111b‧‧‧n+型半導體範圍
119a‧‧‧n-型半導體範圍
119b‧‧‧n+型半導體範圍
1001‧‧‧控制電路
1002‧‧‧輸出入電路
1003‧‧‧位址緩衝器
1004‧‧‧行解碼器
1005‧‧‧列解碼器
1006‧‧‧檢驗感測放大器電路
1007‧‧‧高速讀取感測放大器電路
1008‧‧‧寫入電路
1009‧‧‧記憶體單元陣列
10010‧‧‧電源電路
10011‧‧‧電流調整電路
A‧‧‧邏輯部
B‧‧‧記憶體部
C‧‧‧半導體裝置
CCA‧‧‧範圍
CG(CG1~CG4)‧‧‧控制閘極電極部
CGI‧‧‧控制閘極絕緣膜
CGIa‧‧‧厚膜部
DL、DL1~DL4‧‧‧汲極線
e‧‧‧電子
F‧‧‧翼片
GE‧‧‧閘極電極部
GI‧‧‧閘極絕緣膜
HM1‧‧‧氧化矽膜
HM2‧‧‧氮化矽膜
HM3‧‧‧絕緣膜
h‧‧‧電洞
IF1‧‧‧絕緣膜
IL1~IL4‧‧‧層間絕緣膜
M1、M2‧‧‧配線
MA‧‧‧記憶體單元範圍
MD‧‧‧汲極範圍
MG(MG1~MG4)‧‧‧記憶體閘極電極部
MGa‧‧‧記憶體閘極電極部的一部分
ML1~ML4‧‧‧配線
MMA‧‧‧範圍
MS‧‧‧源極範圍
ONO‧‧‧絕緣膜
ONOa‧‧‧ONO之一部分
P1、P2‧‧‧插塞
PA‧‧‧周邊電路範圍
R‧‧‧凹窪
SD‧‧‧源極，汲極領域
SIL‧‧‧金屬矽化物膜
SL、SL1、SL2‧‧‧源極線
SMP‧‧‧絕緣膜
SW‧‧‧側壁膜(側壁絕緣膜)
圖1係顯示實施形態1之半導體裝置的剖面圖。
圖2係顯示實施形態1之半導體裝置的剖面圖。
圖3係顯示實施形態1之半導體裝置的剖面圖。
圖4係顯示實施形態1之半導體裝置之記憶體陣列的平面圖。
圖5係顯示實施形態1之半導體裝置之記憶體陣列的電路圖。
圖6係顯示實施形態1之半導體裝置之構成例的方塊圖。
圖7係顯示自消除開始至消除結束為止之流程的圖。
圖8係顯示消除脈衝之第1例的圖。
圖9係顯示消除脈衝之第2例的圖。
圖10係顯示自寫入開始至寫入結束為止之流程的圖。
圖11係顯示寫入脈衝之第1例的圖。
圖12係顯示寫入脈衝之第2例的圖。
圖13係顯示比較例之半導體裝置之剖面圖。
圖14係顯示比較例之半導體裝置之剖面圖。
圖15係顯示比較例之半導體裝置之剖面圖。
圖16係顯示實施形態1之半導體裝置的剖面圖及平面圖。
圖17係模式性地顯示實施形態1之半導體裝置之水平剖面，和在動作時之電子與電洞之分布狀況者。
圖18係模式性地顯示實施形態1之半導體裝置之水平剖面，和在動作時之電子與電洞之分布狀況者。
圖19係模式性地顯示實施形態1之半導體裝置之水平剖面，和在動作時之電子與電洞之分布狀況者。
圖20係顯示臨界值電位的變化與高溫放置時間的關係圖。
圖21係顯示實施形態1之半導體裝置的剖面圖。
圖22係顯示實施形態1之半導體裝置之製造工程的剖面圖。
圖23係顯示實施形態1之半導體裝置之製造工程的剖面圖。
圖24係顯示實施形態1之半導體裝置之製造工程的剖面圖。
圖25係顯示實施形態1之半導體裝置之製造工程的剖面圖。
圖26係顯示實施形態1之半導體裝置之製造工程的剖面圖。
圖27係顯示實施形態1之半導體裝置之製造工程的剖面圖。
圖28係顯示實施形態1之半導體裝置之製造工程的剖面圖。
圖29係顯示實施形態1之半導體裝置之製造工程的剖面圖。
圖30係顯示實施形態1之半導體裝置之製造工程的剖面圖及平面圖。
圖31係顯示實施形態1之半導體裝置之製造工程的剖面圖。
圖32係顯示實施形態1之半導體裝置之製造工程的剖面圖。
圖33係顯示實施形態1之半導體裝置之製造工程的剖面圖。
圖34係顯示實施形態1之半導體裝置之製造工程的剖面圖。
圖35係顯示實施形態1之半導體裝置之製造工程的剖面圖。
圖36係顯示實施形態1之半導體裝置之製造工程的剖面圖。
圖37係顯示實施形態1之半導體裝置之製造工程的剖面圖。
圖38係顯示實施形態1之半導體裝置之製造工程的剖面圖。
圖39係顯示實施形態2之半導體裝置的剖面圖。
圖40係顯示實施形態2之半導體裝置的剖面圖。
圖41係顯示實施形態2之半導體裝置的剖面圖。
圖42係顯示實施形態2之半導體裝置之製造工程的剖面圖。
圖43係顯示實施形態2之半導體裝置之製造工程的剖面圖。
圖44係顯示實施形態2之半導體裝置之製造工程的剖面圖。
圖45係顯示實施形態2之半導體裝置之製造工程的剖面圖。
圖46係顯示實施形態2之半導體裝置之製造工程的剖面圖。
圖47係顯示實施形態2之半導體裝置之製造工程的剖面圖。
圖48係顯示實施形態2之半導體裝置之製造工程的剖面圖。
圖49係顯示實施形態2之半導體裝置之製造工程的剖面圖。
圖50係顯示實施形態2之半導體裝置之製造工程的剖面圖。
圖51係顯示實施形態2之半導體裝置之製造工程的 剖面圖。
圖52係顯示實施形態2之半導體裝置之製造工程的剖面圖。
圖53係顯示實施形態2之半導體裝置之製造工程的剖面圖。
圖54係顯示實施形態2之半導體裝置之製造工程的剖面圖。
圖55係顯示實施形態2之半導體裝置之製造工程的剖面圖。
圖56係顯示實施形態3之半導體裝置的剖面圖。
圖57係顯示實施形態3之半導體裝置的剖面圖。
圖58係顯示實施形態3之半導體裝置的剖面圖。
圖59係顯示實施形態3之半導體裝置的剖面圖。
圖60係顯示實施形態3之半導體裝置之製造工程的剖面圖。
圖61係顯示實施形態3之半導體裝置之製造工程的剖面圖。
圖62係顯示實施形態3之半導體裝置之製造工程的剖面圖。
圖63係顯示實施形態3之半導體裝置之製造工程的剖面圖。
圖64係顯示實施形態3之半導體裝置之製造工程的剖面圖。
圖65係顯示實施形態3之半導體裝置之製造工程的 剖面圖。
圖66係顯示實施形態3之半導體裝置之製造工程的剖面圖。
圖67係顯示實施形態3之半導體裝置之製造工程的剖面圖。
圖68係顯示實施形態3之半導體裝置之製造工程的剖面圖。
圖69係顯示實施形態3之半導體裝置之製造工程的剖面圖。
圖70係顯示實施形態3之半導體裝置之製造工程的剖面圖。
圖71係顯示實施形態3之半導體裝置之製造工程的剖面圖。
圖72係顯示實施形態3之半導體裝置之製造工程的剖面圖。
圖73係顯示實施形態3之半導體裝置之製造工程的剖面圖。
圖74係顯示實施形態3之半導體裝置之製造工程的剖面圖。
圖75係顯示實施形態3之半導體裝置之製造工程的剖面圖。
圖76係顯示實施形態3之半導體裝置之製造工程的剖面圖。
圖77係顯示實施形態3之半導體裝置之製造工程的 剖面圖。
圖78係顯示實施形態3之半導體裝置之製造工程的剖面圖。
圖79係顯示實施形態3之半導體裝置之製造工程的剖面圖。
圖80係顯示實施形態3之半導體裝置之製造工程的剖面圖。
圖81係顯示實施形態3之半導體裝置之製造工程的剖面圖。
圖82係顯示實施形態3之半導體裝置之製造工程的剖面圖。
圖83係顯示實施形態3之半導體裝置之製造工程的剖面圖。
圖84係顯示實施形態3之半導體裝置之製造工程的剖面圖。
圖85係顯示實施形態3之半導體裝置之製造工程的剖面圖。
圖86係顯示實施形態4之半導體裝置的剖面圖。
圖87係顯示實施形態4之半導體裝置的剖面圖。
圖88係顯示實施形態4之半導體裝置的剖面圖。
圖89係顯示實施形態4之半導體裝置之製造工程的剖面圖。
圖90係顯示實施形態4之半導體裝置之製造工程的剖面圖。
圖91係顯示實施形態4之半導體裝置之製造工程的剖面圖。
圖92係顯示實施形態4之半導體裝置之製造工程的剖面圖。
圖93係顯示實施形態4之半導體裝置之製造工程的剖面圖。
圖94係顯示實施形態4之半導體裝置之製造工程的剖面圖。
圖95係顯示實施形態4之半導體裝置之製造工程的剖面圖。
圖96係顯示實施形態4之半導體裝置之製造工程的剖面圖。
圖97係顯示實施形態4之半導體裝置之製造工程的剖面圖。
圖98係顯示實施形態4之半導體裝置之製造工程的剖面圖。
圖99係顯示實施形態4之半導體裝置之製造工程的剖面圖。
圖100係顯示實施形態4之半導體裝置之製造工程的剖面圖。
圖101係顯示實施形態4之半導體裝置之製造工程的剖面圖。
圖102係顯示實施形態4之半導體裝置之製造工程的剖面圖。
圖103係顯示實施形態4之半導體裝置之製造工程的剖面圖。
圖104係顯示實施形態4之半導體裝置之製造工程的剖面圖。
圖105係顯示實施形態4之半導體裝置之製造工程的剖面圖。
圖106係顯示實施形態4之半導體裝置之製造工程的剖面圖。
圖107係顯示實施形態4之半導體裝置之製造工程的剖面圖。
圖108係顯示實施形態4之半導體裝置之製造工程的剖面圖。
圖109係顯示應用例之半導體裝置之剖面圖。
在以下的實施形態中，方便上其必要時，係分割成複數之部分或實施形態加以說明，但除了特別明示之情況，此等並非互相無關之構成，而一方係有著對於另一方之一部分或全部的變形例，應用例，詳細說明，補足說明等之關係。另外，在以下的實施形態中，提及要素的數等(包含個數，數值，量，範圍等)之情況，除了特別明示之情況及限定於原理上明確特定的數之情況等，而並非限定於其特定的數者，特定的數以上及以下亦可。
更且，在以下的實施形態中，其構成要素(亦包含要 素步驟等)係除了特別明示之情況及原理上認為明確必須之情況等，而未必必須者。同樣地，在以下之實施形態中，提及構成要素等之形狀，位置關係等時，除了特別明示之情況及原理上認為並非明確之情況等，作為實質上包含近似或類似於其形狀等之構成等。此情況係對於上述數等(包含個數，數值，量，範圍等)亦為同樣。
以下，依據圖面而詳細說明實施形態。然而，在為了說明實施形態之全圖中，對於具有同一之機能的構件係附上同一或關連的符號，其反覆之說明係省略之。另外，對於存在有複數之類似的構件(部位)之情況，係有追加記號於總稱之符號而顯示個別或特定之部位情況。另外，在以下的實施形態中，特別必要時以外係原則上不重複同一或同樣部份之說明。
另外，在實施形態而使用之圖面中，即使在剖面圖亦為了容易辨識圖面而亦有省略陰影之情況。另外，亦有在平面圖，為了容易辨識圖面而附上陰影之情況。
另外，在剖面圖及平面圖中，各部位之尺寸係並非與實際尺寸對應，而為了容易了解圖面，有相對放大特定部位而顯示之情況。另外，在剖面圖與平面圖所對應之情況中，為了容易辨識圖面，而有相對放大特定部位而顯示之情況。
(實施形態1)
〔構造說明〕
以下，參照圖面同時，對於本實施形態之半導體裝置之構造加以說明。本實施形態之半導體裝置係具有加以形成於記憶體單元範圍MA之記憶體單元(記憶體電晶體，控制電晶體)。在此所稱之電晶體係亦稱為有MISFET(Metal Insulator Semiconductor Field Effect Transistor)。
(記憶體單元之構造說明)
圖1~圖3係顯示本實施形態之半導體裝置之剖面圖。圖4係顯示本實施形態之半導體裝置之記憶體陣列的平面圖。例如，圖1係對應於圖4之A-A剖面，而圖2係對應於圖4之B-B剖面，C-C剖面，圖3係對應於圖4之D-D剖面。圖5係顯示本實施形態之半導體裝置之記憶體陣列的電路圖。圖6係顯示本實施形態之半導體裝置之構成例的方塊圖。
如圖1~圖3所示，記憶體單元(記憶體元件，元件)係由具有控制閘極電極部CG之控制電晶體，和具有記憶體閘極電極部MG之記憶體電晶體所成。
具體而言，記憶體單元係具有：加以配置於半導體基板100(翼片F)上方之控制閘極電極部CG，和加以配置於半導體基板100(翼片F)上方，與控制閘極電極部CG鄰接之記憶體閘極電極部MG。例如，控制閘極電極部CG及記憶體閘極電極部MG係各由矽膜所成。
並且，在本實施形態中，控制閘極電極部CG及記憶體閘極電極部MG係介隔絕緣膜(CGI、ONO)而加以配 置於長方體狀之翼片F上。翼片F係由半導體基板100(翼片F)之上部所成，如後述，翼片F的平面形狀係具有一定寬度(Y方向的長度)之線狀(於X方向具有長邊的矩形狀)。在圖4中，4條的翼片F則放置一定的間隔(間距)而加以配置於Y方向。
並且，對於控制閘極電極部CG與半導體基板100(翼片F)之間，係加以配置控制閘極絕緣膜CGI。此控制閘極絕緣膜CGI係例如，由氧化矽膜所成。在本實施形態中，在控制閘極絕緣膜CGI之記憶體閘極電極部MG側的端部中，其膜厚則變大。如作為其他的說法，控制閘極絕緣膜CGI係於記憶體閘極電極部MG側的端部具有厚膜部CGIa。更且，如作為其他的說法，控制閘極絕緣膜CGI之記憶體閘極電極部MG側的端部之膜厚(厚膜部CGIa之膜厚)係較與控制閘極絕緣膜CGI之記憶體閘極電極部MG側相反側的端部之膜厚為大。如此，由加大控制閘極絕緣膜CGI之記憶體閘極電極部MG側的端部之膜厚者，可使記憶體單元之保存特性(電荷的保持特性)提升者。詳細係後述之。
記憶體單元係更且，具有加以配置於記憶體閘極電極部MG與半導體基板100(翼片F)之間的絕緣膜ONO(106、107、108)。絕緣膜ONO係例如由下層絕緣膜106，和其上方之中層絕緣膜107，和其上方之上層絕緣膜108所成。中層絕緣膜107係成為電荷積蓄部。下層絕緣膜106係例如由氧化矽膜所成。中層絕緣膜107係例如 由氮化矽膜所成。上層絕緣膜108係例如由氧氮化矽膜所成。
絕緣膜ONO(106、107、108)係加以配置於記憶體閘極電極部MG與半導體基板100(翼片F)之間及控制閘極電極部CG與記憶體閘極電極部MG之間。
另外，記憶體單元係更具有加以形成於半導體基板100之翼片F中的汲極範圍MD及源極範圍MS。另外，對於記憶體閘極電極部MG及控制閘極電極部CG之合成圖案的側壁部，係加以形成有絕緣膜所成之側壁絕緣膜(側壁，側壁隔片)SW。
汲極範圍MD係由n+型半導體範圍119b與n-型半導體範圍119a所成。n-型半導體範圍119a係對於控制閘極電極部CG之側壁而言自我整合地加以形成。另外，n+型半導體範圍119b係對於控制閘極電極部CG之側壁絕緣膜SW的側面而言自我整合地加以形成，而接合深度則較n-型半導體範圍119a為深，且不純物濃度為高。
源極範圍MS係由n+型半導體範圍111b與n-型半導體範圍111a所成。n-型半導體範圍111a係對於記憶體閘極電極部MG之側壁而言自我整合地加以形成。另外，n+型半導體範圍111b係對於記憶體閘極電極部MG側之側壁絕緣膜SW的側面而言自我整合地加以形成，而接合深度則較n-型半導體範圍111a為深，且不純物濃度為高。
如此之低濃度半導體範圍及高濃度半導體範圍所成之源極範圍(或汲極範圍)，係稱作LDD(Lightly doped Drain)構造。
然而，在本說明書中，將汲極範圍MD及源極範圍MS，基準定義在動作時。作為在後述之讀出動作時，統一將施加低電壓之半導體範圍稱作源極範圍MS，而在讀出動作時，將施加高電壓之半導體範圍稱作汲極範圍MD者。
另外，對於汲極範圍MD(n+型半導體範圍119b)、源極範圍MS(n+型半導體範圍111b)之上部，係加以形成有金屬矽化物膜SIL。另外，對於記憶體閘極電極部MG之上部係加以形成有金屬矽化物膜SIL。另外，對於控制閘極電極部CG之上部，係加以形成有間隙絕緣膜CAP。間隙絕緣膜CAP係例如由氮化矽膜所成。
另外，對於記憶體單元上係加以形成有層間絕緣膜IL1、IL2、IL3、IL4。此等膜係例如由氧化矽膜所成。對於層間絕緣膜IL1中係加以形成插塞P1，而對於插塞P1係加以形成有配線M1。對於層間絕緣膜IL3中係加以形成插塞P2，而對於插塞P2係加以形成有配線M2。配線M1、M2係例如為埋入配線，而由金屬等之導電性材料所成。在此，配線M1、M2係加以埋入於層間絕緣膜IL2或IL4中。
在此，圖1所示之2個的記憶體單元係夾持源極範圍MS而略對稱地加以配置。然而，如後述，對於記憶體單元範圍MA係更加以配置有複數之記憶體單元。例如，對於圖1所示之記憶體單元範圍MA之左側的記憶體單元之 更左，係加以配置有共有汲極範圍MD之記憶體單元(未圖示)。
將夾持汲極範圍MD而加以配置之控制閘極電極部CG間的範圍，作為範圍CCA。另外，將夾持源極範圍MS而加以配置之記憶體閘極電極部MG間的範圍作為範圍MMA。在圖1中係於範圍MMA之兩側，加以配置有範圍CCA。對於此範圍MMA，係作為亦包含沿著記憶體閘極電極部MG之側壁而加以配置之絕緣膜ONO(106、107、108)之形成範圍者。
如上述，呈交互加以配置所共有之源極範圍MS及所共有之汲極範圍MD地，於圖1中的左右方向(閘極長度方向)，加以配置複數之記憶體單元，構成記憶體單元群(行)。另外，對於垂直於圖1紙面之方向(閘極寬度方向)，亦加以配置複數之記憶體單元，構成記憶體單元群(列)。如此，將前述之記憶體單元加以形成為陣列狀。於以下，參照圖4~圖6同時，對於記憶體陣列加以說明。
(記憶體陣列)
如圖4所示，翼片F(活性範圍，陰影部)係加以複數設置為延伸存在於X方向之線狀。翼片F間係為元件分離範圍(103)。
記憶體單元之控制閘極電極部CG(CG1、CG2、CG3、CG4)與記憶體閘極電極部MG(MG1、MG2、 MG3、MG4)係呈橫切翼片F地，延伸存在於Y方向(與A-A剖面部交叉之方向，紙面縱方向)。另外，源極線SL(SL1、SL2)係於翼片F上方，呈橫切翼片F地，延伸存在於Y方向。翼片F中的源極範圍(MS、n+型半導體範圍111b)與源極線SL係介隔插塞(接觸塞，連接部)P1而加以連接。在複數之翼片F上中，呈連接排列於Y方向而加以配置之源極線SL上之插塞P1地，加以配置源極線SL於Y方向。
對於上述源極線SL而言對稱性地，加以配置控制閘極電極部CG及記憶體閘極電極部MG。翼片F中的汲極範圍MD(n+型半導體範圍119b)與汲極線DL係介隔插塞(接觸塞，連接部)P1，P2等而加以連接。在各翼片F上中，呈連接排列於X方向而加以配置之汲極範圍MD上之插塞P2地，將配線(ML1、ML2、ML3、ML4)加以配置於X方向。
如圖5所示，記憶體單元(記憶體電晶體，控制電晶體)係加以配置成陣列狀於源極線(SL1、SL2)與汲極線(DL1、DL2、DL3、DL4)之交點。
如圖6所示，記憶體單元陣列1009係加以設置於記憶體部B中。例如，由此記憶體部B與邏輯部A，而加以構成本實施形態之半導體裝置C。
記憶體部B係例如，由控制電路1001，輸出入電路1002，位址緩衝器1003，行解碼器1004，列解碼器1005，檢驗感測放大器電路1006，高速讀取感測放大器 電路1007，寫入電路1008，記憶體單元陣列1009，及電源電路10010等加以構成。控制電路1001係暫時性地收納自邏輯部A所輸入之控制用信號，而加以控制。另外，控制電路1001係進行記憶體單元陣列1009內之記憶體單元之控制閘極電極部CG及記憶體閘極電極部MG之電位的控制。對於輸出入電路1002，係加以輸出入自記憶體單元陣列1009讀出或寫入至記憶體單元陣列1009之資料或程式資料等之各種資料。位址緩衝器1003係暫時性地收納自邏輯部A所輸入之位址。對於位址緩衝器1003係各加以連接行解碼器1004及列解碼器1005。行解碼器1004係依據自位址緩衝器1003所輸出之行位址而進行解碼，而列解碼器1005係依據自位址緩衝器1003所輸出之列位址而進行解碼。檢驗感測放大器電路1006係消除/寫入用之感測放大器，而高速讀取感測放大器電路1007係使用於資料讀取時之讀取用感測放大器。寫入電路1008係門鎖介隔輸出入電路1002所輸入之寫入資料，進行資料寫入之控制。電源電路10010係自生成使用於資料寫入或消除，檢驗時等之各種電壓之電壓產生電路，及生成任意之電壓值而供給至寫入電路之電流調整電路10011等加以構成。
然而，圖4~圖6所示之構成係為一例，而本實施形態之半導體裝置的構成係並非加以限定於此等者。
(動作)
接著，對於記憶體單元之基本的動作之一例加以說明。作為記憶體單元的動作，對於(1)讀出動作、(2)消除動作、(3)寫入動作之3個動作加以說明。但對於此等之動作定義係有各種，而特別對於消除動作與寫入動作，係亦有作為相反的動作而定義者。
(1)讀出動作
例如，由對於控制閘極電極部CG側之汲極範圍MD賦予1.2V程度之正電位，而對於控制閘極電極部CG賦予1.2V程度之正電位者，將控制閘極電極部CG下的通道作為開啟狀態。並且，由將記憶體閘極電極部MG作為特定的電位(即，寫入狀態之臨界值與消除狀態之臨界值之中間電位)者，可將保持之電荷資訊作為電流而讀出。在此，由寫入狀態之臨界值與消除狀態之臨界值之中間電位則呈成為0V地設定者，無須將施加於記憶體閘極電極部MG之電壓，在電源電路內進行升壓，而可將讀出作為高速化者。
(2)消除動作
例如，施加12V之電壓於記憶體閘極電極部MG，而於控制閘極電極部CG施加0V之電壓，再於記憶體閘極電極部MG側之源極範圍MS施加0V，於控制閘極電極部CG側之源極範圍MS施加0V。藉由此而進行以自記憶體閘極電極部MG側對於氮化矽膜(中層絕緣膜107，電 荷積蓄部)，藉由FN穿隧現象而注入電洞而加以積蓄之電荷(在此係電子)之消除(FN穿隧消除方式)。但，控制閘極電極部CG側之汲極範圍MD係電性地作為Open狀態亦可。另外，於控制閘極電極部CG施加1V程度之電位亦可。
圖7係顯示自消除開始至消除結束為止之流程的圖。如圖7所示，由施加消除脈衝而於氮化矽膜(中層絕緣膜107)中注入電洞者，而進行消除，之後，藉由檢驗動作而驗證記憶體單元是否到達所期望之臨界值。對於未到達所期望之臨界值之情況，反覆再次施加消除脈衝之順序。而對於到達所期望的值之情況係成為消除結束。
然而，在第1次(N=1)之消除後，進行檢驗之後，更且，進行消除之情況(N>1)之消除條件係未必與第1次之消除條件相同。消除脈衝之第1例示於圖8。如圖8所示，在第1次之消除(N=1)中，將記憶體閘極電極部MG作為13V，而將控制閘極電極部CG作為0V，將汲極範圍MD作為0V，將源極範圍MS作為0V，將翼片F(半導體基板100)作為0V。另外，在第2次之後的消除(N>1)，將記憶體閘極電極部MG作為14V，而將控制閘極電極部CG作為0V，將汲極範圍MD作為0V，將源極範圍MS作為0V，將翼片F(半導體基板100)作為0V。
消除脈衝之第2例示於圖9。如圖9所示，施加負電位於翼片F(半導體基板100)亦可。如圖9所示，在第 1次之消除(N=1)中，將記憶體閘極電極部MG作為11V，而將控制閘極電極部CG作為0V，將汲極範圍MD作為-1V，將源極範圍MS作為-1V，將翼片F(半導體基板100)作為-1V。另外，在第2次之後的消除(N>1)，將記憶體閘極電極部MG作為13V，而將控制閘極電極部CG作為0V，將汲極範圍MD作為-1V，將源極範圍MS作為-1V，將翼片F(半導體基板100)作為-1V。對於此情況，對於記憶體閘極電極部MG與控制閘極電極部CG之間的電位差而言，記憶體閘極電極部MG與翼片F(半導體基板100)之間的電位差則變大。因此，成為容易於記憶體閘極電極部MG下的氮化矽膜(中層絕緣膜107)中加以注入電洞，而可有效率地消除氮化矽膜(中層絕緣膜107)中的電子。
(3)寫入動作
例如，施加9.5V之電壓於記憶體閘極電極部MG，而於控制閘極電極部CG施加0.9V之電壓，再於記憶體閘極電極部MG側之源極範圍MS施加5.7V，於控制閘極電極部CG側之汲極範圍MD施加較源極範圍為低之電位，例如0.3V。藉由此而加以進行對於記憶體閘極電極部MG之控制閘極電極部CG側的端部集中性的電子之注入。此注入方式係稱作SSI(Source Side Hot Electron)注入方式。
圖10係顯示自寫入開始至寫入結束為止之流程的 圖。如圖10所示，由施加SSI脈衝而於氮化矽膜(中層絕緣膜107)中注入電子者，而進行寫入，之後，藉由檢驗動作而驗證記憶體單元是否到達所期望之臨界值。對於未到達所期望之臨界值之情況，反覆再次施加SSI脈衝之順序。而對於到達所期望的值之情況係成為寫入結束。
然而，在第1次(N=1)之寫入後，進行檢驗之後，更且，進行寫入之情況(N>1)之寫入條件係未必與第1次之寫入條件相同。寫入脈衝之第1例示於圖11。如圖11所示，在第1次的寫入(N=1)中，將記憶體閘極電極部MG作為9.5V，而將控制閘極電極部CG作為0.9V，將源極範圍MS作為5.7V，將汲極範圍MD作為0.3V，將翼片F(半導體基板100)作為0V。另外，在第2次之後的消除(N>1)，將記憶體閘極電極部MG作為11V，而將控制閘極電極部CG作為0.9V，將源極範圍MS作為4.9V，將汲極範圍MD作為0.3V，將翼片F(半導體基板100)作為0V。
寫入脈衝之第2例示於圖12。如圖12所示，施加負電位於翼片F(半導體基板100)亦可。如圖12所示，在第1次的寫入(N=1)中，將記憶體閘極電極部MG作為9.5V，而將控制閘極電極部CG作為1.5V，將源極範圍MS作為5.7V，將汲極範圍MD作為0.3V，將翼片F(半導體基板100)作為-1V。另外，在第2次之後的消除(N>1)，將記憶體閘極電極部MG作為11V，而將控制閘極電極部CG作為1.5V，將源極範圍MS作為4.9V，將 汲極範圍MD作為0.3V，將翼片F(半導體基板100)作為-1V。對於此情況，係從可加大汲極範圍MD與翼片F(半導體基板100)之間的電位差，或記憶體閘極電極部MG與翼片F(半導體基板100)之間的電位差之情況，可謀求寫入速度之高速化。
如此，如根據本實施形態，由設置厚膜部CGIa於控制閘極絕緣膜CGI之記憶體閘極電極部MG側的端部者，可使記憶體單元之保存特性(電荷的保持特性)提升者。
圖13~圖15係顯示比較例之半導體裝置的剖面圖。比較例之半導體裝置係控制閘極絕緣膜CGI則於記憶體閘極電極部MG側的端部未具有厚膜部CGIa，而成為略均一之膜厚的點，與圖1之半導體裝置有大相異。然而，比較例之半導體裝置係未具有翼片，而加以形成於半導體基板100之主表面。另外，於控制閘極電極部CG上，未加以形成有間隙絕緣膜，而加以形成有金屬矽化物膜SIL。在圖13中，對於與圖1之半導體裝置對應之處，係附上相同符號，而省略其說明。然而，在圖13~圖15中，模式性地顯示在動作時之電子與電洞的分布狀況。
如前述，藉由FN穿隧消除方式，自記憶體閘極電極部MG側對於氮化矽膜(中層絕緣膜107，電荷積蓄部)，藉由FN穿隧現象而注入電洞時，在圖13所示之比較例中，係在記憶體閘極電極部MG的角部中產生有電場集中，藉由此角部而效率佳地加以注入電洞。
接著，藉由SSI注入方式(SSI寫入方式)，注入電 子於記憶體閘極電極部MG之控制閘極電極部CG側的端部時，無法藉由注入方式的差異而完全地消除電洞者。因此，如圖14所示，在記憶體閘極電極部MG之控制閘極電極部CG側的端部中，產生有電子與電洞之分布的不匹配。如作為另外的說法時，產生有於氮化矽膜(中層絕緣膜107，電荷積蓄部)局部存在電子處與局部存在電洞之處。特別是無法將在記憶體閘極電極部MG之角部集中性地加以注入的電洞，藉由電子而覆蓋者。
之後，由局部存在之電子與局部存在之電洞產生對消滅者，無法維持特定之電子量。特別在記憶體閘極電極部MG的角部中，無法維持必要之電子量者。如此，保存特性(保持特性)則產生劣化(圖15)。如此之保存特性的劣化係可藉由加速試驗(高溫，例如在150℃程度之環境下的放置)而確認者。
更且，對於採用翼片F構造之情況，不僅翼片F上面，而翼片F側面亦作為通道範圍而貢獻之故，電子與電洞之分布的不匹配則亦會產生於翼片F的側面。因此，藉由電子或電洞之局部存在之保存特性的劣化則變更大。例如，有著翼片的寬度為10nm程度，而翼片的高度為40nm程度之情況，如此之情況，翼片F之側面的通道範圍者則成為較翼片F之上面的通道範圍為大，對於電子與電洞之分布的不匹配而言之對策則成為重要。
對此，在本實施形態中，如圖1所示，因於控制閘極絕緣膜CGI之記憶體閘極電極部MG側的端部設置厚膜部 CGIa之故，在記憶體閘極電極部MG之角部中，可更效率佳地注入電子，而可抑制電子與電洞之分布的不匹配者。如作為另外的說法時，可將集中性地加以注入至記憶體閘極電極部MG之角部的電洞，藉由集中性地注入電子於記憶體閘極電極部MG之角部之時而覆蓋者。因此，可緩和電子與電洞之分布的不匹配者，而使保存特性提升。
更且，此厚膜部CGIa係不僅翼片F之上面，而亦加以形成於翼片F之側面之故，可緩和電子與電洞之分布的不匹配者。
圖16係顯示本實施形態之半導體裝置的剖面圖及平面圖。圖16的(A)係顯示剖面圖，(B)係在(A)之E-E部中切斷在水平方向之平面圖。
圖1所示之控制閘極絕緣膜CGI之記憶體閘極電極部MG側的端部之厚膜部CGIa係如圖16(B)所示地，沿著翼片F之側面而加以形成。
圖17~圖19係模式性地顯示本實施形態之半導體裝置之水平剖面，和在動作時之電子與電洞之分布狀況者。
如圖17所示，藉由FN穿隧消除方式，自記憶體閘極電極部MG側對於氮化矽膜(中層絕緣膜107，電荷積蓄部)，藉由FN穿隧現象而注入電洞時，在記憶體閘極電極部MG的角部中產生有電場集中，藉由此角部而效率佳地加以注入電洞。
接著，藉由SSI注入方式，注入電子於記憶體閘極電極部MG之控制閘極電極部CG側的端部。此情況，如圖 18所示，從產生有來自記憶體閘極電極部MG之熱電子之注入電場於控制閘極絕緣膜CGI之記憶體閘極電極部MG側之厚膜部CGIa之情況，在記憶體閘極電極部MG的角部中，例如，可較圖14所示之比較例的情況效率佳地注入電子於角部者。藉由此，可緩和電子/電洞分布之不匹配，之後，即使局部存在之電子與局部存在之電洞產生對消滅，亦可維持特定之電子量者(圖19)。例如，即使歷經160℃程度之高溫加速試驗，亦可維持特定之電子量者。如此，可使記憶體單元之保存特性提升者。
圖20係顯示臨界值電位的變化與高溫放置時間的關係圖。縱軸係顯示臨界值電位的變化量(降低量、△Vth〔V〕)，橫軸係顯示以150℃之放置時間〔h〕。圖表(a)係顯示本實施形態之情況，而圖表(b)係顯示比較例(圖14等)所示之情況。
如本實施形態，於控制閘極絕緣膜CGI之記憶體閘極電極部MG側之端部設置厚膜部CGIa之情況，係與未設置厚膜部之比較例的情況做比較，了解到保存特性則提升者。如前述，採用翼片構造之情況，對於通道範圍而言，翼片F之側面所佔有之比例則變高之故，藉由電子/電洞分布之不匹配的緩和之保存特性之改善係非常有用。如此，本實施形態之構成係適用於翼片構造之記憶體單元而有效果。
然而，在圖1等中，對於具有加以形成有記憶體單元之記憶體單元範圍MA之半導體裝置加以說明過，但於半 導體裝置，除了記憶體單元範圍MA之其他，設置形成有周邊電路之周邊電路範圍PA亦可。對於周邊電路範圍PA，係加以形成有構成周邊電路之MISFET(Metal Insulator Semiconductor Field Effect Transistor)。例如，可將為了驅動圖6之記憶體單元陣列1009之各種電路，作為周邊電路而形成於周邊電路範圍PA者。
(周邊電晶體之構造說明)
圖21係顯示本實施形態之半導體裝置之剖面圖。在圖21中，係顯示加以形成於周邊電路範圍PA之周邊電晶體(元件)的剖面。
如圖21所示，周邊電晶體係具有：加以配置於半導體基板100(翼片F)之上方的閘極電極部GE，和加以設置於閘極電極部GE兩側之半導體基板100(翼片F)中的源極，汲極範圍SD。翼片F係由半導體基板100之上部所成，翼片F的平面形狀係具有一定寬度(Y方向的長度)之線狀(於X方向具有長邊的矩形狀)。閘極電極部GE係呈橫切在翼片F地，延伸存在於Y方向(與A-A剖面部交叉之方向，紙面縱方向)。
閘極電極部GE係例如，可使用與控制閘極電極部CG同層的膜者。另外，周邊電晶體係具有加以配置於閘極電極部GE與半導體基板100(翼片F)之間的閘極絕緣膜GI。閘極絕緣膜GI，例如，可使用氧化矽膜者。另外，作為閘極絕緣膜GI，亦可使用與控制閘極絕緣膜 CGI同層的膜。但對於閘極絕緣膜GI之端部係無設置厚膜部CGIa之必要。
另外，對於閘極電極部GE之側壁部係加以形成有由絕緣膜所成之側壁絕緣膜SW。源極，汲極範圍SD係由n+型半導體範圍119b與n-型半導體範圍119a所成。n-型半導體範圍119a係對於閘極電極部GE之側壁而言自我整合地加以形成。另外，n+型半導體範圍119b係對於側壁絕緣膜SW的側面而言自我整合地加以形成，而接合深度則較n-型半導體範圍119a為深，且不純物濃度為高。對於此源極，汲極範圍SD(n+型半導體範圍119b)之上部，係加以形成有金屬矽化物膜SIL。另外，對於閘極電極部GE之上部，係加以形成有間隙絕緣膜CAP。
另外，對於周邊電晶體(間隙絕緣膜CAP)上係加以形成有層間絕緣膜IL1、IL2、IL3、IL4。此等膜係例如由氧化矽膜所成。然而，在圖21中，雖未圖示，但於層間絕緣膜(IL1~IL4)中，形成插塞或配線亦可。
〔製法說明〕
接著，參照圖22~圖38同時，在說明本實施形態之半導體裝置之製造方法同時，將該半導體裝置之構成作為更明確。圖22~圖38係顯示本實施形態之半導體裝置之製造工程的剖面圖。然而，圖30係對於圖的一部分包含平面圖。
首先，如圖22，圖23所示，作為半導體基板100， 準備具有例如1~10Ωcm程度之比阻抗的p型的單結晶矽所成之半導體基板。接著，藉由熱氧化半導體基板100而形成10nm程度的氧化矽膜HM1。接著，於此氧化矽膜HM1上，使用CVD(Chemical Vapor Deposition：化學氣相沈積)法等而堆積50nm程度之氮化矽膜HM2。接著，使用光微影技術及乾蝕刻技術，藉由蝕刻氧化矽膜HM1，氮化矽膜HM2及半導體基板100之時，而形成元件分離溝。接著，於包含在元件分離溝之內部的氮化矽膜HM2上，使用CVD法等而堆積氧化矽膜，藉由將元件分離溝的外部之氧化矽膜，使用CMP(Chemical Mechanical Polishing：化學機械研磨)法等而除去之時，於元件分離溝的內部埋入氧化矽膜等之絕緣膜。如此之元件分離法係稱作STI(Shallow Trench Isolation)法。此元件分離範圍103係具有一定的寬度(Y方向的長度)之線狀(於X方向具有長邊的矩形狀)。複數之線狀的元件分離範圍103則放置一定的間隔(間距)而加以配置於Y方向。
之後，藉由蝕刻絕緣膜的表面之時，而使元件分離範圍103之表面後退。藉由此，元件分離範圍103間的半導體基板100之上部則成為凸部(長方體狀的凸部)。此凸部則成為翼片F(參照圖4之陰影部)。即，交互地加以配置線狀的元件分離範圍103，和線狀的翼片F。然而，在周邊電路範圍PA，亦形成線狀的翼片F。
此時，加以形成於元件分離範圍103上之記憶體閘極電極部MG的底面則呈加以配置於較翼片F之高度(翼片 F之上面與元件分離範圍103上面之高低差)之一半的位置為上側地，調整翼片F之寬度或元件分離範圍103之寬度，深度，記憶體閘極電極部MG之厚度等者為佳。如此，由將記憶體閘極電極部MG之底面，配置於較翼片F之高度的一半為上側者，藉由來自記憶體閘極電極部MG之熱電子的注入電場而在記憶體閘極電極部MG之角部，可更效率佳地注入電子者。
接著，除去氮化矽膜HM2，將氧化矽膜HM1作為貫通膜，離子注入p型不純物(例如，硼(B)等)。藉由此，加以導入p型不純物於翼片F(半導體基板100(翼片F))中。將p型不純物之導入範圍稱為p型阱(未圖示)。於未圖示之範圍，藉由離子注入n型不純物之時而形成n型阱亦可。
接著，如圖24，圖25所示，藉由濕蝕刻而除去氧化矽膜HM1之後，於半導體基板100(翼片F)上，形成絕緣膜104。此絕緣膜104係成為控制閘極絕緣膜CGI與閘極絕緣膜GI。例如，於半導體基板100(翼片F)上，藉由熱氧化而形成2nm程度之氧化矽膜。接著，於絕緣膜104(CGI、GI)上，形成控制閘極電極部CG或閘極電極部GE用之多晶矽膜105。例如，於絕緣膜104(CGI、GI)及元件分離範圍103上，使用CVD法等而形成70nm程度之多晶矽膜105(CG、GE)。接著，於多晶矽膜105(CG、GE)上形成間隙絕緣膜CAP。例如，於多晶矽膜105(CG、GE)上，使用CVD法等而形成20nm程度之 氮化矽膜。
接著，如圖26及圖27所示，使用光微影技術及乾蝕刻技術，除去範圍MMA之絕緣膜104與多晶矽膜105之層積膜。藉由此，對於範圍CCA係殘存有絕緣膜104(CGI、GI)與多晶矽膜105之層積膜。並且，在此側面(露出於範圍MMA之側面)中，露出有絕緣膜104(CGI、GI)與多晶矽膜105(CG、GE)。
接著，如圖28，圖29所示，藉由進行熱氧化之時，於絕緣膜104(CGI、GI)之端部(上述露出部)形成厚膜部CGIa。圖30的(A)係顯示剖面圖，(B)係在(A)之E-E部中切斷在水平方向之平面圖。圖1所示之厚膜部CGIa係如圖16(B)所示，亦沿著翼片F側面而加以形成。厚膜部CGIa係為鳥嘴形狀，Z方向的膜厚則隨著朝向於記憶體閘極電極部MG側，而徐緩地變大。如作為其他的說法時，厚膜部CGIa之膜厚係較與絕緣膜104(CGI、GI)之記憶體閘極電極部MG側相反側的端部之膜厚為大(圖30中、T1>T2)。
接著，如圖31，圖32所示，形成絕緣膜ONO(106、107、108)。首先，於包含控制閘極電極部CG之半導體基板100(翼片F)上，作為下層絕緣膜106，例如，形成氧化矽膜。此氧化矽膜係例如，藉由熱氧化法，以4nm程度的膜厚而形成。然而，使用CVD法等而形成氧化矽膜亦可。接著，於下層絕緣膜106上，作為中層絕緣膜107，例如，藉由CVD法等而以7nm程度的膜 厚，堆積氮化矽膜。此中層絕緣膜107則成為記憶體單元之電荷積蓄部。接著，於中層絕緣膜107上，形成上層絕緣膜108。接著，於中層絕緣膜107上，作為上層絕緣膜108，例如，藉由CVD法等而以9nm程度的膜厚，堆積氧化矽膜。
接著，於絕緣膜ONO(106、107、108)上，形成成為記憶體閘極電極部MG之導電性膜109。例如，於絕緣膜ONO(106、107、108)上，作為導電性膜109，使用CVD法等而堆積40nm程度之多晶矽膜。
接著，如圖33，圖34所示，於控制閘極電極部CG之側壁部，形成側壁狀的記憶體閘極電極部MG。
例如，回蝕多晶矽膜。在此回蝕工程中，從其表面，僅特定的膜厚部分，藉由向異性之乾蝕刻而除去多晶矽膜。藉由此工程，於控制閘極電極部CG之側壁部，介隔絕緣膜ONO而可使多晶矽膜，殘存為側壁狀(側壁膜狀)者。然而，殘存有多晶矽膜於範圍CCA之兩側，而其中之一方則成為記憶體閘極電極部MG。然而，將另一方的側壁狀之多晶矽膜，使用光微影技術及乾蝕刻技術而除去。然而，為了使記憶體閘極之加工性提升，而設置虛擬閘極形成範圍亦可。例如，在記憶體陣列的端部中，即使形成記憶體單元，亦有特性產生不均之虞。例如，上述多晶矽膜之尺寸為不均，而記憶體單元之特性產生不均。因而，呈將如此之記憶體陣列的端部作為虛擬閘極形成範圍，將加以形成於控制閘極電極部CG之兩端部的多晶矽 膜作為虛擬閘極而未貢獻於記憶體單元之動作地進行控制亦可。
接著，將記憶體閘極電極部MG作為光罩，而蝕刻絕緣膜ONO(106、107、108)。藉由此，絕緣膜ONO(106、107、108)則殘存於記憶體閘極電極部MG與半導體基板100(翼片F)之間及控制閘極電極部CG與記憶體閘極電極部MG之間。
接著，如圖35，圖36所示，在記憶體單元範圍MA及周邊電路範圍PA中，形成閘極絕緣膜GI及閘極電極部GE。例如，使用光微影技術及乾蝕刻技術，而加工周邊電路範圍PA之絕緣膜104(GI)與多晶矽膜105(GE)與間隙絕緣膜CAP。
接著，在記憶體單元範圍MA中，形成源極範圍MS及汲極範圍MD，而在周邊電路範圍PA中，形成源極，汲極範圍SD。
例如，將記憶體閘極電極部MG與控制閘極電極部CG作為光罩，於半導體基板100(翼片F)中，由注入砷(As)或磷(P)等之n型不純物者，形成n-型半導體範圍111a、119a。此時，n-型半導體範圍111a係對於記憶體閘極電極部MG之側壁而言自我整合地加以形成。另外，n-型半導體範圍119a係對於控制閘極電極部CG之側壁而言自我整合地加以形成。另外，將閘極電極部GE作為光罩，於半導體基板100(翼片F)中，由注入砷(As)或磷(P)等之n型不純物者，形成n-型半導體範 圍119a。此時，n-型半導體範圍119a係對於閘極電極部GE之側壁而言自我整合地加以形成。
接著，於記憶體閘極電極部MG與控制閘極電極部CG與閘極電極部GE之側壁部，形成側壁膜(側壁絕緣體)SW。例如，於包含記憶體閘極電極部MG，控制閘極電極部CG及閘極電極部GE上之半導體基板100(翼片F)上，使用CVD法等而堆積氧化矽膜。藉由將此氧化矽膜，自其表面，僅特定的膜厚部分，藉由乾蝕刻而除去之時，形成側壁膜SW。接著，將記憶體閘極電極部MG與控制閘極電極部CG與閘極電極部GE與側壁絕緣膜SW作為光罩，於半導體基板100(翼片F)中，由注入砷(As)或磷(P)等之n型不純物者，形成n+型半導體範圍111b、119b。此時，n+型半導體範圍111b、119b係於側壁膜SW自我整合而加以形成。此n+型半導體範圍111b係較n-型半導體範圍111a不純物濃度為高，接合深度為深。另外，n+型半導體範圍119b係較n-型半導體範圍119a不純物濃度為高，接合深度為深。藉由此工程，加以形成n-型半導體範圍111a與n+型半導體範圍111b所成之源極範圍MS，而加以形成n-型半導體範圍119a與n+型半導體範圍119b所成之汲極範圍MD。另外，加以形成n-型半導體範圍119a與n+型半導體範圍119b所成之源極，汲極範圍SD。
接著，於記憶體閘極電極部MG，源極範圍MS，汲極範圍MD及源極，汲極範圍SD上，使用矽化物技術， 形成金屬矽化物膜SIL。
例如，於記憶體閘極電極部MG，源極範圍MS，汲極範圍MD及源極，汲極範圍SD上，形成金屬膜(未圖示)，藉由對於半導體基板100(翼片F)而言施以熱處理之時，使記憶體閘極電極部MG，源極範圍MS，汲極範圍MD及源極，汲極範圍SD與上述金屬膜反應。藉由此，加以形成金屬矽化物膜SIL。上述金屬膜係例如，鎳(Ni)或鎳-鉑(Pt)合金等所成，可使用濺鍍法等而形成。接著，除去未反應之金屬膜。藉由金屬矽化物層S1L而可將擴散阻抗或接觸阻抗等作為低阻抗化者。
之後，如圖37，圖38所示，於控制閘極電極部CG或記憶體閘極電極部MG或閘極電極部GE等之上方，作為層間絕緣膜IL1而使用CVD法等而堆積氧化矽膜IL1。接著，於此氧化矽膜IL1中，形成插塞P1，更且，於插塞P1上，形成配線M1。插塞P1係例如，藉由埋入導電性膜於層間絕緣膜IL1中之接觸孔內之時而可形成。另外，配線M1係例如，藉由埋入導電性膜於層間絕緣膜IL2中之配線溝內之時而可形成。之後，藉由反覆層間絕緣膜，插塞及配線的形成工程之時，可形成層間絕緣膜IL3、I1L4、插塞P2、配線M1者。
藉由以上的工程，可形成本實施形態之半導體裝置者。
(實施形態2)
在實施形態1之半導體裝置中，將控制閘極絕緣膜CGI之厚膜部作為單層膜(單層之熱氧化膜)，但將控制閘極絕緣膜CGI之厚膜部作為層積膜(例如，熱氧化膜與層儲存膜之層積膜)亦可。
以下，參照圖面同時，對於本實施形態之半導體裝置之構造加以說明。
〔構造說明〕
本實施形態之半導體裝置係具有：加以形成於記憶體單元範圍MA之記憶體單元(記憶體電晶體，控制電晶體)，和加以形成於周邊電路範圍PA之周邊電晶體(參照圖55)。
(記憶體單元之構造說明)
圖39~圖41係顯示本實施形態之半導體裝置之剖面圖。控制閘極絕緣膜CGI之厚膜部CGIa則由層積膜所成的點及控制閘極電極部CG則由層積膜所成的點則與實施形態1(參照圖1等)之情況不同。以下，主要對於與實施形態1不同的點，加以詳細說明。
如圖39~圖41所示，記憶體單元(記憶體元件)係由具有控制閘極電極部CG之控制電晶體，和具有記憶體閘極電極部MG之記憶體電晶體所成。
具體而言，記憶體單元係具有：加以配置於半導體基板100(翼片F)上方之控制閘極電極部CG，和加以配置 於半導體基板100(翼片F)上方，與控制閘極電極部CG鄰接之記憶體閘極電極部MG。
控制閘極電極部CG及記憶體閘極電極部MG係於長方體狀之翼片F上，介隔閘極絕緣膜而加以配置。翼片F係由半導體基板100(翼片F)之上部所成，而翼片F的平面形狀係具有一定寬度(Y方向的長度)之線狀(於X方向具有長邊的矩形狀)。
控制閘極電極部CG與記憶體閘極電極部MG係呈橫切在翼片F地，延伸存在於Y方向(與A-A剖面部交叉之方向，紙面縱方向)(參照圖4)。
記憶體閘極電極部MG係例如由多晶矽膜所成。
另外，控制閘極電極部CG係由矽鍺膜105a，和其上方之多晶矽膜105b的層積膜所成。在此，矽鍺膜105a之記憶體閘極電極部MG側的端部則較多晶矽膜105b之記憶體閘極電極部MG側的端部為後退。即，對於多晶矽膜105b之記憶體閘極電極部MG側的端部下，係有矽鍺膜105a之凹窪(凹部，切口，參照圖46的R)。並且，對於其凹窪係絕緣膜ONO(106，107、108)之中，深入有下層絕緣膜106之一部分。深入於凹窪之下層絕緣膜的部分，以106a所示。如作為另外的說法時，對於多晶矽膜105b之記憶體閘極電極部MG側的端部下方，係無矽鍺膜105a而加以配置有下層絕緣膜之一部分106a。
另外，更且，具有加以配置於記憶體閘極電極部MG與半導體基板100(翼片F)之間的絕緣膜ONO(106、 107、108)，和加以配置於控制閘極電極部CG與半導體基板100(翼片F)之間的控制閘極絕緣膜CGI。
絕緣膜ONO係例如由下層絕緣膜106，和其上方之中層絕緣膜107，和其上方之上層絕緣膜108所成。
控制閘極絕緣膜CGI係於記憶體閘極電極部MG側的端部具有厚膜部CGIa。並且，此厚膜部CGIa係由層積膜而加以構成。即，厚膜部CGIa係由第1絕緣膜部，和其上方之第2絕緣膜部之層積膜而加以構成。第1絕緣膜部係在控制閘極電極部CG與半導體基板100(翼片F)之間，於半導體基板100(翼片F)上，以略同程度之膜厚而加以配置之絕緣膜104之記憶體閘極電極部MG側之端部的部分。第2絕緣膜部係加以配置於記憶體閘極電極部MG與半導體基板100(翼片F)之間的絕緣膜ONO(106、107、108)之中，為下層絕緣膜106之一部分，控制閘極電極部CG側之端部的部分106a。此部分106a係在下層絕緣膜106之縱部(垂直部)之下部中，呈鑽入於控制閘極電極部CG之下部地加以配置。
如此，由加大控制閘極絕緣膜CGI之記憶體閘極電極部MG側的端部之膜厚者，如在實施形態1所說明地，可使記憶體單元之保存特性(電荷的保持特性)提升者。
另外，記憶體單元係更具有加以形成於半導體基板100之翼片F中的汲極範圍MD及源極範圍MS。另外，對於汲極範圍MD(n+型半導體範圍119b)、源極範圍MS(n+型半導體範圍111b)等之上部，係加以形成有金 屬矽化物膜SIL。另外，對於記憶體閘極電極部MG之上部係加以形成有金屬矽化物膜SIL。另外，對於控制閘極電極部CG之上部，係加以形成有間隙絕緣膜CAP。間隙絕緣膜CAP係例如由氮化矽膜所成。
另外，對於記憶體單元上係加以形成有層間絕緣膜(IL1、IL2、IL3、IL4)。對於此等的膜中，係加以形成有插塞(P1、P2)或配線(M1、M2)。
然而，在上述記憶體單元中，記憶體陣列的構成(圖4~圖6)及記憶體單元之動作(圖7~圖12)係與實施形態1之情況同樣之故，而省略其說明。
另外，於半導體裝置，除了記憶體單元範圍MA之其他，亦可設置加以形成有周邊電路之周邊電路範圍PA。加以形成於此周邊電路範圍PA之周邊電晶體的構造係與實施形態1之情況同樣之故，而省略其說明(參照圖21)。
〔製法說明〕
接著，參照圖42~圖55同時，在說明本實施形態之半導體裝置之製造方法同時，將該半導體裝置之構成作為更明確。圖42~圖55係顯示本實施形態之半導體裝置之製造工程的剖面圖。然而，主要對於與實施形態1不同的點，加以詳細說明。
首先，如圖42，圖43所示，將氧化矽膜HM1及氮化矽膜HM2作為光罩，藉由蝕刻半導體基板100之時， 而形成元件分離溝。接著，於元件分離溝之內部埋入氧化矽膜等之絕緣膜，藉由蝕刻絕緣膜表面之時，使元件分離範圍103的表面後退。藉由此，可形成翼片F(參照圖4之陰影部)。此時，加以形成於元件分離範圍103上之記憶體閘極電極部MG的底面則位於較翼片F之高度一半的位置為上側者為佳。然而，在周邊電路範圍PA，亦形成翼片F。
接著，除去氮化矽膜HM2，將氧化矽膜HM1作為貫通膜，離子注入p型不純物(例如，硼(B)等)，形成p型阱(未圖示)。
接著，如圖44，圖45所示，在除去氧化矽膜HM1之後，於半導體基板100(翼片F)上，將成為控制閘極絕緣膜CGI及閘極絕緣膜GI的絕緣膜104(CGI、GI)，例如，藉由熱氧化而形成。
接著，於絕緣膜104上，形成控制閘極電極部CG或閘極電極部GE用之導電性膜。例如，形成8nm程度膜厚之矽鍺膜105a與60nm程度膜厚之多晶矽膜105b之層積膜。即，控制閘極電極部CG係由矽鍺膜105a與多晶矽膜105b所成。另外，閘極電極部GE係由矽鍺膜105a與多晶矽膜105b所成。此等膜係例如可使用CVD法等而形成者。接著，於多晶矽膜105b上形成間隙絕緣膜CAP。例如，於多晶矽膜105b上，使用CVD法等而形成20nm程度之氮化矽膜。
接著，如圖46及圖47所示，使用光微影技術及乾蝕 刻技術，除去範圍MMA之絕緣膜104，矽鍺膜105a，多晶矽膜105b及間隙絕緣膜CAP。藉由此，在露出在範圍MMA之側面，露出有矽鍺膜105a與多晶矽膜105b。接著，藉由濕蝕刻而選擇性地8nm程度蝕刻矽鍺膜105a。藉由此，於多晶矽膜105b之下方加以形成凹窪R。
接著，如圖48，圖49所示，形成絕緣膜ONO(106、107、108)。首先，於包含控制閘極電極部CG之半導體基板100(翼片F)上，作為下層絕緣膜106，例如，形成氧化矽膜。此氧化矽膜係例如，藉由CVD法等，以4nm程度的膜厚而形成。在此，下層絕緣膜106之氧化矽膜則亦加以形成於多晶矽膜105b之下方的凹窪R內。因而，在控制閘極絕緣膜CGI之記憶體閘極電極部MG側之端部中，加以層積絕緣膜104與下層絕緣膜106之氧化矽膜。如前述，絕緣膜104係例如，藉由熱氧化法而加以形成之氧化矽膜(熱氧化膜)，而加以層積於其上方之下層絕緣膜106係藉由堆積法而加以形成之氧化矽膜(儲存膜)。
接著，於下層絕緣膜106上，作為中層絕緣膜107，例如，藉由CVD法等而以7nm程度的膜厚，堆積氮化矽膜。此中層絕緣膜107則成為記憶體單元之電荷積蓄部。接著，於中層絕緣膜107上，形成上層絕緣膜108。接著，於中層絕緣膜107上，作為上層絕緣膜108，例如，藉由CVD法等而以9nm程度的膜厚，堆積氧化矽膜。
接著，於絕緣膜ONO(106、107、108)上，形成成 為記憶體閘極電極部MG之導電性膜109。例如，於絕緣膜ONO(106、107、108)上，作為導電性膜109，使用CVD法等而堆積40nm程度之多晶矽膜105b。
接著，如圖50，圖51所示，於控制閘極電極部CG之側壁部，形成側壁狀的記憶體閘極電極部MG。例如，從其表面，僅特定的膜厚部分，藉由向異性之乾蝕刻而除去多晶矽膜105b。
接著，如圖52，圖53所示，在周邊電路範圍PA中，形成閘極絕緣膜GI及閘極電極部GE。例如，使用光微影技術及乾蝕刻技術，而加工周邊電路範圍PA之絕緣膜104(GI)與多晶矽膜105b與矽鍺膜105a，與間隙絕緣膜CAP。藉由此，加以形成矽鍺膜105a與多晶矽膜105b之層積膜所成之閘極電極部GE。
接著，在記憶體單元範圍MA中，形成源極範圍MS及汲極範圍MD，而在周邊電路範圍PA中，形成源極，汲極範圍SD。此等之範圍係可與實施形態1同樣作為而形成者。
接著，於記憶體閘極電極部MG，源極範圍MS，汲極範圍MD及源極，汲極範圍SD上，使用矽化物技術，形成金屬矽化物膜SIL。金屬矽化物膜SIL係可與實施形態1同樣作為而形成者。
之後，如圖54，圖55所示，於控制閘極電極部CG或記憶體閘極電極部MG或閘極電極部GE等之上方，形成層間絕緣膜(IL1、IL2、IL3、IL4)、插塞(P1、P2) 及配線(M1、M2)。層間絕緣膜，插塞及配線係可與實施形態1同樣作為而形成者。
藉由以上的工程，可形成本實施形態之半導體裝置者。
(實施形態3)
在實施形態1之半導體裝置中，以與控制閘極電極部CG相同的膜而構成周邊電晶體之閘極電極部GE，但以與控制閘極電極部CG不相同的膜而構成周邊電晶體之閘極電極部GE亦可。
以下，參照圖面同時，對於本實施形態之半導體裝置之構造加以說明。
〔構造說明〕
本實施形態之半導體裝置係具有：加以形成於記憶體單元範圍MA之記憶體單元(記憶體電晶體，控制電晶體)，和加以形成於周邊電路範圍PA之周邊電晶體。
(記憶體單元之構造說明)
圖56~圖58係顯示本實施形態之半導體裝置之剖面圖。於控制閘極電極部CG上，未加以配置間隙絕緣膜CAP，而加以配置金屬矽化物膜SIL的點則與實施形態1不同。
如圖56~圖58所示，記憶體單元(記憶體元件)係 由具有控制閘極電極部CG之控制電晶體，和具有記憶體閘極電極部MG之記憶體電晶體所成。
具體而言，記憶體單元係具有：加以配置於半導體基板100(翼片F)上方之控制閘極電極部CG，和加以配置於半導體基板100(翼片F)上方，與控制閘極電極部CG鄰接之記憶體閘極電極部MG。
控制閘極電極部CG及記憶體閘極電極部MG係於長方體狀之翼片F上，介隔閘極絕緣膜而加以配置。翼片F係由半導體基板100(翼片F)之上部所成，而翼片F的平面形狀係具有一定寬度(Y方向的長度)之線狀(於X方向具有長邊的矩形狀)。
控制閘極電極部CG與記憶體閘極電極部MG係呈橫切在翼片F地，延伸存在於Y方向(與A-A剖面部交叉之方向，紙面縱方向)(參照圖4)。
記憶體閘極電極部MG及控制閘極電極部CG係例如由多晶矽膜所成。
並且，對於控制閘極電極部CG與半導體基板100(翼片F)之間，係加以配置控制閘極絕緣膜CGI。此控制閘極絕緣膜CGI係例如，由氧化矽膜所成。並且，此控制閘極絕緣膜CGI係於記憶體閘極電極部MG側的端部具有厚膜部CGIa。
如此，由加大控制閘極絕緣膜CGI之記憶體閘極電極部MG側的端部之膜厚者，如在實施形態1所說明地，可使記憶體單元之保存特性(電荷的保持特性)提升者。
記憶體單元係更且，具有加以配置於記憶體閘極電極部MG與半導體基板100(翼片F)之間的絕緣膜ONO(106、107、108)。
另外，記憶體單元係更具有加以形成於半導體基板100之翼片F中的汲極範圍MD及源極範圍MS。另外，對於汲極範圍MD(n+型半導體範圍119b)、源極範圍MS(n+型半導體範圍111b)等之上部，係加以形成有金屬矽化物膜SIL。另外，對於記憶體閘極電極部MG及控制閘極電極部CG之上部係加以形成有金屬矽化物膜SIL。
另外，對於記憶體單元上係加以形成有層間絕緣膜(IL1、IL2、IL3、IL4)。對於此等的膜中，係加以形成有插塞(P1、P2)或配線(M1、M2)。
然而，在上述記憶體單元中，記憶體陣列的構成(圖4~圖6)及記憶體單元之動作(圖7~圖12)係與實施形態1之情況同樣之故，而省略其說明。
另外，於半導體裝置，除了記憶體單元範圍MA之其他，亦可設置加以形成有周邊電路之周邊電路範圍PA。對於加以形成於此周邊電路範圍PA之周邊電晶體的構造，於以下加以說明。
圖59係顯示本實施形態之半導體裝置之剖面圖。在圖59中，係顯示加以形成於周邊電路範圍PA之周邊電晶體的剖面。
如圖59所示，周邊電晶體係具有：加以配置於半導 體基板100(翼片F)之上方的閘極電極部GE，和加以設置於閘極電極部GE兩側之半導體基板100(翼片F)中的源極，汲極範圍SD。翼片F係由半導體基板100之上部所成，翼片F的平面形狀係具有一定寬度(Y方向的長度)之線狀(於X方向具有長邊的矩形狀)。閘極電極部GE係呈橫切在翼片F地，延伸存在於Y方向(與A-A剖面部交叉之方向，紙面縱方向)。
閘極電極部GE係例如，可使用與控制閘極電極部CG不同的膜者。另外，周邊電晶體係具有加以配置於閘極電極部GE與半導體基板100(翼片F)之間的閘極絕緣膜GI。閘極絕緣膜GI係可使用與控制閘極絕緣膜CGI不同的膜者。
例如，作為閘極絕緣膜GI，可使用熱氧化膜與high-k絕緣膜之層積膜者。另外，作為閘極電極部GE而可形成金屬電極膜者。作為金屬電極膜，係可使用氮化鉭/鈦/鋁所成的層積膜者。如此，作為閘極絕緣膜GI，使用具有高介電率膜之絕緣膜，而作為閘極電極部GE，使用具有金屬膜或金屬化合物膜之導電性膜。
另外，閘極絕緣膜GI係加以形成於形成在層間絕緣膜IL0之凹部的底面及側壁。另外，閘極電極部GE係介隔閘極絕緣膜GI而加以埋入於上述凹部的內部。
另外，對於閘極電極部GE之側壁部係加以形成有由絕緣膜所成之側壁絕緣膜SW。源極，汲極範圍SD係由n+型半導體範圍119b與n-型半導體範圍119a所成。n-型 半導體範圍119a係對於閘極電極部GE之側壁而言自我整合地加以形成。另外，n+型半導體範圍119b係對於側壁絕緣膜SW的側面而言自我整合地加以形成，而接合深度則較n-型半導體範圍119a為深，且不純物濃度為高。對於此源極，汲極範圍SD(n+型半導體範圍119b)之上部，係加以形成有金屬矽化物膜SIL。
另外，對於周邊電晶體(間隙絕緣膜CAP)上係加以形成有層間絕緣膜IL1、IL2、IL3、IL4。此等膜係例如由氧化矽膜所成。然而，在圖59中，雖未圖示，但於層間絕緣膜(IL1~IL4)中，形成插塞或配線亦可。
〔製法說明〕
接著，參照圖60~圖85同時，在說明本實施形態之半導體裝置之製造方法同時，將該半導體裝置之構成作為更明確。圖60~圖85係顯示本實施形態之半導體裝置之製造工程的剖面圖。然而，主要對於與實施形態1不同的點，加以詳細說明。
首先，如圖60，圖61所示，將氧化矽膜HM1及氮化矽膜HM2作為光罩，藉由蝕刻半導體基板100之時，而形成元件分離溝。接著，於元件分離溝之內部埋入氧化矽膜等之絕緣膜，藉由蝕刻絕緣膜表面之時，使元件分離範圍103的表面後退。藉由此，可形成翼片F(參照圖4之陰影部)。此時，加以形成於元件分離範圍103上之記憶體閘極電極部MG的底面則位於較翼片F之高度一半的 位置為上側者為佳。然而，在周邊電路範圍PA，亦形成翼片F。
接著，除去氮化矽膜HM2，將氧化矽膜HM1作為貫通膜，離子注入p型不純物(例如，硼(B)等)，形成p型阱(未圖示)。
接著，如圖62，圖63所示，在除去氧化矽膜HM1之後，於半導體基板100(翼片F)上，將成為控制閘極絕緣膜CGI及閘極絕緣膜GI的絕緣膜104，例如，藉由熱氧化而形成。
接著，於絕緣膜104上，使用CVD法等而形成控制閘極電極部CG或閘極電極部GE用之多晶矽膜105。接著，於多晶矽膜105上作為絕緣膜IF1，使用CVD法等而形成30nm程度膜厚之氮化矽膜。
接著，如圖64，圖65所示，使用光微影技術及乾蝕刻技術，而除去範圍MMA之絕緣膜104，多晶矽膜105及絕緣膜IF1，再藉由進行熱氧化之時，在範圍MMA中，於露出於側面之絕緣膜104之端部形成厚膜部CGIa。
接著，如圖66，圖67所示，形成絕緣膜ONO(106、107、108)。絕緣膜ONO係可與實施形態1同樣作為而形成者。
接著，於絕緣膜ONO(106、107、108)上，形成成為記憶體閘極電極部MG之導電性膜(多晶矽膜)109。
接著，如圖68，圖69所示，於範圍CCA之絕緣膜 104與多晶矽膜105之層積膜(控制閘極電極部CG)之側壁部，形成側壁狀的記憶體閘極電極部MG。例如，從其表面，僅特定的膜厚部分，藉由向異性之乾蝕刻而除去多晶矽膜。
接著，於記憶體單元範圍MA之範圍MMA之半導體基板100(翼片F)中，由注入砷(As)或磷(P)等之n型不純物者，形成n-型半導體範圍111a。接著，於記憶體閘極電極部MG之側壁部，形成側壁膜(側壁絕緣膜)SW，而於範圍MMA之半導體基板100(翼片F)中，由注入砷(As)或磷(P)等之n型不純物者，形成n+型半導體範圍111b。藉由此工程，加以形成n-型半導體範圍111a與n+型半導體範圍111b所成之源極範圍MS。
接著，埋入記憶體單元範圍MA之範圍MMA，形成埋入絕緣膜BL。例如，於半導體基板100之全面上，作為埋入絕緣膜BL，形成氧化矽膜，具體而言係SOG(Spin On Glass)膜。SOG膜係濕蝕刻速率為大，作為埋入絕緣膜BL而使用為最佳。
接著，如圖70，圖71所示，將SOG膜之上部，露出有記憶體閘極電極部MG為止，使用CMP法等而除去。例如，SOG膜之表面高度係自半導體基板100之表面為50nm程度。藉由調整SOG膜之表面高度之時，在後述之n型不純物之注入工程中，其控制則成為容易。
接著，如圖72，圖73所示，於半導體基板100之全面上，作為間隙絕緣膜CAP，使用CVD法等而形成氮化 矽膜。接著，如圖74，圖75所示，除去記憶體單元範圍MA之間隙絕緣膜CAP，藉由加工絕緣膜104與多晶矽膜105而形成控制閘極電極部CG。藉由此，而露出有汲極範圍MD之形成範圍。此時，在周邊電路範圍PA中，亦藉由加工絕緣膜104與多晶矽膜105與間隙絕緣膜CAP而形成此等之層積膜(一次閘極電極部)。
接著，如圖76，圖77所示，於範圍CCA及周邊電路範圍PA之半導體基板100(翼片F)中，由注入砷(As)或磷(P)等之n型不純物者，形成n-型半導體範圍119a。接著，於控制閘極電極部CG及周邊電路範圍PA之上述層積膜(一次閘極電極部)之側壁部，形成側壁膜(側壁絕緣膜)SW。接著，於範圍CCA及周邊電路範圍PA之半導體基板100(翼片F)中，由注入砷(As)或磷(P)等之n型不純物者，形成n+型半導體範圍119b。藉由此工程，加以形成n-型半導體範圍119a與n+型半導體範圍119b所成之汲極範圍MD。另外，加以形成n-型半導體範圍119a與n+型半導體範圍119b所成之源極，汲極範圍SD。
接著，於記憶體閘極電極部MG，控制閘極電極部CG，源極範圍MS，汲極範圍MD及源極，汲極範圍SD上，使用矽化物技術，形成金屬矽化物膜SIL。金屬矽化物膜SIL係可與實施形態1同樣作為而形成者。
接著，如圖78，圖79所示，於控制閘極電極部CG，記憶體閘極電極部MG及周邊電路範圍PA上述層積 膜(一次閘極電極部)之上方，作為層間絕緣膜IL0而使用CVD法等而堆積氧化矽膜。接著，將此氧化矽膜IL0之上部，至露出有間隙絕緣膜CAP為止，使用CMP法等而除去。
接著，藉由蝕刻而除去間隙絕緣膜CAP及周邊電路範圍PA之多晶矽膜105及絕緣膜104。藉由此工程，而加以設置凹部(溝)於周邊電晶體之閘極電極形成範圍(參照圖81)。
接著，如圖80，圖81所示，於上述凹部，形成周邊電晶體之閘極絕緣膜GI。例如，閘極絕緣膜GI，係由熱氧化膜與high-k絕緣膜之層積膜所成。例如，藉由熱氧化上述凹部的底面，形成1nm程度膜厚之氧化矽膜，更且，作為high-k絕緣膜，將5nm程度膜厚之Hf氧化膜，使用CVD法等而形成於氧化矽膜上及上述凹部的側壁。
接著，於閘極絕緣膜GI上，形成成為閘極電極GE之金屬電極膜。例如，於閘極絕緣膜GI上，作為阻障膜(未圖示)而形成氮化鈦膜之後，於此氮化鈦膜上，堆積金屬電極膜。作為金屬電極膜，係可使用氮化鉭/鈦/鋁所成的20nm程度膜厚之層積膜者。此等膜係例如，可藉由濺鍍法等而形成者。然而，對於作為周邊電晶體，形成p通道型MISFET之情況，係作為金屬電極膜，係可使用氮化鉭/氮化鈦/氮化鉭所成的20nm程度膜厚之層積膜者。
接著，如圖82，圖83所示，將熱氧化膜與high-k絕緣膜之層積膜及金屬電極膜，至露出有層間絕緣膜IL0的 表面為止，使用CMP法等而除去。藉由此工程，於上述凹部，加以形成閘極絕緣膜GI及閘極電極部GE。如此之閘極絕緣膜GI及閘極電極部GE的構成部係稱為high-k/金屬構造。
之後，如圖84，圖85所示，於控制閘極電極部CG或記憶體閘極電極部MG或閘極電極部GE等之上方，形成層間絕緣膜(IL1、IL2、IL3、IL4)、插塞(P1、P2)及配線(M1、M2)。層間絕緣膜，插塞及配線係可與實施形態1同樣作為而形成者。
藉由以上的工程，可形成本實施形態之半導體裝置者。
(實施形態4)
在實施形態1之半導體裝置中，係將控制閘極絕緣膜CGI作為單層之熱氧化膜，但將控制閘極絕緣膜CGI之平坦部與厚膜部作為不同的膜(熱氧化膜與儲存膜)亦可。
以下，參照圖面同時，對於本實施形態之半導體裝置之構造加以說明。
〔構造說明〕
本實施形態之半導體裝置係具有：加以形成於記憶體單元範圍MA之記憶體單元(記憶體電晶體，控制電晶體)，和加以形成於周邊電路範圍PA之周邊電晶體(參照圖108)。
(記憶體單元之構造說明)
圖86~圖88係顯示本實施形態之半導體裝置之剖面圖。
如圖86~圖88所示，記憶體單元(記憶體元件)係由具有控制閘極電極部CG之控制電晶體，和具有記憶體閘極電極部MG之記憶體電晶體所成。
具體而言，記憶體單元係具有：加以配置於半導體基板100(翼片F)上方之控制閘極電極部CG，和加以配置於半導體基板100(翼片F)上方，與控制閘極電極部CG鄰接之記憶體閘極電極部MG。
控制閘極電極部CG及記憶體閘極電極部MG係於長方體狀之翼片F上，介隔閘極絕緣膜而加以配置。翼片F係由半導體基板100(翼片F)之上部所成，而翼片F的平面形狀係具有一定寬度(Y方向的長度)之線狀(於X方向具有長邊的矩形狀)。
控制閘極電極部CG與記憶體閘極電極部MG係呈橫切在翼片F地，延伸存在於Y方向(與A-A剖面部交叉之方向，紙面縱方向)(參照圖4)。
記憶體閘極電極部MG及控制閘極電極部CG係例如由多晶矽膜所成。
並且，對於控制閘極電極部CG與半導體基板100(翼片F)之間，係加以配置控制閘極絕緣膜CGI。此控制閘極絕緣膜CGI係具有膜厚略相同之平坦部(橫部)與 較平坦部之膜厚為厚，而位於記憶體閘極電極部MG側的端部之厚膜部CGIa。
如此，由加大控制閘極絕緣膜CGI之記憶體閘極電極部MG側的端部之膜厚者，如在實施形態1所說明地，可使記憶體單元之保存特性(電荷的保持特性)提升者。
記憶體單元係更且，具有加以配置於記憶體閘極電極部MG與半導體基板100(翼片F)之間的絕緣膜ONO(106、107、108)。
另外，記憶體單元係更具有加以形成於半導體基板100之翼片F中的汲極範圍MD及源極範圍MS。另外，對於汲極範圍MD(n+型半導體範圍119b)、源極範圍MS(n+型半導體範圍111b)等之上部，係加以形成有金屬矽化物膜SIL。另外，對於記憶體閘極電極部MG及控制閘極電極部CG之上部係加以形成有金屬矽化物膜SIL。
另外，對於記憶體單元上係加以形成有層間絕緣膜(IL1、IL2、IL3、IL4)。對於此等的膜中，係加以形成有插塞(P1、P2)或配線(M1、M2)。
然而，在上述記憶體單元中，記憶體陣列的構成(圖4~圖6)及記憶體單元之動作(圖7~圖12)係與實施形態1之情況同樣之故，而省略其說明。
另外，於半導體裝置，除了記憶體單元範圍MA之其他，亦可設置加以形成有周邊電路之周邊電路範圍PA。加以形成於此周邊電路範圍PA之周邊電晶體的構造係與 實施形態1之情況同樣之故，而省略其說明(參照圖21)。
〔製法說明〕
接著，參照圖89~圖108同時，在說明本實施形態之半導體裝置之製造方法同時，將該半導體裝置之構成作為更明確。圖89~圖108係顯示本實施形態之半導體裝置之製造工程的剖面圖。然而，主要對於與實施形態1不同的點，加以詳細說明。
首先，如圖89，圖90所示，將氧化矽膜HM1及氮化矽膜HM2作為光罩，藉由蝕刻半導體基板100之時，而形成元件分離溝。接著，於元件分離溝之內部埋入氧化矽膜等之絕緣膜，藉由蝕刻絕緣膜表面之時，使元件分離範圍103的表面後退。藉由此，可形成翼片F(參照圖4之陰影部)。此時，加以形成於元件分離範圍103上之記憶體閘極電極部MG的底面則位於較翼片F之高度一半的位置為上側者為佳。然而，在周邊電路範圍PA，亦形成翼片F。
接著，除去氮化矽膜HM2，將氧化矽膜HM1作為貫通膜，離子注入p型不純物(例如，硼(B)等)，形成p型阱(未圖示)。
接著，如圖91，圖92所示，在除去氧化矽膜HM1之後，於半導體基板100(翼片F)上，例如，藉由熱氧化而形成絕緣膜HM3。
接著，於絕緣膜HM3上，作為絕緣膜(犧牲膜，墊片用之絕緣膜)SPM，使用CVD法等而形成80nm程度膜厚之氮化矽膜。
接著，如圖93及圖94所示，使用光微影技術及乾蝕刻技術，除去範圍CCA及周邊電路範圍PA之絕緣膜HM3及絕緣膜SPM。藉由此，於範圍MMA，殘存有絕緣膜HM3及絕緣膜SPM之層積膜。
接著，如圖95，圖96所示，於半導體基板100之全面上，形成成為厚膜部CGIa之絕緣膜。例如，於絕緣膜HM3及絕緣膜SPM之層積膜之側面及上面，使用CVD法等而形成10nm程度之氧化矽膜。接著，如圖97，圖98所示，回蝕此氧化矽膜。此時，僅絕緣膜HM3及絕緣膜SPM之層積膜的側面之下部，呈殘存有氧化矽膜(側壁膜)地調整回蝕條件。殘存於此側面的下部之氧化矽膜則成為厚膜部CGIa。此時，如圖97之C-C剖面部所示，對於翼片F之側面亦加以形成厚膜部CGIa。
接著，如圖99，圖100所示，於範圍CCA及周邊電路範圍PA上，例如，藉由熱氧化而形成成為控制閘極絕緣膜CGI及閘極絕緣膜GI的絕緣膜104。藉由此，加以形成絕緣膜(熱氧化膜)104，和堆積膜之氧化矽膜(側壁膜)所成之控制閘極絕緣膜CGI。如此，將厚膜部與平坦部(至少，位於與控制閘極絕緣膜CGI之記憶體閘極電極部MG側相反側之端部的膜)作為不同的膜亦可。
接著，於絕緣膜104及絕緣膜SPM上，形成控制閘 極電極部CG或閘極電極部GE用之150nm程度膜厚之多晶矽膜105。接著，將多晶矽膜105，露出有絕緣膜SPM為止，使用CMP法等而除去。接著，藉由蝕刻而除去絕緣膜SPM及其下層之絕緣膜HM3。藉由此工程，而加以設置凹部(溝)於範圍MMA(參照圖10)。
接著，如圖101，圖102所示，形成絕緣膜ONO(106、107、108)。首先，於上述凹部內及多晶矽膜105上，作為下層絕緣膜106，例如，形成氧化矽膜。此氧化矽膜係例如，藉由熱氧化法等，以4nm程度的膜厚而形成。接著，於下層絕緣膜106上，作為中層絕緣膜107，例如，藉由CVD法等而以7nm程度的膜厚，堆積氮化矽膜。此中層絕緣膜107則成為記憶體單元之電荷積蓄部。接著，於中層絕緣膜107上，形成上層絕緣膜108。例如，於中層絕緣膜107上，作為上層絕緣膜108，例如，藉由CVD法等而以9nm程度的膜厚，堆積氧化矽膜。
接著，於絕緣膜ONO(106、107、108)上，形成成為記憶體閘極電極部MG之導電性膜109。例如，於絕緣膜ONO(106、107、108)上，作為導電性膜109，使用CVD法等而堆積40nm程度之多晶矽膜。
接著，如圖103，圖104所示，於範圍CCA之絕緣膜104與多晶矽膜105之層積膜(控制閘極電極部CG)之側壁部，形成側壁狀的記憶體閘極電極部MG。例如，從其表面，僅特定的膜厚部分，藉由向異性之乾蝕刻而除去 多晶矽膜。
接著，如圖105，圖106所示，於周邊電路範圍PA，形成閘極絕緣膜GI及閘極電極部GE。例如，使用光微影技術及乾蝕刻技術，加工周邊電路範圍PA之絕緣膜104與多晶矽膜105(參照圖106)。
接著，在記憶體單元範圍MA中，形成源極範圍MS及汲極範圍MD，而在周邊電路範圍PA中，形成源極，汲極範圍SD。此等之範圍係可與實施形態1同樣作為而形成者。
接著，於控制閘極電極部CG，記憶體閘極電極部MG，源極範圍MS，汲極範圍MD，閘極電極部GE及源極，汲極範圍SD上，使用矽化物技術，形成金屬矽化物膜SIL。金屬矽化物膜SIL係可與實施形態1同樣作為而形成者。
之後，如圖107，圖108所示，於控制閘極電極部CG或記憶體閘極電極部MG或閘極電極部GE等之上方，形成層間絕緣膜(IL1、IL2、IL3、IL4)、插塞(P1、P2)及配線(M1、M2)。層間絕緣膜，插塞及配線係可與實施形態1同樣作為而形成者。
藉由以上的工程，可形成本實施形態之半導體裝置者。
(應用例1)
在上述實施形態1~4之半導體裝置中，將記憶體單元 及周邊電晶體形成於翼片F上，但將記憶體單元及周邊電晶體形成於平坦之半導體基板之活性範圍上亦可。
例如，圖4所示，將翼片F之範圍作為元件分離範圍103與其表面高度為同程度之活性範圍(p型阱)亦可。此情況，可利用活性範圍而形成源極線SL之故，可省略插塞P1或源極線SL者。
(應用例2)
將構成絕緣膜ONO之上層絕緣膜108作為層積膜亦可。例如，上層絕緣膜108，由加以形成於中層絕緣膜107上之氧氮化矽膜，和加以形成於其上方之氮化矽膜，和加以形成於其上方之氧化矽膜的層積膜而構成。換言之，將上層絕緣膜108，以自下方加以層積氧氮化矽膜，氮化矽膜及矽氧化膜之層積膜而構成。
(應用例3)
在實施形態2中，加大多晶矽膜之記憶體閘極電極部MG側的端部下之矽鍺膜105a之凹窪(凹部，切口)，作為於其內部，放入有絕緣膜ONO(106、107、108)及記憶體閘極電極部MG之一部分的構成亦可。以ONOa而顯示放入於凹窪之絕緣膜ONO之部分，而以MGa而顯示放入於凹窪之記憶體閘極電極部MG的部分。圖109係顯示應用例之半導體裝置之剖面圖。
如此，由加大控制閘極絕緣膜CGI之記憶體閘極電極 部MG側的端部之膜厚者，如在實施形態1所說明地，可使記憶體單元之保存特性(電荷的保持特性)提升者。
另外，藉由放入於凹窪之記憶體閘極電極部MG之一部分MGa，在讀出時，可縮小控制閘極電極部CG下之通道的阻抗，而可提升讀出特性者。
以上，依據其實施形態而具體地說明過藉由本發明者所作為之發明，但本發明係並不加以限定於前述實施形態者，而在不脫離其內容的範圍當然可做種種變更者。
例如，組合實施形態2或4之記憶體單元，和實施形態3之周邊電晶體亦可。
100‧‧‧半導體基板
105‧‧‧多晶矽膜
106‧‧‧下層絕緣膜
107‧‧‧中層絕緣膜
108‧‧‧上層絕緣膜
109‧‧‧導電性膜
111a‧‧‧n-型半導體範圍
111b‧‧‧n+型半導體範圍
119a‧‧‧n-型半導體範圍
119b‧‧‧n+型半導體範圍
A‧‧‧邏輯部
CAP‧‧‧間隙絕緣膜
CCA‧‧‧範圍
CG‧‧‧控制閘極電極部
CGI‧‧‧控制閘極絕緣膜
CGIa‧‧‧厚膜部
DL‧‧‧汲極線
F‧‧‧翼片
IL1~IL3‧‧‧層間絕緣膜
M1、M2‧‧‧配線
MA‧‧‧記憶體單元範圍
MD‧‧‧汲極範圍
MG‧‧‧記憶體閘極電極部
MMA‧‧‧範圍
MS‧‧‧源極範圍
ONO‧‧‧絕緣膜
P1、P2‧‧‧插塞
SIL‧‧‧金屬矽化物膜
SW‧‧‧側壁膜(側壁絕緣膜)

Claims (20)

  1. 一種半導體裝置，其特徵為具有：半導體基板，和加以配置於前述半導體基板上方之第1閘極電極部，和於前述半導體基板上方，呈與前述第1閘極電極部鄰接地加以配置之第2閘極電極部，和加以形成於前述第1閘極電極部與前述半導體基板之間的第1絕緣膜，和加以形成於前述第2閘極電極部與前述半導體基板之間，及前述第1閘極電極部與前述第2閘極電極部之間，具有電荷存積部於內部之第2絕緣膜者；前述第1絕緣膜係於前述第2閘極電極部側之端部具有厚膜部，而前述厚膜部之膜厚係較前述第1絕緣膜之與前述第2閘極電極部側相反側之端部的膜厚為大者。
  2. 如申請專利範圍第1項記載之半導體裝置，其中，於前述半導體基板之上部，具有延伸存在於第1方向之長方體狀的翼片，前述第1閘極電極部係介隔前述第1絕緣膜而加以配置於前述翼片上，而延伸存在於與前述第1方向交叉之第2方向。
  3. 如申請專利範圍第1項記載之半導體裝置，其中，藉由自前述第2閘極電極部注入電洞至前述電荷蓄積 部之時，而消去加以蓄積於前述電荷蓄積部之電子。
  4. 如申請專利範圍第3項記載之半導體裝置，其中，藉由自前述半導體基板注入電子至前述電荷蓄積部之時，而蓄積電子至前述電荷蓄積部。
  5. 如申請專利範圍第1項記載之半導體裝置，其中，前述厚膜部係具有第1膜部與前述第1膜部上之第2膜部，前述第1膜部係加以形成於前述第1閘極電極部與前述半導體基板之間的第1膜之前述第2閘極電極部側之端部，前述第2膜部係前述第2絕緣膜之一部分。
  6. 如申請專利範圍第5項記載之半導體裝置，其中，前述第2絕緣膜係具有：成為前述電荷蓄積部之中層絕緣膜，和前述中層絕緣膜上之上層絕緣膜，和前述中層絕緣膜下之下層絕緣膜，前述第2絕緣膜之一部分係位於前述第1閘極電極部下的前述下層絕緣膜之端部。
  7. 如申請專利範圍第6項記載之半導體裝置，其中，前述第1閘極電極部係具有第1層，與前述第1層上之第2層， 前述下層絕緣膜之前述端部與前述第1層係鄰接著。
  8. 如申請專利範圍第1項記載之半導體裝置，其中，前述第1絕緣膜之前述厚膜部，和前述第1絕緣膜之與前述第2閘極電極部側相反側之端部係由不同的膜所成。
  9. 如申請專利範圍第2項記載之半導體裝置，其中，具有與前述翼片排列而延伸存在於前述第1方向之元件分離，其表面高度則為前述翼片底面的高度之元件分離，位於前述元件分離上方之前述第2閘極電極部之底面，係加以配置於較前述翼片的一半高度之位置為上側。
  10. 如申請專利範圍第1項記載之半導體裝置，其中，前述第2絕緣膜係具有：成為前述電荷蓄積部之中層絕緣膜，和前述中層絕緣膜上之上層絕緣膜，和前述中層絕緣膜下之下層絕緣膜，前述上層絕緣膜係具有自下方加以層積氧氮化矽膜，氮化矽膜及矽氧化膜之層積膜。
  11. 如申請專利範圍第1項記載之半導體裝置，其中，具有：加以形成於前述半導體基板之第1範圍，且具有前述第1閘極電極部，前述第2閘極電極部，前述第1 絕緣膜，及前述第2絕緣膜的第1元件，和加以形成於前述半導體基板之第2範圍，且具有介隔第3絕緣膜而加以配置於前述半導體基板上之第3閘極電極部，和加以形成於前述第3閘極電極部兩側之前述半導體基板中之源極，汲極範圍的第2元件。
  12. 如申請專利範圍第11項記載之半導體裝置，其中，前述第3絕緣膜係具有高介電率膜，前述第3閘極電極部係具有金屬膜或金屬化合物膜。
  13. 一種半導體裝置之製造方法，其特徵為具有：(a)於半導體基板上，依序形成第1絕緣膜及第1導電膜之工程，(b)除去前述半導體基板之第1範圍的前述第1絕緣膜及第1導電膜之工程，(c)於前述第1絕緣膜之前述第1範圍側的端部，形成厚膜部的工程，(d)於前述第1導電膜之上面及側面，依序形成第2絕緣膜及第2導電膜之工程，(e)藉由蝕刻前述第2絕緣膜及前述第2導電膜之時，於前述第1絕緣膜及前述第1導電膜之前述第1範圍側的側壁，介隔前述第2絕緣膜而使前述第2導電膜殘存之工程。
  14. 如申請專利範圍第13項記載之半導體裝置之製造方法，其中， 於(a)工程之前，具有形成長方體狀的翼片於前述半導體基板之上部的工程，前述(c)工程之厚膜部係加以形成於前述翼片的上面及側面。
  15. 如申請專利範圍第13項記載之半導體裝置之製造方法，其中，具有：(g)形成具有介隔第3絕緣膜而加以配置於前述半導體基板上之閘極電極部，和加以形成於前述閘極電極部兩側之前述半導體基板中之源極，汲極範圍的電晶體之工程。
  16. 如申請專利範圍第15項記載之半導體裝置之製造方法，其中，前述第3絕緣膜係具有高介電率膜，前述閘極電極部係具有金屬膜或金屬化合物膜。
  17. 如申請專利範圍第14項記載之半導體裝置之製造方法，其中，具有形成與前述翼片排列而延伸存在於第1方向之元件分離，其表面高度則為前述翼片底面的高度之元件分離之工程，位於前述元件分離上方之前述第2導電膜之底面，係加以配置於較前述翼片的一半高度之位置為上側。
  18. 如申請專利範圍第13項記載之半導體裝置之製造方法，其中，前述第2絕緣膜係具有：成為電荷蓄積部之中層絕緣 膜，和前述中層絕緣膜上之上層絕緣膜，和前述中層絕緣膜下之下層絕緣膜，前述上層絕緣膜係具有自下方加以層積氧氮化矽膜，氮化矽膜及矽氧化膜之層積膜。
  19. 一種半導體裝置之製造方法，其特徵為具有：(a)於半導體基板上，形成第1絕緣膜，形成具有前述第1絕緣膜上之第1層部及前述第1層部上的第2層部之第1導電膜的工程，(b)除去前述半導體基板之第1範圍的前述第1絕緣膜及第1導電膜之工程，(c)除去自前述第1絕緣膜，前述第1層及前述第2層部的側面露出之前述第1層部，於前述第1絕緣膜與前述第2層部之間形成凹窪之工程，(d)於前述第1導電膜之上面及側面，依序形成第2絕緣膜及第2導電膜之同時，藉由配置前述第2絕緣膜之一部分於前述凹窪之時，於前述第1絕緣膜之前述第1範圍側的端部，形成前述第1絕緣膜與前述第2絕緣膜之前述一部分所成之厚膜部之工程，(e)藉由蝕刻前述第2絕緣膜及前述第2導電膜之時，於前述第1絕緣膜及前述第1導電膜之前述第1範圍側的側壁，介隔前述第2絕緣膜而使前述第2導電膜殘存之工程。
  20. 一種半導體裝置之製造方法，其特徵為具有：(a)於半導體基板之第1範圍形成犧牲膜之工程， (b)於前述犧牲膜之側面的下部，形成側壁膜，藉由形成絕緣膜於前述半導體基板表面之時，形成前述側壁膜與前述絕緣膜所成之第1絕緣膜之工程，(c)於前述第1絕緣膜上形成第1導電膜之工程，(d)在除去前述犧牲膜之後，於前述第1導電膜之上面及側面，依序形成第2絕緣膜及第2導電膜之工程，(e)藉由蝕刻前述第2絕緣膜及前述第2導電膜之時，於前述第1絕緣膜及前述第1導電膜之前述第1範圍側的側壁，介隔前述第2絕緣膜而使前述第2導電膜殘存之工程。
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