TW201628167A - 半導體裝置及驅動半導體裝置之方法 - Google Patents

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Abstract

提供一半導體裝置，具有減少的面積，且有更高的集成度以及更大的儲存容量。使用一多值記憶體單元，其包含一包含背閘極電極之讀取電晶體以及寫入電晶體。藉由開啟該寫入電晶體來寫入資料，以便供應根據該資料之電位至一節點，該寫入電晶體之源極電極和汲極電極之其中一者和該讀取電晶體之閘極電極彼此電連接於該節點處，然後關閉該寫入電晶體，並且於該節點中保持一預定電位。藉由供應讀取控制電位至電連接至該讀取電晶體之源極電極和汲極電極之其中一者的控制信號線，然後偵測讀取信號線之電位變化來讀取資料。

Description

半導體裝置及驅動半導體裝置之方法
本發明係關於使用半導體元件之半導體裝置，以及驅動該半導體裝置之方法。
在此說明書中，半導體裝置意指可藉由利用半導體特性而作用之所有類型的裝置，半導體電路、記憶體裝置、影像裝置、顯示裝置、電光裝置、電子裝置等等皆為半導體裝置。
使用半導體元件之儲存裝置大致上分為兩種類別：當電源供應停止時喪失已儲存資料之揮發性裝置，以及當即使不供應電源時仍保持已儲存資料之非揮發性裝置。
揮發性儲存裝置之一典型範例為DRAM(動態隨機存取記憶體)。DRAM以選擇一包含於儲存元件中的電晶體，以及在電容器中保持電荷之方式儲存資料。
當自DRAM讀取資料時，依據上述原理喪失電容器中的電荷；因此，每當讀取資料時，需要另一個寫入操作。此外，包含於儲存元件中的電晶體具有漏電流，即使當電 晶體未被選擇時，電荷流入及流出電容器，以至於資料保持時間很短暫。由於此原因，在預定時間間隔需要另一寫入操作(刷新(refresh)操作)，且充分地降低電力消耗係困難的。再者，因為當電源供應停止時會喪失已儲存之資料，為了長時間保持該資料，需要額外的使用磁性材料或光學材料的儲存裝置。
揮發性儲存裝置之另一範例為SRAM(靜態隨機存取記憶體)。SRAM藉由使用例如正反器(flip-flop)之電路來保持已儲存資料，因此不需要刷新操作。這表示SRAM較DRAM具有優勢。然而，每儲存容量的成本因為使用例如正反器之電路而增加。此外，如同在DRAM中，當電源供應停止時，在SRAM中的已儲存資料會喪失。
非揮發性儲存裝置之一典型範例為快閃記憶體。快閃記憶體包含在電晶體中之閘極電極和通道形成區之間的浮置閘極，且藉由保持在該浮置閘極中的電荷而儲存資料。因此，快閃記憶體具有極長的保持時間(幾乎是永久)以及不需要在揮發性儲存裝置中所需要之刷新操作的優點(例如，參見專利文件1)。
然而，包含於儲存元件中的閘極絕緣層由於寫入時產生的穿隧電流而惡化，因此該儲存元件在預定次數的寫入操作之後停止其功能。為了減少此問題的不利影響，採用例如使對於儲存元件之寫入操作次數均等的方法。然而，需要複雜的周邊電路來實現此方法。此外，採用此方法無法解決使用期限的根本問題。換言之，快閃記憶體並不適 用於經常性重寫資料之應用。
此外，需要高電壓用於浮置閘極中的電荷保持或電荷移除，亦需要用於產生高電壓之電路。再者，需要花費相對長的時間來保持或移除電荷，而且不容易以更高速度來執行寫入和抹除。
[參考文獻] [專利文件]
[專利文件1]日本公開專利申請案號第S57-105889號。
有鑑於前述之問題，所揭示之本發明一實施例之目的為提供一半導體裝置，其具有即使當電源停止供應時仍可保持已儲存之資料，且寫入次數無限制之新穎的結構。
另一目的為提供一有更高集成度及更大儲存容量的半導體裝置。
另一目的為提供一具有穩定操作之高度可靠的半導體裝置。
另一目的為提供一可高速操作的半導體裝置。
另一目的為提供一消耗低功率的半導體裝置。
此說明書中所揭示之本發明的一個實施例至少達到上述目的之一。
本發明之一實施例係一半導體裝置，其包含一包含寫 入電晶體及包含背閘極電極之讀取電晶體之記憶體單元(memory cell)、控制信號線、位元線、字元線、及讀取信號線，其中該讀取電晶體之閘極電極電連接至該寫入電晶體之源極電極和汲極電極之其中一者，該讀取電晶體之源極電極和汲極電極之其中一者電連接至該控制信號線，該讀取電晶體之該源極電極和該汲極電極之其中另一者電連接至該讀取信號線，該寫入電晶體之閘極電極電連接至該字元線，及該寫入電晶體之該源極電極和該汲極電極之其中另一者電連接至該位元線。
本發明之一實施例係一半導體裝置，其包含一包括有包含背閘極電極之第一電晶體及包含氧化物半導體之第二電晶體之記憶體單元、第一佈線、第二佈線、第三佈線、及第四佈線，其中該第一電晶體之閘極電極電連接至該第二電晶體之源極電極和汲極電極之其中一者，該第一電晶體之源極電極和汲極電極之其中一者以及該第一電晶體之該背閘極電極電連接至該第一佈線，該第一電晶體之該源極電極和該汲極電極之其中另一者電連接至該第四佈線，該第二電晶體之閘極電極電連接至該第三佈線，及該第二電晶體之該源極電極和該汲極電極之其中另一者電連接至該第二佈線。
在該等半導體裝置中，使用包含氧化物半導體之電晶體作為該寫入電晶體或該第二電晶體，藉此可較少實施刷新操作以及可實現非揮發性半導體裝置。
在該等半導體裝置中，針對在該寫入電晶體或該第二 電晶體中的半導體層，較佳使用具有能隙大於3eV的材料。
應注意在此說明書等之中，非揮發性半導體裝置意指即使無電源供應至其，仍可保持資料長達一段特定時間或更長(1×104秒或更長，較佳為1×106秒或更長)的半導體裝置。
在該等半導體裝置中，將供應至該位元線或該第二佈線的電位經由該寫入電晶體或該第二電晶體供應至一節點，該寫入電晶體或該第二電晶體之該源極電極和該汲極電極之其中一者和該讀取電晶體或該第一電晶體之該閘極電極彼此連接於該節點處，並且在該節點中保持一預定電位，使得資料被寫入。
藉由根據將被儲存之資料來充電保持於該節點中的電位，一多值型半導體裝置可運作，其中複數種資料可被儲存於一個記憶體單元中。
因為該讀取電晶體或該第一電晶體之臨界電壓中的變動較小，因而可更輕易地多值化該記憶體單元。此外，因為該讀取電晶體或該第一電晶體之臨界電壓中的變動較小，可實現具有更大儲存容量、更多穩定操作、及更高可靠度的半導體裝置。
可藉由供應(預充電)電荷至該讀取信號線或該第四佈線，然後循序地供應複數個讀取控制電位VCL至該讀取信號線或該第一佈線，並偵測該讀取信號線或該第四佈線之電位變化來讀取儲存於該記憶體單元中的多值資料。
較佳由該複數個讀取控制電位VCL之最小絕對值開始循序地供應該複數個讀取控制電位VCL，因為可降低功率消耗。
此外，可增加一電容器至儲存資料的節點。藉由增加該電容器，儲存於該節點的資料可被保持更長的時間。
使用本發明之一實施例，可減少半導體裝置之面積。因此，可提供有更高集成度以及更大儲存容量的半導體裝置。
因為資料寫入不需要高電壓，因此不容易產生例如閘極絕緣層惡化的問題；因此，大幅增加資料可被重寫的次數以及可靠度。
再者，不需要抹除資料的操作，藉此可輕易地實現高速操作。
使用包含氧化物半導體之電晶體作為記憶體單元，藉此可保持已儲存之資料達相當長的一段時間。換言之，刷新操作變得不需要，或可較少實施刷新操作以減少半導體裝置的功率消耗。並且，即使當電源不供應至該半導體裝置時，仍可長時間保持已儲存之資料。
200‧‧‧記憶體單元
201‧‧‧第一電晶體
202‧‧‧第二電晶體
203‧‧‧背閘極電極
211‧‧‧第一佈線
212‧‧‧第二佈線
213‧‧‧第三佈線
214‧‧‧第四佈線
215‧‧‧第五佈線
220‧‧‧電容器
250‧‧‧記憶體單元
281‧‧‧節點
301‧‧‧步驟
302‧‧‧步驟
303‧‧‧判斷
304‧‧‧步驟
305‧‧‧判斷
306‧‧‧步驟
307‧‧‧判斷
311‧‧‧步驟
312‧‧‧步驟
313‧‧‧步驟
314‧‧‧步驟
400‧‧‧基板
401‧‧‧閘極電極
402‧‧‧閘極絕緣層
403‧‧‧氧化物半導體層
405a‧‧‧源極電極
405b‧‧‧汲極電極
406‧‧‧通道保護層
407‧‧‧絕緣層
409‧‧‧保護絕緣層
410‧‧‧電晶體
411‧‧‧背閘極電極
420‧‧‧抗蝕遮罩
430‧‧‧氧氣
436‧‧‧基底層
441‧‧‧氧化物半導體層
450‧‧‧電晶體
460‧‧‧電晶體
470‧‧‧電晶體
701‧‧‧外殼
702‧‧‧外殼
703‧‧‧顯示部
704‧‧‧鍵盤
711‧‧‧主體
712‧‧‧觸控筆
713‧‧‧顯示部
714‧‧‧操作按鈕
715‧‧‧外部介面
720‧‧‧電子書閱讀器
721‧‧‧外殼
723‧‧‧外殼
725‧‧‧顯示部
727‧‧‧顯示部
731‧‧‧電源
733‧‧‧操作鍵
735‧‧‧揚聲器
737‧‧‧樞紐部
740‧‧‧外殼
741‧‧‧外殼
742‧‧‧顯示面板
743‧‧‧揚聲器
744‧‧‧麥克風
745‧‧‧操作鍵
746‧‧‧指向裝置
747‧‧‧相機鏡頭
748‧‧‧外部連接端子
749‧‧‧太陽能電池
750‧‧‧外部記憶體插槽
761‧‧‧主體
763‧‧‧接目鏡
764‧‧‧操作開關
765‧‧‧顯示部
766‧‧‧電池
767‧‧‧顯示部
770‧‧‧電視機裝置
771‧‧‧外殼
773‧‧‧顯示部
775‧‧‧底座
780‧‧‧遙控器
1200‧‧‧記憶體單元
1201‧‧‧第一電晶體
1202‧‧‧第二電晶體
1203‧‧‧背閘極電極
1211‧‧‧第一驅動器電路
1212‧‧‧第二驅動器電路
1213‧‧‧第三驅動器電路
1214‧‧‧第四驅動器電路
1300‧‧‧記憶體單元陣列
圖1A和1B為半導體裝置之電路圖。
圖2為描述半導體裝置之操作的流程圖。
圖3為半導體裝置之電路圖。
圖4為半導體裝置之電路圖。
圖5A至5E為關於半導體裝置之製造步驟的橫截面圖。
圖6A至6C為半導體裝置之橫截面圖。
圖7A至7D為半導體裝置之橫截面圖。
圖8A至8F描述包含半導體裝置之電子裝置。
以下，將參考圖式說明本發明之實施例。應注意本發明並不侷限於下列描述，所屬技術領域中熟習此技藝之人士將輕易地理解，在不偏離本發明之精神及範圍下可以各種方式修改其形式及細節。因此，本發明不應被理解為受限於下述實施例中的說明。
電晶體為一種半導體元件，且可實現電流或電壓之放大、控制導電或非導電之開關操作等等。此說明書中的電晶體包括絕緣閘場效電晶體(IGFET)和薄膜電晶體(TFT)。
應注意，為了易於理解，在某些情況下，圖式等所描述之各結構的位置、大小、範圍等並未被精確地表現。因此，所揭示之發明不必然侷限於圖式等所揭露之位置、大小、範圍等。
應注意在此說明書等之中，使用例如「第一」、「第二」及「第三」之序號以避免元件之間的混淆，該等詞並非表示元件數目之限制。
此外，在此說明書等之中，例如「電極」或「佈線」 之詞並非侷限元件之功能。例如，有時候「電極」被使用作為「佈線」之一部分，反之亦然。再者，「電極」或「佈線」之詞可包括以積體之方式形成複數個「電極」或「佈線」的情況。
「源極」和「汲極」之功能有時候會相互取代，例如當使用相反極性之電晶體時或當在電路操作中改變電流流動方向時。因此，在此說明書中，「源極」和「汲極」之詞可相互交換。
應注意在此說明書等之中，「電連接」之詞包括元件經由「具有任何電功能之物體」連接之情況。「具有任何電功能之物體」並無特殊限制，只要在經由該物體而連接的元件之間可傳輸及接收電信號即可。
「具有任何電功能之物體」的範例有開關元件例如電晶體，電阻器，電感器，電容器，和具有各種功能之元件以及電極和佈線。
(實施例1)
在此實施例中，將參考圖1A和1B及圖2說明依據本發明之一實施例的半導體裝置之電路結構和操作。在此實施例中，說明使用其中電子為多數載子之n通道電晶體作為電晶體的例子。
在圖1A和1B中，說明揭露於此實施例中之半導體裝置的電路結構。圖1A中所示之半導體裝置包含非揮發性記憶體單元200，其包含第一電晶體201及第二電晶體202。 在圖1A中，第一佈線211(亦稱為控制信號線CL)和第一電晶體201(亦稱為電晶體TRR)之源極電極和汲極電極之其中一者彼此電連接。第一電晶體201之源極電極和汲極電極之其中另一者電連接至第四佈線214(亦稱為讀取信號線RL)。第一電晶體201包含背閘極電極203，且背閘極電極203電連接至第一佈線211。
應注意提供該背閘極電極，使得形成於半導體層中的通道形成區被放置在閘極電極和該背閘極電極之間。該背閘極電極係使用導電層形成，且具有緩解無意地施加至該通道形成區的電場並降低電晶體之臨界電壓中的變動。此外，該背閘極電極可以相似於該閘極電極之方式運作。藉由充電該背閘極電極之電位，可改變該電晶體之臨界電壓。
第二電晶體202(亦稱為電晶體TRW)之源極電極和汲極電極之其中一者和第一電晶體201之閘極電極彼此電連接。第二電晶體202之源極電極和汲極電極之其中另一者電連接至第二佈線212(亦稱為位元線BL)。第二電晶體202之閘極電極電連接至第三佈線213(亦稱為字元線WL)。第一電晶體201作為讀取電晶體，且第二電晶體202作為寫入電晶體。
係寫入電晶體之第二電晶體202在周圍溫度(例如25℃)的截止狀態電流為100zA(1×10-19A)或更少，較佳為10zA(1×10-20A)或更少，更佳為1zA(1×10-21A)或更少。雖然使用包含一般矽半導體之電晶體很難達到如 此低的截止狀態電流，但使用包含於適當之條件下處理且具有大約3.0eV至3.5eV之大能隙的氧化物半導體之電晶體，便可達到如此低的截止狀態電流。因此，使用包含該氧化物半導體作為半導體層之電晶體來作為該寫入電晶體係較佳的。
再者，使用包含氧化物半導體的電晶體作為該寫入電晶體，至記憶體單元的寫入脈衝會由於小次臨限擺動(S值)而極遽上升。
在此實施例中，使用包含氧化物半導體之電晶體作為係寫入電晶體之第二電晶體202。包含氧化物半導體之電晶體在截止狀態具有極低的在源極和汲極之間的漏電流(截止狀態電流)。因此，藉由關閉第二電晶體202，可保持在節點281(亦稱為節點ND)中的電荷達非常長的時間。在節點ND中，第二電晶體202之源極電極和汲極電極之其中一者和第一電晶體201之閘極電極彼此電連接。
雖然對於係讀取電晶體之第一電晶體201中所使用的半導體層的材料沒有特殊限制，但為了增加讀取速率，使用以高速操作的電晶體係較妥當的。例如，較佳使用具有開關速率1毫微秒或更少的電晶體作為該讀取電晶體。
係讀取電晶體之第一電晶體201的截止狀態電流不需要和第二電晶體202之截止狀態電流一樣低。為了增加記憶體單元的操作速度，可使用具有較第二電晶體202更高的開關速率的電晶體(例如，具有更高場效遷移率之電晶體)來作為第一電晶體201。亦即，作為第一電晶體201， 可使用包含除了氧化物半導體之外的半導體材料的電晶體。在某些情況中，依據所選擇的半導體材料，第一電晶體201的截止狀態電流較第二電晶體202的截止狀態電流高。此外，氧化物半導體材料可被用於第一電晶體201之半導體層，例如，依需要縮短第一電晶體201之通道長度。
作為除了氧化物半導體之外用於第一電晶體201的半導體材料，可使用例如矽、鍺、矽鍺、碳化矽、砷化鎵或類似者。或者，可使用有機半導體材料或類似者。包含此種半導體材料之第一電晶體201可以足夠高速被操作，使得其可以高速實施已儲存資料的讀取。換言之，可實現半導體裝置的高速操作。
應注意當第二電晶體202處於截止狀態時，節點281可被視為內嵌於絕緣體中(所謂的浮動狀態)，且因而保持電位。亦即，包持第一電晶體201之閘極電極的電位。節點281具有和被使用作為非揮發性記憶體元件之浮置閘極電晶體的浮置閘極相同的作用。包含氧化物半導體之第二電晶體202的截止狀態電流係低於或等於包含矽半導體或類此者之電晶體的截止狀態電流的十萬分之一；因此，由於第二電晶體202之漏電流造成的累積於節點281中的電荷損失是可以忽略的。亦即，使用包含氧化物半導體之第二電晶體202，可實現非揮發性記憶體單元。
例如，只要第二電晶體202之截止狀態電流係實質上為0，即可不需要傳統DRAM所需之刷新操作，或可較少 實施刷新操作(例如，大約一個月或一年一次)。因此，可充分地降低半導體裝置的功率消耗。
在圖1B所示之記憶體單元250中，增加電容器220至圖1A所示之記憶體單元200。在圖1B中，電容器220之一電極電連接至第一電晶體201之閘極電極，且電容器220之另一電極電連接至第五佈線215。
雖然在操作原理中不需要電容器，然而增加電容器220，此實施例中所揭露之半導體裝置可較長時間保持節點281之電位。
電容器220有助於保持供應至節點281之電荷，並致能更準確的資料讀取。可將連接至電容器220之另一電極的第五佈線215的電位設為0V或例如共同電位之固定電位。取代固定電位，只要第五佈線215之電位在寫入操作和讀取操作中是相同的，任何電位都是可接受的。
再者，在此實施例中所揭露之半導體裝置中，可藉由重寫新資料至記憶體單元來直接重寫資料。由於此原因，快閃記憶體或類此者所需之抹除操作係不需要的，使得可防止由於抹除操作所造成的操作速度降低。換言之，可實現半導體裝置的高速操作。此外，傳統浮置閘極電晶體所需之用以寫入和抹除資料的高電壓係不需要的；因此，可進一步降低半導體裝置的功率消耗。
接著，說明資料寫入(重寫)至記憶體單元200的操作。此實施例中所揭露之記憶體單元200可作用為多值記憶體單元，其中複數種資料可被儲存於一個記憶體單元 中。在此實施例中，說明使用記憶體單元200作為四值(兩位元)記憶體單元的範例。
首先，將連接至被選為將寫入資料之記憶體單元的記憶體單元200之第三佈線213(字元線WL)的電位設定為開啟係寫入電晶體之第二電晶體202的電位，使得第二電晶體202被開啟。此處將高位準電位VWLH供應至第三佈線213。因此，連接至所選之記憶體單元200的第二佈線212(位元線BL)的電位被供應至節點281(節點ND)。
將儲存於記憶體單元200中的四個資料「00」、「01」、「10」及「11」分別對應於四個電位V1、V2、V3及V4。在四個電位中，將對應於所欲資料之電位供應至位元線BL，使得所欲之資料可經由第二電晶體202被儲存於節點ND中。
因為此實施例中所述之第一電晶體201為n通道電晶體，將被寫入至節點ND的電位V1至V4係低於第一電晶體201之臨界電壓。當使用其中電洞為多數載子之p通道電晶體作為第一電晶體201時，將被寫入至節點ND的電位V1至V4係高於第一電晶體201之臨界電壓。在任何情況中，設定電位V1至V4，以致於第一電晶體201之截止狀態可被維持。
當將被寫入至節點ND之複數個電位之間的電位差，例如，電位V1和電位V2之間的電位差，太小時，正確的資料無法被寫入至節點ND，因而發生寫入缺陷。可考慮電位產生電路的解析度、電位偵測電路的解析度、第一電晶 體201之臨界電壓變動、及類此者來決定用於抑制發生寫入缺陷的最小電位差；該電位產生電路將電位供應至位元線BL，該電位偵測電路當讀取資料時偵測讀取信號線RL之電位變化。
可使用第一電晶體201在可能的周圍溫度中以及在可能的使用條件下之臨界電壓中之變動的標準差，來決定第一電晶體201之臨界電壓中的變動。應注意當使用複數個記憶體單元200時，使用所有第一電晶體201在可能的周圍溫度中以及在可能的使用條件下之臨界電壓中之變動的標準差。
具體而言，最小電位差係電位產生電路之解析度、電位偵測電路之解析度、及第一電晶體201之臨界電壓變動之中的最大值。此處所用之第一電晶體201的臨界電壓變動為標準差之兩倍大或更大的值，較佳為標準差之三倍大或更大的值，更佳為標準差之四倍大或更大的值。當使用標準差之兩倍大或更大的值來決定最小電位差時，寫入缺陷的發生機率可為4.6%或更低。當使用標準差之三倍大或更大的值來決定最小電位差時，寫入缺陷的發生機率可為0.3%或更低。當使用標準差之四倍大或更大的值來決定最小電位差時，寫入缺陷的發生機率可為0.006%或更低。
因為第一電晶體201之臨界電壓中的變動較小，所以半導體裝置的儲存容量可更輕易地被增加。因為包含氧化物半導體作為半導體層之電晶體的臨界電壓中的變動在較寬之溫度範圍內為小，第一電晶體201較佳包含氧化物半 導體作為半導體層，使得可輕易地增加半導體裝置的儲存容量且可降低寫入缺陷的發生機率。
在此實施例中，最小電位差為1V，電位V1為-1V，電位V2為-2V，電位V3為-3V，而電位V4為-4V。例如，當將儲存資料「10」於節點ND中時，供應-3V至位元線BL，且經由第二電晶體202將-3V寫入節點ND中。以此方式，可將資料儲存於記憶體單元200中(寫入模式)。寫入結束之後，第三佈線213之電位被設定至關閉第二電晶體202之電位，以關閉第二電晶體202。此處將低位準電位VWLL供應至第三佈線213。
此外，當使用記憶體單元200作為八值(三位元)記憶體單元時，使用分別對應於八個資料的八個電位。四位元記憶體單元和五位元記憶體單元可以相同方式實現而位元數目不受限制，亦可簡單地將記憶體單元200用作三值記憶體單元、十值記憶體單元等。亦即，可實施任何n個不同電位的寫入和讀取(n為大於等於2的整數)。
在此實施例中所述之半導體裝置中，不像在浮置閘極電晶體中，在寫入(重寫)操作中並不會造成在閘極絕緣膜(通道絕緣膜)中的電荷移動，但第二電晶體202的開關操作則會造成電荷移動。因此，原則上寫入操作的次數並無限制，且重寫的電阻極高。此外，浮置閘極電晶體中的寫入和抹除所需的高電壓係不需要的；因此，可減少半導體裝置的功率消耗。
接著，說明讀取儲存於記憶體單元200中的資料的讀 取操作。首先，將第三佈線213之電位設定至關閉係寫入電晶體之第二電晶體202的電位，以關閉第二電晶體202。此處將低位準電位VWLL供應至第三佈線213。接著，供應電荷(預充電)至第四佈線214，使得第四佈線214之電位為0V。
接著，將讀取控制電位VCL供應至將自其讀取資料之記憶體單元的第一佈線211(控制信號線CL)，並偵測第四佈線214(讀取信號線RL)之電位變化，以便可讀取儲存於記憶體單元200中的資料(讀取模式)。應注意藉由預充電供應至第四佈線214之電位並不受限於此，只要該電位高於(當第一電晶體201為p通道電晶體時，則是低於)保持於節點ND中的電位，且不同於讀取控制電位VCL。
藉由循序地供應n-1個讀取控制電位VCL至控制信號線CL並偵測讀取信號線RL的電位變化而自n值記憶體單元200讀取資料。當記憶體單元為四值記憶體單元時，循序地將讀取控制電位VCL1至VCL3供應至控制信號線CL。讀取控制電位VCL1至VCL3之位準係分別根據電位V1至V3來決定。
當第一電晶體201之臨界電壓為Vth1時，用於偵測第k個電位Vk的讀取控制電位VCLk可被設定以滿足公式1。
Vth1-Vk≦VCLk<Vth1-Vk+1 [公式1]
例如，當第一電晶體201之臨界電壓為2V時，用於偵測電位V1的讀取控制電位VCL1可被設定在高於或等於3V且 低於4V的範圍內，用於偵測電位V2的讀取控制電位VCL2可被設定在高於或等於4V且低於5V的範圍內，而用於偵測電位V3的讀取控制電位VCL3可被設定在高於或等於5V且低於6V的範圍內。
或者，用於偵測第k個電位Vk的讀取控制電位VCLk可被設定以滿足公式2。
當採用公式2時，用於偵測電位V1的讀取控制電位VCL1可被設定在高於或等於3V且低於或等於3.5V的範圍內，用於偵測電位V2的讀取控制電位VCL2可被設定在高於或等於4V且低於或等於4.5V的範圍內，而用於偵測電位V3的讀取控制電位VCL3可被設定在高於或等於5V且低於或等於5.5V的範圍內。較佳使用公式2來設定讀取控制電位VCL，因為可確保界限在VCLk和VCLk+1之間，使得儲存於記憶體單元200中的資料可被更準確地讀取。應注意當使用p通道電晶體作為第一電晶體201時，可採用不等式符號相反的公式1或公式2之任一者。
此處，參考圖1A及圖2中的流程圖說明在此實施例中作為範例之四值記憶體單元200的讀取操作。應注意第一電晶體201之臨界電壓為2V，讀取控制電位VCL1為3.5V，讀取控制電位VCL2為4.5V，而讀取控制電位VCL3為5.5V。
首先，將電連接至將自其讀取資料的記憶體單元200的讀取信號線RL預充電，使得讀取信號線RL的電位為0V(步驟301)。接著，將讀取控制電位VCL1供應至電連接 至將自其讀取資料的記憶體單元200的控制信號線CL(步驟302)。因為第一電晶體201的背閘極電極203電連接至控制信號線CL，讀取控制電位VCL1(為3.5V)被供應至背閘極電極203。
此時，當電位V1被寫入節點ND中時，-1V被供應至第一電晶體201之閘極電極。因此，閘極電極和背閘極電極203的電位總和(為2.5V)被供應至位於閘極電極和背閘極電極203之間的半導體層。因為2.5V係高於第一電晶體201之臨界電壓(2V)，因此第一電晶體201被開啟，控制信號線CL之電位被供應至讀取信號線RL，而改變讀取信號線RL之電位。亦即，在圖2的判斷303中選擇「是」，以實行步驟311，其中判斷記憶體單元200已儲存資料「00」。
當電位V2被寫入節點ND中時，-2V被供應至第一電晶體201之閘極電極。由於此時，即使讀取控制電位VCL1被供應至背閘極電極203，閘極電極和背閘極電極203的電位總和為1.5V，其低於第一電晶體201之臨界電壓，使得第一電晶體201未被開啟。亦即，在圖2的判斷303中選擇「否」。
當在判斷303中選擇「否」時，讀取控制電位VCL2被供應至控制信號線CL，4.5V被供應至背閘極電極203(步驟304)。因此，閘極電極和背閘極電極203的電位總和(為2.5V)被供應至位於閘極電極和背閘極電極203之間的半導體層，使得第一電晶體201被開啟，且改變讀取信 號線RL之電位。亦即，在圖2的判斷305中選擇「是」，以實行步驟312，其中判斷記憶體單元200已儲存資料「01」。
當電位V3被寫入節點ND中時，-3V被供應至第一電晶體201之閘極電極。由於此時，即使讀取控制電位VCL2被供應至背閘極電極203，閘極電極和背閘極電極203的電位總和為1.5V，使得第一電晶體201未被開啟。亦即，在圖2的判斷305中選擇「否」。
當在判斷305中選擇「否」時，讀取控制電位VCL3被供應至控制信號線CL，5.5V被供應至背閘極電極203(步驟306)。因此，閘極電極和背閘極電極203的電位總和(為2.5V)被供應至位於閘極電極和背閘極電極203之間的半導體層，使得第一電晶體201被開啟，且改變讀取信號線RL之電位。亦即，在圖2的判斷307中選擇「是」，以實行步驟313，其中判斷記憶體單元200已儲存資料「10」。
當電位V4被寫入節點ND中時，-4V被供應至第一電晶體201之閘極電極。由於此時，即使讀取控制電位VCL3被供應至背閘極電極203，閘極電極和背閘極電極203的電位總和為1.5V，使得第一電晶體201未被開啟。亦即，在圖2的判斷307中選擇「否」。
在圖2的判斷307中選擇「否」即是四值記憶體單元中並未儲存資料「00」、「01」、及「10」之三個值，使得判斷記憶體單元200已儲存資料「11」(步驟314)。
以此方式，藉由循序地供應讀取控制電位VCL1至VCL3至控制信號線CL，最多以n-1次操作可完成n值記憶體單元之讀取。在此實施例中，說明自最低電位開始循序地供應讀取控制電位VCL1至VCL3的範例；然而，亦可自最高電位開始循序地供應電位。應注意當自最高電位開始循序地供應讀取控制電位VCL1至VCL3時，每當讀取控制電位被改變，需要一至讀取信號線RL的預充電操作，造成功率消耗高於自最低電位開始循序地供應電位的情形。
由上所述，較佳自最低電位開始循序地供應讀取控制電位VCL1至VCL3。當使用p通道電晶體作為第一電晶體201時，由於相同理由，較佳自最高電位開始循序地供應該等電位。亦即，較佳自最小絕對值開始供應讀取控制電位VCL。
在操作原理中，此實施例中所揭示之半導體裝置並不一定需要包含DRAM所需之電容器；因此，可減少每單位記憶體單元的面積，而可增加記憶體單元的集成度。
應注意，雖然在此實施例中，具有低截止狀態電流之寫入電晶體係使用氧化物半導體來形成，但本發明並不受限於此。亦可使用可實現截止狀態電流特性同等於氧化物半導體之截止狀態電流特性的材料，例如，寬能隙材料(Eg>3eV)，如碳化矽。
此實施例中所描述之方法及結構可與其他實施例中所述之任何方法及結構做適當結合。
(實施例2)
在此實施例中，將參考圖3和圖4說明半導體裝置之電路圖的範例，其具有藉由排列m×n個實施例1中所述之半導體裝置而增加的儲存容量。圖3為所謂的NOR半導體裝置的電路圖，其中平行連接記憶體單元1200。
圖3所示之半導體裝置包含記憶體單元陣列1300、m個字元線WL、m個控制信號線CL、n個讀取信號線RL、及n個位元線BL；該記憶體單元陣列中以m列(於垂直方向)×n行(於水平方向)(m及n為自然數)之矩陣排列複數個記憶體單元1200。此外，半導體裝置亦包含第一驅動器電路1211、第二驅動器電路1212、第三驅動器電路1213、及第四驅動器電路1214作為用於供應信號至記憶體單元陣列1300的周邊驅動器電路。
在圖3中，記憶體單元1200具有和實施例1中所述之記憶體單元200相同的結構。亦即，各個記憶體單元1200包括作用為讀取電晶體之第一電晶體1201和作用為寫入電晶體之第二電晶體1202。第一電晶體1201之閘極電極和第二電晶體1202之源極電極和汲極電極之其中一者彼此電連接，第一電晶體1201之源極電極和汲極電極之其中一者和控制信號線CL彼此電連接，且第一電晶體1201之源極電極和汲極電極之其中另一者和讀取信號線RL彼此電連接。第一電晶體1201包括背閘極電極1203，且背閘極電極1203電連接至控制信號線CL。位元線BL和第二電晶體1202之源極電極和汲極電極之其中另一者彼此電連接，且 字元線WL和第二電晶體1202之閘極電極彼此電連接。
此外，第i列及第j行(i為大於或等於1且小於或等於m之正整數，而j為大於或等於1且小於或等於n之正整數)之記憶體單元1200(i,j)連接至字元線WL_i、控制信號線CL_i、位元線BL_j、及讀取信號線RL_j。
控制信號線CL連接至第一驅動器電路1211，位元線BL連接至第二驅動器電路1212，字元線WL連接至第三驅動器電路1213，且讀取信號線RL連接至第四驅動器電路1214。第二驅動器電路1212包括將電位供應至位元線BL之電位產生電路，而第四驅動器電路1214包括偵測讀取信號線RL之電位變化的電位偵測電路。應注意此處獨立地設置第一驅動器電路1211至第四驅動器電路1214；然而，亦可使用具有一或多個功能的偵測器。
可以相同於實施例1中所述之寫入模式的方法來實施寫入資料至包含於記憶體單元陣列1300中之記憶體單元1200；然而，寫入資料時必須注意，以免將資料誤寫至記憶體單元1200，其並非將寫入資料之記憶體單元。下列將說明於記憶體單元陣列1300中寫入模式之範例。
首先，將開啟包含於連接至字元線WL_i之記憶體單元1200(i,l)至記憶體單元1200(i,n)中的第二電晶體1202的電位供應至將寫入資料列之字元線WL_i；因而，包含於記憶體單元1200(i,l)至記憶體單元1200(i,n)之第二電晶體1202被開啟。此時，將關閉第二電晶體1202之電位供應至除了字元線WL_i以外的字元線WL；因而， 包含於除了記憶體單元1200(i,l)至記憶體單元1200(i,n)以外的記憶體單元1200之第二電晶體1202被關閉。
接著，將電位Vk循序地供應至位元線BL_1至位元線BL_n。電位Vk對應於將寫入至連接至字元線WL_i之記憶體單元1200(i,l)至記憶體單元1200(i,n)的各個資料。之後，將字元線WL_i之電位設定至關閉第二電晶體1202的電位，使得資料被儲存(寫入)於連接至字元線WL_i之記憶體單元1200(i,l)至記憶體單元1200(i,n)中。
當寫入資料於連接至字元線WL_i之記憶體單元1200(i,l)至記憶體單元1200(i,n)時，可如上述於記憶體單元1200中一個接一個循序地實施寫入，或可同時實施於記憶體單元1200中。或者，可將記憶體單元1200分為數個單元來實施寫入。
接著，說明於記憶體單元陣列1300中讀取模式之範例。可以相同於實施例1中所述之讀取模式的方法來實施讀取儲存於包含在記憶體單元陣列1300之記憶體單元1200中的資料；然而，讀取資料時必須注意，以免從記憶體單元1200誤讀取資料，而該記憶體單元1200並非將自其讀取資料之記憶體單元。
在讀取儲存於記憶體單元1200(i,j)之資料時，為了避免儲存於除了連接至讀取信號線RL_j之記憶體單元1200(i,j)以外的記憶體單元1200的資料干擾，設定各個除了控制信號線CL_i以外的控制信號線CLX的電位，使得在控 制信號線CLX之電位和連接至控制信號線CLX之記憶體單元1200之節點ND的電位之間的電位差低於第一電晶體1201之臨界電壓。
接著，以相同於實施例1中所述之讀取模式的方法，將讀取控制電位VCL循序地供應至控制信號線CL_i，並偵測讀取信號線RL_j的電位變化，使得儲存於記憶體單元1200(i,j)之資料可被讀取。
當自複數個記憶體單元1200讀取資料時，可於記憶體單元1200中一個接一個循序地實施讀取，或可於連接至控制信號線CL_i之記憶體單元1200(i,l)至記憶體單元1200(i,n)中同時實施。或者，可將記憶體單元1200分為數個單元來實施讀取。
在操作原理中，此實施例中所揭示之半導體裝置並不一定需要包含DRAM所需之電容器；因此，可減少每單位記憶體單元的面積，而可增加記憶體單元的集成度。因此，可進一步減少每單位記憶體單元的面積，並進一步增加記憶體單元的集成度。例如，假設最小特徵尺寸為F，則記憶體單元所佔據之面積可為15F2至25F2。
圖4中，顯示用於讀取儲存於記憶體單元之資料的讀取電路概要圖。讀取電路包括電晶體和感測放大器電路。
於讀取資料時，端子A連接至位元線BL，該位元線BL連接至將自其讀取資料之記憶體單元。並且，將偏壓電位Vbias供應至電晶體之閘極電極，使得端子A之電位被控制。
當端子A之電位高於參考電位Vref(例如0V)時，感測放大器電路輸出高資料，或當端子A之電位低於參考電位Vref時，感測放大器電路輸出低資料。首先，開啟電晶體，並預充電連接至端子A之位元線BL以具有電位VBLH。接著，設定將自其讀取資料之記憶體單元為讀取模式，並比較連接至端子A之位元線BL的電位與參考電位Vref。因此，根據儲存於記憶體單元之資料來輸出高資料或低資料。
此種讀取電路和讀取控制電位VCL的組合致能儲存於記憶體單元之資料的值的判斷。應注意此實施例中的讀取電路為一範例，亦可使用其他已知電路。
雖然在此實施例中係顯示NOR半導體裝置之範例，亦可使用NAND半導體裝置。
此實施例中所描述之方法及結構可與其他實施例中所述之任何方法及結構做適當結合。
(實施例3)
在此實施例中，將參考圖5A至5E及圖7A至7D說明可應用至此說明書中所揭露之半導體裝置的電晶體以及該電晶體的製造方法。在此實施例中，作為該電晶體之一範例，將詳細說明一電晶體，其包含用於通道形成於其中之半導體層的氧化物半導體。
圖5E所示之電晶體410包含位於基板400之上的閘極電極401、閘極絕緣層402、氧化物半導體層403、源極電極 405a、及汲極電極405b。絕緣層407(亦稱為第一絕緣層)和保護絕緣層409(亦稱為第二絕緣層)依序堆疊於電晶體410之上。電晶體410為底閘電晶體之一，亦為倒交錯電晶體之一。
圖5A至5E說明電晶體410之製造方法的範例。
首先，形成導電層於基板400之上，然後透過第一微影步驟形成閘極電極401。應注意，可以噴墨法形成抗蝕遮罩。藉由噴墨法來形成抗蝕遮罩不需要光罩；因此，可降低製造成本。
可被使用作為基板400之基板並沒有特別的限制，可使用玻璃基板、陶瓷基板、石英基板、藍寶石基板、結晶化玻璃基板等。
此外，可使用可撓性基板作為基板400。在使用可撓性基板之情況中，可直接形成電晶體於可撓性基板之上。或者，可形成電晶體於製造基板之上，然後將電晶體自製造基板分離，並轉移至可撓性基板。應注意，為了自製造基板分離電晶體並轉移至可撓性基板，可在製造基板和電晶體之間設置一分離層。
在基板400和閘極電極401之間可設置基底層。基底層可被形成以具有單層結構或堆疊層結構，其使用氮化矽、氧化矽、氧化氮化矽和氮氧化矽之其一或其多者，基底層並具有防止雜質元素擴散基板400的功能。
當基底層中含有如氯或氟之鹵素元素時，可進一步改善防止雜質元素擴散基板400的功能。基底層中將含有之 鹵素元素的濃度峰值較佳為高於或等於1×1015/cm3且低於或等於1×1020/cm3，其由二次離子質譜儀(SIMS)所測定。
應注意基底層可使用氧化鎵。或者，基底層可使用氧化鎵層和上述絕緣層之堆疊層結構。氧化鎵為難以充電的金屬；因此，可抑制由於絕緣層之電荷堆積所造成的臨界電壓變動。
閘極電極401可被形成以具有單層結構或堆疊層結構，其使用金屬材料，例如，鉬(Mo)、鈦(Ti)、鉭(Ta)、鎢(W)、鋁(Al)、銅(Cu)、鉻(Cr)、釹(Nd)、鈧(Sc)或鎂(Mg)，或包含任何這些元素作為主成份的合金材料。
接著，形成閘極絕緣層402於閘極電極401之上(見圖5A)。可使用氧化矽、氮化矽、氮氧化矽、氧化氮化矽、氧化鋁、氮化鋁、氮氧化鋁、氧化氮化鋁、氧化鉭、氧化鎵、氧化鑭、氧化銫、氧化鎂、氧化釔、氧化鉿、鉿矽酸鹽(HfSixOy(x>0，y>0))、添加氮的鉿矽酸鹽(HfSixOyNz(x>0，y>0，z>0))、添加氮的鉿鋁酸鹽(HfAlxOyNz(x>0，y>0，z>0))等來形成閘極絕緣層402。可採用電漿CVD法、濺鍍法或類此者。閘極絕緣層402並不受限於單層，亦可使用不同層的堆疊層。例如，藉由電漿CVD法，可形成氮化矽層(SiNy(y>0))作為第一閘極絕緣層，並可形成氧化矽層(SiOx(x>0))作為第二閘極絕緣層於該第一閘極絕緣層之上，以形成閘極 絕緣層402。
藉由去除雜質以盡量不包含作為載子施子，且為氧化物半導體之主成分以外物質的雜質，而高度純化此實施例中所述之氧化物半導體。
此種高純度氧化物半導體對於界面狀態密度和界面電荷係高度敏感；因此，在氧化物半導體層和閘極絕緣層之間的界面是重要的。由於此原因，將與高純度氧化物半導體接觸之閘極絕緣層需要具備高品質。
例如，較佳採用使用微波(2.45GHz)的高密度電漿CVD法，因為絕緣層可為緊密的且可具有高耐受電壓和高品質。高純度氧化物半導體和高品質閘極絕緣層彼此緊密接觸，藉此可減少界面狀態密度以得到適當的界面特性。
不消說，可採用其他例如濺鍍法或電漿CVD法之膜形成法，只要該方法可以形成良好品質的絕緣層作為閘極絕緣層。此外，藉由形成絕緣層之後所實施的熱處理來改善膜品質以及絕緣層和氧化物半導體之間的界面特性的絕緣層可被形成作為閘極絕緣層。在任何情況中，可使用任何絕緣層，只要該絕緣層具有可減少絕緣層和氧化物半導體之間之界面的界面狀態密度，以及形成良好界面，並且具有如同閘極絕緣層之良好膜品質的特性。
此外，閘極絕緣層402較佳使用包含與氧化物半導體相同種類之成分的絕緣材料。此種材料相容於氧化物半導體；因此，當閘極絕緣層402使用該種材料時，可有利地保持氧化物半導體和閘極絕緣層402之間的界面狀態。此 處，包含「與氧化物半導體相同種類之成分」表示包含選自氧化物半導體之組成元素之一或多個元素。例如，在使用In-Ga-Zn基氧化物半導體材料形成氧化物半導體的情況中，給定氧化鎵或類此者作為此種包含與氧化物半導體相同種類之成分的絕緣材料。
作為閘極絕緣層402之堆疊層結構的一更佳的範例，可給定一使用包含與氧化物半導體相同種類之成分的絕緣材料所形成的膜(以下稱為膜a)和使用與膜a之成分材料不同之材料所形成的膜(以下稱為膜b)的堆疊層結構。這是因為，使用自氧化物半導體層側依序堆疊膜a和膜b的結構，電荷將優先被在膜a和膜b之間的界面處的電荷捕捉中心捕捉(相較於氧化物半導體層和膜a之間的界面)，以至於可充分地抑制在氧化物半導體層之界面處的電荷補捉，而促進半導體裝置的可靠性。
此外，由於在閘極絕緣層402和氧化物半導體層中盡可能地未含有氫、羥基、和水氣，較佳係，作為形成氧化物半導體層之前的預處理，在濺鍍設備的預熱室中預熱其上形成有閘極電極401之基板400或其上形成有疊層至並包含閘極絕緣層402之基板400，使得吸附於基板400之諸如氫和水氣的雜質被排除和排空。作為設置於預熱室中的抽空單元，低溫泵係較佳的。應注意，此預熱處理可被省略。並且，在形成絕緣層407之前，此預熱處理可同樣實施於其上形成有疊層至並包含源極電極405a和汲極電極405b之基板400上。
接著，在閘極絕緣層402之上，形成一氧化物半導體層，具有厚度大於或等於2nm且小於或等於200nm，較佳大於或等於5nm且小於或等於30nm。
應注意在以濺鍍法形成氧化物半導體層之前，較佳以其中導入氬氣氣體並產生電漿之反向濺鍍來移除附著在閘極絕緣層402表面的粉末物質(亦指粒子或塵埃)。該反向濺鍍意指在稀有氣體例如氬氣之氛圍下使用RF電源將電壓施加至基板側，並在基板附近產生電漿以修正表面的方法。應注意可使用氮氣氣體、氦氣氣體、氧氣氣體等取代氬氣氣體。
在形成氧化物半導體層之前，可以相似於下述之氧電漿摻雜法，使用鹵素氣體，例如氯基氣體或氟基氣體取代氧氣氣體，來導入鹵素元素至其上形成有氧化物半導體層之絕緣層(在此實施例中係閘極絕緣層402)。此外，可以離子佈植法或離子摻雜法來實施導入鹵素元素。
藉由導入鹵素元素至其上形成有氧化物半導體層之絕緣層，可固定絕緣層中的氫，以防止氫自絕緣層擴散至氧化物半導體層。氧可和鹵素元素同時間導入至絕緣層。應注意，較佳在可最小化絕緣層和氧化物半導體層之間之界面損壞的條件下，導入此種元素。
可使用包含選自In、Ga、Sn和Zn之至少一個元素的金屬氧化物，作為用於氧化物半導體層之氧化物半導體。舉例來說，可使用四個金屬元素之氧化物，例如In-Sn-Ga-Zn-O基氧化物半導體；三個金屬元素之氧化物，例如In- Ga-Zn-O基氧化物半導體、In-Sn-Zn-O基氧化物半導體、In-Al-Zn-O基氧化物半導體、Sn-Ga-Zn-O基氧化物半導體、Al-Ga-Zn-O基氧化物半導體、或Sn-Al-Zn-O基氧化物半導體；兩個金屬元素之氧化物，例如In-Zn-O基氧化物半導體、Sn-Zn-O基氧化物半導體、Al-Zn-O基氧化物半導體、Zn-Mg-O基氧化物半導體、Sn-Mg-O基氧化物半導體、In-Mg-O基氧化物半導體、或In-Ga-O基氧化物半導體；In-O基氧化物半導體；Sn-O基氧化物半導體；或Zn-O基氧化物半導體。並且，在上述氧化物半導體中可包含SiO2。此外，在上述氧化物半導體中可包含Ga、Sn、Hf、Al或鑭系元素。
此處，例如，In-Ga-Zn-O基氧化物半導體意指包含銦(In)、鎵(Ga)、和鋅(Zn)之氧化物，其組成比例並無限制。In-Ga-Zn-O基氧化物半導體可包含In、Ga、和Zn以外的元素。
應注意該氧化物半導體可為非晶或部分或全部結晶。當使用結晶氧化物半導體作為氧化物半導體，該氧化物半導體較佳形成於水平(平坦)表面上。具體而言，該氧化物半導體較佳形成於平均表面粗糙度(Ra)為1nm或更少，更佳為0.3nm或更少之表面上。可使用原子力顯微鏡(AFM)來測量Ra。
作為氧化物半導體層，可使用以InMO3(ZnO)m(m>0)之化學式表示的薄膜。此處，M代表一個或多個選自Sn、Zn、Ga、Al、Mn、和Co之金屬元素。例如，M 可為Ga、Ga和Al、Ga和Mn、Ga和Co等。
在此實施例中，以使用In-Ga-Zn-O基氧化物靶材之濺鍍法形成氧化物半導體層。此外，可在稀有氣體(典型為氬氣)氛圍、氧氣氛圍、或稀有氣體和氧氣之混合氛圍下以濺鍍法形成氧化物半導體層。
作為用於以濺鍍法形成In-Ga-Zn-O基氧化物半導體之靶材，例如，使用具有In2O3：Ga2O3：ZnO=1：1：1[摩爾比]之組成比例的氧化物靶材來形成In-Ga-Zn-O層。靶材之材料和組成並不受限，例如，可使用具有In2O3：Ga2O3：ZnO=1：1：2[摩爾比]之組成比例的氧化物靶材。
在形成In-Zn-O基氧化物半導體的例子中，靶材具有In：Zn=50：1至1：2原子比(In2O3：ZnO=25：1至1：4摩爾比)之組成比例，較佳為In：Zn=20：1至1：1原子比(In2O3：ZnO=10：1至1：2摩爾比)，更佳為In：Zn=15：1至1.5：1原子比(In2O3：ZnO=15：2至3：4摩爾比)。例如，在用於形成具有In：Zn：O=X：Y：Z之原子比的In-Zn-O基氧化物半導體之靶材中，滿足Z>1.5X+Y之關係。
In-Sn-Zn-O基氧化物半導體可稱為ITZO。在形成In-Sn-Zn-O基氧化物半導體的例子中，用於以濺鍍法形成ITZO膜的靶材可具有例如In：Sn：Zn=1：2：2、In：Sn：Zn=2：1：3、In：Sn：Zn=1：1：1、或In：Sn：Zn=20：45：35原子比的組成比例。
氧化物靶材之填充率為高於或等於90%且低於或等於100%，較佳為高於或等於95%且低於或等於99.9%。藉由使用具有高填充率之金屬氧化物靶材，所形成之氧化物半導體層可具有高密度。
使用自其中移除諸如氫、水、羥基和氫化物之雜質的高純度氣體作為用於形成氧化物半導體層之濺鍍氣體係較佳的。例如，當使用氬氣作為濺鍍氣體時，較佳係：純度為9N，露點為-121℃，H2O之含量為0.1ppb或更低，及H2之含量為0.5ppb或更低。當使用氧氣作為濺鍍氣體時，較佳係：純度為8N，露點為-112℃，H2O之含量為1ppb或更低，及H2之含量為1ppb或更低。
當形成氧化物半導體層時，將基板置於保持在減壓下的膜形成室中，且設定基板溫度為高於或等於100℃且低於或等於600℃，較佳為高於或等於300℃且低於或等於500℃的溫度。藉由在膜形成期間加熱基板，可減少在形成的氧化物半導體層中的雜質濃度。此外，可減少濺鍍造成的損壞。然後，將自其中已移除氫和水氣的濺鍍氣體導入至膜形成室，而其中殘留的水氣被移除，使用上述靶材將氧化物半導體層形成於基板400之上。
為了移除殘留在膜形成室中的水氣，較佳使用誘捕真空泵，例如，低溫泵、離子泵或鈦昇華泵。作為抽空單元，可使用設置有冷凝捕集器的渦輪分子泵。在使用低溫泵抽空的膜形成室中，排空氫原子、包含氫原子的化合物，例如水(H2O)，(較佳的亦有包含碳原子的化合 物)等，從而可減少於膜形成室中形成的氧化物半導體層中的雜質濃度。
膜形成條件之範例如下：基板和靶材間的距離為100mm，壓力為0.6Pa，直流(DC)電源之電力為0.5kW，及使用氧氣(氧氣流量比為100%)作為濺鍍氣體。應注意較佳係使用脈衝直流電源，在此情況中，可減少在膜形成中所產生的粉末物質(亦稱為粒子或塵埃)，且可均勻化膜厚度。
接著，實施第一熱處理。藉由第一熱處理，可移除氧化物半導體層中過剩的氫(包含水和羥基)(脫水或脫氫)。此外，可減少在氧化物半導體層和與氧化物半導體層接觸之絕緣層之間的界面處的缺陷。
較佳於減壓氛圍，惰性氣體氛圍，例如，氮氣氛圍或稀有氣體氛圍，氧氣氣體氛圍，或極乾燥空氣氛圍(在使用腔體振盪吸收光譜(CRDS)系統之露點計所實施之測量的例子中，水氣含量為小於或等於20ppm(露點：-55℃)，較佳小於或等於1ppm，更佳小於或等於10ppb的空氣)中，於高於或等於250℃且低於或等於750℃，或高於或等於400℃且低於基板之應變點實施第一熱處理。 例如，將基板放入電爐(其為一種熱處理裝置)中，且氧化物半導體層在氮氣氛圍中於450℃接受熱處理一小時。
應注意熱處理設備並不侷限於電爐，且可包括用於加熱待以由諸如電阻加熱元件之加熱元件的熱傳導或熱輻射處理之物體的設備。例如，可使用RTA(快速熱退火)設 備，例如GRTA(氣體快速熱退火)設備或LRTA(燈快速熱退火)設備。LRTA設備係用於加熱待以發射自燈(例如鹵素燈、金屬鹵化物燈、氙弧燈、碳弧燈、高壓鈉燈或高壓汞燈)的光輻射(電磁波)來處理之物體的設備。GRTA設備係用於使用高溫氣體之熱處理的設備。作為該高溫氣體，使用不與待以熱處理來處理之物體產生反應的惰性氣體，例如氮氣或諸如氬氣之稀有氣體。
例如，作為第一熱處理，可實施GRTA如下。轉移基板並置於已被加熱至高於或等於650℃且低於或等於700℃高溫的惰性氣體中，加熱數分鐘，轉移並從已被加熱至高溫的惰性氣體中取出。
當於諸如氮氣或稀有氣體之惰性氣體，氧氣，或極乾空氣之氛圍中實施熱處理時，該氛圍不包含水、氫等係較佳的。將導入至熱處理設備的氮氣、氧氣或稀有氣體之純度設定為6N(99.9999%)或更高，較佳為7N(99.99999%)或更高(即，雜質濃度為1ppm或更低，較佳為0.1ppm或更低)。
接著，經由第二微影步驟，將氧化物半導體層處理成為島型氧化物半導體層441(見圖5B)。可使用噴墨法形成用於形成島型氧化物半導體層441之抗蝕遮罩420。以噴墨法形成抗蝕遮罩420不需要光罩；因此，可減少製造成本。
在閘極絕緣層402中形成接觸孔的情況中，可在處理氧化物半導體層的同時實施形成接觸孔的步驟。
應注意可使用乾蝕刻、濕蝕刻或乾蝕刻和濕蝕刻兩者來實施氧化物半導體層的蝕刻。作為用於氧化物半導體層之濕蝕刻的蝕刻劑，可使用例如磷酸、醋酸和硝酸的混合溶液。此外，亦可使用ITO07N(由KANTO CHEMICAL CO.,INC.所生產)。
在移除抗蝕遮罩420之後，可藉由離子佈植法或離子摻雜法將氧氣430導入至氧化物半導體層441。亦可藉由氧電漿摻雜法來實施氧氣430之導入。具體而言，使用射頻(RF)功率將氧氣430製成電漿，並將氧自由基及/或氧離子導入至基板之上的氧化物半導體層。此時，較佳施加偏壓至其上形成有氧化物半導體層441的基板。藉由增加施加至基板的偏壓，氧氣430可被更深地導入(見圖5C)。
將氧氣430供應至氧化物半導體層441，使得在氧化物半導體層441中的氧氣量多於在氧化物半導體之化學計量比例中的量(較佳少於在化學計量比例中之氧氣量的兩倍)。這是因為，當氧氣量太多時，氧化物半導體層441可能吸收氫，如吸附式氫氣合金(氫儲存合金)。當在單晶情況中的氧氣量為Y時，在氧化物半導體層441中的氧氣量大於Y，較佳大於Y且小於2Y。或者，藉由在未實施氧氣摻雜處理之情況中設定在氧化物半導體中的氧氣量Z作為參考，在實施氧氣摻雜處理之情況中的氧氣量可表示如下：「氧氣量大於Z，較佳大於Z且小於2Z」。藉由摻雜而導入至氧化物半導體層441的氧氣430包括氧自由基、氧原子、及/或氧離子。因此，在氧化物半導體層中，氧氣 量大於氫氣量。
例如，當氧化物半導體層441之組成以InGaZnOx來表示時，來自包含In：Ga：Zn=1：1：1之氧化物的單晶結構的化學式為InGaZnO4；因此，形成具有氧過剩區域之氧化物半導體層441，其中x大於4且小於8。以相同之方式，當氧化物半導體層441之組成以InGaZn2Ox來表示時，形成具有氧過剩區域之氧化物半導體層441，其中x大於5且小於10。應注意該氧過剩區域僅需在部份(包括界面)之氧化物半導體層中存在。
在氧化物半導體層中，氧氣為主要成分之一。因此，很難以諸如二次離子質譜儀(SIMS)之方法準確地估測氧化物半導體層之氧濃度。換句話說，難以判斷氧氣是否有意地被加入至氧化物半導體層。
已知有氧的同位素，例如O17和O18，且在自然界中，O17和O18在所有氧原子中的比例分別係大約0.037%和大約0.204%。即，以諸如SIMS之方法測量在氧化物半導體層中此等同位素的濃度係可能的；因此，藉由測量此等同位素的濃度，可能可以更準確地估計氧化物半導體層的氧濃度。因此，可測量此等同位素的濃度以判斷氧氣是否有意地被加入至氧化物半導體層。
例如，當使用O18之濃度作為參考時，在添加氧之區域中的氧的同位素(O18)濃度D1，以及在未添加氧之區域中的氧的同位素(O18)濃度D2具有以D1(O18)>D2(O18)表示的關係。
添加至(包含於)氧化物半導體層441的氧氣430，較佳在氧化物半導體中具有至少部份的氧懸空鍵。這是因為，有了該懸空鍵，氧氣430可鍵結至在該層中可能殘留的氫，使得氫可被固定(成為不移動離子)。
添加至氧化物半導體層441的氧(氧自由基、氧原子、及/或氧離子)可自使用包含氧之氣體的電漿產生設備或自臭氧產生設備被供應。更具體地，例如，可使用用於在半導體裝置上之蝕刻處理的設備、用於在抗蝕遮罩上之灰化的設備、或類此者來產生氧氣430以處理氧化物半導體層441。
氧氣430被導入至氧化物半導體層441，使得包含過剩氧氣的氧化物半導體層441被形成。在氧化物半導體層中，氧的負電性(3.0)大於金屬(Zn、Ga、In)的負電性(約2.0)；因此，相較於氫，所含有的過剩的氧剝奪M-H鍵結的氫原子，使得形成羥基(OH group)。此羥基可藉由鍵結M而形成M-O-H基。
亦即，藉由導入氧，將介於氧化物半導體中所包含之金屬和氫之間的鍵結，或介於金屬和羥基之間的鍵結斷開。同時，氫或羥基與氧反應而產生水。特別地，具有懸空鍵的氧容易與殘留在氧化物半導體中的氫反應而產生水。因而，氫或係雜質的羥基可於稍後實施之第二熱處理中被當作水而輕易地排除。
在將氧氣430導入至氧化物半導體層441之後，實施第二熱處理(較佳於高於或等於200℃且低於或等於600℃， 例如，於高於或等於250℃且低於或等於550℃)。例如，在450℃於氮氣氛圍中實施第二熱處理一小時。較佳為上述氛圍不包含水、氫或類此者。
經由上述氧氣430之導入及熱處理的步驟，可實施氧化物半導體層之脫水或脫氫，並且可自氧化物半導體層441去除在第一熱處理中未能完全去除的含有氫分子的雜質，例如氫、水氣、羥基、或氫化物(亦稱為氫化合物)。再者，可能供應氧，其為氧化物半導體之主要成分之一且在去除雜質之步驟的同時被減少，使得氧化物半導體層441可成為i型(本徵)。此外，可減少產生在介於氧化物半導體層和與氧化物半導體層接觸之絕緣層之間的界面的缺陷。因此，可將氧化物半導體層441變成氧化物半導體層403，其被製造為電氣i型。
接著，在閘極絕緣層402和氧化物半導體層403之上形成將成為源極電極和汲極電極之一導電層(包括在與源極電極和汲極電極相同之層中所形成之佈線)。作為用於源極電極和汲極電極之導電層，可使用，例如，包含選自Al、Cr、Cu、Ta、Ti、Mo、W和Mg之元素的金屬層、包含上述任何元素作為成分之金屬氮化物層(氮化鈦膜、氮化鉬膜或氮化鎢膜)、或類此者。具有高熔點之金屬層，例如，Ti、Mo、W或類此者，或任何此等元素之金屬氮化物層(氮化鈦膜、氮化鉬膜和氮化鎢膜)可被堆疊於Al、Cu或類此者之金屬層的下側或上側之其中一者或兩者。再者，用於源極電極和汲極電極之導電層可使用導電金屬氧 化物來形成。作為導電金屬氧化物，可使用氧化銦(In2O3)、氧化錫(SnO2)、氧化鋅(ZnO)、氧化銦-氧化錫合金(In2O3-SnO2；簡稱ITO)、氧化銦-氧化鋅合金(In2O3-ZnO)或包含氧化矽之任何此等金屬氧化物材料。
在第三微影步驟中，於導電層之上形成抗蝕遮罩。選擇性地實施蝕刻，使得形成源極電極405a和汲極電極405b。之後，移除抗蝕遮罩。
電晶體410之通道長度L取決於與氧化物半導體層403接觸之源極電極405a和汲極電極405b之間的距離(見圖5E)。
為了減少微影步驟中所使用之光罩的數量以及減少微影步驟之次數，可使用多段式調整光罩(multi-tone mask)來實施蝕刻步驟，該多段式調整光罩係經由其而傳輸光以具有複數強度的曝光遮罩。使用多段式調整光罩形成的抗蝕遮罩具有複數厚度，且進一步可藉由蝕刻來改變形狀；因此，在複數個蝕刻步驟中可使用該抗蝕遮罩以處理成為不同的圖案。因此，可以一個多段式調整光罩來形成對應於至少兩種或多種不同圖案的抗蝕遮罩。因此，可減少曝光遮罩的數目，亦可減少對應之微影步驟的數目，藉以實現製程的簡化。
應注意，較佳係最佳化蝕刻條件，以避免當蝕刻導電層時，蝕刻且分割氧化物半導體層403。然而，僅蝕刻導電層而完全不蝕刻到氧化物半導體層403的蝕刻條件是難 以取得的。在某些情況中，當蝕刻導電層時，僅部份的氧化物半導體層403被蝕刻成為具有凹槽部份(凹陷部份)的氧化物半導體層。
在此實施例中，使用Ti膜作為導電層，並使用In-Ga-Zn-O基氧化物半導體作為氧化物半導體層；因此，較佳使用氨雙氧水(氨、水及過氧化氫的混合溶液)作為蝕刻劑。
接著，在源極電極405a和汲極電極405b之上形成絕緣層407以與部份的氧化物半導體層403接觸(見圖5D)。
可適當地使用雜質(例如，水和氫)不會進入絕緣層407之方法，如濺鍍法，將絕緣層407形成至少1nm之厚度。形成絕緣層407之方法並沒有特別地限制；例如，可使用諸如電漿CVD法或濺鍍法之膜形成法。就氫、水及類此者之低進入機率而言，濺鍍法係較適當的。當絕緣層407中包含氫時，發生氫進入氧化物半導體層，或藉由氫而自氧化物半導體層抽取氧，因而使氧化物半導體層之反向通道(不在閘極電極側之半導體層的區域；在電晶體410中，與絕緣層407之界面附近的氧化物半導體層403的區域)的電阻為低(具有n型導電性)，因而可能形成寄生通道。因此，以其中不包含氫以及含有氫之雜質的方法來形成絕緣層407係重要的。
作為絕緣層407，典型地可使用無機絕緣材料，例如，氧化矽、氮氧化矽、氧化鉿、氧化鋁、或氧化鎵。氧化鎵為難以充電的材料；因此，可抑制由於絕緣層之電荷 堆積所造成的臨界電壓中的變動。作為絕緣層407或堆疊於絕緣層407之上或之下的絕緣層，可形成包含與氧化物半導體種類相同之金屬氧化物層。
在此實施例中，以濺鍍法形成200nm厚的氧化矽層作為絕緣層407。膜形成中的基板溫度可為高於或等於室溫且低於或等於300℃，而在此實施例中，為100℃。可在稀有氣體(典型為氬氣)氛圍、氧氣氛圍、或含有稀有氣體與氧氣之混合氛圍中以濺鍍法來形成氧化矽層。作為靶材，可使用氧化矽靶材或矽靶材。例如，可在含有氧氣的氛圍中以使用矽靶材之濺鍍法來形成氧化矽層。
為了在形成氧化物半導體或絕緣層407時自膜形成室移除殘留水氣，較佳使用誘捕真空泵(例如低溫泵)。當在使用低溫泵抽空之膜形成室中形成絕緣層407時，可減少絕緣層407中的雜質濃度。此外，作為用於移除殘留在絕緣層407之膜形成室中的水氣的抽空單元，可使用設置有冷凝捕集器的渦輪分子泵。
當形成絕緣層407時，使用自其中移除雜質(例如氫、水、羥基或氫化物)的高純度氣體作為濺鍍氣體係較佳的。
然後，可在減壓氛圍、惰性氣體氛圍、氧氣氣體氛圍或極乾空氣氛圍(較佳於高於或等於200℃且低於或等於600℃，例如，高於或等於250℃且低於或等於550℃)中實施第三熱處理。例如，可在氮氣氛圍中於450℃實施第三熱處理一小時。在第三熱處理中，部份的氧化物半導體層 (通道形成區)在與絕緣層407接觸的狀態下被加熱。較佳為上述氛圍不包含水、氫或類此者。
在氧化物半導體層與包含氧之絕緣層407接觸的狀態下實施熱處理的情況中，可進一步自包含氧之絕緣層407供應氧至氧化物半導體層。應注意，絕緣層407較佳為包含氧過剩區域之絕緣層。
經由上述步驟，形成電晶體410。電晶體410係包含氧化物半導體層403之電晶體，該氧化物半導體層403中有意地移除雜質，例如氫、水氣、羥基或氫化物(亦稱為氫化合物)，且藉由供應氧而被製成i型。因此，電晶體410之電特性變動被抑制，電晶體410係電性穩定。
可於絕緣層407之上形成保護絕緣層409。例如，以電漿CVD法、濺鍍法或類此者形成氧化鋁層。保護絕緣層409較佳使用難以包含諸如水氣之雜質，並對於鹼金屬、氫和氧具有高阻絕特性的材料來形成。具體地，較佳使用氮化矽層、氮化鋁層、氧化鋁層或類此者。在此實施例中，保護絕緣層409氧化鋁(見圖5E)。
用於保護絕緣層409的氧化鋁以下列方式形成：在高於或等於100℃且低於或等於400℃加熱其上形成有疊層至並包含絕緣層407的基板400，導入自其中移除氫和水之包含高純度氧的濺鍍氣體，以及使用鋁靶材。在此情況中，以與絕緣層407相同之方式，較佳在移除殘留在處理室中的水氣時形成保護絕緣層409。
藉由將具有高阻絕特性之材料用於保護絕緣層409， 可防止自氧化物半導體層排除氧。特別是，將具有高阻絕特性之材料用於形成保護絕緣層409及閘極絕緣層402或基底層(未示出)係有效的。亦即，當設置具有高阻絕特性之材料使得氧化物半導體層被設置於其間時，可增加半導體裝置之可靠性。
在形成電晶體410之後，可進一步在空氣中於高於或等於100℃且低於或等於200℃實施熱處理達長於或等於1小時且短於或等於30小時。此熱處理可在固定溫度中實施。或者，下列溫度變化可被設定為一個週期且可重複多次：自室溫將溫度增加至加熱溫度，然後降低至室溫。
或者，可不實施第一熱處理，而在第一熱處理之條件下實施第二熱處理。
圖7A中圖示在電晶體410中形成背閘極電極的範例。設置背閘極電極，使得半導體層之通道形成區被插入於閘極電極和背閘極電極之間。背閘極電極係使用導電層所形成，且可以與閘極電極相同之方式作用。藉由充電背閘極電極之電位，可改變電晶體的臨界電壓。
可使用相同於閘極電極、源極電極、汲極電極及類此者之材料和方法來形成背閘極電極。
在圖7A中，背閘極電極411形成於氧化物半導體層403之通道形成區之上，其兩者間設置有絕緣層407和保護絕緣層409。雖然圖7A圖示背閘極電極411形成於保護絕緣層409之上的範例，背閘極電極411可形成於絕緣層407和保護絕緣層409之間。
此實施例中用於半導體層之氧化物半導體係藉由自氧化物半導體中盡可能地移除氫(其作用為施子)以便盡可能地不包含非氧化物半導體之主要成分的雜質而被高度純化。此外，藉由供應氧而將氧化物半導體製成i型(本徵)氧化物半導體或實質i型氧化物半導體。因此，電晶體中所使用之氧化物半導體層係被製成電氣i型之氧化物半導體層。
此外，i型氧化物半導體包含極少數量(接近零)的載子，且載子濃度可為低於1×1014/cm3，較佳為低於1×1012/cm3，更佳為低於1×1011/cm3。
因為氧化物半導體包含極少的載子，因此可減少電晶體的截止狀態電流。截止狀態電流量越少越好。
具體地，在通道形成區包含上述氧化物半導體的電晶體中，室溫下通道寬度中每微米的截止狀態電流可為小於或等於10aA(1×10-17A)、小於或等於1aA(1×10-18A)、更進一步小於或等於1zA(1×10-21A)、再進一步小於或等於1yA(1×10-24A)。
此外，在通道形成區中包含上述氧化物半導體之電晶體的導通狀態電流幾乎不具有溫度相依性，且截止狀態電流的變動係極小的。
通道形成區包含上述氧化物半導體之之電晶體係具有高可靠性之電晶體，其中可減少偏壓溫度測試(BT測試)所得之電晶體的臨界電壓的變化量。
包含上述氧化物半導體之電晶體可具有高場效遷移 率，因而高速操作係可能的。
如上所述，可提供具有穩定電特性之包含氧化物半導體的半導體裝置。因此，可提供有高可靠性的半導體裝置。
可以與其他實施例作適當結合來實施此實施例。
(實施例4)
在此實施例中，將說明具有不同於實施例3中所述之電晶體之結構的電晶體。應注意在此實施例中，可如在上述實施例中說明和上述實施例中相同的部分、具有與上述實施例中相似功能的部分、和上述實施例中相同的步驟、以及與上述實施例中相似的步驟，而在此實施例中省略重複的說明。再者，將省略相同部分之特定說明。
圖6A所示之電晶體450包括閘極電極401、閘極絕緣層402、氧化物半導體層403、通道保護層406、源極電極405a和汲極電極405b於基板400之上。保護絕緣層409形成於電晶體450之上。電晶體450係稱為通道保護型(通道阻絶型)之底閘電晶體之一，且亦為倒交錯電晶體之一。
氧化物半導體層403和通道保護層406較佳為連續地形成而不將氧化物半導體層403和通道保護層406之間的界面暴露於空氣中。藉由不暴露於空氣中連續地形成氧化物半導體層403和通道保護層406，可防止諸如水、氫或碳氫化合物之雜質附著於氧化物半導體層403和通道保護層406之間的界面。
可使用相似於閘極絕緣層402之材料和方法來形成通道保護層406。此外，包含和氧化物半導體相同種類之成分的金屬氧化物可被用於通道保護層406。藉由將包含和氧化物半導體相同種類之成分的金屬氧化物用於通道保護層406，可抑制或防止在金屬氧化物和氧化物半導體之間的界面處或在其周圍的氫離子累積。具體地，作為金屬氧化物，較佳使用包含一或多個選自氧化物半導體之構成元素的金屬元素的氧化物的材料。
應注意，金屬氧化物層較佳使用氧化鎵。因為氧化鎵具有寬能隙(Eg)，藉由提供其間設置有氧化物半導體層的氧化鎵層，能量障壁形成在氧化物半導體層和金屬氧化物層之間的界面處，以防止在界面處的載子轉移。因此，載子不會自氧化物半導體轉移至金屬氧化物，但會在氧化物半導體層之內轉移。另一方面，例如，氫離子通過氧化物半導體層和金屬氧化物層之間的界面，並累積在與氧化物半導體層接觸之金屬氧化物層表面和該相對表面之間的界面周圍。上述區域係遠離載子流動之區域，其造成對電晶體之臨界電壓無影響或非常輕微的影響。應注意在氧化鎵與In-Ga-Zn-O基材料接觸的情況中，能量障壁在傳導帶端大約為0.8eV，而在價帶端大約為0.9eV。
防止諸如水氣或氫之雜質自外部進入的保護絕緣層409較佳係形成於通道保護層406、源極電極405a和汲極電極405b之上，使得這些雜質不會再次被包含於氧化物半導體層403之中。保護絕緣層409可以相同於實施例3之方式 形成。
此外，可形成氧化鎵膜作為保護絕緣層409或堆疊於保護絕緣層409之上或之下的絕緣層。氧化鎵係難以充電的材料；因此，可抑制由於絕緣層之電荷堆積所造成的臨界電壓中的變動。
應注意電晶體450之通道長度L係取決於與氧化物半導體層403接觸之通道保護層406在與載子流動方向平行的方向的寬度。
圖7B圖示背閘極電極411形成於電晶體450中的範例。背閘極電極411形成於氧化物半導體層403之通道形成區之上，其之間設置有保護絕緣層409。雖然圖7B圖示背閘極電極411形成於保護絕緣層409之上的範例，但背閘極電極411可使用與源極電極405a和汲極電極405b相同之層而形成於通道保護層406之上。
圖6B所示之電晶體460包括源極電極405a、汲極電極405b、氧化物半導體層403、閘極絕緣層402和閘極電極401於基板400之上。基底層436形成於基板400和氧化物半導體層403之間。保護絕緣層409形成於電晶體460之上。電晶體460係頂閘電晶體之一，且亦為交錯電晶體之一。
可以與實施例3中所述之基底層相似的方式形成基底層436。藉由將包含和氧化物半導體相同種類之成分的金屬氧化物用於基底層436，可抑制或防止在金屬氧化物和氧化物半導體之間的界面處或在其周圍的氫離子累積。具體地，作為金屬氧化物，較佳使用包含一或多個選自氧化 物半導體之構成元素的金屬元素的氧化物的材料。
在電晶體460中，在基底層436之上形成導電層之後，經由第一微影步驟形成源極電極405a和汲極電極405b。可使用與實施例3中所述之源極電極405a和汲極電極405b相似的材料和方法形成源極電極405a和汲極電極405b。
可使用紫外線、KrF雷射光或ArF雷射光實施在第一微影步驟中形成抗蝕遮罩時的曝光。電晶體460的通道長度L取決於與氧化物半導體層403接觸之源極電極405a和汲極電極405b之間的距離。在通道長度L短於25nm實施曝光的情況下，第一微影步驟中形成抗蝕遮罩時的曝光教佳使用具有數奈米至數十奈米之極短波長的極紫外線來實施。在使用極紫外線的曝光中，解析度為高且焦點深度為大。因此，將於稍後形成的電晶體的通道長度L可長於或等於10nm且短於或等於1000nm，因而可增電路的加操作速度。
防止例如水氣或氫之雜質自外部進入的保護絕緣層409係較佳形成於閘極電極401和閘極絕緣層402之上，使得在氧化物半導體層403中不會再次包含這些雜質。保護絕緣層409可以與實施例3中相同的方式形成。
此外，可形成氧化鎵層作為保護絕緣層409或堆疊於保護絕緣層409之上或之下的絕緣層。氧化鎵係難以充電的材料；因此，可抑制由於絕緣層之電荷堆積所造成的臨界電壓中的變動。
圖7C中圖示於電晶體460中形成背閘極電極411的範例。背閘極電極411形成於與氧化物半導體層403之通道形 成區重疊的區域中，其兩者之間設置有基底層436。藉由充電背閘極電極411之電位，可改變電晶體的臨界電壓。
圖6C中所示之電晶體470包括閘極電極401、閘極絕緣層402、氧化物半導體層403、源極電極405a和汲極電極405b於基板400之上。絕緣層407和保護絕緣層409依序堆疊於電晶體470之上。電晶體470係底閘電晶體之一。
電晶體470的通道長度L取決於與氧化物半導體層403接觸之源極電極405a和汲極電極405b之間的距離。
圖7D中圖示於電晶體470之上形成背閘極電極411的範例。設置背閘極電極411，使得半導體層之通道形成區被插入於閘極電極和背閘極電極411之間。背閘極電極411係使用導電層所形成，且以與閘極電極相同之方式作用。藉由充電背閘極電極411之電位，可改變電晶體的臨界電壓。
可使用相同於閘極電極、源極電極、汲極電極等之材料和方法來形成背閘極電極411。
(實施例5)
在此實施例中，將參考圖8A至8F說明將上述任何實施例中所述之半導體裝置應用至電子裝置的情況。在此實施例中，將說明應用上述半導體裝置至電子裝置，例如電腦、行動電話(phone)(亦稱為行動電話(telephone)或行動電話裝置)、可攜式資訊終端(包含可攜式遊戲機、音訊再生裝置、及類此者)、數位相機、數位攝影 機、電子紙、或電視機裝置(亦稱為電視機或電視接收器)的情況。
圖8A說明膝上型個人電腦，其包括外殼701、外殼702、顯示部703、鍵盤704、及類此者。外殼701和702之各者設置有上述實施例中所述之半導體裝置。因此，可實現以高速實施資料寫入及讀取、長時間保持已儲存之資料、且充分降低功率消耗的膝上型個人電腦。
圖8B說明可攜式資訊終端(PDA)。主體711設置有顯示部713、外部介面715、操作按鈕714、及類此者。此外，提供用於操作可攜式資訊終端之觸控筆712及類此者。主體711設置有上述實施例中所述之半導體裝置。因此，可實現以高速實施資料寫入及讀取、長時間保持已儲存之資料、且充分降低功率消耗的可攜式資訊終端。
圖8C說明安裝有電子紙之電子書閱讀器720，其包括兩個外殼：外殼721和外殼723。外殼721和外殼723分別設置有顯示部725和顯示部727。外殼721和723以樞紐部737連接，且使用樞紐部737來打開和關閉。外殼721設置有電源731、操作鍵733、揚聲器735、及類此者。外殼721和外殼723之其中至少一者設置有上述實施例中所述之半導體裝置。因此，可實現以高速實施資料寫入及讀取、長時間保持已儲存之資料、且充分降低功率消耗的電子書閱讀器。
圖8D說明行動電話，其包括兩個外殼：外殼740和外殼741。並且，呈現如圖8D所示之狀態的外殼740和外殼 741可藉由滑動而位移，使得一者重疊於另一者之上；因此，可縮小行動電話之尺寸，其使得行動電話適於被攜帶。外殼741包括顯示面板742、揚聲器743、麥克風744、指向裝置746、相機鏡頭747、外部連接端子748、及類此者。外殼740包括用於行動電話充電的太陽能電池749、外部記憶體插槽750、及類此者。此外，外殼741中內建天線。
顯示面板742具有觸控面板功能。被顯示為影像之複數個操作鍵745以虛線示於圖8D中。應注意顯示面板742亦安裝有用於將輸出自太陽能電池749的電壓升高至各電路所需之電壓的升壓電路。
外殼740和741之其中至少一者設置有上述實施例中所述之半導體裝置。因此，可實現以高速實施資料寫入及讀取、長時間保持已儲存之資料、且充分降低功率消耗的行動電話。
圖8E為一數位相機，其包括主體761、顯示部767、接目鏡763、操作開關764、顯示部765、電池766、及類此者。主體761設置有上述實施例中所述之半導體裝置。因此，可實現以高速實施資料寫入及讀取、長時間保持已儲存之資料、且充分降低功率消耗的數位相機。
圖8F說明電視機裝置770，其包括外殼771、顯示部773、底座775、及類此者。可使用外殼771之操作開關或遙控器780來操作電視機裝置770。將上述實施例中所述之半導體裝置安裝於外殼771和遙控器780。因此，可實現以 高速實施資料寫入及讀取、長時間保持已儲存之資料、且充分降低功率消耗的電視機。
如上所述，此實施例中所說明之電子裝置各包括在上述實施例中所說明之半導體裝置。因此，可實現具有低功率消耗的電子裝置。
此發明係以向日本專利局於2010年5月20日申請之日本專利申請號第2010-116025號為基礎，其全部內容以提及之方式併入本文。
214‧‧‧第四佈線
200‧‧‧記憶體單元
212‧‧‧第二佈線
211‧‧‧第一佈線
203‧‧‧背閘極電極
202‧‧‧第二電晶體
213‧‧‧第三佈線
281‧‧‧節點
201‧‧‧第一電晶體

Claims (3)

  1. 一種半導體裝置，具有：第一電晶體；第二電晶體；電容器；第一佈線；第二佈線；第三佈線；及第四佈線，該第一電晶體之源極電極和汲極電極之其中一者電連接至該第一佈線，該第一電晶體之該源極電極和該汲極電極之其中另一者電連接至該第四佈線，該第一電晶體之閘極電極電連接至該第二電晶體之源極電極和汲極電極之其中一者，該第二電晶體之源極電極和汲極電極之其中另一者電連接至該第二佈線，該第二電晶體之閘極電極電連接至該第三佈線，該第一電晶體之該閘極電極電連接至該電容器，該第一電晶體包含背閘極電極，該背閘極電極電連接至該第一佈線。
  2. 根據申請專利範圍第1項之半導體裝置，其中該第一電晶體具有氧化物半導體，其中該第二電晶體具有氧化物半導體。
  3. 一種半導體裝置，具有：第一電晶體；第二電晶體；第一佈線；第二佈線；第三佈線；及第四佈線，該第一電晶體之源極電極和汲極電極之其中一者電連接至該第一佈線，該第一電晶體之該源極電極和該汲極電極之其中另一者電連接至該第四佈線，該第一電晶體之閘極電極電連接至該第二電晶體之源極電極和汲極電極之其中一者，該第二電晶體之源極電極和汲極電極之其中另一者電連接至該第二佈線，該第二電晶體之閘極電極電連接至該第三佈線，該第一電晶體具有背閘極電極，該背閘極電極電連接至該第一佈線，該第一電晶體具有氧化物半導體，該第二電晶體具有氧化物半導體，該氧化物半導體具有銦、鎵及鋅。
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