JP5845366B2 - 半導体装置 - Google Patents

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Description

開示する発明は、半導体素子を利用した半導体装置およびその作製方法、ならびに半導体
装置の駆動方法に関する。
なお、本明細書中において半導体装置とは、半導体特性を利用することで機能しうる装置
全般を指し、半導体回路、記憶装置、撮像装置、表示装置、電気光学装置及び電子機器な
どは全て半導体装置である。
半導体素子を利用した記憶装置は、電力の供給がなくなると記憶内容が失われる揮発性の
ものと、電力の供給がなくなっても記憶内容は保持される不揮発性のものとに大別される
。
揮発性記憶装置の代表的な例としては、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃ
ｃｅｓｓ Ｍｅｍｏｒｙ）がある。ＤＲＡＭは、記憶素子を構成するトランジスタを選択
してキャパシタ（容量素子）に電荷を蓄積することで、情報（データ）を記憶する。
上述の原理から、ＤＲＡＭでは、情報を読み出すとキャパシタの電荷は失われるため、情
報の読み込みの度に、再度の書き込み動作が必要となる。また、記憶素子を構成するトラ
ンジスタにはリーク電流が存在し、トランジスタが選択されていない状況でもキャパシタ
から電荷が流出、または流入するため、データの保持期間が短い。このため、所定の周期
で再度の書き込み動作（リフレッシュ動作）が必要であり、消費電力を十分に低減するこ
とは困難である。また、電力の供給がなくなると記憶内容が失われるため、長期間の記憶
の保持には、磁性材料や光学材料を利用した別の記憶装置が必要となる。
揮発性記憶装置の別の例としてはＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ
Ｍｅｍｏｒｙ）がある。ＳＲＡＭは、フリップフロップなどの回路を用いて記憶内容を
保持するため、リフレッシュ動作が不要であり、この点においてはＤＲＡＭより有利であ
る。しかし、フリップフロップなどの回路を用いているため、記憶容量あたりの単価が高
くなるという問題がある。また、電力の供給がなくなると記憶内容が失われるという点に
ついては、ＤＲＡＭと変わるところはない。
不揮発性記憶装置の代表例としては、フラッシュメモリがある。フラッシュメモリは、ト
ランジスタのゲート電極とチャネル形成領域との間にフローティングゲートを有し、当該
フローティングゲートに電荷を保持させることで記憶を行うため、データの保持期間は極
めて長く（半永久的）、揮発性記憶装置で必要なリフレッシュ動作が不要であるという利
点を有している（例えば、特許文献１参照）。
しかし、書き込みの際に生じるトンネル電流によって記憶素子を構成するゲート絶縁層が
劣化するため、所定回数の書き込みによって記憶素子が機能しなくなるという問題が生じ
る。この問題の影響を緩和するために、例えば、各記憶素子の書き込み回数を均一化する
手法が採られるが、これを実現するためには、複雑な周辺回路が必要になってしまう。そ
して、このような手法を採用しても、根本的な寿命の問題が解消するわけではない。つま
り、フラッシュメモリは、情報の書き換え頻度が高い用途には不向きである。
また、フローティングゲートに電荷を保持させるため、または、その電荷を除去するため
には、高い電圧が必要であり、また、そのための回路も必要である。さらに、電荷の保持
、または除去の動作には比較的長い時間を要し、書き込み、消去の高速化が容易ではない
という問題もある。
特開昭５７−１０５８８９号公報
上述の問題に鑑み、開示する発明の一態様では、電力が供給されない状態でも記憶内容の
保持が可能で、かつ、書き込み回数にも制限が無い、新たな構造の半導体装置を提供する
ことを目的の一とする。
高集積化、大記憶容量化が可能な半導体装置を提供することを目的の一とする。
動作が安定し、信頼性の高い半導体装置を提供することを目的の一とする。
高速動作が可能な半導体装置を提供することを目的の一とする。
消費電力が低減された半導体装置を提供することを目的の一とする。
本明細書で開示する発明の一態様は、上記課題の少なくとも一つを解決する。
本発明の一態様は、書き込み用トランジスタと、バックゲート電極を有する読み出し用ト
ランジスタと、を含むメモリセルと、制御信号線と、ビット線と、ワード線と、読み出し
信号線と、を有し、読み出し用トランジスタのゲート電極は、書き込み用トランジスタの
ソース電極またはドレイン電極の一方と電気的に接続され、読み出し用トランジスタのソ
ース電極またはドレイン電極の一方は、制御信号線と電気的に接続され、読み出し用トラ
ンジスタのソース電極またはドレイン電極の他方は、読み出し信号線と電気的に接続され
、書き込み用トランジスタのゲート電極は、ワード線と電気的に接続され、書き込み用ト
ランジスタのソース電極またはドレイン電極の他方は、ビット線に電気的に接続されてい
ることを特徴とする半導体装置である。
本発明の一態様は、バックゲート電極を有する第１のトランジスタと、酸化物半導体を有
する第２のトランジスタと、を含むメモリセルと、第１の配線と、第２の配線と、第３の
配線と、第４の配線と、を有し、第１のトランジスタのゲート電極は、第２のトランジス
タのソース電極またはドレイン電極の一方と、電気的に接続され、第１のトランジスタの
ソース電極またはドレイン電極の一方と、第１のトランジスタのバックゲート電極は、第
１の配線と電気的に接続され、第１のトランジスタのソース電極またはドレイン電極の他
方は、第４の配線と電気的に接続され、第２のトランジスタのゲート電極は、第３の配線
と電気的に接続され、第２のトランジスタのソース電極またはドレイン電極の他方は、第
２の配線に電気的に接続されていることを特徴とする半導体装置である。
上記半導体装置において、書き込み用トランジスタ、または第２のトランジスタに、酸化
物半導体を有するトランジスタを用いることで、リフレッシュ動作の頻度を極めて低くす
ることが可能となり、不揮発性の半導体装置を実現することができる。
また、上記の半導体装置において、書き込み用トランジスタ、または第２のトランジスタ
の半導体層として、エネルギーギャップが３ｅＶより大きい材料を用いることが好ましい
。
なお、本明細書等において、不揮発性の半導体装置とは、電力が供給されない状態でも、
一定期間以上（少なくとも１×１０４秒以上、好ましくは１×１０６秒以上）情報を保持
可能な半導体装置をいう。
また、上記の半導体装置において、ビット線、または第２の配線に供給された電位を、書
き込み用トランジスタ、または第２のトランジスタを介して、書き込み用トランジスタ、
または第２のトランジスタのソース電極またはドレイン電極の一方と読み出し用トランジ
スタ、または第１のトランジスタのゲート電極が接続されたノードに供給し、ノードに所
定の電位を保持させることで情報の書き込みを行う。
記憶させる情報（データ）に応じて、ノードに保持する電位を変えることで、１つのメモ
リセルで複数種類のデータを記憶することができる多値型の半導体装置として機能させる
ことができる。
なお、読み出し用トランジスタ、または第１のトランジスタのしきい値ばらつきが小さい
ほど、メモリセルの多値化が容易となる。また、読み出し用トランジスタ、または第１の
トランジスタのしきい値ばらつきが小さいほど、記憶容量が大きく、動作が安定した信頼
性の高い半導体装置を実現することができる。
メモリセルに記憶された多値情報の読み出しは、読み出し信号線、または第４の配線に電
荷を供給（プリチャージ）し、続いて、複数の読み出し制御電位ＶＣＬを読み出し信号線
、または第１の配線に順次供給し、読み出し信号線、または第４の配線の電位変化を検出
することで行うことができる。
複数の読み出し制御電位ＶＣＬの供給は、複数の読み出し制御電位ＶＣＬの絶対値が小さ
い電位から順に供給すると、消費電力を低減できるため好ましい。
また、情報を記憶するノードに容量素子を付加してもよい。容量素子を付加することで、
ノードに記憶させた情報をさらに長時間にわたって保持することができる。
本発明の一態様によれば、半導体装置の専有面積を削減でき、高集積化、大記憶容量化が
可能な半導体装置を提供することができる。
また、情報の書き込みに高い電圧を必要としないため、ゲート絶縁層の劣化といった問題
が生じにくく、書き換え可能回数や信頼性が飛躍的に向上する。
さらに、情報を消去するための動作も不要であるため、高速な動作を容易に実現しうる。
また、酸化物半導体を用いたトランジスタをメモリセルに適用することにより、極めて長
期にわたり記憶した情報を保持することが可能となる。つまり、リフレッシュ動作が不要
となるか、または、リフレッシュ動作の頻度を極めて低くすることが可能となるため、半
導体装置の消費電力を低減することができる。また、半導体装置に電力が供給されない場
合であっても、長期にわたって記憶内容を保持することが可能となる。
半導体装置の回路図。 半導体装置の動作を説明するフローチャート。 半導体装置の回路図。 半導体装置の回路図。 半導体装置の作製工程に係る断面図。 半導体装置の断面図。 半導体装置の断面図。 半導体装置を用いた電子機器を説明するための図。
本発明の実施の形態の一例について、図面を用いて以下に説明する。但し、本発明は以下
の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態および
詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下
に示す実施の形態の記載内容に限定して解釈されるものではない。
トランジスタは半導体素子の一種であり、電流や電圧の増幅や、導通または非導通を制御
するスイッチング動作などを実現することができる。本明細書におけるトランジスタは、
ＩＧＦＥＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉ
ｓｔｏｒ）や薄膜トランジスタ（ＴＦＴ：Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）
を含む。
なお、図面等において示す各構成の、位置、大きさ、範囲などは、理解の簡単のため、実
際の位置、大きさ、範囲などを表していない場合がある。このため、開示する発明は、必
ずしも、図面等に開示された位置、大きさ、範囲などに限定されない。
なお、本明細書等における「第１」、「第２」、「第３」などの序数は、構成要素の混同
を避けるために付すものであり、数的に限定するものではない。
また、本明細書等において「電極」や「配線」の用語は、これらの構成要素を機能的に限
定するものではない。例えば、「電極」は「配線」の一部として用いられることがあり、
その逆もまた同様である。さらに、「電極」や「配線」の用語は、複数の「電極」や「配
線」が一体となって形成されている場合なども含む。
また、「ソース」や「ドレイン」の機能は、異なる極性のトランジスタを採用する場合や
、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため
、本明細書においては、「ソース」や「ドレイン」の用語は、入れ替えて用いることがで
きるものとする。
また、本明細書等において、「電気的に接続」には、「何らかの電気的作用を有するもの
」を介して接続されている場合が含まれる。ここで、「何らかの電気的作用を有するもの
」は、接続対象間での電気信号の授受を可能とするものであれば、特に制限を受けない。
例えば、「何らかの電気的作用を有するもの」には、電極や配線をはじめ、トランジスタ
などのスイッチング素子、抵抗素子、インダクタ、キャパシタ、その他の各種機能を有す
る素子などが含まれる。
（実施の形態１）
本実施の形態では、開示する発明の一態様に係る半導体装置の回路構成およびその動作に
ついて、図１乃至図２を参照して説明する。本実施の形態では、電子を多数キャリアとす
るｎ型トランジスタ（ｎチャネル型トランジスタ）をトランジスタとして用いる場合につ
いて説明する。
図１に、本実施の形態で開示する半導体装置の回路構成を示す。図１（Ａ）に示す半導体
装置は、第１のトランジスタ２０１と、第２のトランジスタ２０２とを含む不揮発性のメ
モリセル２００を有する。図１（Ａ）において、第１の配線２１１（制御信号線ＣＬとも
呼ぶ）と、第１のトランジスタ２０１（ＴＲＲとも呼ぶ）のソース電極またはドレイン電
極の一方は、電気的に接続されている。第１のトランジスタ２０１のソース電極またはド
レイン電極の他方は、第４の配線２１４（読み出し信号線ＲＬとも呼ぶ）と電気的に接続
されている。第１のトランジスタ２０１は、バックゲート電極２０３を有しており、バッ
クゲート電極２０３は第１の配線２１１と電気的に接続されている。
なお、バックゲート電極は、ゲート電極とバックゲート電極で、半導体層中に形成される
チャネル形成領域を挟むように配置される。バックゲート電極は導電層で形成され、意図
せずチャネル形成領域に印加される電界を緩和し、トランジスタのしきい値ばらつきを低
減させる効果を有する。また、バックゲート電極は、ゲート電極と同様に機能させること
ができる。バックゲート電極の電位を変化させることで、トランジスタのしきい値電圧を
変化させることができる。
第２のトランジスタ２０２（トランジスタＴＲＷとも呼ぶ）のソース電極またはドレイン
電極の一方と、第１のトランジスタ２０１のゲート電極は、電気的に接続されている。第
２のトランジスタ２０２のソース電極またはドレイン電極の他方は、第２の配線２１２（
ビット線ＢＬとも呼ぶ）と電気的に接続されている。第２のトランジスタ２０２のゲート
電極は、第３の配線２１３（ワード線ＷＬとも呼ぶ）と電気的に接続されている。第１の
トランジスタ２０１は読み出し用のトランジスタとして機能し、第２のトランジスタ２０
２は書き込み用のトランジスタとして機能する。
書き込み用の第２のトランジスタ２０２のオフ電流は、使用時の温度（例えば、２５℃）
で１００ｚＡ（１×１０−１９Ａ）以下、好ましくは１０ｚＡ（１×１０−２０Ａ）以下
、さらに好ましくは、１ｚＡ（１×１０−２１Ａ）以下であることが望ましい。通常のシ
リコン半導体では、上述のように低いオフ電流を得ることは困難であるが、酸化物半導体
は、エネルギーギャップが３．０ｅＶから３．５ｅＶ程度と大きく、酸化物半導体を適切
な条件で加工して得られたトランジスタにおいては上述の低いオフ電流を達成しうる。こ
のため、書き込み用のトランジスタの半導体層として、酸化物半導体を含むトランジスタ
を用いることが好ましい。
さらに酸化物半導体を含むトランジスタはサブスレッショルドスイング値（Ｓ値）が小さ
く、該トランジスタを書き込み用トランジスタとして用いることで、メモリセルへの書き
込みパルスを極めて急峻にすることができる。
本実施の形態では、書き込み用の第２のトランジスタ２０２に、酸化物半導体を用いたト
ランジスタを適用する。酸化物半導体を用いたトランジスタは、オフ状態でのソースとド
レイン間のリーク電流（オフ電流）が極めて小さいという特徴を有している。このため、
第２のトランジスタ２０２をオフ状態とすることで、第２のトランジスタ２０２のソース
電極またはドレイン電極の一方と、第１のトランジスタ２０１のゲート電極とが電気的に
接続されたノード２８１（ノードＮＤとも呼ぶ）の電荷を極めて長時間にわたって保持す
ることが可能となる。
読み出し用の第１のトランジスタ２０１に用いる半導体層の材料に大きな制限はないが、
読み出しの速度を高くするために、高速で動作するトランジスタを用いるのが望ましい。
例えば、読み出し用トランジスタとしてスイッチング速度が１ナノ秒以下のトランジスタ
を用いるのが好ましい。
読み出し用の第１のトランジスタ２０１には、第２のトランジスタ２０２ほどのオフ電流
の制限はなく、メモリセルの動作速度を高速化するために、第２のトランジスタ２０２よ
りもスイッチング速度が速い（例えば、電界効果移動度の値が大きい）トランジスタを用
いることができる。すなわち、第１のトランジスタ２０１の半導体層に、酸化物半導体以
外の半導体材料を用いてもよい。選択する半導体材料によっては、第１のトランジスタ２
０１のオフ電流が第２のトランジスタ２０２のオフ電流よりも高くなることがある。また
、必要に応じて第１のトランジスタ２０１のチャネル長を短くするなどして、第１のトラ
ンジスタ２０１の半導体層に酸化物半導体材料を用いてもよい。
なお、第１のトランジスタ２０１に酸化物半導体以外の材料を用いる場合の半導体材料と
しては、例えば、シリコン、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、また
はガリウムヒ素等を挙げることができる。他に、有機半導体材料などを用いてもよい。こ
のような半導体材料を用いた第１のトランジスタ２０１は、十分な高速動作が可能なため
、記憶した情報の読み出しなどを高速に行うことが可能である。つまり、半導体装置の高
速動作が実現される。
なお、第２のトランジスタ２０２がオフ状態の場合、ノード２８１は絶縁体中に埋設され
た（所謂、浮遊状態）と見ることができ、ノード２８１には電位が保持される。すなわち
、第１のトランジスタ２０１のゲート電極の電位が保持される。ノード２８１は、不揮発
性メモリ素子として用いられるフローティングゲート型トランジスタのフローティングゲ
ートと同等の作用を奏する。酸化物半導体を用いた第２のトランジスタ２０２のオフ電流
は、シリコン半導体などで形成されるトランジスタの１０万分の１以下であるため、第２
のトランジスタ２０２のリークによる、ノード２８１に蓄積される電荷の消失を無視する
ことが可能である。つまり、酸化物半導体を用いた第２のトランジスタ２０２により、不
揮発性のメモリセルを実現することが可能である。
また、第２のトランジスタ２０２のオフ電流が例えば実質的に０であれば、従来のＤＲＡ
Ｍで必要とされたリフレッシュ動作が不要となるか、または、リフレッシュ動作の頻度を
極めて低く（例えば、一ヶ月もしくは一年に一度程度）することが可能となり、半導体装
置の消費電力を十分に低減することができる。
図１（Ｂ）に示すメモリセル２５０は、図１（Ａ）に示すメモリセル２００に容量素子２
２０を付加した構成となっている。図１（Ｂ）において、容量素子２２０の一方の電極は
、第１のトランジスタ２０１のゲート電極に電気的に接続され、容量素子２２０の他方の
電極は、第５の配線２１５に電気的に接続されている。
本実施の形態で開示する半導体装置は、動作原理上、容量素子を必要としないが、容量素
子２２０を付加することで、ノード２８１の電位を、さらに長時間にわたって保持するこ
とが可能となる。
そして、容量素子２２０を有することにより、ノード２８１に与えられた電荷の保持が容
易になり、また、情報の読み出しをさらに精度よく行うことができる。容量素子２２０の
他方の電極が接続する第５の配線２１５の電位は、０Ｖもしくは共通電位などの固定電位
としておけばよい。また、固定電位でなくとも、第５の配線２１５の電位が、書き込み動
作時と読み出し動作時において同じ電位であればよい。
また、本実施の形態で開示する半導体装置は、メモリセルへの再度の情報の書き込みによ
って直接的に情報を書き換えることが可能である。このためフラッシュメモリなどにおい
て必要とされる消去動作が不要であり、消去動作に起因する動作速度の低下を抑制するこ
とができる。つまり、半導体装置の高速動作が実現される。また、従来のフローティング
ゲート型トランジスタで書き込みや消去の際に必要とされた高い電圧を必要としないため
、半導体装置の消費電力をさらに低減することができる。
続いて、メモリセル２００への情報の書き込み（書き換え）動作について説明する。本実
施の形態で開示するメモリセル２００は、一つのメモリセルで複数種類の情報を記憶する
ことができる多値型のメモリセルとして機能することができる。本実施の形態では、メモ
リセル２００を４値型（２ビット型）のメモリセルとして用いる場合を例として説明する
。
まず、書き込み対象として選択されたメモリセル２００に接続する第３の配線２１３（ワ
ード線ＷＬ）の電位を、書き込み用トランジスタである第２のトランジスタ２０２がオン
状態となる電位にして、第２のトランジスタ２０２をオン状態とする。ここでは、第３の
配線２１３にハイレベル電位ＶＷＬＨが与えられる。これにより、選択されたメモリセル
２００に接続する第２の配線２１２（ビット線ＢＬ）の電位がノード２８１（ノードＮＤ
）に供給される。
メモリセル２００に記憶させる４つのデータ”００”、”０１”、”１０”、”１１”に
それぞれ対応する４つの電位Ｖ１、電位Ｖ２、電位Ｖ３、電位Ｖ４のうち、所望のデータ
に対応する電位をビット線ＢＬに供給し、第２のトランジスタ２０２を介してノードＮＤ
に所望のデータを記憶させることができる。
本実施の形態で説明する第１のトランジスタ２０１はｎ型トランジスタであるため、ノー
ドＮＤに書き込まれる電位Ｖ１乃至電位Ｖ４は、第１のトランジスタ２０１のしきい値未
満の電位を用いる。また、第１のトランジスタ２０１に正孔を多数キャリアとするｐ型ト
ランジスタ（ｐチャネル型トランジスタ）を用いる場合は、ノードＮＤに書き込まれる電
位Ｖ１乃至電位Ｖ４は第１のトランジスタ２０１のしきい値より大きい電位を用いる。い
ずれにしても、電位Ｖ１乃至電位Ｖ４は、第１のトランジスタ２０１がオフ状態を維持す
る電位とする。
また、ノードＮＤに書き込む複数の電位の電位差、例えば、電位Ｖ１と電位Ｖ２の電位差
が小さすぎると、ノードＮＤに正しいデータが書き込まれず、書き込み不良を発生させて
しまう。書き込み不良の発生を抑えるための最小電位差は、ビット線ＢＬに電位を供給す
るための電位生成回路の分解能と、読み出し時に読み出し信号線ＲＬの電位変化を検出す
る電位検出回路の分解能と、第１のトランジスタ２０１のしきい値ばらつき等を考慮して
決定することができる。
第１のトランジスタ２０１のしきい値ばらつきは、想定している使用温度範囲及び使用条
件における第１のトランジスタ２０１のしきい値ばらつきの標準偏差を用いて測定するこ
とができる。なお、メモリセル２００を複数用いる場合は、想定している使用温度範囲及
び使用条件における全ての第１のトランジスタ２０１のしきい値ばらつきの標準偏差を用
いる。
具体的には、電位生成回路の分解能と、電位検出回路の分解能と、第１のトランジスタ２
０１のしきい値ばらつきのうち、もっとも大きい値を最小電位差とする。この時用いる第
１のトランジスタ２０１のしきい値ばらつきは、標準偏差の２倍以上、好ましくは標準偏
差の３倍以上、さらに好ましくは標準偏差の４倍以上の値を用いる。標準偏差の２倍以上
を用いて最小電位差とすることで、書き込み不良の発生確率を４．６％以下とすることが
できる。また、標準偏差の３倍以上を用いて最小電位差を決定すると、書き込み不良の発
生確率を０．３％以下とすることができる。また、標準偏差の４倍以上を用いて最小電位
差を決定すると、書き込み不良の発生確率を０．００６％以下とすることができる。
第１のトランジスタ２０１のしきい値ばらつきが小さいほど半導体装置の記憶容量を増加
させやすくなる。半導体層に酸化物半導体を用いたトランジスタは、広い温度範囲におい
て、しきい値のばらつきが小さいため、第１のトランジスタ２０１の半導体層に酸化物半
導体を用いると、半導体装置の記憶容量を増加させやすく、また、書き込み不良の発生確
率を下げられるため好ましい。
本実施の形態では、最小電位差を１Ｖとし、電位Ｖ１を−１Ｖ、電位Ｖ２を−２Ｖ、電位
Ｖ３を−３Ｖ、電位Ｖ４を−４Ｖとする。例えば、ノードＮＤにデータ”１０”を記憶さ
せる場合は、ビット線ＢＬに−３Ｖを供給し、第２のトランジスタ２０２を介してノード
ＮＤに−３Ｖを書き込む。このようにして、メモリセル２００に情報を記憶させることが
できる（書き込みモード）。書き込み終了後、第３の配線２１３の電位を、第２のトラン
ジスタ２０２がオフ状態となる電位にして、第２のトランジスタ２０２をオフ状態とする
。ここでは、第３の配線２１３にローレベル電位ＶＷＬＬが与えられる。
また、メモリセル２００を８値型（３ビット型）として用いる場合は、８つのデータに対
応する８つの電位を用いることで実現できる。４ビット型や５ビット型も同様に実現する
ことができるが、ビット数に制限されることなく、単に３値型や１０値型などとして用い
ることもできる。つまり、任意のＮ個の異なる電位のいずれか（Ｎは２以上の整数）の書
込み及び読み出しが可能である。
本実施の形態で示す半導体装置は、フローティングゲート型トランジスタの様に書き込み
（書き換え）時にゲート絶縁膜（トンネル絶縁膜）中を電荷が移動するのではなく、第２
のトランジスタ２０２のスイッチング動作により電荷の移動が起こるため、原理的な書き
込み回数の制限が存在せず、書き換え耐性が極めて高い。また、フローティングゲート型
トランジスタにおいて書き込みや消去の際に必要であった高電圧も不要となるため、半導
体装置の省電力化が実現できる。
次に、メモリセル２００に記憶された情報を読み出す読み出し動作について説明する。ま
ず、第３の配線２１３の電位を、書き込み用トランジスタである第２のトランジスタ２０
２がオフ状態となる電位にして、第２のトランジスタ２０２をオフ状態とする。ここでは
、第３の配線２１３にローレベル電位ＶＷＬＬが与えられる。次いで、第４の配線２１４
に電荷を与え（プリチャージ）、第４の配線２１４の電位を０Ｖとする。
次いで、読み出し対象メモリセルの第１の配線２１１（制御信号線ＣＬ）に、読み出し制
御電位ＶＣＬを供給し、第４の配線２１４（読み出し信号線ＲＬ）の電位変化を検出する
ことで、メモリセル２００に記憶された情報を読み出すことができる（読み出しモード）
。なお、プリチャージにより第４の配線２１４に与える電位は、該電位がノードＮＤに保
持される電位よりも高く（第１のトランジスタ２０１がｐ型トランジスタである場合は低
く）、かつ、読み出し制御電位ＶＣＬと異なる電位であれば、これに限らない。
Ｎ値型のメモリセル２００からの情報の読み出しは、Ｎ−１個の読み出し制御電位ＶＣＬ
を制御信号線ＣＬに順次供給し、読み出し信号線ＲＬの電位変化を検出することで行う。
４値型のメモリセルの場合は、制御信号線ＣＬに読み出し制御電位ＶＣＬ１乃至読み出し
制御電位ＶＣＬ３を順次供給する。読み出し制御電位ＶＣＬ１乃至読み出し制御電位ＶＣ
Ｌ３は、それぞれ電位Ｖ１乃至電位Ｖ３の電位に応じて決定される。
第１のトランジスタ２０１のしきい値をＶｔｈ１とすると、ｋ値目の電位Ｖｋの検出に用
いる読み出し制御電位ＶＣＬｋは、数式１を満たすように設定することができる。
Figure 0005845366
例えば、第１のトランジスタ２０１のしきい値を２Ｖとすると、電位Ｖ１の検出に用いる
読み出し制御電位ＶＣＬ１は３Ｖ以上４Ｖ未満の範囲で設定すればよく、電位Ｖ２の検出
に用いる読み出し制御電位ＶＣＬ２は４Ｖ以上５Ｖ未満の範囲で設定すればよく、電位Ｖ
３の検出に用いる読み出し制御電位ＶＣＬ３は５Ｖ以上６Ｖ未満の範囲で設定すればよい
。
また、ｋ値目の電位Ｖｋの検出に用いる読み出し制御電位ＶＣＬｋは、数式２を満たすよ
うに設定してもよい。
Figure 0005845366
数式２を用いる場合は、電位Ｖ１の検出に用いる読み出し制御電位ＶＣＬ１は３Ｖ以上３
．５Ｖ以下、電位Ｖ２の検出に用いる読み出し制御電位ＶＣＬ２は４Ｖ以上４．５Ｖ以下
、電位Ｖ３の検出に用いる読み出し制御電位ＶＣＬ３は５Ｖ以上５．５Ｖ以下の範囲で設
定すればよい。式２を用いて読み出し制御電位ＶＣＬを設定すると、ＶＣＬｋとＶＣＬｋ
＋１の間にマージンをもたせることができるため、メモリセル２００に記憶させた情報を
より正確に読み出すことができるため好ましい。なお、第１のトランジスタ２０１にｐ型
トランジスタを用いる場合は、式１及び式２の不等号の向きを逆にして適用することがで
きる。
ここで、本実施の形態で例示した４値型のメモリセル２００の読み出し動作について、図
１（Ａ）及び図２のフローチャートを用いて説明する。なお、第１のトランジスタ２０１
のしきい値を２Ｖとし、読み出し制御電位ＶＣＬ１を３．５Ｖ、ＶＣＬ２を４．５Ｖ、Ｖ
ＣＬ３を５．５Ｖとする。
まず、読み出し対象のメモリセル２００に電気的に接続している読み出し信号線ＲＬにプ
リチャージし、該読み出し信号線ＲＬの電位を０Ｖとする（処理３０１）。次いで、読み
出し対象のメモリセル２００に電気的に接続している制御信号線ＣＬに読み出し制御電位
ＶＣＬ１を供給する（処理３０２）。第１のトランジスタ２０１のバックゲート電極２０
３は、制御信号線ＣＬと電気的に接続しているため、バックゲート電極２０３に読み出し
制御電位ＶＣＬ１の３．５Ｖが印加される。
この時、ノードＮＤに電位Ｖ１が書き込まれていると、第１のトランジスタ２０１のゲー
ト電極には−１Ｖが印加されていることになる。このため、ゲート電極とバックゲート電
極２０３に挟まれた半導体層には、両電極の合計電位である２．５Ｖが印加される。２．
５Ｖは第１のトランジスタ２０１のしきい値電圧（２Ｖ）よりも大きいため、第１のトラ
ンジスタ２０１がオン状態となり、制御信号線ＣＬの電位が読み出し信号線ＲＬに供給さ
れ、読み出し信号線ＲＬの電位が変化する。すなわち、図２中の判断３０３においてＹＥ
Ｓが選択されて、処理３１１が実行され、メモリセル２００にデータ”００”が記憶され
ていたと判定される。
ノードＮＤに電位Ｖ２が書き込まれていると、第１のトランジスタ２０１のゲート電極に
−２Ｖが印加されていることになる。この時、バックゲート電極２０３に読み出し制御電
位ＶＣＬ１が印加されても、両電極の合計電位は１．５Ｖであるため、第１のトランジス
タ２０１のしきい値電圧よりも小さく、第１のトランジスタ２０１をオン状態とすること
ができない。すなわち、図２中の判断３０３においてＮｏが選択される。
判断３０３においてＮｏが選択された場合、制御信号線ＣＬに読み出し制御電位ＶＣＬ２
が供給され、バックゲート電極２０３に４．５Ｖが印加される（処理３０４）。すると、
ゲート電極とバックゲート電極２０３に挟まれた半導体層に、両電極の合計電位である２
．５Ｖが印加されるため、第１のトランジスタ２０１がオン状態となり、読み出し信号線
ＲＬの電位が変化する。すなわち、図２中の判断３０５においてＹＥＳが選択されて、処
理３１２が実行され、メモリセル２００にデータ”０１”が記憶されていたと判定される
。
ノードＮＤに電位Ｖ３が書き込まれていると、第１のトランジスタ２０１のゲート電極に
−３Ｖが印加されていることになる。この時、バックゲート電極２０３に読み出し制御電
位ＶＣＬ２が印加されても、両電極の合計電位は１．５Ｖであるため、第１のトランジス
タ２０１をオン状態とすることができない。すなわち、図２中の判断３０５においてＮｏ
が選択される。
判断３０５においてＮｏが選択された場合、制御信号線ＣＬに読み出し制御電位ＶＣＬ３
が供給され、バックゲート電極２０３に５．５Ｖが印加される（処理３０６）。すると、
ゲート電極とバックゲート電極２０３に挟まれた半導体層に、両電極の合計電位である２
．５Ｖが印加されるため、第１のトランジスタ２０１がオン状態となり、読み出し信号線
ＲＬの電位が変化する。すなわち、図２中の判断３０７においてＹＥＳが選択されて、処
理３１３が実行され、メモリセル２００にデータ”１０”が記憶されていたと判定される
。
ノードＮＤに電位Ｖ４が書き込まれていると、第１のトランジスタ２０１のゲート電極に
−４Ｖが印加されていることになる。この時、バックゲート電極２０３に読み出し制御電
位ＶＣＬ３が印加されても、両電極の合計電位は１．５Ｖであるため、第１のトランジス
タ２０１をオン状態とすることができない。すなわち、図２中の判断３０７においてＮｏ
が選択される。
判断３０７においてＮｏが選択されるということは、４値型のメモリセルのうちデータ”
００”、”０１”、”１０”の３値の記憶が否定されたことになるため、メモリセル２０
０にはデータ”１１”が記憶されていたと判定される（処理３１４）。
このように、制御信号線ＣＬに、読み出し制御電位ＶＣＬ１乃至ＶＣＬ３を順次供給する
ことで、Ｎ値型のメモリセルの読み出しを最大Ｎ−１回の動作で終了することができる。
本実施の形態では、読み出し制御電位ＶＣＬ１乃至ＶＣＬ３を電位が低い方から順に供給
する例について示したが、電位が高い方から順に供給しても構わない。ただし、読み出し
制御電位ＶＣＬ１乃至ＶＣＬ３を電位が高い方から順に供給すると、読み出し制御電位を
変更する毎に読み出し信号線ＲＬにプリチャージする動作が必要となるため、電位が低い
方から順に供給する場合と比較して消費電力が多くなる。
これらのことから、読み出し制御電位ＶＣＬ１乃至ＶＣＬ３の供給は、電位が低い方から
順に行うことが好ましい。なお、第１のトランジスタ２０１にｐ型トランジスタを用いる
場合は、上記理由により電位が高い方から順に供給することが好ましい。すなわち、読み
出し制御電位ＶＣＬの絶対値が小さい方から順に供給することが好ましい。
本実施の形態で開示する半導体装置は、動作原理上、ＤＲＡＭで必須とされるキャパシタ
を用いない構成であるため、単位メモリセル当たりの面積が削減可能となり、高集積化が
可能となる。
なお、本実施の形態においては、酸化物半導体を用いてオフ電流が少ない書き込み用トラ
ンジスタを実現しているが、開示する発明はこれに限定されない。酸化物半導体と同等の
オフ電流特性が実現できる材料、例えば、炭化シリコンをはじめとするワイドギャップ材
料（Ｅｇ＞３ｅＶ）などを適用しても良い。
本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み
合わせて用いることができる。
（実施の形態２）
本実施の形態では、図３および図４を用いて、実施の形態１に示した半導体装置をｍ×ｎ
個配置して、記憶容量を増加させた半導体装置の回路図の一例を示す。図３は、メモリセ
ル１２００が並列に接続された、いわゆるＮＯＲ型の半導体装置の回路図である。
図３に示す半導体装置は、複数のメモリセル１２００が縦ｍ個（行）×横ｎ個（列）（ｍ
、ｎは自然数）のマトリクス状に配置されたメモリセルアレイ１３００と、ｍ本のワード
線ＷＬと、ｍ本の制御信号線ＣＬと、ｎ本の読み出し信号線ＲＬと、ｎ本のビット線ＢＬ
を有している。また、メモリセルアレイ１３００に信号を供給するための周辺駆動回路と
して、第１の駆動回路１２１１と、第２の駆動回路１２１２と、第３の駆動回路１２１３
と、第４の駆動回路１２１４を有している。
図３では、メモリセル１２００として、実施の形態１に示したメモリセル２００と同じ構
成が適用されている。つまり、各メモリセル１２００は、読み出し用トランジスタとして
機能する第１のトランジスタ１２０１、書き込み用トランジスタとして機能する第２のト
ランジスタ１２０２を有している。第１のトランジスタ１２０１のゲート電極と、第２の
トランジスタ１２０２のソース電極またはドレイン電極の一方とは電気的に接続され、第
１のトランジスタ１２０１のソース電極またはドレイン電極の一方と、制御信号線ＣＬは
電気的に接続され、第１のトランジスタ１２０１のソース電極またはドレイン電極の他方
と、読み出し信号線ＲＬは電気的に接続されている。第１のトランジスタ１２０１は、バ
ックゲート電極１２０３を有しており、バックゲート電極１２０３は制御信号線ＣＬと電
気的に接続されている。ビット線ＢＬと、第２のトランジスタ１２０２のソース電極また
はドレイン電極の他方は電気的に接続され、ワード線ＷＬと、第２のトランジスタ１２０
２のゲート電極は電気的に接続されている。
また、ｉ行ｊ列のメモリセル１２００（ｉ、ｊ）（ｉは１以上ｍ以下の整数、ｊは１以上
ｎ以下の整数）は、ワード線ＷＬ＿ｉ、制御信号線ＣＬ＿ｉ、ビット線ＢＬ＿ｊ、読み出
し信号線ＲＬ＿ｊにそれぞれ接続されている。
制御信号線ＣＬは第１の駆動回路１２１１と接続されており、ビット線ＢＬは、第２の駆
動回路１２１２と接続されており、ワード線ＷＬは、第３の駆動回路１２１３と接続され
ており、読み出し信号線ＲＬは、第４の駆動回路１２１４と接続されている。第２の駆動
回路１２１２は、ビット線ＢＬに電位を供給するための電位生成回路を有しており、第４
の駆動回路１２１４は、読み出し信号線ＲＬの電位変化を検出する電位検出回路を有して
いる。なお、ここでは、第１の駆動回路１２１１乃至第４の駆動回路１２１４をそれぞれ
独立に設けているが、いずれか一、または複数の機能を有するデコーダを用いても良い。
メモリセルアレイ１３００が有するメモリセル１２００へのデータの書き込みは、実施の
形態１で説明した書き込みモードと同様に行うことができるが、データの書き込み中に、
書き込み対象でないメモリセル１２００に誤ってデータが書き込まれないように配慮する
必要がある。メモリセルアレイ１３００における書き込みモードの一例を以下に説明する
。
まず、書き込み対象行のワード線ＷＬ＿ｉに、ワード線ＷＬ＿ｉが接続しているメモリセ
ル１２００（ｉ、１）乃至メモリセル１２００（ｉ、ｎ）が有する第２のトランジスタ１
２０２をオン状態とする電位を供給し、メモリセル１２００（ｉ、１）乃至メモリセル１
２００（ｉ、ｎ）が有する第２のトランジスタ１２０２をオン状態とする。この時、ワー
ド線ＷＬ＿ｉ以外のワード線ＷＬに、第２のトランジスタ１２０２をオフ状態とする電位
を供給し、メモリセル１２００（ｉ、１）乃至メモリセル１２００（ｉ、ｎ）以外のメモ
リセル１２００が有する第２のトランジスタ１２０２をオフ状態とする。
次に、ワード線ＷＬ＿ｉに接続しているメモリセル１２００（ｉ、１）乃至メモリセル１
２００（ｉ、ｎ）に記憶させるそれぞれのデータに応じた電位Ｖｋを、ビット線ＢＬ＿１
乃至ビット線ＢＬ＿ｎに順次供給する。その後、ワード線ＷＬ＿ｉの電位を第２のトラン
ジスタ１２０２をオフ状態とする電位として、ワード線ＷＬ＿ｉが接続しているメモリセ
ル１２００（ｉ、１）乃至メモリセル１２００（ｉ、ｎ）にデータを記憶させる（書き込
む）ことができる。
ワード線ＷＬ＿ｉに接続しているメモリセル１２００（ｉ、１）乃至メモリセル１２００
（ｉ、ｎ）へデータを書き込む場合は、前述したように一つずつ順に書き込みを行っても
よいが、全てのメモリセル１２００に同時に書き込みを行ってもよいし、いくつかの単位
毎に分けて書き込みを行ってもよい。
続いて、メモリセルアレイ１３００における読み出しモードの一例を説明する。メモリセ
ルアレイ１３００が有するメモリセル１２００に記憶されているデータの読み出しは、実
施の形態１で説明した読み出しモードと同様に行うことができるが、データの読み出し中
に、読み出し対象でないメモリセル１２００のデータを誤って読み出さないように配慮す
る必要がある。
メモリセル１２００（ｉ，ｊ）のデータを読み出す場合、読み出し信号線ＲＬ＿ｊに接続
しているメモリセル１２００（ｉ，ｊ）以外のメモリセル１２００が記憶しているデータ
が読み出し動作時に干渉しないようにするため、制御信号線ＣＬ＿ｉ以外の制御信号線Ｃ
ＬＸの電位を、制御信号線ＣＬＸと、該制御信号線ＣＬＸに接続するメモリセル１２００
のノードＮＤの合計電位が、第１のトランジスタ１２０１のしきい値未満の電位となるよ
うにする。
続いて、実施の形態１で説明した読み出しモードと同様に、制御信号線ＣＬ＿ｉに順次読
み出し制御電位ＶＣＬを供給し、読み出し信号線ＲＬ＿ｊの電位変化を検出することで、
メモリセル１２００（ｉ，ｊ）に記憶されているデータを読み出すことができる。
複数のメモリセル１２００からデータを読み出す場合は、一つずつ順に読み出してもよい
が、制御信号線ＣＬ＿ｉに接続されているメモリセル１２００（ｉ、１）乃至メモリセル
１２００（ｉ、ｎ）のデータを同時に読み出してもよいし、いくつかの単位毎に分けて読
み出してもよい。
本実施の形態で開示する半導体装置は、動作原理上、ＤＲＡＭで必須とされるキャパシタ
を用いない構成であるため、単位メモリセル当たりの面積が削減可能となり、高集積化が
可能となる。このため、更なる、単位メモリセル当たりの面積削減及びメモリセルの高集
積化が可能となる。例えば、最小加工寸法をＦとして、メモリセルの占める面積を１５Ｆ
２から２５Ｆ２とすることが可能となる。
図４に、メモリセルに記憶されているデータを読み出すための、読み出し回路の概略を示
す。当該読出し回路は、トランジスタとセンスアンプ回路を有する。
読み出し時には、端子Ａは読み出しを行うメモリセルが接続されたビット線ＢＬに接続さ
れる。また、トランジスタのゲート電極にはバイアス電位Ｖｂｉａｓが印加され、端子Ａ
の電位が制御される。
センスアンプ回路は、端子Ａの電位が参照電位Ｖｒｅｆ（例えば、０Ｖ）より高いとハイ
データを出力し、端子Ａの電位が参照電位Ｖｒｅｆより低いとローデータを出力する。ま
ず、トランジスタをオン状態として、端子Ａに接続されたビット線ＢＬにＶＢＬＨの電位
をプリチャージする。次に、読み出しを行うメモリセルを読み出しモードとし、端子Ａに
接続されたビット線ＢＬの電位を、参照電位Ｖｒｅｆと比較すると、メモリセルに記憶さ
れた情報に応じて、出力データがハイデータもしくはローデータを出力する。
このような読み出し回路と、読み出し制御電位ＶＣＬを組み合わせることにより、メモリ
セルにどのような値のデータが記憶されているかを判定することができる。なお、本実施
の形態の読み出し回路は一例であり、他の公知の回路を用いても良い。
本実施の形態ではＮＯＲ型の半導体装置の例を示したが、ＮＡＮＤ型の半導体装置とする
こともできる。
本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み
合わせて用いることができる。
（実施の形態３）
本実施の形態では、本明細書に開示する半導体装置に用いることができるトランジスタと
その作製方法について、図５及び図７を用いて説明する。本実施の形態では、トランジス
タの一例として、チャネルが形成される半導体層に酸化物半導体を用いたトランジスタに
ついて詳細に説明する。
図５（Ｅ）に示すトランジスタ４１０は、基板４００上に、ゲート電極４０１、ゲート絶
縁層４０２、酸化物半導体層４０３、ソース電極４０５ａ、ドレイン電極４０５ｂを有し
ている。トランジスタ４１０上には、絶縁層４０７（第１の絶縁層ともいう）、及び保護
絶縁層４０９（第２の絶縁層ともいう）が順に積層されている。トランジスタ４１０は、
ボトムゲート構造のトランジスタの一つであり、逆スタガ型トランジスタの一つでもある
。
図５（Ａ）乃至（Ｅ）にトランジスタ４１０の作製方法の一例を示す。
まず、基板４００上に導電層を形成した後、第１のフォトリソグラフィ工程によりゲート
電極４０１を形成する。なお、レジストマスクをインクジェット法で形成してもよい。レ
ジストマスクをインクジェット法で形成するとフォトマスクを使用しないため、製造コス
トを低減できる。
基板４００に使用することができる基板に大きな制限はないが、ガラス基板、セラミック
基板、石英基板、サファイア基板の他、結晶化ガラスなどを用いることができる。
また、基板４００として、可撓性基板（フレキシブル基板）を用いてもよい。可撓性基板
を用いる場合、可撓性基板上に、トランジスタを直接作製してもよいし、他の作製基板上
にトランジスタを作製し、その後可撓性基板に剥離、転置してもよい。なお、作製基板か
ら可撓性基板に剥離、転置するために、作製基板とトランジスタとの間に、剥離層を設け
るとよい。
基板４００とゲート電極４０１との間に下地層を設けてもよい。下地層は、窒化シリコン
、酸化シリコン、窒化酸化シリコン、又は酸化窒化シリコンから選ばれた一又は複数の絶
縁層による積層構造により形成することができ、基板４００からの不純物元素の拡散を防
止する機能がある。
また、下地層に、塩素、フッ素などのハロゲン元素を含ませることで、基板４００からの
不純物元素の拡散を防止する機能をさらに高めることができる。下地層に含ませるハロゲ
ン元素の濃度は、ＳＩＭＳ（二次イオン質量分析計）を用いた分析により得られる濃度ピ
ークにおいて、１×１０１５／ｃｍ３以上１×１０２０／ｃｍ３以下とすればよい。
なお、下地層として酸化ガリウムを用いてもよい。また、下地層を酸化ガリウムと上記絶
縁層の積層構造としてもよい。酸化ガリウムは帯電しにくい材料であるため、絶縁層のチ
ャージアップによるしきい値電圧の変動を抑えることができる。
また、ゲート電極４０１の材料は、モリブデン（Ｍｏ）、チタン（Ｔｉ）、タンタル（Ｔ
ａ）、タングステン（Ｗ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、クロム（Ｃｒ）、ネオ
ジム（Ｎｄ）、スカンジウム（Ｓｃ）、マグネシウム（Ｍｇ）等の金属材料又はこれらを
主成分とする合金材料を用いて、単層又は積層して形成することができる。
続いて、ゲート電極４０１上にゲート絶縁層４０２を形成する（図５（Ａ）参照）。ゲー
ト絶縁層４０２には、酸化シリコン、窒化シリコン、酸化窒化シリコン、窒化酸化シリコ
ン、酸化アルミニウム、窒化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウ
ム、酸化タンタル、酸化ガリウム、酸化ランタン、酸化セシウム、酸化マグネシウム、酸
化イットリウム、酸化ハフニウム、ハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ
＞０））、窒素が導入されたハフニウムシリケート（ＨｆＳｉｘＯｙＮｚ（ｘ＞０、ｙ＞
０、Ｚ＞０））、窒素が導入されたハフニウムアルミネート（ＨｆＡｌｘＯｙＮｚ（ｘ＞
０、ｙ＞０、Ｚ＞０））等を用いることができ、プラズマＣＶＤ法やスパッタリング法等
で形成することができる。また、ゲート絶縁層４０２は単層に限らず異なる層の積層でも
良い。例えば、第１のゲート絶縁層としてプラズマＣＶＤ法により窒化シリコン層（Ｓｉ
Ｎｙ（ｙ＞０））を形成し、第１のゲート絶縁層上に第２のゲート絶縁層として酸化シリ
コン層（ＳｉＯｘ（ｘ＞０））を積層して、ゲート絶縁層４０２としても良い。
また、本実施の形態で説明する酸化物半導体は、不純物を除去して、酸化物半導体の主成
分以外のキャリア供与体となる不純物が極力含まれないように高純度化された酸化物半導
体である。
このような高純度化された酸化物半導体は界面準位、界面電荷に対して極めて敏感である
ため、酸化物半導体層とゲート絶縁層との界面は重要である。そのため高純度化された酸
化物半導体に接するゲート絶縁層は、高品質化が要求される。
例えば、μ波（例えば周波数２．４５ＧＨｚ）を用いた高密度プラズマＣＶＤは、緻密で
絶縁耐圧の高い高品質な絶縁層を形成できるので好ましい。高純度化された酸化物半導体
と高品質ゲート絶縁層とが密接することにより、界面準位を低減して界面特性を良好なも
のとすることができるからである。
もちろん、ゲート絶縁層として良質な絶縁層を形成できるものであれば、スパッタリング
法やプラズマＣＶＤ法など他の成膜方法を適用することができる。また、成膜後の熱処理
によってゲート絶縁層の膜質、酸化物半導体との界面特性が改質される絶縁層であっても
良い。いずれにしても、ゲート絶縁層としての膜質が良好であることは勿論のこと、酸化
物半導体との界面準位密度を低減し、良好な界面を形成できるものであれば良い。
また、ゲート絶縁層４０２には、酸化物半導体と同種の成分でなる絶縁材料を用いると特
に好ましい。このような材料は酸化物半導体との相性が良く、これをゲート絶縁層４０２
に用いることで、酸化物半導体との界面の状態を良好に保つことができるからである。こ
こで、「酸化物半導体と同種の成分」とは、酸化物半導体の構成元素から選択される一ま
たは複数の元素を含むことを意味する。例えば、酸化物半導体がＩｎ−Ｇａ−Ｚｎ系の酸
化物半導体材料によって構成される場合、同種の成分でなる絶縁材料としては酸化ガリウ
ムなどがある。
また、ゲート絶縁層４０２を積層構造とする場合には、酸化物半導体と同種の成分でなる
絶縁材料でなる膜（以下、膜ａ）と、膜ａの成分材料とは異なる材料を含む膜（以下、膜
ｂ）との積層構造とするとなお良い。膜ａと膜ｂとを酸化物半導体層側から順に積層した
構造とすることで、電荷は膜ａと膜ｂとの界面の電荷捕獲中心に優先的に捕獲される（酸
化物半導体層と膜ａとの界面との比較）ため、酸化物半導体層の界面での電荷捕獲を十分
に抑制することができるようになり、半導体装置の信頼性が向上するためである。
また、ゲート絶縁層４０２、酸化物半導体層に水素、水酸基及び水分がなるべく含まれな
いようにするために、酸化物半導体層の成膜の前処理として、スパッタリング装置の予備
加熱室でゲート電極４０１が形成された基板４００、又はゲート絶縁層４０２までが形成
された基板４００を予備加熱し、基板４００に吸着した水素、水分などの不純物を脱離し
排気することが好ましい。なお、予備加熱室に設ける排気手段はクライオポンプが好まし
い。なお、この予備加熱の処理は省略することもできる。またこの予備加熱は、絶縁層４
０７の成膜前に、ソース電極４０５ａ及びドレイン電極４０５ｂまで形成した基板４００
にも同様に行ってもよい。
次いで、ゲート絶縁層４０２上に、膜厚２ｎｍ以上２００ｎｍ以下、好ましくは５ｎｍ以
上３０ｎｍ以下の酸化物半導体層を形成する。
なお、酸化物半導体層をスパッタリング法により成膜する前に、アルゴンガスを導入して
プラズマを発生させる逆スパッタを行い、ゲート絶縁層４０２の表面に付着している粉状
物質（パーティクル、ごみともいう）を除去することが好ましい。逆スパッタとは、アル
ゴン等の希ガス雰囲気下で基板にＲＦ電源を用いて電圧を印加して基板近傍にプラズマを
形成して表面を改質する方法である。なお、アルゴンガスに代えて窒素ガス、ヘリウムガ
ス、酸素ガスなどを用いてもよい。
酸化物半導体層の成膜前に、酸化物半導体層が形成される絶縁層（本実施の形態ではゲー
ト絶縁層４０２に相当する）に対して、後述する酸素プラズマドープと同様の方法により
、酸素ガスの代わりに塩素系ガスやフッ素系ガスなどのハロゲンガスを用いて、ハロゲン
元素を導入してもよい。また、ハロゲン元素の導入は、イオン注入法またはイオンドーピ
ング法を用いてもよい。
酸化物半導体層が形成される絶縁層にハロゲン元素を導入することで、該絶縁層中の水素
を固定化し、該絶縁層中から酸化物半導体層中への水素の拡散を防ぐことができる。また
、該絶縁層中に、ハロゲン元素と同時に酸素を導入してもよい。なお、これら元素の導入
は、該絶縁層と酸化物半導体層との界面に与えるダメージが最小限となる条件で行うこと
が好ましい。
酸化物半導体層に用いる酸化物半導体としては、少なくともＩｎ、Ｇａ、Ｓｎ及びＺｎか
ら選ばれた一種以上の元素を含有する金属酸化物を用いることができる。例えば、四元系
金属酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体や、三元系金属酸化物であ
るＩｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系酸化物半導体、Ｉｎ−
Ａｌ−Ｚｎ−Ｏ系酸化物半導体、Ｓｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体、Ａｌ−Ｇａ−Ｚ
ｎ−Ｏ系酸化物半導体、Ｓｎ−Ａｌ−Ｚｎ−Ｏ系酸化物半導体や、二元系金属酸化物であ
るＩｎ−Ｚｎ−Ｏ系酸化物半導体、Ｓｎ−Ｚｎ−Ｏ系酸化物半導体、Ａｌ−Ｚｎ−Ｏ系酸
化物半導体、Ｚｎ−Ｍｇ−Ｏ系酸化物半導体、Ｓｎ−Ｍｇ−Ｏ系酸化物半導体、Ｉｎ−Ｍ
ｇ−Ｏ系酸化物半導体や、Ｉｎ−Ｇａ−Ｏ系酸化物半導体、Ｉｎ−Ｏ系酸化物半導体、Ｓ
ｎ−Ｏ系酸化物半導体、Ｚｎ−Ｏ系酸化物半導体などを用いることができる。また、上記
酸化物半導体にＳｉＯ２を含んでもよい。さらに、Ｇａ、Ｓｎ、Ｈｆ、Ａｌ、ランタノイ
ドを含有させてもよい。
ここで、例えば、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体とは、インジウム（Ｉｎ）、ガリ
ウム（Ｇａ）、亜鉛（Ｚｎ）を有する酸化物、という意味であり、その組成比は問わない
。また、ＩｎとＧａとＺｎ以外の元素を含んでもよい。
なお、酸化物半導体は非晶質でもよく、一部または全部が結晶化していてもよい。酸化物
半導体に、結晶性を有する酸化物半導体を用いる場合は、平坦な表面上に酸化物半導体を
形成することが好ましく、具体的には、平均面粗さ（Ｒａ）が１ｎｍ以下、好ましくは０
．３ｎｍ以下の表面上に形成するとよい。Ｒａは原子間力顕微鏡（ＡＦＭ：Ａｔｏｍｉｃ
Ｆｏｒｃｅ Ｍｉｃｒｏｓｃｏｐｅ）にて評価可能である。
また、酸化物半導体層は、化学式ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０）で表記される薄膜を
用いることができる。ここで、Ｍは、Ｓｎ、Ｚｎ、Ｇａ、Ａｌ、ＭｎおよびＣｏから選ば
れた一または複数の金属元素を示す。例えばＭとして、Ｇａ、Ｇａ及びＡｌ、Ｇａ及びＭ
ｎ、またはＧａ及びＣｏなどがある。
本実施の形態では、酸化物半導体層としてＩｎ−Ｇａ−Ｚｎ−Ｏ系酸化物ターゲットを用
いてスパッタリング法により成膜する。また、酸化物半導体層は、希ガス（代表的にはア
ルゴン）雰囲気下、酸素雰囲気下、又は希ガスと酸素の混合雰囲気下においてスパッタリ
ング法により形成することができる。
Ｉｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体をスパッタリング法で作製するためのターゲットと
しては、例えば、組成比として、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：１［ｍｏｌ
数比］の酸化物ターゲットを用い、Ｉｎ−Ｇａ−Ｚｎ−Ｏ層を成膜する。また、このター
ゲットの材料及び組成に限定されず、例えば、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１
：２［ｍｏｌ数比］の酸化物ターゲットを用いてもよい。
また、Ｉｎ−Ｚｎ−Ｏ系酸化物半導体を形成する場合、用いるターゲットの組成比は、原
子数比で、Ｉｎ：Ｚｎ＝５０：１から１：２（モル数比に換算するとＩｎ２Ｏ３：ＺｎＯ
＝２５：１から１：４）、好ましくはＩｎ：Ｚｎ＝２０：１から１：１（モル数比に換算
するとＩｎ２Ｏ３：ＺｎＯ＝１０：１から１：２）、さらに好ましくはＩｎ：Ｚｎ＝１５
：１から１．５：１（モル数比に換算するとＩｎ２Ｏ３：ＺｎＯ＝１５：２から３：４）
とする。例えば、Ｉｎ−Ｚｎ−Ｏ系酸化物半導体の形成に用いるターゲットは、原子数比
がＩｎ：Ｚｎ：Ｏ＝Ｘ：Ｙ：Ｚのとき、Ｚ＞１．５Ｘ＋Ｙとする。
また、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系酸化物半導体は、ＩＴＺＯと呼ぶことができる。Ｉｎ−Ｓ
ｎ−Ｚｎ−Ｏ系酸化物半導体を形成する場合は、ＩＴＺＯをスパッタ法で成膜するための
ターゲットの組成比を、原子数比でＩｎ：Ｓｎ：Ｚｎ＝１：２：２、Ｉｎ：Ｓｎ：Ｚｎ＝
２：１：３、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１、またはＩｎ：Ｓｎ：Ｚｎ＝２０：４５：３
５などとすればよい。
また、酸化物ターゲットの充填率は９０％以上１００％以下、好ましくは９５％以上９９
．９％以下である。充填率の高い金属酸化物ターゲットを用いることにより、成膜した酸
化物半導体層は緻密な膜とすることができる。
酸化物半導体層を、成膜する際に用いるスパッタガスは水素、水、水酸基又は水素化物な
どの不純物が除去された高純度ガスを用いることが好ましい。例えば、スパッタガスとし
てアルゴンを用いる場合は、純度９Ｎ、露点−１２１℃、含有Ｈ２Ｏ量０．１ｐｐｂ以下
、含有Ｈ２量０．５ｐｐｂ以下が好ましく、酸素を用いる場合は、純度８Ｎ、露点−１１
２℃、含有Ｈ２Ｏ量１ｐｐｂ以下、含有Ｈ２量１ｐｐｂ以下が好ましい。
酸化物半導体層の成膜は、減圧状態に保持された成膜室内に基板を保持し、基板温度を１
００℃以上６００℃以下好ましくは３００℃以上５００℃以下として行う。基板を加熱し
ながら成膜することにより、成膜した酸化物半導体層に含まれる不純物濃度を低減するこ
とができる。また、スパッタリングによる損傷が軽減される。そして、成膜室内の残留水
分を除去しつつ水素及び水分が除去されたスパッタガスを導入し、上記ターゲットを用い
て基板４００上に酸化物半導体層を成膜する。
成膜室内の残留水分を除去するためには、吸着型の真空ポンプ、例えば、クライオポンプ
、イオンポンプ、チタンサブリメーションポンプを用いることが好ましい。また、排気手
段としては、ターボ分子ポンプにコールドトラップを加えたものであってもよい。クライ
オポンプを用いて排気した成膜室は、例えば、水素原子、水（Ｈ２Ｏ）など水素原子を含
む化合物（より好ましくは炭素原子を含む化合物も）等が排気されるため、当該成膜室で
成膜した酸化物半導体層に含まれる不純物の濃度を低減できる。
成膜条件の一例としては、基板とターゲットの間との距離を１００ｍｍ、圧力０．６Ｐａ
、直流（ＤＣ）電源電力０．５ｋＷ、スパッタガスとして酸素（酸素流量比率１００％）
を用いる条件が適用される。なお、パルス直流電源を用いると、成膜時に発生する粉状物
質（パーティクル、ごみともいう）が軽減でき、膜厚分布も均一となるために好ましい。
次いで、第１の加熱処理を行う。この第１の加熱処理によって酸化物半導体層中の過剰な
水素（水や水酸基を含む）を除去（脱水化または脱水素化）することができる。また、酸
化物半導体層と、該酸化物半導体層が接する絶縁層との界面に生じた欠陥を低減すること
ができる。
第１の加熱処理は、減圧雰囲気下、窒素や希ガスなどの不活性ガス雰囲気下、酸素ガス雰
囲気下、または超乾燥エア（ＣＲＤＳ（キャビティリングダウンレーザー分光法）方式の
露点計を用いて測定した場合の水分量が２０ｐｐｍ（露点換算で−５５℃）以下、好まし
くは１ｐｐｍ以下、好ましくは１０ｐｐｂ以下の空気）雰囲気下で、２５０℃以上７５０
℃以下、または４００℃以上基板の歪み点未満の温度で行う。例えば、加熱処理装置の一
つである電気炉に基板を導入し、酸化物半導体層に対して窒素雰囲気下４５０℃において
１時間の加熱処理を行う。
なお、加熱処理装置は電気炉に限られず、抵抗発熱体などの発熱体からの熱伝導または熱
輻射によって、被処理物を加熱する装置を備えていてもよい。例えば、ＧＲＴＡ（Ｇａｓ
Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置、ＬＲＴＡ（Ｌａｍｐ Ｒａｐｉｄ
Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置等のＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎ
ｎｅａｌ）装置を用いることができる。ＬＲＴＡ装置は、ハロゲンランプ、メタルハライ
ドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧
水銀ランプなどのランプから発する光（電磁波）の輻射により、被処理物を加熱する装置
である。ＧＲＴＡ装置は、高温のガスを用いて加熱処理を行う装置である。高温のガスに
は、アルゴンなどの希ガス、または窒素のような、加熱処理によって被処理物と反応しな
い不活性ガスが用いられる。
例えば、第１の加熱処理として、６５０℃以上７００℃以下の高温に加熱した不活性ガス
中に基板を移動させて入れ、数分間加熱した後、基板を移動させて高温に加熱した不活性
ガス中から出すＧＲＴＡを行ってもよい。
加熱処理を、窒素または希ガスなどの不活性ガス、酸素、超乾燥エアのガス雰囲気下で行
なう場合は、これらの雰囲気に水、水素などが含まれないことが好ましい。また、加熱処
理装置に導入する窒素、酸素、または希ガスの純度を、６Ｎ（９９．９９９９％）以上好
ましくは７Ｎ（９９．９９９９９％）以上（即ち不純物濃度を１ｐｐｍ以下、好ましくは
０．１ｐｐｍ以下）とする。
次いで、酸化物半導体層を第２のフォトリソグラフィ工程により島状の酸化物半導体層４
４１に加工する（図５（Ｂ）参照）。また、島状の酸化物半導体層４４１を形成するため
のレジストマスク４２０をインクジェット法で形成してもよい。レジストマスク４２０を
インクジェット法で形成するとフォトマスクを使用しないため、製造コストを低減できる
。
また、ゲート絶縁層４０２にコンタクトホールを形成する場合、その工程は酸化物半導体
層の加工時に同時に行うことができる。
なお、ここでの酸化物半導体層のエッチングは、ドライエッチングでもウェットエッチン
グでもよく、両方を用いてもよい。例えば、酸化物半導体層のウェットエッチングに用い
るエッチング液としては、燐酸と酢酸と硝酸を混ぜた溶液などを用いることができる。ま
た、ＩＴＯ０７Ｎ（関東化学社製）を用いてもよい。
レジストマスク４２０を除去した後、イオン注入法やイオンドーピング法により酸化物半
導体層４４１に酸素４３０を導入してもよい。また、酸素４３０の導入は、酸素プラズマ
ドープ法により行ってもよい。具体的には、高周波（ＲＦ）を用いて酸素４３０をプラズ
マ化し、酸素ラジカル、酸素イオンを基板上の酸化物半導体層へ導入する。この時、酸化
物半導体層４４１が形成される基板にバイアスを印加すると好ましい。基板に印加するバ
イアスを大きくすることで、より深くまで酸素４３０を導入することができる（図５（Ｃ
）参照）。
酸素４３０を酸化物半導体層４４１に供給して、酸化物半導体層４４１中に、酸化物半導
体の化学量論比を超えて（好ましくは２倍まで（２倍未満））酸素を含有させる。酸素の
含有量を多くしすぎると、水素吸蔵合金（水素貯蔵合金）のように、かえって酸化物半導
体層４４１が水素を取り込んでしまう恐れがあるためである。なお、これは、単結晶の場
合の酸素の数量をＹとして、Ｙを超える程度、好ましくは、Ｙを超えて２Ｙまで、と表現
することもできる。あるいは、酸素の含有量は、酸素ドープ処理を行わない場合の酸化物
半導体中の酸素の量Ｚを基準として、Ｚを超える程度、好ましくは、Ｚを超えて２Ｚまで
とすることもできる。酸化物半導体層４４１にドープされる酸素４３０は酸素ラジカル、
酸素原子、及び／又は酸素イオンを含む。よって、酸化物半導体層において酸素の含有量
は水素の含有量より大きくなる。
例えば、酸化物半導体層４４１の組成がＩｎＧａＺｎＯｘで表されるとすると、Ｉｎ：Ｇ
ａ：Ｚｎ＝１：１：１である酸化物の単結晶構造より導かれる化学式はＩｎＧａＺｎＯ４
であるから、ｘは４を越えて８までとなる酸素過剰領域を有する酸化物半導体層４４１を
形成する。同様に、酸化物半導体層４４１の組成がＩｎＧａＺｎ２Ｏｘで表されるとする
と、ｘは５を越えて１０までとなる酸素過剰領域を有する酸化物半導体層４４１を形成す
る。なお、酸素過剰領域は、酸化物半導体層の一部（界面も含む）に存在していればよい
。
なお、酸化物半導体層において、酸素は主たる成分材料の一つである。このため、酸化物
半導体層中の酸素濃度を、ＳＩＭＳ（Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃ
ｔｒｏｓｃｏｐｙ）などの方法を用いて、正確に見積もることは難しい。つまり、酸化物
半導体層に酸素が意図的に添加されたか否かを判別することは困難であるといえる。
ところで、酸素にはＯ１７やＯ１８といった同位体が存在し、自然界におけるこれらの存
在比率はそれぞれ酸素原子全体の０．０３７％、０．２０４％程度であることが知られて
いる。つまり、酸化物半導体層中におけるこれら同位体の濃度は、ＳＩＭＳなどの方法に
よって見積もることができる程度になるから、これらの濃度を測定することで、酸化物半
導体層中の酸素濃度をより正確に見積もることが可能な場合がある。よって、これらの濃
度を測定することで、酸化物半導体層に意図的に酸素が添加されたか否かを判別しても良
い。
例えば、Ｏ１８の濃度を基準に用いると、酸素が添加された領域における酸素の同位体の
濃度Ｄ１（Ｏ１８）と、酸素が添加されていない領域における酸素の同位体の濃度Ｄ２（
Ｏ１８）との間には、Ｄ１（Ｏ１８）＞Ｄ２（Ｏ１８）が成立する。
また、酸化物半導体層４４１に添加される（含まれる）酸素４３０の少なくとも一部は酸
素の不対結合手を酸化物半導体中で有することが好ましい。不対結合手を有することによ
り、層中に残存しうる水素と結合して、水素を固定化（非可動イオン化）することができ
るためである。
酸化物半導体層４４１に添加される酸素（酸素ラジカル、酸素原子、及び／又は酸素イオ
ン）は、酸素を含むガスを用いてプラズマ発生装置により供給されてもよいし、又はオゾ
ン発生装置により供給されてもよい。より具体的には、例えば、半導体装置に対してエッ
チング処理を行うための装置や、レジストマスクに対してアッシングを行うための装置な
どを用いて酸素４３０を発生させ、酸化物半導体層４４１を処理することができる。
酸化物半導体層４４１に酸素４３０を導入することで、酸素が過剰に導入された酸化物半
導体層４４１が形成される。酸素の電気陰性度は３．０と、電気陰性度が約２．０である
酸化物半導体層中の金属（Ｚｎ、Ｇａ、Ｉｎ）よりも大きいため、水素に対して酸素を過
剰に含有させることで、Ｍ−Ｈ結合より水素原子を奪い、ＯＨ基を形成する。なお、この
ＯＨ基は、Ｍと結合してＭ−Ｏ−Ｈ基を形成しうる。
すなわち、酸素の導入により、酸化物半導体を構成している金属と水素の間の結合、或い
は該金属と水酸基の間の結合を切断するとともに、これら水素、または水酸基が、酸素と
反応することで水を生成する。特に不対結合手を有する酸素は、酸化物半導体中に残存す
る水素と容易に反応し、水を生成しやすい。よって、後に行われる第２の加熱処理により
、不純物である水素、または水酸基を、水として、脱離させやすくすることができる。
酸化物半導体層４４１に酸素４３０を導入した後、第２の加熱処理（好ましくは２００℃
以上６００℃以下、例えば２５０℃以上５５０℃以下）を行う。例えば、窒素雰囲気下で
４５０℃、１時間の第２の加熱処理を行う。なお、上記雰囲気に水、水素などが含まれな
いことが好ましい。
以上の工程を経ることによって、酸素４３０の導入及び加熱処理によって、酸化物半導体
層の脱水化または脱水素化を行うことができ、第１の加熱処理で除去しきれなかった水素
、水分、水酸基又は水素化物（「水素化合物」ともいう）などの水素分子を含む不純物を
酸化物半導体層４４１中から排除することができる。また、不純物の排除工程によって同
時に減少してしまう酸化物半導体を構成する主成分材料の一つである酸素を補い、酸化物
半導体層４４１をｉ型（真性）化することができる。また、酸化物半導体層と、該酸化物
半導体層が接する絶縁層との界面に生じた欠陥を低減することができる。このようにして
、酸化物半導体層４４１を、電気的にｉ型化された酸化物半導体層４０３とすることがで
きる。
次いで、ゲート絶縁層４０２、及び酸化物半導体層４０３上に、ソース電極及びドレイン
電極（これと同じ層で形成される配線を含む）となる導電層を形成する。ソース電極、及
びドレイン電極に用いる導電層としては、例えば、Ａｌ、Ｃｒ、Ｃｕ、Ｔａ、Ｔｉ、Ｍｏ
、Ｗ、Ｍｇからから選ばれた元素を含む金属、または上述した元素を成分とする金属窒化
物（窒化チタン、窒化モリブデン、窒化タングステン）等を用いることができる。また、
Ａｌ、Ｃｕなどの金属層の下側又は上側の一方または双方にＴｉ、Ｍｏ、Ｗなどの高融点
金属またはそれらの金属窒化物（窒化チタン、窒化モリブデン、窒化タングステン）を積
層させた構成としても良い。また、ソース電極、及びドレイン電極に用いる導電層として
は、導電性の金属酸化物で形成しても良い。導電性の金属酸化物としては酸化インジウム
（Ｉｎ２Ｏ３）、酸化スズ（ＳｎＯ２）、酸化亜鉛（ＺｎＯ）、酸化インジウム酸化スズ
合金（Ｉｎ２Ｏ３―ＳｎＯ２、ＩＴＯと略記する）、酸化インジウム酸化亜鉛合金（Ｉｎ
２Ｏ３―ＺｎＯ）またはこれらの金属酸化物材料に酸化シリコンを含ませたものを用いる
ことができる。
第３のフォトリソグラフィ工程により導電層上にレジストマスクを形成し、選択的にエッ
チングを行ってソース電極４０５ａ、ドレイン電極４０５ｂを形成した後、レジストマス
クを除去する。
なお、トランジスタ４１０のチャネル長Ｌは、酸化物半導体層４０３に接するソース電極
４０５ａとドレイン電極４０５ｂの間隔幅によって決定される（図５（Ｅ）参照）。
また、フォトリソグラフィ工程で用いるフォトマスク数及び工程数を削減するため、透過
した光が複数の強度となる露光マスクである多階調マスクによって形成されたレジストマ
スクを用いてエッチング工程を行ってもよい。多階調マスクを用いて形成したレジストマ
スクは複数の膜厚を有する形状となり、エッチングを行うことでさらに形状を変形するこ
とができるため、異なるパターンに加工する複数のエッチング工程に用いることができる
。よって、一枚の多階調マスクによって、少なくとも二種類以上の異なるパターンに対応
するレジストマスクを形成することができる。よって露光マスク数を削減することができ
、対応するフォトリソグラフィ工程も削減できるため、工程の簡略化が可能となる。
なお、導電層のエッチングの際に、酸化物半導体層４０３がエッチングされ、分断するこ
とのないようエッチング条件を最適化することが望まれる。しかしながら、導電層のみを
エッチングし、酸化物半導体層４０３を全くエッチングしないという条件を得ることは難
しく、導電層のエッチングの際に酸化物半導体層４０３は一部のみがエッチングされ、溝
部（凹部）を有する酸化物半導体層となることもある。
本実施の形態では、導電層としてＴｉを用い、酸化物半導体層にはＩｎ−Ｇａ−Ｚｎ−Ｏ
系酸化物半導体を用いたので、エッチャントとしてアンモニア過水（アンモニア、水、過
酸化水素水の混合液）を用いると良い。
次いで、酸化物半導体層４０３の一部に接し、ソース電極４０５ａとドレイン電極４０５
ｂの上に絶縁層４０７を形成する。（図５（Ｄ）参照）。
絶縁層４０７は、少なくとも１ｎｍ以上の膜厚とし、スパッタリング法など、絶縁層４０
７に水、水素等の不純物を混入させない方法を適宜用いて形成することができる。絶縁層
４０７の形成方法に特に限定はなく、例えば、プラズマＣＶＤ法やスパッタリング法など
の成膜方法を用いて作製することができる。なお、水素や水などが混入しにくいという点
では、スパッタリング法が好適である。絶縁層４０７に水素が含まれると、その水素の酸
化物半導体層への侵入、又は水素による酸化物半導体層中の酸素の引き抜きが生じ酸化物
半導体層のバックチャネル（半導体層のゲート電極から遠い側の領域。トランジスタ４１
０では、酸化物半導体層４０３中における、絶縁層４０７との界面近傍の領域。）が低抵
抗化（ｎ型化）してしまい、寄生チャネルが形成されるおそれがある。従って、絶縁層４
０７は、水素及び水素を含む不純物が含まれない手段を用いて成膜することが重要である
。
絶縁層４０７としては、代表的には酸化シリコン、酸化窒化シリコン、酸化ハフニウム、
酸化アルミニウム、酸化ガリウムなどの無機絶縁材料を用いることができる。酸化ガリウ
ムは帯電しにくい材料であるため、絶縁層のチャージアップによるしきい値電圧の変動を
抑えることができる。なお、絶縁層４０７として、または、絶縁層４０７と積層して、酸
化物半導体と同種の成分でなる金属酸化物層を形成してもよい。
本実施の形態では、絶縁層４０７として膜厚２００ｎｍの酸化シリコンをスパッタリング
法を用いて成膜する。成膜時の基板温度は、室温以上３００℃以下とすればよく、本実施
の形態では１００℃とする。酸化シリコン層のスパッタリング法による成膜は、希ガス（
代表的にはアルゴン）雰囲気下、酸素雰囲気下、または希ガスと酸素の混合雰囲気下にお
いて行うことができる。また、ターゲットには、酸化シリコンまたはシリコンを用いるこ
とができる。例えば、シリコンをターゲットに用いて、酸素を含む雰囲気下でスパッタを
行うと酸化シリコンを形成することができる。
酸化物半導体や、絶縁層４０７の成膜時における成膜室内の残留水分を除去するためには
、吸着型の真空ポンプ（クライオポンプなど）を用いることが好ましい。クライオポンプ
を用いて排気した成膜室で成膜した絶縁層４０７は、絶縁層４０７中に含まれる不純物の
濃度を低減することができる。また、絶縁層４０７の成膜室内の残留水分を除去するため
の排気手段としては、ターボ分子ポンプにコールドトラップを加えたものであってもよい
。
絶縁層４０７を成膜する際に用いるスパッタガスは水素、水、水酸基又は水素化物などの
不純物が除去された高純度ガスを用いることが好ましい。
次いで、減圧雰囲気下、不活性ガス雰囲気下、酸素ガス雰囲気下、または超乾燥エア雰囲
気下で第３の加熱処理（好ましくは２００℃以上６００℃以下、例えば２５０℃以上５５
０℃以下）を行ってもよい。例えば、窒素雰囲気下で４５０℃、１時間の第３の加熱処理
を行ってもよい。第３の加熱処理を行うと、酸化物半導体層の一部（チャネル形成領域）
は絶縁層４０７と接した状態で昇温される。なお、上記雰囲気に水、水素などが含まれな
いことが好ましい。
酸化物半導体層と酸素を含む絶縁層４０７とを接した状態で熱処理を行うと、酸素を含む
絶縁層４０７より酸素をさらに酸化物半導体層へ供給することができる。なお、酸素を含
む絶縁層４０７は、酸素過剰領域を有する絶縁層であることが好ましい。
以上の工程でトランジスタ４１０が形成される。トランジスタ４１０は、水素、水分、水
酸基又は水素化物（水素化合物ともいう）などの不純物を酸化物半導体層より意図的に排
除し、酸素が供給されることによりｉ型化された酸化物半導体層４０３を含むトランジス
タである。よって、トランジスタ４１０は、電気的特性変動が抑制されており、電気的に
安定である。
絶縁層４０７上にさらに保護絶縁層４０９を形成してもよい。例えば、プラズマＣＶＤ法
やスパッタリング法等を用いて酸化アルミニウム層を形成する。保護絶縁層４０９には、
水分などの不純物をほとんど含まず、更にアルカリ金属や、水素及び酸素に対するバリア
性の高い材料を用いるとよい。具体的には、窒化シリコン層、窒化アルミニウム層、酸化
アルミニウム層などを用いると良い。本実施の形態では、保護絶縁層４０９に酸化アルミ
ニウムを用いる（図５（Ｅ）参照）。
保護絶縁層４０９に用いる酸化アルミニウムは、絶縁層４０７まで形成された基板４００
を１００℃以上４００℃以下の温度に加熱し、水素及び水分が除去された高純度酸素を含
むスパッタガスを導入し、アルミニウムのターゲットを用いて成膜する。この場合におい
ても、絶縁層４０７と同様に、処理室内の残留水分を除去しつつ保護絶縁層４０９を成膜
することが好ましい。
また、保護絶縁層４０９にバリア性の高い材料を用いると、酸化物半導体層中からの酸素
脱離を防ぐことができる。特に、保護絶縁層４０９と、ゲート絶縁層４０２または下地層
（図示せず）をバリア性の高い材料で形成すると有効である。即ち、酸化物半導体層を挟
むようにバリア性の高い材料を設けると、半導体装置の信頼性を向上させることができる
。
トランジスタ４１０の形成後、さらに大気中で１００℃以上２００℃以下、１時間以上３
０時間以下での加熱処理を行ってもよい。この加熱処理は一定の加熱温度を保持して加熱
してもよいし、室温から加熱温度への昇温と加熱温度から室温までの降温を１サイクルと
する処理を複数回繰り返して行ってもよい。
また、第１の加熱処理を行わず、第２の加熱処理を第１の加熱処理の条件で行ってもよい
。
図７（Ａ）に、トランジスタ４１０にバックゲート電極を形成した構成例を示す。バック
ゲート電極は、ゲート電極とバックゲート電極で半導体層のチャネル形成領域を挟むよう
に配置される。バックゲート電極は導電層で形成され、ゲート電極と同様に機能させるこ
とができる。また、バックゲート電極の電位を変化させることで、トランジスタのしきい
値電圧を変化させることができる。
バックゲート電極は、ゲート電極、ソース電極、ドレイン電極などと同様の材料及び方法
により形成することができる。
図７（Ａ）において、バックゲート電極４１１は、酸化物半導体層４０３のチャネル形成
領域上に、絶縁層４０７及び保護絶縁層４０９を介して形成されている。図７（Ａ）は、
バックゲート電極４１１を保護絶縁層４０９上に形成する例を示しているが、バックゲー
ト電極４１１は、絶縁層４０７と保護絶縁層４０９の間に形成してもよい。
本実施の形態の半導体層に用いる酸化物半導体は、ドナーとなる性質を持つ水素を酸化物
半導体から極力除去して酸化物半導体の主成分以外の不純物が極力含まれないように高純
度化し、酸素を供給してｉ型（真性）の酸化物半導体、又はｉ型に限りなく近い酸化物半
導体としたものである。従って、上述のトランジスタに用いられる酸化物半導体層は、電
気的にｉ型化した酸化物半導体層である。
また、ｉ型化された酸化物半導体中にはキャリアが極めて少なく（ゼロに近い）、キャリ
ア濃度は１×１０１４／ｃｍ３未満、好ましくは１×１０１２／ｃｍ３未満、さらに好ま
しくは１×１０１１／ｃｍ３未満とすることができる。
酸化物半導体中にキャリアが極めて少ないため、トランジスタのオフ電流を少なくするこ
とができる。オフ電流は少なければ少ないほど好ましい。
具体的には、上述の酸化物半導体をチャネル形成領域に用いたトランジスタは、チャネル
幅１μｍあたりのオフ電流を室温下において１０ａＡ（１×１０−１７Ａ）以下にするこ
と、さらには、１ａＡ（１×１０−１８Ａ）以下、さらには１ｚＡ（１×１０−２１Ａ）
以下、さらには１ｙＡ（１×１０−２４Ａ）以下にすることが可能である。
また、上述の酸化物半導体をチャネル形成領域に用いたトランジスタは、オン電流の温度
依存性がほとんど見られず、オフ電流の変化も非常に小さい。
また、上述の酸化物半導体をチャネル形成領域に用いたトランジスタは、バイアス−熱ス
トレス試験（ＢＴ試験）前後においてもトランジスタのしきい値電圧の変化量が低減でき
、信頼性の高いトランジスタとすることができる。
また、上述の酸化物半導体を用いたトランジスタは、比較的高い電界効果移動度が得られ
るため、高速駆動が可能である。
以上のように、安定した電気的特性を有する酸化物半導体を用いた半導体装置を提供する
ことができる。よって、信頼性の高い半導体装置を提供することができる。
本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。
（実施の形態４）
本実施の形態では、実施の形態３に示したトランジスタとは異なる構成のトランジスタに
ついて説明する。なお、上記実施の形態と同一部分又は同様な機能を有する部分、及び工
程は、上記実施の形態と同様に行うことができ、本実施の形態での繰り返しの説明は省略
する。なお、同じ箇所の詳細な説明も省略する。
図６（Ａ）に示すトランジスタ４５０は、基板４００上に、ゲート電極４０１、ゲート絶
縁層４０２、酸化物半導体層４０３、チャネル保護層４０６、ソース電極４０５ａ、ドレ
イン電極４０５ｂを有している。トランジスタ４５０上には、保護絶縁層４０９が積層さ
れている。トランジスタ４５０は、チャネル保護型（チャネルストップ型ともいう）と呼
ばれるボトムゲート構造の一つであり、逆スタガ型トランジスタの一つでもある。
酸化物半導体層４０３とチャネル保護層４０６の成膜は、酸化物半導体層４０３とチャネ
ル保護層４０６の界面を大気に触れさせることなく、連続して行うことが好ましい。大気
に触れず連続して成膜することで、酸化物半導体層４０３とチャネル保護層４０６の界面
に、水、水素、ハイドロカーボンなどの不純物が付着することを防ぐことができる。
チャネル保護層４０６は、ゲート絶縁層４０２と同様の材料及び方法により成膜すること
ができる。また、チャネル保護層４０６として酸化物半導体と同種の成分でなる金属酸化
物を用いてもよい。チャネル保護層４０６として酸化物半導体と同種の成分でなる金属酸
化物を用いることで、該金属酸化物と酸化物半導体との界面及びその近傍への水素イオン
の蓄積を抑制または防止することができる。具体的には、金属酸化物として、酸化物半導
体の構成元素から選択される一または複数の金属元素の酸化物を含む材料を用いるのが好
ましい。
なお、該金属酸化物層としては、酸化ガリウムを用いるのが好ましい。酸化ガリウムは、
バンドギャップ（Ｅｇ）が大きいので、酸化ガリウムによって酸化物半導体層を挟むこと
で、酸化物半導体層と金属酸化物層との界面において、エネルギー障壁が形成され、その
界面においてキャリアの移動は妨げられる。したがって、キャリアは酸化物半導体から金
属酸化物に移動することなく、主として、酸化物半導体層中を移動する。一方、水素イオ
ンは、酸化物半導体層と金属酸化物層との界面を通過して、例えば、酸化物半導体層と接
する面と対向する面の界面（例えば、絶縁層との界面）近傍に蓄積される。その付近はキ
ャリアの流れる領域からは離れているため、トランジスタのしきい値電圧への影響を与え
ない、またはその影響が極めて少ない。なお、酸化ガリウムとＩｎ−Ｇａ−Ｚｎ−Ｏ系の
材料を接触させた場合のエネルギー障壁は、伝導帯側で約０．８ｅＶとなり、価電子帯側
で約０．９ｅＶとなる。
チャネル保護層４０６、ソース電極４０５ａ、及びドレイン電極４０５ｂ上にさらに水分
や水素などの不純物が酸化物半導体層４０３に再混入しないように、これらが外部から侵
入することをブロックする保護絶縁層４０９を形成することが好ましい。保護絶縁層４０
９は、実施の形態３と同様に形成することができる。
また、保護絶縁層４０９として、または、保護絶縁層４０９と積層して、酸化ガリウムを
形成してもよい。酸化ガリウムは帯電しにくい材料であるため、絶縁層のチャージアップ
によるしきい値電圧の変動を抑えることができる。
なお、トランジスタ４５０のチャネル長Ｌは、キャリアの流れる方向と平行な方向で、酸
化物半導体層４０３と接するチャネル保護層４０６の幅で定義される。
図７（Ｂ）に、トランジスタ４５０にバックゲート電極４１１を形成した構成例を示す。
バックゲート電極４１１は、酸化物半導体層４０３のチャネル形成領域上に、保護絶縁層
４０９を介して形成されている。図７（Ｂ）は、バックゲート電極４１１を保護絶縁層４
０９上に形成する例を示しているが、ソース電極４０５ａ及びドレイン電極４０５ｂと同
じ層を用いて、チャネル保護層４０６上にバックゲート電極４１１を形成してもよい。
図６（Ｂ）に示すトランジスタ４６０は、基板４００上に、ソース電極４０５ａ、及びド
レイン電極４０５ｂ、酸化物半導体層４０３、ゲート絶縁層４０２、ゲート電極４０１を
有している。基板４００と酸化物半導体層４０３の間には、下地層４３６が形成されてい
る。トランジスタ４６０上には、保護絶縁層４０９が形成されている。トランジスタ４６
０は、トップゲート構造の一つであり順スタガ型トランジスタともいう。
下地層４３６は、実施の形態３で説明した下地層と同様に形成することができる。また、
下地層４３６として、酸化物半導体と同種の成分でなる金属酸化物を用いることで、該金
属酸化物と酸化物半導体との界面及びその近傍への水素イオンの蓄積を抑制または防止す
ることができる。具体的には、金属酸化物として、酸化物半導体の構成元素から選択され
る一または複数の金属元素の酸化物を含む材料を用いるのが好ましい。
トランジスタ４６０は、下地層４３６上に導電層を形成した後、第１のフォトリソグラフ
ィ工程により、ソース電極４０５ａ、及びドレイン電極４０５ｂを形成する。ソース電極
４０５ａ、及びドレイン電極４０５ｂは、実施の形態３で説明したソース電極４０５ａ、
及びドレイン電極４０５ｂと同様の材料及び方法で形成することができる。
第１のフォトリソグラフィ工程でのレジストマスク形成時の露光には、紫外線やＫｒＦレ
ーザ光やＡｒＦレーザ光を用いるとよい。酸化物半導体層４０３に接するソース電極４０
５ａとドレイン電極４０５ｂの間隔幅によって、トランジスタ４６０のチャネル長Ｌが決
定される。なお、チャネル長Ｌ＝２５ｎｍ未満の露光を行う場合には、数ｎｍから数１０
ｎｍと極めて波長が短い超紫外線（Ｅｘｔｒｅｍｅ Ｕｌｔｒａｖｉｏｌｅｔ）を用いて
第１のフォトリソグラフィ工程でのレジストマスク形成時の露光を行うとよい。超紫外線
による露光は、解像度が高く焦点深度も大きい。従って、後に形成されるトランジスタの
チャネル長Ｌを１０ｎｍ以上１０００ｎｍ以下とすることも可能であり、回路の動作速度
を高速化できる。
ゲート電極４０１、ゲート絶縁層４０２上に、さらに水分や水素などの不純物が酸化物半
導体層４０３に再混入しないように、これらが外部から侵入することをブロックする保護
絶縁層４０９を形成することが好ましい。保護絶縁層４０９は、実施の形態３と同様に形
成することができる。
また、保護絶縁層４０９として、または、保護絶縁層４０９と積層して、酸化ガリウム層
を形成してもよい。酸化ガリウムは帯電しにくい材料であるため、絶縁層のチャージアッ
プによるしきい値電圧の変動を抑えることができる。
図７（Ｃ）に、トランジスタ４６０にバックゲート電極４１１を形成した構成例を示す。
バックゲート電極４１１は、酸化物半導体層４０３のチャネル形成領域と重畳する位置に
、下地層４３６を介して形成されている。バックゲート電極４１１の電位を変化させるこ
とで、トランジスタのしきい値電圧を変化させることができる。
図６（Ｃ）に示すトランジスタ４７０は、基板４００上に、ゲート電極４０１、ゲート絶
縁層４０２、酸化物半導体層４０３、ソース電極４０５ａ、ドレイン電極４０５ｂを有し
ている。トランジスタ４７０上には、絶縁層４０７、及び保護絶縁層４０９が順に積層さ
れている。トランジスタ４７０は、ボトムゲート構造のトランジスタの一つである。
トランジスタ４７０のチャネル長Ｌは、酸化物半導体層４０３に接するソース電極４０５
ａとドレイン電極４０５ｂの間隔幅によって決定される。
図７（Ｄ）に、トランジスタ４７０にバックゲート電極４１１を形成した構成例を示す。
バックゲート電極４１１は、ゲート電極とバックゲート電極４１１で半導体層のチャネル
形成領域を挟むように配置される。バックゲート電極４１１は導電層で形成され、ゲート
電極と同様に機能させることができる。また、バックゲート電極４１１の電位を変化させ
ることで、トランジスタのしきい値電圧を変化させることができる。
バックゲート電極４１１は、ゲート電極、ソース電極、ドレイン電極などと同様の材料及
び方法により形成することができる。
（実施の形態５）
本実施の形態では、上述の実施の形態で説明した半導体装置を電子機器に適用する場合に
ついて、図８を用いて説明する。本実施の形態では、コンピュータ、携帯電話機（携帯電
話、携帯電話装置ともいう）、携帯情報端末（携帯型ゲーム機、音響再生装置なども含む
）、デジタルカメラ、デジタルビデオカメラ、電子ペーパー、テレビジョン装置（テレビ
、またはテレビジョン受信機ともいう）などの電子機器に、上述の半導体装置を適用する
場合について説明する。
図８（Ａ）は、ノート型のパーソナルコンピュータであり、筐体７０１、筐体７０２、表
示部７０３、キーボード７０４などによって構成されている。筐体７０１と筐体７０２内
には、前述の実施の形態に示す半導体装置が設けられている。そのため、情報の書き込み
および読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減された
ノート型のパーソナルコンピュータが実現される。
図８（Ｂ）は、携帯情報端末（ＰＤＡ）であり、本体７１１には、表示部７１３と、外部
インターフェイス７１５と、操作ボタン７１４等が設けられている。また、携帯情報端末
を操作するスタイラス７１２などを備えている。本体７１１内には、前述の実施の形態に
示す半導体装置が設けられている。そのため、情報の書き込みおよび読み出しが高速で、
長期間の記憶保持が可能で、且つ消費電力が十分に低減された携帯情報端末が実現される
。
図８（Ｃ）は、電子ペーパーを実装した電子書籍７２０であり、筐体７２１と筐体７２３
の２つの筐体で構成されている。筐体７２１および筐体７２３には、それぞれ表示部７２
５および表示部７２７が設けられている。筐体７２１と筐体７２３は、軸部７３７により
接続されており、該軸部７３７を軸として開閉動作を行うことができる。また、筐体７２
１は、電源７３１、操作キー７３３、スピーカー７３５などを備えている。筐体７２１、
筐体７２３の少なくとも一には、前述の実施の形態に示す半導体装置が設けられている。
そのため、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消
費電力が十分に低減された電子書籍が実現される。
図８（Ｄ）は、携帯電話機であり、筐体７４０と筐体７４１の２つの筐体で構成されてい
る。さらに、筐体７４０と筐体７４１は、スライドし、図８（Ｄ）のように展開している
状態から重なり合った状態とすることができ、携帯に適した小型化が可能である。また、
筐体７４１は、表示パネル７４２、スピーカー７４３、マイクロフォン７４４、ポインテ
ィングデバイス７４６、カメラ用レンズ７４７、外部接続端子７４８などを備えている。
また、筐体７４０は、携帯電話機の充電を行う太陽電池セル７４９、外部メモリスロット
７５０などを備えている。また、アンテナは、筐体７４１に内蔵されている。
また、表示パネル７４２はタッチパネルを備えており、図８（Ｄ）には映像表示されてい
る複数の操作キー７４５を点線で示している。なお、太陽電池セル７４９で出力される電
圧を各回路に必要な電圧に昇圧するための昇圧回路も実装している。
筐体７４０と筐体７４１の少なくとも一には、前述の実施の形態に示す半導体装置が設け
られている。そのため、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可
能で、且つ消費電力が十分に低減された携帯電話機が実現される。
図８（Ｅ）は、デジタルカメラであり、本体７６１、表示部７６７、接眼部７６３、操作
スイッチ７６４、表示部７６５、バッテリー７６６などによって構成されている。本体７
６１内には、前述の実施の形態に示す半導体装置が設けられている。そのため、情報の書
き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減
されたデジタルカメラが実現される。
図８（Ｆ）は、テレビジョン装置７７０であり、筐体７７１、表示部７７３、スタンド７
７５などで構成されている。テレビジョン装置７７０の操作は、筐体７７１が備えるスイ
ッチや、リモコン操作機７８０により行うことができる。筐体７７１およびリモコン操作
機７８０には、前述の実施の形態に示す半導体装置が搭載されている。そのため、情報の
書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低
減されたテレビジョン装置が実現される。
以上のように、本実施の形態に示す電子機器には、前述の実施の形態に係る半導体装置が
搭載されている。このため、消費電力を低減した電子機器が実現される。
２００ メモリセル
２０１ 第１のトランジスタ
２０２ 第２のトランジスタ
２０３ バックゲート電極
２１１ 第１の配線
２１２ 第２の配線
２１３ 第３の配線
２１４ 第４の配線
２１５ 第５の配線
２２０ 容量素子
２５０ メモリセル
２８１ ノード
３０１ 処理
３０２ 処理
３０３ 判断
３０４ 処理
３０５ 判断
３０６ 処理
３０７ 判断
３１１ 処理
３１２ 処理
３１３ 処理
３１４ 処理
４００ 基板
４０１ ゲート電極
４０２ ゲート絶縁層
４０３ 酸化物半導体層
４０５ａ ソース電極
４０５ｂ ドレイン電極
４０６ チャネル保護層
４０７ 絶縁層
４０９ 保護絶縁層
４１０ トランジスタ
４１１ バックゲート電極
４２０ レジストマスク
４３０ 酸素
４３６ 下地層
４４１ 酸化物半導体層
４５０ トランジスタ
４６０ トランジスタ
４７０ トランジスタ
７０１ 筐体
７０２ 筐体
７０３ 表示部
７０４ キーボード
７１１ 本体
７１２ スタイラス
７１３ 表示部
７１４ 操作ボタン
７１５ 外部インターフェイス
７２０ 電子書籍
７２１ 筐体
７２３ 筐体
７２５ 表示部
７２７ 表示部
７３１ 電源
７３３ 操作キー
７３５ スピーカー
７３７ 軸部
７４０ 筐体
７４１ 筐体
７４２ 表示パネル
７４３ スピーカー
７４４ マイクロフォン
７４５ 操作キー
７４６ ポインティングデバイス
７４７ カメラ用レンズ
７４８ 外部接続端子
７４９ 太陽電池セル
７５０ 外部メモリスロット
７６１ 本体
７６３ 接眼部
７６４ 操作スイッチ
７６５ 表示部
７６６ バッテリー
７６７ 表示部
７７０ テレビジョン装置
７７１ 筐体
７７３ 表示部
７７５ スタンド
７８０ リモコン操作機
１２００ メモリセル
１２０１ 第１のトランジスタ
１２０２ 第２のトランジスタ
１２０３ バックゲート電極
１２１１ 第１の駆動回路
１２１２ 第２の駆動回路
１２１３ 第３の駆動回路
１２１４ 第４の駆動回路
１３００ メモリセルアレイ

Claims (1)

  1. 第１のトランジスタと、第２のトランジスタと、第１の配線と、第２の配線と、第３の配線と、第４の配線と、を有し、
    前記第１のトランジスタのソースまたはドレインの一方は、前記第１の配線に電気的に接続され、
    前記第１のトランジスタのソースまたはドレインの他方は、前記第４の配線に電気的に接続され、
    前記第１のトランジスタのゲートは、前記第２のトランジスタのソースまたはドレインの一方に電気的に接続され、
    前記第２のトランジスタのソースまたはドレインの他方は、前記第２の配線に電気的に接続され、
    前記第２のトランジスタのゲートは、前記第３の配線に電気的に接続され、
    前記第１のトランジスタはバックゲートを有し、
    前記バックゲートは前記第１の配線に電気的に接続され、
    前記第１のトランジスタは、酸化物半導体を有し、
    前記第２のトランジスタは、酸化物半導体を有し、
    前記酸化物半導体は、Ｉｎと、Ｇａと、Ｚｎと、を有することを特徴とする半導体装置。
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