JP6129262B2 - メモリセルおよびその駆動方法 - Google Patents

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Description

開示する発明は、半導体素子を利用した半導体装置およびその作製方法、ならびに半導体
装置の駆動方法に関する。
なお、本明細書中において半導体装置とは、半導体特性を利用することで機能しうる装置
全般を指し、半導体回路、記憶装置、撮像装置、表示装置、電気光学装置及び電子機器な
どは全て半導体装置である。
半導体素子を利用した記憶装置は、電力の供給がなくなると記憶内容が失われる揮発性の
ものと、電力の供給がなくなっても記憶内容は保持される不揮発性のものとに大別される
。
揮発性記憶装置の代表的な例としては、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃ
ｃｅｓｓ Ｍｅｍｏｒｙ）がある。ＤＲＡＭは、記憶素子を構成するトランジスタを選択
してキャパシタ（容量素子）に電荷を蓄積することで、情報（データ）を記憶する。
上述の原理から、ＤＲＡＭでは、情報を読み出すとキャパシタの電荷は失われるため、情
報の読み込みの度に、再度の書き込み動作が必要となる。また、記憶素子を構成するトラ
ンジスタにはリーク電流が存在し、トランジスタが選択されていない状況でも電荷が流出
、または流入するため、データの保持期間が短い。このため、所定の周期で再度の書き込
み動作（リフレッシュ動作）が必要であり、消費電力を十分に低減することは困難である
。また、電力の供給がなくなると記憶内容が失われるため、長期間の記憶の保持には、磁
性材料や光学材料を利用した別の記憶装置が必要となる。
揮発性記憶装置の別の例としてはＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ
Ｍｅｍｏｒｙ）がある。ＳＲＡＭは、フリップフロップなどの回路を用いて記憶内容を
保持するため、リフレッシュ動作が不要であり、この点においてはＤＲＡＭより有利であ
る。しかし、フリップフロップなどの回路を用いているため、記憶容量あたりの単価が高
くなるという問題がある。また、電力の供給がなくなると記憶内容が失われるという点に
ついては、ＤＲＡＭと変わるところはない。
不揮発性記憶装置の代表例としては、フラッシュメモリがある。フラッシュメモリは、ト
ランジスタのゲート電極とチャネル形成領域との間にフローティングゲートを有し、当該
フローティングゲートに電荷を保持させることで記憶を行うため、データの保持期間は極
めて長く（半永久的）、揮発性記憶装置で必要なリフレッシュ動作が不要であるという利
点を有している（例えば、特許文献１参照）。
しかし、書き込みの際に生じるトンネル電流によって記憶素子を構成するゲート絶縁層が
劣化するため、有限回数の書き込みによって記憶素子が機能しなくなるという問題が生じ
る。この問題の影響を緩和するために、例えば、各記憶素子の書き込み回数を均一化する
手法が採られるが、これを実現するためには、複雑な周辺回路が必要になってしまう。そ
して、このような手法を採用しても、根本的な寿命の問題が解消するわけではない。つま
り、フラッシュメモリは、情報の書き換え頻度が高い用途には不向きである。
また、フローティングゲートに電荷を注入させるため、または、その電荷を除去するため
には、高い電圧が必要であり、また、そのための回路も必要である。さらに、電荷の注入
、または除去の動作には比較的長い時間を要し、書き込み、消去の高速化が容易ではない
という問題もある。
特開昭５７−１０５８８９号公報
上述の問題に鑑み、開示する発明の一態様では、電力が供給されない状態でも記憶内容の
保持が可能で、かつ、書き込み回数にも制限が無い、新たな構造の半導体装置を提供する
ことを目的の一とする。
高集積化、大記憶容量化が可能な半導体装置を提供することを目的の一とする。
動作が安定し、信頼性の高い半導体装置を提供することを目的の一とする。
高速動作が可能な半導体装置を提供することを目的の一とする。
消費電力が低減された半導体装置を提供することを目的の一とする。
本明細書で開示する発明の一態様は、上記課題の少なくとも一つを解決する。
開示する発明の一態様では、トランジスタに酸化物半導体を用いた記憶ゲートを設ける。
記憶ゲートを導電体化させ、該記憶ゲートに特定の電位を供給した後、該記憶ゲートを絶
縁体化させて電位（電荷）を保持させる。
本発明の一態様は、制御ゲートと記憶ゲートを有するトランジスタを含むメモリセルと、
ワード線と、データ線と、読み出し信号線と、ビット線を有し、制御ゲートはワード線と
電気的に接続され、記憶ゲートはデータ線と電気的に接続され、トランジスタのソースま
たはドレインの一方は、読み出し信号線と電気的に接続され、トランジスタのソースまた
はドレインの他方は、ビット線と電気的に接続されていることを特徴とする半導体装置で
ある。
本発明の一態様は、第１のゲートと、酸化物半導体を有する第２のゲートを有するトラン
ジスタを含むメモリセルと、第１の配線と、第２の配線と、第３の配線と、第４の配線を
有し、第１のゲートは第１の配線と電気的に接続され、第２のゲートは第２の配線と電気
的に接続され、トランジスタのソースまたはドレインの一方は第３の配線と電気的に接続
され、トランジスタのソースまたはドレインの他方は、第４の配線と電気的に接続されて
いることを特徴とする半導体装置である。
記憶ゲートまたは第２のゲートに用いる酸化物半導体は、ｉ型化（真性化）または実質的
にｉ型化された酸化物半導体を用いることが好ましい。ｉ型化された酸化物半導体（電界
を加えてｉ型化された酸化物半導体を含む）のキャリア密度は、十分に小さい値（１×１
０１２／ｃｍ３未満、もしくは、１．４５×１０１０／ｃｍ３未満）をとるため、絶縁体
として機能する。
記憶ゲートまたは第２のゲートに用いる酸化物半導体に電界を加え、酸化物半導体を導電
体として機能させた時に記憶させる情報の電位を与え、酸化物半導体をｉ型化することで
電位（電荷）を保持させ、それにより情報を記憶させることができる。
記憶ゲートは、トランジスタが有する半導体層のチャネル形成領域と重なる位置に設ける
。
トランジスタのチャネルが形成される半導体には、単結晶半導体、多結晶半導体、微結晶
半導体、非晶質半導体等を用いることができる。半導体材料としては、例えば、シリコン
、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、またはガリウムヒ素等を挙げる
ことができる。他に、有機半導体材料などを用いてもよい。
トランジスタのチャネルが形成される半導体に酸化物半導体を用いると、オフ電流が極め
て少ないトランジスタを実現することができる。このため、消費電力の小さい半導体装置
を実現することができる。
また、上記半導体装置において、制御ゲートの電位を、記憶ゲートを導電体化する電位と
し、記憶ゲートに、メモリセルに記憶する電位を供給し、制御ゲートの電位を、記憶ゲー
トを絶縁体化させる電位とすることで情報の書き込みを行う。
また、上記半導体装置において、第１の配線の電位を第２のゲートを導電体化させる電位
とし、第２の配線を介して、第２のゲートにメモリセルに記憶する電位を供給し、第１の
配線の電位を第２のゲートを絶縁体化させる電位とすることで情報の書き込みを行う。
また、上記半導体装置において、トランジスタのドレインに第１の電位とするための電荷
を供給（プリチャージ）し、トランジスタのソースを第２の電位とした時の、ドレインの
電位変化を検出することで情報の読み出しを行う。
また、上記半導体装置において、第４の配線に、第４の配線を第１の電位とするための電
荷を供給（プリチャージ）し、第３の配線を読み出し用の電位である第２の電位とした時
の、第４の配線の電位変化を検出することで情報の読み出しを行う。
なお、本明細書等において、不揮発性の半導体装置とは、電力が供給されない状態でも、
一定期間以上（少なくとも１×１０４秒以上、好ましくは１×１０６秒以上）情報を保持
可能な半導体装置をいう。
本発明の一態様によれば、半導体装置の専有面積を削減できるため、高集積化、大記憶容
量化が可能な半導体装置を提供することができる。
また、情報の書き込みに高い電圧を必要としないため、ゲート絶縁層の劣化といった問題
が生じにくく、書き換え可能回数や信頼性が飛躍的に向上する。
さらに、情報を消去するための動作も不要であるため、高速な動作も容易に実現しうる。
また、酸化物半導体を絶縁体化させて情報を記憶させるため、極めて長期にわたり記憶し
た情報を保持することが可能となる。つまり、リフレッシュ動作が不要となるか、または
、リフレッシュ動作の頻度を極めて低くすることが可能となるため、半導体装置の消費電
力を低減することができる。また、電力の供給がない場合であっても、長期にわたって記
憶内容を保持することが可能となる。
半導体装置の回路図。 酸化物半導体を用いた容量素子の過渡電流特性を説明する図。 半導体装置の動作に係るタイミングチャート。 半導体装置の回路図。 半導体装置の平面図および断面図。 半導体装置の作製工程に係る断面図。 半導体装置の断面図。 半導体装置を用いた電子機器を説明するための図。
本発明の実施の形態の一例について、図面を用いて以下に説明する。但し、本発明は以下
の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態および
詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下
に示す実施の形態の記載内容に限定して解釈されるものではない。
トランジスタは半導体素子の一種であり、電流や電圧の増幅や、導通または非導通を制御
するスイッチング動作などを実現することができる。本明細書におけるトランジスタは、
ＩＧＦＥＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉ
ｓｔｏｒ）や薄膜トランジスタ（ＴＦＴ：Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）
を含む。
なお、図面等において示す各構成の、位置、大きさ、範囲などは、理解の簡単のため、実
際の位置、大きさ、範囲などを表していない場合がある。このため、開示する発明は、必
ずしも、図面等に開示された位置、大きさ、範囲などに限定されない。
なお、本明細書における「第１」、「第２」、「第３」などの序数は、構成要素の混同を
避けるために付すものであり、数的に限定するものではない。
また、本明細書において「電極」や「配線」の用語は、これらの構成要素を機能的に限定
するものではない。例えば、「電極」は「配線」の一部として用いられることがあり、そ
の逆もまた同様である。さらに、「電極」や「配線」の用語は、一体となった複数の「電
極」や「配線」を指す場合もある。
また、「ソース」や「ドレイン」の機能は、異なる極性のトランジスタを採用する場合や
、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため
、本明細書においては、「ソース」や「ドレイン」の用語は、入れ替えて用いることがで
きるものとする。
また、本明細書等において、「電気的に接続」には、「何らかの電気的作用を有するもの
」を介して接続されている場合が含まれる。ここで、「何らかの電気的作用を有するもの
」は、接続対象間での電気信号の授受を可能とするものであれば、特に制限を受けない。
例えば、「何らかの電気的作用を有するもの」には、電極や配線をはじめ、トランジスタ
などのスイッチング素子、抵抗素子、インダクタ、キャパシタ、その他の各種機能を有す
る素子などが含まれる。
なお、電圧とは２点間における電位差のことをいい、電位とはある一点における静電場の
中にある単位電荷が持つ静電エネルギー（電気的な位置エネルギー）のことをいう。ただ
し、一般的に、ある一点における電位と基準となる電位（例えば接地電位）との電位差の
ことを、単に電位もしくは電圧と呼び、電位と電圧が同義語として用いられることが多い
。このため、本明細書では特に指定する場合を除き、電位を電圧と読み替えてもよいし、
電圧を電位と読み替えてもよいこととする。
（実施の形態１）
本実施の形態では、開示する発明の一態様に係る半導体装置の回路構成およびその動作の
一例について、図１乃至図４を参照して説明する。本実施の形態では、トランジスタにｎ
型トランジスタ（ｎチャネル型トランジスタ）を用いる場合について説明する。
図１（Ａ）は、トランジスタ２１０を含む不揮発性のメモリセル２００の回路構成を示し
ている。トランジスタ２１０は、制御ゲート２１１と、記憶ゲート２１２を有している。
図１（Ａ）において、トランジスタ２１０の制御ゲート２１１は、第１の配線２０１（ワ
ード線ＷＬとも呼ぶ）と、電気的に接続されている。トランジスタ２１０の記憶ゲート２
１２は、第２の配線２０２（データ線ＤＬとも呼ぶ）と、電気的に接続されている。トラ
ンジスタ２１０のソースまたはドレインの一方は、第３の配線２０３（読み出し信号線Ｒ
Ｌとも呼ぶ）と、電気的に接続されている。トランジスタ２１０のソースまたはドレイン
の他方は、第４の配線２０４（ビット線ＢＬとも呼ぶ）と電気的に接続されている。
トランジスタ２１０のチャネルが形成される半導体には、単結晶半導体、多結晶半導体、
微結晶半導体、非晶質半導体等を用いることができる。半導体材料としては、例えば、シ
リコン、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、またはガリウムヒ素等を
挙げることができる。このような半導体材料を用いたトランジスタ２１０は、十分な高速
動作が可能なため、記憶した情報の読み出しなどを高速に行うことが可能である。つまり
、半導体装置の高速動作が実現される。
また、トランジスタ２１０のチャネルが形成される半導体に酸化物半導体を用いることも
できる。酸化物半導体は、エネルギーギャップが３．０ｅＶ以上と大きく、酸化物半導体
を適切な条件で加工して得られたトランジスタにおいては、オフ状態でのチャネル幅１μ
ｍあたりのソースとドレイン間のリーク電流値（オフ電流値）を、使用時の温度条件下（
例えば、２５℃）において１００ｚＡ（１×１０−１９Ａ）以下、もしくは１０ｚＡ（１
×１０−２０Ａ）以下、さらには１ｚＡ（１×１０−２１Ａ）以下とすることができる。
このため、消費電力の小さい半導体装置を実現することができる。
トランジスタ２１０が有する記憶ゲート２１２は、酸化物半導体で形成する。酸化物半導
体には、電界が加えられるとｎ型化する酸化物半導体と、電界が加えられるとｐ型化する
酸化物半導体があることが知られているが、本明細書では電界が加えられるとｎ型となる
場合を例に説明する。また、記憶ゲート２１２に用いる酸化物半導体はｉ型化（真性化）
または実質的にｉ型化された酸化物半導体を用いることが好ましい。
記憶ゲート２１２に用いる酸化物半導体は、電界を加えることによりｉ型化可能な酸化物
半導体であれば、ｉ型化（真性化）または実質的にｉ型化された酸化物半導体でなくとも
用いることができる。ただし、ｉ型化（真性化）または実質的にｉ型化された酸化物半導
体は、電界を加えなくともｉ型であるため、回路設計がしやすく、消費電力を抑えた半導
体装置を作製することができる。
ここで、図２を用いて、誘電体として絶縁体と酸化物半導体の積層体を用いた、容量素子
３００の過渡電流特性の測定結果を説明しておく。図２（Ａ）は、測定した容量素子３０
０の積層構成を説明する模式図である。
容量素子３００は、電極３０１と電極３０４の間に、酸化物半導体３０２と絶縁体３０３
を有している。電極３０１は酸化物半導体３０２と接しており、電極３０４は絶縁体３０
３と接している。酸化物半導体３０２には、厚さ３０ｎｍのＩｎ−Ｇａ−Ｚｎ−Ｏ系の酸
化物半導体を用いた。絶縁体３０３には、厚さ１００ｎｍの酸化珪素を用いた。また、電
極３０１と電極３０４が重なる面積を１ｍｍ２とした。
過渡電流の測定は、アジレントテクノロジー株式会社製プレシジョン半導体パラメータア
ナライザ４１５６Ｃを用いて行った。測定は、まず、電極３０１の電位を０Ｖとし、電極
３０４の電位を２Ｖとして、電極３０１と電極３０４の間に流れる電流値を６０秒間測定
した。次に、電極３０１の電位を０Ｖとし、電極３０４の電位を−２Ｖとして、電極３０
１と電極３０４の間に流れる電流値を６０秒間測定した。
図２（Ｂ）に、過渡電流の測定結果を示す。図２（Ｂ）において、横軸は電圧印加時間（
測定時間）を示し、縦軸は電極３０１と電極３０４の間に流れる電流の絶対値を示してい
る。図２（Ｂ）中の曲線３１１は、電極３０４に２Ｖを加えた時の電極３０１と電極３０
４の間に流れる電流値の変化を示しており、曲線３１２は、電極３０４に−２Ｖを加えた
時の電極３０１と電極３０４の間に流れる電流値の変化を示している。
曲線３１１及び曲線３１２より、電極３０４に２Ｖを加えた場合は、電極３０１と電極３
０４の間にほとんど電流が流れないが、その後、電極３０４に−２Ｖを加えると、電圧を
加えてから３０秒間ほどは、電極３０４に２Ｖを加えた場合に比較して明らかに多くの電
流が流れていることがわかる。なお、図ではわかりにくいが、３０秒経過後も曲線３１２
は、曲線３１１よりも電流値が大きいことが確認できている。
過渡電流の測定結果は以下のように考察される。電極３０４に２Ｖを加えると、絶縁体３
０３を介して酸化物半導体３０２に正の電界が加えられ、酸化物半導体３０２がｎ型化す
る。酸化物半導体３０２はｎ型化すると、電極３０１から電荷が供給され導電体として機
能するため、容量素子３００の誘電体層は絶縁体３０３のみとなり、電極３０１と電極３
０４の間に電流はほとんど流れない。
次に、電極３０４に−２Ｖを加えると酸化物半導体３０２がｉ型となる。この時、電極３
０１と酸化物半導体３０２の接合界面近傍の酸化物半導体３０２中の電荷は、電極３０１
にすぐ移動する。しかしながら、電極３０１から離れた位置にある酸化物半導体３０２中
の電荷はすぐに移動することができず、電極３０４に−２Ｖを加えたことによる電界ドリ
フト効果により、ゆっくりと移動する。
また、酸化物半導体はエネルギーギャップが３．０ｅＶ以上と大きく、ｉ型化（真性化）
または実質的にｉ型化された酸化物半導体のキャリア密度は、一般的なシリコンウェハに
おけるキャリア密度（１×１０１４／ｃｍ３程度）と比較して、十分に小さい値（例えば
、１×１０１２／ｃｍ３未満、もしくは、１．４５×１０１０／ｃｍ３未満）をとる。
一般的なシリコンなどを用いた半導体は、半導体に正の電界が加わると、該半導体がｎ型
化され、負の電界が加わるとｐ型化されるため、電界が加わると常に導電体となる。一方
、酸化物半導体では、酸化物半導体に正の電界が加わると、該酸化物半導体はｎ型化され
るが、負の電界が加えられてもｉ型のままとなる。
これらのことから、酸化物半導体は加えられた電界に応じて、導電体と絶縁体のどちらか
の状態となり、酸化物半導体が導電体化された状態で与えられた電荷は、酸化物半導体が
絶縁体化されても保持されると考えられる。
酸化物半導体の上記特性を利用することで、従来よりも低い電圧で情報の書き込み及び読
み出しが可能で、書き込み及び読み出し動作の速い記憶素子を実現することができる。
続いて、本実施の形態で開示する半導体装置に、２値の情報（例えば、０または１の情報
）を記憶するための、書き込み動作（書き込みモード）および読み出し動作（読み出しモ
ード）の一例について、図３に示すタイミングチャートを用いて説明する。図３に示すタ
イミングチャートは、図１（Ａ）に示す各部位の電位または状態の時間変化を示している
。本実施の形態では、２値の情報として、メモリセル２００にハイレベル電位ＶＤＬＨま
たはローレベル電位ＶＤＬＬを記憶させ、また、記憶させた情報を読み出す動作について
説明する。
図３では、また、第１の配線２０１（ワード線ＷＬ）に、ハイレベル電位ＶＷＬＨまたは
ローレベル電位ＶＷＬＬが与えられるものとする。また、第２の配線２０２（データ線Ｄ
Ｌ）に、ハイレベル電位ＶＤＬＨまたはローレベル電位ＶＤＬＬが与えられるものとする
。また、第３の配線２０３（読み出し信号線ＲＬ）にハイレベル電位ＶＲＬＨまたはロー
レベル電位ＶＲＬＬが与えられるものとする。また、第４の配線２０４（ビット線ＢＬ）
に、ハイレベル電位ＶＢＬＨまたはローレベル電位ＶＢＬＬが与えられるものとする。
また、記憶ゲート２１２にＶＤＬＨが書き込まれ、記憶ゲート２１２が絶縁体化した後の
記憶ゲート２１２の電位をＶＭＬＨとし、記憶ゲート２１２にＶＤＬＬが書き込まれ、記
憶ゲート２１２が絶縁体化した後の記憶ゲート２１２の電位をＶＭＬＬとする。また、書
き込み動作時にＶＤＬＨが書き込まれた記憶ゲート２１２の、読み出し動作時の電位をＶ
ＭＬＨＲとし、書き込み動作時にＶＤＬＬが書き込まれた記憶ゲート２１２の、読み出し
動作時の電位をＶＭＬＬＲとする。
また、図３では、酸化物半導体で形成されている記憶ゲート２１２（図３中、ＭＬと表記
する）が導電体化（ｎ型化）する電圧（以下、Ｖｔｈｏｓともいう）を１Ｖと仮定し、Ｖ
ＷＬＨを４Ｖとし、ＶＷＬＬを−１Ｖとする。また、ＶＤＬＨを２Ｖとし、ＶＤＬＬを０
Ｖとし、ＶＲＬＨを０Ｖとし、ＶＲＬＬを−５Ｖとし、ＶＢＬＨを０Ｖとし、ＶＢＬＬを
−５Ｖとする。
なお、本実施の形態では、ＶＭＬＨは０Ｖとなり、ＶＭＬＬは−１Ｖとなる。また、ＶＭ
ＬＨＲは−２．５Ｖとなり、ＶＭＬＬＲは−３．５Ｖとなる。また、トランジスタ２１０
（図３中、ＴＲと表記する）のしきい値電圧を２Ｖとする。
絶縁体化した記憶ゲート２１２は、電気的に浮遊した（フローティング）状態となる。こ
のため、絶縁体化した記憶ゲート２１２の電位は、主に、第１の配線２０１（ワード線Ｗ
Ｌ）、第３の配線２０３（読み出し信号線ＲＬ）、第４の配線２０４（ビット線ＢＬ）の
電位が変動すると、それに連動して変化してしまう。
このような電位の変動量は、第１の配線２０１（ワード線ＷＬ）が電気的に接続している
制御ゲート２１１と、記憶ゲート２１２の間に生じる容量成分（以下、「ＣＣＭ」と言う
）、及び、記憶ゲート２１２と、トランジスタ２１０のチャネル形成領域の間に生じる容
量成分（以下、「ＣＭＳ」と言う）の比により決定される。
例えば、ＣＣＭの容量値がＣＭＳの容量値と比べて十分大きい場合、チャネル形成領域の
電位を固定して、制御ゲート２１１の電位を変動させると、絶縁体化した記憶ゲート２１
２の電位は、制御ゲート２１１の電位変動量とほぼ同量変動する。
また、ＣＣＭの容量値がＣＭＳの容量値と比べて十分小さい場合、チャネル形成領域の電
位を固定して、制御ゲート２１１の電位を変動させると、絶縁体化した記憶ゲート２１２
の電位は、ほとんど変動しない。
また、ＣＣＭの容量値がＣＭＳの容量値と同じ場合、チャネル形成領域の電位を固定して
、制御ゲート２１１の電位を変動させると、絶縁体化した記憶ゲート２１２の電位は、制
御ゲート２１１の電位変動量の半分だけ変動する。
トランジスタ２１０のチャネル形成領域の電位の固定は、トランジスタ２１０に接続する
第３の配線２０３（読み出し信号線ＲＬ）と第４の配線２０４（ビット線ＢＬ）の電位を
固定することで実現できる。
例えば、絶縁体化してフローティング状態となった記憶ゲート２１２の電位が、第３の配
線２０３（読み出し信号線ＲＬ）や第４の配線２０４（ビット線ＢＬ）の電位変動の影響
を極力受けないようにするためには、ＣＣＭの容量値をＣＭＳの容量値の２倍以上、好ま
しくは５倍以上、さらに好ましくは１０倍以上とすればよい。
また、絶縁体化してフローティング状態となった記憶ゲート２１２の電位が、トランジス
タ２１０に接続する全ての配線の電位変動から受ける影響を最小とするためには、ＣＣＭ
の容量値をＣＭＳの容量値の０．５倍以上２倍未満、好ましくは０．７倍以上１．５倍未
満とすればよい。
本実施の形態では、ＣＣＭとＣＭＳの容量値を同じとした場合について説明する。
はじめに、メモリセル２００への情報の書き込み（書き換え）動作について説明する。こ
こでは、記憶ゲート２１２にハイレベル電位ＶＭＬＨを保持させる動作について説明する
。まず、第１の動作として、書き込み対象として選択されたメモリセル２００に接続する
第１の配線２０１（ワード線ＷＬ）に、ハイレベル電位ＶＷＬＨ（４Ｖ）を与え、第２の
配線２０２（データ線ＤＬ）にハイレベル電位ＶＤＬＨ（２Ｖ）を与える。
第１の配線２０１（ワード線ＷＬ）にハイレベル電位ＶＷＬＨが与えられると、制御ゲー
ト２１１の電位がハイレベル電位ＶＷＬＨとなる。すると、第２の配線２０２（データ線
ＤＬ）を基準としたときの、第２の配線２０２（データ線ＤＬ）と制御ゲート２１１の電
位の電位差が２Ｖとなる。すなわち、Ｖｔｈｏｓ（１Ｖ）以上となるため、記憶ゲート２
１２が導電体化し、記憶ゲート２１２に第２の配線２０２（データ線ＤＬ）の電位が供給
される。つまり、記憶ゲート２１２の電位がハイレベル電位ＶＤＬＨ（２Ｖ）となる。
次に、第２の動作として、第１の配線２０１（ワード線ＷＬ）にローレベル電位ＶＷＬＬ
（−１Ｖ）を与える。この時、第２の配線２０２（データ線ＤＬ）の電位は、ハイレベル
電位ＶＤＬＨのままとする。第１の配線２０１（ワード線ＷＬ）にローレベル電位ＶＷＬ
Ｌが与えられると、制御ゲート２１１の電位がローレベル電位ＶＷＬＬとなる。すると、
第２の配線２０２（データ線ＤＬ）を基準としたときの、第２の配線２０２（データ線Ｄ
Ｌ）と制御ゲート２１１の電位の電位差が−３Ｖとなるため、記憶ゲート２１２が絶縁体
化する。
Ｖｔｈｏｓは１Ｖであるため、第１の配線２０１の電位（制御ゲート２１１の電位）と第
２の配線２０２（データ線ＤＬ）の電位差が１Ｖ以上である間（すなわち第１の動作中）
は記憶ゲート２１２が導電体化しているため、記憶ゲート２１２にはハイレベル電位ＶＤ
ＬＨが与えられる。一方、第２の動作によって第１の配線２０１の電位（制御ゲート２１
１の電位）と第２の配線２０２（データ線ＤＬ）の電位差が１Ｖ未満になると、記憶ゲー
ト２１２が絶縁体化し、フローティング状態となる。すると、記憶ゲート２１２の電位は
、ＣＣＭとＣＭＳの容量比に応じた第１の配線２０１（ワード線ＷＬ）の電位変動の影響
を受けて変化する。
記憶ゲート２１２にハイレベル電位ＶＤＬＨが供給され、制御ゲート２１１の電位がハイ
レベル電位ＶＷＬＨからローレベル電位ＶＷＬＬへ変化した時の記憶ゲート２１２の電位
ＶＭＬＨは、数式１で表すことができる。
Figure 0006129262
また、記憶ゲート２１２にローレベル電位ＶＭＬＬを保持させる場合は、第２の配線２０
２（データ線ＤＬ）にローレベル電位ＶＤＬＬを供給し、上記と同じ書き込み動作を行え
ばよい。記憶ゲート２１２にローレベル電位ＶＤＬＬが供給され、制御ゲート２１１の電
位がハイレベル電位ＶＷＬＨからローレベル電位ＶＷＬＬへ変化した時の記憶ゲート２１
２の電位ＶＭＬＬは、数式２で表すことができる。
Figure 0006129262
すなわち、本実施の形態では、ハイレベル電位ＶＭＬＨは０Ｖとなり、ローレベル電位Ｖ
ＭＬＬは−１Ｖとなる。
記憶ゲート２１２が絶縁体化すると、記憶ゲート２１２中の電荷は移動することができな
い。このため、記憶ゲート２１２に接続する第２の配線２０２の電位が変動しても、記憶
ゲート２１２の電位はハイレベル電位ＶＭＬＨもしくはローレベル電位ＶＭＬＬのまま保
持することが可能となる。このようにして、記憶ゲート２１２に書き込まれたハイレベル
電位ＶＤＬＨは、ハイレベル電位ＶＭＬＨとして記憶され、ローレベル電位ＶＤＬＬはロ
ーレベル電位ＶＭＬＬとして記憶される。
なお、書き込み動作中、第３の配線２０３（読み出し信号線ＲＬ）の電位はＶＲＬＨ（０
Ｖ）とし、第４の配線２０４（ビット線ＢＬ）の電位は、ＶＢＬＨ（０Ｖ）とする。
また、記憶ゲート２１２に記憶するハイレベル電位ＶＭＬＨ及びローレベル電位ＶＭＬＬ
は、どちらもトランジスタ２１０をオフ状態とする電位が好ましい。特に、メモリセル２
００を複数接続する構成とした時の読み出し動作において、対象でないメモリセルの誤動
作を防ぎ、正確な読み出し動作を実現し、半導体装置の信頼性を高めることができる。
続いて、メモリセル２００に記憶されている情報の読み出し動作について説明する。図３
（Ｂ）は、読み出しモードの動作を説明するタイミングチャートである。ここでは、記憶
ゲート２１２にハイレベル電位ＶＭＬＨが保持されている場合の動作について説明する。
まず、第１の動作として、第４の配線２０４（ビット線ＢＬ）に、ハイレベル電位ＶＢＬ
Ｈとなるように電荷を供給する（プリチャージ）。この時、第１の配線２０１（ワード線
ＷＬ）はローレベル電位ＶＷＬＬのままとする。なお、第２の配線２０２（データ線ＤＬ
）の電位に特段の制約はないが、ここではハイレベル電位ＶＤＬＨとしている。なお、ハ
イレベル電位ＶＢＬＨとローレベル電位ＶＲＬＬは異なる電位とする。
次に、第２の動作として、第３の配線２０３（読み出し信号線ＲＬ）の電位をローレベル
電位ＶＲＬＬとする。この時、記憶ゲート２１２はフローティング状態であるため、記憶
ゲート２１２の電位は、ＣＣＭとＣＭＳの容量比に応じた第３の配線２０３（読み出し信
号線ＲＬ）の電位変動の影響を受ける。
記憶ゲート２１２がハイレベル電位ＶＭＬＨを保持しているときに、第３の配線２０３（
読み出し信号線ＲＬ）の電位がハイレベル電位ＶＲＬＨからローレベル電位ＶＲＬＬへ変
化した時の記憶ゲート２１２の電位ＶＭＬＨＲは、数式３で表すことができる。
Figure 0006129262
すなわち、本実施の形態では、電位ＶＭＬＨＲは−２．５Ｖとなる。この時、ローレベル
電位ＶＲＬＬは−５Ｖであるため、トランジスタ２１０のゲート−ソース間電圧は、ＶＭ
ＬＨＲ−ＶＲＬＬ＝−２．５Ｖ―（―５Ｖ）＝２．５Ｖとなり、トランジスタ２１０のし
きい値電圧（２Ｖ）より大きい電圧となるため、トランジスタ２１０がオン状態となる。
トランジスタ２１０がオン状態となると、トランジスタ２１０を介して第４の配線２０４
（ビット線ＢＬ）に第３の配線２０３（読み出し信号線ＲＬ）の電位が供給されるため、
第４の配線２０４（ビット線ＢＬ）の電位が変化する。
なお、記憶ゲート２１２がローレベル電位ＶＭＬＬを保持しているときに、第３の配線２
０３（読み出し信号線ＲＬ）の電位がハイレベル電位ＶＲＬＨからローレベル電位ＶＲＬ
Ｌへ変化した時の記憶ゲート２１２の電位ＶＭＬＬＲは、数式４で表すことができる。
Figure 0006129262
すなわち、本実施の形態では、電位ＶＭＬＬＲは−３．５Ｖとなる。この時、ローレベル
電位ＶＲＬＬは−５Ｖであるため、トランジスタ２１０のゲート−ソース間電圧は、ＶＭ
ＬＬＲ−ＶＲＬＬ＝−３．５Ｖ―（―５Ｖ）＝１．５Ｖとなり、トランジスタ２１０のし
きい値電圧（２Ｖ）を超えることができない。この場合は、トランジスタ２１０はオフ状
態のままであるため、第４の配線２０４（ビット線ＢＬ）の電位は変化しない。
このようにして、第３の配線２０３（読み出し信号線ＲＬ）の電位をローレベル電位ＶＲ
ＬＬとした時の第４の配線２０４（ビット線ＢＬ）の電位変動を検出することで、記憶ゲ
ート２１２に記憶されている情報を読み出すことができる。
記憶ゲート２１２に保持されている情報（電荷）は、書き込みモードにより新たな情報に
書き換えられるまで保持される。絶縁体化された酸化物半導体は、抵抗率が高く、電荷の
移動がほとんどおきないため、記憶ゲート２１２の電位を極めて長時間にわたって保持す
ることが可能となる。
ところで、いわゆるフラッシュメモリでは、コントロールゲートの電位の影響が、隣接す
るセルのフローティングゲートにおよぶことを防ぐために、セルとセルとの間隔をある程
度保つ必要が生じる。このことは、半導体装置の高集積化を阻害する要因の一つである。
そして、当該要因は、高電界をかけてトンネル電流を発生させるというフラッシュメモリ
の根本的な原理に起因するものである。
また、フラッシュメモリの上記原理によって、絶縁膜の劣化が進行し、書き換え回数の限
界（１００００回程度）という別の問題も生じる。
開示する発明に係る半導体装置は、上述のようなトンネル電流による電荷注入の原理を用
いない。すなわち、フラッシュメモリのような、電荷を注入するための高電界が不要であ
る。これにより、隣接セルに対する、コントロールゲートによる高電界の影響を考慮する
必要がないため、高集積化が容易になる。
また、トンネル電流による電荷の注入を用いないため、メモリセルの劣化の原因が存在し
ない。つまり、フラッシュメモリと比較して高い耐久性および信頼性を有することになる
。
また、高電界が不要であり、大型の周辺回路（昇圧回路など）が不要である点も、フラッ
シュメモリに対する有利な点である。
なお、上記説明は、電子を多数キャリアとするｎ型トランジスタを用いる場合についての
ものであるが、ｎ型トランジスタに代えて、正孔を多数キャリアとするｐ型トランジスタ
を用いることができるのはいうまでもない。トランジスタをｐ型トランジスタとして構成
する場合は、上記動作原理を踏まえて、各配線に供給する電位を決定すればよい。
図１（Ｂ）に、図１（Ａ）に示した半導体装置を用いた、ｍ×ｎビットの記憶容量を有す
る半導体装置の回路図の一例を示す。図１（Ｂ）は、メモリセル１２００が並列に接続さ
れた、いわゆるＮＯＲ型の半導体装置の回路図である。
図１（Ｂ）に示す半導体装置は、ｍ本のワード線ＷＬ、及びｍ本の読み出し信号線ＲＬと
、ｎ本のビット線ＢＬと、ｎ本のデータ線ＤＬと、複数のメモリセル１２００が縦ｍ個（
行）×横ｎ個（列）（ｍ、ｎは自然数）のマトリクス状に配置されたメモリセルアレイと
、第１の駆動回路１２２１と、第２の駆動回路１２２２と、第３の駆動回路１２２３、第
４の駆動回路１２２４といった周辺回路によって構成されている。ここで、メモリセル１
２００としては、図１（Ａ）に示した構成が適用される。
各メモリセル１２００は、トランジスタ１２１０を有している。トランジスタ１２１０は
、制御ゲート１２１１と、記憶ゲート１２１２を有している。制御ゲート１２１１はワー
ド線ＷＬと電気的に接続され、記憶ゲート１２１２はデータ線ＤＬと電気的に接続されて
いる。トランジスタ１２１０のソースまたはドレインの一方は読み出し信号線ＲＬと電気
的に接続され、ソースまたはドレインの他方はビット線ＢＬと電気的に接続されている。
また、ｉ行ｊ列のメモリセル１２００（ｉ、ｊ）（ｉは１以上ｍ以下の整数、ｊは１以上
ｎ以下の整数）は、読み出し信号線ＲＬ＿ｉ、ビット線ＢＬ＿ｊ、ワード線ＷＬ＿ｉ、に
それぞれ電気的に接続されている。
ワード線ＷＬは、第１の駆動回路１２２１と電気的に接続されており、データ線ＤＬは、
第２の駆動回路１２２２と電気的に接続されており、読み出し信号線ＲＬは第３の駆動回
路１２２３と電気的に接続されており、ビット線ＢＬは、第４の駆動回路１２２４と電気
的に接続されている。なお、ここでは、第１の駆動回路１２２１、第２の駆動回路１２２
２、第３の駆動回路１２２３、第４の駆動回路１２２４をそれぞれ独立に設けているが、
いずれか一、または複数の機能を有するデコーダを用いても良い。
メモリセル１２００への情報の書き込みは、前述の書き込み動作により行うことができる
が、ワード線ＷＬにＶＷＬＨが加えられると、該ワード線ＷＬに接続している全てのトラ
ンジスタ１２１０が有する記憶ゲート１２１２が導電体化してしまう。このため、メモリ
セル１２００に一つ一つ順番に情報を書き込むと、既に書き込み動作が終了した他のメモ
リセルの情報が変動してしまう恐れがある。このため、書き込み動作を行う場合は、選択
されたワード線ＷＬに接続している全てのメモリセルに、同時に情報を書き込むことが好
ましい。
メモリセル１２００からの情報の読み出しは、前述の読み出し動作により行うことができ
る。メモリセル１２００に記憶される情報は、トランジスタ１２１０をオフ状態とする電
位であるため、情報の読み出しは、任意のメモリセル１２００に対して一つずつ行うこと
ができる。また、読み出し信号線ＲＬに接続している全てのメモリセル１２００の情報を
、同時に読み出すこともできる。
なお、上記説明は、電子を多数キャリアとするｎ型トランジスタ（ｎチャネル型トランジ
スタ）を用いる場合についてのものであるが、ｎ型トランジスタに代えて、正孔を多数キ
ャリアとするｐ型トランジスタを用いることができるのはいうまでもない。トランジスタ
をｐ型トランジスタとして構成する場合は、上記動作原理を踏まえて、各配線に供給する
電位を決定すればよい。
本実施の形態で開示する半導体装置は、動作原理上、ＤＲＡＭで必須とされるキャパシタ
を用いない構成であるため、単位メモリセル当たりの面積が削減可能となり、高集積化が
可能となる。例えば、最小加工寸法をＦとして、メモリセルの占める面積を１５Ｆ２〜２
５Ｆ２とすることが可能となる。
また、本実施の形態で開示する半導体装置は、酸化物半導体を絶縁体化させて情報を記憶
させるため、保持された電荷の移動がほとんど起こらない。このため、従来のＤＲＡＭで
必要とされたリフレッシュ動作が不要となるか、または、リフレッシュ動作の頻度を極め
て低く（例えば、一ヶ月乃至一年に一度程度）することが可能となり、半導体装置の消費
電力を十分に低減することができる。
また、本実施の形態で開示する半導体装置は、メモリセルへの再度の情報の書き込みによ
って直接的に情報を書き換えることが可能である。このためフラッシュメモリなどにおい
て必要とされる消去動作が不要であり、消去動作に起因する動作速度の低下を抑制するこ
とができる。つまり、半導体装置の高速動作が実現される。また、従来のフローティング
ゲート型トランジスタで書き込みや消去の際に必要とされた高い電圧を必要としないため
、半導体装置の消費電力をさらに低減することができる。
図４に、メモリセルに記憶されているデータを読み出すための、読み出し回路の概略を示
す。当該読出し回路は、トランジスタとセンスアンプ回路を有する。
読み出し時には、端子Ａは読み出しを行うメモリセルが接続されたビット線ＢＬに接続さ
れる。また、トランジスタのゲート電極にはバイアス電位Ｖｂｉａｓが印加され、端子Ａ
の電位が制御される。
センスアンプ回路は、端子Ａの電位が参照電位Ｖｒｅｆ（例えば、０Ｖ）より高いとハイ
データを出力し、端子Ａの電位が参照電位Ｖｒｅｆより低いとローデータを出力する。ま
ず、トランジスタをオン状態として、端子Ａに接続されたビット線ＢＬにＶＢＬＨの電位
をプリチャージする。次に、読み出しを行うメモリセルを読み出しモードとし、端子Ａに
接続されたビット線ＢＬの電位を、参照電位Ｖｒｅｆと比較すると、メモリセルに記憶さ
れた情報に応じて、出力データがハイデータもしくはローデータを出力する。
このように、読み出し回路を用いることで、メモリセルに記憶されているデータを読み出
すことができる。なお、本実施の形態の読み出し回路は一例である。他の公知の回路を用
いても良い。
本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み
合わせて用いることができる。
（実施の形態２）
本実施の形態では、実施の形態１に示した半導体装置の構成およびその作製方法の一例に
ついて、図５乃至図７を参照して説明する。
〈半導体装置の断面構成および平面構成〉
図５は、記憶素子として適用することができるトランジスタ１５０の一例を示している。
図５（Ａ）は、トランジスタ１５０の平面を示しており、図５（Ｂ）は、図５（Ａ）にお
けるＸ１−Ｘ２で示した部位の断面を示している。図５（Ｃ）は、図５（Ｂ）における部
位１８０の拡大図である。
トランジスタ１５０は、基板１００上に下地絶縁層１１０が設けられ、下地絶縁層１１０
上に制御ゲート１０１が設けられている。また、制御ゲート１０１上に第１のゲート絶縁
層１０２が設けられ、第１のゲート絶縁層１０２上に電極１０３が設けられ、第１のゲー
ト絶縁層１０２と電極１０３に接して記憶ゲート１０４が設けられている。また、記憶ゲ
ート１０４上に第２のゲート絶縁層１０５が設けられ、第２のゲート絶縁層１０５上に半
導体層１０６が設けられている。また、半導体層１０６上にソース電極１０７ａ及びドレ
イン電極１０７ｂが設けられている。また、半導体層１０６、ソース電極１０７ａ及びド
レイン電極１０７ｂ上に絶縁層１０８が設けられ、絶縁層１０８上に保護絶縁層１０９が
設けられている。トランジスタ１５０は、ボトムゲート構造のトランジスタの一つであり
、逆スタガ型トランジスタの一つでもある。
電極１０３は、記憶ゲート１０４の一部に接して設けられ、記憶ゲート１０４に記憶させ
る情報を供給する。記憶ゲート１０４は、第１のゲート絶縁層１０２と第２のゲート絶縁
層１０５の間に挟まれて設けられている。また、記憶ゲート１０４は、少なくとも半導体
層１０６のチャネル形成領域（半導体層１０６中の、ソース電極１０７ａとドレイン電極
１０７ｂの間に位置する領域）と重なる部分において、第１のゲート絶縁層１０２と第２
のゲート絶縁層１０５に接して設けられている。電極１０３は、半導体層１０６のチャネ
ル形成領域と重ならない位置で、記憶ゲート１０４と接続されている。
制御ゲート１０１は、記憶ゲート１０４と半導体層１０６のチャネル形成領域と重なる位
置に設けられている。記憶ゲート１０４は、制御ゲート１０１と半導体層１０６の間に挟
まれて設けられている。
図５（Ｃ）中に示す端部１８１は、電極１０３が記憶ゲート１０４と接している領域にお
ける電極１０３の端部を示している。制御ゲート１０１は、記憶ゲート１０４と重なり、
さらに、少なくとも半導体層１０６のチャネル形成領域から端部１８１に至る領域までと
重なるように設けられている。このような構成とすることで、制御ゲート１０１に電圧を
加えて記憶ゲート１０４を導電体化する時に、記憶ゲート１０４の、半導体層１０６のチ
ャネル形成領域と重なる部位と、電極１０３と接する部位までの記憶ゲート１０４を全て
導電体化し、記憶ゲート１０４への情報の書き込みを確実に行うことができる。制御ゲー
ト１０１は、端部１８１を越えて電極１０３と重なるように設けることが好ましい。
〈半導体装置の作製方法〉
次に、上記トランジスタ１５０の作製方法の一例について図６を参照して説明する。なお
、特段の説明が無い限り、本明細書で言うフォトリソグラフィ工程には、レジストマスク
の形成工程と、導電層または絶縁層のエッチング工程と、レジストマスクの剥離工程が含
まれているものとする。
まず、基板１００上に下地絶縁層１１０と導電層を形成し、第１のフォトリソグラフィ工
程により導電層（これと同じ層で形成される配線を含む）を部分的にエッチング除去し、
制御ゲート１０１を形成する。なお、レジストマスクをインクジェット法で形成してもよ
い。レジストマスクをインクジェット法で形成するとフォトマスクを使用しないため、製
造コストを低減できる。
基板１００に使用することができる基板に大きな制限はないが、ガラス基板、セラミック
基板、石英基板、サファイア基板の他、結晶化ガラスなどを用いることができる。
また、基板１００として、可撓性基板（フレキシブル基板）を用いてもよい。可撓性基板
を用いる場合、可撓性基板上に、トランジスタを直接作製してもよいし、他の作製基板上
にトランジスタを作製し、その後可撓性基板に剥離、転置してもよい。なお、作製基板か
ら可撓性基板に剥離、転置するために、作製基板とトランジスタとの間に、剥離層を設け
るとよい。
下地絶縁層１１０は、窒化アルミニウム、酸化アルミニウム、酸化窒化アルミニウム、窒
化酸化アルミニウム、窒化シリコン、酸化シリコン、窒化酸化シリコン、または酸化窒化
シリコンから選ばれた一又は複数の絶縁層による積層構造により形成することができ、基
板１００からの不純物元素の拡散を防止する機能がある。
また、下地絶縁層１１０に、塩素、フッ素などのハロゲン元素を含ませることで、基板１
００からの不純物元素の拡散を防止する機能をさらに高めることができる。下地絶縁層１
１０に含ませるハロゲン元素の濃度は、ＳＩＭＳ（二次イオン質量分析計）を用いた分析
により得られる濃度ピークにおいて、１×１０１５／ｃｍ３以上１×１０２０／ｃｍ３以
下とすればよい。
下地絶縁層１１０として酸化ガリウムを用いてもよい。また、下地絶縁層１１０を酸化ガ
リウムと上記絶縁層の積層構造としてもよい。酸化ガリウムは帯電しにくい材料であるた
め、絶縁層のチャージアップによるしきい値電圧の変動を抑えることができる。なお、下
地絶縁層１１０を設けない構成としてもかまわない。
また、制御ゲート１０１の材料は、モリブデン（Ｍｏ）、チタン（Ｔｉ）、タンタル（Ｔ
ａ）、タングステン（Ｗ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、クロム（Ｃｒ）、ネオ
ジム（Ｎｄ）、スカンジウム（Ｓｃ）、マグネシウム（Ｍｇ）等の金属材料又はこれらを
主成分とする合金材料を用いて、単層又は積層して形成することができる。
続いて、制御ゲート１０１上に第１のゲート絶縁層１０２を形成する（図６（Ａ）参照）
。第１のゲート絶縁層１０２には、酸化シリコン、窒化シリコン、酸化窒化シリコン、窒
化酸化シリコン、酸化アルミニウム、窒化アルミニウム、酸化窒化アルミニウム、窒化酸
化アルミニウム、酸化タンタル、酸化ガリウム、酸化イットリウム、酸化ハフニウム、ハ
フニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が導入されたハフニウ
ムシリケート（ＨｆＳｉｘＯｙＮｚ（ｘ＞０、ｙ＞０、ｚ＞０））、窒素が導入されたハ
フニウムアルミネート（ＨｆＡｌｘＯｙＮｚ（ｘ＞０、ｙ＞０、ｚ＞０））等を用いるこ
とができ、プラズマＣＶＤ法やスパッタリング法等で形成することができる。また、第１
のゲート絶縁層１０２は単層に限らず異なる層の積層でも良い。例えば、ゲート絶縁層Ａ
としてプラズマＣＶＤ法により窒化シリコン層（ＳｉＮｙ（ｙ＞０））を形成し、ゲート
絶縁層Ａの上にゲート絶縁層Ｂとして酸化シリコン層（ＳｉＯｘ（ｘ＞０））を積層して
、第１のゲート絶縁層１０２としても良い。
第１のゲート絶縁層１０２の形成は、スパッタリング法やプラズマＣＶＤ法などの他、μ
波（例えば周波数２．４５ＧＨｚ）を用いた高密度プラズマＣＶＤ法などの成膜方法を適
用することができる。
また、第１のゲート絶縁層１０２には、この後形成する酸化物半導体と同種の成分を含む
絶縁材料を用いると特に好ましい。このような材料は酸化物半導体との相性が良く、これ
を第１のゲート絶縁層１０２に用いることで、酸化物半導体との界面の状態を良好に保つ
ことができるからである。ここで、「酸化物半導体と同種の成分」とは、酸化物半導体の
構成元素から選択される一または複数の元素を意味する。例えば、酸化物半導体がＩｎ−
Ｇａ−Ｚｎ系の酸化物半導体材料によって構成される場合、同種の成分を含む絶縁材料と
しては酸化ガリウムなどがある。
また、第１のゲート絶縁層１０２を積層構造とする場合には、酸化物半導体と同種の成分
を含む絶縁材料でなる膜と、該膜の成分材料とは異なる材料を含む膜との積層構造として
も良い。
次に、第１のゲート絶縁層１０２上に導電層を形成し、第２のフォトリソグラフィ工程に
より導電層を部分的にエッチング除去し、電極１０３（これと同じ層で形成される配線を
含む）を形成する。なお、レジストマスクをインクジェット法で形成してもよい。レジス
トマスクをインクジェット法で形成するとフォトマスクを使用しないため、製造コストを
低減できる。
電極１０３に用いる導電層としては、例えば、Ａｌ、Ｃｒ、Ｃｕ、Ｔａ、Ｔｉ、Ｍｏ、Ｗ
、Ｎｄ、Ｓｃ、Ｍｇからから選ばれた元素を含む金属、または上述した元素を成分とする
金属窒化物（窒化チタン、窒化モリブデン、窒化タングステン）等を用いることができる
。また、Ａｌ、Ｃｕなどの金属層の下側又は上側の一方または双方にＴｉ、Ｍｏ、Ｗなど
の高融点金属またはそれらの金属窒化物（窒化チタン、窒化モリブデン、窒化タングステ
ン）を積層させた構成としても良い。
次いで、電極１０３及び第１のゲート絶縁層１０２上に、膜厚２ｎｍ以上２００ｎｍ以下
、好ましくは５ｎｍ以上３０ｎｍ以下の酸化物半導体層を形成する。
また、酸化物半導体層に水素、水酸基及び水分がなるべく含まれないようにするために、
酸化物半導体層の成膜の前処理として、スパッタリング装置の予備加熱室で電極１０３及
び第１のゲート絶縁層１０２が形成された基板１００を予備加熱し、基板１００に吸着し
た水素、水分などの不純物を脱離し排気することが好ましい。なお、予備加熱室に設ける
排気手段はクライオポンプが好ましい。なお、この予備加熱の処理は省略することもでき
る。またこの予備加熱は、絶縁層１０８の成膜前に、ソース電極１０７ａ及びドレイン電
極１０７ｂまで形成した基板１００にも同様に行ってもよい。
酸化物半導体層に用いる酸化物半導体としては、四元系金属酸化物であるＩｎ−Ｓｎ−Ｇ
ａ−Ｚｎ−Ｏ系酸化物半導体や、三元系金属酸化物であるＩｎ−Ｇａ−Ｚｎ−Ｏ系酸化物
半導体、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系酸化物半導体、Ｉｎ−Ａｌ−Ｚｎ−Ｏ系酸化物半導体、
Ｓｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体、Ａｌ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体、Ｓｎ−Ａ
ｌ−Ｚｎ−Ｏ系酸化物半導体、Ｉｎ−Ｈｆ−Ｚｎ−Ｏ系酸化物半導体、Ｉｎ−Ｌａ−Ｚｎ
−Ｏ系酸化物半導体、Ｉｎ−Ｃｅ−Ｚｎ−Ｏ系酸化物半導体、Ｉｎ−Ｐｒ−Ｚｎ−Ｏ系酸
化物半導体、Ｉｎ−Ｎｄ−Ｚｎ−Ｏ系酸化物半導体、Ｉｎ−Ｐｍ−Ｚｎ−Ｏ系酸化物半導
体、Ｉｎ−Ｓｍ−Ｚｎ−Ｏ系酸化物半導体、Ｉｎ−Ｅｕ−Ｚｎ−Ｏ系酸化物半導体、Ｉｎ
−Ｇｄ−Ｚｎ−Ｏ系酸化物半導体、Ｉｎ−Ｔｂ−Ｚｎ−Ｏ系酸化物半導体、Ｉｎ−Ｄｙ−
Ｚｎ−Ｏ系酸化物半導体、Ｉｎ−Ｈｏ−Ｚｎ−Ｏ系酸化物半導体、Ｉｎ−Ｅｒ−Ｚｎ−Ｏ
系酸化物半導体、Ｉｎ−Ｔｍ−Ｚｎ−Ｏ系酸化物半導体、Ｉｎ−Ｙｂ−Ｚｎ−Ｏ系酸化物
半導体、Ｉｎ−Ｌｕ−Ｚｎ−Ｏ系酸化物半導体や、二元系金属酸化物であるＩｎ−Ｚｎ−
Ｏ系酸化物半導体、Ｓｎ−Ｚｎ−Ｏ系酸化物半導体、Ａｌ−Ｚｎ−Ｏ系酸化物半導体、Ｚ
ｎ−Ｍｇ−Ｏ系酸化物半導体、Ｓｎ−Ｍｇ−Ｏ系酸化物半導体、Ｉｎ−Ｍｇ−Ｏ系酸化物
半導体や、Ｉｎ−Ｇａ−Ｏ系酸化物半導体、Ｉｎ−Ｏ系酸化物半導体、Ｓｎ−Ｏ系酸化物
半導体、Ｚｎ−Ｏ系酸化物半導体などを用いることができる。また、上記酸化物半導体に
ＳｉＯ２を含ませてもよい。
酸化物半導体層は、好ましくはＩｎを含有する酸化物半導体、さらに好ましくは、Ｉｎ、
及びＧａを含有する酸化物半導体である。酸化物半導体層をｉ型（真性）とするため、脱
水化または脱水素化は有効である。
ここで、例えば、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体とは、インジウム（Ｉｎ）、ガリ
ウム（Ｇａ）、亜鉛（Ｚｎ）を有する酸化物、という意味であり、その組成比は問わない
。また、ＩｎとＧａとＺｎ以外の元素を含んでもよい。
また、酸化物半導体層は、化学式ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０）で表記される薄膜を
用いることができる。ここで、Ｍは、Ｇａ、Ａｌ、ＭｎおよびＣｏから選ばれた一または
複数の金属元素を示す。例えばＭとして、Ｇａ、Ｇａ及びＡｌ、Ｇａ及びＭｎ、またはＧ
ａ及びＣｏなどがある。
本実施の形態では、酸化物半導体層としてＩｎ−Ｇａ−Ｚｎ−Ｏ系酸化物ターゲットを用
いてスパッタリング法により成膜する。また、酸化物半導体層は、希ガス（代表的にはア
ルゴン）雰囲気下、酸素雰囲気下、又は希ガスと酸素の混合雰囲気下においてスパッタリ
ング法により形成することができる。
酸化物半導体層をスパッタリング法で作製するためのターゲットとしては、例えば、組成
比として、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：１［ｍｏｌ数比］の酸化物ターゲ
ットを用い、Ｉｎ−Ｇａ−Ｚｎ−Ｏ層を成膜する。また、このターゲットの材料及び組成
に限定されず、例えば、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：２［ｍｏｌ数比］の
酸化物ターゲットを用いてもよい。
また、酸化物半導体層としてＩｎ−Ｚｎ−Ｏ系の材料を用いる場合、用いるターゲットの
組成比は、原子数比で、Ｉｎ：Ｚｎ＝５０：１から１：２（モル数比に換算するとＩｎ２
Ｏ３：ＺｎＯ＝２５：１から１：４）、好ましくはＩｎ：Ｚｎ＝２０：１から１：１（モ
ル数比に換算するとＩｎ２Ｏ３：ＺｎＯ＝１０：１から１：２）、さらに好ましくはＩｎ
：Ｚｎ＝１５：１から１．５：１（モル数比に換算するとＩｎ２Ｏ３：ＺｎＯ＝１５：２
から３：４）とする。例えば、Ｉｎ−Ｚｎ−Ｏ系酸化物半導体層の形成に用いるターゲッ
トは、原子数比がＩｎ：Ｚｎ：Ｏ＝Ｘ：Ｙ：Ｚのとき、Ｚ＞１．５Ｘ＋Ｙとする。
また、酸化物ターゲットの充填率は９０％以上１００％以下、好ましくは９５％以上９９
．９％以下である。充填率の高い金属酸化物ターゲットを用いることにより、成膜した酸
化物半導体層を緻密な膜とすることができる。
酸化物半導体層を成膜する際に用いるスパッタガスは水素、水、水酸基を有する化合物、
又は水素化物などの不純物が除去された高純度ガスを用いることが好ましい。
酸化物半導体層の成膜は、減圧状態に保持された成膜室内に基板を保持し、基板温度を１
００℃以上６００℃以下好ましくは３００℃以上５００℃以下として行う。基板を加熱し
ながら成膜することにより、成膜した酸化物半導体層に含まれる不純物濃度を低減するこ
とができる。また、スパッタリングによる損傷が軽減される。そして、成膜室内の残留水
分を除去しつつ水素及び水分が除去されたスパッタガスを導入し、上記ターゲットを用い
て酸化物半導体層を成膜する。
成膜室内の残留水分を除去するためには、吸着型の真空ポンプ、例えば、クライオポンプ
、イオンポンプ、チタンサブリメーションポンプを用いることが好ましい。また、排気手
段としては、ターボ分子ポンプにコールドトラップを加えたものであってもよい。クライ
オポンプを用いて排気した成膜室は、例えば、水素原子、水（Ｈ２Ｏ）など水素原子を含
む化合物（より好ましくは炭素原子を含む化合物も）等が排気されるため、当該成膜室で
成膜した酸化物半導体層に含まれる不純物の濃度を低減できる。
成膜条件の一例としては、基板とターゲットの間との距離を１００ｍｍ、圧力０．６Ｐａ
、直流（ＤＣ）電源電力０．５ｋＷ、酸素（酸素流量比率１００％）雰囲気下の条件が適
用される。なお、パルス直流電源を用いると、成膜時に発生する粉状物質（パーティクル
、ごみともいう）が軽減でき、膜厚分布も均一となるために好ましい。
次いで、第１の加熱処理を行う。この第１の加熱処理によって酸化物半導体層中の過剰な
水素（水や水酸基を含む）を除去（脱水化または脱水素化）し、酸化物半導体層の構造を
整え、エネルギーギャップ中の欠陥準位を低減することができる。また、酸化物半導体層
と、該酸化物半導体層が接する絶縁層との界面に生じた欠陥を低減することができる。
第１の加熱処理は、減圧雰囲気下、窒素や希ガスなどの不活性ガス雰囲気下、酸素ガス雰
囲気下、または超乾燥エア（ＣＲＤＳ（キャビティリングダウンレーザー分光法）方式の
露点計を用いて測定した場合の水分量が２０ｐｐｍ（露点換算で−５５℃）以下、好まし
くは１ｐｐｍ以下、好ましくは１０ｐｐｂ以下の空気）雰囲気下で、２５０℃以上７５０
℃以下、または４００℃以上基板の歪み点未満の温度で行う。例えば、加熱処理装置の一
つである電気炉に基板を導入し、酸化物半導体層に対して窒素雰囲気下４５０℃において
１時間の加熱処理を行う。
なお、加熱処理装置は電気炉に限られず、抵抗発熱体などの発熱体からの熱伝導または熱
輻射によって、被処理物を加熱する装置を備えていてもよい。例えば、ＧＲＴＡ（Ｇａｓ
Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置、ＬＲＴＡ（Ｌａｍｐ Ｒａｐｉｄ
Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置等のＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎ
ｎｅａｌ）装置を用いることができる。ＬＲＴＡ装置は、ハロゲンランプ、メタルハライ
ドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧
水銀ランプなどのランプから発する光（電磁波）の輻射により、被処理物を加熱する装置
である。ＧＲＴＡ装置は、高温のガスを用いて加熱処理を行う装置である。高温のガスに
は、アルゴンなどの希ガス、または窒素のような、加熱処理によって被処理物と反応しな
い不活性ガスが用いられる。
例えば、第１の加熱処理として、６５０℃〜７００℃の高温に加熱した不活性ガス中に基
板を移動させて入れ、数分間加熱した後、基板を移動させて高温に加熱した不活性ガス中
から出すＧＲＴＡを行ってもよい。
加熱処理を、窒素または希ガスなどの不活性ガス、酸素、超乾燥エアのガス雰囲気下で行
なう場合は、これらの雰囲気に水、水素などが含まれないことが好ましい。また、加熱処
理装置に導入する窒素、酸素、または希ガスの純度を、６Ｎ（９９．９９９９％）以上好
ましくは７Ｎ（９９．９９９９９％）以上（即ち不純物濃度を１ｐｐｍ以下、好ましくは
０．１ｐｐｍ以下）とする。
次いで、酸化物半導体層を第３のフォトリソグラフィ工程により部分的にエッチング除去
し、記憶ゲート１０４を形成する（図６（Ｂ）参照）。また、記憶ゲート１０４を形成す
るためのレジストマスクをインクジェット法で形成してもよい。レジストマスクをインク
ジェット法で形成するとフォトマスクを使用しないため、製造コストを低減できる。
また、第１のゲート絶縁層１０２にコンタクトホールを形成する場合、その工程は酸化物
半導体層の加工時に同時に行うことができる。
なお、ここでの酸化物半導体層のエッチングは、ドライエッチングでもウェットエッチン
グでもよく、両方を用いてもよい。例えば、酸化物半導体層のウェットエッチングに用い
るエッチング液としては、燐酸と酢酸と硝酸を混ぜた溶液などを用いることができる。ま
た、ＩＴＯ−０７Ｎ（関東化学社製）を用いてもよい。
レジストマスクを除去した後、記憶ゲート１０４に酸素を導入してもよい。酸素の導入は
、酸素プラズマドープにより行うことができる。具体的には、高周波（ＲＦ）を用いて酸
素をプラズマ化し、酸素ラジカル、酸素イオンを基板上の酸化物半導体層へ導入する。こ
の時、記憶ゲート１０４が形成される基板にバイアスを印加すると好ましい。基板に印加
するバイアスを大きくすることで、より深くまで酸素を導入することができる。酸素の導
入は、イオン注入法により行ってもよい。
ドープされる酸素（酸素ラジカル、酸素原子、及び／又は酸素イオン）は、酸素を含むガ
スを用いてプラズマ発生装置により供給されてもよいし、又はオゾン発生装置により供給
されてもよい。より具体的には、例えば、半導体装置に対してエッチング処理を行うため
の装置や、レジストマスクに対してアッシングを行うための装置などを用いて酸素を発生
させ、記憶ゲート１０４を処理することができる。
記憶ゲート１０４に酸素を導入することで、酸素が過剰に導入された酸化物半導体層が形
成される。酸化物半導体層に酸素を導入することで、Ｍ−Ｈ結合より水素原子を奪い、Ｍ
−ＯＨ基を形成する。
すなわち、酸素の導入により、酸化物半導体に残存する金属と水素の間の結合、或いは該
金属上の水酸基の酸素−水素結合を切断するとともに、水を生成する。特に不対電子を有
する酸素は、酸化物半導体中に残存する水素と容易に反応し、水を生成しやすい。よって
、後に行われる加熱処理により、不純物である水素、または水酸基を、水として、脱離さ
せやすくすることができる。
記憶ゲート１０４に酸素を導入した後、第２の加熱処理（好ましくは２００℃以上６００
℃以下、例えば２５０℃以上５５０℃以下）を行う。例えば、窒素雰囲気下で４５０℃、
１時間の第２の加熱処理を行う。なお、上記雰囲気に水、水素などが含まれないことが好
ましい。
以上の工程を経ることによって、酸素の導入及び加熱処理によって、酸化物半導体層の脱
水化または脱水素化を行うことができ、第１の加熱処理で除去しきれなかった水素、水、
水酸基又は水素化物（「水素化合物」ともいう）などの水素原子を含む不純物を記憶ゲー
ト１０４中から排除することができる。また、記憶ゲート１０４と、記憶ゲート１０４が
接する絶縁層との界面に生じた欠陥を低減することができる。このようにして、記憶ゲー
ト１０４を構成する酸化物半導体を高純度化して、電気的にｉ型化された酸化物半導体と
することができる。
続いて、記憶ゲート１０４及び電極１０３を覆って第２のゲート絶縁層１０５を形成する
（図６（Ｃ）参照）。第２のゲート絶縁層１０５は、前述した第１のゲート絶縁層１０２
と同様の材料及び方法で形成することができる。
続いて、第２のゲート絶縁層１０５上に半導体層を形成し、第４のフォトリソグラフィ工
程により半導体層を部分的にエッチング除去し、トランジスタ１５０のチャネルが形成さ
れる島状の半導体層１０６を形成する。半導体層１０６には、単結晶半導体、多結晶半導
体、微結晶半導体、非晶質半導体等を用いることができる。半導体材料としては、例えば
、シリコン、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、またはガリウムヒ素
等を挙げることができる。このような半導体材料を用いたトランジスタ１５０は、十分な
高速動作が可能なため、記憶した情報の読み出しなどを高速に行うことが可能である。つ
まり、半導体装置の高速動作が実現される。他に、有機半導体材料などを用いてもよい。
また、半導体層１０６として、酸化物半導体を用いることもできる。酸化物半導体は、記
憶ゲート１０４と同様の材料及び方法を用いて形成することができる。酸化物半導体は、
水素などの不純物が十分に除去されることにより、または、十分な酸素が供給されること
により、高純度化されているものであることが望ましい。具体的には、例えば、酸化物半
導体層の水素濃度は５×１０１９ａｔｏｍｓ／ｃｍ３以下、望ましくは５×１０１８ａｔ
ｏｍｓ／ｃｍ３以下、より望ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下とする。なお
、上述の酸化物半導体層中の水素濃度は、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎ
ｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｓｃｏｐｙ）で測定したものである。
このように、水素濃度が十分に低減されて高純度化され、十分な酸素の供給により酸素欠
乏に起因するエネルギーギャップ中の欠陥準位が低減された酸化物半導体では、キャリア
濃度が１×１０１２／ｃｍ３未満、望ましくは、１×１０１１／ｃｍ３未満、より望まし
くは１．４５×１０１０／ｃｍ３未満となる。例えば、室温（２５℃）でのオフ電流（こ
こでは、単位チャネル幅（１μｍ）あたりの値）は、１００ｚＡ／μｍ（１ｚＡ（ゼプト
アンペア）は１×１０−２１Ａ）以下、望ましくは、１０ｚＡ／μｍ以下となる。また、
８５℃では、１００ｚＡ／μｍ（１×１０−１９Ａ／μｍ）以下、望ましくは１０ｚＡ／
μｍ（１×１０−２０Ａ／μｍ）以下となる。このように、ｉ型化（真性化）または実質
的にｉ型化された酸化物半導体を用いることで、極めて低いオフ電流特性のトランジスタ
１５０を得ることができる。
次いで、第２のゲート絶縁層１０５、及び半導体層１０６上に、ソース電極及びドレイン
電極（これと同じ層で形成される配線を含む）となる導電層を形成する。ソース電極及び
ドレイン電極に用いる導電層は、電極１０３と同様の材料及び方法で形成することができ
る。また、ソース電極及びドレイン電極に用いる導電層として、導電性の金属酸化物で形
成しても良い。導電性の金属酸化物としては酸化インジウム（Ｉｎ２Ｏ３）、酸化スズ（
ＳｎＯ２）、酸化亜鉛（ＺｎＯ）、酸化インジウム酸化スズ混合酸化物（Ｉｎ２Ｏ３―Ｓ
ｎＯ２、ＩＴＯと略記する）、酸化インジウム酸化亜鉛混合酸化物（Ｉｎ２Ｏ３―ＺｎＯ
）またはこれらの金属酸化物材料に酸化シリコンを含ませたものを用いることができる。
第５のフォトリソグラフィ工程により導電層上にレジストマスクを形成し、選択的にエッ
チングを行ってソース電極１０７ａ、ドレイン電極１０７ｂを形成した後、レジストマス
クを除去する。また、レジストマスクはインクジェット法で形成してもよい。レジストマ
スクをインクジェット法で形成するとフォトマスクを使用しないため、製造コストを低減
できる。
次いで、半導体層１０６、ソース電極１０７ａ及びドレイン電極１０７ｂの上に、絶縁層
１０８を形成する（図６（Ｄ）参照）。絶縁層１０８は、第１のゲート絶縁層１０２と同
様の材料及び方法で形成することができる。なお、水素や水などが混入しにくいという点
では、スパッタリング法による形成が好適である。半導体層１０６に酸化物半導体を用い
る場合、絶縁層１０８に水素が含まれると、その水素の酸化物半導体への侵入、又は水素
による酸化物半導体中の酸素の引き抜きが生じ、酸化物半導体が低抵抗化（ｎ型化）する
恐れがある。従って、絶縁層１０８は、水素及び水素を含む不純物が含まれない手段を用
いて成膜することが重要である。
絶縁層１０８としては、代表的には酸化シリコン、酸化窒化シリコン、酸化ハフニウム、
酸化アルミニウム、酸化ガリウムなどの無機絶縁材料を用いることができる。酸化ガリウ
ムは帯電しにくい材料であるため、絶縁層のチャージアップによるしきい値電圧の変動を
抑えることができる。なお、半導体層１０６に酸化物半導体を用いる場合、絶縁層１０８
として、または、絶縁層１０８と積層して、酸化物半導体と同種の成分を含む金属酸化物
層を形成してもよい。
本実施の形態では、絶縁層１０８として膜厚２００ｎｍの酸化シリコンをスパッタリング
法を用いて成膜する。成膜時の基板温度は、室温以上３００℃以下とすればよく、本実施
の形態では１００℃とする。酸化シリコン層のスパッタリング法による成膜は、希ガス（
代表的にはアルゴン）雰囲気下、酸素雰囲気下、または希ガスと酸素の混合雰囲気下にお
いて行うことができる。また、ターゲットには、酸化シリコンまたはシリコンを用いるこ
とができる。例えば、シリコンをターゲットに用いて、酸素を含む雰囲気下でスパッタを
行うと酸化シリコンを形成することができる。
絶縁層１０８の成膜時における成膜室内の残留水分を除去するためには、吸着型の真空ポ
ンプ（クライオポンプなど）を用いることが好ましい。クライオポンプを用いて排気した
成膜室で成膜した絶縁層１０８は、絶縁層１０８中に含まれる不純物の濃度を低減するこ
とができる。また、絶縁層１０８の成膜室内の残留水分を除去するための排気手段として
は、ターボ分子ポンプにコールドトラップを加えたものであってもよい。
絶縁層１０８を成膜する際に用いるスパッタガスは水素、水、水酸基を有する化合物、又
は水素化物などの不純物が除去された高純度ガスを用いることが好ましい。
次いで、減圧雰囲気下、不活性ガス雰囲気下、酸素ガス雰囲気下、または超乾燥エア雰囲
気下で第３の加熱処理（好ましくは２００℃以上６００℃以下、例えば２５０℃以上５５
０℃以下）を行ってもよい。例えば、窒素雰囲気下で４５０℃、１時間の第３の加熱処理
を行ってもよい。第３の加熱処理を行うと、半導体層の一部（チャネル形成領域）は絶縁
層１０８と接した状態で昇温される。なお、上記雰囲気に水、水素などが含まれないこと
が好ましい。
半導体層１０６に酸化物半導体を用いた場合、半導体層１０６と酸素を含む絶縁層１０８
とを接した状態で熱処理を行うと、酸素を含む絶縁層１０８より酸素をさらに半導体層１
０６へ供給することができる。
以上の工程でトランジスタ１５０が形成される。また、絶縁層１０８上にさらに保護絶縁
層１０９を形成してもよい。保護絶縁層１０９には、水分や、水素イオンや、ＯＨ−など
の不純物をほとんど含まず、更にこれらの外部からの侵入を防ぐことのできる無機絶縁物
である窒化シリコン、窒化アルミニウム、窒化酸化シリコン、酸化窒化アルミニウムなど
を用いると良い。本実施の形態では、保護絶縁層１０９に窒化シリコンを用いる（図６（
Ｄ）参照）。
保護絶縁層１０９に用いる窒化シリコン層は、絶縁層１０８まで形成された基板１００を
１００℃〜４００℃の温度に加熱し、水素及び水分が除去された高純度窒素を含むスパッ
タガスを導入し、シリコンのターゲットを用いて成膜する。この場合においても、絶縁層
１０８と同様に、処理室内の残留水分を除去しつつ保護絶縁層１０９を成膜することが好
ましい。
また、保護絶縁層１０９は、保護絶縁層１０９の下方に設ける第１のゲート絶縁層１０２
または下地絶縁層１１０と接する構成とすることが好ましく、基板の端部近傍からの水分
や、水素イオンや、ＯＨ−などの不純物が侵入することをブロックする。
トランジスタ１５０の形成後、さらに大気中で１００℃以上２００℃以下、１時間以上３
０時間以下での加熱処理を行ってもよい。この加熱処理は一定の加熱温度を保持して加熱
してもよいし、室温から加熱温度への昇温と加熱温度から室温までの降温を１サイクルと
する処理を複数回繰り返して行ってもよい。
また、第１の加熱処理を行わず、第２の加熱処理を第１の加熱処理の条件で行ってもよい
。
なお、トランジスタ１５０において、制御ゲート１０１、電極１０３、ソース電極１０７
ａ及びドレイン電極１０７ｂの端部は、テーパー形状であることが好ましい。ここで、テ
ーパー角は、例えば、３０°以上６０°以下とする。なお、テーパー角とは、層をその断
面（基板の表面と直交する面）に垂直な方向から観察した際に、当該層の側面と底面がな
す傾斜角を示す。制御ゲート１０１、電極１０３、ソース電極１０７ａ及びドレイン電極
１０７ｂの端部をテーパー形状とすることにより、以降の工程で形成される層の被覆性を
向上し、段切れを防止することができる。
図７（Ａ）に、トランジスタ１５０にバックゲート１１１を形成した構成例として、トラ
ンジスタ１６０を示す。バックゲート１１１は、制御ゲート１０１または記憶ゲート１０
４と、バックゲートで半導体層１０６のチャネル形成領域を挟むように配置される。バッ
クゲート１１１は、制御ゲート、ソース電極、ドレイン電極などと同様の材料及び方法に
より形成することができる。
図７（Ａ）において、バックゲート１１１は、半導体層１０６のチャネル形成領域上に、
絶縁層１０８及び保護絶縁層１０９を介して形成されている。図７（Ａ）は、バックゲー
ト１１１を保護絶縁層１０９上に形成する例を示しているが、バックゲート１１１は、絶
縁層１０８と保護絶縁層１０９の間に形成してもよい。
バックゲート１１１は、ソース電極１０７ａまたはドレイン電極１０７ｂのどちらかに接
続しても良いし、どこにも接続せず電気的に浮遊した状態（フローティング）としても良
い。バックゲート１１１を設けると、半導体装置に複数のトランジスタを形成した時の特
性ばらつきが低減し、半導体装置の動作が安定する効果が得られる。
本実施の形態の半導体層に用いる酸化物半導体は、ドナーとなる性質を持つ水素を酸化物
半導体から極力除去し、不純物が極力含まれないように高純度化することによりｉ型（真
性）の酸化物半導体、又はｉ型に限りなく近い酸化物半導体としたものである。すなわち
、不純物を導入してｉ型化するのでなく、水素や水等の不純物を極力除去したことにより
、高純度化されたｉ型又はそれに近づけることを特徴としている。従って、上述のトラン
ジスタに用いられる酸化物半導体層は、高純度化され電気的にｉ型化した酸化物半導体層
である。
また、高純度化された酸化物半導体中にはキャリアが極めて少なく（ゼロに近い）、キャ
リア濃度は１×１０１４／ｃｍ３未満、好ましくは１×１０１２／ｃｍ３未満、さらに好
ましくは１×１０１１／ｃｍ３未満とすることができる。
酸化物半導体中にキャリアが極めて少ないため、トランジスタのオフ電流を少なくするこ
とができる。オフ電流は少なければ少ないほど好ましい。
具体的には、上述の酸化物半導体をチャネル形成領域に用いたトランジスタは、チャネル
幅１μｍあたりのオフ電流を室温下において１０ａＡ（１×１０−１７Ａ／μｍ）以下に
すること、さらには、１ａＡ（１×１０−１８Ａ／μｍ）以下、さらには１ｚＡ（１×１
０−２１Ａ／μｍ）以下、さらには１ｙＡ（１×１０−２４Ａ／μｍ）以下にすることが
可能である。
また、上述の酸化物半導体をチャネル形成領域に用いたトランジスタは、オン電流の温度
依存性がほとんど見られず、オフ電流の変化も非常に小さい。
また、上述の酸化物半導体をチャネル形成領域に用いたトランジスタは、外部刺激（例え
ばバイアス−熱ストレス試験）によるトランジスタのしきい値電圧の変化量が低減でき、
信頼性の高いトランジスタとすることができる。
また、上述の酸化物半導体を用いたトランジスタは、比較的高い電界効果移動度が得られ
るため、高速駆動が可能である。
以上のように、安定した電気的特性を有する酸化物半導体を用いた半導体装置を提供する
ことができる。よって、信頼性の高い半導体装置を提供することができる。
なお、本実施の形態では、ボトムゲート構造のトランジスタを一例としてその作製方法を
説明したが、本実施の形態の構成はこれに限られるものではない。図７（Ｂ）に示すトラ
ンジスタ１７０は、トップゲート構造のトランジスタの一例であり、トランジスタ１５０
と制御ゲート１０１や半導体層１０６の積層位置が異なるが、トランジスタ１５０と同様
の材料、方法を用いて形成することができる。
トランジスタ１７０にバックゲート１１１を設ける場合は、例えば、基板１００と下地絶
縁層１１０の間の、半導体層１０６と重なる位置にバックゲート１１１を設けることがで
きる。
また、トップゲート構造の場合は、半導体層１０６を最下層に設けることができるため、
基板１００にシリコンウェハなどの単結晶基板を用いて、単結晶基板の一部を半導体層１
０６として用いることが容易となる。
本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。
（実施の形態３）
本実施の形態では、上述の実施の形態で説明した半導体装置を電子機器に適用する場合に
ついて、図８を用いて説明する。本実施の形態では、コンピュータ、携帯電話機（携帯電
話、携帯電話装置ともいう）、携帯情報端末（携帯型ゲーム機、音響再生装置なども含む
）、デジタルカメラ、デジタルビデオカメラ、電子ペーパー、テレビジョン装置（テレビ
、またはテレビジョン受信機ともいう）などの電子機器に、上述の半導体装置を適用する
場合について説明する。
図８（Ａ）は、ノート型のパーソナルコンピュータであり、筐体７０１、筐体７０２、表
示部７０３、キーボード７０４などによって構成されている。筐体７０１と筐体７０２内
には、前述の実施の形態に示す半導体装置が設けられている。そのため、情報の書き込み
および読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減された
ノート型のパーソナルコンピュータが実現される。
図８（Ｂ）は、携帯情報端末（ＰＤＡ）であり、本体７１１には、表示部７１３と、外部
インターフェイス７１５と、操作ボタン７１４等が設けられている。また、携帯情報端末
を操作するスタイラス７１２などを備えている。本体７１１内には、前述の実施の形態に
示す半導体装置が設けられている。そのため、情報の書き込みおよび読み出しが高速で、
長期間の記憶保持が可能で、且つ消費電力が十分に低減された携帯情報端末が実現される
。
図８（Ｃ）は、電子ペーパーを実装した電子書籍７２０であり、筐体７２１と筐体７２３
の２つの筐体で構成されている。筐体７２１および筐体７２３には、それぞれ表示部７２
５および表示部７２７が設けられている。筐体７２１と筐体７２３は、軸部７３７により
接続されており、該軸部７３７を軸として開閉動作を行うことができる。また、筐体７２
１は、電源７３１、操作キー７３３、スピーカー７３５などを備えている。筐体７２１、
筐体７２３の少なくとも一には、前述の実施の形態に示す半導体装置が設けられている。
そのため、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消
費電力が十分に低減された電子書籍が実現される。
図８（Ｄ）は、携帯電話機であり、筐体７４０と筐体７４１の２つの筐体で構成されてい
る。さらに、筐体７４０と筐体７４１は、スライドし、図８（Ｄ）のように展開している
状態から重なり合った状態とすることができ、携帯に適した小型化が可能である。また、
筐体７４１は、表示パネル７４２、スピーカー７４３、マイクロフォン７４４、ポインテ
ィングデバイス７４６、カメラ用レンズ７４７、外部接続端子７４８などを備えている。
また、筐体７４０は、携帯電話機の充電を行う太陽電池セル７４９、外部メモリスロット
７５０などを備えている。また、アンテナは、筐体７４１に内蔵されている。
また、表示パネル７４２はタッチパネルを備えており、図８（Ｄ）には映像表示されてい
る複数の操作キー７４５を点線で示している。なお、太陽電池セル７４９で出力される電
圧を各回路に必要な電圧に昇圧するための昇圧回路も実装している。
筐体７４０と筐体７４１の少なくとも一には、前述の実施の形態に示す半導体装置が設け
られている。そのため、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可
能で、且つ消費電力が十分に低減された携帯電話機が実現される。
図８（Ｅ）は、デジタルカメラであり、本体７６１、表示部７６７、接眼部７６３、操作
スイッチ７６４、表示部７６５、バッテリー７６６などによって構成されている。本体７
６１内には、前述の実施の形態に示す半導体装置が設けられている。そのため、情報の書
き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減
されたデジタルカメラが実現される。
図８（Ｆ）は、テレビジョン装置７７０であり、筐体７７１、表示部７７３、スタンド７
７５などで構成されている。テレビジョン装置７７０の操作は、筐体７７１が備えるスイ
ッチや、リモコン操作機７８０により行うことができる。筐体７７１およびリモコン操作
機７８０には、前述の実施の形態に示す半導体装置が搭載されている。そのため、情報の
書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低
減されたテレビジョン装置が実現される。
以上のように、本実施の形態に示す電子機器には、前述の実施の形態に係る半導体装置が
搭載されている。このため、消費電力を低減した電子機器が実現される。
１００ 基板
１０１ 制御ゲート
１０２ 第１のゲート絶縁層
１０３ 電極
１０４ 記憶ゲート
１０５ 第２のゲート絶縁層
１０６ 半導体層
１０７ａ ソース電極
１０７ｂ ドレイン電極
１０８ 絶縁層
１０９ 保護絶縁層
１１０ 下地絶縁層
１１１ バックゲート
１５０ トランジスタ
１６０ トランジスタ
１７０ トランジスタ
１８０ 部位
１８１ 端部
２００ メモリセル
２０１ 第１の配線
２０２ 第２の配線
２０３ 第３の配線
２０４ 第４の配線
２１０ トランジスタ
２１１ 制御ゲート
２１２ 記憶ゲート
３００ 容量素子
３０１ 電極
３０２ 酸化物半導体
３０３ 絶縁体
３０４ 電極
３１１ 曲線
３１２ 曲線
７０１ 筐体
７０２ 筐体
７０３ 表示部
７０４ キーボード
７１１ 本体
７１２ スタイラス
７１３ 表示部
７１４ 操作ボタン
７１５ 外部インターフェイス
７２０ 電子書籍
７２１ 筐体
７２３ 筐体
７２５ 表示部
７２７ 表示部
７３１ 電源
７３３ 操作キー
７３５ スピーカー
７３７ 軸部
７４０ 筐体
７４１ 筐体
７４２ 表示パネル
７４３ スピーカー
７４４ マイクロフォン
７４５ 操作キー
７４６ ポインティングデバイス
７４７ カメラ用レンズ
７４８ 外部接続端子
７４９ 太陽電池セル
７５０ 外部メモリスロット
７６１ 本体
７６３ 接眼部
７６４ 操作スイッチ
７６５ 表示部
７６６ バッテリー
７６７ 表示部
７７０ テレビジョン装置
７７１ 筐体
７７３ 表示部
７７５ スタンド
７８０ リモコン操作機
１２００ メモリセル
１２１０ トランジスタ
１２１１ 制御ゲート
１２１２ 記憶ゲート
１２２１ 第１の駆動回路
１２２２ 第２の駆動回路
１２２３ 第３の駆動回路
１２２４ 第４の駆動回路

Claims (4)

  1. チャネル形成領域を有する半導体と、
    前記半導体上の第１の絶縁体と、
    前記第１の絶縁体上のＩｎとＧａとＺｎを有するｉ型の酸化物半導体と、
    前記ｉ型の酸化物半導体上の第２の絶縁体と、
    前記第２の絶縁体上のゲートと、
    前記ｉ型の酸化物半導体に電気的に接続する配線と、を有するメモリセルであって、
    前記ｉ型の酸化物半導体は、負電荷を保持する機能を有することを特徴とするメモリセル。
  2. チャネル形成領域を有する半導体と、
    前記半導体上の第１の絶縁体と、
    前記第１の絶縁体上のｉ型の酸化物半導体と、
    前記ｉ型の酸化物半導体上の第２の絶縁体と、
    前記第２の絶縁体上のゲートと、を有することを特徴とするメモリセル。
  3. チャネル形成領域を有する半導体と、
    前記半導体上の第１の絶縁体と、
    前記第１の絶縁体上のＩｎとＧａとＺｎを有する酸化物半導体と、
    前記酸化物半導体上の第２の絶縁体と、
    前記第２の絶縁体上のゲートと、
    前記酸化物半導体に電気的に接続する配線と、を有するメモリセルの駆動方法であって、
    前記酸化物半導体をｎ型化することで負電荷を注入し、
    前記酸化物半導体をｉ型化することで前記負電荷を保持することを特徴とするメモリセルの駆動方法。
  4. チャネル形成領域を有する半導体と、
    前記半導体上の第１の絶縁体と、
    前記第１の絶縁体上の酸化物半導体と、
    前記酸化物半導体上の第２の絶縁体と、
    前記第２の絶縁体上のゲートと、を有するメモリセルの駆動方法であって、
    前記酸化物半導体をｎ型化することで負電荷を注入し、
    前記酸化物半導体をｉ型化することで前記負電荷を保持することを特徴とするメモリセルの駆動方法。
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Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012079399A (ja) * 2010-09-10 2012-04-19 Semiconductor Energy Lab Co Ltd 半導体装置
US8686415B2 (en) 2010-12-17 2014-04-01 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US8634230B2 (en) 2011-01-28 2014-01-21 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for driving the same
JP6076038B2 (ja) 2011-11-11 2017-02-08 株式会社半導体エネルギー研究所 表示装置の作製方法
KR102100290B1 (ko) * 2012-08-14 2020-05-27 삼성디스플레이 주식회사 박막 트랜지스터 및 그 제조 방법과 상기 박막 트랜지스터를 포함하는 표시 장치
US9269822B2 (en) 2013-09-12 2016-02-23 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing semiconductor device
US9704888B2 (en) * 2014-01-08 2017-07-11 Apple Inc. Display circuitry with reduced metal routing resistance
JP6538426B2 (ja) 2014-05-30 2019-07-03 株式会社半導体エネルギー研究所 半導体装置及び電子機器
KR102216995B1 (ko) * 2014-06-26 2021-02-22 삼성디스플레이 주식회사 유기발광 표시장치
US10044377B1 (en) * 2017-02-06 2018-08-07 Huawei Technologies Co., Ltd. High swing transmitter driver with voltage boost
CN110797395A (zh) * 2019-09-18 2020-02-14 华南理工大学 掺杂型金属氧化物半导体及薄膜晶体管与应用
WO2023189491A1 (ja) * 2022-03-30 2023-10-05 株式会社ジャパンディスプレイ 半導体装置

Family Cites Families (148)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US1453065A (en) 1923-04-24 fargo
DE3171836D1 (en) 1980-12-08 1985-09-19 Toshiba Kk Semiconductor memory device
JPS6034199B2 (ja) 1980-12-20 1985-08-07 株式会社東芝 半導体記憶装置
JPS6025269A (ja) * 1983-07-21 1985-02-08 Hitachi Ltd 半導体記憶素子
JPS60198861A (ja) 1984-03-23 1985-10-08 Fujitsu Ltd 薄膜トランジスタ
JPS61166078A (ja) * 1985-01-17 1986-07-26 Matsushita Electronics Corp フロ−テイング・ゲ−ト型不揮発性メモリ−素子
JPH0244256B2 (ja) 1987-01-28 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn2o5deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPS63210023A (ja) 1987-02-24 1988-08-31 Natl Inst For Res In Inorg Mater ＩｎＧａＺｎ↓４Ｏ↓７で示される六方晶系の層状構造を有する化合物およびその製造法
JPH0244260B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn5o8deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244258B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn3o6deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244262B2 (ja) 1987-02-27 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn6o9deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244263B2 (ja) 1987-04-22 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn7o10deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH03130036A (ja) 1989-10-16 1991-06-03 Seiwa Kasei Kk 食品の変色防止方法
US5280446A (en) * 1990-09-20 1994-01-18 Bright Microelectronics, Inc. Flash eprom memory circuit having source side programming
JPH05251705A (ja) 1992-03-04 1993-09-28 Fuji Xerox Co Ltd 薄膜トランジスタ
JPH07141882A (ja) * 1993-06-30 1995-06-02 Toshiba Corp 半導体記憶装置
JP3570692B2 (ja) * 1994-01-18 2004-09-29 ローム株式会社 不揮発性メモリ
JP3599291B2 (ja) 1994-01-18 2004-12-08 ローム株式会社 不揮発性メモリ
JP3479375B2 (ja) * 1995-03-27 2003-12-15 科学技術振興事業団 亜酸化銅等の金属酸化物半導体による薄膜トランジスタとｐｎ接合を形成した金属酸化物半導体装置およびそれらの製造方法
WO1997006554A2 (en) 1995-08-03 1997-02-20 Philips Electronics N.V. Semiconductor device provided with transparent switching element
JP3625598B2 (ja) 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
JPH09213812A (ja) * 1996-01-31 1997-08-15 Fujitsu Ltd Ｄｒａｍセル及びｄｒａｍ
JPH11135499A (ja) * 1997-10-29 1999-05-21 Toshiba Corp 半導体装置及びその製造方法
JP4170454B2 (ja) 1998-07-24 2008-10-22 Ｈｏｙａ株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
JP2000150861A (ja) 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
JP2000223590A (ja) * 1999-02-04 2000-08-11 Sony Corp ゲート電荷蓄積形メモリセル
JP3955409B2 (ja) 1999-03-17 2007-08-08 株式会社ルネサステクノロジ 半導体記憶装置
TW460731B (en) 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
JP2001237386A (ja) * 2000-02-24 2001-08-31 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法
JP4149644B2 (ja) * 2000-08-11 2008-09-10 株式会社東芝 不揮発性半導体記憶装置
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
KR20020038482A (ko) 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
KR100437470B1 (ko) * 2001-01-31 2004-06-23 삼성전자주식회사 플래쉬 메모리 셀을 갖는 반도체 장치 및 그 제조 방법
JP4216483B2 (ja) 2001-02-15 2009-01-28 株式会社東芝 半導体メモリ装置
JP3997731B2 (ja) 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
KR100355662B1 (ko) * 2001-08-25 2002-10-11 최웅림 반도체 비휘발성 메모리 및 어레이 그리고 그것의 동작 방법
JP4090716B2 (ja) 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
WO2003040441A1 (en) 2001-11-05 2003-05-15 Japan Science And Technology Agency Natural superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
US6784480B2 (en) * 2002-02-12 2004-08-31 Micron Technology, Inc. Asymmetric band-gap engineered nonvolatile memory device
JP4083486B2 (ja) 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法
US7049190B2 (en) 2002-03-15 2006-05-23 Sanyo Electric Co., Ltd. Method for forming ZnO film, method for forming ZnO semiconductor layer, method for fabricating semiconductor device, and semiconductor device
US6954377B2 (en) * 2002-03-19 2005-10-11 O2Ic, Inc. Non-volatile differential dynamic random access memory
JP3933591B2 (ja) 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
US7339187B2 (en) 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
JP2004022625A (ja) 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
US7105868B2 (en) 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
US7067843B2 (en) 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
US6828618B2 (en) * 2002-10-30 2004-12-07 Freescale Semiconductor, Inc. Split-gate thin-film storage NVM cell
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
JP2004281742A (ja) 2003-03-17 2004-10-07 Japan Science & Technology Agency 半導体素子、半導体センサーおよび半導体記憶素子
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
US7262463B2 (en) 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
US7282782B2 (en) 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
KR101078509B1 (ko) 2004-03-12 2011-10-31 도꾸리쯔교세이호징 가가꾸 기쥬쯔 신꼬 기꼬 박막 트랜지스터의 제조 방법
US7297977B2 (en) 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
US7145174B2 (en) 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
US7211825B2 (en) 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
JP2006060138A (ja) * 2004-08-23 2006-03-02 Toshiba Corp 半導体集積回路装置
JP2006100760A (ja) 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
US7285501B2 (en) 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
US7298084B2 (en) 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
US7791072B2 (en) 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
CN102938420B (zh) 2004-11-10 2015-12-02 佳能株式会社 无定形氧化物和场效应晶体管
US7453065B2 (en) 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
WO2006051994A2 (en) 2004-11-10 2006-05-18 Canon Kabushiki Kaisha Light-emitting device
US7863611B2 (en) 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
US7829444B2 (en) 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
CA2585071A1 (en) 2004-11-10 2006-05-18 Canon Kabushiki Kaisha Field effect transistor employing an amorphous oxide
US7579224B2 (en) 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
TWI472037B (zh) 2005-01-28 2015-02-01 Semiconductor Energy Lab 半導體裝置，電子裝置，和半導體裝置的製造方法
TWI569441B (zh) 2005-01-28 2017-02-01 半導體能源研究所股份有限公司 半導體裝置，電子裝置，和半導體裝置的製造方法
US7858451B2 (en) 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
US7948171B2 (en) 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US20060197092A1 (en) 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
US8681077B2 (en) 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
WO2006105077A2 (en) 2005-03-28 2006-10-05 Massachusetts Institute Of Technology Low voltage thin film transistor with high-k dielectric material
US7645478B2 (en) 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
US8300031B2 (en) 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
JP2006344849A (ja) 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US20060284234A1 (en) * 2005-06-15 2006-12-21 Tsung-Min Hsieh Structure of a non-volatile memory device and operation method
US7691666B2 (en) 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7402506B2 (en) 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
KR100711890B1 (ko) 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
JP2007059128A (ja) 2005-08-23 2007-03-08 Canon Inc 有機ｅｌ表示装置およびその製造方法
JP2007073705A (ja) 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
JP4280736B2 (ja) 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
JP4850457B2 (ja) 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
JP5116225B2 (ja) 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
EP1995787A3 (en) 2005-09-29 2012-01-18 Semiconductor Energy Laboratory Co, Ltd. Semiconductor device having oxide semiconductor layer and manufacturing method therof
JP5037808B2 (ja) 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
CN101707212B (zh) 2005-11-15 2012-07-11 株式会社半导体能源研究所 半导体器件及其制造方法
TWI292281B (en) 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7867636B2 (en) 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) 2006-01-21 2012-07-18 三星電子株式会社 ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法
US7576394B2 (en) 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
US7977169B2 (en) 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
KR20070101595A (ko) 2006-04-11 2007-10-17 삼성전자주식회사 ＺｎＯ ＴＦＴ
US20070252928A1 (en) 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
JP5028033B2 (ja) 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4999400B2 (ja) 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
US7667260B2 (en) 2006-08-09 2010-02-23 Micron Technology, Inc. Nanoscale floating gate and methods of formation
JP4609797B2 (ja) 2006-08-09 2011-01-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
JP4332545B2 (ja) 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP5164357B2 (ja) 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
JP4274219B2 (ja) 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
US7622371B2 (en) 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
US7772021B2 (en) 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140684A (ja) 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーｅｌディスプレイおよびその製造方法
KR101303578B1 (ko) 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
US8207063B2 (en) 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
KR100851215B1 (ko) 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
US7592223B2 (en) * 2007-04-02 2009-09-22 Sandisk Corporation Methods of fabricating non-volatile memory with integrated select and peripheral circuitry and post-isolation memory cell formation
JP5197058B2 (ja) 2007-04-09 2013-05-15 キヤノン株式会社 発光装置とその作製方法
WO2008126879A1 (en) 2007-04-09 2008-10-23 Canon Kabushiki Kaisha Light-emitting apparatus and production method thereof
US7795613B2 (en) 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
CN101663762B (zh) 2007-04-25 2011-09-21 佳能株式会社 氧氮化物半导体
KR101345376B1 (ko) 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
KR101415561B1 (ko) * 2007-06-14 2014-08-07 삼성디스플레이 주식회사 박막 트랜지스터 표시판 및 그의 제조 방법
US8202365B2 (en) 2007-12-17 2012-06-19 Fujifilm Corporation Process for producing oriented inorganic crystalline film, and semiconductor device using the oriented inorganic crystalline film
CN101494222B (zh) * 2008-01-23 2010-08-25 苏州东微半导体有限公司 半导体存储器器件、半导体存储器阵列及写入方法
KR20090091560A (ko) * 2008-02-25 2009-08-28 삼성전자주식회사 플래쉬 메모리 소자 및 그 제조방법
JP5198146B2 (ja) * 2008-05-22 2013-05-15 株式会社東芝 不揮発性記憶装置
US8945981B2 (en) * 2008-07-31 2015-02-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
JP5480554B2 (ja) * 2008-08-08 2014-04-23 株式会社半導体エネルギー研究所 半導体装置
JP2010045263A (ja) * 2008-08-15 2010-02-25 Idemitsu Kosan Co Ltd 酸化物半導体、スパッタリングターゲット、及び薄膜トランジスタ
JP4623179B2 (ja) 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
US8105884B2 (en) * 2008-10-06 2012-01-31 Samsung Electronics Co., Ltd. Cross point memory arrays, methods of manufacturing the same, masters for imprint processes, and methods of manufacturing masters
JP5451280B2 (ja) 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
JP4844617B2 (ja) * 2008-11-05 2011-12-28 ソニー株式会社 薄膜トランジスタ基板および表示装置
JP5491833B2 (ja) * 2008-12-05 2014-05-14 株式会社半導体エネルギー研究所 半導体装置
JP5781720B2 (ja) * 2008-12-15 2015-09-24 ルネサスエレクトロニクス株式会社 半導体装置及び半導体装置の製造方法
KR20200096317A (ko) * 2009-11-20 2020-08-11 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
KR101435970B1 (ko) * 2010-03-26 2014-08-29 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치를 제작하는 방법
TWI565001B (zh) 2010-07-28 2017-01-01 半導體能源研究所股份有限公司 半導體裝置及半導體裝置的驅動方法
US8634230B2 (en) 2011-01-28 2014-01-21 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for driving the same
WO2013005380A1 (en) * 2011-07-01 2013-01-10 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
US8514626B2 (en) 2011-07-26 2013-08-20 Micron Technology, Inc. Memory cells and methods of storing information
US9269822B2 (en) * 2013-09-12 2016-02-23 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing semiconductor device
KR102329498B1 (ko) * 2014-09-04 2021-11-19 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치

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