TWI557741B - 半導體裝置和其驅動方法 - Google Patents

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Description

半導體裝置和其驅動方法
所公開的發明關於一種利用半導體元件的半導體裝置及其製造方法以及半導體裝置的驅動方法。
注意，在本發明說明中，半導體裝置指的是能夠藉由利用半導體特性工作的所有裝置，因此，半導體電路、儲存裝置、攝像裝置、顯示裝置、電光裝置及電子裝置等都是半導體裝置。
利用半導體元件的儲存裝置可以大致分為如果沒有電力供給儲存內容就消失的揮發性儲存裝置和即使沒有電力供給也保持儲存內容的非揮發性儲存裝置。
作為揮發性儲存裝置的典型例，有DRAM(Dynamic Random Access Memory：動態隨機存取記憶體)。DRAM選擇構成記憶元件的電晶體並將電荷蓄積在電容器(電容元件)中而儲存資訊(資料)。
根據上述原理，因為當從DRAM讀出資訊時電容器的電荷消失，所以每次讀取資訊時都需要重新進行寫入工 作。另外，因為在構成記憶元件的電晶體中存在洩漏電流，因此即使電晶體未被選擇，電荷也流出或流入，所以資料的保持期間較短。由此，需要按規定的週期重新進行寫入工作(刷新工作)，這樣便難以充分降低耗電量。另外，因為如果沒有電力供給儲存內容就消失，所以需要利用磁性材料或光學材料的另一儲存裝置以實現較長期間的儲存保持。
作為揮發性儲存裝置的另一例，有SRAM(Static Random Access Memory：靜態隨機存取記憶體)。SRAM使用正反器等電路保持儲存內容，而不需要進行刷新工作，在這一點上SRAM優越於DRAM。但是，因為使用正反器等電路，所以有儲存容量的單價變高的問題。另外，在如果沒有電力供給儲存內容就消失這一點上，SRAM和DRAM相同。
作為非揮發性儲存裝置的典型例，有快閃記憶體。快閃記憶體在電晶體的閘電極和通道形成區之間具有浮動閘極，並使該浮動閘極保持電荷而進行儲存，因此，快閃記憶體具有資料保持期間極長(半永久)並且不需要進行揮發性儲存裝置所需要的刷新工作的優點(例如，參照專利文獻1)。
但是，在進行寫入時產生的穿隧電流引起構成記憶元件的閘極絕緣層退化，因此產生因寫入次數有限引起的記憶元件停止工作的問題。為了緩和上述問題的影響，例如，使用使各記憶元件的寫入次數統一的方法，但是，為 了採用該方法，需要複雜的週邊電路。另外，即使採用上述方法，也不能解決使用壽命的根本問題。也就是說，快閃記憶體不適合於資訊的重寫頻度高的用途。
另外，為了對浮動閘極注入電荷或者擦除該電荷，而需要高電壓和用於產生高電壓的電路。再者，還有電荷的注入或擦除需要較長時間而難以實現寫入和擦除的高速化的問題。
[專利文獻1]日本專利申請公開昭57-105889號公報
鑒於上述問題，所公開的發明的一個方式的目的之一是提供一種新結構的半導體裝置，其中在不供給電力的狀態下也可以保持儲存內容，且對於寫入次數沒有限制。
所公開的發明的一個方式的目的之一是提供能夠實現高集成化或大儲存量化的半導體裝置。
所公開的發明的一個方式的目的之一是提供工作穩定，且可靠性高的半導體裝置。
所公開的發明的一個方式的目的之一是提供能夠進行高速工作的半導體裝置。
所公開的發明的一個方式的目的之一是提供減少耗電量的半導體裝置。
本發明說明所公開的發明的一個方式解決上述課題中的至少一個。
在所公開的發明的一個方式中，在電晶體中設置使用 氧化物半導體的儲存閘極。在使儲存閘極導電體化，且對該儲存閘極供給特定的電位之後，使該儲存閘極絕緣體化而使它保持電位(電荷)。
本發明的一個方式是一種半導體裝置，包括：包括具有控制閘極和儲存閘極的電晶體的儲存單元；字線；數據線；讀出信號線；以及位元線，其中，控制閘極與字線電連接，儲存閘極與資料線電連接，電晶體的源極及汲極中的一方與讀出信號線電連接，並且，電晶體的源極及汲極中的另一方與位元線電連接。
本發明的一個方式是一種半導體裝置，包括：第一閘極；包括如下電晶體的儲存單元，該電晶體包括具有氧化物半導體的第二閘極；第一佈線；第二佈線；第三佈線；以及第四佈線，其中，第一閘極與第一佈線電連接，第二閘極與第二佈線電連接；電晶體的源極及汲極中的一方與第三佈線電連接，電晶體的源極及汲極中的另一方與第四佈線電連接。
作為用於儲存閘極或第二閘極的氧化物半導體，使用i型化(本質化)或實際上i型化的氧化物半導體較佳。因為i型化的氧化物半導體(包括藉由施加電場而被i型化的氧化物半導體)的載子密度是充分小的值(低於1×1012/cm3或低於1.45×1010/cm3)，所以上述氧化物半導體用作絕緣體。
對用於儲存閘極或第二閘極的氧化物半導體施加電場，並供給在將氧化物半導體用作導電體時儲存的資訊的 電位，藉由使氧化物半導體i型化來保持電位(電荷)，由此可以進行資訊的儲存。
將儲存閘極設置在與電晶體所包括的半導體層中的通道形成區重疊的位置上。
作為形成電晶體的通道的半導體，可以使用單晶半導體、多晶半導體、微晶半導體、非晶半導體等。作為半導體材料，例如可以舉出矽、鍺、矽鍺、碳化矽或砷化鎵等。除此之外，也可以使用有機半導體材料等。
藉由對形成電晶體的通道的半導體使用氧化物半導體，可以實現截止電流極少的電晶體。由此，可以實現耗電量小的半導體裝置。
在上述半導體裝置中，藉由將控制閘極的電位設定為使儲存閘極導電體化的電位，對儲存閘極供給儲存在儲存單元中的電位，且將控制閘極的電位設定為使儲存閘極絕緣體化的電位，來進行資訊的寫入。
在上述半導體裝置中，藉由將第一佈線的電位設定為使第二閘極導電體化的電位，藉由第二佈線，對第二閘極供給儲存在儲存單元中的電位，且將第一佈線的電位設定為使第二閘極絕緣體化的電位，來進行資訊的寫入。
在上述半導體裝置中，藉由檢測出對電晶體的汲極供給(預充電)用來設定為第一電位的電荷，且將電晶體的源極設定為第二電位時的汲極的電位變化，來進行資訊的讀出。
在上述半導體裝置中，藉由檢測出對第四佈線供給 (預充電)用來將第四佈線設定為第一電位的電荷，且將第三佈線設定為讀出用電位的第二電位時的第四佈線的電位變化，來進行資訊的讀出。
注意，在本發明說明等中，非揮發性半導體裝置是指即使在沒有供給電力的狀態下也能夠在一定期間以上(至少為1×104秒以上，1×106秒以上較佳)保持資訊的半導體裝置。
由於根據本發明的一個方式，可以縮減半導體裝置的佔有面積，因此可以提供能夠實現高集成化、大儲存電容化的半導體裝置。
此外，因為資訊的寫入不需要高電壓，所以不容易產生閘極絕緣層的劣化等的問題，而大幅度地提高能夠改寫的次數及可靠性。
再者，由於不需要擦除資訊的工作，因此容易實現高速工作。
此外，因為是藉由使氧化物半導體絕緣體化來儲存資訊，所以可以在極長期間內保持儲存資訊。也就是說，因為可以不需要刷新工作或使刷新工作的頻度為極低，所以可以減少半導體裝置的耗電量。另外，即使在沒有供給電力時也可以在長期間保持儲存的內容。
100‧‧‧基板
101‧‧‧控制閘極
102‧‧‧第一閘極絕緣層
103‧‧‧電極
104‧‧‧儲存閘極
105‧‧‧第二閘極絕緣層
106‧‧‧半導體層
107a‧‧‧源極電極
107b‧‧‧汲極電極
108‧‧‧絕緣層
109‧‧‧保護絕緣層
110‧‧‧基底絕緣層
111‧‧‧背閘極
150‧‧‧電晶體
160‧‧‧電晶體
170‧‧‧電晶體
180‧‧‧部分
181‧‧‧端部
200‧‧‧儲存單元
201‧‧‧第一佈線
202‧‧‧第二佈線
203‧‧‧第三佈線
204‧‧‧第四佈線
210‧‧‧電晶體
211‧‧‧控制閘極
212‧‧‧儲存閘極
300‧‧‧電容元件
301‧‧‧電極
302‧‧‧氧化物半導體
303‧‧‧絕緣體
304‧‧‧電極
311‧‧‧曲線
312‧‧‧曲線
701‧‧‧外殼
702‧‧‧外殼
703‧‧‧顯示部
704‧‧‧鍵盤
711‧‧‧主體
712‧‧‧觸屏筆
713‧‧‧顯示部
714‧‧‧操作按鈕
715‧‧‧外部介面
720‧‧‧電子書閱讀器
721‧‧‧外殼
723‧‧‧外殼
725‧‧‧顯示部
727‧‧‧顯示部
731‧‧‧電源
733‧‧‧操作鍵
735‧‧‧揚聲器
737‧‧‧軸部
740‧‧‧外殼
741‧‧‧外殼
742‧‧‧顯示面板
743‧‧‧揚聲器
744‧‧‧麥克風
745‧‧‧操作鍵
746‧‧‧指向裝置
747‧‧‧拍攝裝置用透鏡
748‧‧‧外部連接端子
749‧‧‧太陽電池單元
750‧‧‧外部記憶體插槽
761‧‧‧主體
763‧‧‧取景器
764‧‧‧操作開關
765‧‧‧顯示部
766‧‧‧電池
767‧‧‧顯示部
770‧‧‧電視裝置
771‧‧‧外殼
773‧‧‧顯示部
775‧‧‧支架
780‧‧‧遙控操作機
1200‧‧‧儲存單元
1210‧‧‧電晶體
1211‧‧‧控制閘極
1212‧‧‧儲存閘極
1221‧‧‧第一驅動電路
1222‧‧‧第二驅動電路
1223‧‧‧第三驅動電路
1224‧‧‧第四驅動電路
在圖式中：圖1A和1B是半導體裝置的電路圖； 圖2A和2B是說明使用氧化物半導體的電容元件的暫態電流特性的圖；圖3A和3B是有關半導體裝置的工作的時序圖；圖4是半導體裝置的電路圖；圖5A至5C是半導體裝置的平面圖及剖面圖；圖6A至6D是有關半導體裝置的製造製程的剖面圖；圖7A和7B是半導體裝置的剖面圖；圖8A至8F是用來說明使用半導體裝置的電子裝置的圖。
以下，參照附圖本發明的實施例模式的一例。但是，本發明不侷限於以下的說明，所屬技術領域的普通技術人員可以很容易地理解一個事實就是，其方式及詳細內容在不脫離本發明的宗旨及其範圍的情況下可以被變換為各種各樣的形式。因此，本發明不應該被解釋為僅限定在以下所示的實施例模式所記載的內容中。
電晶體是半導體元件的一種，且可以實現電流及電壓的放大、控制導通或非導通的開關工作等。本發明說明中的電晶體包括IGFET(Insulated Gate Effect Transistor：絕緣閘效應電晶體)、薄膜電晶體(TFT：Thin Film Transistor)。
注意，為了便於理解，圖式等所示出的各結構的位 置、大小和範圍等有時不表示實際上的位置、大小和範圍等。為此，所公開的發明不一定侷限於在圖式等中公開的位置、大小及範圍等。
另外，本發明說明中使用的“第一”、“第二”、“第三”等序數詞是為了避免結構要素的混同而附記的，而不是為了在數目方面上限定。
另外，在本發明說明中，“電極”或“佈線”不在功能上限定這些構成要素。例如，有時將“電極”用作“佈線”的一部分，反之亦然。再者，“電極”或“佈線”有時是指成為一體的多個“電極”或“佈線”。
另外，在使用極性不同的電晶體的情況或電路工作中的電流方向變化的情況等下，“源極”及“汲極”的功能有時被互相調換。因此，在本發明說明中，“源極”及“汲極”可以被互相調換。
另外，在本發明說明等中，“電連接”包括仲介“具有某種電作用的物質”連接的情況。這裡，“具有某種電作用的物質”只要可以進行連接物件間的電信號的授受，就對其沒有特別的限制。
例如，“具有某種電作用的物質”不僅包括電極和佈線，而且還包括電晶體等的切換元件、電阻元件、電感器、電容器、具有其他各種功能的元件等。
注意，電壓是指兩個點之間的電位差，而電位是指靜電場中的單位電荷在某一個點具有的靜電能(電位能量)。但是，一般來說，將某一點的電位與標準的電位 (例如，接地電位)之間的電位差簡單地稱為電位或電壓，在很多情況下，電位和電壓是同義詞。因此，在本發明說明中，除了特別指定的情況以外，既可將“電位”理解為“電壓”，又可將“電壓”理解為“電位”。
[實施例模式1]
在本實施例模式中，參照圖1A至圖4說明所公開的發明的一個方式的半導體裝置的電路結構及其工作的一例。在本實施例模式中說明作為電晶體，使用n型電晶體(n通道型電晶體)的情況。
圖1A示出包括電晶體210的非揮發性儲存單元200的電路結構。電晶體210包括控制閘極211和儲存閘極212。在圖1A中，電晶體210的控制閘極211與第一佈線201(也稱為字線WL)電連接。電晶體210的儲存閘極212與第二佈線202(也稱為資料線DL)電連接。電晶體210的源極及汲極中的一方與第三佈線203(也稱為讀出信號線RL)電連接。電晶體210的源極及汲極中的另一方與第四佈線204(也稱為位元線BL)電連接。
作為形成電晶體210的通道的半導體，可以使用單晶半導體、多晶半導體、微晶半導體、非晶半導體等。作為半導體材料，例如可以舉出矽、鍺、矽鍺、碳化矽或砷化鎵等。因為使用這種半導體材料的電晶體210可以進行充分的高速工作，所以可以高速地進行儲存的資訊的讀出等。也就是說，實現了半導體裝置的高速工作。
此外，作為形成電晶體210的通道的半導體，可以使用氧化物半導體。氧化物半導體的能隙大，即3.0eV以上，並且在以適當的條件加工氧化物半導體而得的電晶體中，可以在使用時的溫度條件下(例如，25℃)，將截止狀態下的通道寬度每1μm中的源極和汲極之間的洩漏電流值(截止電流值)設定為100zA(1×10-19A)以下或10zA(1×10-20A)以下，還可以設定為1zA(1×10-21A)以下。因此，可以實現耗電量小的半導體裝置。
使用氧化物半導體形成電晶體210所具有的儲存閘極212。已知的是，作為氧化物半導體，有當施加電場時n型化的氧化物半導體、當施加電場時p型化的氧化物半導體。在本發明說明中，以當施加電場時成為n型的情況為例子而進行說明。此外，作為用於儲存閘極212的氧化物半導體，使用i型化(本質化)或實際上i型化的氧化物半導體較佳。
作為用於儲存閘極212的氧化物半導體，只要是藉由施加電場可以實現i型化的氧化物半導體，就可以使用i型化(本質化)或實際上i型化的氧化物半導體之外的氧化物半導體。但是，因為i型化(本質化)或實際上i型化的氧化物半導體即使不施加電場也是i型，所以可以製造容易進行電路設計並抑制耗電量的半導體裝置。
在此，參照圖2A和2B說明作為電介質使用絕緣體和氧化物半導體的疊層體的電容元件300的暫態電流特性的測量結果。圖2A是說明測量的電容元件300的疊層結 構的模式圖。
電容元件300在電極301和電極304之間包括氧化物半導體302和絕緣體303。電極301與氧化物半導體302接觸，且電極304與絕緣體303接觸。作為氧化物半導體302，使用厚度為30nm的In-Ga-Zn-O類氧化物半導體。作為絕緣體303，使用厚度為100nm的氧化矽。此外，電極301和電極304重疊的面積為1mm2。
使用由安捷倫科技有限公司製造的精密半導體參數分析儀4156C進行暫態電流的測量。在測量中，首先，在將電極301的電位設定為0V，將電極304的電位設定為2V的狀態下，測量60秒鐘的在電極301和電極304之間流過的電流值。接著，在將電極301的電位設定為0V，將電極304的電位設定為-2V的狀態下，測量60秒鐘的在電極301和電極304之間流過的電流值。
圖2B示出暫態電流的測量結果。在圖2B中，橫軸示出電壓施加時間(測量時間)，縱軸示出在電極301和電極304之間流過的電流的絕對值。圖2B中的曲線311示出當對電極304施加2V時，在電極301和電極304之間流過的電流值的變化，曲線312示出當對電極304施加-2V時，在電極301和電極304之間流過的電流值的變化。
由曲線311及曲線312可知：雖然當對電極304施加2V時，在電極301和電極304之間幾乎沒有流過電流，但是當之後對電極304施加-2V時，在從開始施加電壓的 30秒鐘左右的期間，與對電極304施加2V的情況相比，在電極301和電極304之間明顯流過大量的電流。注意，雖然在圖式中不是很明顯，但是確認到在經過30秒鐘之後曲線312的電流值也大於曲線311的電流值。
根據暫態電流的測量結果，可以考察出如下。當對電極304施加2V時，藉由絕緣體303對氧化物半導體302施加正電場，因此氧化物半導體302n型化。因為當氧化物半導體302n型化時，其被供給來自電極301的電荷而用作導電體，所以電容元件300的電介質層只有絕緣體303，由此在電極301和電極304之間幾乎沒有流過電流。
接著，當對電極304施加-2V時，氧化物半導體302成為i型。此時，電極301和氧化物半導體302之間的接合介面近旁的氧化物半導體302中的電荷立刻移動到電極301。然而，與電極301遠離的位置上的氧化物半導體302中的電荷不能立刻移動。該電荷因對電極304施加-2V所引起的電場漂移效應而慢慢地移動。
此外，氧化物半導體的能隙大，即3.0eV以上，並且i型化(本質化)或實際上i型化的氧化物半導體的載子密度是充分地小於一般的矽晶片中的載子密度(1×1014/cm3左右)的值(例如，低於1×1012/cm3或低於1.45×1010/cm3)。
由於一般的使用矽等的半導體當被施加正電場時n型化，而當被施加負電場時p型化，因此當被施加電場時通 常成為導電體。另一方面，氧化物半導體當被施加正電場時n型化，但是當被施加負電場時還維持i型。
由此可以認為：氧化物半導體根據被施加的電場成為導電體狀態或絕緣體狀態，並且在氧化物半導體被導電體化的狀態下供給的電荷當氧化物半導體被絕緣體化時也被保持。
藉由利用氧化物半導體的上述特性，可以以比現有低的電壓進行資訊的寫入及讀出，並實現快速地進行寫入及讀出工作的記憶元件。
接著，參照圖3A和3B所示的時序圖說明用來在本實施例模式所公開的半導體裝置中儲存二進位值的資訊(例如，0或1的資訊)的寫入工作(寫入模式)及讀出製程(讀出模式)的一例。圖3A和3B所示的時序圖示出圖1A所示的各部分的電位或狀態的時間變化。在本實施例模式中說明如下工作：使儲存單元200儲存高電平電位VDLH或低電平電位VDLL作為二進位值的資訊，且讀出儲存的資訊。
此外，在圖3A和3B中，對第一佈線201(字線WL)供給高電平電位VWLH或低電平電位VWLL。對第二佈線202(資料線DL)供給高電平電位VDLH或低電平電位VDLL。對第三佈線203(讀出信號線RL)供給高電平電位VRLH或低電平電位VRLL。對第四佈線204(位元線BL)供給高電平電位VBLH或低電平電位VBLL。
此外，對儲存閘極212寫入VDLH，將儲存閘極212 絕緣體化之後的儲存閘極212的電位設定為VMLH，對儲存閘極212寫入VDLL，且將儲存閘極212絕緣體化之後的儲存閘極212的電位設定為VMLL。將當進行寫入工作時被寫入VDLH的儲存閘極212的進行讀出工作時的電位設定為VMLHR，並且將當進行寫入工作時被寫入VDLL的儲存閘極212的進行讀出工作時的電位設定為VMLLR。
另外，在圖3A和3B中，將由氧化物半導體形成的儲存閘極212(在圖3A和3B中，表示為ML)導電體化(n型化)的電壓(下面稱為Vthos)假定為1V，VWLH為4V，且VWLL為-1V。此外，VDLH為2V，VDLL為0V，VRLH為0V，VRLL為-5V，VBLH為0V，且VBLL為-5V。
另外，在本實施例模式中，VMLH為0V，VMLL為-1V。此外，VMLHR為-2.5V，VMLLR為-3.5V。此外，電晶體210(在圖3A和3B中，表示為TR)的臨界值為2V。
絕緣體化的儲存閘極212成為電浮動的狀態。因此，絕緣體化的儲存閘極212的電位隨第一佈線201(字線WL)、第三佈線203(讀出信號線RL)、第四佈線204(位元線BL)的電位變動而聯動地變化。
這種電位的變動量取決於在與第一佈線201(字線WL)電連接的控制閘極211和儲存閘極212之間產生的電容成分(下面稱為“CCM”)與在儲存閘極212和電晶體210的通道形成區之間產生的電容成分(下面稱為“CMS”)之間的比。
例如，在CCM的電容值充分大於CMS的電容值的情況 下，當固定通道形成區的電位而使控制閘極211的電位變動時，絕緣體化的儲存閘極212的電位變動與控制閘極211的電位變動量大致相同的量。
此外，在CCM的電容值充分小於CMS的電容值的情況下，當固定通道形成區的電位而使控制閘極211的電位變動時，絕緣體化的儲存閘極212的電位幾乎沒有變動。
此外，在CCM的電容值等於CMS的電容值的情況下，當固定通道形成區的電位而使控制閘極211的電位變動時，絕緣體化的儲存閘極212的電位只變動控制閘極211的電位變動量的一半。
藉由固定與電晶體210連接的第三佈線203(讀出信號線RL)的電位和第四佈線204(位元線BL)的電位來實現固定電晶體210的通道形成區的電位。
例如，為了儘量不使絕緣體化而成為浮動狀態的儲存閘極212的電位受到第三佈線203(讀出信號RL)或第四佈線204(位元線BL)的電位變動的影響，將CCM的電容值設定為CMS的電容值的2倍以上，設定為5倍以上較佳，設定為10倍以上更佳。
此外，為了使連接到電晶體210的所有佈線的電位變動給絕緣體化而成為浮動狀態的儲存閘極212的電位帶來的影響為最小，將CCM的電容值設定為CMS的電容值的0.5倍以上且低於2倍，設定為0.7倍以上且低於1.5倍較佳，即可。
在本實施例模式中，說明CCM和CMS的電容值彼此相 同的情況。
首先，說明對儲存單元200的資訊寫入(改寫)工作。在此，說明使儲存閘極212保持高電平電位VMLH的工作。首先，作為第一工作，對連接到被選擇為寫入物件的儲存單元200的第一佈線201(字線WL)供給高電平電位VWLH(4V)，且對第二佈線202(資料線DL)供給高電平電位VDLH(2V)。
當對第一佈線201(字線WL)供給高電平電位VWLH時，控制閘極211的電位成為高電平電位VWLH。於是，以第二佈線202(資料線DL)為標準時的第二佈線202(資料線DL)的電位和控制閘極211的電位之間的電位差成為2V，即成為Vthos(1V)以上，所以儲存閘極212導電體化而對儲存閘極212供給第二佈線202(資料線DL)的電位。換言之，儲存閘極212的電位成為高電平電位VDLH(2V)。
接著，作為第二工作，對第一佈線201(字線WL)供給低電平電位VWLL(-1V)。此時，第二佈線202(資料線DL)的電位維持高電平電位VDLH。當對第一佈線201(字線WL)供給低電平電位VWLL時，控制閘極211的電位成為低電平電位VWLL。於是，因為以第二佈線202(資料線DL)為標準時的第二佈線202(資料線DL)的電位和控制閘極211的電位之間的電位差成為-3V，所以儲存閘極212絕緣體化。
由於Vthos為1V，因此在第一佈線201的電位(控制 閘極211的電位)和第二佈線202(資料線DL)的電位之間的電位差為1V以上的期間內(即，第一工作中)，儲存閘極212導電體化。由此，儲存閘極212被供給高電平電位VDLH。另一方面，當藉由第二工作，第一佈線201的電位(控制閘極211的電位)和第二佈線202(資料線DL)的電位之間的電位差低於1V時，儲存閘極212絕緣體化而成為浮動狀態。於是，儲存閘極212的電位受到對應於CCM和CMS之間的電容比的第一佈線201(字線WL)的電位變動的影響而變化。
算式1可以表示當對儲存閘極212供給高電平電位VDLH，控制閘極211的電位從高電平電位VWLH變化到低電平電位VWLL時的儲存閘極212的電位VMLH。
此外，當使儲存閘極212保持低電平電位VMLL時，對第二佈線202(資料線DL)供給低電平電位VDLL，來進行與上述相同的寫入工作，即可。算式2可以表示當對儲存閘極212供給低電平電位VDLL，控制閘極211的電位從高電平電位VWLH變化到低電平電位VWLL時的儲存閘極212的電位VMLL。
[算式2]
也就是說，在本實施例模式中，高電平電位VMLH為0V，低電平電位VMLL為-1V。
當儲存閘極212絕緣體化時，儲存閘極212中的電荷不能移動。由此，即使連接到儲存閘極212的第二佈線202的電位變動，儲存閘極212也可以維持高電平電位VMLH或低電平電位VMLL。像這樣，被寫入到儲存閘極212中的高電平電位VDLH被儲存為高電平電位VMLH，被寫入到儲存閘極212中的低電平電位VDLL被儲存為低電平電位VDLL。
另外，在寫入工作中，第三佈線203(讀出信號線RL)的電位為VRLH(0V)，第四佈線204(位元線BL)的電位為VBLH(0V)。
此外，在儲存閘極212中儲存的高電平電位VMLH及低電平電位VMLL都是使電晶體210處於截止狀態的電位較佳。特別是，在當採用連接多個儲存單元200的結構時的讀出工作中，可以防止非物件的儲存單元的錯誤工作，並實現正確的讀出工作，從而可以提高半導體裝置的可靠性。
接著，說明儲存在儲存單元200中的資訊的讀出工作。圖3B是說明讀出模式的工作的時序圖。在此，說明在儲存閘極212中保持有高電平電位VMLH時的工作。
首先，作為第一工作，對第四佈線204(位元線 BL)供給電荷以成為高電平電位VBLH(預充電)。此時，第一佈線201(字線WL)維持低電平電位VWLL。另外，對於第二佈線202(資料線DL)的電位沒有特別的限制，但是在此將其設定為高電平電位VDLH。另外，高電平電位VBLH和低電平電位VRLL是互不相同的電位。
接著，作為第二工作，使第三佈線203(讀出信號線RL)的電位成為低電平電位VRLL。此時，由於儲存閘極212處於浮動狀態，因此儲存閘極212的電位受到對應於CCM和CMS之間的電容比的第三佈線203(讀出信號線RL)的電位變動的影響。
算式3可以表示當儲存閘極212保持高電平電位VMLH時，第三佈線203(讀出信號線RL)的電位從高電平電位VRLH變化到低電平電位VRLL時的儲存閘極212的電位VMLHR。
換言之，在本實施例模式中，電位VMLHR為-2.5V。此時，由於低電平電位VRLL為-5V，因此電晶體210的閘極-源極之間的電壓為VMLHR-VRLL=-2.5V-(-5V)=2.5V，即比電晶體210的臨界值電壓(2V)大，由此電晶體210成為導通狀態。
由於當電晶體210成為導通狀態時，對第四佈線204 (位元線BL)藉由電晶體210供給第三佈線203(讀出信號線RL)的電位，因此第四佈線204(位元線BL)的電位變化。
注意，算式4可以表示當儲存閘極212保持低電平電位VMLL時，第三佈線203(讀出信號線RL)的電位從高電平電位VRLH變化到低電平電位VRLL時的儲存閘極212的電位VMLLR。
換言之，在本實施例模式中，電位VMLLR為-3.5V。此時，低電平電位VRLL為-5V，因此電晶體210的閘極-源極之間的電壓為VMLLR-VRLL=-3.5V-(-5V)=1.5V，即不能超過電晶體210的臨界值(2V)。在此情況下，電晶體210維持截止狀態，所以第四佈線204(位元線BL)的電位不變化。
像這樣，藉由檢測出將第三佈線203(讀出信號線RL)的電位設定為低電平電位VRLL時的第四佈線204(位元線BL)的電位變動，可以讀出儲存在儲存閘極212中的資訊。
保持在儲存閘極212中的資訊(電荷)直到藉由寫入模式改寫為新的資訊被保持。由於在絕緣體化的氧化物半導體中，電阻率高而幾乎沒有發生電荷的移動，因此可以 在極長時間內保持儲存閘極212的電位。
在所謂的快閃記憶體中，為了防止控制閘極的電位影響到相鄰的單元的浮閘，需要在各單元之間保持一定程度的間隔。這是阻礙半導體裝置的高集成化的主要原因之一。並且，該主要原因起因於藉由施加高電場來發生穿隧電流的快閃記憶體的基本原理。
此外，還產生有其他問題，即由於快閃記憶體的上述原理，絕緣膜的劣化進展，所以在寫入次數上就有了限制(10000次左右)。
根據所公開的發明的半導體裝置不採用上述那樣的利用穿隧電流的電荷注入的原理。也就是說，不需要如快閃記憶體那樣的用來注入電荷的高電場。由此，因為不需要考慮控制閘極帶給相鄰的單元的高電場的影響，所以容易實現高集成化。
另外，因為不採用利用穿隧電流的電荷注入，所以不存在儲存單元的劣化的原因。也就是說，與快閃記憶體相比，具有高耐久性及可靠性。
此外，在不需要高電場及大型週邊電路(升壓電路等)的點上也優越於快閃記憶體。
另外，上述說明是關於使用以電子為多數載子的n型電晶體時的說明，但是，不用說，可以使用以電洞為多數載子的p型電晶體代替n型電晶體。當使用p型電晶體時，根據上述工作原理決定供給到各佈線的電位，即可。
圖1B示出使用圖1A所示的半導體裝置的具有m×n 位元的儲存電容的半導體裝置的電路圖的一例。圖1B是儲存單元1200並聯連接的所謂的NOR型半導體裝置的電路圖。
圖1B所示的半導體裝置包括：m個字線WL；m個讀出信號線RL；n個位元線BL；n個數據線DL；其中多個儲存單元1200被排列為縱向m個(行)×橫向n個(列)(m、n是自然數)的矩陣狀的儲存單元陣列；以及週邊電路諸如第一驅動電路1221、第二驅動電路1222、第三驅動電路1223、第四驅動電路1224等。在此，作為儲存單元1200，應用圖1A所示的結構。
各儲存單元1200包括電晶體1210。電晶體1210包括控制閘極1211和儲存閘極1212。控制閘極1211與字線WL電連接，儲存閘極1212與資料線DL電連接。電晶體1210的源極及汲極中的一方與讀出信號線RL電連接，並且源極及汲極中的另一方與位元線BL電連接。
此外，i行j列的儲存單元1200(i，j)(i是1以上且m以下的整數，j是1以上且n以下的整數)分別電連接到讀出信號線RL_i、位元線BL_j、字線WL_i。
字線WL與第一驅動電路1221電連接，資料線DL與第二驅動電路1222電連接，讀出信號線RL與第三驅動電路1223電連接，位元線BL與第四驅動電路1224電連接。注意，雖然在此分別獨立地設置有第一驅動電路1221、第二驅動電路1222、第三驅動電路1223、第四驅動電路1224，但是也可以使用具有上述驅動電路中的任 一個或多個功能的解碼器。
雖然可以藉由上述寫入工作，對儲存單元1200寫入資訊，但是當對字線WL施加VWLH時，連接到該字線WL的所有電晶體1210所具有的儲存閘極1212導電體化。由此，有如下憂慮：如果對儲存單元1200的每一個按順序寫入資訊，則寫入工作已結束了的其他儲存單元的資訊變動。因此，較佳的是，當進行寫入工作時，對與被選擇的字線WL連接的所有儲存單元同時寫入資訊。
可以藉由上述讀出工作，從儲存單元1200讀出資訊。因為儲存在儲存單元1200中的資訊具有使電晶體1210處於截止狀態的電位，所以可以逐個對任意的儲存單元1200進行資訊的讀出。此外，可以同時讀出與讀出信號線RL連接的所有儲存單元1200的資訊。
另外，上述說明是關於使用以電子為多數載子的n型電晶體(n通道型電晶體)時的說明，但是，不用說，可以使用以電洞為多數載子的p型電晶體代替n型電晶體。當使用p型電晶體時，根據上述工作原理決定供給到各佈線的電位，即可。
因為本實施例模式所公開的半導體裝置具有在工作原理上不利用DRAM所必需的電容器的結構，所以可以減少每單位儲存單元的面積，而可以實現高集成化。例如，可以以最小加工尺寸為F來將儲存單元所佔有的面積設定為15F2至25F2。
此外，因為本實施例模式所公開的半導體裝置是藉由 使氧化物半導體絕緣體化來儲存資訊，所以幾乎沒有發生被保持的電荷的移動。因此，不需要現有的DRAM所需要的刷新工作，或者，可以使刷新工作的頻度極低(例如，每一個月或一年進行一次左右)，從而可以充分降低半導體裝置的耗電量。
此外，本實施例模式所公開的半導體裝置藉由對儲存單元再次寫入資訊，可以直接重寫資訊。由此，不需要快閃記憶體等所需要的擦除工作，並且，可以抑制起因於擦除工作的工作速度的降低。也就是說，可以實現半導體裝置的高速工作。此外，因為本實施例模式所公開的半導體裝置不需要在現有的浮閘型電晶體中進行的寫入或擦除所需要的高電壓，所以可以進一步減少半導體裝置的耗電量。
圖4示出用來讀出儲存在儲存單元中的資料的讀出電路的概略。該讀出電路具有電晶體和讀出放大器電路。
在讀出資料時，將端子A連接於連接有進行讀出的儲存單元的位元線BL。另外，對電晶體的閘電極施加偏電位Vbias，來控制端子A的電位。
讀出放大器電路當端子A的電位比參考電位Vref(例如，0V)高時輸出高資料，當端子A的電位比參考電位Vref低時輸出低資料。首先，使電晶體處於導通狀態，並將VBLH的電位預充電到連接到端子A的位元線BL。接著，當使進行讀出的儲存單元處於讀出模式，並對連接到端子A的位元線BL的電位和參考電位Vref進 行比較時，根據儲存在儲存單元中的資訊，輸出高資料或低資料。
像這樣，藉由使用讀出電路，可以讀出儲存在儲存單元中的資料。另外，本實施例模式所示的讀出電路是一例。也可以使用其他已知的電路。
本實施例模式所示的結構、方法等可以與其他的實施例模式所示的結構、方法等適當地組合而實施。
[實施例模式2]
在本實施例模式中，參照圖5A至7B說明實施例模式1所示的半導體裝置的結構及其製造方法的一例。
〈半導體裝置的剖面結構及平面結構〉
圖5A至5C示出可以用作記憶元件的電晶體150的一例。圖5A示出電晶體150的平面。圖5B示出沿著圖5A中的由X1-X2表示的部分的剖面。圖5C是圖5B中的部分180的擴大圖。
在電晶體150中：在基板100上設置有基底絕緣層110；在基底絕緣層110上設置有控制閘極101；在控制閘極101上設置有第一閘極絕緣層102；在第一閘極絕緣層102上設置有電極103；與第一閘極絕緣層102和電極103接觸地設置有儲存閘極104；在儲存閘極104上設置有第二閘極絕緣層105；在第二閘極絕緣層105上設置有半導體層106；在半導體層106上設置主動電極107a及 汲極電極107b；在半導體層106、源極電極107a及汲極電極107b上設置有絕緣層108；並且在絕緣層108上設置有保護絕緣層109。電晶體150是底閘結構的電晶體中之一種，並也是反交錯電晶體中之一種。
電極103與儲存閘極104的一部分接觸地設置，並供給儲存在儲存閘極104中的資訊。儲存閘極104被夾在第一閘極絕緣層102和第二閘極絕緣層105之間。此外，儲存閘極104至少在與半導體層106的通道形成區(半導體層106中的位於源極電極107a和汲極電極107b之間的區域)重疊的部分，與第一閘極絕緣層102和第二閘極絕緣層105接觸地設置。電極103在不與半導體層106的通道形成區重疊的位置上與儲存閘極104接觸。
控制閘極101設置在與儲存閘極104及半導體層106的通道形成區重疊的位置上。儲存閘極104被夾在控制閘極101和半導體層106之間。
圖5C所示的端部181示出電極103與儲存閘極104接觸的區域中的電極103的端部。控制閘極101與儲存閘極104重疊，並至少與從半導體層106的通道形成區至端部181的區域重疊地設置。藉由採用這種結構，當對控制閘極101施加電壓來使儲存閘極104導電體化時，可以使儲存閘極104中的與半導體層106的通道形成區重疊的部分以及直到與電極103接觸的部分全部導電體化，且可以確實地對儲存閘極104寫入資訊。以越過端部181而與電極103重疊的方式設置控制閘極101較佳。
〈半導體裝置的製造方法〉
下面，將參照圖6A至6D說明上述電晶體150的製造方法的一例。注意，在沒有特別的說明的情況下，在本發明說明中提到的光刻製程包括抗蝕劑掩模形成製程、導電層或絕緣層的蝕刻製程及抗蝕劑掩模的剝離製程。
首先，在基板100上形成基底絕緣層110和導電層，藉由第一光刻製程對導電層(包括由與此相同的層形成的佈線)部分地進行蝕刻去除，來形成控制閘極101。另外，也可以藉由噴墨法形成抗蝕劑掩模。因為當藉由噴墨法形成抗蝕劑掩模時不使用光掩模，所以可以減少製造成本。
對於可用於基板100的基板沒有特別的限制，除了玻璃基板、陶瓷基板、石英基板、藍寶石基板之外還可以使用晶化玻璃等。
此外，作為基板100，也可以使用撓性基板。當使用撓性基板時，既可以在撓性基板上直接製造電晶體，也可以在其他製造基板上製造電晶體，然後剝離該電晶體而轉置到撓性基板上。此時，較佳的是，在製造基板和電晶體之間設置分離層，以從製造基板剝離電晶體而將它轉置到撓性基板上。
基底絕緣層110可以由選自氮化鋁、氧化鋁、氧氮化鋁、氮氧化鋁、氮化矽、氧化矽、氮氧化矽或氧氮化矽中的一種或多種絕緣層的疊層形成，且具有防止來自基板 100的雜質元素擴散的功能。
此外，藉由使基底絕緣層110包含氯、氟等的鹵素元素，可以進一步提高防止來自基板100的雜質元素擴散的功能。作為包含在基底絕緣層110中的鹵素元素的濃度，在利用SIMS(二次離子質譜分析儀)的分析而得到的濃度峰值中，使其為1×1015/cm3以上且1×1020/cm3以下，即可。
作為基底絕緣層110，也可以使用氧化鎵。此外，基底絕緣層110也可以採用氧化鎵和上述絕緣層的疊層結構。因為氧化鎵是不容易帶電的材料，所以可以抑制絕緣層的充電所引起的臨界值電壓的變動。另外，也可以採用不設置基底絕緣層110的結構。
此外，控制閘極101可以使用鉬(Mo)、鈦(Ti)、鉭(Ta)、鎢(W)、鋁(Al)、銅(Cu)、鉻(Cr)、釹(Nd)、鈧(Sc)、鎂(Mg)等的金屬材料或以這些金屬材料為主要成分的合金材料的單層或疊層來形成。
接著，在控制閘極101上形成第一閘極絕緣層102(參照圖6A)。作為第一閘極絕緣層102，可以使用氧化矽、氮化矽、氧氮化矽、氮氧化矽、氧化鋁、氮化鋁、氧氮化鋁、氮氧化鋁、氧化鉭、氧化鎵、氧化釔、氧化鉿、矽酸鉿(HfSixOy(x>0、y>0))、引入有氮的矽酸鉿(HfSixOyNz(x>0、y>0、z>0))、引入有氮的鋁酸鉿(HfAlxOyNz(x>0、y>0、z>0))等，並可以藉由電漿 CVD法或濺射法等形成。此外，第一閘極絕緣層102不侷限於單層而可以採用不同的層的疊層。例如，也可以作為閘極絕緣層A藉由電漿CVD法形成氮化矽層(SiNy(y>0))，並在閘極絕緣層A上層疊用作閘極絕緣層B的氧化矽層(SiOx(x>0))，來形成第一絕緣層102。
對於第一閘極絕緣層102的形成，除了濺射法或電漿CVD法等之外，還可以應用使用μ波(例如，頻率為2.45GHz)的高密度電漿CVD法等的成膜方法。
此外，作為第一閘極絕緣層102，使用包含與後面形成的氧化物半導體相同種類的成分的絕緣材料特別佳。這是因為：這種材料與氧化物半導體膜的匹配性好，由此藉由將該種材料用作第一閘極絕緣層102，可以保持與氧化物半導體膜之間的介面的良好狀態。這裡，“與氧化物半導體相同種類的成分”是指選自氧化物半導體的構成元素中的一種或多種元素。例如，在氧化物半導體由In-Ga-Zn-O類的氧化物半導體材料構成的情況下，作為包含與其相同種類的成分的絕緣材料，可以舉出氧化鎵等。
另外，在第一閘極絕緣層102採用疊層結構的情況下，也可以採用由包含與氧化物半導體相同種類的成分的絕緣材料構成的膜和由包含與該膜的成分材料不同的材料的膜的疊層結構。
接著，在第一閘極絕緣層102上形成導電層，藉由第二光刻製程對導電層部分地進行蝕刻去除，來形成電極103(包括由與此相同的層形成的佈線)。另外，也可以 使用噴墨法形成抗蝕劑掩模。因為當使用噴墨法形成抗蝕劑掩模時不使用光掩模，所以可以降低製造成本。
作為用於電極103的導電層，例如可以使用含有選自Al、Cr、Cu、Ta、Ti、Mo、W、Nd、Sc、Mg中的元素的金屬或以上述元素為成分的金屬氮化物(氮化鈦、氮化鉬、氮化鎢)等。此外，也可以採用在Al、Cu等金屬層的下側和上側中的一方或兩者層疊Ti、Mo、W等難熔金屬或者它們的金屬氮化物(氮化鈦、氮化鉬、氮化鎢)的結構。
接著，在電極103及第一閘極絕緣層102上形成厚度為2nm以上且200nm以下，5nm以上且30nm以下的氧化物半導體層較佳。
另外，為了儘量不使氧化物半導體層中包含氫、羥基及水分，作為形成氧化物半導體層的預處理，較佳的是，在濺射裝置的預熱室中對形成了電極103及第一閘極絕緣層102的基板100進行預熱處理，以使吸附在基板100的氫、水分等雜質脫離且進行排氣。另外，設置在預熱室中的排氣單元使用低溫泵較佳。此外，還可以省略該預熱處理。另外，也可以在形成絕緣層108之前，對形成到源極電極107a及汲極電極107b的基板100同樣地進行該預熱處理。
作為用作氧化物半導體層的氧化物半導體，可以使用四元金屬氧化物的In-Sn-Ga-Zn-O類氧化物半導體；三元金屬氧化物的In-Ga-Zn-O類氧化物半導體、In-Sn-Zn-O 類氧化物半導體、In-Al-Zn-O類氧化物半導體、Sn-Ga-Zn-O類氧化物半導體、Al-Ga-Zn-O類氧化物半導體、Sn-Al-Zn-O類氧化物半導體、In-Hf-Zn-O類氧化物半導體、In-La-Zn-O類氧化物半導體、In-Ce-Zn-O類氧化物半導體、In-Pr-Zn-O類氧化物半導體、In-Nd-Zn-O類氧化物半導體、In-Pm-Zn-O類氧化物半導體、In-Sm-Zn-O類氧化物半導體、In-Eu-Zn-O類氧化物半導體、In-Gd-Zn-O類氧化物半導體、In-Tb-Zn-O類氧化物半導體、In-Dy-Zn-O類氧化物半導體、In-Ho-Zn-O類氧化物半導體、In-Er-Zn-O類氧化物半導體、In-Tm-Zn-O類氧化物半導體、In-Yb-Zn-O類氧化物半導體、In-Lu-Zn-O類氧化物半導體；二元金屬氧化物的In-Zn-O類氧化物半導體、Sn-Zn-O類氧化物半導體、Al-Zn-O類氧化物半導體、Zn-Mg-O類氧化物半導體、Sn-Mg-O類氧化物半導體、In-Mg-O類氧化物半導體、In-Ga-O類氧化物半導體；In-O類氧化物半導體、Sn-O類氧化物半導體、Zn-O類氧化物半導體等。此外，也可以使上述氧化物半導體包含SiO2。
氧化物半導體層較佳是含有In的氧化物半導體，更佳是含有In及Ga的氧化物半導體。當要使氧化物半導體層成為i型(本質)時，脫水化或脫氫化是有效的。
在此，例如，In-Ga-Zn-O類氧化物半導體是指具有銦(In)、鎵(Ga)、鋅(Zn)的氧化物，對其組成比沒有限制。此外，也可以包含In、Ga和Zn以外的元素。
另外，氧化物半導體層可以使用由化學式InMO3(ZnO)m(m>0)表示的薄膜。這裡，M表示選自Ga、Al、Mn及Co中的一種或多種金屬元素。例如，作為M，有Ga、Ga和Al、Ga和Mn或Ga和Co等。
在本實施例模式中，作為氧化物半導體層，藉由使用In-Ga-Zn-O類氧化物靶材的濺射法進行成膜。另外，氧化物半導體層可以在稀有氣體(典型為氬)氣圍下、氧氣圍下或稀有氣體和氧的混合氣圍下利用濺射法形成。
作為在利用濺射法製造氧化物半導體層時使用的靶材，例如使用其組成比為In2O3：Ga2O3：ZnO=1：1：1[莫耳數比]的氧化物靶材，形成In-Ga-Zn-O層。另外，不侷限於該靶材的材料及組成，例如，還可以使用In2O3：Ga2O3：ZnO=1：1：2[莫耳數比]的氧化物靶材。
另外，當作為氧化物半導體層使用In-Zn-O類材料時，將所使用的靶材的組成比設定為使原子數比為In：Zn=50：1至1：2(換算為莫耳數比則為In2O3：ZnO=25：1至1：4)，In：Zn=20：1至1：1(換算為莫耳數比則為In2O3：ZnO=10：1至1：2)較佳，In：Zn=15：1至1.5：1(換算為莫耳數比則為In2O3：ZnO=15：2至3：4)更佳。例如，作為用於形成In-Zn-O類氧化物半導體層的靶材，當原子數比為In：Zn：O=X：Y：Z時，使Z>1.5X+Y。
另外，氧化物靶材的填充率為90%以上且100%以下，95%以上且99.9%以下較佳。藉由使用高填充率的金 屬氧化物靶材，可以將氧化物半導體層形成得緻密。
作為用於形成氧化物半導體層的濺射氣體，使用去除了氫、水、包含羥基的化合物或氫化物等的雜質的高純度氣體較佳。
在被保持為減壓狀態的沉積室內保持基板，且將基板溫度設定為100℃以上且600℃以下，設定為300℃以上且500℃以下來形成氧化物半導體層較佳。藉由邊對基板進行加熱邊形成氧化物半導體層，可以降低包含在所形成的氧化物半導體層中的雜質濃度。另外，可以減輕由於濺射帶來的損傷。接著，邊去除殘留在沉積室內的水分邊引入去除了氫及水分的濺射氣體並使用上述靶材形成氧化物半導體層。
使用吸附型真空泵較佳，例如，低溫泵、離子泵、鈦昇華泵以去除殘留在沉積室內的水分。另外，作為排氣裝置，也可以使用配備有冷阱的渦輪分子泵。因為使用低溫泵進行排氣的沉積室例如排出氫原子、水(H2O)等的包含氫原子的化合物(更佳的是，還排出包含碳原子的化合物)等，所以可以降低在該沉積室內形成的氧化物半導體層所包含的雜質濃度。
作為成膜條件的一例，可以應用如下條件：基板與靶材之間的距離為100mm，壓力為0.6Pa，直流(DC)電源電力為0.5kW，採用氧(氧流量比率為100%)氣圍。另外，當使用脈衝直流電源時，可以減輕成膜時產生的粉狀物質(也稱為微粒、塵屑)，並且膜厚度分佈也變得均 勻，所以是較佳的。
接著，進行第一加熱處理。藉由進行該第一加熱處理，可以去除氧化物半導體層中的過剩的氫(包含水和羥基)(脫水化或脫氫化)，調整氧化物半導體層的結構，並減少能隙中的缺陷能階。此外，可以減少在氧化物半導體層和與該氧化物半導體層接觸的絕緣層之間的介面產生的缺陷。
在如下條件下進行第一加熱處理：在減壓氣圍下、在氮或稀有氣體等的惰性氣體氣圍下、在氧氣體氣圍下或在超乾燥空氣(使用CRDS(光腔衰蕩光譜法)方式的露點計進行測定時的水分量是20ppm(露點換算為-55℃)以下，1ppm以下較佳，10ppb以下的空氣更佳)氣圍下，以250℃以上且750℃以下或400℃以上且低於基板的應變點的溫度進行。例如，將基板放進加熱處理裝置之一種的電爐中，且在氮氣圍下以450℃對氧化物半導體層進行1小時的加熱處理。
注意，加熱處理裝置不侷限於電爐而也可以具備利用電阻發熱體等的發熱體所產生的熱傳導或熱輻射對被處理物進行加熱的裝置。例如，可以使用GRTA(Gas Rapid Thermal Anneal：氣體快速熱退火)裝置、LRTA(Lamp Rapid Thermal Anneal：燈快速熱退火)裝置等的RTA(Rapid Thermal Anneal：快速熱退火)裝置。LRTA裝置是藉由利用從鹵素燈、金鹵燈、氙弧燈、碳弧燈、高壓鈉燈或者高壓汞燈等的燈發射的光(電磁波)的輻射來加熱 被處理物的裝置。GRTA裝置是使用高溫氣體進行加熱處理的裝置。作為高溫的氣體，使用如氬等的稀有氣體或如氮那樣的不因加熱處理而與被處理物產生反應的惰性氣體。
例如，作為第一加熱處理，也可以進行如下GRTA，即將基板移動而放入加熱為650℃至700℃的高溫的惰性氣體中，在加熱幾分鐘之後，將基板移動而從加熱為高溫的惰性氣體中取出。
當在氮或稀有氣體等的惰性氣體氣圍下、在氧氣圍下或在超乾燥空氣氣圍下進行加熱處理時，較佳的是，不使這種氣圍包含水、氫等。另外，將引入到加熱處理裝置中的氮、氧或稀有氣體的純度設定為6N(99.9999%)以上較佳，設定為7N(99.99999%)以上(即，將雜質濃度設定為1ppm以下，設定為0.1ppm以下較佳)較佳。
接著，藉由第三光刻製程對氧化物半導體層部分地進行蝕刻去除，來形成儲存閘極104(參照圖6B)。此外，也可以藉由噴墨法形成用來形成儲存閘極104的抗蝕劑掩模。因為當使用噴墨法形成抗蝕劑掩模時不使用光掩模，所以可以降低製造成本。
此外，當在第一閘極絕緣層102中形成接觸孔時，可以在進行氧化物半導體層的加工時同時進行該製程。
另外，此時的氧化物半導體層的蝕刻可以採用濕蝕刻及乾蝕刻中的一方或兩者。例如，作為用於氧化物半導體層的濕蝕刻的蝕刻劑，可以使用混合有磷酸、醋酸及硝酸 的溶液等。此外，也可以使用ITO-07N(由日本關東化學株式會社製造)。
也可以在去除抗蝕劑掩模之後，對儲存閘極104中引入氧。可以藉由氧電漿摻雜引入氧。明確而言，使用高頻(RF)使氧電漿化，並將氧自由基、氧離子引入到基板上的氧化物半導體層中。此時，對形成儲存閘極104的基板施加偏壓較佳。藉由增大施加到基板的偏壓，可以進一步深地引入氧。也可以藉由離子植入法引入氧。
被摻雜的氧(氧自由基、氧原子以及/或氧離子)既可利用包含氧的氣體藉由電漿產生裝置供給，又可利用臭氧產生裝置供給。更明確地說，例如可以使用用來對半導體裝置進行蝕刻處理的裝置或用來對抗蝕劑掩模進行灰化的裝置等來產生氧，而處理儲存閘極104。
藉由對儲存閘極104引入氧，形成引入有過剩的氧的氧化物半導體層。藉由對氧化物半導體層引入氧，從M-H鍵奪取氫原子，而形成M-OH基。
也就是說，藉由氧引入，在切斷殘留在氧化物半導體中的金屬與氫之間的鍵或該金屬上的羥基的氧-氫鍵的同時產生水。特別是，具有不成對電子的氧容易與殘留在氧化物半導體中的氫起反應而產生水。由此，可以藉由後面進行的加熱處理，使雜質的氫或羥基作為水容易脫離。
接著，在對儲存閘極104引入氧之後，進行第二加熱處理(較佳的是，200℃以上且600℃以下，例如250℃以上且550℃以下)。例如，在氮氣圍下進行450℃且1小 時的第二加熱處理。另外，不在上述氣圍中包含水、氫等較佳。
藉由上述製程，可以利用氧引入及加熱處理來使氧化物半導體層脫水化或脫氫化，從而可以從儲存閘極104中排除藉由第一加熱處理沒能去除完的氫、水分、羥基或氫化物(也稱為“氫化合物”)等的包含氫原子的雜質。此外，可以減少在儲存閘極104和與該儲存閘極104接觸的絕緣層之間的介面產生的缺陷。由此，使構成儲存閘極104的氧化物半導體高純度化而使氧化物半導體成為在電性上i型化的氧化物半導體。
接著，覆蓋儲存閘極104及電極103地形成第二閘極絕緣層105(參照圖6C)。可以藉由與上述第一閘極絕緣層102相同的材料及方法形成第二閘極絕緣層105。
然後，在第二閘極絕緣層105上形成半導體層，藉由第四光刻製程對半導體層部分地進行蝕刻去除，來形成島狀的半導體層106，其中形成電晶體150的通道。作為半導體層106，可以使用單晶半導體、多晶半導體、微晶半導體、非晶半導體等。作為半導體材料，例如可以舉出矽、鍺、矽鍺、碳化矽或砷化鎵等。因為使用這種半導體材料的電晶體150可以進行充分高速的工作，所以可以高速地進行所儲存的資訊的讀出等。也就是說，可以實現半導體裝置的高速工作。除此之外，也可以使用有機半導體材料等。
此外，作為半導體層106，也可以使用氧化物半導 體。可以藉由與儲存閘極104同樣的材料及方法形成氧化物半導體。較佳的是，氧化物半導體是藉由充分地去除氫等的雜質或被充分地供給氧，而高純度化的氧化物半導體。明確而言，例如氧化物半導體層的氫濃度為5×1019atoms/cm3以下，5×1018atoms/cm3以下較佳，5×1017atoms/cm3以下更佳。另外，上述氧化物半導體層中的氫濃度是藉由二次離子質譜分析法(SIMS：Secondary Ion Mass Spectroscopy)來測量的。
如此，在氫濃度被充分降低而高純度化，並藉由被供給充分的氧來降低起因於氧缺乏的能隙中的缺陷能階的氧化物半導體層中，載子濃度低於1×1012/cm3，低於1×1011/cm3較佳，低於1.45×1010/cm3+更佳。另外，例如，室溫(25℃)下的截止電流(在此，每單位通道寬度(1μm)的值)為100zA/μm(1zA(仄普托安培)等於1×10-21A)以下，10zA/μm以下更較佳。在85℃下，截止電流為100zA/μm(1×10-19A/μm)以下，10zA/μm(1×10-20A/μm)以下較佳。如此，藉由使用i型化(本質化)或實質上i型化的氧化物半導體，可以得到截止電流特性極低的電晶體150。
接著，在第二閘極絕緣層105及半導體層106上形成用作源極電極及汲極電極(包括由與它們相同的層形成的佈線)的導電層。可以藉由與電極103同樣的材料及方法形成用作源極電極及汲極電極的導電層。此外，也可以使用導電金屬氧化物形成用作源極電極及汲極電極的導電 層。作為導電金屬氧化物，可以使用：氧化銦(In2O3)；氧化錫(SnO2)；氧化鋅(ZnO)；氧化銦氧化錫混合氧化物(In2O3-SnO2，簡稱為ITO)；氧化銦氧化鋅混合氧化物(In2O3-ZnO)；或者使這些金屬氧化物材料包含氧化矽的材料。
藉由第五光刻製程，在導電層上形成抗蝕劑掩模，選擇性地進行蝕刻來形成源極電極107a、汲極電極107b，然後去除抗蝕劑掩模。此外，也可以藉由噴墨法形成抗蝕劑掩模。因為當使用噴墨法形成抗蝕劑掩模時不使用光掩模，所以可以降低製造成本。
接著，在半導體層106、源極電極107a及汲極電極107b上形成絕緣層108(參照圖6D)。可以藉由與第一閘極絕緣層102同樣的材料及方法形成絕緣層108。另外，從氫、水等不容易混入的角度來看，藉由濺射法形成較佳。在將氧化物半導體用於半導體層106的情況下，當絕緣層108包含氫時有如下憂慮：由於該氫侵入到氧化物半導體中，或該氫從氧化物半導體中抽出氧，因此導致氧化物半導體的低電阻化(n型化)。由此，重要的是，使用不包括氫及含氫的雜質的方法形成絕緣層108。
作為絕緣層108，典型地使用氧化矽、氧氮化矽、氧化鉿、氧化鋁、氧化鎵等的無機絕緣材料。因為氧化鎵是不容易帶電的材料，所以可以抑制絕緣層的充電所引起的臨界值電壓的變動。另外，當將氧化物半導體用作半導體層106時，作為絕緣層108，也可以形成包含與氧化物半 導體相同種類的成分的金屬氧化物層，或者與絕緣層108層疊地形成該金屬氧化物層。
在本實施例模式中，作為絕緣層108利用濺射法形成厚度為200nm的氧化矽膜。進行成膜時的基板溫度為室溫以上且300℃以下，即可。在本實施例模式中採用100℃。可以在稀有氣體(典型的是氬)氣圍下、氧氣圍下或稀有氣體和氧的混合氣圍下，藉由濺射法形成氧化矽層。此外，作為靶材可以使用氧化矽或矽。例如，藉由在包含氧的氣圍下將矽用作靶材進行濺射，可以形成氧化矽。
為了去除形成絕緣層108時的沉積室中的殘留水分，使用吸附型的真空泵(低溫泵等)較佳。在使用低溫泵排氣的沉積室中形成的絕緣層108可以降低絕緣層108所包含的雜質的濃度。此外，作為用來去除絕緣層108的沉積室內的殘留水分的排氣單元，也可以採用配備有冷阱的渦輪分子泵。
作為形成絕緣層108時使用的濺射氣體，使用去除了氫、水、包含羥基的化合物或氫化物等雜質的高純度氣體較佳。
接著，也可以在減壓氣圍下、惰性氣體氣圍下、氧氣體氣圍下或超乾燥空氣氣圍下進行第三加熱處理(200℃以上且600℃以下較佳，例如250℃以上且550℃以下)。例如，也可以在氮氣圍下進行450℃且1小時的第三加熱處理。當進行第三加熱處理時，以與絕緣層108接觸的方式使半導體層的一部分(通道形成區)升溫。注 意，上述氣圍不包含水、氫等較佳。
當將氧化物半導體用作半導體層106時，藉由以半導體層106和包含氧的絕緣層108相接的方式進行加熱處理，可以從包含氧的絕緣層108向半導體層106進一步地供給氧。
藉由上述製程形成電晶體150。也可以在絕緣層108上還形成保護絕緣層109。較佳的是，保護絕緣層109使用幾乎不包含水分、氫離子或OH-等的雜質，而且能夠阻擋上述雜質從外部侵入的無機絕緣物諸如氮化矽、氮化鋁、氮氧化矽、氧氮化鋁等。在本實施例模式中，作為保護絕緣層109使用氮化矽(參照圖6D)。
以100℃至400℃的溫度加熱形成到絕緣層108的基板100，引入包含去除了氫、水分的高純度氮的濺射氣體，並使用矽靶材來形成用於保護絕緣層109的氮化矽層。在此情況下，較佳的是，與絕緣層108同樣地邊去除處理室中的殘留水分邊形成保護絕緣層109。
此外，較佳的是，保護絕緣層109與設置在保護絕緣層109下方的第一閘極絕緣層102或基底絕緣膜110接觸，並阻擋諸如水分、氫離子、OH-的雜質從基板的端部近旁侵入。
此外，在形成電晶體150之後，也可以在大氣中以100℃以上且200℃以下進行1小時以上且30小時以下的加熱處理。在該加熱處理中，既可以保持一定的加熱溫度地進行加熱，也可以反復多次進行以從室溫到加熱溫度的 升溫和從加熱溫度到室溫的降溫為一個迴圈的處理。
此外，也可以不進行第一加熱處理，而在第一加熱處理的條件下進行第二加熱處理。
另外，在電晶體150中，控制閘極101、電極103、源極電極107a及汲極電極107b的端部為錐形狀較佳。在此，錐形角例如為30°以上且60°以下。注意，錐形角是指當從垂直於其剖面(與基板的表面正交的面)的方向觀察層時，該層的側面和底面所形成的傾斜角。藉由將控制閘極101、電極103、源極電極107a及汲極電極107b的端部形成為錐形狀，可以提高在後面的製程中形成的層的覆蓋性，而防止斷開。
圖7A示出電晶體160作為在電晶體150中形成背閘極111的結構例。以半導體層106的通道形成區被夾在控制閘極101或儲存閘極104和背閘極之間的方式配置背閘極111。使用與控制閘極、源極電極、汲極電極等同樣的材料及方法形成背閘極111。
在圖7A中，背閘極111隔著絕緣層108及保護絕緣層109形成在半導體層106的通道形成區上。圖7A示出將背閘極111形成在保護絕緣層109上的例子，但是也可以將背閘極111形成在絕緣層108和保護絕緣層109之間。
背閘極111既可以連接到源極電極107a及汲極電極107b中的任一個，又可以不連接到任何部分而處於電浮動的狀態。藉由設置背閘極111，可以減少在半導體裝置 中形成多個電晶體時的特性的不均勻性，而得到半導體裝置的工作穩定的效果。
作為用於本實施例模式的半導體層的氧化物半導體，使用如下一種氧化物半導體，其中藉由以從氧化物半導體儘量去除具有成為施體的性質的氫，並儘量不包含雜質的方式進行高純度化，來實現i型(本質)的氧化物半導體或無限接近於i型的氧化物半導體。換言之，其特徵是不藉由引入雜質實現i型化，而藉由儘量去除氫、水等的雜質，來實現高純度化的i型或接近於高純度化的i型。因此，用於上述電晶體的氧化物半導體層是實現了高純度化及在電性上i型化的氧化物半導體層。
此外，在高純度化的氧化物半導體中，載子極少(近於0)，可以使載子濃度低於1×1014/cm3，低於1×1012/cm3較佳，低於1×1011/cm3更佳。
因為氧化物半導體中的載子極少，所以可以降低電晶體的截止電流。截止電流越少越好。
明確地說，在將上述氧化物半導體用於通道形成區的電晶體中，可以在室溫下將通道寬度的每1μm的截止電流值設定為10aA/μm(1×10-17A/μm)以下，甚至為1aA/μm(1×10-18A/μm)以下、1zA(1×10-21A/μm)以下，更甚至為10zA/μm(1×10-24A/μm)以下。
此外，在將上述氧化物半導體用於通道形成區的電晶體中，幾乎不呈現導通電流的溫度依賴性，且截止電流的變化也非常小。
另外，將上述氧化物半導體用於通道形成區的電晶體可以減少因外部刺激(例如，偏壓-熱應力測試)而產生的電晶體的臨界值電壓的變化量，而可以實現可靠性高的電晶體。
此外，由於使用上述氧化物半導體的電晶體可以得到較高的場效應遷移率，因此可以進行高速驅動。
如上所述，可以提供具有穩定的電特性的使用氧化物半導體的半導體裝置。因此，可以提供可靠性高的半導體裝置。
注意，雖然在本實施例模式中，以底閘結構的電晶體為一例而說明其製造方法，但是本實施例模式的結構不侷限於此。圖7B所示的電晶體170是頂閘結構的電晶體的一例，其中控制閘極101及半導體層106的疊層位置與電晶體150中不同，但是也可以使用與電晶體150同樣的材料、方法形成電晶體170。
當在電晶體170中設置背閘極111時，例如可以在基板100和基底絕緣層110之間的與半導體層106重疊的位置上設置背閘極111。
此外，由於當採用頂閘結構時，可以將半導體層106設置在最下層，因此可以將矽晶片等的單晶基板等用作基板100，並將單晶半導體基板的一部分用作半導體層106。
本實施例模式可以適當地與其他實施例模式組合而實施。
[實施例模式3]
在本實施例模式中，參照圖8A至圖8F說明將上述實施例模式所示的半導體裝置應用於電子裝置的情況。在本實施例模式中，說明將上述半導體裝置應用於電腦、行動電話機(也稱為行動電話、行動電話裝置)、可攜式資訊終端(包括可攜式遊戲機、聲音再現裝置等)、數位相機、數碼攝像機、電子紙、電視裝置(也稱為電視或電視接收機)等的電子裝置的情況。
圖8A示出筆記本型個人電腦，包括外殼701、外殼702、顯示部703以及鍵盤704等。在外殼701和外殼702中設置有上述實施例模式所示的半導體裝置。因此，可以實現一種高速地進行資訊的寫入及讀出，能夠在較長期間保持儲存，並且充分地降低耗電量的筆記本型個人電腦。
圖8B示出可攜式資訊終端(PDA)，其主體711設置有顯示部713、外部介面715和操作按鈕714等。另外，還設置有用來操作可攜式資訊終端的觸屏筆712等。在主體711中設置有上述實施例模式所示的半導體裝置。因此，可以實現一種高速地進行資訊的寫入及讀出，能夠在較長期間保持儲存，並且充分地降低耗電量的可攜式資訊終端。
圖8C示出安裝有電子紙的電子書閱讀器720，包括外殼721和外殼723的兩個外殼。外殼721和外殼723分 別設置有顯示部725和顯示部727。外殼721和外殼723由軸部737彼此連接，並且可以以該軸部737為軸進行開閉動作。另外，外殼721具備電源731、操作鍵733和揚聲器735等。在外殼721和外殼723中的至少一個設置有上述實施例模式所示的半導體裝置。因此，可以實現一種高速地進行資訊的寫入及讀出，能夠在較長期間保持儲存，並且充分地降低耗電量的電子書閱讀器。
圖8D示出行動電話機，包括外殼740和外殼741的兩個外殼。再者，外殼740和外殼741滑動而可以使如圖8D所示那樣的展開狀態成為重疊狀態，而可以實現適於攜帶的小型化。另外，外殼741具備顯示面板742、揚聲器743、麥克風744、指向裝置746、拍攝裝置用透鏡747、外部連接端子748等。此外，外殼740具備進行行動電話機的充電的太陽電池單元749和外部記憶體插槽750等。另外，在外殼741中安裝有天線。
另外，顯示面板742具備觸摸屏功能，圖8D用虛線示出作為映射被顯示出來的多個操作鍵745。另外，還安裝有用來將由太陽能電池單元749輸出的電壓升壓到各電路所需的電壓的升壓電路。
在外殼740和外殼741中的至少一個中設置有上述實施例模式所示的半導體裝置。因此，可以實現一種高速地進行資訊的寫入及讀出，能夠在較長期間保持儲存，並且充分地降低耗電量的行動電話機。
圖8E示出數位相機，包括主體761、顯示部767、取 景器763、操作開關764、顯示部765以及電池766等。在主體761中設置有上述實施例模式所示的半導體裝置。因此，可以實現一種高速地進行資訊的寫入及讀出，能夠在較長期間保持儲存，並且充分地降低耗電量的數位相機。
圖8F示出電視裝置770，包括外殼771、顯示部773以及支架775等。可以藉由外殼771所具備的開關、遙控操作機780來進行電視裝置770的操作。在外殼771和遙控操作機780中安裝有上述實施例模式所示的半導體裝置。因此，可以實現高速地進行資訊的寫入及讀出，能夠在較長期間保持儲存，並且充分地降低耗電量的電視裝置。
如上所述，在本實施例模式所示的電子裝置中安裝有根據上述實施例模式的半導體裝置。由此，可以實現降低耗電量的電子裝置。
200‧‧‧儲存單元
201‧‧‧第一佈線
202‧‧‧第二佈線
203‧‧‧第三佈線
204‧‧‧第四佈線
210‧‧‧電晶體
211‧‧‧控制閘極
212‧‧‧儲存閘極
WL‧‧‧字線
RL‧‧‧讀出信號線
BL‧‧‧位元線
DL‧‧‧資料線

Claims (22)

  1. 一種半導體裝置，包含：包括控制閘極和儲存閘極的電晶體；字線；資料線；讀出信號線；以及位元線，其中該控制閘極與該字線電連接，其中該儲存閘極與該資料線電連接，其中該電晶體的源極及汲極中的一方與該讀出信號線電連接，其中該電晶體的該源極及該汲極中的另一方與該位元線電連接；且其中該資料線和該儲存閘極的連接部分與該控制閘極重疊。
  2. 根據申請專利範圍第1項所述的半導體裝置，其中該儲存閘極包含氧化物半導體。
  3. 根據申請專利範圍第1項所述的半導體裝置，其中該電晶體包括形成通道於其中的半導體層，且其中該儲存閘極係置放於該控制閘極和該半導體層之間。
  4. 根據申請專利範圍第3項所述的半導體裝置，其中該儲存閘極與該通道重疊。
  5. 根據申請專利範圍第3項所述的半導體裝置， 其中該儲存閘極與該通道重疊並具有絕緣層設置於該儲存閘極與該通道之間，且該儲存閘極與該絕緣層接觸。
  6. 一種半導體裝置，包含：電晶體，包含：第一閘極；該第一閘極上方的第一絕緣層該第一絕緣層上方的第二閘極；該第二閘極上方的第二絕緣層；該第二絕緣層上方的半導體層；以及該半導體層上方的第一端子及第二端子；與該第一閘極電連接的第一佈線；與該第二閘極電連接的第二佈線；與該第一端子電連接的第三佈線；以及與該第二端子電連接的第四佈線，其中該第二佈線和該第二閘極的連接部份與該第一閘極重疊。
  7. 根據申請專利範圍第6項所述的半導體裝置，其中該第二閘極包含氧化物半導體。
  8. 根據申請專利範圍第6項所述的半導體裝置，其中該半導體層包含矽或鍺。
  9. 根據申請專利範圍第6項所述的半導體裝置，其中該半導體層係氧化物半導體層。
  10. 根據申請專利範圍第6項所述的半導體裝置，更包含於該第一端子和該第二端子上方的第三絕緣層， 其中該第三絕緣層與該半導體層接觸。
  11. 根據申請專利範圍第6項所述的半導體裝置，更包含於該第一端子和該第二端子上方的第三閘極。
  12. 一種半導體裝置，包含：電晶體，包含：半導體層；該半導體層上方的第一端子和第二端子該第一端子和該第二端子上方的第一絕緣層；該第一絕緣層上方的第一閘極；該第一閘極上方的第二絕緣層；以及該第二絕緣層上方的第二閘極；與該第二閘極電連接的第一佈線；與該第一閘極電連接的第二佈線；與該第一端子電連接的第三佈線；以及與該第二端子電連接的第四佈線，其中該第一閘極和該第二佈線的連接部份與該第二閘極重疊。
  13. 根據申請專利範圍第12項所述的半導體裝置，其中該第一閘極包含氧化物半導體。
  14. 根據申請專利範圍第12項所述的半導體裝置，其中該半導體層包含矽或鍺。
  15. 根據申請專利範圍第12項所述的半導體裝置，其中該半導體層係氧化物半導體層。
  16. 根據申請專利範圍第12項所述的半導體裝置， 更包含於該第二閘極上方的第三絕緣層，其中該第三絕緣層與該第二閘極接觸。
  17. 根據申請專利範圍第12項所述的半導體裝置，更包含於該第二閘極上方的第三閘極。
  18. 一種包括儲存單元的半導體裝置的驅動方法，其中該儲存單元具備具有控制閘極及儲存閘極的電晶體，該方法包含：將該控制閘極的電位設定為使該儲存閘極導電體化的電位；對該儲存閘極供給第一電位；以及將該控制閘極的該電位設定為使該儲存閘極絕緣體化的電位，其中該第一電位係經由連接至該儲存閘極的第一佈線所供給，且其中該第一佈線和該儲存閘極的連接部分與該控制閘極重疊。
  19. 根據申請專利範圍第18項所述的方法，其中該儲存閘極包含氧化物半導體。
  20. 根據申請專利範圍第18項所述的方法，其中該第一電位使該電晶體離開截止狀態。
  21. 根據申請專利範圍第18項所述的方法，其中更包含：對該電晶體的汲極供給第二電位；對該電晶體的源極供給第三電位；以及 檢測該汲極的電位變化。
  22. 根據申請專利範圍第21項所述的方法，其中該第二電位和該第三電位係彼此不同的。
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