TW201523837A - 基底結構、互補金屬氧化物半導體元件以及製造互補金屬氧化物半導體元件的方法 - Google Patents

基底結構、互補金屬氧化物半導體元件以及製造互補金屬氧化物半導體元件的方法 Download PDF

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Abstract

揭露基底結構、包含所述基底結構的互補金屬氧化物半導體(CMOS)元件以及製造所述CMOS元件的方法，其中所述基底結構包含：基底；至少一個晶種層，位於所述基底上，由包含硼(B)及/或磷(P)的材料形成；以及緩衝層，位於所述晶種層上。此基底結構使得有可能減小緩衝層的厚度且亦改良形成有所述基底結構的半導體元件的效能性質。

Description

基底結構、互補金屬氧化物半導體元件以及製造互補金屬氧化物半導體元件的方法 【相關申請案的交叉參考】
本申請案主張2013年10月31日在韓國智慧財產局申請的韓國專利申請案第10-2013-0131507號的權益，所述申請案的全部揭露內容以引用的方式併入本文中。
本發明概念是關於基底結構、包含所述基底結構的互補金屬氧化物半導體(CMOS)元件以及製造所述CMOS元件的方法。
已積極進行研究來開發化合物半導體，諸如使用元素週期表III-V族半導體材料的元件。因為III-V族化合物半導體材料 的電子遷移率等於或大於矽(Si)的電子遷移率的10倍至1,000倍，所以III-V族化合物半導體材料用於CMOS元件中以形成高速通道或高效率太陽電池。
諸如InP、GaAs、GaSb或InSb基底的III-V族基底廣泛用於在基底上生長III-V族半導體材料。然而，與Si基底相比，此等基底昂貴，且容易在處理期間破裂，所以難以製造具有大面積的此等基底。舉例而言，此等基底的最大商用大小為約6英寸。為此，正開發使用Si基底來代替III-V族基底的半導體元件。
此外，當前對實現基於矽的光子積體電路的技術的興趣正日益增加；且因此，對藉由使用III-V族化合物半導體材料而在Si基底上形成諸如光源(例如，發光二極體(light emitting diode,LED)以及雷射二極體(laser diode,LD))以及用於高速元件的電晶體的元件的技術的需要正日益增加。若III-V族化合物半導體整合於大面積的Si基底上，則可使用用於製造矽的先前技術的製程，且可降低成本。
然而，由於III-V族化合物半導體材料與Si基底之間的晶格常數差異以及熱膨脹係數差異，存在各種缺陷，且因此此等元件的應用受到限制。舉例而言，若生長晶格常數小於基底的晶格常數的半導體薄膜，則可因壓縮應力而導致錯位；且若生長晶格常數大於基底的晶格常數的半導體薄膜，則可因拉伸應力而導致裂紋。
此外，已開發在Si基底上生長鍺(Ge)的技術以形成p 型金屬氧化物半導體(MOS)元件。因為鍺(Ge)具有高等級的電洞遷移率以及小的能帶隙，所以鍺(Ge)的使用可降低電力消耗。然而，為了將鍺(Ge)實際上用於此等應用中，可需要適用於大量生產的高品質鍺(Ge)晶體生長方法。
根據本發明概念的態樣，提供一種能夠減小緩衝層的厚度的基底結構。
根據本發明概念的另一態樣，提供一種互補金屬氧化物半導體(CMOS)元件，所述CMOS元件包含安置於單一基底上的n型電晶體層以及p型電晶體層。
根據本發明概念的另一態樣，提供一種製造CMOS元件的方法，所述CMOS元件包含位於單一基底上的n型電晶體層以及p型電晶體層。
本發明概念的一實施例提供一種基底結構，包含：基底；至少一個晶種層，設置於所述基底上且由包含硼(B)或磷(P)的材料形成；以及至少一個緩衝層，位於所述晶種層上。
所述晶種層可包含包括硼(B)、BGe、BSiGe、P、PGe、PSiGe、B：Ge、B：SiGe、P：Ge或P：SiGe的至少一層。表示法「X：Y」用於本申請案中以表示經摻雜的材料主要包括以相對少量的物質「X」摻雜的物質「Y」。因此，舉例而言，表示法B：Ge表示以硼摻雜的鍺，此為一種可具有稍微不同於物質BGe的化學性質及/ 或結構的材料。
所述緩衝層可包含包括鍺(Ge)、SiGe或GeSn的至少一層。
所述基底可為基於矽的基底。
所述基底可為矽基底。
所述基底結構可更包含位於所述至少一個緩衝層上的半導體層，所述半導體由IV族材料或III-V族材料形成。
所述IV族材料可包含鍺(Ge)。
所述III-V族材料可包含InGaAs、InP、InSb、InGaSb、GaSb及InAs中的至少一者。
所述晶種層可具有處於大於0奈米至約100奈米的範圍內的厚度。
所述緩衝層可具有處於大於0微米至約3微米的範圍內的厚度。
本發明概念的一實施例提供一種CMOS元件，包含：基底；至少一個晶種層，設置於所述基底上且由包含硼(B)及/或磷(P)的材料形成；至少一個緩衝層，位於所述晶種層上；用於第一類型電晶體的第一層，所述第一層安置於所述緩衝層上；用於第二類型電晶體的第二層，所述第二層與所述第一層間隔開且安置於所述晶種層上、所述緩衝層上或所述基底上；以及絕緣層，位於所述第一層與所述第二層之間。
本發明概念的一實施例提供一種製造CMOS元件的方 法，所述方法包含：在基底上形成包含硼(B)及/或磷(P)的晶種層；在所述晶種層上形成緩衝層；在所述緩衝層上形成第一類型電晶體材料層；藉由蝕刻所述第一類型電晶體材料層而形成第一圖案以及用於第一類型電晶體的第一層；在所述第一層以及第一圖案上形成絕緣層；藉由蝕刻所述絕緣層而形成用於選擇性生長的第二圖案；以及在所述第二圖案上選擇性地生長用於第二類型電晶體的第二層。
在一態樣中，所述基底結構包括：基底；至少一個晶種層，設置於所述基底上且由包括硼(B)及/或磷(P)的材料形成；以及至少一個緩衝層，位於所述晶種層上。
在一些實施例中，所述基底結構包含晶種層，所述晶種層包含包括硼(B)、BGe、BSiGe、P、PGe、PSiGe、B：Ge、B：SiGe、P：Ge或P：SiGe的至少一層。
在一些實施例中，所述基底結構包含緩衝層，所述緩衝層包含包括鍺(Ge)、SiGe或GeSn的至少一層。
在一些實施例中，所述基底結構包含基底，所述基底為矽基底。
在一些實施例中，所述基底結構更包括位於所述至少一個緩衝層上的半導體層，所述半導體由IV族材料或III-V族材料形成。
在一些實施例中，所述基底結構包含由包括鍺(Ge)的IV族材料形成的半導體。
在一些實施例中，所述基底結構包含由包括InGaAs、InP、InSb、InGaSb、GaSb及InAs中的至少一者的III-V族材料形成的半導體。
在一些實施例中，所述基底結構包含晶種層，所述晶種層具有處於大於0奈米至約100奈米的範圍內的厚度。
在一些實施例中，所述基底結構包含緩衝層，所述緩衝層具有處於大於0微米至約3微米的範圍內的厚度。
在一些態樣中，一種互補金屬氧化物半導體(CMOS)元件包括：基底；至少一個晶種層，設置於所述基底上且由包括硼(B)及/或磷(P)的材料形成；至少一個緩衝層，位於所述晶種層上；用於第一類型電晶體的第一層，所述第一層安置於所述緩衝層上；用於第二類型電晶體的第二層，所述第二層與所述第一層間隔開且安置於所述晶種層、所述緩衝層或所述基底上；以及絕緣層，位於所述第一層與所述第二層之間。
在一實施例中，所述CMOS元件包含晶種層，所述晶種層包含包括硼(B)、BGe、BSiGe、P、PGe、PSiGe、B：Ge、B：SiGe、P：Ge或P：SiGe的至少一層。
在一實施例中，所述CMOS元件包含緩衝層，所述緩衝層包含包括鍺(Ge)、SiGe或GeSn的至少一層。
在一實施例中，所述CMOS元件包含基底，所述基底為矽基底。
在一實施例中，所述CMOS元件包含晶種層，所述晶種 層具有處於大於0奈米至約100奈米的範圍內的厚度。
在一實施例中，所述CMOS元件包含緩衝層，所述緩衝層具有處於大於0微米至約3微米的範圍內的厚度。
在一實施例中，所述CMOS元件包含第一層，所述第一層包括InGaAs、InP、InSb、InGaSb、GaSb及InAs中的至少一者。
在一實施例中，所述CMOS元件包含第二層，所述第二層包括鍺(Ge)。
在一實施例中，所述CMOS元件包含第一類型電晶體，所述第一類型電晶體包括n型金屬氧化物半導體場效電晶體(MOSFET)，且第二類型電晶體包括p型MOSFET。
在一態樣中，一種製造CMOS元件的方法包括：在基底上形成包括硼(B)及/或磷(P)的晶種層；在所述晶種層上形成緩衝層；在所述緩衝層上形成第一類型電晶體材料層；藉由蝕刻所述第一類型電晶體材料層而形成第一圖案以及用於第一類型電晶體的第一層；在所述第一層以及所述第一圖案上形成絕緣層；藉由蝕刻所述絕緣層而形成用於選擇性生長的第二圖案；以及在所述第二圖案上選擇性地生長用於第二類型電晶體的第二層。
在一實施例中，所述方法包含晶種層，所述晶種層包含包括硼(B)、BGe、BSiGe、P、PGe、PSiGe、B：Ge、B：SiGe、P：Ge或P：SiGe的至少一層。
1‧‧‧基底結構
1A‧‧‧基底結構
1B‧‧‧基底結構
1C‧‧‧基底結構
10‧‧‧基底
20‧‧‧晶種層
21‧‧‧第一層
22‧‧‧第二層
23‧‧‧第三層
24‧‧‧第四層
30‧‧‧緩衝層
31‧‧‧第五層
32‧‧‧第六層
40‧‧‧半導體層
100‧‧‧CMOS元件
110‧‧‧基底
120‧‧‧第一晶種層
121‧‧‧第二晶種層
130‧‧‧第一緩衝層
131‧‧‧第二緩衝層
140‧‧‧第一層
141‧‧‧第二層
150‧‧‧第一絕緣層
151‧‧‧第二絕緣層
152‧‧‧第三絕緣層
200‧‧‧CMOS元件
210‧‧‧基底
220‧‧‧晶種層
230‧‧‧緩衝層
240‧‧‧第一層
241‧‧‧第二層
250‧‧‧第一絕緣層
251‧‧‧第二絕緣層
252‧‧‧第三絕緣層
310‧‧‧基底
320‧‧‧晶種層
330‧‧‧緩衝層
340‧‧‧第一類型電晶體材料層
347‧‧‧第一層
348‧‧‧圖案區域/第一區域
350‧‧‧絕緣層
353‧‧‧圖案區域
355‧‧‧第二層
360‧‧‧第一閘極絕緣層
363‧‧‧第一間隔物
370‧‧‧第二閘極絕緣層
373‧‧‧第二間隔物
410‧‧‧基底
418‧‧‧圖案區域
420‧‧‧晶種層
430‧‧‧緩衝層
431‧‧‧部分
434‧‧‧絕緣層
440‧‧‧第一類型電晶體材料層
441‧‧‧第一層
453‧‧‧圖案區域
455‧‧‧第二層
460‧‧‧第一閘極絕緣層
463‧‧‧第一間隔物
470‧‧‧第二閘極絕緣層
473‧‧‧第二間隔物
500‧‧‧晶圓
505‧‧‧胞元
510‧‧‧第一區域
520‧‧‧第二區域
530‧‧‧第三區域
D1‧‧‧第一汲電極
D11‧‧‧第一汲電極
D12‧‧‧第二汲電極
D2‧‧‧第二汲電極
G1‧‧‧第一閘電極
G11‧‧‧第一閘電極
G12‧‧‧第二閘電極
G2‧‧‧第二閘電極
S1‧‧‧第一源電極
S11‧‧‧第一源電極
S12‧‧‧第二源電極
S2‧‧‧第二源電極
結合附圖，自以下詳細描述，將更清楚地理解本發明概念的例示性實施例。
圖1為說明根據本發明概念的例示性實施例的基底結構的示意圖。
圖2為說明圖1所描繪的基底結構的晶種層包含多個層的實例的示意圖。
圖3為說明圖2所描繪的基底結構的緩衝層包含多個層的實例的示意圖。
圖4為說明圖1所描繪的基底結構更包含半導體層的實例的示意圖。
圖5及圖6為說明根據本發明概念的例示性實施例的基底結構的實例的示意圖。
圖7為說明用於與圖4及圖5所描繪的基底結構進行比較的對比實例的示意圖。
圖8為說明根據本發明概念的例示性實施例的互補金屬氧化物半導體(CMOS)元件的示意圖。
圖9為說明根據本發明概念的另一例示性實施例的CMOS元件的示意圖。
圖10至圖16為說明根據本發明概念的例示性實施例的製造CMOS元件的方法的示意圖。
圖17至圖23為說明根據本發明概念的另一例示性實施例的製造CMOS元件的方法的示意圖。
圖24為說明根據本發明概念的例示性實施例的CMOS元件設置於晶圓上的實例的示意圖。
如本文所使用，術語「及/或」包含相關聯的所列出項目中的一或多者的任何及所有組合。諸如「......中的至少一者」的表達在部件的清單之前時修飾部件的整個清單，而不是修飾清單的個別部件。
在下文中，將根據本發明概念的例示性實施例參考附圖來詳細地描述互補金屬氧化物半導體(CMOS)元件以及製造CMOS元件的方法。在諸圖中，相似參考數字表示相似部件，且為了說明的清楚起見，可能誇示了每一部件的大小。本文中所描述的實施例僅是出於說明的目的，且可對其進行各種修改。在以下描述中，當一部件被稱為在另一部件「上方」或「上」時，其可直接在所述另一部件上，同時與另一部件接觸，或可在所述另一部件上方而不與所述另一部件接觸。
圖1為說明根據本發明概念的例示性實施例的基底結構1的視圖。基底結構1可包含：基底10；晶種層20，位於基底10上；以及緩衝層30，位於晶種層20上。基底10可為基於矽(Si)的基底。舉例而言，基底10可為Si基底。且舉例而言，基底10可以p型摻雜劑或n型摻雜劑摻雜。
晶種層20可包含包括硼(B)及/或磷(P)的至少一層。 舉例而言，晶種層20可包含包括硼(B)、BGe、BSiGe、P、PGe、PSiGe、B：Ge、B：SiGe、P：Ge或P：SiGe的至少一層。如先前所論述，表示法B：Ge表示以硼(B)摻雜的鍺(Ge)。
緩衝層30可由含有鍺(Ge)的材料形成。舉例而言，緩衝層30可包含包括鍺(Ge)、SiGe或GeSn的至少一層。緩衝層30可在相對低的溫度(例如，450℃或450℃以下)下生長。
緩衝層30可經設置以減小因基底10與待後續生長的層之間的晶格常數差異所導致的錯位。緩衝層30亦可幫助抑制因基底10與待生長的層之間的熱膨脹係數差異所導致的裂紋。緩衝層30可生長至預定厚度以改良待生長的層的結晶性以及品質。然而，生長緩衝層30可能花費大量時間及成本。因此，若可減小緩衝層30的厚度而不會負面地影響效能，則可節省時間及成本。晶種層20可促進減小緩衝層30的厚度。舉例而言，在緩衝層30正在生長時，晶種層20可減少缺陷。
舉例而言，晶種層20可具有處於大於0奈米至約100奈米的範圍內的厚度。在另一實例中，晶種層20可具有處於大於0奈米至約50奈米的範圍內的厚度。由於晶種層20，可減小緩衝層30的厚度，同時保持高效能性質。然而，若晶種層20的厚度大於約100奈米，則缺陷密度或表面粗糙度可增大，且藉此使得難以減小緩衝層30的厚度。舉例而言，結合適當晶種層20，緩衝層30可具有處於大於0微米至約3微米的範圍內的厚度。在另一實例中，緩衝層30可具有處於大於0微米至約2微米的範圍內的厚 度。
圖2說明晶種層20包括多個層的實例。參看圖2，基底結構1A可包含：Si基底10；晶種層20，包含多個層且安置於Si基底10上；以及緩衝層30，位於晶種層20上。
舉例而言，晶種層20可包括第一層21、第二層22、第三層23以及第四層24。舉例而言，晶種層20可具有硼(B)層以及BGe層交替地配置的結構。或者，在晶種層20中，可交替地配置BGe層以及BGeSi層。或者，晶種層20可包括分級層，諸如，分級Bx1Ge1-x1(其中，0<x1<1)層。晶種層20亦可具有以類似方式作用的其他各種結構。
圖3說明緩衝層30包括多個層的實例。參看圖3，基底結構1B可包含：Si基底10；晶種層20(諸如，圖2所示的四層結構)，位於Si基底10上；以及緩衝層30，包含多個層且安置於晶種層20上。緩衝層30可因此包括第五層31以及第六層32。舉例而言，緩衝層30可包含Ge層31以及SiGe層32。或者，緩衝層30可包括分級層，諸如，分級Six2Ge1-x2(其中，0<x2<1)層。
此外，第二晶種層可設置於緩衝層30的第五層31與第六層32之間(圖3未示)。
圖4說明半導體層40另外設置於緩衝層30上的實例。參看圖4，基底結構1C可包含：基底10；晶種層20，位於基底10上；緩衝層30，位於晶種層20上；以及半導體層40，位於緩衝層30上。舉例而言，半導體層40可由IV族材料或III-V族材 料形成。舉例而言，半導體層40可包含鍺(Ge)。或者，半導體層40可包含InGaAs、InP、InSb、InGaSb、GaSb及InAs中的至少一者。
緩衝層30可藉由減輕基底10與半導體層40之間的晶格常數差異而減小穿透錯位密度(threading dislocation density)。若緩衝層30相對厚，則在緩衝層30上生長的半導體層40可具有低等級的穿透錯位密度且因此具有高級別的品質。然而，製造成本及時間可與緩衝層30的厚度成比例地增加。根據本發明概念的實施例，由於晶種層20的存在，即使緩衝層30的厚度減小，亦可改良半導體層40的結晶性。
圖5及圖6說明根據以硼(B)摻雜的晶種層的生長時間週期的Ge緩衝層(例如，圖1至圖4中的緩衝層30)的厚度。在圖5所說明的實例中，在Si基底上安置硼晶種層達約6奈米的厚度，且接著生長Ge緩衝層。在此狀況下，穿透錯位密度為約1.0×107/平方公分，且Ge緩衝層的厚度為約400奈米。在圖6所說明的實例中，在Si基底上安置以硼(B)摻雜的Ge晶種層達約10奈米的厚度，且接著生長Ge緩衝層。在此實施例中，Ge緩衝層40可就每一層中的Ge的各別濃度而言與Ge晶種層30有所區別。在此狀況下，穿透錯位密度為約0.5×107/平方公分，且Ge緩衝層的厚度為約120奈米。為與圖5及圖6所說明的實例進行比較，圖7說明Ge緩衝層生長於Si基底上而在兩者之間無晶種層的對比實例。在此狀況下，即使Ge緩衝層的厚度遠大於圖5及圖 6的實例(約600奈米)，穿透錯位密度仍遠大於圖5及圖6的實例(約3.0×107/平方公分)。
圖8為說明根據本發明概念的實施例的CMOS元件100的視圖。
CMOS元件100可包含：基底110；第一晶種層120以及第二晶種層121，安置於基底110上且彼此間隔開；第一緩衝層130，位於第一晶種層120上；以及第二緩衝層131，位於第二晶種層121上。基底110可為Si基底。如上所述，第一晶種層120以及第二晶種層121中的每一者可包括單一層或多個層。第一晶種層120以及第二晶種層121可包含硼(B)及/或磷(P)。舉例而言，第一晶種層120以及第二晶種層121可包含硼(B)、BGe、BSiGe、P、PGe、PSiGe、B：Ge、B：SiGe、P：Ge或P：SiGe。
如上所述，第一晶種層120以及第二晶種層121可由相同材料或不同晶種層材料形成。如上所述，第一緩衝層130以及第二緩衝層131亦可由相同材料或不同緩衝層材料形成。
用於第一類型電晶體的第一層140可設置於第一緩衝層130上，且用於第二類型電晶體的第二層141可設置於第二緩衝層131上。第一類型電晶體可為n型，且第二類型電晶體可為p型。或者，第一類型可為p型，且第二類型可為n型。n型電晶體可包含n型金屬氧化物半導體場效電晶體(MOSFET)。p型電晶體可包含p型MOSFET。用於n型電晶體的層140或141可由具有高電子遷移率的材料形成，且用於p型電晶體的層140或141可由 具有高電洞遷移率的材料形成。舉例而言，第一層140以及第二層141可為通道層。
舉例而言，若第一層140或第二層141為用於n型電晶體的層，則第一層140或第二層141可包含III-V族材料。舉例而言，針對n型電晶體，第一層140或第二層141可包含InGaAs、InP、InSb、InGaSb、GaSb及InAs中的至少一者。
若第一層140或第二層141為用於p型電晶體的層，則第一層140或第二層141可包含IV族材料。舉例而言，第一層140或第二層141可包含鍺(Ge)。
第一晶種層120以及第二晶種層121可具有處於大於0奈米至約100奈米的範圍內的厚度。舉例而言，第一晶種層120以及第二晶種層121可具有處於大於0奈米至約50奈米的範圍內的厚度。由於第一晶種層120以及第二晶種層121的存在，可減小第一緩衝層130以及第二緩衝層131的各別厚度，同時保持高效能性質。然而，若第一晶種層120及/或第二晶種層121的厚度大於約100奈米，則缺陷密度或表面粗糙度可增大，且藉此使得難以減小第一緩衝層130以及第二緩衝層131的厚度。舉例而言，分別結合適當晶種層120或121，第一緩衝層130以及第二緩衝層131可具有處於大於0微米至約3微米的範圍內的厚度。在另一實例中，第一緩衝層130以及第二緩衝層131可具有處於大於0微米至約2微米的範圍內的厚度。第一絕緣層150可設置於第一晶種層120與第二晶種層121之間、第一緩衝層130與第二緩衝層 131之間以及第一層140與第二層141之間。第二絕緣層151可進一步設置於第一晶種層120、第一緩衝層130以及第一層140的側面上。第三絕緣層152可進一步設置於第二晶種層121、第二緩衝層131以及第二層141的側面上。
第一絕緣層150、第二絕緣層151以及第三絕緣層152可包含氧化矽膜、氮化矽膜或氧氮化矽膜。
根據如圖8所示的當前實施例，可提供n型電晶體以及p型電晶體安置於基底110上的CMOS元件。此外，如上所述，因為第一緩衝層130以及第二緩衝層131的厚度分別由於第一晶種層120以及第二晶種層121而減小，所以缺陷密度可減小。
圖9為說明根據本發明概念的另一實施例的CMOS元件200的視圖。參看圖9，CMOS元件200可包含：基底210；晶種層220，位於基底210上；以及緩衝層230，位於晶種層220上。彼此間隔開的第一層240以及第二層241可設置於緩衝層230上。
基底210可為Si基底。晶種層220可包括單一層或多個層。晶種層220可包含硼(B)及/或磷(P)。舉例而言，晶種層220可包含硼(B)、BGe、BSiGe、P、PGe、PSiGe、B：Ge、B：SiGe、P：Ge或P：SiGe。
第一層240可為用於第一類型電晶體的層，且第二層241可為用於第二類型電晶體的層。第一類型電晶體可為n型，且第二類型電晶體可為p型。或者，第一類型可為p型，且第二類型可為n型。n型電晶體可包含n型MOSFET。P型電晶體可包含p 型MOSFET。第一層240以及第二層241可為通道層。
舉例而言，若第一層240或第二層241為用於n型電晶體的層，則第一層240或第二層241可包含III-V族材料。舉例而言，針對n型電晶體，第一層240或第二層241可包含InGaAs、InP、InSb、InGaSb、GaSb及InAs中的至少一者。
若第一層240或第二層241為用於p型電晶體的層，則第一層240或第二層241可包含IV族材料。舉例而言，第一層240或第二層241可包含鍺(Ge)。
舉例而言，晶種層220可具有處於大於0奈米至約100奈米的範圍內的厚度。在另一實例中，晶種層220可具有處於大於0奈米至約50奈米的範圍內的厚度。緩衝層230可具有處於大於0微米至約3微米的範圍內的厚度。舉例而言，緩衝層230可具有處於大於0微米至約2微米的範圍內的厚度。第一絕緣層250可設置於第一層240與第二層241之間。第二絕緣層251可進一步設置於晶種層220、緩衝層230以及第一層240的側面上。第三絕緣層252可進一步設置於晶種層220、緩衝層230以及第二層241的側面上。
第一絕緣層250、第二絕緣層251以及第三絕緣層252可包含氧化矽膜、氮化矽膜或氧氮化矽膜。
CMOS元件200可包含設置於矽基底210上的n型電晶體以及p型電晶體。因為緩衝層230的厚度可由於晶種層220的存在而減小，所以製造CMOS元件200的成本及時間可減少。
在圖9中，第一絕緣層250設置於第一層240與第二層241之間。或者，第一絕緣層250可延伸至緩衝層230中(未圖示)。
接著，將描述根據本發明概念的實施例的製造CMOS元件的方法。
圖10至圖16為說明根據本發明概念的實施例的製造CMOS元件的方法的視圖。參看圖10，可在基底310上形成晶種層320，且可在晶種層320上形成緩衝層330。可在緩衝層330上形成用於第一類型電晶體的材料層340(第一類型電晶體材料層340)。舉例而言，第一類型電晶體可為n型電晶體或p型電晶體。基底310可為基於矽的基底。基底310可以p型摻雜劑或n型摻雜劑摻雜。舉例而言，基底310可為矽基底。具體言之，基底310可為p型矽基底。
舉例而言，第一類型電晶體材料層340可由III-V族材料或IV族材料形成。將在下文描述III-V族材料以及IV族材料。
晶種層320可包含硼(B)及/或磷(P)。舉例而言，晶種層320可包含硼(B)、BGe、BSiGe、P、PGe、PSiGe、B：Ge、B：SiGe、P：Ge或P：SiGe。
緩衝層330可由IV族材料中的至少一者形成。舉例而言，緩衝層330可包含鍺(Ge)。舉例而言，緩衝層330可包含SiGe、GeSn及鍺(Ge)中的至少一者。
基底310與緩衝層330之間的晶格常數差異可由晶種層320減輕，且因此緩衝層330的厚度可減小。緩衝層330減輕基底 310與第一類型電晶體材料層340之間的晶格常數差異以及熱膨脹係數差異，且亦減少缺陷，藉此改良第一類型電晶體材料層340的結晶性。
第一類型電晶體材料層340可具有量子阱結構。可執行濕式處理以及原位退火處理作為第一類型電晶體材料層340的預處理。
參看圖11，可蝕刻第一類型電晶體材料層340以形成包含圖案區域348以及用於第一類型電晶體的第一層347的第一圖案。舉例而言，第一層347可為n型電晶體或p型電晶體的通道層。
緩衝層330可沿著第一圖案的圖案區域348部分地暴露。用於第一類型電晶體的第一層347可使用光阻經由蝕刻製程而形成。接著，如圖12所示，在第一區域348、所暴露的緩衝層330以及用於第一電晶體的第一層347上形成絕緣層350。絕緣層350可由氧化物、氮化物或氧氮化物形成。舉例而言，絕緣層350可由氧化矽(SiO2)、氮化矽(SiNx)或氧氮化矽(SiOxNy)形成。參看圖13，蝕刻絕緣層350以形成包含用於選擇性生長的圖案區域353的第二圖案。緩衝層330可沿著第二圖案的圖案區域353部分地暴露。接著，如圖14所示，可使用第二圖案的圖案區域353經由選擇性生長製程而形成用於第二類型電晶體的第二層355。第二層355可生長至小於、等於或大於第二圖案的圖案區域353的深度的高度。在生長第二層355之後，可經由平坦化製程來將第 二層355的表面平整化。舉例而言，可藉由化學機械拋光方法來執行平坦化製程。平坦化製程為任選的。亦即，可根據第二層355的表面狀態來選擇性地執行平坦化製程。絕緣層350可在選擇性生長製程中用作罩幕。舉例而言，第二層355可用於n型電晶體或p型電晶體。舉例而言，若第一層347用於p型電晶體，則第二層355可用於n型電晶體；且，若第一層347用於n型電晶體，則第二層355可用於p型電晶體。若第二層355用於n型電晶體，則第二層355可由III-V族材料(諸如，包含InGaAs、InP、InSb、InGaSb、GaSb及InAs中的至少一者的材料)形成。若第二層355用於n型電晶體，則第二層355可由IV族材料(諸如，包含鍺(Ge)的材料)形成。
舉例而言，若第二層355由鍺(Ge)形成，則第二層355可藉由磊晶方法而生長。舉例而言，第二層355可藉由首先在相對低的溫度(例如，約400℃)下將鍺(Ge)生長至數奈米(nm)至數十奈米(nm)的厚度且接著在比低溫高的溫度下(例如，在約600℃下)生長鍺(Ge)而形成。在此等步驟期間，剩餘絕緣層350可用作罩幕。因為第一層347的表面覆蓋以絕緣層350，所以第二層355可選擇性地生長於由第二圖案暴露的緩衝層330的區域上。
參看圖15，藉由平坦化製程來將圖14所示的結構的表面平整化以暴露第一層347。舉例而言，可藉由化學機械拋光方法來執行平坦化製程。以此方式，用於第一類型電晶體的第一層347 以及用於第二類型電晶體的第二層355可一起形成於基底310上。舉例而言，相比生長包含III-V族材料的第一層347，生長包含鍺(Ge)的第二層355可較容易且簡單。
接著，參看圖16，可分別在第一層347的兩側上形成第一源電極S1以及第一汲電極D1。或者，可在彼此間隔開的位置處在第一層347的上側上形成第一源電極S1以及第一汲電極D1。可分別在第二層355的兩側上形成第二源電極S2以及第二汲電極D2。或者，可在彼此間隔開的位置處在第二層355的上側上形成第二源電極S2以及第二汲電極D2。舉例而言，可藉由植入方法而形成第一源電極S1及第二源電極S2以及第一汲電極D1及第二汲電極D2。然而，第一源電極S1及第二源電極S2以及第一汲電極D1及第二汲電極D2不限於此。亦即，可藉由其他方法而形成第一源電極S1及第二源電極S2以及第一汲電極D1及第二汲電極D2。舉例而言，第一源電極S1及第二源電極S2以及第一汲電極D1及第二汲電極D2可由導電材料(諸如，金屬或合金)形成。舉例而言，第一源電極S1及第二源電極S2以及第一汲電極D1及第二汲電極D2可由Ti/Au合金或Ge/Au/Ni/Au合金形成。
可在第一層347上形成第一閘極絕緣層360，且可在第二層355上形成第二閘極絕緣層370。舉例而言，第一閘極絕緣層360以及第二閘極絕緣層370可包含Al2O3、SiOx、SixNy、Sc2O3、AlN、Ga2O3、Gd2O3、AlxGa2(1-x)O3、MgO及其組合中的至少一者。然而，第一閘極絕緣層360以及第二閘極絕緣層370不限於此。 舉例而言，通常用於形成閘極絕緣層的任何材料可用於形成第一閘極絕緣層360以及第二閘極絕緣層370。可分別在第一閘極絕緣層360以及第二閘極絕緣層370上形成第一閘電極G1以及第二閘電極G2。可在第一閘電極G1的兩側上形成第一間隔物363。可在第二閘電極G2的兩側上形成第二間隔物373。第一閘電極G1、第一源電極S1以及第一汲電極D1可由各種金屬或導電氧化物形成。第一閘電極G1、第一源電極S1以及第一汲電極D1可由相同材料或不同材料形成。第二閘電極G2、第二源電極S2以及第二汲電極D2可由各種金屬或導電氧化物形成。第二閘電極G2、第二源電極S2以及第二汲電極D2可由相同材料或不同材料形成。因為第一閘極絕緣層360以及第二閘極絕緣層370分別具有大的能帶隙，所以第一閘極絕緣層360以及第二閘極絕緣層370可充當第一層347以及第二層355的阻障層。
接著，圖17至圖23為說明根據本發明概念的另一實施例的製造CMOS元件的方法的視圖。參看圖17，可在基底410上形成晶種層420，且可在晶種層420上形成緩衝層430。接著，可在緩衝層430上形成第一類型電晶體材料層440。基底410可為基於矽的基底。此外，基底410可以p型摻雜劑或n型摻雜劑摻雜。舉例而言，基底410可為矽基底。具體言之，基底410可為p型矽基底。
舉例而言，若第一類型電晶體材料層440為n型電晶體材料層，則第一類型電晶體材料層440可由III-V族材料形成，且 若第一類型電晶體材料層440為p型電晶體材料層，則第一類型電晶體材料層440可由IV族材料形成。晶種層420可包含硼(B)及/或磷(P)。晶種層420、緩衝層430以及第一類型電晶體材料層440可由與上文參看圖10至圖16所述的晶種層320、緩衝層330以及第一類型電晶體材料層340實質上相同的材料形成，且具有與其相同的功能。因此，將不重複其詳細描述。
參看圖18，可蝕刻第一類型電晶體材料層440以形成包含圖案區域418、緩衝層430的部分431以及用於第一類型電晶體的第一層441的第一圖案。晶種層420的部分可沿著第一圖案的圖案區域418暴露。然而，方法不限於此。舉例而言，緩衝層430可沿著第一圖案的圖案區域418暴露。接著，如圖19所示，在所暴露的晶種層420以及用於第一電晶體的第一層441上形成絕緣層434。絕緣層434可由氧化物、氮化物或氧氮化物形成。舉例而言，絕緣層434可由氧化矽(SiO2)、氮化矽(SiNx)或氧氮化矽(SiOxNy)形成。
參看圖20，蝕刻絕緣層434以形成包含用於選擇性生長的圖案區域453的第二圖案。基底410可沿著第二圖案的圖案區域453暴露。接著，如圖21所示，可使用第二圖案的圖案區域453經由選擇性生長製程而形成用於第二類型電晶體的第二層455。絕緣層434可在選擇性生長製程中用作罩幕。舉例而言，第二層455可用於n型電晶體或p型電晶體。舉例而言，若第一層441用於p型電晶體，則第二層455可用於n型電晶體；且，若第一層441 用於n型電晶體，則第二層455可用於p型電晶體。若第二層455用於n型電晶體，則第二層455可由III-V族材料(諸如，包含InGaAs、InP、InSb、InGaSb、GaSb及InAs中的至少一者的材料)形成。若第二層455用於n型電晶體，則第二層455可由IV族材料(諸如，包含鍺(Ge)的材料)形成。
因為第一層441的表面覆蓋以絕緣層434，所以第二層455可選擇性地生長於由第二圖案暴露的基底410的區域上。
參看圖22，可經由平坦化製程來將第一層441以及第二層455平整化。接著，參看圖23，可分別在第一層441的兩側上形成第一源電極S11以及第一汲電極D11。或者，可在彼此間隔開的位置處在第一層441的上側上形成第一源電極S11以及第一汲電極D11。可分別在第二層455的兩側上形成第二源電極S12以及第二汲電極D12。可在第一閘電極G11的兩側上形成第一間隔物463。可在第二閘電極G12的兩側上形成第二間隔物473。或者，可在彼此間隔開的位置處在第二層455的上側上形成第二源電極S12以及第二汲電極D12。可在第一層441上形成第一閘極絕緣層460，且可在第一閘極絕緣層460上形成第一閘電極G11。可在第二層455上形成第二閘極絕緣層470，且可在第二閘極絕緣層470上形成第二閘電極G12。
在根據本發明概念的另一實施例的製造方法中，可在基底上形成晶種層，且可在晶種層上形成緩衝層。接著，可選擇性地生長用於第一類型電晶體的第一層，且可在第一層上選擇性地 生長用於第二類型電晶體的第二層。
彼此耦接的多個不同的大規模的結構可藉由使用本發明概念的實施例的製造方法而包含於晶圓的單一胞元中。舉例而言，如圖24所示，晶圓500的胞元505可包含第一區域510、第二區域520以及第三區域530。舉例而言，第一區域510可為矽區域，第二區域520可為III-V族化合物區域，且第三區域530可為Ge區域。舉例而言，光學元件可安置於第一區域510中，n型電晶體可安置於第二區域520中，且p型電晶體可安置於第三區域530中。舉例而言，光學元件可為發光二極體(LED)、雷射二極體(LD)或光電二極體(PD)。舉例而言，n型電晶體以及p型電晶體可作為用於支援光學元件的光發射或光接收操作的電子元件而操作。此次方式，可實現光子元件整合以及混合式電子及光子電路整合。
儘管已參考本發明概念的例示性實施例特定地展示且描述了基底結構、CMOS元件以及製造CMOS元件的方法，但應理解，可對本發明概念進行形式以及細節上的各種改變，而不脫離隨附申請專利範圍的精神以及範疇。
1‧‧‧基底結構
10‧‧‧基底
20‧‧‧晶種層
30‧‧‧緩衝層

Claims (20)

  1. 一種基底結構，包括：基底；至少一個晶種層，設置於所述基底上且由包括硼(B)及/或磷(P)的材料形成；以及至少一個緩衝層，位於所述晶種層上。
  2. 如申請專利範圍第1項所述的基底結構，其中所述晶種層包含包括硼(B)、BGe、BSiGe、P、PGe、PSiGe、B：Ge、B：SiGe、P：Ge或P：SiGe的至少一層。
  3. 如申請專利範圍第1項所述的基底結構，其中所述緩衝層包含包括鍺(Ge)、SiGe或GeSn的至少一層。
  4. 如申請專利範圍第1項所述的基底結構，其中所述基底為矽基底。
  5. 如申請專利範圍第1項所述的基底結構，更包括位於所述至少一個緩衝層上的半導體層，所述半導體由IV族材料或III-V族材料形成。
  6. 如申請專利範圍第5項所述的基底結構，其中所述半導體由包括鍺(Ge)的IV族材料形成。
  7. 如申請專利範圍第5項所述的基底結構，其中所述半導體由包括InGaAs、InP、InSb、InGaSb、GaSb及InAs中的至少一者的III-V族材料形成。
  8. 如申請專利範圍第1項所述的基底結構，其中所述晶種 層具有處於大於0奈米至約100奈米的範圍內的厚度。
  9. 如申請專利範圍第1項所述的基底結構，其中所述緩衝層具有處於大於0微米至約3微米的範圍內的厚度。
  10. 一種互補金屬氧化物半導體(CMOS)元件，包括：基底；至少一個晶種層，設置於所述基底上且由包括硼(B)及/或磷(P)的材料形成；至少一個緩衝層，位於所述晶種層上；用於第一類型電晶體的第一層，所述第一層安置於所述緩衝層上；用於第二類型電晶體的第二層，所述第二層與所述第一層間隔開且安置於所述晶種層上、所述緩衝層上或所述基底上；以及絕緣層，位於所述第一層與所述第二層之間。
  11. 如申請專利範圍第10項所述的CMOS元件，其中所述晶種層包含包括硼(B)、BGe、BSiGe、P、PGe、PSiGe、B：Ge、B：SiGe、P：Ge或P：SiGe的至少一層。
  12. 如申請專利範圍第10項所述的CMOS元件，其中所述緩衝層包含包括鍺(Ge)、SiGe或GeSn的至少一層。
  13. 如申請專利範圍第10項所述的CMOS元件，其中所述基底為矽基底。
  14. 如申請專利範圍第10項所述的CMOS元件，其中所述晶種層具有處於大於0奈米至約100奈米的範圍內的厚度。
  15. 如申請專利範圍第10項所述的CMOS元件，其中所述緩衝層具有處於大於0微米至約3微米的範圍內的厚度。
  16. 如申請專利範圍第10項所述的CMOS元件，其中所述第一層包括InGaAs、InP、InSb、InGaSb、GaSb及InAs中的至少一者。
  17. 如申請專利範圍第10項所述的CMOS元件，其中所述第二層包括鍺(Ge)。
  18. 如申請專利範圍第10項所述的CMOS元件，其中所述第一類型電晶體包括n型金屬氧化物半導體場效電晶體(MOSFET)，且所述第二類型電晶體包括p型MOSFET。
  19. 一種製造CMOS元件的方法，包括：在基底上形成包括硼(B)及/或磷(P)的晶種層；在所述晶種層上形成緩衝層；在所述緩衝層上形成第一類型電晶體材料層；藉由蝕刻所述第一類型電晶體材料層而形成第一圖案以及用於第一類型電晶體的第一層；在所述第一層以及所述第一圖案上形成絕緣層；藉由蝕刻所述絕緣層而形成用於選擇性生長的第二圖案；以及在所述第二圖案上選擇性地生長用於第二類型電晶體的第二層。
  20. 如申請專利範圍第19項所述的製造CMOS元件的方法，其中所述晶種層包含包括硼(B)、BGe、BSiGe、P、PGe、PSiGe、B：Ge、B：SiGe、P：Ge或P：SiGe的至少一層。
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