CN104600070A - 衬底结构、cmos器件和制造cmos器件的方法 - Google Patents

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Abstract

本发明公开了一种衬底结构、包括该衬底结构的互补金属氧化物半导体CMOS器件和制造该CMOS器件的方法，其中衬底结构包括：衬底；位于衬底上的由包括硼B和/或磷P的材料形成的至少一个晶种层；以及位于晶种层上的缓冲层。该衬底结构可减小缓冲层的厚度，并且还提高了形成有该衬底结构的半导体器件的性能特征。

Description

衬底结构、CMOS器件和制造CMOS器件的方法
相关申请的交叉引用
本申请要求于2013年10月31日在韩国知识产权局提交的韩国专利申请No.10-2013-0131507的优先权，该申请的公开以引用方式全文并入本文中。
技术领域
本发明构思涉及一种衬底结构、包括该衬底结构的互补金属氧化物半导体(CMOS)器件以及制造该CMOS器件的方法。
背景技术
已积极地进行研究以研发诸如利用周期表III-V族半导体材料的器件的化合物半导体。由于III-V族化合物半导体材料的电子迁移率等于或大于硅(Si)的电子迁移率的约10倍至1,000倍，因此在CMOS器件中使用III-V族化合物半导体材料以形成高速沟道或高效太阳能电池。
诸如InP、GaAs、GaSb或InSb衬底的III-V族衬底广泛用于在其上生长III-V族半导体材料。然而，与Si衬底相比，这种衬底是昂贵的，且在处理期间容易破损，并且难以大面积地制造这种衬底。例如，这种衬底的最大市售尺寸为约6英寸。因此，研发利用Si衬底而非III-V族衬底的半导体器件。
此外，近来，对用于实现基于硅的光子集成电路的技术的关注增加；并且，随之对利用III-V族化合物半导体材料在Si衬底上形成器件的技术的需求增加，所述器件诸如光源(例如，发光二极管(LED)和激光二极管(LD))和用于高速器件的晶体管。如果III-V族化合物半导体集成在大面积Si衬底上，则可使用用于制造硅的现有技术的处理，并且可降低成本。
然而，由于III-V族化合物半导体材料与Si衬底之间的晶格常数差异和热膨胀系数差异导致存在各种缺陷，因此这种器件的应用受到限制。例如，如果生长其晶格常数小于衬底晶格常数的半导体薄膜，则会通过压应力导致位错；而，如果生长其晶格常数大于衬底晶格常数的半导体薄膜，则会通过张应力导致开裂。
此外，已研发了在Si衬底上生长锗(Ge)的技术，以形成p型金属氧化物半导体(MOS)器件。由于锗(Ge)具有高度的空穴迁移率和小的能带隙，因此锗(Ge)的使用可降低功耗。然而，对于锗(Ge)在这种应用中的实际使用，会需要可用于批量生产的高质量锗(Ge)晶体生长方法。
发明内容
根据本发明构思的一方面，提供了一种能够减小缓冲层的厚度的衬底结构。
根据本发明构思的另一方面，提供了一种互补金属氧化物半导体(CMOS)器件，该CMOS器件包括设置在单个衬底上的n型晶体管层和p型晶体管层。
根据本发明构思的另一方面，提供了一种制造在单个衬底上包括n型晶体管层和p型晶体管层的CMOS器件的方法。
本发明构思的实施例提供了一种衬底结构，该衬底结构包括：衬底；至少一个晶种层，其设置在衬底上并且由包括硼(B)或磷(P)的材料形成；以及位于晶种层上的至少一个缓冲层。
晶种层可具有包括硼(B)、BGe、BSiGe、P、PGe、PSiGe、B:Ge、B:SiGe、P:Ge或P:SiGe的至少一层。符号“X:Y”在本申请中用于指示一种掺杂的材料，其主要包括物质“Y”，掺杂有相对少量的物质“X”。因此，例如，符号B:Ge是指掺杂有硼的锗，这是一种与物质BGe相比可具有一定程度的不同的化学性质和/或结构的材料。
缓冲层可具有包括锗(Ge)、SiGe或GeSn的至少一层。
衬底可为基于硅的衬底。
衬底可为硅衬底。
衬底结构还可包括位于至少一个缓冲层上的半导体层，所述半导体层由IV族材料或III-V族材料形成。
IV族材料可包括锗(Ge)。
III-V族材料可包括InGaAs、InP、InSb、InGaSb、GaSb和InAs中的至少一个。
晶种层的厚度可在大于0nm至约100nm的范围内。
缓冲层的厚度可在大于0μm至约3μm的范围内。
本发明构思的实施例提供了一种CMOS器件，该CMOS器件包括：衬底；至少一个晶种层，其设置在衬底上并由包括硼(B)和/或磷(P)的材料形成；位于晶种层上的至少一个缓冲层；用于第一类型晶体管的第一层，该第一层设置在缓冲层上；用于第二类型晶体管的第二层，该第二层与第一层间隔开并且设置在晶种层、缓冲层或衬底上；以及位于第一层与第二层之间的绝缘层。
本发明构思的实施例提供了一种制造CMOS器件的方法，所述方法包括步骤：在衬底上形成包括硼(B)和/或磷(P)的晶种层；在晶种层上形成缓冲层；在缓冲层上形成第一类型的晶体管材料层；通过蚀刻第一类型的晶体管材料层来形成第一图案和用于第一类型的晶体管的第一层；在第一层和第一图案上形成绝缘层；通过蚀刻绝缘层来形成用于选择性生长的第二图案；以及在第二图案上选择性地生长用于第二类型的晶体管的第二层。
在一个方面，该衬底结构包括：衬底；设置在衬底上并且由包括硼(B)和/或磷(P)的材料形成的至少一个晶种层；以及位于晶种层上的至少一个缓冲层。
在一些实施例中，衬底结构包括晶种层，其具有包括硼(B)、BGe、BSiGe、P、PGe、PSiGe、B:Ge、B:SiGe、P:Ge或P:SiGe的至少一层。
在一些实施例中，衬底结构包括缓冲层，其具有包括锗(Ge)、SiGe或GeSn的至少一层。
在一些实施例中，衬底结构包括衬底，其为硅衬底。
在一些实施例中，衬底结构还包括位于至少一个缓冲层上的半导体层，所述半导体层由IV族材料或III-V族材料形成。
在一些实施例中，衬底结构包括半导体层，其由包括锗(Ge)的IV族材料形成。
在一些实施例中，衬底结构包括半导体层，其由包括InGaAs、InP、InSb、InGaSb、GaSb和InAs中的至少一个的III-V族材料形成。
在一些实施例中，衬底结构包括厚度在大于0nm至约100nm的范围内的晶种层。
在一些实施例中，衬底结构包括厚度在大于0μm至约3μm的范围内的缓冲层。
在一个方面，一种互补金属氧化物半导体(CMOS)器件包括：衬底；至少一个晶种层，其设置在衬底上并且由包括硼(B)和/或磷(P)的材料形成；位于晶种层上的至少一个缓冲层；用于第一类型晶体管的第一层，所述第一层设置在缓冲层上；用于第二类型晶体管的第二层，所述第二层与第一层间隔开并且设置在晶种层、缓冲层或衬底上；以及位于第一层与第二层之间的绝缘层。
在一个实施例中，CMOS器件包括晶种层，其具有包括硼(B)、BGe、BSiGe、P、PGe、PSiGe、B:Ge、B:SiGe、P:Ge或P:SiGe的至少一层。
在一个实施例中，CMOS器件包括缓冲层，其具有包括锗(Ge)、SiGe或GeSn的至少一层。
在一个实施例中，CMOS器件包括衬底，其为硅衬底。
在一个实施例中，CMOS器件包括厚度在大于0nm至约100nm的范围内的晶种层。
在一个实施例中，CMOS器件包括厚度在大于0μm至约3μm的范围内的缓冲层。
在一个实施例中，CMOS器件包括第一层，其包括InGaAs、InP、InSb、InGaSb、GaSb和InAs中的至少一个。
在一个实施例中，CMOS器件具有包括锗(Ge)的第二层。
在一个实施例中，CMOS器件包括第一类型的晶体管和第二类型的晶体管，第一类型的晶体管包括n型金属氧化物半导体场效应晶体管(MOSFET)，第二类型的晶体管包括p型MOSFET。
在一个方面，一种制造CMOS器件的方法，包括以下步骤：在衬底上形成包括硼(B)和/或磷(P)的晶种层；在晶种层上形成缓冲层；在缓冲层上形成第一类型的晶体管材料层；通过蚀刻第一类型的晶体管材料层来形成第一图案和用于第一类型的晶体管的第一层；在第一层和第一图案上形成绝缘层；通过蚀刻绝缘层来形成用于选择性生长的第二图案；以及在第二图案上选择性地生长用于第二类型的晶体管的第二层。
在一个实施例中，所述方法中的晶种层具有包括硼(B)、BGe、BSiGe、P、PGe、PSiGe、B:Ge、B:SiGe、P:Ge或P:SiGe的至少一层。
附图说明
通过以下结合附图的具体实施方式，将更加清楚地理解本发明构思的示例性实施例，其中：
图1是示出根据本发明构思的示例性实施例的衬底结构的示意图；
图2是示出图1所示的衬底结构的晶种层包括多层的示例的示意图；
图3是示出图2所示的衬底结构的缓冲层包括多层的示例的示意图；
图4是示出图1所示的衬底结构还包括半导体层的示例的示意图；
图5和图6是示出用于本发明构思的示例性实施例的衬底结构的示例的示意图；
图7是示出用于与图4和图5所示的衬底结构比较的比较例的示意图；
图8是示出根据本发明构思的示例性实施例的互补金属氧化物半导体(CMOS)器件的示意图；
图9是示出根据本发明构思的另一示例性实施例的CMOS器件的示意图；
图10至图16是示出根据本发明构思的示例性实施例的制造CMOS器件的方法的示意图；
图17至图23是示出根据本发明构思的另一示例性实施例的制造CMOS器件的方法的示意图；以及
图24是示出根据本发明构思的示例性实施例的CMOS器件设置在晶圆上的示例的示意图。
具体实施方式
如本文所用，术语“和/或”包括相关所列项的一个或多个的任意和所有组合。当诸如“……中的至少一个”的表达位于一列元件之后时，其对整列元件进行修饰，而不修饰所述列中的单独的元件。
下文中，将根据本发明构思的示例性实施例参照附图详细地描述互补金属氧化物半导体(CMOS)器件和制造CMOS器件的方法。在附图中，相同的附图标记指代相同的元件，并且为了清楚地显示，可夸大各个元件的尺寸。本文所述的实施例仅是为了示出的目的，并且可对其作出各种修改。在以下描述中，当一个元件被称作“在”另一元件“上方”或“之上”时，所述一个元件可直接在所述另一元件上同时与所述另一元件接触，或者可在所述另一元件上而不与所述另一元件接触。
图1是示出根据本发明构思的示例性实施例的衬底结构1的示图。衬底结构1可包括衬底10、衬底10上的晶种层20和位于晶种层20上的缓冲层30。衬底10可为基于硅(Si)的衬底。例如，衬底10可为Si衬底。另外，例如，衬底10可掺杂有p型掺杂物或n型掺杂物。
晶种层20可具有包括硼(B)和/或磷(P)的至少一层。例如，晶种层20可具有包括硼(B)、BGe、BSiGe、P、PGe、PSiGe、B:Ge、B:SiGe、P:Ge或P:SiGe的至少一层。如前面讨论的，符号B:Ge是指掺杂有硼(B)的锗(Ge)。
缓冲层30可由含有锗(Ge)的材料形成。例如，缓冲层30可具有包括锗(Ge)、SiGe或GeSn的至少一层。缓冲层30可在例如450℃或更低的相对低温下生长。
可设置缓冲层30以减小由于衬底10与随后生长的一层之间的晶格常数差异导致的位错。缓冲层30也可有助于抑制由于衬底10与将生长的一层之间的热膨胀系数差异导致的开裂。缓冲层30可生长至预定厚度，以提高将要生长的一层的结晶度和质量。然而，生长缓冲层30会需要大量的时间和成本。因此，如果可减小缓冲层30的厚度而不会不利地影响性能，则可节省时间和成本。晶种层20可有助于减小缓冲层30的厚度。例如，晶种层20可在缓冲层30生长时减小缺陷。
例如，晶种层20的厚度可在大于0nm至约100nm的范围内。在另一示例中，晶种层20的厚度可在大于0nm至约50nm的范围内。由于晶种层20，缓冲层30的厚度可减小，同时保持高性能特征。然而，如果晶种层20的厚度大于约100nm，则缺陷密度或表面粗糙度会增大，因此难以减小缓冲层30的厚度。例如，在与合适的晶种层20组合时，缓冲层30的厚度可在大于0μm至约3μm的范围内。在另一示例中，缓冲层30的厚度可在大于0μm至约2μm的范围内。
图2示出了其中晶种层20包括多层的示例。参照图2，衬底结构1A可包括Si衬底10、包括多层并且设置在Si衬底10上的晶种层20以及位于晶种层20上的缓冲层30。
例如，晶种层20可包括第一层21、第二层22、第三层23和第四层24。例如，晶种层20可具有硼(B)层和BGe层交替布置的结构。可替换地，在晶种层20中，BGe层和BGeSi层可交替布置。可替换地，晶种层20可包括递变层，诸如递变的Bx1Ge1-x1(其中0＜x1＜1)层。晶种层20也可具有按照相似的方式起作用的其它各种结构。
图3示出了其中缓冲层30包括多层的示例。参照图3，衬底结构1B可包括Si衬底10、Si衬底10上的晶种层20(诸如图2所示的四层结构)和包括多层并且设置在晶种层20上的缓冲层30。缓冲层30因此可包括第五层31和第六层32。例如，缓冲层30可包括Ge层31和SiGe层32。可替换地，缓冲层30可包括递变层，诸如递变的Six2Ge1-x2(其中0＜x2＜1)层。
此外，第二晶种层(图3中未示出)可设置在缓冲层30的第五层31与第六层32之间。
图4示出了将半导体层40另外设置在缓冲层30上的示例。参照图4，衬底结构1C可包括衬底10、位于衬底10上的晶种层20、位于晶种层20上的缓冲层30和位于缓冲层30上的半导体层40。例如，半导体层40可由IV族材料或III-V族材料形成。例如，半导体层40可包括锗(Ge)。可替换地，半导体层40可包括InGaAs、InP、InSb、InGaSb、GaSb和InAs中的至少一个。
缓冲层30可通过减小衬底10与半导体层40之间的晶格常数差异来减小穿透位错密度。如果缓冲层30相对厚，则在缓冲层30上生长的半导体层40可具有低程度的穿透位错密度，因此具有高等级的质量。然而，制造成本和时间会与缓冲层30的厚度成比例地增加。根据本发明构思的实施例，由于存在晶种层20，因此即使缓冲层30的厚度减小，也可提高半导体层40的结晶度。
图5和图6示出了根据掺杂有硼(B)的晶种层的生长时间段的Ge缓冲层(例如，图1至图4中的缓冲层30)的厚度。在图5所示的示例中，硼晶种层设置在Si衬底上以达到约6nm的厚度，然后生长Ge缓冲层。在这种情况下，穿透位错密度为约1.0×107/cm2，并且Ge缓冲层的厚度为约400nm。在图6所示的示例中，掺杂有硼(B)的Ge晶种层设置在Si衬底上以达到约10nm的厚度，然后生长Ge缓冲层。在该实施例中，在Ge在各个层中的各自浓度方面，Ge缓冲层与Ge晶种层可存在区别。在这种情况下，穿透位错密度为约0.5×107/cm2，并且Ge缓冲层的厚度为约120nm。与图5和图6所示的示例比较，图7示出了Ge缓冲层生长在Si衬底上同时在它们之间没有晶种层的比较例。在这种情况下，即使Ge缓冲层的厚度比图5和图6的示例中的大得多(约600nm)，穿透位错密度也比图5和图6的示例中的大得多(约3.0×107/cm2)。
图8是示出根据本发明构思的实施例的CMOS器件100的示图。
CMOS器件100可包括衬底110、设置在衬底110上并且彼此间隔开的第一晶种层120和第二晶种层121、位于第一晶种层120上的第一缓冲层130以及位于第二晶种层121上的第二缓冲层131。衬底110可为Si衬底。如上所述，第一晶种层120和第二晶种层121的每一个可包括单层或多层。第一晶种层120和第二晶种层121可包括硼(B)和/或磷(P)。例如，第一晶种层120和第二晶种层121可包括硼(B)、BGe、BSiGe、P、PGe、PSiGe、B:Ge、B:SiGe、P:Ge或P:SiGe。
如上所述，第一晶种层120和第二晶种层121可由相同材料或不同的晶种层材料形成。如上所述，第一缓冲层130和第二缓冲层131也可由相同材料或不同的缓冲层材料形成。
用于第一类型的晶体管的第一层140可设置在第一缓冲层130上，并且用于第二类型的晶体管的第二层141可设置在第二缓冲层131上。第一类型的晶体管可为n型，而第二类型的晶体管可为p型。可替换地，第一类型可为p型，而第二类型可为n型。n型晶体管可包括n型金属氧化物半导体场效应晶体管(MOSFET)。p型晶体管可包括p型MOSFET。用于n型晶体管的层140或141可由具有高电子迁移率的材料形成，而用于p型晶体管的层141或140可由具有高空穴迁移率的材料形成。例如，第一层140和第二层141可为沟道层。
例如，如果第一层140或第二层141是用于n型晶体管的层，则第一层140或第二层141可包括III-V族材料。例如，对于n型晶体管，第一层140或第二层141可包括InGaAs、InP、InSb、InGaSb、GaSb和InAs中的至少一个。
如果第一层140或第二层141是用于p型晶体管的层，则第一层140或第二层141可包括IV族材料。例如，第一层140或第二层141可包括锗(Ge)。
第一晶种层120和第二晶种层121的厚度可在大于0nm至约100nm的范围内。例如，第一晶种层120和第二晶种层121的厚度可在大于0nm至约50nm的范围内。由于存在第一晶种层120和第二晶种层121，第一缓冲层130和第二缓冲层131的各自厚度可减小，同时保持高性能特征。然而，如果第一晶种层120和/或第二晶种层121的厚度大于约100nm，则缺陷密度或表面粗糙度会增大，因此难以减小第一缓冲层130和第二缓冲层131的厚度。例如，在分别与合适的晶种层120或121组合时，第一缓冲层130和第二缓冲层131的厚度可在大于0μm至约3μm的范围内。在另一示例中，第一缓冲层130和第二缓冲层131的厚度可在大于0μm至约2μm的范围内。第一绝缘层150可设置在第一晶种层120与第二晶种层121之间、第一缓冲层130与第二缓冲层131之间、以及第一层140与第二层141之间。第二绝缘层151还可设置在第一晶种层120、第一缓冲层130和第一层140的侧部上。第三绝缘层152还可设置在第二晶种层121、第二缓冲层131和第二层141的侧部上。
第一绝缘层150、第二绝缘层151和第三绝缘层152可包括氧化硅膜、氮化硅膜或氧氮化硅膜。
根据图8所示的当前实施例，可提供n型晶体管和p型晶体管设置在衬底110上的CMOS器件。此外，由于第一缓冲层130和第二缓冲层131的厚度分别由于第一晶种层120和第二晶种层121而减小，因此缺陷密度可减小，如上所述。
图9是示出根据本发明构思的另一实施例的CMOS器件200的示图。参照图9，CMOS器件200可包括衬底210、位于衬底210上的晶种层220和位于晶种层220上的缓冲层230。彼此间隔开的第一层240和第二层241可设置在缓冲层230上。
衬底210可为Si衬底。晶种层220可包括单层或多层。晶种层220可包括硼(B)和/或磷(P)。例如，晶种层220可包括硼(B)、BGe、BSiGe、P、PGe、PSiGe、B:Ge、B:SiGe、P:Ge或P:SiGe。
第一层240可为用于第一类型晶体管的层，而第二层241可为用于第二类型晶体管的层。第一类型的晶体管可为n型，而第二类型的晶体管可为p型。可替换地，第一类型可为p型，而第二类型可为n型。n型晶体管可包括n型MOSFET。p型晶体管可包括p型MOSFET。第一层240和第二层241可为沟道层。
例如，如果第一层240或第二层241是用于n型晶体管的层，则第一层240或第二层241可包括III-V族材料。例如，对于n型晶体管，第一层240或第二层241可包括InGaAs、InP、InSb、InGaSb、GaSb和InAs中的至少一个。
如果第一层240或第二层241是用于p型晶体管的层，则第一层240或第二层241可包括IV族材料。例如，第一层240或第二层241可包括锗(Ge)。
例如，晶种层220的厚度可在大于0nm至约100nm的范围内。在另一示例中，晶种层220的厚度可在大于0nm至约50nm的范围内。缓冲层230的厚度可在大于0μm至约3μm的范围内。例如，缓冲层230的厚度可在大于0μm至约2μm的范围内。第一绝缘层250可设置在第一层240和第二层241之间。第二绝缘层251还可设置在晶种层220、缓冲层230和第一层240的侧部上。第三绝缘层252还可设置在晶种层220、缓冲层230和第二层241的侧部上。
第一绝缘层250、第二绝缘层251和第三绝缘层252可包括氧化硅膜、氮化硅膜或氧氮化硅膜。
CMOS器件200可包括设置在硅衬底210上的n型晶体管和p型晶体管。因为缓冲层230的厚度由于存在晶种层220而减小，所以制造CMOS器件200的成本和时间可减少。
在图9中，第一绝缘层250设置在第一层240与第二层241之间。可替换地，第一绝缘层250可延伸至缓冲层230中(未示出)。
接着，将根据本发明构思的实施例描述制造CMOS器件的方法。
图10至图16是示出根据本发明构思的实施例的制造CMOS器件的方法的示图。参照图10，晶种层320可形成在衬底310上，并且缓冲层330可形成在晶种层320上。用于第一类型晶体管的材料层340(第一类型的晶体管材料层340)可形成在缓冲层330上。例如，第一类型的晶体管可为n型晶体管或p型晶体管。衬底310可为基于硅的衬底。衬底310可掺杂有p型掺杂物或n型掺杂物。例如，衬底310可为硅衬底。具体地说，衬底310可为p型硅衬底。
例如，第一类型的晶体管材料层340可由III-V族材料或IV族材料形成。将在下文中描述所述III-V族材料和IV族材料。
晶种层320可包括硼(B)和/或磷(P)。例如，晶种层320可包括硼(B)、BGe、BSiGe、P、PGe、PSiGe、B:Ge、B:SiGe、P:Ge或P:SiGe。
缓冲层330可由IV族材料中的至少一个形成。例如，缓冲层330可包括锗(Ge)。例如，缓冲层330可包括SiGe、GeSn和锗(Ge)中的至少一个。
衬底310与缓冲层330之间的晶格常数差异可通过晶种层320减小，因此缓冲层330的厚度可减小。缓冲层330减小了衬底310与第一类型的晶体管材料层340之间的晶格常数差异和热膨胀系数差异，并且也减小了缺陷，从而提高了第一类型的晶体管材料层340的结晶度。
第一类型的晶体管材料层340可具有量子阱结构。可执行湿法处理和原位退火处理作为用于第一类型的晶体管材料层340的预处理。
参照图11，可将第一类型的晶体管材料层340进行蚀刻以形成包括图案区348的第一图案以及用于第一类型晶体管的第一层347。例如，第一层347可为n型晶体管或p型晶体管的沟道层。
缓冲层330可沿着第一图案的图案区348部分地暴露。可通过利用光致抗蚀剂的蚀刻处理形成用于第一类型的晶体管的第一层347。接着，如图12所示，将绝缘层350形成在图案区348、暴露的缓冲层330和用于第一晶体管的第一层347上。绝缘层350可由氧化物、氮化物或氧氮化物形成。例如，绝缘层350可由二氧化硅(SiO2)、氮化硅(SiNx)或氧氮化硅(SiOxNy)形成。参照图13，将绝缘层350进行蚀刻以形成包括用于选择性生长的图案区353的第二图案。缓冲层330可沿着第二图案的图案区353部分地暴露。接着，如图14所示，可利用第二图案的图案区353通过选择性生长处理形成用于第二类型的晶体管的第二层355。第二层355可生长至小于、等于或大于第二图案的图案区353的深度的高度。在生长第二层355之后，第二层355的表面可通过平面化处理而被平整化。例如，可通过化学机械抛光法执行平面化处理。平面化处理是选择性的。也就是说，可根据第二层355的表面状态选择性地执行平面化处理。在选择性生长处理中，绝缘层350可用作掩模。例如，第二层355可用于n型晶体管或p型晶体管。例如，如果第一层347用于p型晶体管，则第二层355可用于n型晶体管；而如果第一层347用于n型晶体管，则第二层355可用于p型晶体管。如果第二层355用于n型晶体管，则第二层355可由III-V族材料形成，所述III-V族材料诸如包括InGaAs、InP、InSb、InGaSb、GaSb和InAs中的至少一个的材料。如果第二层355用于p型晶体管，则第二层355可由诸如包括锗(Ge)材料的IV族材料形成。
例如，如果第二层355由锗(Ge)形成，则可通过外延法生长第二层355。例如，可通过以下步骤形成第二层355：首先在相对低温(例如，约400℃)下生长锗(Ge)以达到几纳米(nm)至几十纳米(nm)的厚度；以及随后在高于所述低温的温度(例如，约600℃)下生长锗(Ge)。在这些步骤期间，其余的绝缘层350可用作掩模。由于第一层347的表面覆盖有绝缘层350，因此第二层355可选择性地生长在通过第二图案暴露的缓冲层330的区域上。
参照图15，通过平面化处理将图14所示的结构的表面平整化以暴露第一层347。例如，可通过化学机械抛光法执行平面化处理。这样，用于第一类型的晶体管的第一层347和用于第二类型的晶体管的第二层355可一起形成在衬底310上。例如，包括锗(Ge)的第二层355的生长可比包括III-V族材料的第一层347的生长更容易和更简单。
接着，参照图16，第一源电极S1和第一漏电极D1可分别形成在第一层347的两侧上。可替换地，第一源电极S1和第一漏电极D1可在彼此间隔开的位置形成在第一层347的上侧上。第二源电极S2和第二漏电极D2可分别形成在第二层355的两侧上。可替换地，第二源电极S2和第二漏电极D2可在彼此间隔开的位置形成在第二层355的上侧上。例如，可通过注入法形成第一源电极S1和第二源电极S2以及第一漏电极D1和第二漏电极D2。然而，第一源电极S1和第二源电极S2以及第一漏电极D1和第二漏电极D2不限于此。也就是说，可通过其它方法形成第一源电极S1和第二源电极S2以及第一漏电极D1和第二漏电极D2。例如，第一源电极S1和第二源电极S2以及第一漏电极D1和第二漏电极D2可由诸如金属或合金的导电材料形成。例如，第一源电极S1和第二源电极S2以及第一漏电极D1和第二漏电极D2可由Ti/Au合金或Ge/Au/Ni/Au合金形成。
第一栅极绝缘层360可形成在第一层347上，并且第二栅极绝缘层370可形成在第二层355上。例如，第一栅极绝缘层360和第二栅极绝缘层370可包括Al2O3、SiOx、SixNy、Sc2O3、AlN、Ga2O3、Gd2O3、AlxGa2(1-x)O3、MgO和它们的组合中的至少一个。然而，第一栅极绝缘层360和第二栅极绝缘层370不限于此。例如，通常用于形成栅极绝缘层的任何材料可用于形成第一栅极绝缘层360和第二栅极绝缘层370。第一栅电极G1和第二栅电极G2可分别形成在第一栅极绝缘层360和第二栅极绝缘层370上。第一间隔件363可形成在第一栅电极G1的两侧上。第二间隔件373可形成在第二栅电极G2的两侧上。第一栅电极G1、第一源电极S1和第一漏电极D1可由各种金属或导电氧化物形成。第一栅电极G1、第一源电极S1和第一漏电极D1可由相同材料或不同材料形成。第二栅电极G2、第二源电极S2和第二漏电极D2可由各种金属或导电氧化物形成。第二栅电极G2、第二源电极S2和第二漏电极D2可由相同材料或不同材料形成。由于第一栅极绝缘层360和第二栅极绝缘层370分别具有大的能带隙，因此第一栅极绝缘层360和第二栅极绝缘层370可用作用于第一层347和第二层355的势垒层。
接着，图17至图23是示出根据本发明构思的另一实施例的制造CMOS器件的方法的示图。参照图17，晶种层420可形成在衬底410上，并且缓冲层430可形成在晶种层420上。然后，第一类型的晶体管材料层440可形成在缓冲层430上。衬底410可为基于硅的衬底。此外，衬底410可掺杂有p型掺杂物或n型掺杂物。例如，衬底410可为硅衬底。具体地说，衬底410可为p型硅衬底。
例如，如果第一类型的晶体管材料层440是n型晶体管材料层，则第一类型的晶体管材料层440可由III-V族材料形成，而如果第一类型的晶体管材料层440是p型晶体管材料层，则第一类型的晶体管材料层440可由IV族材料形成。晶种层420可包括硼(B)和/或磷(P)。与以上参照图10至图16描述的晶种层320、缓冲层330和第一类型的晶体管材料层340相比，晶种层420、缓冲层430和第一类型的晶体管材料层440可由基本相同的材料形成并具有相同的功能。因此，将不重复对其的详细描述。
参照图18，可将第一类型的晶体管材料层440进行蚀刻以形成包括图案区418的第一图案、缓冲层430的一部分431和用于第一类型晶体管的第一层441。晶种层420的一部分可沿着第一图案的图案区418暴露出来。然而，该方法不限于此。例如，缓冲层430可沿着第一图案的图案区418暴露出来。接着，如图19所示，绝缘层434形成在暴露的晶种层420和用于第一晶体管的第一层441上。绝缘层434可由氧化物、氮化物或氧氮化物形成。例如，绝缘层434可由二氧化硅(SiO2)、氮化硅(SiNx)或氧氮化硅(SiOxNy)形成。
参照图20，将绝缘层434进行蚀刻以形成包括用于选择性生长的图案区453的第二图案。衬底410可沿着第二图案的图案区453暴露出来。接着，如图21所示，可利用第二图案的图案区453通过选择性生长处理形成用于第二类型的晶体管的第二层455。在选择性生长处理中，绝缘层434可用作掩模。例如，第二层455可用于n型晶体管或p型晶体管。例如，如果第一层441用于p型晶体管，则第二层455可用于n型晶体管；而如果第一层441用于n型晶体管，则第二层455可用于p型晶体管。如果第二层455用于n型晶体管，则第二层455可由III-V族材料形成，所述III-V族材料诸如包括InGaAs、InP、InSb、InGaSb、GaSb和InAs中的至少一个的材料。如果第二层455用于p型晶体管，则第二层455可由诸如包括锗(Ge)的材料的IV族材料形成。
由于第一层441的表面覆盖有绝缘层434，因此第二层455可选择性地生长在通过第二图案暴露的衬底410的区域上。
参照图22，可通过平面化处理将第一层441和第二层455平整化。接着，参照图23，第一源电极S11和第一漏电极D11可分别形成在第一层441的两侧上。可替换地，第一源电极S11和第一漏电极D11可在彼此间隔开的位置形成在第一层441的上侧上。第二源电极S12和第二漏电极D12可分别形成在第二层455的两侧上。第一间隔件463可形成在第一栅电极G11的两侧上。第二间隔件473可形成在第二栅电极G12的两侧上。可替换地，第二源电极S12和第二漏电极D12可在彼此间隔开的位置形成在第二层455的上侧上。第一栅极绝缘层460可形成在第一层441上，第一栅电极G11可形成在第一栅极绝缘层460上。第二栅极绝缘层470可形成在第二层455上，第二栅电极G12可形成在第二栅极绝缘层470上。
在根据本发明构思的另一实施例的制造方法中，晶种层可形成在衬底上，并且缓冲层可形成在晶种层上。然后，可在其上选择性地生长用于第一类型的晶体管的第一层，并且可选择性地生长用于第二类型的晶体管的第二层。
利用本发明构思的实施例的制造方法，在晶圆的单个单元中可包括彼此结合的多个不同的大型结构(epic structure)。例如，如图24所示，晶圆500的单元505可包括第一区510、第二区520和第三区530。例如，第一区510可为硅区，第二区520可为III-V族化合物区，第三区530可为Ge区。例如，光学器件可设置在第一区510中，n型晶体管可设置在第二区520中，p型晶体管可设置在第三区530中。例如，光学器件可为发光二极管(LED)、激光二极管(LD)或光电二极管(PD)。例如，n型晶体管和p型晶体管可作为用于支持光学器件的光发射操作或光接收操作的电子器件来进行操作。这样，可实现光子器件集成和混合电子和光子电路集成。
虽然已经参照本发明构思的示例性实施例具体示出和描述了衬底结构、CMOS器件和制造CMOS器件的方法，但是应该理解，在不脱离权利要求的精神和范围的情况下可对其作出形式和细节上的各种改变。

Claims (20)

1.一种衬底结构，其包括：
衬底；
至少一个晶种层，其设置在所述衬底上并且由包括硼(B)和/或磷(P)的材料形成；以及
位于所述晶种层上的至少一个缓冲层。
2.根据权利要求1所述的衬底结构，其中，所述晶种层具有包括硼(B)、BGe、BSiGe、P、PGe、PSiGe、B:Ge、B:SiGe、P:Ge或P:SiGe的至少一层。
3.根据权利要求1所述的衬底结构，其中，所述缓冲层具有包括锗(Ge)、SiGe或GeSn的至少一层。
4.根据权利要求1所述的衬底结构，其中，所述衬底是硅衬底。
5.根据权利要求1所述的衬底结构，还包括位于至少一个缓冲层上的半导体层，所述半导体层由IV族材料或III-V族材料形成。
6.根据权利要求5所述的衬底结构，其中，所述半导体层由包括锗(Ge)的IV族材料形成。
7.根据权利要求5所述的衬底结构，其中，所述半导体层由包括InGaAs、InP、InSb、InGaSb、GaSb和InAs中的至少一个的III-V族材料形成。
8.根据权利要求1所述的衬底结构，其中，所述晶种层的厚度在大于0nm至100nm的范围内。
9.根据权利要求1所述的衬底结构，其中，所述缓冲层的厚度在大于0μm至3μm的范围内。
10.一种互补金属氧化物半导体器件，包括：
衬底；
至少一个晶种层，其设置在所述衬底上并由包括硼(B)和/或磷(P)的材料形成；
位于所述晶种层上的至少一个缓冲层；
用于第一类型晶体管的第一层，所述第一层设置在所述缓冲层上；
用于第二类型晶体管的第二层，所述第二层与所述第一层间隔开并且设置在所述晶种层、所述缓冲层或所述衬底上；以及
位于所述第一层与所述第二层之间的绝缘层。
11.根据权利要求10所述的互补金属氧化物半导体器件，其中，所述晶种层具有包括硼(B)、BGe、BSiGe、P、PGe、PSiGe、B:Ge、B:SiGe、P:Ge或P:SiGe的至少一层。
12.根据权利要求10所述的互补金属氧化物半导体器件，其中，所述缓冲层具有包括锗(Ge)、SiGe或GeSn的至少一层。
13.根据权利要求10所述的互补金属氧化物半导体器件，其中，所述衬底是硅衬底。
14.根据权利要求10所述的互补金属氧化物半导体器件，其中，所述晶种层的厚度在大于0nm至100nm的范围内。
15.根据权利要求10所述的互补金属氧化物半导体器件，其中，所述缓冲层的厚度在大于0μm至3μm的范围内。
16.根据权利要求10所述的互补金属氧化物半导体器件，其中，所述第一层包括InGaAs、InP、InSb、InGaSb、GaSb和InAs中的至少一个。
17.根据权利要求10所述的互补金属氧化物半导体器件，其中，所述第二层包括锗(Ge)。
18.根据权利要求10所述的互补金属氧化物半导体器件，其中，所述第一类型的晶体管包括n型金属氧化物半导体场效应晶体管，并且所述第二类型的晶体管包括p型金属氧化物半导体场效应晶体管。
19.一种制造互补金属氧化物半导体器件的方法，该方法包括步骤：
在衬底上形成包括硼(B)和/或磷(P)的晶种层；
在所述晶种层上形成缓冲层；
在所述缓冲层上形成第一类型的晶体管材料层；
通过蚀刻所述第一类型的晶体管材料层来形成第一图案和用于第一类型的晶体管的第一层；
在所述第一层和所述第一图案上形成绝缘层；
通过蚀刻所述绝缘层来形成用于选择性生长的第二图案；以及
在所述第二图案上选择性地生长用于第二类型的晶体管的第二层。
20.根据权利要求19所述的方法，其中，所述晶种层具有包括硼(B)、BGe、BSiGe、P、PGe、PSiGe、B:Ge、B:SiGe、P:Ge或P:SiGe的至少一层。
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