TW201507079A - 混合碳－金屬互連結構 - Google Patents

混合碳－金屬互連結構 Download PDF

Info

Publication number
TW201507079A
TW201507079A TW103111237A TW103111237A TW201507079A TW 201507079 A TW201507079 A TW 201507079A TW 103111237 A TW103111237 A TW 103111237A TW 103111237 A TW103111237 A TW 103111237A TW 201507079 A TW201507079 A TW 201507079A
Authority
TW
Taiwan
Prior art keywords
layer
metal interconnect
graphene
metal
graphene layer
Prior art date
Application number
TW103111237A
Other languages
English (en)
Other versions
TWI552288B (zh
Inventor
Hans-Joachim Barth
Original Assignee
Intel Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Intel Corp filed Critical Intel Corp
Publication of TW201507079A publication Critical patent/TW201507079A/zh
Application granted granted Critical
Publication of TWI552288B publication Critical patent/TWI552288B/zh

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K85/00—Organic materials used in the body or electrodes of devices covered by this subclass
    • H10K85/20—Carbon compounds, e.g. carbon nanotubes or fullerenes
    • H10K85/221—Carbon nanotubes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/4853—Connection or disconnection of other leads to or from a metallisation, e.g. pins, wires, bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/486—Via connections through the substrate with or without pins
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76805—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics the opening being a via or contact hole penetrating the underlying conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H01L21/76849—Barrier, adhesion or liner layers formed in openings in a dielectric the layer being positioned on top of the main fill metal
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/7685—Barrier, adhesion or liner layers the layer covering a conductive structure
    • H01L21/76852—Barrier, adhesion or liner layers the layer covering a conductive structure the layer also covering the sidewalls of the conductive structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H01L21/76879—Filling of holes, grooves or trenches, e.g. vias, with conductive material by selective deposition of conductive material in the vias, e.g. selective C.V.D. on semiconductor material, plating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/14—Mountings, e.g. non-detachable insulating substrates characterised by the material or its electrical properties
    • H01L23/147—Semiconductor insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838—Geometry or layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49866—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers characterised by the materials
    • H01L23/49872—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers characterised by the materials the conductive materials containing semiconductor material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53276—Conductive materials containing carbon, e.g. fullerenes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76885—By forming conductive members before deposition of protective insulating material, e.g. pillars, studs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/10—Applying interconnections to be used for carrying current between separate components within a device
    • H01L2221/1068—Formation and after-treatment of conductors
    • H01L2221/1094—Conducting structures comprising nanotubes or nanowires
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13147—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5227—Inductive arrangements or effects of, or between, wiring layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53228—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being copper
    • H01L23/53238—Additional layers associated with copper layers, e.g. adhesion, barrier, cladding layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53242—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being a noble metal, e.g. gold
    • H01L23/53252—Additional layers associated with noble-metal layers, e.g. adhesion, barrier, cladding layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53257—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being a refractory metal
    • H01L23/53266—Additional layers associated with refractory-metal layers, e.g. adhesion, barrier, cladding layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/64—Impedance arrangements
    • H01L23/645—Inductive arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/1606—Graphene
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1203—Rectifying Diode
    • H01L2924/12032—Schottky diode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/143—Digital devices
    • H01L2924/1431—Logic devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/143—Digital devices
    • H01L2924/1433—Application-specific integrated circuit [ASIC]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/143—Digital devices
    • H01L2924/1434—Memory
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Ceramic Engineering (AREA)
  • Nanotechnology (AREA)
  • Geometry (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Health & Medical Sciences (AREA)
  • Electromagnetism (AREA)
  • Toxicology (AREA)

Abstract

本揭示內容之實施例係針對用於積體電路組件中之混合碳-金屬互連結構的技術與架構。於一實施例中，設備包含基板；金屬互連層，被設置在該基板上，且被建構成充當用於石墨烯層之生長開始層；及該石墨烯層，其中該石墨烯層被直接地形成在該金屬互連層上，該金屬互連層與該石墨烯層被建構成路由電信號。其他實施例可被敘述及/或主張。

Description

混合碳-金屬互連結構
本揭示內容之實施例大致上有關積體電路之領域，且更特別地是有關用於積體電路組件中之混合碳-金屬互連結構的技術及組構。
譬如碳材料、諸如碳奈米管(CNTs)或石墨烯奈米帶(GNRs)正顯現為供使用於積體電路(IC)組件中之潛在材料。然而，超過800℃的溫度可為需要的，以將此材料沉積在金屬基板上。此溫度譬如不能與諸如互補金屬氧化物半導體(CMOS)製程之標準半導體製造技術相容，其在互連處理期間可被限制於少於約450℃的溫度。目前，此問題可藉由用剝離型製程將碳材料從該金屬基板轉移至想要的基板(例如矽晶圓)被解決。然而，此剝離製程或層轉移製程可為昂貴的、易於缺陷產生及/或與高容量半導體製造不相容的。另外，目前用於較高頻率射頻(RF)應用之互連部可呈現“集膚效應”，在此電流主要被運送於該導電材料的表面區域(集膚)中，用於增加該 電流之頻率。
100‧‧‧積體電路組件
102‧‧‧晶粒
103‧‧‧中介層
104‧‧‧封裝基板
106‧‧‧互連結構
110‧‧‧墊片
112‧‧‧焊球
122‧‧‧電路板
200‧‧‧混合互連件
214‧‧‧基板
216‧‧‧介電層
218‧‧‧阻障層
220‧‧‧金屬互連層
222‧‧‧石墨烯層
224‧‧‧感光材料
300‧‧‧混合互連件
400‧‧‧混合互連件
500‧‧‧混合互連件
517‧‧‧蓋層
600‧‧‧多層次混合互連件
626‧‧‧第一硬質罩幕層
628‧‧‧第二硬質罩幕層
630‧‧‧第一混合互連件
632‧‧‧介電層
634‧‧‧介電層
636‧‧‧開口
638‧‧‧奈米管
640‧‧‧通孔結構
641‧‧‧介電材料
650‧‧‧第二混合互連件
700‧‧‧組構
800‧‧‧組構
900‧‧‧組構
1000‧‧‧組構
1100‧‧‧混合碳-金屬互連件
1133‧‧‧互連結構
1135‧‧‧互連結構
1137‧‧‧遮罩材料
1139‧‧‧石墨烯部分
1141‧‧‧互連結構
1143‧‧‧介電層
1145‧‧‧凸塊之下的金屬化
1147‧‧‧凸塊
1200‧‧‧混合互連件
1300‧‧‧混合金屬線
1322‧‧‧石墨烯層
1351‧‧‧金屬線
1353‧‧‧介電絕緣體
1355‧‧‧金屬屏蔽件
1357‧‧‧絕緣蓋件
1400‧‧‧混合金屬線
1800‧‧‧計算裝置
1802‧‧‧主機板
1804‧‧‧處理器
1806‧‧‧通訊晶片
實施例將藉由以下的詳細敘述會同所附圖面被輕易地了解。為有利於此敘述，相像參考數字標示相像的結構元件。於所附圖面中之實施例當作範例被說明，且不當作限制。
圖1按照一些實施例概要地說明被建構成使用混合碳-金屬互連件的範例積體電路(IC)組件之截面側視圖。
圖2a-c按照一些實施例概要地說明根據第一技術的混合碳-金屬互連件之製造的各種階段。
圖3a-b按照一些實施例概要地說明根據第二技術的混合碳-金屬互連件之製造的各種階段。
圖4按照一些實施例概要地說明混合碳-金屬互連件之範例組構。
圖5按照一些實施例概要地說明混合碳-金屬互連件之另一範例組構。
圖6a-j按照一些實施例概要地說明多層次混合碳-金屬互連件之製造的各種階段。
圖7-10按照一些實施例概要地說明多層次混合碳-金屬互連件之各種組構。
圖11a-e按照一些實施例概要地說明使用該石墨烯層之懸置部分的混合碳-金屬互連件之製造的各種階段。
圖12a-c按照一些實施例概要地說明使用該石墨烯層 之懸置部分的混合碳-金屬互連件於螺旋形線圈組構中之製造的各種階段。
圖13-14按照一些實施例概要地說明混合碳-金屬線。
圖15按照一些實施例概要地說明混合碳-金屬線的製造之各種階段。
圖16按照一些實施例概要地說明用於製造混合碳-金屬互連件之方法的流程圖。
圖17按照一些實施例概要地說明用於使用該石墨烯層的懸置部分製造混合碳-金屬互連件之方法的流程圖。
圖18按照一些實施例概要地說明如在此中所敘述之包含混合碳-金屬互連件的計算裝置。
【發明內容與實施方式】
本揭示內容的實施例敘述用於積體電路組件中之混合碳-金屬互連結構的技術及組構。於以下敘述中，該等說明性措施之各種態樣將使用一般被那些熟諳該技藝者所採用的術語被敘述，以將其工作之物質運送至其他熟諳該技藝者。然而，對於那些熟諳此技藝者將變得明顯的是本揭示內容之實施例可被以僅只部份所敘述之態樣來實踐。用於說明之目的，特定數目、材料及組構被提出，以便提供該說明性措施之完全理解。然而，對於熟諳此技藝者將變得明顯的是本揭示內容之實施例可沒有該等特定細節地被實踐。於其他情況中，熟知之特色被省略或簡化，以便避 免使該說明性措施不清楚。
於以下的詳細敘述中，參考形成其一部份之所附圖面，其中類似數字始終標示相像零件，且其中係經由本揭示內容之主題可被實踐的說明實施例所顯示。其將被了解其他實施例可被利用，且結構或邏輯變化可被作成，而未由本揭示內容的範圍脫離。因此，以下之詳細敘述不被取作在限制的意義中，且實施例之範圍係藉由所附申請專利範圍及其同等項來界定。
為著本揭示內容之目的，該片語“A及/或B”意指(A)、(B)、或(A與B)。為著本揭示內容之目的，該片語“A、B、及/或C”意指(A)、(B)、(C)、(A與B)、(A與C)、(B與C)、或(A、B與C)。
該敘述可使用以立體圖為基礎的敘述，諸如頂部/底部、進/出、在...之上/在...之下、與類似者等。此等敘述僅只被使用來便於該討論，且不意欲將在此中所敘述的實施例之應用限制於任何特別的定向。
該敘述可使用該片語“於一實施例中”、或“於實施例中”，其每一者可意指相同或不同實施例的一或多個。再者，如相對於本揭示內容之實施例一起被使用，該“包括”、“包含”、“具有”與類似者等詞係同義的。
該“與...耦接”一詞隨著其衍生詞可在此中被使用。“耦接”可意指以下之一或多個。“耦接”可意指二或更多元件係直接物理或電接觸。然而，“耦接”亦可意指二 或更多元件彼此間接地接觸，但又仍然彼此配合或互相作用，並可意指一或多個其他元件被耦接或連接於可以說被彼此耦接的元件之間。該“直接地耦接”一詞可意指二或更多元件係直接接觸。
於各種實施例中，該片語“形成、沉積、或以別的方式設置在第二部件上的第一部件”可意指該第一部件被形成、沉積、或設置在該第二部件之上，且該第一部件的至少一部份可為與該第二部件之至少一部份於直接接觸(例如直接物理及/或電接觸)或間接接觸(例如於該第一部件與該第二部件之間具有一或多個其他部件)中。
如在此中所使用，該“模組”一詞可意指特定應用積體電路(ASIC)、電子電路、系統晶片(SoC)、執行一或多個軟體或韌體程式的處理器(共享、專用、或群組)及/或記憶體(共享、專用、或群組)、組合邏輯電路、及/或提供所敘述之功能的其他合適零組件之一部份、或包含它們。
圖1按照一些實施例概要地說明被建構成使用混合碳-金屬互連件的範例積體電路(IC)組件100之截面側視圖。於一些實施例中，該IC組件100可包含與中介層103電及/或物理地耦接的一或多個晶粒(在下文稱為“晶粒102”)，如能被看見者，該IC組件100可另包含與該中介層103及該晶粒102電耦接之封裝基板104，如能被看見者。該封裝基板104可為進一步與電路板122電耦接，如能被看見者。於一些實施例中，該IC組件100可 意指包含該混合碳-金屬互連件的IC組件之任何零組件。
根據各種實施例，如在此中所敘述之混合碳-金屬互連件(例如個別圖2c或3b的混合碳-金屬互連件200或300)可被建構在該IC組件100中，以經過該IC組件100之各種零組件路由該晶粒102的電信號。該等電信號可包含譬如輸入/輸出(I/O)信號、射頻(RF)信號或與該晶粒102的操作有關之功率/接地。
譬如，於一些實施例中，該混合碳-金屬互連件可譬如被使用於零組件中、諸如中介層(例如矽或玻璃)、整合式被動裝置(IPDs)、或IC組件100之其他與大於800℃的熱處理溫度相容之零組件。該等混合碳-金屬互連件可被嵌入於或組裝在封裝基板及/或電路板上。於一些實施例中，該等混合碳-金屬互連件可被形成在該IC組件100之任何零組件上，而不包含形成在該等零組件的基板(例如圖2a的基板214)上之主動電晶體裝置。典型地，主動電晶體裝置(例如於CMOS技術中)在互連處理或互連製造期間係不與450℃以上的溫度相容。於一些實施例中，該IC組件100之具有該等混合碳-金屬互連件的零組件可譬如另包含一或多個被動裝置、諸如被形成在該零組件的基板上之一或多個電阻器、電容器、電感器、變壓器與類似者等。
其在將來被考慮新的石墨烯生長或沉積製程及方法可被開發，其可允許石墨烯生長或石墨烯在少於或等於450℃之溫度沉積在金屬材料上。於此一案例中，在此中所敘 述之混合碳-金屬互連件可被使用於具有主動電晶體裝置的晶粒或晶片中、諸如使用CMOS技術所製造及具有COMS電晶體裝置之晶粒或晶片。
不包含主動電晶體裝置、但被建構成路由該等電信號的IC組件100之零組件可大致上被稱為“中介層”，於一些實施例中包含譬如該中介層103、該封裝基板104及/或該電路板122。此零組件的基板可被稱為“被動”基板，以指示沒有主動電晶體裝置被形成在該基板上。於實施例中，混合碳-金屬互連件可為該中介層103、該封裝基板104及/或該電路板122之任何一或多個的一部分。
於其他實施例中，該IC組件100可包含寬廣變化性之其他合適組構，包含譬如覆晶及/或打線接合組構、多數中介層、包含系統級封裝(SiP)的多晶片封裝組構及/或堆疊式封裝(PoP)組構之合適組合，以於一些實施例中在該晶粒102及該IC組件100的其他零組件之間路由電信號。
該晶粒102能根據寬廣變化性的合適組構被附接至該封裝基板104，包含譬如於覆晶組構中與該中介層103直接地耦接，且該中介層103於覆晶或微覆晶組構中係與該封裝基板104耦接，如所描述者。於該覆晶組構中，該晶粒102的主動側面(例如側面S1)係使用諸如凸塊、導柱、或其他合適結構的互連結構106附著至該中介層103的表面，該等合適結構亦能以該中介層103電耦接該晶粒102。該晶粒102之主動側面可譬如包含複數主動積體電 路(IC)裝置、諸如電晶體裝置。
該中介層103可包含電選路部件，以路由該晶粒102的電信號至該封裝基板104或由該封裝基板104路由電信號。該等電選路部件(未示出)可包含譬如設置在該中介層103的一或更多表面上之接合墊或跡線及/或譬如內部選路部件、諸如溝渠、通孔或其他互連結構，以路由電信號經過該中介層103。譬如，於一些實施例中，該中介層103可包含諸如晶粒接合墊(未示出)的電選路部件，其被建構成承納設置於該晶粒102及該中介層103間之互連結構106，並在該晶粒102及該封裝基板104之間路由電信號。該中介層103可為使用互連結構106或任何另一合適技術與該封裝基板104耦接。
該晶粒102及/或中介層103可代表使用半導體製造技術、諸如薄膜沉積、微影術、蝕刻與類似者等而由半導體材料所製成之離散單元。於一些實施例中，該晶粒102於一些實施例中可為、包含、或為處理器、記憶體、SoC或ASIC的一部分。於一些實施例中，譬如電絕緣材料、諸如模製化合物或底部填充材料(未示出)可局部地封裝該晶粒102、該中介層103及/或互連結構106之一部分。
該封裝基板104可包含電選路部件，其被建構成路由電信號至該晶粒102或由該晶粒102路由電信號(例如經由該中介層103)。該電選路部件可包含譬如設置在該封裝基板104的一或更多表面上之跡線(未示出)及/或譬如內部選路部件，諸如溝渠、通孔或其他互連結構(未示 出)，以路由電信號經過該封裝基板104。譬如，於一些實施例中，該封裝基板104可包含諸如被建構來承納該中介層103及/或晶粒之互連結構106的接合墊(未示出)之電選路部件，且被建構成在該晶粒102及該封裝基板104之間路由電信號。
於一些實施例中，該封裝基板104係譬如以環氧基樹脂為基礎之具有核心及/或增層的層疊基板、諸如Ajinomoto積累薄膜(ABF)基板。於其他實施例中，該封裝基板104可包含其他合適型式之基板，包含譬如由玻璃、陶瓷、或半導體材料所形成之基板。於一些實施例中，該中介層103可包含有關該封裝基板104所敘述的材料。
該電路板122可為由諸如環氧基樹脂層疊片的電絕緣材料所構成之印刷電路板(PCB)。譬如，該電路板122可譬如包含由諸如聚四氟乙烯、諸如阻燃劑4(FR-4)、FR-1、棉紙之酚醛棉紙材料、及諸如CEM-1或CEM-3的環氧基樹脂材料、或編織玻璃材料之材料所構成的電絕緣層，該等材料係使用環氧基樹脂預浸材料層疊在一起。諸如跡線、溝渠、通孔等結構(未示出)可被形成經過該電絕緣層，以經過該電路板122路由該晶粒102之電信號。於其他實施例中，該電路板122可為由其他合適的材料所構成。於一些實施例中，該電路板122係主機板(例如圖18之主機板1802)。
譬如，封裝級互連件、諸如焊球112可被耦接至該封 裝基板104上及/或該電路板122上之一或多個墊片(在下文稱為“墊片110”)，以形成對應的焊接點，該等焊接點被建構成進一步路由該等電信號至該封裝基板104與該電路板122之間。該等墊片110可為由任何合適的導電材料、諸如金屬所構成，該導電材料包含譬如鎳(Ni)、鈀(Pd)、金(Au)、銀(Ag)、銅(Cu)、及其組合。於其他實施例中，可使用其他合適之技術，以物理地及/或電耦接該封裝基板104與該電路板122。
圖2a-c按照一些實施例概要地說明根據第一技術的混合碳-金屬互連件200之製造的各種階段。參考圖2a，混合碳-金屬互連件(在下文稱為“混合互連件200”)被描述，隨後在基板214上形成介電層216、阻障層218、金屬互連件層220及石墨烯層222，如可被看見者。
該基板214可為由寬廣變化性之合適材料所構成，包含譬如矽或另一半導體材料、玻璃、陶瓷或金屬。於一些實施例中，該基板214可為中介層(例如圖1的中介層103)之基板。於其他實施例中，該基板214可為IC組件之另一合適零組件的基板。
該介電層216可藉由使用任何合適之技術來沉積一介電材料而被形成在該基板214上，該技術包含譬如原子層沉積(ALD)、物理蒸氣沉積(PVD)或化學蒸氣沉積(CVD)技術。該介電層216可為由任何寬廣變化性之合適介電材料所構成，該等介電材料包含譬如氧化矽(例如SiO2)、碳化矽(SiC)、碳氮化矽(SiCN)、或矽氮化 物(例如SiN、Si3N4等)。其他合適的介電材料可被使用，包含譬如具有一介電常數k比二氧化矽的介電常數k較小之低k介電材料。於一些實施例中，該介電層216可具有由50奈米(nm)分佈至300奈米之厚度。除非以別的方式指定，如在此中所使用之“厚度”可意指在垂直於該基板214的表面之方向中的厚度，而該介電層被形成於該表面上。於其他實施例中，該介電層216可具有其他厚度。
該阻障層218可藉由沉積一材料被形成在該介電層216上，其被建構成禁止該金屬互連層220之金屬的擴散。於一些實施例中，該阻障層218可為藉由沉積鉭(Ta)、氮化鉭(TaN)、鈦(Ti)、氮化鈦(TiN)、鈦鎢(TiW)、氮化鎢(WN)、或釕(Ru)、或其組合所形成。於一些實施例中，該阻障層218可為由多層不同材料所構成。於一些實施例中，該阻障層218可具有由5奈米分佈至15奈米的厚度。於其他實施例中，該阻障層218可包含其他合適之材料或厚度。
該阻障層218可使用任何合適的沉積技術被沉積。於一些實施例中，該阻障層218可使用一技術被沉積，該技術使金屬互連層220設有根據該規約(xyz)之(111)紋理，在此x、y及z代表於三度空間中彼此垂直之個別晶體平面。使金屬互連層220設有(111)紋理可為想要的，以促進該金屬互連層220上之高品質石墨烯層222的生長。於一些實施例中，該阻障層218之一或多個阻障材 料可使用PVD被沉積，以改善該石墨烯層222及該混合互連件200的品質及可靠性。譬如，如果被沉積在阻障層218上，藉由濺鍍(例如PVD)所形成之金屬互連層220可呈現一堅牢的(111)紋理，該阻障層由藉由PVD所沉積之TaN/(α)Ta(雙層)襯裡或藉由PVD所沉積的TaN/Ru襯裡或藉由PVD所沉積之純Ru襯裡所構成。於其他另一實施例中，該阻障層218可使用其他合適的沉積技術被形成。
於一些實施例中，該混合互連件200可不全然包含阻障層218及/或介電層216。譬如，於一些實施例中，該金屬互連層220可被直接地形成在該基板214或直接地形成在該介電層216上。
該金屬互連層220可為藉由使用包含譬如PVD的任何合適之技術來沉積一金屬所形成。該被沉積金屬可包含譬如銅(Cu)、鎳(Ni)、鈷(Co)、釕(Ru)、銥(Ir)、鉑(Pt)、或鈀(Pd)的一或多個。於一些實施例中，該金屬互連層220可具有由10奈米分佈至20奈米之厚度。於其他實施例中，其他合適的金屬及/或厚度可被用來形成該金屬互連層220。
於一些實施例中，該金屬互連層220可被建構成充當一用於該石墨烯層222之生長開始層。譬如，該金屬互連層220可用作一金屬基板，用於該石墨烯層222的催化晶核生成或生長開始(兩者在此中被稱為“生長開始”)。該石墨烯層222可被直接地形成在該金屬互連層220上， 並可於IC組件之最後產品(例如圖1的IC組件100)中留在該金屬互連層220上。
該金屬互連層220可具有一紋理(111)，以促進該石墨烯層222之高品質生長。於一些實施例中，該金屬互連層220包含具有(111)紋理的Cu或Ni。於一實施例中，該金屬互連層220包含具有(111)紋理的Cu。該石墨烯層222之長範圍均勻性可藉由在較大區域之上使用被界定及均勻紋理的金屬互連層220而被改善或增加。
該石墨烯層222可藉由將碳沉積在該金屬互連層220上所形成。於一些實施例中，該石墨烯層222可為藉由CVD沉積所形成。譬如，該石墨烯層222在由Cu所構成的金屬互連層220上之生長可在大於或等於800℃之溫度藉由氣體混合物的CVD熱分解所施行，該等氣體混合物譬如包含材料、諸如甲烷(CH4)、乙烯C2H4、及/或氫(H2)。該石墨烯層222可使用其他合適之沉積技術被形成。譬如，於一些實施例中，該石墨烯層222可藉由ALD、碳化物材料(例如出自SiC的Si在溫度>1100℃之昇華)的轉換或使用非金屬開始層之另一沉積技術而被沉積。
與形成該石墨烯層222有關的熱處理溫度可與該金屬互連層220之金屬的熔點對應。譬如，形成該石墨烯層222之熱處理溫度(例如最大熱溫度)可包含一溫度，該溫度用於主要由Cu所構成之金屬互連層220高達約1000℃，且用於主要由Ni所構成之金屬互連層220高達約 1450℃。
該石墨烯層222可為由單一/單層或多數單層碳所構成。該碳譬如可被建構在石墨烯組構中、諸如石墨烯奈米帶(GNRs)之配置中。該石墨烯層222可具有由1原子層厚度分佈至20奈米的厚度。於一些實施例中，該石墨烯層222可具有由5奈米至20奈米之厚度。於其他實施例中，該石墨烯層222之其他合適厚度可被使用。
於一些實施例中，該石墨烯層222可譬如被摻雜以另一材料、諸如藉由該金屬互連層220與五氟化砷(AsF5)、氯化鐵(III)(FeCl3)、五氟化銻(SbF5)與類似者等之一或多個的夾雜。於其他實施例中，該石墨烯層222可為無摻雜的。
參考圖2b，該混合互連件200隨在圖案化之後被描述。雖然圖2b的基板214未被描述在該剩餘圖面中(除了圖6a以外)，應了解該剩餘圖面的部件可包含如關於圖1及2a所建構及/或敘述之基板。
於一些實施例中，感光材料224(例如光阻劑或另一光可界定材料)可被沉積在圖2a的石墨烯層222上及被圖案化(例如使用電磁輻射來源及/或蝕刻)，以界定該混合互連件200。譬如，於所描述之實施例中，該感光材料224可於蝕刻製程期間保護該等層218、220及222之在下方的材料，該蝕刻製程移去該等層218、220及222之未被該感光材料所保護的部分。於一些實施例中，該蝕刻法可停止在該介電層216(或該基板214，於該介電層 216未插進該基板214與該混合互連件200之間的案例中)。
於一些實施例中，該等蝕刻製程可包含該石墨烯層222之乾式蝕刻法(例如使用氧電漿)和該金屬互連層220及/或該阻障層218的乾式或濕式蝕刻法。其他合適之蝕刻技術或化學性質可被使用於其他實施例中。
參考圖2c，該混合互連件200隨在移去圖2a的感光材料224之後被描述。該感光材料224可被移去，譬如使用對於該石墨烯層222為選擇性的濕式去除製程。根據各種實施例，根據有關圖2a-c所敘述之第一技術的混合互連件200之形成可提供一組構，在此該石墨烯層222係僅只沉積在該金屬互連件層220的頂部表面上，如能被看見者。於一些實施例中，該金屬互連層220及/或該石墨烯層222可被圖案化，以譬如形成線結構(例如進出該等圖式之頁面)、諸如溝渠結構(例如以導電材料充填之溝渠)。按照該第一技術，該石墨烯層222的材料可為僅只與該金屬互連層220之頂部表面直接接觸，且不與該金屬互連層220的側表面(例如側壁)直接接觸，如能被看見者。
圖3a-b按照一些實施例概要地說明根據第二技術的混合碳-金屬互連件(在下文稱為“混合互連件300”)之製造的各種階段。該混合互連件300可大致上與有關混合互連件200所敘述之實施例一致，除非以別的方式指定。
參考圖3a，混合互連件300係隨在圖案化該金屬互 連層220及該阻障層218之後被描述。譬如，對比於圖2a-c的第一技術，在該第二技術中之石墨烯層222不能被沉積，直至在圖案化被施行之後。在該第二技術中的圖案化之前，圖3a的混合互連件300可被同樣地建構如圖2a之混合互連件200，除了沒有該石墨烯層222以外。如關於圖2b所敘述之圖案化及移去該金屬互連件層220及阻障層218的部分之類似技術可被用來圖案化及移去圖3a的金屬互連層220及阻障層218之部分。
參考圖3b，該混合互連件300係隨在將該石墨烯層222沉積在該被圖案化的金屬互連層220及/或該阻障層218之後被描述，如能被看見者。該石墨烯層222的材料可按照關於圖2a所敘述之技術被沉積，該技術包含譬如使用該金屬互連層220當作用於該石墨烯層222的生長開始層之選擇性沉積。於一些實施例中，該石墨烯層222可為保角地沉積在該金屬互連層220上。如能被看見者，該石墨烯層222可為與該金屬互連層220的頂部表面及側表面直接接觸。於一些實施例中，該金屬互連層220及該石墨烯層222可形成線結構。
圖4按照一些實施例概要地說明混合碳-金屬互連件(在下文稱為“混合互連件400”)之範例組構。於一些實施例中，該混合互連件400係鑲嵌溝渠結構。溝渠開口可使用包含諸如微影術的圖案化製程及/或蝕刻製程之任何合適的技術被形成在該介電層216中。該阻障層218、該金屬互連層220及該石墨烯層222的材料可被沉積於該 溝渠開口中，如能被看見者。於一些實施例中，該石墨烯層222可被選擇性地沉積在該金屬互連層220之金屬上或可大致上被沉積在金屬互連層220上(例如在整個晶圓區域之上)，且隨後使用譬如化學-機械拋光(CMP)製程來平坦化，以移去層218、220及/或222之未在該溝渠開口中的部分。
圖5按照一些實施例概要地說明混合碳-金屬互連件(在下文稱為“混合互連件500”)之另一範例組構。於一些實施例中，該混合互連件500係鑲嵌溝渠結構。根據各種實施例，該混合互連件500可具有比該混合互連件400較小的尺寸(例如線寬度)。該混合互連件500可藉由將石墨烯選擇性沉積在該金屬互連層220上而被形成。介電蓋層517(例如SiN、SiC、SiCN等)可被沉積在該石墨烯層222上，並可充當用於該金屬互連層220之金屬的額外之擴散阻障。
圖6a-j按照一些實施例概要地說明多層次混合碳-金屬互連件(在下文稱為“多層次混合互連件600”)之製造的各種階段。圖6a-c描述第一混合互連件630之製造，圖6d-g描述與該第一混合互連件630耦接的通孔結構640之製造，且圖6h-j描述與該通孔結構640耦接的第二混合互連件650之製造。
參考圖6a，包含譬如介電層216、阻障層218、金屬互連層220、石墨烯層222、第一硬質罩幕層626、及第二硬質罩幕層628的層之堆疊可被連續地沉積在基板214 上，並使用感光材料224圖案化。該感光材料224可被沉積在該第二硬質罩幕層628上，且該感光材料224之部分可被選擇性地移去(例如藉由微影術及/或蝕刻製程)，以使用隨後之蝕刻製程界定用於形成一或多個混合互連件(例如第一混合互連件630)的罩幕圖案。
藉由可被用來移去或“去除”該感光材料224之製程，如所描述之雙重硬質罩幕組構可減少對該石墨烯層222的潛在損壞。譬如，可被用來移去該感光材料224之氧(O2)電漿製程可蝕刻或以別的方式損壞該石墨烯層222。於一些實施例中，該第一硬質罩幕層626及該第二硬質罩幕層628可為由根據不同技術或化學性質所形成之介電材料所構成。於一些實施例中，該第一硬質罩幕層626可包含一使用沒有氧(例如氧電漿、自由基或離子)的沉積製程所沉積之介電材料，且該第二硬質罩幕層628可包含使用一有或沒有氧的沉積製程來沉積的介電體材料。於一些實施例中，該第二硬質罩幕層628可使用一具有氧(例如氧電漿、自由基或離子)之沉積製程被沉積。譬如，該第一硬質罩幕層626可包含藉由濺鍍或旋塗製程所沉積的氧化矽(例如SiO2)或使用一沒有氧電漿、自由基或離子之沉積製程(例如無氧CVD)所沉積的氮化矽(例如SiN、Si3N4等)、SiC、SiCN。該第二硬質罩幕層628可包含藉由CVD使用氧電漿、自由基或離子所沉積之氧化矽。於一些實施例中，該第二硬質罩幕層628可包含使用任何合適的沉積製程所沉積之氮化矽、SiC、 SiCN。於一些實施例中，該等硬質罩幕層626、628可為譬如由導電材料或金屬、諸如TiN、TiW、Ta、TaN等、或介電體與導電硬質罩幕材料的組合所構成。
參考圖6b，該第二硬質罩幕層628、該第一硬質罩幕層626、該石墨烯層222、該金屬互連層220及該阻障層218可被蝕刻，以形成該第一混合互連結構630。於一些實施例中，該第一混合互連結構630可為線結構。
於一些實施例中，該第二硬質罩幕層628可首先對於該第一硬質罩幕層626選擇性地使用譬如乾式蝕刻製程而被蝕刻，在此圖6a之感光材料224被建構來保護該第二硬質罩幕層628之未被移去的一部分或多部分。隨在蝕刻該第二硬質罩幕層628之後，該感光材料224可使用任何合適的技術被移去，該技術包含使用氧製程(例如具有氧電漿、自由基或離子)之濕式及/或電漿蝕刻製程，在此該第一硬質罩幕層626被建構來於該感光材料224的移去期間保護該石墨烯層222。
隨在移去該感光材料224之後，該第二硬質罩幕層628的未被移去部分可於該第一硬質罩幕層626之蝕刻期間被用作一硬質罩幕。於一些實施例中，該第一硬質罩幕層626之未被該第二硬質罩幕層628所保護的部分可使用包含譬如乾式蝕刻製程之任何合適蝕刻製程被蝕刻。
隨在移去該第一硬質罩幕層626的部分之後，該第二硬質罩幕層628及/或第一硬質罩幕層626的未被移去部分可於該石墨烯層222、該金屬互連層220及該阻障層 218之蝕刻期間被用作一硬質罩幕。該石墨烯層222可使用包含譬如具有氧電漿的乾式蝕刻法之任何合適的蝕刻製程被蝕刻。該金屬互連層220及該阻障層218可使用包含譬如乾式或濕式蝕刻技術之任何合適的蝕刻製程被蝕刻。根據各種實施例，該硬質罩幕層626、628之剩餘部分可隨後被移去或可留在該IC組件(例如圖1的IC組件100)之最後產品中。於該其餘圖面中，該等硬質罩幕層626、628被描述為被移去。
於其他實施例中，單一硬質罩幕層可被使用。譬如，於一實施例中，該第一硬質罩幕層626或該第二硬質罩幕層628的僅只一者可被用來界定該第一混合互連件630之圖案化。
參考圖6c，介電層632可被形成在該石墨烯層222、該第一混合互連件630之側壁上，該等側壁包含該金屬互連層220及該阻障層218與該介電層216的表面，如能被看見者。介電層634可被沉積在該介電層632上，如能被看見者。
於一些實施例中，該介電層632可被稱為一“保護”介電層。該介電層632可保護該石墨烯免於使用氧(例如氧電漿、自由基或離子)的沉積製程，用於可損壞該石墨烯層222之介電層634的沉積。根據各種實施例，該介電層632之沉積可使用有關該第一硬質罩幕層626的沉積所敘述之材料及/或技術被施行，且該介電層634的沉積可使用有關該第二硬質罩幕層628的沉積所敘述之材料及/ 或技術被施行。
譬如，該介電層632的沉積可於沉積反應室中沒有使用氧電漿、自由基或離子地被施行。該介電層632之沉積可包含濺鍍或旋塗氧化矽、氮化矽、SiC、SiCN與類似者等的無氧CVD、或其他氧化物或低k材料之旋塗、或低k材料的無氧自由基沉積。於一些實施例中，該介電層632可被沉積，以具有僅只數奈米之厚度(例如少於5奈米)。其他合適的材料、厚度或沉積技術可被使用於其他實施例中。於一些實施例中，該介電層632可全然不被使用。
該介電層634之沉積可使用包含譬如氧化矽、低k材料與類似者等的CVD沉積之任何合適的技術被施行。該介電層634可為設置於該第一混合互連件630與第二混合互連件(例如圖6i的第二混合互連件650)間之主要金屬間介電體或層間介電體(ILD)。
開口可被形成在該介電層632、634中，以暴露第一混合互連件630的導電材料。參考圖6d，開口636(例如用於通孔結構640)可被形成在該介電層632、634中，以暴露該第一混合互連件630之石墨烯層222，如能被看見者。該開口636可譬如使用譬如包含諸如微影術之圖案化製程及/或蝕刻製程的任何合適之技術被形成，以界定及/或移去該介電層632、634的材料。抗蝕劑去除及/或清潔製程可被用來移去任何感光材料，其被使用於界定及/或形成該開口636。
於圖6d之描述實施例中，該開口636終止在該石墨烯層222中，使得隨在圖6f中的通孔結構640之材料的沉積之後，一介面被形成於該通孔結構640(例如圖6f的碳奈米管638)之材料及該石墨烯層222的材料之間。在一些實施例中，對於該石墨烯層222為選擇性的蝕刻製程可被用來形成該開口636。於各種實施例中，譬如包含氟之蝕刻製程可被使用、諸如三氟甲烷(CHF3)+O2或四氟代甲烷(CF4)電漿蝕刻製程。於一些實施例中，薄蝕刻停止層(例如由具有碳及氟的聚合物所構成)可被沉積在該石墨烯層222上，以有利於該蝕刻之停止，以形成該開口636。於其他實施例中，定時蝕刻可被用來形成該開口636。於一些實施例中，該石墨烯層222可具有一厚度(例如大於或等於10奈米)，以有利於該石墨烯層222中之蝕刻停止。該抗蝕劑去除及/或清潔製程對於該石墨烯層222可為選擇性。
參考圖6e，開口636(例如用於通孔結構640)可被形成在該介電層632、634，以暴露該金屬互連層220的材料。該開口636可使用任何合適之技術被形成，該技術譬如包含譬如圖案化製程、諸如微影術及/或蝕刻製程，以界定及/或移去該等介電層632、634及該石墨烯層222的材料。抗蝕劑去除及/或清潔製程可被用來移去任何感光材料，而被使用來界定及/或形成該開口636。
於一些實施例中，對於該金屬互連層220為選擇性的蝕刻製程可被用來形成該開口636。於其他實施例中，定 時蝕刻可被用來形成該開口636。該抗蝕劑去除及/或清潔製程對於該金屬互連層220可為選擇性的。
於圖6e之描述實施例中，該開口636終止在該金屬互連層220中，使得隨在該通孔結構640之材料的沉積之後，一介面被形成於該通孔結構640(例如圖6f的碳奈米管638)之材料及該石墨烯層222的材料之間，且一介面亦被形成於該通孔結構640之材料及該金屬互連層220的材料之間。根據各種實施例，如於圖6d中所描述地形成一終止在該石墨烯層222的通孔結構640亦可避免建立如關於圖6e所敘述之多數介面，該等介面可於經過第一混合互連件630的電路徑中有害地建立額外的肖特基隔離電阻(Schottky barrier resistance)。
在對於圖6d及6f所描述及敘述之實施例中，該通孔結構640的材料及該石墨烯層222間之介面可有益地提供肖特基隔離電阻，而沒有來自該通孔結構640的材料及該金屬互連層220間之介面的額外電阻。雖然該剩餘圖6f-j描述用於此案例之實施例，在此該通孔結構640的導電材料終止在該石墨烯層222中，其將被了解該通孔結構640的導電材料終止在該金屬互連層220中之類似實施例係亦在此揭示內容的範圍內。
參考圖6f，導電材料可被沉積於圖6d之開口636中，以形成圖6f的通孔結構640。於所描述之實施例中，該通孔結構640的導電材料包含一或多個碳奈米管(在下文稱為“CNTs 638”)。根據各種實施例，該CNTs 638 可譬如代表多束多壁面CNTs(MWCNTs)之單一壁面CNTs(SWCNTs)及/或單一多壁面CNT(MWCNT)、諸如具有大於10個壁面的CNT。用於具有小直徑(例如少於20奈米)之開口(例如開口636)，該單一MWCNT可為特別有益的，在此該單一MWCNT可充填或大體上充填該開口。
該CNTs 638可為藉由將CNT觸媒(例如Ni奈米微粒)沉積在該第一混合互連件630的暴露導電材料(例如石墨烯層222)上、及於一直立方向中選擇性地生長該CNTs 638所形成。一介面可被形成於該CNTs 638之材料及該石墨烯層222的材料之間。在根據圖6e所形成之開口636的實施例中，一介面可被進一步形成於該CNTs 638及該金屬互連層220之間。
於一些實施例中，介電材料641可被沉積，以封裝該CNTs 638。該介電材料641可被沉積，以允許或有利於該CNTs 638之可由該通孔結構640突出的部分之平坦化(例如藉由CMP)。於一實施例中，該介電材料641包含藉由ALD所沉積之氧化鋁(Al2O3)。於其他實施例中，其他合適的材料及/或技術可被用來沉積該介電材料641。於一些實施例中，全然沒有介電體材料641可被使用。
參考圖6g，平坦化製程(例如CMP)可被施行，以平坦化圖6f之通孔結構640的導電材料(例如CNTs 638)。於一實施例中，在此該介電材料641被使用於封 裝該CNTs 638，一蝕刻製程可被用來使該介電材料641凹進，使得該CNTs 638稍微由該介電材料突出。此技術可有利於該CNTs 638與待形成在該通孔結構640上之第二混合互連件的電耦接。
參考圖6h，第二混合互連件650之導電材料可被沉積在該通孔結構640及該介電層634上，如能被看見者。於一些實施例中，該第二混合互連件650的導電材料可包含根據有關該第一混合互連件630所敘述之實施例來沉積的阻障層218、金屬互連層220、及石墨烯層222。根據各種實施例，該阻障層218及/或該金屬互連層220可為與該通孔結構640之導電材料(例如CNTs 638)直接接觸。
參考圖6i，該第二混合互連件650之被沉積的導電材料可被圖案化，以形成線結構。該第二混合互連件650之阻障層218、金屬互連層220及/或石墨烯層222可使用有關該第一混合互連件630的圖案化所敘述之技術來被圖案化。
參考圖6j，介電層632及634可使用有關將介電層632及634沉積在該第一混合互連件630上所敘述之技術而被沉積在該第二混合互連件650上。另一選擇係，於一些實施例中，鈍化層(未示出)可被沉積在該第二混合互連件650上，且一開口可被形成在該鈍化層中，以暴露該第二混合互連結構650供進一步電耦接。
圖7-10按照一些實施例概要地說明多層次混合碳-金 屬互連件之各種組構。參考圖7，組構700被顯示，在此該第一混合互連件630及該第二混合互連件650包含一根據關於圖3b所敘述之實施例被建構的石墨烯層222。
參考圖8，組構800被顯示，在此該第一混合互連件630及該第二混合互連件650被建構在鑲嵌溝渠配置中，如關於圖5所描述及敘述者。如能被看見者，該第一混合互連件630、該通孔結構640及該第二混合互連件650之每一者可為與對應介電層634有關或為該對應介電層634的一部分，該互連結構係在該部分中形成。於一實施例中，該通孔結構640及該第二混合互連件650係分開地形成之單一鑲嵌層的每一部分。
參考圖9，組構900被顯示，在此該通孔結構640及該第二混合互連件650被建構在雙重鑲嵌配置中。於該雙重鑲嵌配置中，該通孔結構640及該第二混合互連件650被形成為相同雙重鑲嵌層的一部分(例如在介電層634中)。該通孔結構640之導電材料可包含該阻障層218之部分及/或材料，其被沉積來形成該第二混合互連件650的金屬互連層220。於圖9所描述之實施例中，該通孔結構640終止在該石墨烯層222中，如能被看見者。
參考圖10，組構1000被顯示，在此該通孔結構640及該第二混合互連件650被建構在類似於圖9的雙重鑲嵌配置中，除了圖10之通孔結構640延伸進入該第一混合互連件630的金屬互連層220及終止在該金屬互連層220中以外，如能被看見者。本揭示內容的範圍包含在此中所 敘述之實施例的其他合適組合之寬廣變化性。
圖11a-e按照一些實施例概要地說明使用該石墨烯層222之懸置部分的混合碳-金屬互連件1100之製造的各種階段。圖11a-e描述混合碳-金屬互連件1100之俯視圖及截面側視圖。類似標明部件可與先前在此中所敘述的實施例一致。
參考圖11a，混合碳-金屬互連件(在下文稱為“混合互連件1100”)之俯視圖係隨在介電層216上沉積及圖案化一金屬互連層220及石墨烯層222之後被描述，如可於沿著線AB或線CD的截面視圖中被看見。為了清楚之故，該介電層216不被描述在該俯視圖中。該金屬互連層220及石墨烯層222可根據先前在此中所敘述之技術及組構被圖案化。於一些實施例中，該混合互連件1100可包含如先前所敘述之阻障層218。譬如，該阻障層218可如在此中所敘述地被設置於該金屬互連層220及該介電層216之間，或以別的方式被建構。於一些實施例中，該介電層216可被形成在基板(例如基板214)上，或金屬互連層220可被直接地形成在該基板(例如無介入介電層216)上。雖然在以下之圖面中未示出，該混合互連件1100可被形成在IC組件(例如圖1的IC組件100)之零組件的基板上。
於一些實施例中，該混合互連件1100可譬如包含諸如提供或終止直立電選路之接合墊或其他類似部件的互連結構1133、及諸如被建構來於該等互連結構1133之間水 平地路由電信號的跡線之互連結構1135。
參考圖11b中之俯視圖，譬如遮罩材料1137、諸如感光材料或硬質罩幕材料可被沉積在圖11a的混合互連件1100上，且被圖案化，使得該遮罩材料1137被建構來覆蓋部分該混合互連件1100，如能被看見者，譬如，於沿著線CD或線EF的截面側視圖中。該遮罩材料1137可被建構來保護該混合互連件1100之部分免於一蝕刻製程，該蝕刻製程選擇性地移去該金屬互連層220的材料。用於圖11b沿著線AB之截面側視圖係與用於圖11a沿著線AB之截面側視圖相同。於圖11b之描述範例中，遮罩材料1137被設置在圖11a的互連結構1133上及在圖11a之互連結構1135的一部分上。
於圖11c中，隨在使用一蝕刻製程之後，且隨在該罩幕材料1137的移去之後，該混合互連件1100的俯視圖被描述，以選擇性地移去該金屬互連層220之不被圖11b的罩幕材料1137所保護的部分。圖11d描述圖11c之混合互連件1100沿著剖線GH的截面側視圖。參考圖11c及圖11d兩者，該金屬互連層220之部分的移去可在一區域之上提供一懸置的石墨烯部分1139，該金屬互連層220的金屬已在此部分被移去，如能被看見者，該懸置之石墨烯部分1139可在該石墨烯層222之平面內於一方向中延伸。
該懸置的石墨烯部分1139可在互連結構1133之間提供水平的電選路(例如在該石墨烯層222之平面內於一方 向中)。如能被看見者，該金屬互連層220之部分的移去在該金屬互連層220中形成離散之互連結構(例如1133、1141)，其係藉由該懸置的石墨烯部分1139電耦接。該互連結構1141可被形成，以對於該等互連結構1133間之懸置的石墨烯部分1139提供結構支撐。於一些實施例中，該互連結構1141可進一步對該石墨烯層222提供直立的電選路或用作類似於互連結構1133之接合墊。
根據各種實施例，任何合適的蝕刻製程可被用來選擇性移去該金屬互連層220之部分。譬如，於一實施例中，在此該金屬互連層220大體上係由Cu所構成，該蝕刻製程可包含一使用過硫酸銨((NH4)2S2O8)的等方性濕式蝕刻製程。其他合適之蝕刻技術或化學性質可被使用於其他實施例中。譬如，定時蝕刻可被使用於一些實施例中。該遮罩材料1137可使用譬如對於該石墨烯層222為選擇性的任何合適之抗蝕劑去除製程被移去。
於圖11e中，該混合互連件1100係隨在形成介電層1143、凸塊之下的金屬化(UBM)1145及凸塊1147之後被描述。於一些實施例中，該介電層1143可藉由沉積(例如旋塗)一介電材料以封裝及/或底部填充該石墨烯層222所形成。該介電層1143可包含譬如感光材料、諸如光可界定的亞胺、諸如聚醯亞胺。於其他實施例中，該介電層1143可為由其他合適之材料所構成，並可根據其他合適的技術被沉積。
該介電層1143可被圖案化而有著開口，以暴露該等互連結構1133，且導電材料可被沉積於該開口中，以在該等互連結構1133上形成UBM 1145。於一些實施例中，該UBM 1145可包含銅導柱。於其他實施例中，該UBM 1145可包含其他材料及/或結構。
凸塊1147可被形成在該UBM 1145上，以電耦接IC組件之一零組件(例如圖1的中介層103)與該IC組件之其他零組件。譬如，圖1的互連結構106可包含凸塊1147。該等凸塊1147可為由焊料凸塊、Cu導柱凸塊或其他合適的組構所構成。在一些實施例中，該等凸塊1147可被用來耦接該零組件與封裝基板(例如層疊件)、電路板、中介層(例如2.5D中介層)或立體(3D)晶片堆疊。
圖12a-c按照一些實施例概要地說明混合碳-金屬互連件(在下文稱為“混合互連件1200”)之製造的各種階段，並於螺旋形線圈組構中使用該石墨烯層的懸置部分。該混合互連件1200可根據有關該混合互連件1100所敘述之實施例被形成。由於石墨烯中之減少的“集膚效應”，比較於由諸如銅或鋁的其他材料所製成之同等螺旋形線圈，懸置之石墨烯螺旋形線圈可具有改善的高頻行為(例如較高Q因素)。
於圖12a中，該混合互連件1200可具有一截面輪廓，其類似於沿著圖11a之個別互連結構1135及1133的剖線AB及CD之截面側視圖。於圖12b中，部分該混合 互連件1200可被以遮罩材料1137覆蓋，如關於圖11b所敘述者。於該混合互連件1200的所描述範例實施例中，該螺旋形組構之角落被以遮罩材料1137所覆蓋。於圖12c中，金屬互連層未被該罩幕材料1137所保護之部分係藉由蝕刻製程選擇性地移去，如關於圖11c-d所敘述，以在互連結構1133及1141之間提供懸置的石墨烯部分1139。
該等互連結構1133及1141在該石墨烯層下方包含該金屬互連層之部分，其對該懸置的石墨烯部分1139提供結構支撐及/或電選路。於一些實施例中，該等互連結構1133及1141係被建構於螺旋形線圈構造中之電路徑的一部分，該螺旋形線圈構造係在該金屬互連層及該石墨烯層之一平面中。於一些實施例中，該互連結構1133係接合墊，且該等互連結構1141為支撐結構。
圖13-14按照一些實施例概要地說明一混合碳-金屬線。於圖13中，混合金屬線1300的截面輪廓被描述。該混合金屬線1300可包含金屬線1351、石墨烯層1322及電絕緣蓋件1357，其被建構成如能被看見者。於一些實施例中，該電絕緣蓋件1357不能被使用。
於一些實施例中，該金屬線1351可為一被該石墨烯層1322所包圍之銅核心。該混合金屬線1300或纜線可被建構來減少用於較高頻率RF應用(例如500kHz-10GHz)的“集膚效應”，在此電流主要被運送於該導電材料之一表面區域(集膚)中，用於增加該電流的頻率。該 石墨烯層1322可減輕於此等案例中之“集膚效應”。於一些實施例中，該石墨烯層1322係一摻雜較低的電阻式石墨烯層。在較高頻率，該電流主要可被傳導於該較低的電阻式石墨烯層1322中。
於一些實施例中，該金屬線1351可被用來耦接一計算裝置(例如圖18的1800)、或被建構來以另一計算裝置輸出RF信號之另一電裝置、或被建構來接收該RF信號的電裝置。於一些實施例中，該金屬線1351可被用來將調諧器耦接至喇叭或音樂播放器(例如雷射唱盤)、或耦接電測量設備與RF裝置與類似者等。於一些實施例中，該金屬線1351可被用作晶片組件中之打線接合金屬線、電感器線圈(例如表面安裝裝置(SMD))中之RF金屬線、或離散的半導體零組件。於其他實施例中，該金屬線1351可被使用於其他合適之應用中。
於圖14中，混合金屬線1400的截面輪廓被描述。該混合金屬線1400可包含金屬線1351、石墨烯層1322、介電絕緣體1353、金屬屏蔽件1355及電絕緣蓋件1357，如能被看見者。該石墨烯層1322可被建構來減少該混合金屬線1400中之“集膚效應”。
圖15按照一些實施例概要地說明混合碳-金屬線(例如圖13的混合金屬線1300)之製造的各種階段。在1502，製造可包含進來之金屬線1351的清潔，於一些實施例中，該金屬線可為由銅所構成之金屬核心。該清潔可在一清潔站藉由濕式或電漿蝕刻被施行，以由該金屬核心 移去表面氧化物。
在1504，製造可另包含於惰性或還原(例如H2)的環境中加熱該金屬線1351。該加熱可在一加熱站藉由燈泡加熱或其他合適之熱源被施行。該惰性或還原環境可包含譬如Ar、N2、H2或其合適的組合。
在1506，製造亦可另包含以石墨烯層1322塗覆該金屬線1351。該石墨烯層1322可譬如藉由CVD被沉積。於一些實施例中，該石墨烯層1322可在大於800℃之溫度譬如使用化學性質、諸如CH4、C2H2、H2與類似者等被沉積。
在1508，製造可另包含冷卻該金屬線1351及石墨烯層1322。冷卻可在冷卻站以少於300℃的溫度於惰性或還原環境中被施行，如關於1504所敘述。雖然在該等圖面中未示出，在此階段，於一些實施例中，該石墨烯層1322可藉由夾雜而被摻雜，以減少電阻率。
在1510，製造亦可另包含以介電塗層(例如電絕緣蓋件1357)塗覆該石墨烯層1322。於一些實施例中，該介電塗層可為介電絕緣體(例如圖14的介電絕緣體1353)，且金屬屏蔽件(例如圖14之金屬屏蔽件1355)可隨在藉由塗覆以電絕緣蓋件1357之後被形成在該介電絕緣體上。
圖16按照一些實施例概要地說明用於製造混合碳-金屬互連件之方法1600的流程圖。該方法1600可與關於圖1至12c所敘述之實施例一致。
在1602，該方法1600可包含提供一基板(例如圖2a或6a的基板214)。該基板可譬如為IC組件之零組件的一部分、諸如中介層。該基板不能包含任何被形成在該基板上之主動電晶體裝置。於一些實施例中，該基板可包含一或多個形成在該基板上之被動裝置。
在1604，該方法1600可包含在該基板上形成一介電層(例如圖2a或6a的介電層216)。於一些實施例中，該介電層可為與該基板直接地耦接。於其他實施例中，該介電層可為該零組件之介電間層(ILD)。
在1606，該方法1600可包含在該介電層上形成一阻障層(例如圖2a或6a的阻障層218)。該阻障層可為根據先前所敘述之技術被形成。
在1608，該方法1600可包含在該基板上形成一金屬互連層(例如圖2a或6a的金屬互連層220)。該金屬互連層可為根據先前所敘述之技術被形成。
在1610，該方法1600可包含直接地在該金屬互連層上形成一石墨烯層(例如圖2a或6a的石墨烯層222)。該金屬互連層可充當一用於該石墨烯層之生長開始層。該金屬互連層及該石墨烯層可被建構來路由電信號經過該零組件。於一些實施例中，形成該石墨烯層包含在大於或等於800℃的溫度將一或更多GNRs之單層沉積在該金屬互連層上。
在1612，該方法1600可包含圖案化該金屬互連層。於一些實施例中，該金屬互連層可被圖案化，以形成線結 構(例如溝渠結構)，或能以別的方式根據先前所敘述之技術被圖案化。
在1614，該方法1600可包含將二或更多介電層(例如圖6c的介電層632及介電層634)沉積在該石墨烯層上。該二或更多介電層可根據先前所敘述之技術被沉積。
在1616，該方法1600可包含形成一與該石墨烯層電耦接之通孔結構(例如圖6f的通孔結構640)。該通孔結構可根據先前所敘述之技術被形成。
在1618，該方法1600可包含在該通孔結構上形成另一金屬互連層(例如圖6h的第二混合互連件650之金屬互連層220)並與該通孔結構電耦接。該另一金屬互連層可根據先前所敘述之技術被形成在該通孔結構上並與該通孔結構電耦接。
在1620，該方法1600可包含直接地在該另一金屬互連層上形成另一石墨烯層(例如圖6h的第二混合互連件650之石墨烯層222)。該另一石墨烯層可根據先前所敘述之技術被直接地形成在該另一金屬互連層上。
圖17按照一些實施例概要地說明用於使用該石墨烯層之懸置部分(例如圖11d-e或圖12c的懸置石墨烯部分1139)製造混合碳-金屬互連件(例如圖11a-e的混合互連件1100或圖12a-c之1200)的方法1700之流程圖。
在1702，該方法1700可包含提供一基板。在1704，該方法1700可包含在該基板上形成一介電層。在1706，該方法1700可包含在該基板上形成一金屬互連層。在 1708，該方法1700可包含在該金屬互連層上直接地形成一石墨烯層。在1702、1704、1706及1708的作用可與有關圖16之個別作用1602、1604、1608及1610所敘述的實施例一致。於一些實施例中，阻障層可在該方法1700中被形成，而類似於有關該方法1600所敘述。該方法1700可另包含圖案化該金屬互連層，如有關方法1600的1612所敘述。
在1710，該方法1700可包含選擇性地移去該金屬互連層之金屬，以形成該石墨烯層的懸置部分。選擇性移去該金屬互連層之金屬可於該金屬互連層中形成至少二金屬互連結構(例如圖11d的互連結構1133及/或1141)，其藉由該石墨烯層之懸置部分被電耦接。
在1712，該方法1700可另包含在該石墨烯層的懸置部分與該基板之間沉積一介電材料(例如圖11e的介電材料1143)。在該石墨烯層的懸置部分及該基板之間沉積該介電材料可藉由在此中所敘述之旋塗、底部填充調配技術、或其他技術而被施行。於其他實施例中，其他合適的技術可被使用。
在1714，該方法1700可另包含在該金屬互連層上形成凸塊或導柱。譬如，於一些實施例中，在該金屬互連層上形成該凸塊或導柱可包含有關形成圖11e的UBM 1145及/或凸塊1147所敘述之技術。於一些實施例中，該方法1700可被用來形成一被建構在螺旋形線圈構造(例如在圖12c中所描述者)中之電路徑(例如混合互連件 1200)。於各種實施例中，有關方法1600及1700所敘述之技術可被適當地組合。
各種操作依序被敘述為多數離散之操作，並以最有助於了解所主張之主題的方式。然而，敘述之順序不應被解釋為隱含這些操作必定是取決於該順序。該方法1600或1700之作用可被以異於所描述之另一合適順序來施行。
本揭示內容之實施例可被實施進入一使用任何合適的硬體及/或軟體之系統，以如所想要地建構。圖18按照一些實施例概要地說明一計算裝置，其包含如在此中所敘述之混合碳-金屬互連件。該計算裝置1800可容置一機板、諸如主機板1802。該主機板1802可包含許多零組件，包含、但不限於處理器1804及至少一通訊晶片1806。該處理器1804可被物理性及電耦接至該主機板1802。於一些措施中，該至少一通訊晶片1806亦可被物理性及電耦接至該主機板1802。於進一步措施中，該通訊晶片1806可為該處理器1804的一部份。
取決於其應用，計算裝置1800可包含其他零組件，該等零組件可或不能被物理性及電耦接至該主機板1802。這些其他零組件可包含、但不被限制於揮發性記憶體(例如DRAM)、非揮發性記憶體(例如ROM)、快閃記憶體、圖形處理器、數位信號處理器、密碼機處理器、晶片組、天線、顯示器、觸控螢幕顯示器、觸控螢幕控制器、電池、音頻編碼解碼器、視頻編碼解碼器、功率放大器、全球定位系統(GPS)裝置、羅盤、蓋格計數 器、加速度計、迴轉儀、喇叭、照相機、及大量儲存裝置(諸如硬碟機、光碟(CD)、數位多用途磁碟(DVD)等)。
該通訊晶片1806可能夠無線通訊，用於將資料傳送至該計算裝置1800及由該計算裝置1800傳送資料。該“無線”一詞及其衍生詞可被用來敘述電路、裝置、系統、方法、技術、通訊通道等，其可經過該調制電磁輻射之使用經過非固體媒介傳遞資料。該名詞未隱含該等相關裝置不含有任何電線，雖然於一些實施例中它們可能不含有任何電線。該通訊晶片1806可施行許多無線標準或協定之任一者，包含、但不限於電氣及電子工程師學會(IEEE)標準，包含Wi-Fi(IEEE802.11族)、IEEE802.16標準(例如IEEE802.16-2005修改案)、隨同任何修改案、更新、及/或修訂的長期演進技術(LTE)方案(例如先進LTE方案、超行動寬頻(UMB)方案(亦稱為“3GPP2”)等)。IEEE802.16相容BWA網路大致上被稱為WiMAX網路，首字母縮略字代表全球互通微波存取，其係對於通過該IEEE802.16標準的符合度及互通測試之產品的證明標記。該通訊晶片1806可按照全球移動通信系統(GSM)、通用分組無線業務通信技術(GPRS)、通用行動通訊系統(UMTS)、高速封包存取(HSPA)、演進式HSPA(E-HSPA)、或LTE網路操作。該通訊晶片1806可按照全球行動通訊系統(GSM)增強數據率演進(EDGE)、GSM/EDGE無線通訊網路 (GERAN)、通用陸地無線接入網(UTRAN)、或演進式UTRAN(E-UTRAN)操作。該通訊晶片1806可按照分碼多工存取(CDMA)、分時多工存取(TDMA)、數位增強無線通信(DECT)、演進數據優化(EV-DO)、其衍生者、以及任何其他無線協定操作，該等無線協定被指定為3G、4G、5G、及超出者。於其他實施例中，該通訊晶片1806可按照其他無線協定操作。
該計算裝置1800可包含複數通訊晶片1806。例如，第一通訊晶片1806可被專用於較短範圍無線通訊、諸如Wi-Fi及Bluetooth，且第二通訊晶片1806可被專用於較長範圍無線通訊、諸如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、EV-DO、及其他者。
該計算裝置1800的處理器1804可被封裝於IC組件(例如圖1之IC組件100)中，其包含一具有混合碳-金屬互連件的零組件(例如圖1的中介層103)，如在此中所敘述。譬如，圖1的電路板122可為主機板1802，且該處理器1804可為使用圖1的中介層103被安裝在封裝基板104上之晶粒102。該封裝基板104及該主機板1802可使用封裝等級互連件被耦接在一起。該“處理器”一詞可意指任何裝置或裝置的一部份，其處理來自暫存器及/或記憶體之電子資料，以將該電子資料轉變成其他可被儲存於暫存器及/或記憶體中的電子資料。
該通訊晶片1806亦可包含晶粒(例如圖1之晶粒102)，其可被封裝在IC組件(例如圖1的IC封裝組件 100)中，其包含一具有如在此中所敘述之混合碳-金屬互連件的零組件(例如圖1的中介層103)。於進一步措施中，安置在該計算裝置1800內之另一零組件(例如記憶體裝置或另一積體電路裝置)可包含晶粒(例如圖1的晶粒102)，其可被封裝在IC組件(例如圖1的IC封裝組件100)中，該IC組件包含一具有如在此中所敘述之混合碳-金屬互連件的零組件(例如圖1的中介層103)。
於各種措施中，該計算裝置1800可為膝上型電腦、小筆電、筆記型電腦、超輕薄筆電、智慧型手機、平板電腦、個人數位助理器(PDA)、超級移動電腦、行動電話、桌上型電腦、伺服器、印表機、掃描器、監視器、機上盒、娛樂控制單元、數位相機、手提式音樂播放器、或數位錄影機。於進一步措施中，該計算裝置1800可為處理資料的任何另一電子裝置。
範例
根據各種實施例，本揭示內容敘述一設備或積體電路組件，該組件包括基板；金屬互連層，被設置在該基板上，且被建構成充當用於石墨烯層之生長開始層；及該石墨烯層，該石墨烯層被直接地形成在該金屬互連層上，該金屬互連層與該石墨烯層被建構成路由電信號。於一些實施例中，該石墨烯層包含一或多個單層的石墨烯奈米帶(GNRs)。於一些實施例中，該基板係由一或多個半導體、玻璃、或金屬所構成，且該金屬互連層係由銅(Cu)、鎳(Ni)、鈷(Co)、釕(Ru)、銥(Ir)、鉑 (Pt)、或鈀(Pd)的一或多個所構成。
於一些實施例中，該設備或組件另包含一包含該基板的中介層，其中該金屬互連層及該石墨烯層被建構成經過該中介層路由該等電信號，且其中該基板不包含任何形成在該基板上之主動電晶體裝置。於一些實施例中，該中介層係整合的被動裝置。
於一些實施例中，該設備或組件另包含第一介電層，被設置在該基板上；與阻障層，被設置在該第一介電層上，其中該阻障層被設置於該金屬互連層與該第一介電層之間，該金屬互連層係與該阻障層直接接觸；第二介電層，被設置在該石墨烯層上，該第二介電層係與該石墨烯層直接接觸，且被建構成於第三介電層使用氧電漿、自由基或離子的沉積期間保護該石墨烯層；該第三介電層被設置在該第二介電層上，該第三介電層係與該第二介電層直接接觸。於一些實施例中，該第一介電層、該第二介電層及該第三介電層係由氧化矽、碳化矽、碳氮化矽、或氮化矽之一或多個所構成，且該阻障層係由鉭(Ta)、氮化鉭(TaN)、鈦(Ti)、氮化鈦(TiN)、鈦鎢(TiW)、氮化鎢(WN)或釕(Ru)的一或多個所構成。於一些實施例中，該石墨烯層之材料被設置在該金屬互連層之頂部表面及側壁表面上。於一些實施例中，該金屬互連層具有(111)紋理。於一些實施例中，該金屬互連層及該石墨烯層形成線結構。
於一些實施例中，該設備或組件另包含通孔結構，其 中該通孔結構的導電材料終止在該石墨烯層中。於一些實施例中，設備或組件另包含通孔結構，其中該通孔結構的導電材料延伸經過該石墨烯層及終止於該金屬互連層中。於一些實施例中，該通孔結構的導電材料包含碳奈米管(CNTs)或金屬。
於一些實施例中，該通孔結構的導電材料包含被封裝於介電材料中之碳奈米管CNTs。於一些實施例中，該線結構係第一線結構，該金屬互連層係第一金屬互連層，與該石墨烯層係第一石墨烯層，且該設備或組件另包含第二金屬互連層，被設置在該通孔結構上及與該通孔結構電耦接，該第二金屬互連層被建構成充當用於第二石墨烯層的生長開始層；及該第二石墨烯層，該第二石墨烯層被直接形成在該第二金屬互連層上，其中該第二金屬互連結構與該第二石墨烯層形成第二線結構。於一些實施例中，該通孔結構及該第二線結構之每一者為單鑲嵌層的一部分或相同雙重鑲嵌層的一部分。
於一些實施例中，該金屬互連層包含一區域，該金屬互連層的金屬層已在此區域被移去，以形成至少二金屬互連結構；及該石墨烯層在該石墨烯層之平面內的一方向中延伸，以在該金屬已被移去的該區域之上提供一懸置的石墨烯部分，該懸置之石墨烯部分被建構成電耦接該二金屬互連結構。於一些實施例中，該二金屬互連結構的至少一者係接合墊。於一些實施例中，該設備或組件另包含一設置在該金屬已被移去的區域中之介電材料，及一設置在該 接合墊並與該接合墊電耦接的凸塊或導柱。於一些實施例中，該二金屬互連結構係被建構在螺旋線圈構造中之電路徑的一部分，該電路徑係在該金屬互連層及該石墨烯層之一平面中。於一些實施例中，該電信號包含輸入/輸出(I/O)信號、射頻(RF)信號或路由至一或多個晶粒或由該一或多個晶粒路由的功率。
根據各種實施例，本揭示內容敘述一製造積體電路組件的混合碳-金屬互連件之方法。於一些實施例中，該方法包含提供基板；在該基板上形成金屬互連層；及使用該金屬互連層當作用於該石墨烯層之生長開始層，直接在該金屬互連層上形成石墨烯層，該金屬互連層及該石墨烯層被建構成路由電信號。於一些實施例中，提供該基板包括提供一中介層的基板，其不包含任何形成在該基板上之主動電晶體裝置，且包含一或多個形成在該基板上的被動裝置。於一些實施例中，形成該石墨烯層包括於該金屬互連層上在大於或等於800℃之溫度沉積一或多個單層的石墨烯奈米帶(GNRs)。於一些實施例中，形成該金屬互連層包括沉積一金屬。
於一些實施例中，該方法另包含在該基板上形成介電層；及在該介電層上形成阻障層，其中該阻障層被設置於該金屬互連層及該介電層之間，該金屬互連層係與該阻障層直接接觸。於一些實施例中，形成該金屬互連層包括沉積銅(Cu)、鎳(Ni)、鈷(Co)、釕(Ru)、銥(Ir)、鉑(Pt)、或鈀(Pd)的一或多個，該沉積之金 屬具有根據該規約(xyz)的(111)紋理，在此x、y及z代表於三度空間中彼此垂直之個別晶體平面；及形成該阻障層包括使用物理蒸氣沉積(PVD)製程沉積鉭(Ta)、氮化鉭(TaN)、鈦(Ti)、氮化鈦(TiN)、鈦鎢(TiW)、氮化鎢(WN)或釕(Ru)。
於一些實施例中，該介電層係第一介電層，且該方法另包含圖案化該金屬互連層，以形成線結構；使用沒有氧電漿、自由基或離子的沉積製程在該石墨烯層上形成第二介電層，該第二介電層係與該石墨烯層直接接觸；及在該第二介電層上形成第三介電層，該第三介電層係與該第二介電層直接接觸。於一些實施例中，圖案化該金屬互連層包含在該石墨烯層上沉積第一硬質罩幕材料；在該第一硬質罩幕材料上沉積第二硬質罩幕材料；在該第二硬質罩幕材料上沉積光可界定材料；選擇性移去該光可界定材料的各部分；蝕刻該第二硬質罩幕材料，以移去該第二硬質罩幕材料之未被該光可界定材料所保護的各部分，該第二硬質罩幕材料對該第一硬質罩幕材料之蝕刻係有選擇性的；移去該光可界定材料；及隨後移去該光可界定材料，蝕刻該第一硬質罩幕材料、該石墨烯層及該金屬互連層，以移去未被該第二硬質罩幕材料所保護之該第一硬質罩幕材料、該石墨烯層及該金屬互連層的各部分。於一些實施例中，形成該第二介電層包括使用濺鍍或旋塗製程沉積氧化矽，或使用無氧的化學蒸氣沉積(CVD)製程沉積碳化矽、碳氮化矽、或氮化矽；及形成該第三介電層包括使用 CVD製程沉積氧化矽，其中該第二介電層被建構成在該第三介電層之形成期間保護該石墨烯層免於氧電漿、自由基或離子。
於一些實施例中，形成該石墨烯層包括在該金屬互連層的側壁表面上沉積石墨烯。於一些實施例中，該方法另包含藉由移去該第三介電層及該第二介電層的材料來形成一通孔結構，以形成一暴露該石墨烯層之開口；及將該通孔結構的導電材料沉積在該暴露之石墨烯層上，其中該通孔結構的導電材料終止於該石墨烯層中。於一些實施例中，該方法另包含形成一通孔結構，其係藉由移去該第三介電層、該第二介電層及該石墨烯層的材料，以形成一暴露該金屬互連層之開口；和將該通孔結構的導電材料沉積進入該暴露的金屬互連層上之開口，其中該通孔結構的導電材料終止在該金屬互連層中。於一些實施例中，沉積該通孔結構的導電材料包括沉積碳奈米管(CNTs)；及形成該通孔結構另包括沉積介電材料，以封裝該CNTs。於一些實施例中，該方法另包含施行平坦化製程，以使該CNTs之平面式表面設有該第三介電層，其中沉積該介電材料以封裝該CNTs促進該CNTs的平坦化製程。
於一些實施例中，該線結構係第一線結構，該金屬互連層係第一金屬互連層，及該石墨烯層係第一石墨烯層，且該方法另包含在該通孔結構上形成第二金屬互連層及與該通孔結構電耦接，使用該第二金屬互連層當作用於該第二石墨烯層的生長開始層而直接在該第二金屬互連層上形 成第二石墨烯層，及圖案化該第二金屬互連結構，以形成第二線結構。於一些實施例中，該通孔結構及該第二線結構係使用單一鑲嵌製程分開地形成。於一些實施例中，該通孔結構及該第二線結構係使用雙重鑲嵌製程被形成為相同層的一部分。
於一些實施例中，該方法另包含隨在形成該石墨烯層之後選擇性移去該金屬互連層的金屬，以於該金屬互連層中形成至少二金屬互連結構，其係藉由該石墨烯層的懸置部分來電耦接。於一些實施例中，該二金屬互連結構之至少一者係接合墊，且該方法另包含沉積一介電材料，以充填該石墨烯層的懸置部分及該基板間之區域，該金屬互連層的金屬在此區域已被移去，且在該接合墊上形成凸塊或導柱並與該接合墊電耦接。於一些實施例中，該方法另包含形成一被建構在螺旋形線圈構造中之電路徑，該二金屬互連結構係該電路徑的一部分，且該電路徑係在該金屬互連層及該石墨烯層之平面中。
根據各種實施例，本揭示內容敘述一混合碳-金屬線(“金屬線”)。於一些實施例中，該金屬線包含金屬線芯及一設置在該金屬線芯上及被建構來封裝該金屬線芯的石墨烯層。於一些實施例中，該金屬線另包含設置在該石墨烯層上及被建構來封裝該石墨烯層之電絕緣材料。於一些實施例中，該電絕緣材料係一介電絕緣體，而該金屬線另包含設置在該介電絕緣體上及被建構來封裝該介電絕緣體的金屬屏蔽層，且電絕緣外層被設置在該金屬屏蔽層上 及被建構來封裝該金屬屏蔽層，其中該金屬線被建構來路由射頻(RF)信號，及其中該石墨烯層被建構來減少該RF信號的集膚效應。
根據各種實施例，本揭示內容敘述一計算裝置或系統，包括一中介層，其包含基板；金屬互連層，設置在該基板上且被建構來充當用於石墨烯層的生長開始層；及該石墨烯層，該石墨烯層被直接地形成在該金屬互連層及一與該中介層電耦接的晶粒上，其中該金屬互連層和該石墨烯層被建構來路由該晶粒之電信號經過該中介層。於一些實施例中，該系統或計算裝置另包含電路板，其中該中介層係與該電路板電耦接，且該電路板被建構成路由該晶粒的電信號；及天線、顯示器、觸控螢幕顯示器、觸控螢幕控制器、電池、音頻編碼解碼器、視頻編碼解碼器、功率放大器、全球定位系統(GPS)裝置、羅盤、蓋氏計數器、加速度計、迴轉儀、喇叭、或與該電路板耦接之照相機的一或多個。於一些實施例中，該系統或計算裝置係膝上型電腦、小筆電、筆記型電腦、超輕薄筆電、智慧型手機、平板電腦、個人數位助理器(PDA)、超級移動電腦、行動電話、桌上型電腦、伺服器、印表機、掃描器、監視器、機上盒、娛樂控制單元、數位相機、手提式音樂播放器、或數位錄影機的其中一者。
各種實施例可包含該上述實施例之任何合適的組合，包含在連結形式(及)上面(例如該“及”可為“及/或”)中所敘述之實施例的另一選擇(或)實施例。再 者，一些實施例可包含一或多個製造物件(例如非暫時性電腦可讀取媒體)，在其上面儲存有指令，當被執行時導致該等上述實施例之任一者的作用。再者，一些實施例可包含具有用於執行該等上述實施例之各種操作的任何合適機制之設備或系統。
包含在該發明摘要中所敘述之說明措施的上面敘述係不意欲為詳盡的或將本揭示內容之實施例限制於所揭示的精確形式。雖然特定措施及範例為說明之目的在此中被敘述，在本揭示內容的範圍內之各種同等修改係可能的，如那些熟諳該有關技藝者將認知的。
以該上面之詳細敘述的觀點，可對本揭示內容之實施例作成這些修改。於以下申請專利範圍中所使用之術語不應被解釋為將本揭示內容的各種實施例限制於該說明書及該等申請專利範圍中所揭示之特定措施。反之，該範圍係完全藉由以下申請專利範圍所決定，該等申請專利範圍將按照申請專利說明之設立原則被解釋。
100‧‧‧積體電路組件
102‧‧‧晶粒
103‧‧‧中介層
104‧‧‧封裝基板
106‧‧‧互連結構
110‧‧‧墊片
112‧‧‧焊球
122‧‧‧電路板

Claims (25)

  1. 一種積體電路組件，該組件包括：基板；金屬互連層，被設置在該基板上，且被建構成充當用於石墨烯層之生長開始層；及該石墨烯層，其中該石墨烯層被直接地形成在該金屬互連層上，該金屬互連層與該石墨烯層被建構成路由電信號。
  2. 如申請專利範圍第1項之組件，其中該石墨烯層包含一或多個單層的石墨烯奈米帶(GNRs)。
  3. 如申請專利範圍第1項之組件，另包括：中介層，包含該基板，其中：該基板係由一或多個半導體、玻璃、或金屬所構成；該基板不包含任何形成在該基板上之主動電晶體裝置；該金屬互連層係由銅(Cu)、鎳(Ni)、鈷(Co)、釕(Ru)、銥(Ir)、鉑(Pt)、或鈀(Pd)所構成；及該金屬互連層與該石墨烯層被建構成經過該中介層路由該等電信號。
  4. 如申請專利範圍第1至3項的任一項之組件，另包括：第一介電層，被設置在該基板上； 阻障層，被設置在該第一介電層上，其中該阻障層被設置於該金屬互連層與該第一介電層之間，該金屬互連層係與該阻障層直接接觸；第二介電層，被設置在該石墨烯層上，該第二介電層係與該石墨烯層直接接觸，且被建構成於第三介電層使用氧電漿、自由基或離子的沉積期間保護該石墨烯層；該第三介電層被設置在該第二介電層上，該第三介電層係與該第二介電層直接接觸，其中：該第一介電層、該第二介電層及該第三介電層係由氧化矽、碳化矽、碳氮化矽、或氮化矽之一或多個所構成；該金屬互連層具有一(111)紋理；及該阻障層係由鉭(Ta)、氮化鉭(TaN)、鈦(Ti)、氮化鈦(TiN)、鈦鎢(TiW)、氮化鎢(WN)或釕(Ru)所構成。
  5. 如申請專利範圍第1至3項的任一項之組件，其中該石墨烯層的材料被設置在該金屬互連層之頂部表面及側壁表面上。
  6. 如申請專利範圍第1至3項的任一項之組件，其中該金屬互連層及該石墨烯層形成一線結構，該組件另包括：通孔結構，其中該通孔結構的導電材料終止在該石墨烯層中。
  7. 如申請專利範圍第1至3項的任一項之組件，其中該金屬互連層及該石墨烯層形成一線結構，該組件另包 括：通孔結構，其中該通孔結構的導電材料延伸經過該石墨烯層及終止於該金屬互連層中。
  8. 如申請專利範圍第7項之組件，其中該通孔結構的導電材料包含被封裝於介電材料中之碳奈米管(CNTs)，該線結構係第一線結構，該金屬互連層係第一金屬互連層，且該石墨烯層係第一石墨烯層，該組件另包括：第二金屬互連層，被設置在該通孔結構上及與該通孔結構電耦接，該第二金屬互連層被建構成充當用於第二石墨烯層的生長開始層；及該第二石墨烯層，其中該第二石墨烯層被直接形成在該第二金屬互連層上，其中該第二金屬互連結構與該第二石墨烯層形成第二線結構。
  9. 如申請專利範圍第1至3項的任一項之組件，其中：該金屬互連層包含一區域，其中該金屬互連層的金屬已在此區域被移去，以形成至少二金屬互連結構；及該石墨烯層在該石墨烯層之平面內的一方向中延伸，以在該金屬已被移去的該區域之上提供一懸置的石墨烯部分，該懸置之石墨烯部分被建構成電耦接該二金屬互連結構。
  10. 如申請專利範圍第9項之組件，其中該二金屬互連結構係被建構在螺旋線圈構造中之電路徑的一部分，該 電路徑係在該金屬互連層及該石墨烯層之一平面中。
  11. 一種積體電路組件之混合碳-金屬互連結構的製造方法，該方法包括：提供基板；在該基板上形成金屬互連層；及使用該金屬互連層當作用於該石墨烯層之生長開始層，直接在該金屬互連層上形成石墨烯層，該金屬互連層及該石墨烯層被建構成路由電信號。
  12. 如申請專利範圍第11項之方法，其中：提供該基板包括提供一中介層的基板，其不包含任何形成在該基板上之主動電晶體裝置，且包含一或多個形成在該基板上的被動裝置；及形成該石墨烯層包括於該金屬互連層上在大於或等於800℃之溫度沉積一或多個單層的石墨烯奈米帶(GNRs)。
  13. 如申請專利範圍第11項之方法，其中形成該金屬互連層包括沉積一金屬，該方法另包括：在該基板上形成介電層；及在該介電層上形成阻障層，其中該阻障層被設置於該金屬互連層及該介電層之間，該金屬互連層係與該阻障層直接接觸。
  14. 如申請專利範圍第13項之方法，其中：形成該金屬互連層包括沉積銅(Cu)、鎳(Ni)、鈷(Co)、釕(Ru)、銥(Ir)、鉑(Pt)、或鈀(Pd)的 一或多個，該沉積之金屬具有根據該規約(xyz)的(111)紋理，在此x、y及z代表於三度空間中彼此垂直之個別晶體平面；及形成該阻障層包括使用物理蒸氣沉積(PVD)製程沉積鉭(Ta)、氮化鉭(TaN)、鈦(Ti)、氮化鈦(TiN)、鈦鎢(TiW)、氮化鎢(WN)或釕(Ru)。
  15. 如申請專利範圍第13項之方法，其中該介電層係第一介電層，該方法另包括：圖案化該金屬互連層，以形成線結構；使用沒有氧電漿、自由基或離子的沉積製程在該石墨烯層上形成第二介電層，該第二介電層係與該石墨烯層直接接觸；及在該第二介電層上形成第三介電層，該第三介電層係與該第二介電層直接接觸。
  16. 如申請專利範圍第15項之方法，其中圖案化該金屬互連層包括：在該石墨烯層上沉積第一硬質罩幕材料；在該第一硬質罩幕材料上沉積第二硬質罩幕材料；在該第二硬質罩幕材料上沉積光可界定材料；選擇性移去該光可界定材料的各部分；蝕刻該第二硬質罩幕材料，以移去該第二硬質罩幕材料之未被該光可界定材料所保護的各部分，該第二硬質罩幕材料對該第一硬質罩幕材料之蝕刻係有選擇性的；移去該光可界定材料；及 隨後移去該光可界定材料，蝕刻該第一硬質罩幕材料、該石墨烯層及該金屬互連層，以移去未被該第二硬質罩幕材料所保護之該第一硬質罩幕材料、該石墨烯層及該金屬互連層的各部分。
  17. 如申請專利範圍第15項之方法，其中：形成該第二介電層包括使用濺鍍或旋塗製程沉積氧化矽，或使用無氧的化學蒸氣沉積(CVD)製程沉積碳化矽、碳氮化矽、或氮化矽；及形成該第三介電層包括使用CVD製程沉積氧化矽，其中該第二介電層被建構成在該第三介電層之形成期間保護該石墨烯層免於氧電漿、自由基或離子。
  18. 如申請專利範圍第15項之方法，其中形成該石墨烯層包括在該金屬互連層的側壁表面上沉積石墨烯。
  19. 如申請專利範圍第15項之方法，另包括：藉由移去該第三介電層及該第二介電層的材料來形成一通孔結構，以形成一暴露該石墨烯層之開口；及將該通孔結構的導電材料沉積在該暴露之石墨烯層上，其中該通孔結構的導電材料終止於該石墨烯層中。
  20. 如申請專利範圍第15項之方法，另包括：形成一通孔結構，其係藉由移去該第三介電層、該第二介電層及該石墨烯層的材料，以形成一暴露該金屬互連層之開口；及將該通孔結構的導電材料沉積進入該暴露的金屬互連層上之開口，其中該通孔結構的導電材料終止在該金屬互 連層中。
  21. 如申請專利範圍第19或20項之方法，其中：沉積該通孔結構的導電材料包括沉積碳奈米管(CNTs)；及形成該通孔結構另包括沉積介電材料，以封裝該CNTs，該方法另包括：施行平坦化製程，以使該CNTs之平面式表面設有該第三介電層，其中沉積該介電材料以封裝該CNTs促進該CNTs的平坦化製程。
  22. 如申請專利範圍第11至18項的任一項之方法，另包括：在形成該石墨烯層之後選擇性移去該金屬互連層的金屬，以於該金屬互連層中形成至少二金屬互連結構，其係藉由該石墨烯層之懸置部分電耦接。
  23. 如申請專利範圍第22項之方法，其中該二金屬互連結構的至少一者係接合墊，該方法另包括：沉積介電材料，以充填該石墨烯層的懸置部分與該基板間之區域，在此該金屬互連層的金屬已被移去；及在該接合墊上形成一凸塊或導柱並與該接合墊電耦接。
  24. 一種計算裝置，包括：中介層，包含基板，金屬互連層，被設置在該基板上，且被建構成充當用 於石墨烯層之生長開始層；及該石墨烯層，該石墨烯層被直接地形成在該金屬互連層上；及晶粒，與該中介層電耦接，其中該金屬互連層及該石墨烯層被建構成經過該中介層路由該晶粒的電信號。
  25. 如申請專利範圍第24項之計算裝置，另包括：電路板，其中該中介層係與該電路板電耦接，且該電路板被建構成路由該晶粒的電信號；及天線、顯示器、觸控螢幕顯示器、觸控螢幕控制器、電池、音頻編碼解碼器、視頻編碼解碼器、功率放大器、全球定位系統(GPS)裝置、羅盤、蓋氏計數器、加速度計、迴轉儀、喇叭、或與該電路板耦接之照相機的一或多個，其中該計算裝置係膝上型電腦、小筆電、筆記型電腦、超輕薄筆電、智慧型手機、平板電腦、個人數位助理器(PDA)、超級移動電腦、行動電話、桌上型電腦、伺服器、印表機、掃描器、監視器、機上盒、娛樂控制單元、數位相機、手提式音樂播放器、或數位錄影機的其中一者。
TW103111237A 2013-04-01 2014-03-26 混合碳－金屬互連結構 TWI552288B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US13/854,449 US9209136B2 (en) 2013-04-01 2013-04-01 Hybrid carbon-metal interconnect structures

Publications (2)

Publication Number Publication Date
TW201507079A true TW201507079A (zh) 2015-02-16
TWI552288B TWI552288B (zh) 2016-10-01

Family

ID=51619995

Family Applications (2)

Application Number Title Priority Date Filing Date
TW105122910A TWI671870B (zh) 2013-04-01 2014-03-26 混合碳－金屬互連結構
TW103111237A TWI552288B (zh) 2013-04-01 2014-03-26 混合碳－金屬互連結構

Family Applications Before (1)

Application Number Title Priority Date Filing Date
TW105122910A TWI671870B (zh) 2013-04-01 2014-03-26 混合碳－金屬互連結構

Country Status (4)

Country Link
US (3) US9209136B2 (zh)
KR (1) KR101583135B1 (zh)
CN (1) CN104103626B (zh)
TW (2) TWI671870B (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI596735B (zh) * 2016-03-01 2017-08-21 長庚大學 一種半導體互聯線及其在積體電路製程之後的製造方法

Families Citing this family (62)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20140023864A1 (en) 2012-07-19 2014-01-23 Anirudha V. Sumant Superlubricating Graphene Films
US9583431B1 (en) * 2012-11-28 2017-02-28 Altera Corporation 2.5D electronic package
US9832883B2 (en) * 2013-04-25 2017-11-28 Intel Corporation Integrated circuit package substrate
US9431346B2 (en) * 2013-04-30 2016-08-30 GlobalFoundries, Inc. Graphene-metal E-fuse
KR102055361B1 (ko) * 2013-06-05 2019-12-12 삼성전자주식회사 반도체 패키지
US9859188B2 (en) * 2013-07-03 2018-01-02 Rosenberger Hochfrequenztechnik Gmbh & Co. Kg Heat isolation structures for high bandwidth interconnects
US9714988B2 (en) * 2013-10-16 2017-07-25 Infineon Technologies Ag Hall effect sensor with graphene detection layer
CN103606535B (zh) * 2013-11-26 2016-01-06 深圳市华星光电技术有限公司 软性显示器组件的制作方法及其制作的软性显示器组件
US9318439B2 (en) * 2014-03-21 2016-04-19 Taiwan Semiconductor Manufacturing Company Ltd. Interconnect structure and manufacturing method thereof
DE112014006418T5 (de) * 2014-04-25 2016-12-15 Intel Corporation Package-Substrat für integrierte Schaltungen
TWI486969B (zh) * 2014-06-11 2015-06-01 Nat Univ Tsing Hua 複合導電材料的製作方法及其導電薄膜
CN106463478B (zh) * 2014-06-13 2020-10-02 英特尔公司 用于石墨烯与绝缘体和器件的集成的石墨烯氟化作用
US9561526B2 (en) * 2014-06-19 2017-02-07 Uchicago Argonne, Llc Low friction wear resistant graphene films
US9613910B2 (en) 2014-07-17 2017-04-04 Taiwan Semiconductor Manufacturing Company, Ltd. Anti-fuse on and/or in package
US9754928B2 (en) * 2014-07-17 2017-09-05 Taiwan Semiconductor Manufacturing Company, Ltd. SMD, IPD, and/or wire mount in a package
JP6455091B2 (ja) * 2014-11-12 2019-01-23 富士通株式会社 電子装置及び電子装置の製造方法
KR102371295B1 (ko) * 2015-02-16 2022-03-07 삼성전자주식회사 확산 방지층을 포함하는 층 구조물 및 그 제조방법
US9431343B1 (en) * 2015-03-11 2016-08-30 Samsung Electronics Co., Ltd. Stacked damascene structures for microelectronic devices
US10899620B2 (en) * 2015-03-18 2021-01-26 Fujitsu Limited Carbon conductive structure and method of manufacturing the same
CN106206409B (zh) * 2015-05-08 2019-05-07 华邦电子股份有限公司 堆叠电子装置及其制造方法
US9672319B1 (en) * 2015-06-29 2017-06-06 Cadence Design Systems, Inc. Methods, systems, and articles of manufacture for implementing electronic designs with a pseudo-3D analysis mechanism
KR102420087B1 (ko) * 2015-07-31 2022-07-12 삼성전자주식회사 반도체 소자의 제조 방법
US10299366B2 (en) 2015-08-06 2019-05-21 International Business Machines Corporation Tamper detection circuits
US9842813B2 (en) * 2015-09-21 2017-12-12 Altera Corporation Tranmission line bridge interconnects
KR102412966B1 (ko) * 2015-09-25 2022-06-24 삼성전자주식회사 연결 구조체 및 이를 적용한 전자소자
CN105405826B (zh) * 2015-12-23 2019-02-15 中芯长电半导体（江阴）有限公司 一种铜柱凸块封装结构及其制作方法
CN107275279B (zh) * 2016-04-08 2020-04-03 中芯国际集成电路制造(上海)有限公司 半导体结构及其的形成方法
WO2017192278A2 (en) * 2016-05-06 2017-11-09 The Government Of The United States Of America, As Represented By The Secretary Of The Navy Stable ir transparent conductive graphene hybrid materials and methods of making
CN107564888B (zh) 2016-07-01 2020-09-15 中芯国际集成电路制造(上海)有限公司 互连结构及其制造方法
US10665799B2 (en) * 2016-07-14 2020-05-26 International Business Machines Corporation N-type end-bonded metal contacts for carbon nanotube transistors
US10269706B2 (en) 2016-07-26 2019-04-23 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
CN107680932B (zh) * 2016-08-01 2022-05-13 中芯国际集成电路制造(上海)有限公司 互连结构及其制造方法
US11227798B2 (en) * 2016-09-29 2022-01-18 Intel Corporation Metal aluminum gallium indium carbide thin films as liners and barriers for interconnects
US9793206B1 (en) 2016-09-29 2017-10-17 International Business Machines Corporation Heterogeneous metallization using solid diffusion removal of metal interconnects
US10745641B2 (en) 2017-02-09 2020-08-18 Uchicago Argonne, Llc Low friction wear resistant graphene films
US10181521B2 (en) * 2017-02-21 2019-01-15 Texas Instruments Incorporated Graphene heterolayers for electronic applications
US10170338B2 (en) * 2017-05-23 2019-01-01 Northrop Grumman Systems Corporation Vertical nanoribbon array (VERNA) thermal interface materials with enhanced thermal transport properties
KR102326519B1 (ko) * 2017-06-20 2021-11-15 삼성전자주식회사 반도체 장치
CN107577860B (zh) * 2017-08-29 2019-09-10 西安电子科技大学 基于单根金丝键合的微波器件路耦合传输性能预测方法
US10510657B2 (en) 2017-09-26 2019-12-17 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device with interconnecting structure and method for manufacturing the same
CN108055456B (zh) * 2017-12-07 2020-09-29 中煤航测遥感集团有限公司 纹理采集方法及装置
US10559530B2 (en) 2017-12-27 2020-02-11 International Business Machines Corporation Forming dual metallization interconnect structures in single metallization level
US11121073B2 (en) * 2018-04-02 2021-09-14 Intel Corporation Through plate interconnect for a vertical MIM capacitor
KR20200012237A (ko) * 2018-07-26 2020-02-05 삼성전자주식회사 배선 구조체 및 이를 적용한 전자소자
CN109712956B (zh) * 2018-11-30 2021-07-13 通富微电子股份有限公司 一种晶圆级封装器件及其封装方法
EP3891793A4 (en) * 2018-12-06 2022-10-05 Analog Devices, Inc. INTEGRATED DEVICE ENCLOSURES WITH PASSIVE DEVICE ASSEMBLIES
EP3890612A4 (en) 2018-12-06 2022-10-05 Analog Devices, Inc. SHIELDED INTEGRATED DEVICE HOUSINGS
EP3723122B1 (en) 2019-04-10 2023-02-15 AT & S Austria Technologie & Systemtechnik Aktiengesellschaft Component carrier comprising a double layer structure
US11440049B2 (en) 2019-09-30 2022-09-13 Uchicago Argonne, Llc Low friction coatings
US11155762B2 (en) 2019-09-30 2021-10-26 Uchicago Argonne, Llc Superlubrious high temperature coatings
TWI704659B (zh) * 2019-10-22 2020-09-11 樂鑫材料科技股份有限公司 背晶薄膜結構、包含其之功率模組封裝體、背晶薄膜結構的製造方法、及功率模組封裝體的製造方法
US11387271B2 (en) 2019-12-17 2022-07-12 Texas Instruments Incorporated Optical sensor with trench etched through dielectric over silicon
KR20210085421A (ko) * 2019-12-30 2021-07-08 에스케이하이닉스 주식회사 반도체 장치
JP7398475B2 (ja) 2020-01-07 2023-12-14 長江存儲科技有限責任公司 金属誘電体接合方法及び構造
WO2021168134A1 (en) * 2020-02-19 2021-08-26 Lam Research Corporation Graphene integration
US11202368B2 (en) 2020-04-28 2021-12-14 Cisco Technology, Inc. Providing one or more carbon layers to a copper conductive material to reduce power loss in a power plane
US11330702B2 (en) 2020-04-28 2022-05-10 Cisco Technology, Inc. Integrating graphene into the skin depth region of high speed communications signals for a printed circuit board
US11361987B2 (en) 2020-05-14 2022-06-14 International Business Machines Corporation Forming decoupled interconnects
US20220068703A1 (en) * 2020-08-25 2022-03-03 Qualcomm Incorporated Metal interconnect wrap around with graphene
US11682623B2 (en) * 2021-07-14 2023-06-20 Micron Technology, Inc. Integrated assemblies having graphene-containing-structures
US12002772B2 (en) * 2022-03-18 2024-06-04 Nanya Technology Corporation Semiconductor device with composite conductive features and method for fabricating the same
WO2024196400A1 (en) * 2023-03-20 2024-09-26 Microchip Technology Incorporated Interposer with lines having portions separated by barrier layers

Family Cites Families (33)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5473113A (en) * 1992-09-22 1995-12-05 Champlain Cable Corporation Shielded wire and cable
US20030008490A1 (en) * 2001-07-09 2003-01-09 Guoqiang Xing Dual hardmask process for the formation of copper/low-k interconnects
TW546794B (en) * 2002-05-17 2003-08-11 Advanced Semiconductor Eng Multichip wafer-level package and method for manufacturing the same
US7173325B2 (en) * 2003-08-29 2007-02-06 C-Core Technologies, Inc. Expansion constrained die stack
WO2006098026A1 (ja) * 2005-03-17 2006-09-21 Fujitsu Limited 接続機構、半導体パッケージ、およびその製造方法
US7713858B2 (en) * 2006-03-31 2010-05-11 Intel Corporation Carbon nanotube-solder composite structures for interconnects, process of making same, packages containing same, and systems containing same
KR101622306B1 (ko) * 2009-10-29 2016-05-19 삼성전자주식회사 그라펜 시트, 이를 포함하는 그라펜 기재 및 그의 제조방법
WO2009061843A2 (en) * 2007-11-07 2009-05-14 Massachusetts Institute Of Technology Induced-charge electrokinetics with high-slip polarizable surfaces
US7858989B2 (en) * 2008-08-29 2010-12-28 Globalfoundries Inc. Device and process of forming device with device structure formed in trench and graphene layer formed thereover
JP5395542B2 (ja) * 2009-07-13 2014-01-22 株式会社東芝 半導体装置
US8927057B2 (en) * 2010-02-22 2015-01-06 International Business Machines Corporation Graphene formation utilizing solid phase carbon sources
JP2013542546A (ja) * 2010-03-08 2013-11-21 ウィリアム・マーシュ・ライス・ユニバーシティ グラフェン／格子混成構造に基づいた透明電極
US8354339B2 (en) * 2010-07-20 2013-01-15 International Business Machines Corporation Methods to form self-aligned permanent on-chip interconnect structures
US8785261B2 (en) * 2010-09-23 2014-07-22 Intel Corporation Microelectronic transistor having an epitaxial graphene channel layer
WO2012044284A1 (en) * 2010-09-28 2012-04-05 Empire Technology Development Llc Directionally recrystallized graphene growth substrates
JP5637795B2 (ja) * 2010-10-05 2014-12-10 株式会社東芝 装置
US20120156424A1 (en) * 2010-12-15 2012-06-21 Academia Sinica Graphene-silicon carbide-graphene nanosheets
US9704793B2 (en) * 2011-01-04 2017-07-11 Napra Co., Ltd. Substrate for electronic device and electronic device
US8354296B2 (en) * 2011-01-19 2013-01-15 International Business Machines Corporation Semiconductor structure and circuit including ordered arrangement of graphene nanoribbons, and methods of forming same
JP5700415B2 (ja) 2011-02-05 2015-04-15 三菱樹脂株式会社 太陽電池裏面保護材用ポリエステルフィルム
US8288203B2 (en) * 2011-02-25 2012-10-16 Stats Chippac, Ltd. Semiconductor device and method of forming a wafer level package structure using conductive via and exposed bump
US8501531B2 (en) * 2011-04-07 2013-08-06 The United States Of America, As Represented By The Secretary Of The Navy Method of forming graphene on a surface
KR101813176B1 (ko) * 2011-04-07 2017-12-29 삼성전자주식회사 그래핀 전자 소자 및 제조방법
US8716863B2 (en) * 2011-07-13 2014-05-06 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for high performance interconnect
US8665049B2 (en) * 2011-07-21 2014-03-04 Ut-Battelle, Llc Graphene-coated coupling coil for AC resistance reduction
US8482126B2 (en) * 2011-09-02 2013-07-09 Kabushiki Kaisha Toshiba Semiconductor device
KR101878739B1 (ko) * 2011-10-24 2018-07-17 삼성전자주식회사 그래핀 전사부재, 그래핀 전사방법 및 이를 이용한 그래핀 소자 제조방법
US20130141442A1 (en) * 2011-12-06 2013-06-06 John W. Brothers Method and apparatus for multi-chip processing
US8704364B2 (en) * 2012-02-08 2014-04-22 Xilinx, Inc. Reducing stress in multi-die integrated circuit structures
JP5801221B2 (ja) * 2012-02-22 2015-10-28 株式会社東芝 半導体装置の製造方法および半導体装置
US9472450B2 (en) * 2012-05-10 2016-10-18 Samsung Electronics Co., Ltd. Graphene cap for copper interconnect structures
JP5851369B2 (ja) * 2012-09-10 2016-02-03 株式会社東芝 半導体装置の製造方法
US8796096B2 (en) * 2012-12-04 2014-08-05 International Business Machines Corporation Self-aligned double-gate graphene transistor

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI596735B (zh) * 2016-03-01 2017-08-21 長庚大學 一種半導體互聯線及其在積體電路製程之後的製造方法

Also Published As

Publication number Publication date
TWI552288B (zh) 2016-10-01
US20140291819A1 (en) 2014-10-02
TWI671870B (zh) 2019-09-11
KR20140119652A (ko) 2014-10-10
US10003028B2 (en) 2018-06-19
US20160056384A1 (en) 2016-02-25
US9680105B2 (en) 2017-06-13
US9209136B2 (en) 2015-12-08
TW201639098A (zh) 2016-11-01
CN104103626A (zh) 2014-10-15
KR101583135B1 (ko) 2016-01-07
US20170271594A1 (en) 2017-09-21
CN104103626B (zh) 2018-03-20

Similar Documents

Publication Publication Date Title
TWI552288B (zh) 混合碳－金屬互連結構
TWI552291B (zh) 用於電子系統的高導電率、高頻率之通孔
TWI703633B (zh) 電子裝置和用以製造電子裝置、用以提供無遮罩氣隙流程、及用以提供替代層間介電質流程的方法
US9123727B2 (en) Airgap interconnect with hood layer and method of forming
JP6399417B2 (ja) 金属相互接続のシーム修復
TW201635471A (zh) 使通孔自對準至緊密間距金屬互連層的頂部及底部的結構及方法
KR102245667B1 (ko) 집적 회로 디바이스의 금속들 간의 선택적 확산 장벽
US20190189500A1 (en) Maskless air gap to prevent via punch through
US20140019716A1 (en) Plateable diffusion barrier techniques
TW201620053A (zh) 用於填充高深寬比之技術，具有多層金屬層之窄結構及相關聯組態
TW202232699A (zh) 應用自組裝單層改善通孔整合
TW201533841A (zh) 反向奈米結構電介質層
TW201826532A (zh) 石墨烯奈米帶互連及互連襯墊
TWI751187B (zh) 石墨烯奈米帶互連體和互連體襯墊
TWI770050B (zh) 積體電路裝置及其形成方法
TW201737316A (zh) 具有釕磷薄膜的半導體裝置