TWI552291B - 用於電子系統的高導電率、高頻率之通孔 - Google Patents

用於電子系統的高導電率、高頻率之通孔 Download PDF

Info

Publication number
TWI552291B
TWI552291B TW103121023A TW103121023A TWI552291B TW I552291 B TWI552291 B TW I552291B TW 103121023 A TW103121023 A TW 103121023A TW 103121023 A TW103121023 A TW 103121023A TW I552291 B TWI552291 B TW I552291B
Authority
TW
Taiwan
Prior art keywords
conductive layer
hole
layer
conductivity
dielectric
Prior art date
Application number
TW103121023A
Other languages
English (en)
Other versions
TW201515173A (zh
Inventor
漢斯喬琴 巴斯
瑞哈德 曼克普夫
沃夫岡 穆勒
哈羅德 古森納
克里斯坦 謬樂
Original Assignee
英特爾智財公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 英特爾智財公司 filed Critical 英特爾智財公司
Publication of TW201515173A publication Critical patent/TW201515173A/zh
Application granted granted Critical
Publication of TWI552291B publication Critical patent/TWI552291B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76898—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics formed through a semiconductor substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53228—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being copper
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53228—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being copper
    • H01L23/53238—Additional layers associated with copper layers, e.g. adhesion, barrier, cladding layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53276—Conductive materials containing carbon, e.g. fullerenes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/64—Impedance arrangements
    • H01L23/66—High-frequency adaptations
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/7682—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing the dielectric comprising air gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/10—Applying interconnections to be used for carrying current between separate components within a device
    • H01L2221/1068—Formation and after-treatment of conductors
    • H01L2221/1094—Conducting structures comprising nanotubes or nanowires
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/58—Structural electrical arrangements for semiconductor devices not otherwise provided for
    • H01L2223/64—Impedance arrangements
    • H01L2223/66—High-frequency adaptations
    • H01L2223/6605—High-frequency electrical connections
    • H01L2223/6616—Vertical connections, e.g. vias
    • H01L2223/6622—Coaxial feed-throughs in active or passive substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Description

用於電子系統的高導電率、高頻率之通孔
本發明係關於使用在半導體晶粒及封裝中之導電通孔，特別係具有在高頻率下之增強導電率之通孔。
半導體晶粒通常係使用矽基板來形成。基板可形成於其上建立電路之載體或表面。通道被鑽穿、鑽孔或蝕刻穿過矽以允許矽中之一層處的金屬接點被連接至矽中之另一層。通道被稱為穿矽通孔。為了形成電連接，通孔係以導電材料(諸如銅或鋁)予以內襯或填充。通孔可以各種不同的方法被使用。其中一種方法係將形成在基板之一側上之電路連接至在基板之另一側上之外部連接。這些連接可以係用於電力或用於資料。在一些情況中，電路被形成在彼此層疊之多個層中，且通孔被用於連接在不同層上的電路。
在一些晶粒中，電路最後被連接至被稱為前側金屬化層之晶粒之頂部上之金屬路徑層。該晶粒亦具有在晶粒之底部上之金屬路徑層以連接至一插口、一封裝基板或一些 其他結構。金屬路徑之底層被稱為背側金屬化層。前側及背側層係使用延伸在前側及背側之間之穿矽通孔而被連接在一起。
通孔亦可用於電子及微機械封裝。許多類型的封裝具有一基板，一或多個晶粒被附接至該基板。封裝基板在一側上具有電連接至晶粒之陣列。該電連接通常係使用焊料球或佈線襯墊。該封裝基板在另一側上亦具有電連接以形成一外部接觸至一插口、一電路板或一些其他表面。在連接陣列之間，具有一或多個選路層允許在晶粒上的點連接至外部點。穿矽通孔亦被用於將不同選路層彼此連接在一起。
穿矽通孔(TSVs)通常係以簡單金屬(例如銅(Cu)、鎢(W)、鋁(Al)等等)所填充。在典型TSV開口中之堆疊層係第一介電質(諸如氧化矽(SiO2))以將Si側壁與金屬填料電隔離。接著在介電質上方使用金屬擴散障壁及附著層(例如Ti、TiN、Ta、TaN、Ru、WN等等)以防止金屬離子從金屬填料擴散至Si基板中，並且改良在TSV中金屬填料之附著性。最後，一純金屬填料藉由適當的沉積程序(例如電鍍、無電式電鍍、CVD、濺鍍、PVD等或這些技術之組合)被沉積。
101‧‧‧穿矽通孔(TSV)
103‧‧‧矽基板
105‧‧‧電晶體層
107‧‧‧電晶體
109‧‧‧介電質覆蓋層
111‧‧‧前側介電質
113‧‧‧前側金屬化
115‧‧‧介電質背側隔離層
117‧‧‧背側金屬化層
121‧‧‧中央銅填料
123‧‧‧表皮層
125‧‧‧介電質隔離層
201‧‧‧通孔
203‧‧‧矽基板
207‧‧‧主動電路
209‧‧‧前側
211‧‧‧前側介電質
213‧‧‧金屬化層
215‧‧‧背側
217‧‧‧金屬化層
225‧‧‧介電層
231‧‧‧圓柱狀介電層
233‧‧‧金屬填充層
235‧‧‧較低電阻材料
237‧‧‧內部高導電性表皮層
301‧‧‧通孔
325‧‧‧介電層
331‧‧‧內部圓柱狀區域
333‧‧‧金屬填充層
335‧‧‧外部導電表皮層
337‧‧‧內部較高導電性表皮層
341‧‧‧碳奈米管
401‧‧‧通孔
425‧‧‧介電質隔離層
431‧‧‧中央核心
441‧‧‧介電質
443‧‧‧高導電性表皮層
445‧‧‧較低導電金屬
501‧‧‧通孔
531‧‧‧內部核心
541‧‧‧介電質隔離層
543‧‧‧較低導電層
545‧‧‧較低導電性金屬圓柱狀管
601‧‧‧圓柱狀通孔
625‧‧‧介電質外層
643‧‧‧高導電率材料
645‧‧‧低導電率材料
647‧‧‧中央核心
703‧‧‧外層
713‧‧‧金屬障壁層
725‧‧‧介電質隔離層
733‧‧‧填充金屬
735‧‧‧表皮層
751‧‧‧方塊
753‧‧‧方塊
755‧‧‧方塊
756‧‧‧方塊
757‧‧‧方塊
759‧‧‧方塊
761‧‧‧方塊
763‧‧‧方塊
765‧‧‧方塊
767‧‧‧方塊
769‧‧‧方塊
771‧‧‧方塊
773‧‧‧方塊
775‧‧‧方塊
777‧‧‧方塊
779‧‧‧方塊
781‧‧‧方塊
813‧‧‧金屬障壁層
815‧‧‧成核層
825‧‧‧介電質
833‧‧‧金屬
835‧‧‧表皮層
900‧‧‧計算裝置
902‧‧‧系統板
904‧‧‧處理器
906‧‧‧通信封裝
908‧‧‧揮發性記憶體
909‧‧‧非揮發性記憶體
910‧‧‧大量儲存裝置
912‧‧‧圖形處理器
914‧‧‧晶片組
916‧‧‧天線
918‧‧‧顯示
920‧‧‧觸控螢幕控制器
922‧‧‧電池
924‧‧‧功率放大器
926‧‧‧全球定位系統(GPS)裝置
928‧‧‧羅盤
930‧‧‧揚聲器
932‧‧‧攝像機
本發明之實施例係以實例的方式而不是以限制的方式來繪示說明，在附圖之圖式中之相同元件符號係標示相同 元件。
圖1係依照本發明之實施例在高頻率下具有增強導電率之矽基板中之TSV之橫截面側視圖。
圖2A係依照本發明之實施例在高頻率下具有增強導電率之矽基板中之TSV之橫截面側視圖。
圖2B係圖2A之TSV之橫截面俯視圖。
圖3係依照本發明之實施例在高頻率下具有增強導電率之矽基板中之TSV之橫截面俯視圖。
圖4係依照本發明之實施例在高頻率下具有增強導電率之替代TSV之橫截面俯視圖。
圖5係依照本發明之實施例在高頻率下具有增強導電率之另一替代TSV之橫截面俯視圖。
圖6係依照本發明之實施例在高頻率下具有增強導電率之另一替代TSV之橫截面俯視圖。
圖7A係依照本發明之實施例在高頻率下具有增強導電率之矽基板中之TSV之部分橫截面側視圖。
圖7B係形成具有一TSV之封裝矽晶粒之程序流程圖，該TSV在高頻率處具有增強導電率。
圖8係依照本發明之實施例在高頻率下具有增強導電率之矽基板中使用石墨烯之TSV之部分橫截面側視圖。
圖9係依照本發明之實施例之具有一或多個TSV之電腦系統方塊圖。
【發明內容與實施方式】
穿矽通孔係用於射頻(RF)晶粒(諸如功率放大器、RF前端晶粒及RF收發器)及數位電路(諸如中央處理器、基頻信號處理器、圖像處理器及記憶體)兩者。就高頻率RF傳輸電路及高位元率及高時脈率數位電路而言，系統之TSV在高頻率下會引發傳輸電流或電壓。即使用於電源供應器連接，數位或RF電路之該高頻率轉換或混合會在電源供應器信號中造成相似高頻率瞬變。
對於RF應用電導體而言會經受表皮效應。隨著較高的RF頻率增加，電流主要係在外表面區域或導體之表皮傳輸。因此，會減少導體之有效或有用橫截面及減少導體之導電率。較高的電阻會減少電流流動並且產生阻抗，其會減少電流之反應性以使負載及電壓改變。此在導體之效能上且亦在任何連接電路之效能上有不利的影響。
TSV之效能可以多達且超過50Gbit/s之較高傳輸速率來改善。在高頻率下(諸如那些500MHz以上的頻率)，由於表皮效應(因為電流僅在導體之周圍或表皮傳輸)，因此導體之電阻增加。一個新的TSV填充會減少表面效應。在實施例中，TSV之內部部分或核心係以普通金屬(諸如Cu、W、Al等等)填充，而外部部分(在介電質旁邊)係藉由較低電阻或較高導電率材料(諸如銀(Ag)、石墨烯等等)層所覆蓋。在較低的RF頻率下，電流將會使普通金屬填充通孔。在較高的RF頻率下，電流將在Ag或石墨烯之較低電阻表皮中被引導而不是在Cu或W核心中。此會導致較佳的RF效能並且減少功率消 耗。
在核心金屬填料周圍之較低電阻或較高的傳導表皮層可改善在較高頻率下的效能。與亦可以較低電阻材料完全地填充通孔相比，表皮層係較便宜的。對於更複雜的材料(諸如石墨烯)，其比填充通孔係更易於形成表皮。對於大於1微米之直徑尺寸的通孔而言，電流石墨烯沉積技術(諸如CVD(化學氣相沉積))不允許此欲被填充之一較大區域。
而在本文中半導體晶粒及封裝基板中之穿矽通孔過程之實例，本發明不會被如此限制。在本文中所述之結構及技術可適用於封裝基板、印刷電路板及以其他材料形成之其他類型的通孔。此外，其可適用於延伸通過封裝材料(諸如內層介電質、頂層介電質)及模塑化合物(諸如一WLB(晶圓級球陣列封裝)之穿模通孔(TMV))之通孔。
圖1係在矽基板103中之TSV101之橫截面側視圖。在此實例中之矽基板具有形成在基板上方之電晶體層105，該基板具有電晶體107之電路及其他主動與被動裝置。此層有時稱之為FEOL(前端製程)。基板具有在電晶體及其他裝置上方之介電質覆蓋層109。前側介電質111被形成在電晶體上方，且前側金屬化113被形成以連接具有電晶體層105之特定接觸區域。金屬化通常在藉由前側介電質111與電晶體絕緣之電晶體之頂部上形成一或多個不同選路層。
整個結構係藉由介電質覆蓋層109所覆蓋且依照特定實施方案亦可使用其他層。在矽基板103之相對側上，介電質背側隔離層115係形成在基板103之背側上方。背側金屬化層117係形成在介電層上方。前側金屬化層及背部金屬化層係使用如圖所示之通孔101而耦合在一起。雖然展示一矽基板，但基板可由各種其他介電質或金屬材料來製成。如圖所示之作為一替代的晶粒基板，該基板可以係封裝、電路板或一些其他結構之部分。此外，不管是由沉積層或材料製成或是一模塑化合物，通孔僅可通過介電質覆蓋。
在圖1之圖式中，僅展示單一通孔101以免混淆本發明。然而，依照特定實施方案，半導體電路晶粒可具有數百個或數千個通孔。TSV101具有一中央銅填料121。內部銅填料具有由較高導電材料形成之外部層123所圍繞之外表面。因為其圍繞內部層形成一導電表面，因此此亦可被視為一表皮層123。該表皮層亦透過表皮效應而支援傳導性。表皮層123之外側係藉由介電質隔離層125所圍繞以從矽基板103隔離導電層121、123。
如圖所示，TSV之內部部分或核心係以普通金屬(諸如銅或鎢)所填充，而外部部分係藉由較低電阻層所覆蓋。而銀及石墨烯被建議作為用於外部層之可行材料，依照特定實施方案可使用其它任何各種較低電阻材料。此外，除了銅之外，其他導電材料可被用於內部填充層。因為內部層比外部層具有較高的電阻，因此由表皮效應所產 生具有較高頻率之導電率之損失係由外部層之較高導電率所克服。
TSV(諸如圖1所示)可以任何各種不同的方式來形成。在一實例中，TSV首先被蝕刻、鑽孔或鑽穿而穿過矽。通常，TSV將具有1至50微米之直徑，但可以係較小的或較大的。此接著係以介電質(諸如SiO2、Si3N4、SiC或SiCN或任何其他適當的介電質)填充以將矽基板與TSV金屬隔離。接著，在介電質上方施加一較低電阻表皮層(在此實例中之銀或石墨烯)。如上述，此表皮層在較高頻率下可傳輸電流或信號。最後，一核心導體或金屬填料被沉積至TSV之核心中。導體可以係金屬，諸如銅或鎢或鋁或一些其他導電性填料(諸如摻雜的多晶矽或其他材料)。
圖2A展示一替代性實施例，其中多圓柱狀或管類型的金屬填充層233被形成在單一通孔201之區域中。金屬填充管之兩側係藉由較低電阻材料235所覆蓋。管之中心可由介電質填充或其可保留作為一空氣間隙。
圖2A係類似於圖1之通孔201之橫截面側視圖。通孔係形成通過具有前側209及背側215介電質覆蓋層之矽基板203。主動電路207係形成在矽基板203上方且藉由前側介電質211絕緣。金屬化層213、217係形成在矽基板之另一側上且這些金屬化層藉由通孔201一起被連接。在此實例中，圓柱狀介電層231已被形成在通孔之中間中且此係圍繞金屬填料233與環繞介電質之圓形橫截面。較 低電阻表皮層235係在圓柱狀金屬層之外側上且亦在圓柱狀層之內側237上。一介電質225圍繞所有導電層。
圖2B係在圖2A中沿著線2B之相同通孔201之橫截面俯視圖。在此如圖所示，通孔可以藉由首先產生的介電層225接著將外部表皮層235施加至通孔而形成。一保形金屬沉積233可以接著被沉積至在通孔201之中心形成圓柱狀孔之餘留通孔中。此孔可內襯第二內部高導電性表皮層237。該通孔之其餘敞開區域可填充介電質231或保留作為空氣間隙。形成在普通金屬之管之內側及外側上之較高導電材料之圓柱狀管在正常金屬填料上提供兩個表皮層。表皮效應接著採用在普通金屬層233之內側及外側上之較高導電率之優點。這些同心環材料允許快速的導電率及高頻率信號傳輸通過整個通孔。
如圖2B及一些後續圖式中所示，使用圓柱狀或管型之金屬填料。金屬填料之圓柱或管之外及內表面之兩側係藉由較低電阻或較高導電材料(諸如Ag、石墨烯等等)所覆蓋。圓柱或管之中心可以介電材料填充或保留作為一空氣間隙。
圖3係圖2B之通孔之一替代性實施例之橫截面俯視圖。在圖2B之實例中，中央核心231係以介電質填充或留下作為一空氣間隙。此中央介電質區域係藉由導電材料同心環237、233、235圍繞。在圖3之實例中，通孔301已經由介電層325及外部導電表皮層335所填充。金屬填充層333及內部較高導電性表皮層337。圖3展示以內部 及外表面填充之圓柱或管類型之導體，兩者係藉由較低電阻材料所覆蓋。
如在圖2B之實例中，這些導電材料同心環之內部核心不是以導電金屬(例如銅)所填充。此內部圓柱狀區域331係由一組碳奈米管341取代來填充。碳奈米管係高導電且低成本結構，然而其製造係昂貴的。導電通孔核心331之大中央區域及圓柱狀高壁提供有利的環境用於生長碳奈米管341。碳奈米管之高導電率可在較高頻率下用來顯著地改良通孔之導電率。
圖4係類似圖2B及圖3之通孔401之橫截面俯視圖。在圖4之實例中，圓柱狀或管類型導體填充金屬具有藉由較低電阻材料所覆蓋之內部及外部表面。中心係以介電質(隔離)材料或空氣間隙填充。較高及較低導電材料之多個同心環被形成在通孔內以提供更多區域，即用於表皮效應以引導電流通過通孔之更多表皮層。在圖4之實例中，通孔首先係以介電質隔離層425塗覆，然後係較高導電金屬443之連續層接著一層較低導電金屬445。填充金屬445之各個管在其內部及外部表面上係由表皮層圍繞。用於連續層填充金屬管之表皮層係藉由介電質441之層或管分隔。導電圓柱狀管445在內部及外部表面藉由高導電性表皮層443圍繞而產生一組同心圍繞中央核心431之屏蔽傳輸線。中央核心431可包含空氣、介電質或在圖3之實例中作為一束碳奈米管或一些其他填充。
圖5展示內襯介電質隔離層541之通孔501之一替代 橫截面俯視圖。雖然圖4之實例使用一組在內側及外側及介電質間隙之間具有表皮層之獨立金屬管，但在圖5之實例中，較高導電層及較低導電層從通孔的外周邊簡單地交替朝向其內部核心531。如圖所示，第一導電層係一高導電層543。此圍繞較低導電金屬圓柱狀管545。此圍繞另一較低導電層543，該導電層543圍繞另一較高導電層545。因此，有三個導電圓柱狀管藉由四個較高導電性的低電阻表皮層543在另一側上圍繞。如先前實例所述，中心531可由介電質或一些其他材料填充。
在圖6之實例中(圓柱狀通孔601之橫截面俯視圖)，通孔具有藉由介電質外部層625隔離之高及低導電率材料643、645之交替層。然而，在通孔之中心處有多一個導電圓柱狀管645與較高導電表皮層之中央核心647。具有低電阻表面層之多層管填充該通孔而藉由介電質隔離層與Si基板分隔。圖2B、3、4、5及6之實例提供將表皮層施加至金屬填料之各種替代例或實施例。在相鄰銅層及表皮層之間共用的表皮層可從正中間擴展至外部環。中央核心可由碳奈米管束、藉由介電質或藉由另一金屬填料來填充。依照特定實施方案亦可使用類似於那些所示或所述之其他變化形式。每個變化形式可提供不同成本及效益，且較佳取決於通孔之尺寸及傳輸頻率及其他因素。
圖7A係通孔之一部分之橫截面側視圖，其中展示如何在一製造程序中來堆積層。外部層703係一矽基板，其 係以任何各種習知方式形成。通孔首先藉由將穿矽通孔(TSV)蝕刻至矽基板中而形成。此被標示在圖7B之流程圖中之方塊751。在通孔已被蝕刻之後，在753中沉積介電質隔離層725。介電質可以係二氧化矽或任何各種其他可行的介電質。其可使用CVD(化學氣相沉積)或任何其他適當的技術被沉積。如圖2B之實例橫截面圖中，介電質係沉積在被蝕刻的矽通孔之內部壁上。在755處，一可選金屬障壁可施加於介電層。該金屬障壁係如圖7A中之層713所示，該金屬障壁可以係任何各種不同金屬(例如Ti、TiN、Ta、TaN、Ru、WN等等)藉由PVD(物理氣相沉積)、CVD(化學氣相沉積)、ALD(原子層沉積)等來沉積。該金屬障壁可作為阻擋離子從金屬至矽基板中的移動，其亦可充當沉積在其上之導電金屬層之晶種層。
在757中，沉積表皮層。如上述，表皮層735係被施加作為貼附在金屬障壁之薄層上的較高導電率、低電阻層。表皮層可被例如藉由銀電鍍、無電式電鍍、PVD、ALD或任何各種其他方法來施加。在759中，填充金屬733被填充至通孔中。此可藉由金屬(例如銅)電鍍、CVD或以任何各種方法來執行。如上述，該填充金屬具有比表皮層金屬低的導電率。
在761中，金屬及障壁層係使用例如化學機械拋光(CMP)程序而平坦化。此程序可延伸穿過填充金屬、表皮層及障壁層，接著在介電質隔離層處停止。在763中， 介電質擴散障壁可被沉積在介電質上以防止由TSV之金屬填料所提供之金屬離子擴散。被沉積之不同的擴散障壁可包含SiC、SiCN、Si3N4及其他。
在765中，另一個M1介電質沉積操作可例如以二氧化矽、低或超低K介電質沉積等來執行。在767處，可執行M1層單鑲嵌建構。此可包含施加一障壁種晶及金屬(例如銅)填充用於接觸表皮層及TSV金屬填料。在769中，可執行任何額外前側處理。隨後的多層互連堆疊製造可被完成以將額外層施加在晶圓之前側上直到最終鈍化及襯墊開口層。
在771中，晶圓之背側首先藉由背側研磨或化學機械平坦化處理以在TSV層中使填料及表皮層曝露。在773中，可沉積背側介電質(諸如二氧化矽)。在775中，可使TSV填充金屬及表皮層曝露，且在777中，施加背側金屬化以將TSV填充金屬與接觸襯墊、金屬線或其他結構連接，以透過其來形成至外部組件之連接。在779中，以任何其他的額外層或其他材料來完成晶粒，且在781中，該晶粒係藉由附接至基板、囊封、覆蓋或任何其他的理想的方法來封裝。所產生的完成晶粒具有高導電性、高頻率穿矽通孔。
圖8展示圖7A之一替代製造，其中在表皮層835及金屬障壁層813之間使用一成核層815。如圖7A之實例中，通孔已穿過矽基板而形成。通孔之外壁已內襯介電質隔離層825。一可選的障壁813已施加在介電質825上。 然而，並不一定需要此金屬障壁層來完成在本文中所述之高頻率導電率。成核層(諸如鎳或銅)815接著被應用於金屬障壁層。此層可被用於催化成核且改良石墨烯沉積。催化成核程序在圖7B之756處被指示。在成核層被應用之後，一低電阻表皮層835在757處被應用。在石墨烯表皮層的實例中，成核層充當晶種層以支援或實現石墨烯在成核層上之成長。取決於特定實施方案，在成核層上方亦可使用其他表皮層。在表皮層835已在757中被施加之後，通孔可由如上述之金屬833填充。晶粒可使用在圖7B中所示及所述之所有操作來完成。可修改圖7B之程序以包含依照特定實施方案之圖3、4、5及6之實例中所示之額外表皮層及金屬填充層。
石墨烯材料可以各種不同的方法來施加。石墨烯層或石墨烯奈米條(GNR)可藉由CVD或藉由等離子增強CVD程序被沉積在催化成核層上。該成核層可以係Ni、Cu、Pd、Ru或任何各種其他材料。CVD可以在溫度高於800℃的碳氫化合物環境中(諸如CH4、C2H4、H2等等)來完成。若使用此程序類型，則具有石墨烯表皮層之TSV填充應在晶片製造之先前階段被執行。此可防止在較高溫度(超過800℃)下對晶粒或晶粒電晶體之性質產生不利影響。在沉積之後，可減少石墨烯多層或GNR之電阻率，或藉由嵌入摻雜的AsF5、FeCl3、SbF5等等而增加導電率。可取決於特定實施方案，可適當採取其他石墨烯施加程序來作為其他預防措施。
圖9繪示依照本發明之一實施方案之計算裝置900。計算裝置900裝納一系統板902。該板902可包含若干組件，其包含處理器904及至少一個通信封裝906，但不以此為限。通信封裝被耦合至一或多個天線916。處理器904係實體地且電性地耦合至板902。至少一個天線916與通信封裝906整合並且透過封裝而實體地或電性地耦合至板902。在本發明之一些實施方案中，組件、控制器、集線器或介面之任意一或多者可使用如上述之穿矽通孔而被形成在晶粒上。
取決於其應用，計算裝置900可包含其他組件，其可或可不實體地或電性地耦合至板902。這些其他組件包含揮發性記憶體(例如DRAM)908、非揮發性記憶體(例如ROM)909、快閃記憶體(未圖示)、圖像處理器912、數位信號處理器(未圖示)、密碼處理器(未圖示)、晶片組914、天線916、顯示918(諸如觸控螢幕顯示)、觸控螢幕控制器920、電池922、音訊編解碼器(未圖示)、視訊編解碼器(未圖示)、功率放大器924、全球定位系統(GPS)裝置926、羅盤928、加速計(未圖示)、迴轉儀(未圖示)、揚聲器930、攝像機932及大量儲存裝置(諸如硬碟機910、光碟(CD)(未圖示)、數位光碟(DVD)(未圖示)等等)，但不以此為限。這些組件可被連接至系統板902、安裝至系統板或與任何其他組件相結合。
通信封裝906能使無線及/或有線通信用於將資料轉 換至計算裝置900及從計算裝置900轉換資料。術語「無線」及其衍生詞可被用於所述電路、裝置、系統、方法、技術、通信通道等等，其可透過調變電磁輻射通過非固態媒體來通信資料。該術語不意指相關裝置不包含任何有線裝置，雖然在一些實施例中可能不包含。通信封裝906可實施任何數量的無線或有線規範或協定，其包含Wi-Fi(IEEE802.11系列)、WiMAX(IEEE802.16系列)、IEEE802.20、長期演進(LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、藍芽、乙太網路及其衍生詞，以及任何其他被設計成3G、4G、5G及更多之無線及有線協定，但不以此為限。計算裝置900可包含複數個通信封裝906。例如，第一通信封裝906可專用於較短範圍無線通信(諸如Wi-Fi及藍芽)且第二通信封裝906可專用於較長範圍無線通信(諸如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO及其他)。
計算裝置900之處理器904包含積體電路晶粒封裝於處理器904中。術語「處理器」可稱為從暫存器及/或記憶體處理電子資料而將該電子資料轉換至可儲存於暫存器及/或記憶體中之其他電子資料之裝置之任何裝置或部分。
在各種不同實施方案中，計算裝置900可以係膝上型電腦、筆電、筆記型電腦、超輕薄筆電、智慧型手機、平板電腦、個人數位助理(PDA)、超輕薄行動PC、行動 電話、桌上型電腦、伺服器、影印機、掃描器、監視器、機上盒、娛樂控制單元、數位攝像機、可攜式音樂播放器或數位視訊記錄器。在另外的實施方案中，計算裝置900可以係任何其他處理資料的電子裝置。
實施例可被實施作為一或多個記憶體晶片之一部分、控制器、CPU(中央處理單元)、微晶片或使用主板、特殊應用積體電路(ASIC)及/或現場可程式閘極陣列(FPGA)而互相連接的積體電路。
所提及的「一個實施例」、「一實施例」、「例示性實施例」、「各種實施例」等，其指示所描述之本發明之實施例可包含特定特徵、結構或特性，但不是各個實施例必須包含該特定特徵、結構或特性。再者，一些實施例可具有對於其他實施例所述之特徵的一些、全部或沒有。
在以下的說明及申請專利範圍中，可使用術語「耦合」及其衍生詞。「耦合」被用來指示兩個或更多個元件彼此協作或互相作用，但其在其之間可能或可能不具有中介實體或電組件。
如申請專利範圍所使用，除非另有指定，否則使用順序形容詞「第一」、「第二」、「第三」等來描述共同元件，僅指示所提及之相似元件之不同實例且不意指所描述之元件必須按照給定的順序，無論是時間上、空間上、分級上或以任何其他的方式。
圖式及先前描述賦予實施例之實例。熟悉此項技術之人士將理解一或多個所述之元件可充分地與單一功能元件 結合。此外，特定元件可分離至多功能元件中。來自一實施例之元件可被添加至另一實施例。例如，在本文中所述之程序的順序可被改變且不限於在本文中所述之方式。再者，任何流程圖的動作不需要按所示之順序來實施；也不需要執行所有必要動作。同樣地，這些動作可與其他動作同時執行而不依靠其他動作。實施例之範疇決不限於這些特定實例。無論在本說明書中是否明確地給予，許多變化(諸如不同的結構、尺寸及材料之使用)係可行的。實施例之範疇至少與以下申請專利範圍一樣廣泛。
以下實例與另外的實施例有關。不同實施例之各種特徵可與一些所包含之特徵不同地結合且所排除之其他特徵適合各種不同的應用。與在矽晶粒中之穿矽通孔有關之一些實施例將第一金屬層連接至第二金屬層。穿矽通孔具有通過矽晶粒之至少一部分之通道、延伸穿過通孔之第一導電層，該第一導電層具有一外表面及一第一導電率；及覆蓋第一導電層之外表面之第二導電層，該第二導電層具有高於第一導電率之第二導電率。
另外的實施例包含在該通孔中圍繞該第一及第二層之金屬障壁層。另外的實施例包含圍繞該第二導電層以將第一及第二導電層與矽基板隔離之介電層。在另外的實施例中，第一導電層具有一內表面，通孔進一步包括覆蓋該內表面之第三導電層，該第三導電層具有第二導電率。另外的實施例包含介電質區域，其中第一導電層的內表面圍繞該介電質區域。
在另外的實施例中，通孔呈圓柱狀且該第一導電層呈圓柱狀，其中該通孔之中心係以介電質填充。在另外的實施例中，通孔呈圓柱狀且該第一導電層呈圓柱狀，其中該通孔之中心係以碳奈米管填充。在另外的實施例中，通孔呈圓柱狀且該第一導電層呈圓柱狀，其中該通孔之中心係以複數個具有第一導電率之圓柱狀管填充。
在另外的實施例中，每個複數個圓柱狀管在外表面上具有一較高導電率表皮層。在另外的實施例中，每個複數個圓柱狀管在內表面上具有一較高導電率表皮層。在另外的實施例中，複數個圓柱狀管的管係同心的且彼此由複數個同心介電層之一者所隔離。在另外的實施例中，第一導電層係銅且第二導電層係銀。在另外的實施例中，第一導電層係銅且第二導電層係石墨烯。
若干實施例係關於包含產生通過矽基板之通孔、在通孔之表面上沉積介電質、在介電質表面上沉積具有第二導電率之第二導電層、在圍繞且相鄰第二導電層之通孔中沉積具有第一較低導電率之第一導電層及施加金屬化至通孔以形成電連接至通孔之方法。
在另外的實施例中，可沉積包括填充通孔之第二導電層。另外的實施例包含在通孔的中心產生圓柱狀開口且以介電質填充該開口。另外的實施例包含在通孔的中心產生圓柱狀開口且以碳奈米管填充該通孔。另外的實施例包含在通孔的中心產生圓柱狀開口且以石墨烯圓柱體填充該通孔。另外的實施例包含在通孔的中心產生圓柱狀開口且以 複數個銅圓柱體填充該通孔。在另外的實施例中，銅圓柱體係同心的。
在另外的實施例中，其中沉積第一導電層包括在第一導電層之每個同心圓柱狀層之間沉積複數個同心圓柱狀層，且一同心圓柱狀層具有第二導電率。
另外的實施例包含在該介電質表面上沉積金屬障壁層且其中沉積第二導電層，其包括在金屬障壁層上沉積第二導電層。
在另外的實施例中，第二導電層係石墨烯且沉積第二導電層，其包括施加成核層且在該成核層上方沉積石墨烯。另外的實施例包含在施加金屬化之後封裝矽基板以形成封裝半導體晶粒。
若干實施例係有關具有使用者介面之電腦系統，用以接收來自使用者之輸入、一顯示器用來顯示結果給使用者且在封裝中之處理器用以接收使用者輸入並且產生結果提供至顯示器，該處理器封裝具有複數個穿矽通孔，至少一個穿矽通孔具有通過矽基板之通道，第一導電層延伸穿過通孔，該第一導電層具有一外表面及一第一導電率，且第二導電層覆蓋第一導電層之外表面，該第二導電層具有高於第一導電率之第二導電率。
在另外的實施例中，通孔進一步包括在通孔中同心地形成之第一導電率之複數個額外導電層，且各者藉由第二導電率之額外導電層隔開。在另外的實施例中，複數個額外導電層係各由額外介電層來進一步隔開。
101‧‧‧穿矽通孔(TSV)
103‧‧‧矽基板
105‧‧‧電晶體層
107‧‧‧電晶體
109‧‧‧介電質覆蓋層
111‧‧‧前側介電質
113‧‧‧前側金屬化
115‧‧‧介電質背側隔離層
117‧‧‧背側金屬化層
121‧‧‧中央銅填料
123‧‧‧表皮層
125‧‧‧介電質隔離層

Claims (24)

  1. 一種用以連接第一金屬層至第二金屬層的導電通孔，該通孔包括：通道，其穿過材料之至少一部分；第一導電層，其延伸穿過該通孔，該第一導電層具有外表面及第一導電率；及第二導電層，其覆蓋該第一導電層的外表面，該第二導電層具有高於第一導電率之第二導電率，其中，該通孔呈圓柱狀且該第一導電層呈圓柱狀且其中該通孔的中心係以介電質填充。
  2. 如申請專利範圍第1項之通孔，其進一步包括在該通孔中圍繞該第一及第二層的金屬障壁層。
  3. 如申請專利範圍第1項之通孔，其進一步包括圍繞該第二導電層以將該第一及第二導電層與該材料隔離的介電層。
  4. 如申請專利範圍第1項之通孔，其中該第一導電層具有內表面，該通孔進一步包括覆蓋該內表面之第三導電層，該第三導電層具有該第二導電率。
  5. 如申請專利範圍第4項之通孔，其進一步包括介電質區域，其中該第一導電層的內表面圍繞該介電質區域。
  6. 如申請專利範圍第5項之通孔，其中該通孔呈圓柱狀且該第一導電層呈圓柱狀且其中該通孔之中心係以碳奈米管填充。
  7. 如申請專利範圍第5項之通孔，其中該通孔呈圓柱狀且該第一導電層呈圓柱狀且其中該通孔之中心係以具有該第一導電率之複數個圓柱狀管填充。
  8. 如申請專利範圍第7項之通孔，其中該複數個圓柱狀管之各管在外表面上具有較高導電率表皮層。
  9. 如申請專利範圍第7項之通孔，其中該複數個圓柱狀管之各管在內表面上具有較高導電率表皮層。
  10. 如申請專利範圍第7項之通孔，其中該複數個圓柱狀管之該管係同心的且彼此各由該複數個同心介電層之一者所隔離。
  11. 如申請專利範圍第1項之通孔，其中該第一導電層係銅且該第二導電層係銀。
  12. 如申請專利範圍第1項之通孔，其中該第一導電層係銅且該第二導電層係石墨烯。
  13. 如申請專利範圍第1至12項中任一項的通孔，其中該材料係矽基板且該通孔係穿矽通孔。
  14. 一種方法，包括：產生穿過矽基板之通孔；在該通孔之表面上沉積介電質；在該介電質表面上沉積具有第二導電率的第二導電層；在該通孔中沉積具有第一較低導電率之第一導電層，其由該第二導電層所圍繞且相鄰於該第二導電層；及施加金屬化至該通孔以形成至該通孔的電連接， 其中沉積第二導電層包括填充該通孔，並且在該通孔的中心產生圓柱狀開口且以介電質填充該開口。
  15. 如申請專利範圍第14項之方法，其進一步包括在該通孔的中心產生圓柱狀開口且以碳奈米管填充該通孔。
  16. 如申請專利範圍第14項之方法，其進一步包括在該通孔的中心產生圓柱狀開口且以石墨烯圓柱體填充該通孔。
  17. 如申請專利範圍第14項之方法，其進一步包括在該通孔的中心產生圓柱狀開口且以複數個銅圓柱體填充該通孔。
  18. 如申請專利範圍第17項之方法，其中該銅圓柱體係同心的。
  19. 如申請專利範圍第14項之方法，其中沉積第一導電層包括沉積複數個同心圓柱狀層且在該第一導電層之每一同心圓柱狀層之間的一同心圓柱狀層具有該第二導電率。
  20. 如申請專利範圍第14項之方法，其進一步包括在該介電質表面上沉積金屬障壁層且其中沉積第二導電層包括在該金屬障壁層上沉積該第二導電層。
  21. 如申請專利範圍第14項之方法，其中該第二導電層係石墨烯且其中沉積第二導電層包括施加成核層且在該成核層上方沉積石墨烯。
  22. 如申請專利範圍第14至21項中任一項的方法， 其進一步包括在施加金屬化之後封裝該矽基板以形成封裝半導體晶粒。
  23. 一種電腦系統，包括：用以接收來自於使用者之輸入的使用者介面；用以顯示結果給使用者之顯示器；及在封裝中之處理器，其用以接收該使用者輸入且產生結果以提供至該顯示器，該處理器封裝具有複數個穿矽通孔，該穿矽通孔中的至少一者具有穿過矽基板的通道、延伸穿過該通孔之第一導電層、該第一導電層具有外表面及第一導電率，以及覆蓋該第一導電層之該外表面的第二導電層，該第二導電層具有高於該第一導電率之第二導電率，其中，該通孔進一步包括具有該第一導電率之複數個額外導電層同心地形成在該通孔中，且每個具有該第一導電率之額外導電層係由具有該第二導電率之額外導電層所隔開。
  24. 如申請專利範圍第23項之系統，其中該複數個額外導電層係各由額外介電層予以進一步隔開。
TW103121023A 2013-06-27 2014-06-18 用於電子系統的高導電率、高頻率之通孔 TWI552291B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/US2013/048323 WO2014209330A1 (en) 2013-06-27 2013-06-27 High conductivity high frequency via for electronic systems

Publications (2)

Publication Number Publication Date
TW201515173A TW201515173A (zh) 2015-04-16
TWI552291B true TWI552291B (zh) 2016-10-01

Family

ID=52142463

Family Applications (1)

Application Number Title Priority Date Filing Date
TW103121023A TWI552291B (zh) 2013-06-27 2014-06-18 用於電子系統的高導電率、高頻率之通孔

Country Status (6)

Country Link
US (1) US20160225694A1 (zh)
KR (1) KR101750795B1 (zh)
CN (1) CN104396005B (zh)
DE (1) DE112013002916T5 (zh)
TW (1) TWI552291B (zh)
WO (1) WO2014209330A1 (zh)

Families Citing this family (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9613942B2 (en) * 2015-06-08 2017-04-04 Qualcomm Incorporated Interposer for a package-on-package structure
US10036765B2 (en) 2015-07-10 2018-07-31 Honeywell International Inc. Reducing hysteresis effects in an accelerometer
CN106653678A (zh) * 2015-11-03 2017-05-10 中芯国际集成电路制造(上海)有限公司 导电插塞结构及其形成方法
WO2018063272A1 (en) * 2016-09-30 2018-04-05 Intel Corporation Graphene nanoribbon interconnects and interconnect liners
WO2018063281A1 (en) * 2016-09-30 2018-04-05 Intel Corporation Graphene nanoribbon interconnects and interconnect liners
US9887195B1 (en) * 2016-10-19 2018-02-06 Raytheon Company Coaxial connector feed-through for multi-level interconnected semiconductor wafers
DE112017007356T5 (de) * 2017-03-29 2019-12-12 Mitsubishi Electric Corporation Hohle versiegelte Vorrichtung und Herstellungsverfahren dafür
US10170432B2 (en) * 2017-04-20 2019-01-01 Nanya Technology Corporation Semiconductor structure
KR102326519B1 (ko) 2017-06-20 2021-11-15 삼성전자주식회사 반도체 장치
CN107731744A (zh) * 2017-10-12 2018-02-23 北京理工大学 一种空气绝缘低阻硅柱垂直通孔结构及其制造方法
US10957626B2 (en) 2017-12-19 2021-03-23 Thermo Electron Scientific Instruments Llc Sensor device with carbon nanotube sensor positioned on first and second substrates
US10658280B2 (en) * 2017-12-29 2020-05-19 Advanced Semiconductor Engineering, Inc. Electrical device including a through-silicon via structure
CN111010797A (zh) * 2018-10-08 2020-04-14 中兴通讯股份有限公司 电路板、设备及过孔形成方法
KR102350640B1 (ko) * 2019-07-29 2022-01-14 에스케이하이닉스 주식회사 반도체 장치 및 이의 제조 방법
US11652468B2 (en) * 2020-07-07 2023-05-16 Qualcomm Incorporated High performance tunable filter
CN112635575B (zh) * 2021-01-13 2023-08-22 华东光电集成器件研究所 一种高频impatt二极管台面管芯结构及制备方法
US11785707B2 (en) * 2021-01-21 2023-10-10 Unimicron Technology Corp. Circuit board and manufacturing method thereof and electronic device
CN115116855A (zh) * 2021-03-18 2022-09-27 澜起科技股份有限公司 封装基板结构及其制作方法
US20230066891A1 (en) * 2021-08-30 2023-03-02 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor structure having verticle conductive graphene and method for forming the same
US20230254980A1 (en) * 2022-02-07 2023-08-10 Eagle Technology, Llc Electronic device with multi-diameter female contacts and related methods
CN114937650B (zh) * 2022-07-01 2023-10-13 今上半导体(信阳)有限公司 一种半导体小型化封装结构及其制备方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100314758A1 (en) * 2009-06-12 2010-12-16 Taiwan Semiconductor Manufacturing Company, Ltd. Through-silicon via structure and a process for forming the same
US20110221044A1 (en) * 2010-03-12 2011-09-15 Michal Danek Tungsten barrier and seed for copper filled tsv
US20120061821A1 (en) * 2010-09-09 2012-03-15 Bryan Black Semiconductor chip with redundant thru-silicon-vias
US20120261826A1 (en) * 2011-04-13 2012-10-18 Chien-Li Kuo Tsv structure and method for forming the same

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7345350B2 (en) * 2003-09-23 2008-03-18 Micron Technology, Inc. Process and integration scheme for fabricating conductive components, through-vias and semiconductor components including conductive through-wafer vias
JP2006019455A (ja) * 2004-06-30 2006-01-19 Nec Electronics Corp 半導体装置およびその製造方法
US8222746B2 (en) * 2006-03-03 2012-07-17 Intel Corporation Noble metal barrier layers
FR2917893B1 (fr) * 2007-06-22 2009-08-28 Commissariat Energie Atomique Procede de fabrication d'une connexion electrique a base de nanotubes de carbone
US8169059B2 (en) * 2008-09-30 2012-05-01 Infineon Technologies Ag On-chip RF shields with through substrate conductors
US20100206737A1 (en) * 2009-02-17 2010-08-19 Preisser Robert F Process for electrodeposition of copper chip to chip, chip to wafer and wafer to wafer interconnects in through-silicon vias (tsv)
US8487444B2 (en) * 2009-03-06 2013-07-16 Taiwan Semiconductor Manufacturing Company, Ltd. Three-dimensional system-in-package architecture
US8227708B2 (en) * 2009-12-14 2012-07-24 Qualcomm Incorporated Via structure integrated in electronic substrate
KR20110134198A (ko) * 2010-06-08 2011-12-14 삼성전자주식회사 관통 전극을 갖는 반도체 장치
US8958835B2 (en) * 2011-03-07 2015-02-17 Telefonaktiebolaget L M Ericsson (Publ) Wireless device position determining and frequency assigning systems, devices and methods
KR101784507B1 (ko) * 2011-12-14 2017-10-12 에스케이하이닉스 주식회사 반도체 적층 패키지 및 제조 방법, 이를 포함하는 전자 시스템
JP5752026B2 (ja) * 2011-12-16 2015-07-22 ルネサスエレクトロニクス株式会社 半導体装置
US8791005B2 (en) * 2012-06-18 2014-07-29 International Business Machines Corporation Sidewalls of electroplated copper interconnects
US20140145332A1 (en) * 2012-11-26 2014-05-29 Globalfoundries Inc. Methods of forming graphene liners and/or cap layers on copper-based conductive structures

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100314758A1 (en) * 2009-06-12 2010-12-16 Taiwan Semiconductor Manufacturing Company, Ltd. Through-silicon via structure and a process for forming the same
US20110221044A1 (en) * 2010-03-12 2011-09-15 Michal Danek Tungsten barrier and seed for copper filled tsv
US20120061821A1 (en) * 2010-09-09 2012-03-15 Bryan Black Semiconductor chip with redundant thru-silicon-vias
US20120261826A1 (en) * 2011-04-13 2012-10-18 Chien-Li Kuo Tsv structure and method for forming the same

Also Published As

Publication number Publication date
US20160225694A1 (en) 2016-08-04
KR101750795B1 (ko) 2017-06-26
CN104396005B (zh) 2018-05-29
KR20160013040A (ko) 2016-02-03
WO2014209330A1 (en) 2014-12-31
TW201515173A (zh) 2015-04-16
CN104396005A (zh) 2015-03-04
DE112013002916T5 (de) 2015-03-05

Similar Documents

Publication Publication Date Title
TWI552291B (zh) 用於電子系統的高導電率、高頻率之通孔
TWI671870B (zh) 混合碳－金屬互連結構
US9252077B2 (en) Package vias for radio frequency antenna connections
TWI697993B (zh) 使通孔自對準至緊密間距金屬互連層的頂部及底部的結構及方法
TWI692074B (zh) 使用交替硬遮罩及包封蝕刻停止襯墊架構的以導孔接觸緊密間距導電層的方法及結構
TWI578438B (zh) 無電式填充傳導結構
US10546772B2 (en) Self-aligned via below subtractively patterned interconnect
TW201731025A (zh) 堆疊電晶體
TW201721741A (zh) 用於無遮罩氣隙及替代層間介電質（ｉｌｄ）層製程的極薄帽介電層
CN103890940A (zh) 包括结合使用双镶嵌型方案制造的微细间距背侧金属再分布线的穿硅过孔的3d互连结构
TW201724600A (zh) 用於可變電阻式隨機存取記憶體（ｒｒａｍ）裝置中絲定位、邊緣效應降低以及形成／交換電壓降低的技術
TW201611133A (zh) 在積體電路裝置的金屬之間的選擇性擴散屏障
US11837542B2 (en) Interconnects having a portion without a liner material and related structures, devices, and methods
US10256141B2 (en) Maskless air gap to prevent via punch through
TWI795072B (zh) 在導電連接件的形成中使用貴金屬
TWI747902B (zh) 製造電晶體裝置的方法、電子裝置及其製造方法
US11610810B2 (en) Maskless air gap enabled by a single damascene process
US20220199516A1 (en) Metal lines patterned by bottom-up fill metallization for advanced integrated circuit structure fabrication
TW202232699A (zh) 應用自組裝單層改善通孔整合