CN104396005B - 用于电子系统的高电导率高频通孔 - Google Patents

用于电子系统的高电导率高频通孔 Download PDF

Info

Publication number
CN104396005B
CN104396005B CN201380033429.4A CN201380033429A CN104396005B CN 104396005 B CN104396005 B CN 104396005B CN 201380033429 A CN201380033429 A CN 201380033429A CN 104396005 B CN104396005 B CN 104396005B
Authority
CN
China
Prior art keywords
hole
layer
conducting layer
metal conducting
metal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201380033429.4A
Other languages
English (en)
Other versions
CN104396005A (zh
Inventor
H-J.巴思
R.马恩科普夫
W.莫尔泽
H.戈斯纳
C.米勒
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Intel Corp
Original Assignee
Intel IP Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Intel IP Corp filed Critical Intel IP Corp
Publication of CN104396005A publication Critical patent/CN104396005A/zh
Application granted granted Critical
Publication of CN104396005B publication Critical patent/CN104396005B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76898—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics formed through a semiconductor substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53228—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being copper
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53228—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being copper
    • H01L23/53238—Additional layers associated with copper layers, e.g. adhesion, barrier, cladding layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53276—Conductive materials containing carbon, e.g. fullerenes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/64—Impedance arrangements
    • H01L23/66—High-frequency adaptations
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/7682—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing the dielectric comprising air gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/10—Applying interconnections to be used for carrying current between separate components within a device
    • H01L2221/1068—Formation and after-treatment of conductors
    • H01L2221/1094—Conducting structures comprising nanotubes or nanowires
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/58—Structural electrical arrangements for semiconductor devices not otherwise provided for
    • H01L2223/64—Impedance arrangements
    • H01L2223/66—High-frequency adaptations
    • H01L2223/6605—High-frequency electrical connections
    • H01L2223/6616—Vertical connections, e.g. vias
    • H01L2223/6622—Coaxial feed-throughs in active or passive substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Abstract

描述一种在高频具有导电性的穿透硅通孔。在一个示例中，通孔包括经过硅裸晶的至少一部分的通道。第一导电层具有第一电导率。第二导电层覆盖第一导电层的外表面，并且具有比第一电导率要高的第二电导率。

Description

用于电子系统的高电导率高频通孔
技术领域
本描述涉及半导体裸晶和封装中使用的导电通孔的领域，以及具体来说，涉及在高频具有增强电导率的通孔。
背景技术
半导体裸晶通常使用硅衬底来形成。衬底可形成其上构建电路的载体或表面。钻孔、打孔或蚀刻经过硅的通道，以允许硅中一层级的金属接触连接到硅中另一层级。通道称作穿透硅通孔。为了进行电连接，对通孔进行内衬或者填充导电材料、例如铜或铝。通孔按照多种不同方式来使用。一种方式是将衬底一侧上所形成的电路连接到衬底另一侧上的外部连接。这些连接可用于电力或数据。在一些情况下，电路通过相互重叠的多个层来形成，并且通孔用来连接不同层上的电路。
在一些裸晶中，电路最终连接到裸晶顶部的金属通路层(称作正面金属化层)。裸晶在裸晶底部也具有金属通路层，以便连接到插槽、封装衬底或者另外某个结构。金属通路底层称作背面金属化层。正面和背面层使用穿透硅通孔(其在正面与背面之间延伸)连接在一起。
通孔还用于电子和微机械封装中。许多类型的封装具有一个或多个裸晶所附连的衬底。封装衬底具有到一侧上的裸晶的电连接阵列。电连接通常使用焊球或布线焊盘。封装衬底在另一侧上也具有电连接，以便进行到管座、电路板或者另外某个表面的外部接触。在连接阵列之间，存在一个或多个布线层，以便允许裸晶上的点连接到外部点。穿透硅通孔还用来将不同布线层相互连接。
穿透硅通孔(TSV)通常填充有纯金属(例如铜(Cu)、钨(W)、铝(Al)等)。典型TSV的开口中的层叠首先是电介质、例如氧化硅(SiO2)，以便将Si侧壁与金属填充物电隔离。金属扩散阻挡和粘合层(例如Ti、TiN、Ta、TaN、Ru、WN等)然后在电介质之上用来防止金属离子从金属填充物扩散到Si衬底中，并且改进TSV中的金属填充物的粘合性。最后，纯金属填充物通过适当沉积过程(例如，电镀、无电镀、CVD、溅射、PVD等或者这些技术的组合)来沉积。
附图说明
通过附图、作为举例而不是限制来说明本发明的实施例，附图中，相似的参考标号表示相似的元件。
图1是按照本发明的一实施例、硅衬底中在高频具有增强电导率的TSV的截面侧视图。
图2A是按照本发明的一实施例、硅衬底中在高频具有增强电导率的TSV的截面侧视图。
图2B是图2A的TSV的截面顶视图。
图3是按照本发明的一实施例、在高频具有增强电导率的备选TSV的截面顶视图。
图4是按照本发明的一实施例、在高频具有增强电导率的备选TSV的截面顶视图。
图5是按照本发明的一实施例、在高频具有增强电导率的另一备选TSV的截面顶视图。
图6是按照本发明的一实施例、在高频具有增强电导率的另一备选TSV的截面顶视图。
图7A是按照本发明的一实施例、硅衬底中在高频具有增强电导率的TSV的一部分的截面侧视图。
图7B是形成包括在高频具有增强电导率的TSV的封装硅裸晶的过程流程图。
图8是按照本发明的一实施例、硅衬底中在高频具有增强电导率的使用石墨烯的TSV的一部分的截面侧视图。
图9是按照本发明的一个实施例、具有一个或多个TSV的计算机系统的框图。
具体实施方式
穿透硅通孔用于射频(RF)裸晶(例如功率放大器、RF前端裸晶和RF收发器)以及用于数字电路(例如中央处理器、基带信号处理器、图形处理器和存储器)。对高频RF传输电路以及对高比特率和高时钟速率数字电路，要求系统的TSV在高频率传送电流或电压。即使对于电源连接，数字或RF电路的高频切换或混合也类似地引起电源信号中的高频瞬变。
对于RF应用，电导体遭受趋肤效应。对越来越高的RF频率，电流主要在导体的外表面区域或表层中传输。因此，导体的有效或有用截面降低，以及导体的电导率降低。较高电阻降低电流，并且产生阻抗，其降低电流对负载和电压的变化的响应性。这对导体的性能并且还对任何所连接电路的性能具有不利影响。
TSV的性能对于一直到并且超过50 Gbit/s的较高传输速率能够得到改进。在高频率、例如高于500 MHz的频率，导体的电阻因趋肤效应而增加，因为电流仅在导体的外围或表层之内传输。新的TSV填充降低趋肤效应。在实施例中，TSV的内部部分或核心填充有诸如Cu、W、Al等的普通金属，而紧接电介质的外部部分由诸如银(Ag)、石墨烯等较低电阻或较高电导率材料层来覆盖。在较低RF频率，电流将填充通孔的普通金属。在较高RF频率，电流将在Ag或石墨烯的较低电阻表层而不再在Cu或W核心中传导。这引起更好的RF性能和降低的功率消耗。
核心金属填充物周围的较低电阻或者较高传导表层改进在较高频率的性能。与用较低电阻材料完全填充通孔也是可能的相比，表层更便宜。对于复合材料、例如石墨烯，形成表层比填充通孔要容易许多。对于直径大小超过大约1 μm的通孔，当前石墨烯沉积技术、例如CVD(化学汽相沉积)不允许填充这种大面积。
虽然本文的示例在半导体裸晶和封装衬底的硅通孔的上下文中提供，但是本发明并不局限于此。本文所述的结构和技术可适用于封装衬底、印刷电路板和其它材料的其它类型的通孔。另外，它们可适用于贯穿封装材料(例如内层电介质、顶层电介质)和模塑化合物的通孔。诸如WLB(晶圆级球栅阵列封装)的穿透模塑通孔(TMV)。
图1是硅衬底103中的TSV 101的截面侧视图。这个示例中的硅衬底具有晶体管层105，其在衬底之上随晶体管107以及其它有源和无源装置所形成的电路来形成。这个层有时称作FEOL(线路前端)。衬底具有晶体管和其它装置之上的电介质盖层109。正面电介质111在晶体管之上形成，以及形成正面金属化113以与在晶体管层105中提供的特定接触区域相连接。金属化通常形成晶体管顶部的一个或多个不同布线层，其通过正面电介质111与晶体管绝缘。
整个结构由电介质盖层109来覆盖，以及根据具体实现也可使用其它层。在硅衬底103的相对侧，电介质背面隔离层115在衬底103的背面之上形成。背面金属化层117在电介质层之上形成。正面金属化层和背面金属化层使用如所示的通孔101耦合在一起。虽然示出硅衬底，但是衬底可由多种其它电介质或金属材料来制成。作为对如所示的裸晶衬底的一个备选方案，衬底可以是封装、电路板或者另外某个结构的一部分。备选地，通孔可以仅经过无论是由沉积层或材料或模塑化合物所制成的电介质盖。
在图1的简图中，示出单个通孔101，以免影响对本发明的理解。但是，取决于具体实现，半导体电路裸晶可具有数百或数千个通孔。TSV 101具有中心铜填充121。内部铜填充具有外表面，其由外层123(其由较高导电材料所形成)来包围。这也可被认为是表层123，因为它形成围绕内层的导电表层。表层还支持经过趋肤效应的传导。表层123的外侧由电介质隔离层125包围，以便将导电层121、123与硅衬底103隔离。
如所示，TSV的内部部分或核心填充有普通金属、例如铜或钨，而外部部分由较低电阻层来覆盖。虽然提出银和石墨烯作为用于外层的可能材料，但是根据具体实现可使用多种其它较低电阻材料的任一种。另外，其它导电材料可代替铜用于内填充层。因为内层具有比外层要高的电阻，所以通过趋肤效应所造成的对较高频率的电导率的损失通过外层的较高电导率来克服。
例如图1所示的TSV可按照多种不同方式的任一种来形成。在一个示例中，首先蚀刻、打孔或钻孔经过硅的TSV。通常，TSV将具有从1至50微米的直径，但是可以更小或更大。这然后填充有诸如SiO2、Si3N4、SiC或SiCN之类的电介质或者任何其它适当电介质，以便将硅衬底与TSV金属隔离。随后，较低电阻表层(在这个示例中为银或石墨烯)施加在电介质之上。如上所述，这个表层在较高频率来传输电流或信号。最后，核心导体或金属填充物沉积到TSV的核心中。导体可以是诸如铜或钨或铝之类的金属或者诸如掺杂多晶硅或另一种其它材料的一些其它导电填充物。
图2A示出一备选实施例，其中多个圆筒或管状金属填充层233在单个通孔201的区域中形成。金属填充管的两侧由较低电阻材料235来覆盖。管的中心可填充有电介质，或者它可保持为空气隙。
图2A是与图1相似的通孔201的截面侧视图的简图。通孔经过硅衬底203来形成，硅衬底203具有正面209和背面215电介质盖层。有源电路207在硅衬底203之上形成，并且通过正面电介质211来绝缘。金属化层213、217在硅衬底的任一侧上形成，并且这些金属化层通过通孔201连接在一起。在这个示例中，圆筒电介质层231在通孔的中间形成，并且这采用具有围绕电介质的圆形截面的金属填充物233来包围。较低电阻表层235处于圆筒金属层外侧上并且还处于圆筒层内侧237上。电介质225包围所有导电层。
图2B是沿图2A的线条2B所截取的同一通孔201的截面顶视图的简图。在这里能够看到，能够通过首先创建电介质层225，然后将外表层235施加到通孔，来形成该通孔。共形金属沉积233然后能够沉积到剩余通孔，从而在通孔201的中心形成圆筒孔。这个孔可采用第二高导电内表层237来加内衬。通孔的剩余开放区域可填充有电介质231或者保持为空气隙。在普通金属的管的内侧和外侧上形成的较高导电材料的圆筒管提供标准金属填充物上的两个表层。然后利用趋肤效应，以获得普通金属层233的内侧和外侧上的较高电导率。材料的这些同心环允许经过整个通孔的快速电导率和高频信号传输。
如图2B和后续附图的一部分所示，使用圆筒或管状金属填充物。金属填充物的圆筒或管的两侧、即外表面和内表面均由较低电阻或者较高导电材料(例如Ag、石墨烯等)来覆盖。圆筒或管的中心可填充有电介质材料，或者它可保持为空气隙。
图3是图2B的通孔的一备选实施例的截面顶视图的简图。在图2B的示例中，中央核心231填充有电介质或者保持为空气隙。这个中心电介质区域由导电材料的同心环237、233、235来包围。在图3的示例中，通孔301填充有电介质层325和导电外表层335。金属填充层333和较高导电内表层337。图3示出圆筒或管状的导体填充有均由较低电阻材料来覆盖的内和外表面。
如同图2B的示例中一样，导电材料的这些同心环的内核心没有填充导电金属(例如铜)。这个内圆筒区域331而是填充有一组碳纳米管341。碳纳米管是高导电和低成本结构，但是它们的形成成本很高。导电通孔的核心331的大的中心区域和高的圆筒壁提供用于生长碳纳米管341的有利环境。碳纳米管的高电导率可用来明显改进在较高频率的通孔的电导率。
图4是与图2B和图3相似的通孔401的截面顶视图的简图。在图4的示例中，圆筒或管状导体填充金属具有由较低电阻材料所覆盖的内和外表面。中心填充有电介质(隔离)材料或空气隙。较高和较低导电材料的多个同心环在通孔中形成，以便提供更大面积、即更多表层以供趋肤效应经过通孔传导电流。在图4的示例中，通孔首先涂敷有电介质隔离层425，然后较高导电金属443的连续层之后接着较低导电金属445层。填充金属445的每个管在其内和外表面由表层来包围。连续填充金属管的表层由电介质441层或管来分隔。在内和外表面由高导电表层443所包围的导电圆筒管445创建一组屏蔽传输线，其围绕中央核心431是同心的。中央核心431可包含空气、电介质或者如同图3的示例中一样的碳纳米管束或者一些其它填充。
图5示出采用电介质隔离层541来加内衬的通孔501的备选截面顶视图。虽然图4的示例使用带有内侧和外侧上的表层以及其之间的电介质隙的一组单独金属管，但是在图5的示例中，较高导电和较低导电层简单地从通孔的外径朝其内核心531交替。如所示，第一导电层是高导电层543。这包围较低导电金属圆筒管545。这包围另一个较低导电层543，其包围另一个较高导电层545。因此，在任一侧上存在由四个较高导电低电阻表层543所包围的三个导电圆筒管。如同先前示例中一样，中心531可填充有电介质或一些其它材料。
在图6、即圆筒通孔601的截面顶视图的示例中，通孔具有通过电介质外层625所隔离的高和低电导率材料643、645的交替层。但是，在通孔中心，存在具有较高导电表层的中央核心647的一个或多个导电圆筒管645。具有低电阻表面层的多层管填充通过电介质隔离层与Si衬底分隔的通孔。图2B、图3、图4、图5和图6的示例提供将表层施加到金属填充物的各个备选方案或实施例。表层可在相邻铜层之间共享，以及表层可从正中间进入外环。中央核心可填充有碳纳米管束、通过电介质或者通过又一种金属填充物来填充。取决于具体实现，也可使用与所示或所述相似的其它变化。各变化提供不同成本和有益效果，并且根据通孔的大小、传输的频率和其它因素可以是优选的。
图7A是示出在制造过程中可如何构建层的通孔的一部分的截面侧视图。外层703是硅衬底，其按照多种常规方式的任一种来形成。首先通过将穿透硅通孔(TSV)蚀刻到硅衬底中，来形成通孔。这在图7B的流程图中示为框751。在已经蚀刻通孔之后，在753沉积电介质隔离层725。电介质可以是二氧化硅或者多种其它可能电介质的任一种。它可使用CVD(化学汽相沉积)或者任何其它适当技术来沉积。如在例如图2B的截面图中所示，电介质在蚀刻硅通孔的内壁上沉积。在755，可选金属阻挡层施加到电介质层。金属阻挡层在图7A中示为层713，金属阻挡层可以是多种不同金属的任一种，例如Ti、TiN、Ta、TaN、Ru、WN等，通过PVD(物理汽相沉积)、CVD(化学汽相沉积)、ALD(原子层沉积)等来沉积。金属阻挡层用来阻塞离子从金属迁移到硅衬底中，它还用作用于沉积在其上的导电金属层的籽晶层。
在757，沉积表层。如上所述，表层735是作为相对金属阻挡层施加为薄层的较高电导率低电阻层。可例如通过银电镀、无电镀、PVD、ALD或者按照多种其它方式的任一种，来施加表层。在759，将填充金属733填充到通孔中。这可通过金属(例如铜)电镀、CVD或者按照多种方式的任一种来执行。如上所述，填充金属具有比表层金属要低的电导率。
在761，金属和阻挡层使用例如化学机械平面化(CMP)过程来平面化。这个过程可贯穿填充金属、表层和阻挡层，并且然后在电介质隔离层停止。在763，电介质扩散阻挡层可沉积在电介质上，以防止TSV的金属填充物所提供的金属离子扩散。可沉积不同扩散阻挡层，包括SiC、SiCN、Si3N4等。
在765，可例如采用二氧化硅、低或超低K电介质沉积等，来执行又一M1电介质沉积操作。在767，可执行M1层单镶嵌（damascene）构建。这可涉及施加阻挡层籽晶和金属(例如铜)填充物，以用于接触表层和TSV金属填充物。在769，执行任何附加正面处理。后续多级互连叠层制造可进行，以便将一直到最终纯化和接点开口级的附加级施加到晶圆的正面。
在771，首先通过背面研磨或者化学机械平面化以暴露TSV中的填充物和表层，来处理晶圆的背面。在773，沉积背面电介质，例如二氧化硅。在775，TSV的填充金属和表层外露，以及在777，施加背面金属化层以将TSV填充金属与接触焊盘、金属线或其它结构(通过其能够进行到外部组件的连接)相连接。在779，裸晶通过任何其它附加层或其它材料来完成，以及在781，裸晶通过到衬底的附连、通过密封、通过覆盖或者通过任何其它预期方式来封装。所产生的成品裸晶具有高导电高频率穿透硅通孔。
图8示出图7A的制作的备选方案，其中成核层815用于表层835与金属阻挡层813之间。如同图7A的示例中一样，已形成经过硅衬底的通孔。通孔的外壁采用电介质隔离层825来加内衬。可选阻挡层813施加到电介质825。但是，不要求这个金属阻挡层以实现本文所述的高频电导率。例如镍或铜815的成核层然后施加到金属阻挡层。这个层可用于催化成核，并且改进石墨烯沉积。催化成核过程在图7B的756示出。在施加成核层之后，在757施加低电阻表层835。在石墨烯表层的情况下，成核层充当籽晶层，以支持或实现成核层上的石墨烯的生长。其它表层也可施加于成核层之上，这取决于具体实现。在757施加了表层835之后，通孔可填充有金属833，如上所述。裸晶可使用图7B所示和所述的所有操作来完成。图7B的过程可修改成包括创建如图3、图4、图5和图6的示例所示的附加表层和金属填充层，这取决于具体实现。
石墨烯材料可按照多种不同方式的任一种来施加。石墨烯层或石墨烯纳米带(GNR)可通过CVD或者通过等离子体增强CVD过程在催化成核层上形成。成核层可以是Ni、Cu、Pd、Ru或者多种其它材料的任一种。CVD可在烃气氛(例如CH4、C2H4、H2等)中以高于大约800℃的温度进行。如果使用这种类型的过程，则填充有石墨烯表层的TSV应当在芯片制造的早期阶段中执行。这防止较高温度(高于800℃)负面影响裸晶或者裸晶的晶体管的性质。在沉积之后，石墨烯多层或GNR的电阻率可降低，或者电导率可通过采用AsF5、FeCl3、SbF5等的嵌入掺杂来增加。对于其它石墨烯应用过程，可根据具体应用适当地采取其它预防措施。
图9示出按照本发明的一个实现的计算装置900。计算装置900包含系统板902。板902可包括多个组件，其中包括但不限于处理器904和至少一个通信封装906。通信封装耦合到一个或多个天线916。处理器904物理和电耦合到板902。至少一个天线916与通信封装906相集成，并且经过封装物理和电耦合到板902。在本发明的一些实现中，组件、控制器、集线器或接口中的任一个或多个使用穿透硅通孔在裸晶上形成，如上所述。
取决于其应用，计算装置900可包括其它组件，其可以或者可以不物理和电耦合到板902。这些其它组件包括但不限于易失性存储器(例如DRAM)908、非易失性存储器(例如ROM)909、闪速存储器(未示出)、图形处理器912、数字信号处理器(未示出)、密码处理器(未示出)、芯片组914、天线916、显示器918(例如触摸屏显示器)、触摸屏控制器920、电池922、音频编解码器(未示出)、视频编解码器(未示出)、功率放大器924、全球定位系统(GPS)装置926、罗盘928、加速计(未示出)、陀螺仪(未示出)、扬声器930、照相装置932和大容量存储装置(例如硬盘驱动器)910、致密光盘(CD)(未示出)、数字多功能光盘(DVD)(未示出)等。这些组件可连接到系统主板902、安装到系统主板或者与其它组件的任一个相结合。
通信封装906实现用于向/从计算装置900传递数据的无线和/或有线通信。术语“无线”及其派生词可用来描述可通过经由非固态介质使用调制电磁辐射来传递数据的电路、装置、系统、方法、技术、通信信道等。该术语并不是暗示关联装置没有包含任何导线，但在一些实施例中它们可能没有包含导线。通信封装906可实现多个无线或有线标准或协议的任一个，包括但不限于Wi-Fi(IEEE 802.11系列)、WiMAX(IEEE 802.16系列)、IEEE802.20、长期演进(LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、EDCT、蓝牙、以太网及其派生以及表示为3G、4G、5G和其它的任何其它无线和有线协议。通信装置900可包括多个通信封装906。例如，第一通信封装906可专用于较短程无线通信(例如Wi-Fi和蓝牙)，以及第二通信封装906可专用于较长程无线通信(例如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO等)。
计算装置900的处理器904包括封装在处理器904中的集成电路裸晶。术语“处理器”可表示处理来自寄存器和/或存储器的电子数据、以便将该电子数据变换为可存储在寄存器和/或存储器的其它电子数据的任何装置或者装置的一部分。
在各个实现中，计算装置900可以是膝上型、上网本、笔记本、超级本、智能电话、平板、个人数字助理(PDA)、超移动PC、移动电话、台式计算机、服务器、打印机、扫描仪、监视器、机顶盒、娱乐控制单元、数码相机、便携音乐播放器或者数字录像机。在其它实现中，计算装置900可以是处理数据的任何其它电子装置。
实施例可实现为一个或多个存储器芯片、控制器、CPU(中央处理器)、微芯片或者使用主板所互连的集成电路、专用集成电路(ASIC)和/或现场可编程门阵列(FPGA)的一部分。
提到“一个实施例、“一实施例”、“示例实施例”、“各个实施例”等表示这样描述的本发明的实施例可包括具体特征、结构或特性，但是不一定每一个实施例都包括所述具体特征、结构或特性。此外，一些实施例可具有部分、全部对于其它实施例所述的特征或者没有对于其它实施例所述的特征。
在以下描述和权利要求书中，可使用术语“耦合”连同其派生词。“耦合”用于表示两个或更多元件相互配合或交互，但是它们之间可以有或者可以没有中间物理或电组件。
除非另加说明，否则，如权利要求书所使用的、用于描述共同元件的序数词“第一”、“第二”、“第三”等只是表示涉及到相似元件的不同实例，而不是要暗示这样描述的元件必须在时间上、空间上、排列或者以其它任何方式处于给定序列中。
附图和以上描述给出实施例的示例。本领域的技术人员将会理解，所述元件的一个或多个可完全结合为单个功能元件。备选地，某些元件可分离为多个功能元件。一个实施例的元件可添加到另一个实施例。例如，本文所述过程的顺序可改变，并且并不限于本文所述的方式。此外，任何流程图的动作无需按照所示顺序来实现；也并非一定需要执行全部动作。另外，不是与其它动作相关的那些动作可与其它动作并行地执行。实施例的范围决不受这些具体示例限制。无论说明书中是否明确给出，诸如结构的差异、尺寸和材料的使用之类的许多变更是可能的。实施例的范围至少由以下权利要求书广义地给出。
以下示例涉及其它实施例。不同实施例的各种特征可按照不同方式相结合，其中包含某些特征而排除其它特征以适合多种不同应用。一些实施例涉及硅裸晶中将第一金属层连接到第二金属层的穿透硅通孔。穿透硅通孔具有经过硅裸晶的至少一部分的通道、经过通孔延伸的第一导电层（第一导电层具有外表面和第一电导率）以及覆盖第一导电层的外表面的第二导电层，第二导电层具有比第一电导率要高的第二电导率。
其它实施例包括包围通孔中的第一和第二层的金属阻挡层。其它实施例包括包围第二导电层的电介质层，以将第一和第二导电层与硅衬底隔离。在其它实施例中，第一导电层具有内表面，通孔还包括覆盖内表面的第三导电层，第三导电层具有第二电导率。其它实施例包括电介质区，其中第一导电层的内表面包围电介质区。
在其它实施例中，通孔是圆筒形，以及第一导电层是圆筒形，并且其中通孔的中心填充有电介质。在其它实施例中，通孔是圆筒形，以及第一导电层是圆筒形，并且其中通孔的中心填充有碳纳米管。在其它实施例中，通孔是圆筒形，以及第一导电层是圆筒形，并且其中通孔的中心填充有具有第一电导率的多个圆筒管。
在其它实施例中，多个圆筒管在外表面上每个具有较高电导率表层。在其它实施例中，多个圆筒管在内表面上每个具有较高电导率表层。在其它实施例中，多个圆筒管的管是同心的，并且每个通过多个同心电介质层之一相互隔离。在其它实施例中，第一导电层是铜，以及第二导电层是银。在其它实施例中，第一导电层是铜，以及第二导电层是石墨烯。
一些实施例涉及一种方法，其包括创建经过硅衬底的通孔，在通孔的表面上沉积电介质，在电介质表面沉积具有第二电导率的第二导电层，在通孔中沉积第二导电层包围并且相邻的、具有第一较低电导率的第一导电层，并且将金属化应用于通孔以形成到通孔的电连接。
在其它实施例中，沉积第二导电层包括填充通孔。其它实施例包括在通孔的中心创建圆筒开口，并且采用电介质来填充该开口。其它实施例包括在通孔的中心创建圆筒开口，并且采用碳纳米管来填充通孔。其它实施例包括在通孔的中心创建圆筒开口，并且采用石墨烯圆筒来填充通孔。其它实施例包括在通孔的中心创建圆筒开口，并且采用多个铜圆筒来填充通孔。在其它实施例中，铜圆筒是同心的。
在其它实施例中，其中沉积第一导电层包括在第一导电层的各同心圆筒层之间沉积带有具有第二电导率的同心圆筒层的多个同心圆筒层。
其它实施例包括在电介质表面沉积金属阻挡层，并且其中沉积第二导电层包括在金属阻挡层上沉积第二导电层。
在其它实施例中，第二导电层是石墨烯，以及沉积第二导电层包括施加成核层并且在成核层之上沉积石墨烯。其它实施例包括在应用金属化之后封装硅衬底，以形成封装半导体裸晶。
一些实施例涉及一种计算机系统，其中具有接收来自用户的输入的用户界面、向用户显示结果的显示器以及封装中接收用户输入并且生成结果以提供给显示器的处理器，处理器封装具有多个穿透硅通孔，穿透硅通孔的至少一个具有经过硅衬底的通道，第一导电层贯穿通孔，第一导电层具有外表面和第一电导率，并且第二导电层覆盖第一导电层的外表面，第二导电层具有比第一电导率要高的第二电导率。
在其它实施例中，通孔还包括在通孔中同心地形成并且每个通过第二电导率的附加导电层所分隔的、第一电导率的多个附加导电层。在其它实施例中，多个附加导电层还每个通过附加电介质层来分隔。

Claims (20)

1.硅裸晶中将第一金属层连接到第二金属层的穿透硅通孔，所述穿透硅通孔包括：
经过所述硅裸晶的至少一部分的通道；
贯穿所述通孔的第一金属导电层，所述第一金属导电层具有外表面和第一电导率；以及
覆盖所述第一金属导电层的所述外表面的第二金属导电层，所述第二金属导电层具有比所述第一电导率要高的第二电导率。
2.如权利要求1所述的通孔，还包括包围所述通孔中的所述第一金属导电层和所述第二金属导电层的金属阻挡层。
3.如权利要求1所述的通孔，还包括包围所述第二金属导电层的电介质层，以将第一和第二导电通孔与所述硅裸晶隔离。
4.如权利要求1所述的通孔，其中，所述第一金属导电层具有内表面，所述通孔还包括覆盖所述内表面的第三金属导电层，所述第三金属导电层具有所述第二电导率。
5.如权利要求4所述的通孔，还包括电介质区，其中所述第一金属导电层的所述内表面包围所述电介质区。
6.如权利要求5所述的通孔，其中，所述通孔是圆筒形的，以及所述第一金属导电层是圆筒形的，并且其中所述通孔的中心填充有电介质。
7.如权利要求5所述的通孔，其中，所述通孔是圆筒形的，以及所述第一金属导电层是圆筒形的，并且其中所述通孔的中心填充有碳纳米管。
8.如权利要求5所述的通孔，其中，所述通孔是圆筒形的，以及所述第一金属导电层是圆筒形的，并且所述通孔的中心填充有具有所述第一电导率的多个圆筒管。
9.如权利要求8所述的通孔，其中，所述多个圆筒管的管每个在外表面上具有较高电导率表层。
10.如权利要求8所述的通孔，其中，所述多个圆筒管的管每个在内表面上具有较高电导率表层。
11.如权利要求8所述的通孔，其中，所述多个圆筒管的管是同心的，并且每个通过多个同心电介质层之一相互隔离。
12.如权利要求1所述的通孔，其中，所述第一金属导电层是铜，以及所述第二金属导电层是银。
13.如权利要求1所述的通孔，其中，所述第一金属导电层是铜，以及所述第二金属导电层是石墨烯。
14.一种用于制作在高频具有增强电导率的通孔的方法，包括：
创建经过硅衬底的通孔；
在所述通孔的表面上沉积电介质；
在所述电介质表面上沉积具有第二电导率的第二金属导电层；
在所述通孔中沉积所述第二金属导电层包围并且相邻的、具有第一较低电导率的第一金属导电层；以及
将金属化应用于所述通孔，以形成到所述通孔的电连接。
15.如权利要求14所述的方法，其中，沉积第二金属导电层包括填充所述通孔。
16.如权利要求15所述的方法，还包括在所述通孔的中心创建圆筒开口，并且采用电介质来填充所述开口。
17.如权利要求14所述的方法，其中，沉积第一金属导电层包括在所述第一金属导电层的各同心圆筒层之间沉积带有具有第二电导率的同心圆筒层的多个同心圆筒层。
18.一种计算机系统，包括：
用户界面，接收来自用户的输入；
显示器，向所述用户显示结果；
封装中的处理器，接收所述用户输入并且生成结果以提供给显示器，所述处理器封装具有多个穿透硅通孔，所述穿透硅通孔的至少一个具有：
经过硅衬底的通道；
贯穿所述通孔的第一金属导电层，所述第一金属导电层具有外表面和第一电导率；以及
覆盖所述第一金属导电层的所述外表面的第二金属导电层，所述第二金属导电层具有比所述第一电导率要高的第二电导率。
19.如权利要求18所述的系统，其中，所述通孔还包括所述第一电导率的多个附加金属导电层，所述多个附加金属导电层在所述通孔中同心地形成并且每个通过所述第二电导率的附加金属导电层分隔。
20.如权利要求19所述的系统，其中，所述多个附加金属导电层还每个通过附加电介质层来分隔。
CN201380033429.4A 2013-06-27 2013-06-27 用于电子系统的高电导率高频通孔 Active CN104396005B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/US2013/048323 WO2014209330A1 (en) 2013-06-27 2013-06-27 High conductivity high frequency via for electronic systems

Publications (2)

Publication Number Publication Date
CN104396005A CN104396005A (zh) 2015-03-04
CN104396005B true CN104396005B (zh) 2018-05-29

Family

ID=52142463

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201380033429.4A Active CN104396005B (zh) 2013-06-27 2013-06-27 用于电子系统的高电导率高频通孔

Country Status (6)

Country Link
US (1) US20160225694A1 (zh)
KR (1) KR101750795B1 (zh)
CN (1) CN104396005B (zh)
DE (1) DE112013002916T5 (zh)
TW (1) TWI552291B (zh)
WO (1) WO2014209330A1 (zh)

Families Citing this family (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9613942B2 (en) * 2015-06-08 2017-04-04 Qualcomm Incorporated Interposer for a package-on-package structure
US10036765B2 (en) 2015-07-10 2018-07-31 Honeywell International Inc. Reducing hysteresis effects in an accelerometer
CN106653678A (zh) * 2015-11-03 2017-05-10 中芯国际集成电路制造(上海)有限公司 导电插塞结构及其形成方法
WO2018063272A1 (en) * 2016-09-30 2018-04-05 Intel Corporation Graphene nanoribbon interconnects and interconnect liners
WO2018063281A1 (en) * 2016-09-30 2018-04-05 Intel Corporation Graphene nanoribbon interconnects and interconnect liners
US9887195B1 (en) 2016-10-19 2018-02-06 Raytheon Company Coaxial connector feed-through for multi-level interconnected semiconductor wafers
KR102336096B1 (ko) * 2017-03-29 2021-12-06 미쓰비시덴키 가부시키가이샤 중공 밀봉 디바이스 및 그 제조 방법
US10170432B2 (en) 2017-04-20 2019-01-01 Nanya Technology Corporation Semiconductor structure
KR102326519B1 (ko) 2017-06-20 2021-11-15 삼성전자주식회사 반도체 장치
CN107731744A (zh) * 2017-10-12 2018-02-23 北京理工大学 一种空气绝缘低阻硅柱垂直通孔结构及其制造方法
US10957626B2 (en) 2017-12-19 2021-03-23 Thermo Electron Scientific Instruments Llc Sensor device with carbon nanotube sensor positioned on first and second substrates
US10658280B2 (en) * 2017-12-29 2020-05-19 Advanced Semiconductor Engineering, Inc. Electrical device including a through-silicon via structure
CN111010797A (zh) * 2018-10-08 2020-04-14 中兴通讯股份有限公司 电路板、设备及过孔形成方法
KR102350640B1 (ko) * 2019-07-29 2022-01-14 에스케이하이닉스 주식회사 반도체 장치 및 이의 제조 방법
US11652468B2 (en) * 2020-07-07 2023-05-16 Qualcomm Incorporated High performance tunable filter
CN112635575B (zh) * 2021-01-13 2023-08-22 华东光电集成器件研究所 一种高频impatt二极管台面管芯结构及制备方法
US11785707B2 (en) * 2021-01-21 2023-10-10 Unimicron Technology Corp. Circuit board and manufacturing method thereof and electronic device
CN115116855A (zh) * 2021-03-18 2022-09-27 澜起科技股份有限公司 封装基板结构及其制作方法
US20230066891A1 (en) * 2021-08-30 2023-03-02 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor structure having verticle conductive graphene and method for forming the same
US20230254980A1 (en) * 2022-02-07 2023-08-10 Eagle Technology, Llc Electronic device with multi-diameter female contacts and related methods
CN114937650B (zh) * 2022-07-01 2023-10-13 今上半导体(信阳)有限公司 一种半导体小型化封装结构及其制备方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103098204A (zh) * 2010-09-09 2013-05-08 超威半导体公司 具有冗余穿硅通孔的半导体芯片

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7345350B2 (en) * 2003-09-23 2008-03-18 Micron Technology, Inc. Process and integration scheme for fabricating conductive components, through-vias and semiconductor components including conductive through-wafer vias
JP2006019455A (ja) * 2004-06-30 2006-01-19 Nec Electronics Corp 半導体装置およびその製造方法
US8222746B2 (en) * 2006-03-03 2012-07-17 Intel Corporation Noble metal barrier layers
FR2917893B1 (fr) * 2007-06-22 2009-08-28 Commissariat Energie Atomique Procede de fabrication d'une connexion electrique a base de nanotubes de carbone
US8169059B2 (en) * 2008-09-30 2012-05-01 Infineon Technologies Ag On-chip RF shields with through substrate conductors
US20100206737A1 (en) * 2009-02-17 2010-08-19 Preisser Robert F Process for electrodeposition of copper chip to chip, chip to wafer and wafer to wafer interconnects in through-silicon vias (tsv)
US8487444B2 (en) * 2009-03-06 2013-07-16 Taiwan Semiconductor Manufacturing Company, Ltd. Three-dimensional system-in-package architecture
US8432038B2 (en) * 2009-06-12 2013-04-30 Taiwan Semiconductor Manufacturing Company, Ltd. Through-silicon via structure and a process for forming the same
US8227708B2 (en) * 2009-12-14 2012-07-24 Qualcomm Incorporated Via structure integrated in electronic substrate
US8709948B2 (en) * 2010-03-12 2014-04-29 Novellus Systems, Inc. Tungsten barrier and seed for copper filled TSV
KR20110134198A (ko) * 2010-06-08 2011-12-14 삼성전자주식회사 관통 전극을 갖는 반도체 장치
US8958835B2 (en) * 2011-03-07 2015-02-17 Telefonaktiebolaget L M Ericsson (Publ) Wireless device position determining and frequency assigning systems, devices and methods
US8519515B2 (en) * 2011-04-13 2013-08-27 United Microlectronics Corp. TSV structure and method for forming the same
KR101784507B1 (ko) * 2011-12-14 2017-10-12 에스케이하이닉스 주식회사 반도체 적층 패키지 및 제조 방법, 이를 포함하는 전자 시스템
JP5752026B2 (ja) * 2011-12-16 2015-07-22 ルネサスエレクトロニクス株式会社 半導体装置
US8791005B2 (en) * 2012-06-18 2014-07-29 International Business Machines Corporation Sidewalls of electroplated copper interconnects
US20140145332A1 (en) * 2012-11-26 2014-05-29 Globalfoundries Inc. Methods of forming graphene liners and/or cap layers on copper-based conductive structures

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103098204A (zh) * 2010-09-09 2013-05-08 超威半导体公司 具有冗余穿硅通孔的半导体芯片

Also Published As

Publication number Publication date
WO2014209330A1 (en) 2014-12-31
KR101750795B1 (ko) 2017-06-26
TWI552291B (zh) 2016-10-01
KR20160013040A (ko) 2016-02-03
CN104396005A (zh) 2015-03-04
DE112013002916T5 (de) 2015-03-05
US20160225694A1 (en) 2016-08-04
TW201515173A (zh) 2015-04-16

Similar Documents

Publication Publication Date Title
CN104396005B (zh) 用于电子系统的高电导率高频通孔
KR101583135B1 (ko) 하이브리드 카본-금속 상호연결 구조
US9252077B2 (en) Package vias for radio frequency antenna connections
TWI594389B (zh) 用以增加相變記憶體元件之電熱隔離的電極組態及相關技術
TWI697993B (zh) 使通孔自對準至緊密間距金屬互連層的頂部及底部的結構及方法
JP6333284B2 (ja) グラフェンおよび金属相互接続
TWI703633B (zh) 電子裝置和用以製造電子裝置、用以提供無遮罩氣隙流程、及用以提供替代層間介電質流程的方法
TW201342529A (zh) 無電式填充傳導結構
NL2029722B1 (en) Hermetic sealing structures in microelectronic assemblies having direct bonding
NL2029641B1 (en) Hermetic sealing structures in microelectronic assemblies having direct bonding
CN111584459A (zh) 采用使用延长通孔的金属线局部互连的中段制程mol制造的集成电路ic及相关方法
TWI795072B (zh) 在導電連接件的形成中使用貴金屬
TWI567923B (zh) 拓撲的金屬熔絲
KR20210120809A (ko) 집적 회로 구조체들에서의 디바이스 콘택트 크기 조정
US9072187B2 (en) Off-plane conductive line interconnects in microelectronic devices
US20240105797A1 (en) Transistor devices with double-side contacts
Arora et al. Through Silicon Vias for 3D Integration—A Mini Review
TW202314963A (zh) 實施通孔層中通孔層導電結構之3d互連結構以及相關製造方法
Heinig et al. Design challenges in Interposer based 3-D Memory Logic Interface

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant
TR01 Transfer of patent right

Effective date of registration: 20210623

Address after: California, USA

Patentee after: INTEL Corp.

Address before: California, USA

Patentee before: INTEL IP Corp.

TR01 Transfer of patent right