KR102350640B1 - 반도체 장치 및 이의 제조 방법 - Google Patents

반도체 장치 및 이의 제조 방법 Download PDF

Info

Publication number
KR102350640B1
KR102350640B1 KR1020190092036A KR20190092036A KR102350640B1 KR 102350640 B1 KR102350640 B1 KR 102350640B1 KR 1020190092036 A KR1020190092036 A KR 1020190092036A KR 20190092036 A KR20190092036 A KR 20190092036A KR 102350640 B1 KR102350640 B1 KR 102350640B1
Authority
KR
South Korea
Prior art keywords
electrode
graphene
semiconductor device
hydrogenated
substrate
Prior art date
Application number
KR1020190092036A
Other languages
English (en)
Other versions
KR20210014029A (ko
Inventor
박재하
김병훈
서교륜
박철희
Original Assignee
에스케이하이닉스 주식회사
박재하
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이하이닉스 주식회사, 박재하 filed Critical 에스케이하이닉스 주식회사
Priority to KR1020190092036A priority Critical patent/KR102350640B1/ko
Publication of KR20210014029A publication Critical patent/KR20210014029A/ko
Application granted granted Critical
Publication of KR102350640B1 publication Critical patent/KR102350640B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49866—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers characterised by the materials
    • H01L23/49877—Carbon, e.g. fullerenes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
    • H01L23/485—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body consisting of layered constructions comprising conductive layers and insulating layers, e.g. planar contacts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices

Abstract

반도체 장치는 적층된 반도체 칩들; 및 상기 반도체 칩들을 전기적으로 연결하고, 수소화된 그래핀을 포함하는 관통 전극들을 포함할 수 있다.

Description

반도체 장치 및 이의 제조 방법{SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD OF THE SAME}
본 발명은 전자 장치에 관한 것으로, 보다 상세히는 반도체 장치 및 이의 제조 방법에 관한 것이다.
반도체 메모리 기술이 발전하면서 반도체 집적 장치에 대한 패키징 기술에 대해서도 점차 고집적화 및 고성능화가 요구되고 있다. 따라서, 다수개의 반도체 칩들을 수직으로 적층시키는 적층 칩 패키지 기술이 제안되었다.
적층 칩 패키지 기술을 이용하면, 적층된 반도체 칩들을 패키징하거나, 패키징된 개별 반도체 칩들을 적층할 수 있다. 또한, 수직 방향으로 탑재된 반도체 칩들이 금속 와이어 또는 관통 실리콘 비아(Through Silicon Via:TSV)를 통해 서로 전기적으로 연결되고, 반도체 패키지용 기판에 탑재된다.
적층 패키지에 금속 와이어를 이용할 경우, 금속 와이어를 통하여 전기적인 신호 교환이 이루어지므로 속도가 느리고, 많은 수의 와이어가 사용되므로 전기적 특성 열화가 발생한다. 또한, 금속 와이어를 형성하기 위하여 반도체 기판에 추가 면적이 요구되므로 패키지의 전체 크기가 증가되고, 반도체 칩들 사이의 와이어 본딩을 하기 위한 갭이 요구되므로 패키지의 높이가 높아진다.
이와 달리, TSV를 이용한 적층 패키지는 각 칩 내에 형성된 TSV를 이용하여 적층된 칩들을 전기적으로 연결한다. 이러한 경우, 와이어 형성을 위한 추가 면적이 요구되지 않는다. 또한, 수직으로 적층된 칩들 간의 연결 거리를 최소화할 수 있으므로, 신호 손실을 최소화하고 칩간 고속 저전력 통신이 가능해진다.
본 발명의 일 실시예는 제조 공정이 용이하고 안정적인 구조 및 개선된 특성을 갖는 반도체 장치 및 이의 제조 방법을 제공한다.
본 발명의 일 실시예에 따른 반도체 장치는 적층된 반도체 칩들; 및 상기 반도체 칩들을 전기적으로 연결하고, 수소화된 그래핀을 포함하는 관통 전극들을 포함할 수 있다.
본 발명의 일 실시예에 따른 반도체 장치는 제1 전극; 제2 전극; 상기 제1 전극과 상기 제2 전극의 사이에 개재된 기판; 및 상기 기판을 관통하여 상기 제1 전극 및 상기 제2 전극에 전기적으로 연결되고, 그래핀을 포함하는 관통 전극을 포함할 수 있다.
본 발명의 일 실시예에 따른 반도체 장치는 적층된 반도체 칩들; 상기 반도체 칩들을 전기적으로 연결하고, 그래핀을 포함하는 관통 전극들; 및 정전기를 발생시켜 상기 관통 전극들의 저항 값을 조정하는 저항 조절부를 포함할 수 있다.
수소화된 그래핀을 관통 전극에 적용함으로써, 관통 전극에 흐르는 전류를 미세하게 제어할 수 있다. 전극을 이용하여, 그래핀을 포함한 관통 전극에 흐르는 전류를 미세하게 제어할 수 있다. 저항 조절부를 이용하여, 그래핀을 포함한 관통 전극에 흐르는 전류를 미세하게 제어할 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 장치를 나타낸 도면으로, 복수의 반도체 다이들이 적층된 반도체 장치를 나타낸다.
도 2a, 도 2b, 도 3a 및 도 3b는 본 발명의 일 실시예에 따른 관통 전극의 구조를 나타낸 도면이다.
도 4는 본 발명의 일 실시예에 따른 관통 전극의 특성을 설명하기 위한 도면으로, 수소화된 그래핀의 특성을 나타낸다.
도 5a 내지 도 5c는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면이다.
도 6a 내지 도 6e는 본 발명의 일 실시예에 따른 반도체 장치의 구조를 설명하기 위한 도면이다.
도 7는 본 발명의 일 실시예에 따른 반도체 장치의 구조를 나타낸 도면이다.
이하에서는, 본 발명의 실시예가 설명된다. 도면에 있어서, 두께와 간격은 설명의 편의를 위하여 표현된 것이며, 실제 물리적 두께에 비해 과장되어 도시될 수 있다. 본 발명을 설명함에 있어서, 본 발명의 요지와 무관한 공지의 구성은 생략될 수 있다. 각 도면의 구성요소들에 참조 번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다.
명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "간접적으로 연결"되어 있는 경우도 포함한다. 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
도 1은 본 발명의 일 실시예에 따른 반도체 장치를 나타낸 도면으로, 복수의 반도체 다이들이 적층된 반도체 장치를 나타낸다.
도 1을 참조하면, 반도체 장치는 복수의 반도체 다이들(11~14)을 포함한다. 반도체 다이는 다양한 기능을 수행하는 회로를 포함할 수 있다. 예를 들어, 반도체 다이은 메모리 칩일 수 있다. 반도체 다이들(11~14)은 수직 방향으로 적층될 수 있다. 적층된 반도체 다이들(11~14)은 관통 전극들(15)에 의해 전기적으로 연결될 수 있다. 관통 전극들(15)은 전극 물질로서 그래핀(graphene) 또는 수소화된 그래핀을 포함할 수 있다.
도 2a, 도 2b, 도 3a 및 도 3b는 본 발명의 일 실시예에 따른 관통 전극의 구조를 나타낸 도면으로, 도 2a 및 도 3a는 평면도이고 도 2b 및 도 3b는 단면도이다.
그래핀은 탄소 원자들로 구성되며, 탄소 원자들이 SP2 결합된 육각형 결정 격자가 집적된 2차원 구조를 가질 수 있다. 또한, 그래핀은 원자층 두께의 얇은 두께를 갖는 평판 시트들이 적층된 구조를 가질 수 있다. 그래핀은 물리적, 화학적 안정성이 높을 뿐만 아니라, 구리(Cu) 등의 금속에 비해 전자 이동도, 열전도도 등이 우수하다. 그래핀은 단결정 실리콘에 비해 약 100배 이상 전자를 빠르게 이동시킬 수 있으며, 높은 전도도 특성을 갖는다. 그런데, 그래핀은 밴드갭이 존재하지 않기 때문에, 전자의 흐름을 제어하는 것이 불가능하다. 즉, 그래핀을 관통 전극의 재료로 사용할 경우, 관통 전극에 흐르는 전류를 제어하는데 어려움이 있다.
따라서, 본 발명은 실시예로서 수소화된 그래핀을 관통 전극에 적용한다. 수소화된 그래핀은 밴드갭을 가지므로, 관통 전극의 재료로 사용 가능하다.
도 2a 및 도 2b를 참조하면, 관통 전극(20)이 기판(21)을 관통한다. 기판(21)은 실리콘(Si), 저마늄(Ge) 등을 포함하는 반도체 기판일 수 있고, 반도체 다이의 일부일 수 있다.
관통 전극(20)은 절연체(22), 수소화된 그래핀 전극(23) 및 에어 갭(24)을 포함할 수 있다. 참고로, 본 도면에는 도시되지 않았으나, 관통 전극(30)은 수소화된 그래핀 전극(23) 내부의 에어 갭(24)을 정의하기 위한 실링막을 더 포함할 수 있다.
수소화된 그래핀 전극(23)은 튜브 형태를 가질 수 있다. 수소화된 그래핀 전극(23)은 내면 및 외면을 포함하고, 둘 중 적어도 하나가 수소처리될 수 있다. 수소화된 그래핀 전극(23)은 수소 처리된 내면을 포함하거나, 수소 처리된 외면을 포함하거나, 수소 처리된 내면 및 수소 처리된 외면을 포함할 수 있다. 본 실시예에서는 수소화된 그래핀 전극(23)의 내면이 수소 처리된 경우를 도시하였고, 수소 처리된 표면을 "HS"로 나타내었다. 수소 처리된 표면(HS)은 에어 갭(24)과 접할 수 있다.
에어 갭(24)은 수소화된 그래핀 전극(23) 내의 빈 공간일 수 있고, 공기로 채워질 수 있다. 절연체는 튜브 형태를 가질 수 있고, 수소화된 그래핀 전극(23)의 측벽을 감싸도록 형성될 수 있다.
도 3a 및 도 3b를 참조하면, 관통 전극(30)이 기판(31)을 관통한다. 기판(31)은 실리콘(Si), 저마늄(Ge) 등을 포함하는 반도체 기판일 수 있고, 반도체 다이의 일부일 수 있다. 관통 전극(30)은 절연체(32), 수소화된 그래핀 전극(33) 및 추가 전극(34)을 포함할 수 있다.
수소화된 그래핀 전극(33)은 튜브 형태를 가질 수 있고, 수소 처리된 표면(HS)을 가질 수 있다. 수소 처리된 표면(HS)은 추가 전극(34)과 접할 수 있다. 추가 전극(34)은 그래핀의 표면을 수소 처리한 후에 형성된 막이거나, 그래핀의 표면을 수소 처리하는 과정에서 형성된 막일 수 있다. 추가 전극(34)은 수소화된 그래핀 전극(33) 내의 빈 공간을 일부 채우거나 완전히 채울 수 있다. 예를 들어, 추가 전극(34)은 그래핀, 수소화된 그래핀, 탄소, 구리, 금속 등을 포함할 수 있다.
전술한 바와 같은 구조에 따르면, 수소화된 그래핀 전극(33)을 관통 전극(30)에 적용함으로써, 관통 전극(30)에 흐르는 전류를 미세하게 제어할 수 있다.
도 4는 본 발명의 일 실시예에 따른 관통 전극의 특성을 설명하기 위한 도면으로, 수소화된 그래핀의 특성을 나타낸다.
그래프는 수소화된 그래핀(H-Gr), 수소화 처리를 하지 않은 그래핀(Gr) 및 금(Au)의 오비탈 세기를 측정한 결과를 나타낸다. 오비탈 세기는 광전자 분광법(photoemission spectraoscopy; PES) 및 근단 X-선 흡수의 미세구조 분광분석(near edge X-ray absorption fine structure; NEXAFS)을 이용한 측정했다. 그래프의 X축은 에너지(energy)를 나타내고, Y축은 강도(intensity)를 나타낸다.
그래프를 참조하면, 수소화된 그래핀(H-GR)은 가전자대(valence band)와 전도대(conduction band)에서 수소화 처리를 하지 않은 그래핀(As-prepared)에 비하여
Figure 112019077885414-pat00001
-오비탈(
Figure 112019077885414-pat00002
-orbital)의 강도가 약하다. 반면에, 수소화 처리를 하지 않은 그래핀(As-prepared)은
Figure 112019077885414-pat00003
-오비탈의 강도가 강하다. 따라서, 수소화된 그래핀(H-Gr)의 경우, 수소가
Figure 112019077885414-pat00004
-오비탈 의 결합을 방해하여 가전자대와 전도대의 사이에서 밴드갭을 갖는 것을 확인할 수 있다.
또한, 그래프를 참조하면, 수소 처리 시간에 따른 커버율(η)이 25%인 수소화된 그래핀(H-Gr; η=25%)이 수소 처리 시간에 따른 커버율(η)이 12%인 수소화된 그래핀(H-Gr; η=12%)에 비해
Figure 112019077885414-pat00005
-오비탈의 강도가 약하다. 따라서, 그래핀의 표면에 수소 원자가 많이 결합될수록
Figure 112019077885414-pat00006
-오비탈의 강도가 약해지고, 밴드갭이 커지는 것을 확인할 수 있다. 또한, 그래핀의 표면에 수소 원자가 결합된 정도에 따라 수소화된 그래핀의 전기적 특성이 달라지는 것을 확인할 수 있다.
도 5a 내지 도 5c는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면으로서, 관통 전극의 형성 순서를 나타낸 단면도이다.
도 5a를 참조하면, 기판(51)에 개구부(OP)를 형성한다. 기판(51)은 실리콘 웨이퍼 또는 반도체 기판일 수 있고, 반도체 다이의 일부일 수 있다. 기판(51)은 전면(F) 및 후면(R)을 포함하고, 개구부(OP)는 기판(51)의 전면에 형성될 수 있다. 본 도면에는 도시되지 않았으나 기판(51)은 셀 영역 및 주변회로 영역을 포함할 수 있다. 셀 영역은 데이터 저장을 위한 메모리 셀들이 형성되는 영역일 수 있다. 주변 회로 영역은 메모리 셀들을 구동하기 위한 주변 회로가 형성된 영역일 수 있다.
도 5b를 참조하면, 개구부(OP) 내에 절연 물질(52)을 형성한다. 절연 물질(52)은 SiO2 등의 산화막을 포함할 수 있다. 절연 물질(52)은 개구부(OP)의 내면을 따라 컨포멀하게 형성될 수 있고, 개구부(OP)를 완전히 채우지 않는 두께로 형성될 수 있다. 절연 물질(52)의 개구부(OP)의 내부 뿐만 아니라 기판(51)의 상부에도 형성될 수 있다.
이어서, 절연 물질(52) 상에 수소화된 그래핀(53)을 형성한다. 수소화된 그래핀(53)은 수소 처리된 표면(HS)을 포함한다. 수소 처리는 수소 플라즈마를 이용하여 수행될 수 있다. 수소 플라즈마 처리는 PECVD(Plasma-Enhanced Chemical Vapor Deposition) 장비를 이용할 수 있다.
수소화된 그래핀(53)은, 개구부(OP) 내에 그래핀을 형성한 후, 그래핀의 표면을 수소 처리함으로써 형성될 수 있다. 먼저, 절연 물질(52) 상에 그래핀을 형성한다. 그래핀은 개구부(OP)의 내면을 따라 컨포멀하게 형성될 수 있고, 개구부(OP)를 완전히 채우지 않는 두께로 형성될 수 있다. 그래핀은 평판 형태의 그래핀 시트일 수 있고, 기저면이 개구부(OP)의 내면과 평행하도록 형성될 수 있다. 이어서, 그래핀의 표면을 수소 처리한다. 이때, 개구부(OP)의 내부로 수소 플라즈마가 유입되어, 그래핀의 표면을 수소 처리할 수 있다.
그래핀의 표면을 수소 처리함으로써, 그래핀의 표면에 수소 원자를 화학적으로 결합시킬 수 있다. 수소 플라즈마에 의해 그래핀의 표면에 존재하는 p-오비탈에 형성된 전자 자리에 수소가 흡착될 수 있다. 이를 통해, 밴드갭을 갖는 수소화된 그래핀(53)이 형성된다.
또한, 수소 처리 시에, 플라즈마의 농도, 에너지 등을 조건을 조절함으로써, 수소의 결합량을 조절할 수 있다. 수소의 결합량에 따라 그래핀의 밴드갭이 변화하므로, 수소 결합량을 조절함으로써 수소화된 그래핀의 전기적 특성을 조절할 수 있다.
이어서, 본 도면에는 도시되지 않았으나, 수소화된 그래핀(53) 내에 에어 갭을 정의하도록 실링막을 형성할 수 있다. 또는, 수소화된 그래핀(53) 내에 그래핀, 추가 전극 등을 형성할 수 있다. 여기서, 추가 전극은 구리, 탄소, 그래핀 등을 포함할 수 있다. 추가 전극은 별도의 증착 공정을 이용하여 형성되거나, 수소 처리 과정에서 형성될 수 있다. 예를 들어, CH4 가스를 이용하면, 그래핀의 표면을 수소처리하고 그래핀 내부에 탄소막을 형성할 수 있다.
도 5c를 참조하면, 관통 전극(50)을 형성한다. 예를 들어, 기판(51)의 전면(F)이 노출될 때까지 수소화된 그래핀(53) 및 절연 물질(52)을 연마한다. 연마 공정은 CMP(Chemical Mechanical Polishing) 공정을 이용하여 수행될 수 있다. 이어서, 기판(51)의 후면(R)을 그라인딩한다. 이 과정에서, 개구부(OP)의 저면에 형성된 절연 물질(52) 및 수소화된 그래핀(53)이 제거되고, 튜브 형태의 절연체(52A) 및 튜브 형태의 수소화된 그래핀 전극(53A)이 형성된다.
이를 통해, 절연체(52A), 수소화된 그래핀 전극(53A) 및 코어(54)를 포함하는 관통 전극(50)이 형성된다. 코어(54)는 추가 전극, 에어 갭 등을 포함할 수 있다.
도 6a 내지 도 6e는 본 발명의 일 실시예에 따른 반도체 장치의 구조를 설명하기 위한 도면이다. 도 6a는 사시도이고 도 6b 내지 도 6e는 단면도이다.
도 6a를 참조하면, 반도체 장치는 기판(61), 관통 전극(60), 제1 전극(65) 및 제2 전극(66)을 포함한다. 기판(61)은 반도체 다이일 수 있다.
관통 전극(60)은 기판(61)을 관통하고, 전극 재료로서 그래핀을 포함할 수 있다. 그런데, 앞서 설명한 바와 같이, 그래핀은 밴드갭을 갖지 않기 때문에, 관통 전극(60)에 흐르는 전류를 제어하는데 어려움이 있다. 그래핀의 높은 전도도 특성으로 인해, 소자를 턴 오프시키더라도 그래핀을 통해 전류가 흐를 수 있다.
따라서, 본 발명은 실시예로서 관통 전극(60)을 제1 전극(65) 및 제2 전극(66)에 연결시키고, 제1 전극(65)과 제2 전극(66) 간의 전위 차를 이용하여 관통 전극(60)에 흐르는 전류를 제어한다.
예를 들어, 제1 전극(65)에 제2 전극(66)보다 높은 레벨의 전압을 인가하면, 제1 전극(65)과 제2 전극(66) 간에 정방향의 전위차가 발생한다. 따라서, 제1 전극(65)으로부터 제2 전극(66)으로 전류가 흐르게 된다. 그런데, 그래핀의 특성 상, 제1 전극(65)과 제2 전극(66)에 더 이상 바이어스가 인가되지 않더라도, 그래핀 내에 전류가 흐를 수 있고, 이로 인해, 누설 전류가 발생될 수 있다. 따라서, 본 발명은 실시예로서 제1 전극(65)과 제2 전극(66) 간에 역방향의 전위차를 발생시킨다. 예를 들어, 제1 전극(65)보다 제2 전극(66)에 높은 레벨의 전압을 인가함으로써, 역방향으로 전위차를 발생시킨다. 이를 통해, 그래핀 내에서 더 이상 전류가 흐르지 않게 된다.
제1 전극(65)은 기판(61)의 전면(F)에 형성될 수 있고, 관통 전극(60)의 일측 끝단과 전기적으로 연결될 수 있다. 제2 전극(66)은 기판(61)의 후면(F)에 형성될 수 있고, 관통 전극(60)의 타측 끝단과 전기적으로 연결될 수 있다. 제1 전극(65) 및 제2 전극(66)은 도전성 물질을 포함한다. 예를 들어, 제1 전극(65) 및 제2 전극(66)은 구리, 은, 니켈, 백금, 금, 알루미늄, 팔라듐 등의 금속을 포함하거나, 이들의 합금을 포함할 수 있다.
제1 전극(65) 및 제2 전극(66)은 관통 전극(60)을 형성한 후에 형성될 수 있다. 또는, 관통 전극(60)을 형성하기 전에 제1 전극(65) 및 제2 전극(65) 중 하나의 전극을 형성하고, 관통 전극(60)을 형성한 후에 나머지 전극을 형성할 수 있다.
도 6b를 참조하면, 관통 전극(60)은 절연체(62) 및 그래핀 전극(63)을 포함할 수 있다. 여기서, 그래핀 전극(63)은 수소화된 그래핀을 포함하거나, 수소화되지 않은 그래핀을 포함하거나, 이들의 조합을 포함할 수 있다.
도 6c를 참조하면, 관통 전극(60A)은 절연체(62), 그래핀 전극(63) 및 배리어막(67)을 포함할 수 있다. 여기서, 배리어막(67)은 니켈(Ni), 구리(Cu), 납(Pd) 및 루테늄(Ru) 중 적어도 하나를 포함하거나, 이들을 조합하여 포함할 수 있다. 베리어막(67)에 의해 절연체(62)와 그래핀 전극(63)의 접착력을 증가시킬 수 있다.
도 6d를 참조하면, 관통 전극(60B)은 절연체(62), 그래핀 전극(63) 및 금속 전극(68)을 포함할 수 있다. 여기서, 금속 전극(68)은 구리(Cu) 등의 금속을 포함할 수 있다.
도 6e를 참조하면, 관통 전극(60C)은 절연체(62) 및 그래핀 전극(63A)을 포함할 수 있다. 제1 전극(65) 및 제2 전극(66A) 중 적어도 하나는 그루브(G)를 갖는 표면을 포함할 수 있다. 그루브(G)를 갖는 표면은 관통 전극(60C)과 접할 수 있다. 또한, 그루브(G) 내에는 그래핀 전극(63A)이 채워질 수 있다. 예를 들어, 제2 전극(66A)이 관통 전극(60C)과 접한 표면에 그루브(G)를 갖는다. 그루브(G)의 저면는 평평하거나, 요철을 갖는 등 다양한 형태를 가질수 있다. 그래핀 전극(63A)은 수소화된 그래핀을 포함하거나, 수소화되지 않은 그래핀을 포함하거나, 이들의 조합을 포함할 수 있다.
예를 들어, 기판(61)의 후면(R)에 제2 전극(66A)을 형성한 후, 기판(61)을 관통하는 개구부(OP)를 형성한다. 개구부(OP)는 제2 전극(66A)과 대응되는 위치에 형성될 수 있고, 제2 전극(66A)을 노출시키는 깊이로 형성될 수 있다. 이어서, 개구부(OP) 내에 절연 물질을 형성한다. 예를 들어, 개구부(OP)의 내면을 따라 컨포멀하게 절연 물질을 형성한다. 이어서, 전면 식각 공정을 이용하여 절연 물질을 식각함으로써, 절연체(62)를 형성한다. 이를 통해, 제2 전극(66A)이 다시 노출된다. 이어서, 제2 전극(66A)의 노출된 표면을 식각하여 그루브(G)를 형성한다. 이어서, 개구부(OP) 내에 그래핀 전극(63A)을 형성한다. 그래핀 전극(63A)은 그루브(G)를 채우도록 형성될 수 있다. 이어서, 기판(61)의 전면(F)에 제1 전극(65)을 형성한다. 이를 통해, 제2 전극(66A)의 내부로 돌출된 형태의 그래핀 전극(63A)을 포함하는 관통 전극(60C)이 형성된다.
한편, 관통 전극(60, 60A, 60B, 60C)의 구성은 본 발명의 취지 내에서 변경될 수 있고, 앞서 설명된 실시예들과 조합될 수 있다. 예를 들어, 관통 전극(60, 60A, 60B, 60C)은 그래핀 전극(63, 63A)의 내부에 에어 갭을 포함하거나, 추가 전극을 포함하거나, 이들을 조합하여 포함할 수 있다.
전술한 바와 같은 구조에 따르면, 제1 전극(65) 및 제2 전극(66, 66A)을 이용하여 그래핀 전극(63, 63A)의 전류 흐름을 제어할 수 있다. 또한, 그래핀 전극(63, 63A)이 밴드갭을 갖지 않더라도, 그래핀 전극(63, 63A)의 전류 흐름을 미세하게 제어할 수 있다.
도 7는 본 발명의 일 실시예에 따른 반도체 장치의 구조를 나타낸 도면이다.
도 7을 참조하면, 반도체 장치는 기판(71), 관통 전극(70) 및 저항 조절부(75)를 포함할 수 있다. 관통 전극(70)은 절연체(72) 및 그래핀 전극(73)을 포함할 수 있다. 또한, 관통 전극(70)은 앞서 설명된 실시예들에 따른 구성을 갖거나, 실시예들을 조합한 구성을 가질 수 있다.
저항 조절부(75)는 정전기를 발생시켜 관통 전극들(70)의 저항 값을 조정할 수 있다. 저항 조절부(75)는 그래핀 전극(73)과 마찰하여 정전기를 발생시키기 위한 마찰 대전체(75A)를 포함할 수 있다. 예를 들어, 저항 조절부(75)는 AFM 팁(Atomic Force Microscopy tip)을 포함하고, AFM 팁이 그래핀 전극(73)과 마찰하여 정전기를 발생시킨다. AFM 팁 등의 마찰 대전체(75A)는 반도체 다이들의 패키징 단계에서, 패키지 내에 형성될 수 있다.
마찰 대전체(75A)는 그래핀 전극(73)과 상이한 일 함수를 갖는 물질을 포함할 수 있다. 그래핀 전극(73)의 일 함수가 마찰 대전체(75A)의 일 함수에 비해 크면, (-) 전하가 생성된다. 예를 들어, 마찰 대전체(75A)는 그래핀에 비해 작은 일 함수를 갖는 알루미늄을 포함하고, 마찰 대전체(75A)와 그래핀 전극(73)이 마찰하면 그래핀 전극(73)으로 (-) 전하가 주입된다. 이를 통해, 관통 전극(70)의 저항이 감소되고, 관통 전극(70)에 흐르는 전류의 양이 증가된다.
그래핀 전극(73)의 일 함수가 마찰 대전(75A)체의 일 함수에 비해 작으면, (+) 전하가 생성된다. 예를 들어, 마찰 대전(75A)체는 그래핀에 비해 큰 일 함수를 갖는 백금을 포함하고, 마찰 대전체(75A)와 그래핀 전극(73)이 마찰하면 그래핀 전극(73)으로 (+) 전하가 주입된다. 이를 통해 관통 전극(70)의 저항이 증가되고, 관통 전극(70)에 흐르는 전류의 양이 감소된다.
전술한 바와 같은 구조에 따르면, 정전기를 이용하여 그래핀 전극(73)의 캐리어 수를 감소시키거나 증가시킬 수 있다. 따라서, 그래핀 전극(73)의 전류 흐름을 제어할 수 있다. 또한, 그래핀 전극(73)이 밴드갭을 갖는 않더라도, 그래핀 전극(73)의 전류 흐름을 미세하게 제어할 수 있다.
본 발명의 기술 사상은 실시예들에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
11~14: 반도체 다이 15: 관통 전극
20: 관통 전극 21: 기판
22: 절연체 23: 수소화된 그래핀 전극
24: 에어 갭 30: 관통 전극
31: 기판 32: 절연체
33: 수소화된 그래핀 전극 34: 추가 전극
50: 관통 전극 51: 기판
52: 절연 물질 52A: 절연체
53: 수소화된 그래핀 53A: 수소화된 그래핀 전극
54: 코어 60, 60A, 60B, 60C: 관통 전극
61: 기판 62: 절연체
63: 그래핀 전극 64: 금속 전극
65: 제1 전극 66, 66A: 제2 전극
67: 배리어막 68: 금속 전극
70: 관통 전극 71: 기판
72: 절연체 73: 그래핀 전극
75: 저항 조절부

Claims (20)

  1. 기판에 개구부를 형성하는 단계;
    상기 개구부 내에 그래핀 전극을 형성하는 단계; 및
    상기 개구부의 내부로 수소 플라즈마를 유입하여 상기 개구부 내에 노출된 상기 그래핀 전극의 표면을 수소 처리함으로써, 수소화된 그래핀 전극을 형성하는 단계
    를 포함하는 반도체 장치의 제조 방법.
  2. 제1항에 있어서,
    상기 수소화된 그래핀 전극은 밴드갭을 갖고,
    상기 수소 처리 조건을 조절하여 상기 그래핀 전극의 표면에 수소가 결합하는 양을 조절하고, 수소 결합량에 따라 상기 밴드 갭이 조절되는
    반도체 장치의 제조 방법.

  3. 제1항에 있어서,
    상기 그래핀 전극을 형성하기 전에, 상기 개구부 내에 제1 절연체를 형성하는 단계
    를 더 포함하는 반도체 장치의 제조 방법.
  4. 제3항에 있어서,
    상기 기판이 노출될 때까지 상기 그래핀 전극 및 상기 제1 절연체를 연마하여 관통 전극을 형성하는 단계
    를 더 포함하는 반도체 장치의 제조 방법.
  5. 제4항에 있어서,
    상기 관통 전극은 튜브 형태의 수소화된 그래핀 전극을 포함하고, 상기 튜브 형태의 수소화된 그래핀 전극은 수소 처리된 내면을 갖는
    반도체 장치의 제조 방법.
  6. 제1항에 있어서,
    상기 수소화된 그래핀 전극 내에 제2 절연체를 형성하는 단계
    를 더 포함하는 반도체 장치의 제조 방법.
  7. 제6항에 있어서,
    상기 제2 절연체는 에어 갭을 포함하는
    반도체 장치의 제조 방법.
  8. 제1항에 있어서,
    수소화된 그래핀 전극을 형성하는 단계는,
    상기 그래핀 전극의 표면을 수소 처리하면서 상기 그래핀 전극 내에 추가 전극을 형성하는
    반도체 장치의 제조 방법.
  9. 제1 전극;
    제2 전극;
    상기 제1 전극과 상기 제2 전극의 사이에 개재된 기판; 및
    상기 기판을 관통하여 상기 제1 전극 및 상기 제2 전극에 전기적으로 연결되고, 그래핀을 포함하는 관통 전극
    을 포함하고,
    상기 제1 전극과 상기 제2 전극 간의 정방향의 전위차 및 역방향의 전위차를 이용하여 상기 관통 전극을 흐르는 전류를 제어하는 반도체 장치.
  10. 제9항에 있어서,
    상기 관통 전극은,
    상기 기판을 관통하는 그래핀 전극; 및
    상기 그래핀 전극의 측벽을 감싸는 절연체를 포함하는
    반도체 장치.
  11. 제10항에 있어서,
    상기 그래핀 전극은 수소화된 그래핀을 포함하는
    반도체 장치.
  12. 제10항에 있어서,
    상기 절연체와 상기 그래핀 전극의 사이에 개재된 배리어막
    을 더 포함하는 반도체 장치.
  13. 제12항에 있어서,
    상기 배리어막은 니켈, 구리, 납 및 루테늄 중 적어도 하나를 포함하거나, 이들의 조합을 포함한
    반도체 장치.
  14. 제9항에 있어서,
    상기 제1 전극과 상기 제2 전극 간에 상기 정방향의 전위차를 발생시켜 상기 관통 전극을 통해 전류가 흐르게 하고, 상기 제1 전극과 제2 전극 간에 상기 역방향의 전위차를 발생시켜 상기 관통 전극을 통해 전류가 흐르지 않도록 하는
    반도체 장치.
  15. 제1 전극;
    제2 전극;
    상기 제1 전극과 상기 제2 전극의 사이에 개재된 기판; 및
    상기 기판을 관통하여 상기 제1 전극 및 상기 제2 전극에 전기적으로 연결된 그래핀 전극을 포함하고,
    상기 제1 전극 및 상기 제2 전극 중 적어도 하나는 상기 그래핀 전극과 접하는 표면에 그루브를 포함하는
    반도체 장치.
  16. 제15항에 있어서,
    상기 그루브 내에 상기 그래핀 전극이 채워진
    반도체 장치.
  17. 제15항에 있어서,
    상기 그래핀 전극은 정전기에 의해 저항 값이 조절된
    반도체 장치.
  18. 제15항에 있어서,
    상기 제1 전극과 상기 제2 전극 간에 정방향의 전위차 또는 역방향의 전위차를 발생시켜 상기 그래핀 전극을 흐르는 전류를 제어하는
    반도체 장치.
  19. 제15항에 있어서,
    상기 그래핀 전극의 측벽을 감싸는 절연체
    를 더 포함하는 반도체 장치.
  20. 제15항에 있어서,
    상기 그래핀 전극은 수소화된 그래핀을 포함하는
    반도체 장치.
KR1020190092036A 2019-07-29 2019-07-29 반도체 장치 및 이의 제조 방법 KR102350640B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020190092036A KR102350640B1 (ko) 2019-07-29 2019-07-29 반도체 장치 및 이의 제조 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020190092036A KR102350640B1 (ko) 2019-07-29 2019-07-29 반도체 장치 및 이의 제조 방법

Publications (2)

Publication Number Publication Date
KR20210014029A KR20210014029A (ko) 2021-02-08
KR102350640B1 true KR102350640B1 (ko) 2022-01-14

Family

ID=74560371

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020190092036A KR102350640B1 (ko) 2019-07-29 2019-07-29 반도체 장치 및 이의 제조 방법

Country Status (1)

Country Link
KR (1) KR102350640B1 (ko)

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012175087A (ja) * 2011-02-24 2012-09-10 Fujitsu Ltd 電子装置およびその製造方法
JP2015050209A (ja) * 2013-08-29 2015-03-16 株式会社東芝 半導体装置及びその製造方法
KR101557246B1 (ko) * 2014-12-15 2015-10-02 성균관대학교산학협력단 마찰 전기를 이용한 2차원 구조 물질의 전기적 특성을 제어하기 위한 방법

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20160225694A1 (en) * 2013-06-27 2016-08-04 Hans-Joachim Barth High conductivity high frequency via for electronic systems

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012175087A (ja) * 2011-02-24 2012-09-10 Fujitsu Ltd 電子装置およびその製造方法
JP2015050209A (ja) * 2013-08-29 2015-03-16 株式会社東芝 半導体装置及びその製造方法
KR101557246B1 (ko) * 2014-12-15 2015-10-02 성균관대학교산학협력단 마찰 전기를 이용한 2차원 구조 물질의 전기적 특성을 제어하기 위한 방법

Also Published As

Publication number Publication date
KR20210014029A (ko) 2021-02-08

Similar Documents

Publication Publication Date Title
CN109860197A (zh) 三维存储器及形成三维存储器的方法
CN113228249B (zh) 用于提高穿衬底通孔结构的可靠性的多孔阻挡层及其形成方法
JP5154000B2 (ja) 半導体装置
US8212314B2 (en) Semiconductor device and method for manufacturing the same
US8426946B2 (en) Laminated semiconductor substrate, laminated chip package and method of manufacturing the same
JP2006148063A (ja) 配線構造、半導体装置、ｍｒａｍおよび半導体装置の製造方法
CN106486528B (zh) 半导体装置
CN106206417A (zh) 半导体器件的制造方法
CN109314139A (zh) 半导体装置和半导体装置的制造方法
CN106449752A (zh) 半导体装置
CN114766061A (zh) 通过使用选择性沉积金属衬垫的混合晶片接合来形成的接合组件
JP5684157B2 (ja) 半導体装置
KR102350640B1 (ko) 반도체 장치 및 이의 제조 방법
WO2021225119A1 (ja) 半導体装置
CN106486530B (zh) 半导体装置及其制造方法
JP2006319203A (ja) 半導体装置、及び半導体装置の製造方法
TW533530B (en) Probe for inspecting semiconductor device and method of manufacturing the same
JP2021048240A (ja) 磁気メモリ
CN105980840B (zh) 制造具有凸起接触的半导体器件的方法
CN104465495B (zh) 硅通孔的形成方法
CN110911500A (zh) 半导体装置
US20120306096A1 (en) Method and model of carbon nanotube based through silicon vias (tsv) for rf applications
JP6563690B2 (ja) 試料保持具およびこれを用いたプラズマエッチング装置
CN107845599A (zh) 晶片吸盘、使用所述晶片吸盘以及用于测试半导体晶片的方法
CN114975582A (zh) 半导体装置

Legal Events

Date Code Title Description
E902 Notification of reason for refusal
E90F Notification of reason for final refusal
E701 Decision to grant or registration of patent right