JP2015050209A - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法 Download PDF

Info

Publication number
JP2015050209A
JP2015050209A JP2013178713A JP2013178713A JP2015050209A JP 2015050209 A JP2015050209 A JP 2015050209A JP 2013178713 A JP2013178713 A JP 2013178713A JP 2013178713 A JP2013178713 A JP 2013178713A JP 2015050209 A JP2015050209 A JP 2015050209A
Authority
JP
Japan
Prior art keywords
cnt
carbon nanotube
layer
semiconductor device
graphene
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2013178713A
Other languages
English (en)
Other versions
JP2015050209A5 (ja
JP5951568B2 (ja
Inventor
達朗 斎藤
Tatsuro Saito
達朗 斎藤
和田 真
Makoto Wada
真 和田
厚伸 磯林
Atsunobu Isobayashi
厚伸 磯林
明広 梶田
Akihiro Kajita
明広 梶田
久生 宮崎
Hisao Miyazaki
久生 宮崎
酒井 忠司
Tadashi Sakai
忠司 酒井
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP2013178713A priority Critical patent/JP5951568B2/ja
Priority to TW103107900A priority patent/TWI541970B/zh
Priority to US14/202,683 priority patent/US8981561B1/en
Publication of JP2015050209A publication Critical patent/JP2015050209A/ja
Publication of JP2015050209A5 publication Critical patent/JP2015050209A5/ja
Application granted granted Critical
Publication of JP5951568B2 publication Critical patent/JP5951568B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226Via connections in a multilevel interconnection structure
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204Conductive materials
    • H01L23/53276Conductive materials containing carbon, e.g. fullerenes
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
    • H01L21/28556Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table by chemical means, e.g. CVD, LPCVD, PECVD, laser CVD
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/10Applying interconnections to be used for carrying current between separate components within a device
    • H01L2221/1068Formation and after-treatment of conductors
    • H01L2221/1094Conducting structures comprising nanotubes or nanowires
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001Technical content checked by a classifier
    • H01L2924/0002Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10STECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S977/00Nanotechnology
    • Y10S977/70Nanostructure
    • Y10S977/754Dendrimer, i.e. serially branching or "tree-like" structure
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10STECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S977/00Nanotechnology
    • Y10S977/902Specified use of nanostructure
    • Y10S977/932Specified use of nanostructure for electronic or optoelectronic application

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Carbon And Carbon Compounds (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

【課題】 中空構造のCNTに安定して元素ドーピングを行うことができ、CNTを用いた配線の更なる低抵抗化をはかる。【解決手段】 CNTビアを用いた半導体装置であって、基板に設けたコンタクトビア用溝の底面に形成されたCNT成長のための触媒層32と、触媒層32が形成されたコンタクトビア用溝内に複数本のCNT33を埋め込んで形成されたCNTビア30と、を具備している。そして、CNT33は、複数のグラフェン層をコンタクトビア用溝の深さ方向から傾けた状態で積層して形成され、且つ側壁にグラフェン層の末端が露出するように形成されている。さらに、CNT33の側壁から該CNT33中に少なくとも1種類の元素がドーピングされている。【選択図】 図1

Description

本発明の実施形態は、カーボンナノチューブ(以下、CNTと称す)をコンタクトビアに用いた半導体装置及びその製造方法に関する。
近年、半導体装置の多層配線のビアホール内にカーボンナノチューブ(CNT)を形成することにより、配線抵抗の低減をはかる方法が提案されている。CNTは、その量子化伝導特性により金属配線に替わるLSI用低抵抗配線として使用することが期待できる。さらに、CNTの構造が筒状であり、CVD法にて垂直に成膜することが可能であることから、従来のデバイスの縦方向配線形成プロセスと優れた整合性を持つ。
このように、CNTは縦方向配線として優れた電気特性を期待される新規材料であり、特に長距離配線において低抵抗な配線を実現する可能性がある。他方、CNTをコンタクトに適用するためには、バリスティック(Ballistic)長を長くするための施策が重要になる。例えば、CNT中にBrやN等の元素をドーピングして、輸送されるキャリアを増加させる施策が挙げられる。
特開2010−68430号公報
発明が解決しようとする課題は、中空構造のCNTに安定して元素ドーピングを行うことができ、CNTを用いた配線の更なる低抵抗化をはかり得る半導体装置及びその製造方法を提供することである。
実施形態の半導体装置は、基板に設けたコンタクトビア用溝の底面に形成されたCNT成長のための触媒層と、前記触媒層が形成された前記コンタクトビア用溝内に複数本のCNTを埋め込んで形成されたCNTビアと、を具備している。そして、前記CNTは、複数のグラフェン層を前記コンタクトビア用溝の深さ方向から傾けた状態で積層して形成され、且つ側壁に前記グラフェン層の末端が露出するように形成され、前記CNTの側壁から該CNT中に少なくとも1種類の元素がドーピングされている。
第1の実施形態に係わる半導体装置の概略構成を示す断面図。 図1の半導体装置に用いたCNTの拡大構成及び元素ドーピングの様子を示す模式図。 グラフェンの線幅と体積抵抗率との関係を示す図。 グラフェンに対する元素ドーピングの例を示す図。 CNTに対する元素ドーピングの例を示す図。 第2の実施形態に係わる半導体装置の製造工程を示す断面図。 第2の実施形態に係わる半導体装置の製造工程を示す断面図。
以下、実施形態の半導体装置及びその製造方法を、図面を参照して説明する。
(第1の実施形態)
図1は、第1の実施形態に係わる半導体装置の概略構成を示す断面図である。
本実施形態は、トランジスタやキャパシタ等の半導体素子が形成された基板上に、半導体素子と配線層又は配線層間を接続するためのコンタクト層が形成され、コンタクト層材料にCNTビアを用いた構造である。さらに、少なくとも1種類以上の元素をドーピングした、グラフェン壁末端がCNT層側壁に露出したCNTをコンタクトに適用した構造である。
図中の10はトランジスタやキャパシタ等の素子が形成されたSi基板(半導体基板)であり、この基板10上にストッパ絶縁膜として機能するSiO2 ,SiOC等のキャップ層11及びSiO2 等の配線層絶縁膜12が形成されている。そして、絶縁膜12に配線溝が形成され、配線溝内に金属膜を埋め込んで下層配線15が形成されている。
なお、キャップ層11及び後述するキャップ層21,41は、下地の絶縁膜がRIEダメージに強い膜、例えばTEOSや微小空孔を含まないSiOC等の場合は、省略することも可能である。
下層配線15を形成した基板10上に、SiN等のキャップ層21及びSiO2 等の層間絶縁膜22が形成されている。下層配線15上で層間絶縁膜22には、コンタクト用溝23が形成されている。
コンタクト用溝23内には、TiやTiN等の補助触媒層31及びNiやCo等の触媒層32を介して複数本のCNT33が埋め込み形成され、これにより上下の配線層を接続するためのCNTビア30が構成されている。ここで、各々のCNT33は、触媒層32の底部から上側に成長している。
上記のようにCNTビア30を形成した基板上に、SiN等のキャップ層41、SiO2 等の絶縁膜42及びCu等の上層配線層45が形成されている。
なお、絶縁膜42は、配線層絶縁膜と層間絶縁膜の積層であっても良いし、層間絶縁膜の単独であっても良い。積層の場合は、配線用溝を有する配線層絶縁膜を形成した後に溝内に金属膜を埋め込んで上層配線45を形成し、その上に層間絶縁膜を形成する。単独の場合は、上層配線層45を形成した後に、これを埋め込むように層間絶縁膜を形成すれば良い。
触媒下地層31はCNT層の形成を容易にするための補助膜であり、触媒層32の絶縁膜及び下層コンタクト中への拡散を防止する。代表的な触媒下地層材料としてTa,Ti,Ru,W,Alなどが挙げられる。また、これらの膜の窒化物や酸化物、更にはこれらの膜を含む積層材料も用いることが可能である。
触媒層32はCNTを形成するために必要な層であり、触媒材料にはCo,Ni,Fe、Ru、Cuなどの単体金属、又は少なくともこれらの何れかを含む合金、或いはこれらの炭化物等が好ましい。CNTの触媒層としては、分散状態となった不連続膜であることが望ましい。ここで、コンタクトビアに形成したCNTを固定化する目的で、例えばCVD法により形成した絶縁膜や金属を埋め込んでも良い。
また、図示しない拡散防止層(Diffusion Barrier)が配線構造を被覆するように成膜されてもよい。拡散防止層には、例えばSiNなどが用いられる。また、用いるCNTとしては、CNT最外周にグラフェン壁が複数存在し、構成元素がC単体でないことを特徴とする。
CNTビア30の各々のCNT33は、図2に示すように、複数のグラフェン層33aをコンタクトビア用溝23の深さ方向から傾けた状態で積層して形成され、側壁にグラフェン層33aの末端が露出するカップスタック型に形成されている。一つのグラフェン層33aの高さは5nm以上となっている。そして、CNT33の側壁からグラフェン層33aに少なくとも1種類の元素51がドーピングされている。
ここで、グラフェンとはベンゼン環が平面状に規則的に並んだ膜が1〜100層程度積層した極めて薄い炭素材料である。また、通常のCNTは、ベンゼン環が平面上に規則的に並んだ膜の積層炭素材料であるグラフェンが直径10〜100nmの筒状構造になっている炭素材料である。
本実施形態のように、グラフェン壁末端がCNT層側壁に露出したCNTとしては、例えばカップスタック型のCNTなどのように試験管のような形状のグラフェン層のスタック構造が挙げられる。その特徴としては、1層のグラフェン層がCNTの末端から末端まで接続していないことに起因して単体ではバリスティック長が短く高抵抗になることが知られているが、CNT層末端が側壁に位置するため、元素のドーピングパスがCNT側壁に存在する。また、構造の観点からはCNTの長さ方向に広がることにより他元素が存在可能な安定位置を確保することが可能となる。
上記特性により、CNT中に元素を十分にドーピングすることが可能であり、輸送されるキャリアを増加させることにより、コンタクトビアでの低抵抗化を実現できる構造である。また、プロセスの観点からはグラフェン壁末端がCNT層側壁に露出したCNTは低温での成長が可能であり、多様なデバイスへの適用を可能とするプロセスを実現できる利点がある。
図3は、グラフェンの体積抵抗率と線幅との関係を示す図であり、Brのドーピングによる低抵抗化を表している。ドーピング無しAに比べドーピング有りBでは、2桁ほど体積抵抗率が下がっている。
グラフェンのドーピングに関しては、図4(a)に示すように基板61上にグラフェン層62を積層したものの場合、図4(b)に示すように、横方向からBrをドーピングすることにより、グラフェン層62の側壁や欠陥から原子51が侵入し、グラフェン層間が広がり、抵抗を小さくすることができる。
一方、図5に示すように、中空構造のCNT63の場合、先端からしか原子51が侵入できないため、径が広がらずグラフェンと同様の低抵抗化をはかることは極めて困難である。即ち、中空構造のCNTへの適用を行った場合、最外殻のCNT層以外へのドーピングパスとしてはCNTの先端或いは外殻CNTの欠陥部分しかなく、CNTの径は殆ど広がらない。このため、安定してCNT中に元素ドーピングすることはできず、十分な効果を得ることは困難である。
これに対し本実施形態では、前記図2に示すように、CNTビア30を通常のCNTではなく、グラフェンをビア用溝の深さ方向から傾けた状態で積層したカップスタックCNT33で構成している。このため、CNT33の側面にグラフェンの末端が露出することになり、CNT33の側面から元素51のドーピングを行うことができ、CNTビア30の低抵抗化をはかることができる。
このように本実施形態によれば、CNTビア30を構成する各CNT33をカップスタック型構造としているため、CNT33の側面からBr等の元素を効率良くドーピングすることができ、CNTビア30の更なる低抵抗化をはかることができる。このため、CNTビア30を用いた半導体装置において、配線抵抗の更なる低抵抗化をはかることができる。
(第2の実施形態)
図6及び図7は、第2の実施形態に係わる半導体装置の製造工程を示す断面図である。
なお、本実施形態で作製する半導体装置は、前記図1に示す構造と同様とする。また、説明を簡単にするために、キャップ層は省略している。
まず、図6(a)に示すように、トランジスタやキャパシタ等の半導体素子が形成されたSi基板10上に配線層絶縁膜12及び下地配線層15を形成する。このとき、配線層絶縁膜12には例えばTEOS膜を用い、下地配線層15の材料には例えばWやCuやAlなどの金属を用いる。ここで、下地配線層15は、太さ・幅共に複数種類が存在するものとする。
続いて、絶縁膜12及び配線層15上に層間絶縁膜22を成膜する。絶縁膜22は、例えばSiOC膜からなり、例えばCVD法や塗布法により成膜される。この絶縁膜22は、誘電率を下げる目的で微小空孔(Pore)を含んだ膜であっても良い。その後、図示しないレジスト塗布・リソグラフィの工程を経て、CNTビアを形成するコンタクトのみRIE加工によりビアホール23を開孔する。
次いで、図6(b)に示すように、CNTの作製を容易にするための補助膜となる補助触媒層31を、ビアホール23内及び絶縁膜22上に形成する。補助触媒層31は、ビアホール底部と側面において均一に形成されることが望ましく、成膜法としては、例えばCVD法を用いれば良い。代表的な材料としては、Ta,Ti,Ru,W,Alなどが挙げられる。これらの膜の窒化物や酸化物、これらの膜を含む積層材料を用いることも可能である。
次いで、図6(c)に示すように、CNT成長のための触媒層32を補助触媒層31上に形成する。これにより、ビアホール23では底部及び側壁に補助触媒層31及び触媒層32が形成されることになる。触媒層32の成膜法には、例えばCVD法を用いる。触媒層32の材料にはCo,Ni,Fe、Ru、Cuなどの単体金属、又は少なくともこれらの何れかを含む合金、或いはこれらの炭化物等が好ましい。触媒層32は分散状態となる不連続膜となることが望ましい。
次いで、図7(d)に示すように、電気伝導配線層となるCNT33を形成する。CNT33の成膜にはCVD法を用い、炭素源にはメタン、アセチレン等の炭化水素系ガス又はその混合ガス、キャリアガスには水素や希ガスをそれぞれ使用する。CNT33は不連続膜となった触媒層32上にのみ成膜されることに特徴がある。ここで、特にCNT33の構造をグラフェン壁末端がCNT層側壁に露出した構造にするために、CNT33の成長時の温度・原料濃度やキャリアガス種・濃度を制御することによって制御する。これにより、前記図2に示す構造のカップスタック構造のCNT33が得られる。特に、成長時の温度を400℃以下にすることでカップスタック構造となり、温度を変えることでグラフェン層の高さを変えたりCNTの長さ方向に対するグラフェン層の傾きを変えたりすることができる。
CNT33の成長後は、例えばBrなどの原子をCNT33へドーピングする。ドーピング元素はBrの他にN,Clなどの14〜17族元素が望ましく、これらの少なくとも1種を用いる。キャリアをより多く生成する目的で上記元素のうち多種を用いてもよい。
本工程によるドーピングは特にフェルミエネルギーの増大によるキャリア増加を目的とした工程となっているが、更にエネルギー準位を形成する目的で、例えばCr,Fe等の金属原子やそれらの錯体を用いることも可能である。
14〜17族元素や金属原子、その錯体のドーピング方法としては、CNT成長と同時の場合は、CNTをCVDで成長する際、ドーピング元素を含む原料を原料ガスとして混入すれば良い。また、CNT成長後のインターカレーションの場合は、減圧・高温下に作成したCNTを含有する基板とインターカレーションに用いる元素を含む材料を同一雰囲気に晒す方法がある。例えば、室温でのドーピング元素ガスの基板への暴露や高温下、或いはプラズマ雰囲気中でのドーピングガス暴露などが挙げられる。特に、低温で十分なドーピング量を得るためには、プラズマ雰囲気中での元素ガス暴露が好ましい。また、このドーピングはCNT形成工程と同時に行ってもよい。
CNT33の成長後は、図7(e)に示すように、CMPによりフィールド領域のCNT33、触媒層32、及び触媒下地層31などを除去する。この時、CNT33を固定化するために絶縁膜や金属などをCNT中に含浸させてもよい。
最後に、図7(f)に示すように、上部配線層45及び絶縁膜42等を形成することにより、前記図1に示す構造が完成することになる。
このように本実施形態によれば、配線抵抗の極めて低いCNTビア30を作製することができ、半導体装置におけるコンタクトビアの低抵抗化をはかることができる。また、CNT33の成膜条件を変えるのみで、Br等のドーピングに適したカップスタック型のCNTを作製できるので、製造プロセスの大幅な変更を要することなく実現することが可能である。
(第3の実施形態)
本実施形態では、CNTビアに用いるCNTの最適構造及びその作り方について説明する。
第1及び第2の実施形態では、CNTビア30をカップスタック型のCNT33で形成している。ここで、C単元素のみから形成されたグラフェン壁末端がCNT層側壁に露出したCNTは、中空構造CNTに比べて電子伝導方向のグラフェン層の長さが低いことから、中空構造よりも導電率が低くなることが知られている。他方、ドーピングによる低抵抗化への効果については、前記図3に示したグラフェンの場合と同様に、CNTの筒を開いた形状で同等の電気特性を有するグラフェンの場合で、2桁の低減効果が報告されている。
本構造におけるビア抵抗は上記グラフェン層の高さに起因する導電率とドーピングによる低抵抗化の効果とにより決まる。ドーピングにより抵抗が2桁低減すると仮定すると、現在のCNTのターゲットとする平均自由長500nm(これでWプラグと同程度の抵抗)より低抵抗を実現するには、一つのグラフェン層の高さ(平均自由帳)=500nm/100=5nm以上であればよい。即ち、従来の金属ビアや中空構造CNTと同等か、それ以上の効果を有するためには、前記図2に示すように高さが5nm以上のグラフェン層をスタックすることが有効である。
このような構造を作製するためには、例えばCNTの成長時の温度・原料濃度やキャリアガス種・濃度を制御することによって制御する。より具体的には、CNTの構造をグラフェン壁末端がCNT層側壁に露出したCNTにするために、例えば成膜条件において温度を400℃以下の低温に制御したり、原料を過剰に供給するなどの制御を行う。これにより、前記図2に示す構造のカップスタック構造のCNT33が得られる。
(変形例)
なお、本発明は上述した各実施形態に限定されるものではない。
CNTにドーピングする元素はBrに限るものではなく、NやClを用いることも可能である。さらに、これらの複数種をドーピングしても良い。また、CNTの成膜条件は、仕様に応じて適宜変更可能であり、CNTを構成する各々のグラフェンの高さが5nm以上となる条件であれば良い。
実施形態では、コンタクトビア用溝の底面及び側面に触媒層を形成したが、側面の触媒層は必ずしも必要なく、底面のみに触媒層を形成しても良い。また、実施形態では、触媒層の下地に補助触媒層を形成したが、触媒層32から下層コンタクト中への拡散が問題とならない場合は、補助触媒層は省略することも可能である。
第2の実施形態では、CNTビアの形成後に元素のドーピングを行ったが、CNTビアの形成時に元素のドーピングを行うことも可能である。具体的には、前記図7(d)に示す工程において、CVDのソースガス中にBr,N,Cl等の原子を添加しておくことにより、作製されるCNT中に元素ドーピングが可能となる。ドーピングを同時に行う場合は、ドーピング元素の供給量を制御することによって、グラフェン壁末端がCNT層側壁に露出したCNTを形成することが可能である。
本発明の幾つかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
10…Si基板(半導体基板)
11,21,41…キャップ層
12…配線層絶縁膜
15…下地配線層
22…層間絶縁膜
23…コンタクト用溝
30…CNTビア
31…補助触媒層
32…触媒層
33…CNT
33a…グラフェン層
42…絶縁膜
45…上部配線層
51…元素
61…基板
62…グラフェン層
63…中空構造CNT

Claims (9)

  1. 基板に設けたコンタクトビア用溝の底面に形成されたカーボンナノチューブ成長のための触媒層と、
    前記触媒層が形成された前記コンタクトビア用溝内に複数本のカーボンナノチューブを埋め込んで形成されたカーボンナノチューブビアと、
    を具備し、
    前記カーボンナノチューブは、高さが5nm以上の複数のグラフェン層を前記コンタクトビア用溝の深さ方向から傾けた状態で積層したカップスタック型の構造に形成され、且つ側壁に前記グラフェン層の末端が露出するように形成され、前記カーボンナノチューブの側壁から該カーボンナノチューブ中に、Br,Cl,又はNがドーピングされていることを特徴とする半導体装置。
  2. 基板に設けたコンタクトビア用溝の底面に形成されたカーボンナノチューブ成長のための触媒層と、
    前記触媒層が形成された前記コンタクトビア用溝内に複数本のカーボンナノチューブを埋め込んで形成されたカーボンナノチューブビアと、
    を具備し、
    前記カーボンナノチューブは、複数のグラフェン層を前記コンタクトビア用溝の深さ方向から傾けた状態で積層して形成され、且つ側壁に前記グラフェン層の末端が露出するように形成され、前記カーボンナノチューブの側壁から該カーボンナノチューブ中に少なくとも1種類の元素がドーピングされていることを特徴とする半導体装置。
  3. 前記カーボンナノチューブにドーピングされた元素は、Br,Cl,又はNであることを特徴とする、請求項2に記載の半導体装置。
  4. 前記カーボンナノチューブは、高さが5nm以上の前記グラフェン層をスタックしたカップスタック型の構造であることを特徴とする、請求項2又は3に記載の半導体装置。
  5. 基板内にコンタクトビア用溝を形成する工程と、
    前記溝の底面にカーボンナノチューブ成長のための触媒層を形成する工程と、
    前記触媒層が形成された前記コンタクトビア用溝内に、複数のグラフェン層を該グラフェン層の末端が側壁に露出するように前記コンタクト用ビア用溝の深さ方向から傾けた状態で積層して複数本のカーボンナノチューブを形成し、且つ前記カーボンナノチューブに少なくとも1種類の元素をドーピングすることにより、カーボンナノチューブビアを形成する工程と、
    を含むことを特徴とする半導体装置の製造方法。
  6. 前記カーボンナノチューブにドーピングする元素として、Br,Cl,又はNを用いることを特徴とする、請求項5に記載の半導体装置の製造方法。
  7. 前記カーボンナノチューブの成長を400℃以下の温度、又は原料過剰の条件下で行うことを特徴とする、請求項5又は6に記載の半導体装置の製造方法。
  8. 前記カーボンナノチューブへの前記元素のドーピングを、前記カーボンナノチューブの形成の後に行うことを特徴とする、請求項5〜7の何れかに記載の半導体装置の製造方法。
  9. 前記カーボンナノチューブへの前記元素のドーピングを、前記カーボンナノチューブの形成と同時に行うことを特徴とする、請求項5〜7の何れかに記載の半導体装置の製造方法。
JP2013178713A 2013-08-29 2013-08-29 半導体装置及びその製造方法 Active JP5951568B2 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2013178713A JP5951568B2 (ja) 2013-08-29 2013-08-29 半導体装置及びその製造方法
TW103107900A TWI541970B (zh) 2013-08-29 2014-03-07 半導體裝置及其製造方法
US14/202,683 US8981561B1 (en) 2013-08-29 2014-03-10 Semiconductor device and method of manufacturing the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2013178713A JP5951568B2 (ja) 2013-08-29 2013-08-29 半導体装置及びその製造方法

Publications (3)

Publication Number Publication Date
JP2015050209A true JP2015050209A (ja) 2015-03-16
JP2015050209A5 JP2015050209A5 (ja) 2015-10-01
JP5951568B2 JP5951568B2 (ja) 2016-07-13

Family

ID=52582071

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2013178713A Active JP5951568B2 (ja) 2013-08-29 2013-08-29 半導体装置及びその製造方法

Country Status (3)

Country Link
US (1) US8981561B1 (ja)
JP (1) JP5951568B2 (ja)
TW (1) TWI541970B (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2017215351A (ja) * 2016-05-30 2017-12-07 株式会社Ihi 可飽和吸収素子の製造方法、可飽和吸収素子及びレーザ装置
US9997611B2 (en) 2016-03-04 2018-06-12 Kabushiki Kaisha Toshiba Graphene wiring structure and method for manufacturing graphene wiring structure
KR20210014029A (ko) * 2019-07-29 2021-02-08 에스케이하이닉스 주식회사 반도체 장치

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6129772B2 (ja) * 2014-03-14 2017-05-17 株式会社東芝 半導体装置及び半導体装置の製造方法
JP6330415B2 (ja) * 2014-03-27 2018-05-30 富士通株式会社 半導体装置の製造方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006108377A (ja) * 2004-10-05 2006-04-20 Fujitsu Ltd カーボンナノチューブ構造体、半導体装置、および半導体パッケージ
JP2013115143A (ja) * 2011-11-25 2013-06-10 Toshiba Corp 配線及び半導体装置

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3953276B2 (ja) * 2000-02-04 2007-08-08 株式会社アルバック グラファイトナノファイバー、電子放出源及びその作製方法、該電子放出源を有する表示素子、並びにリチウムイオン二次電池
JP3634781B2 (ja) * 2000-09-22 2005-03-30 キヤノン株式会社 電子放出装置、電子源、画像形成装置及びテレビジョン放送表示装置
JP3768908B2 (ja) * 2001-03-27 2006-04-19 キヤノン株式会社 電子放出素子、電子源、画像形成装置
JP3768937B2 (ja) * 2001-09-10 2006-04-19 キヤノン株式会社 電子放出素子、電子源及び画像表示装置の製造方法
US20100244262A1 (en) * 2003-06-30 2010-09-30 Fujitsu Limited Deposition method and a deposition apparatus of fine particles, a forming method and a forming apparatus of carbon nanotubes, and a semiconductor device and a manufacturing method of the same
JP3944155B2 (ja) * 2003-12-01 2007-07-11 キヤノン株式会社 電子放出素子、電子源及び画像表示装置の製造方法
US7135773B2 (en) * 2004-02-26 2006-11-14 International Business Machines Corporation Integrated circuit chip utilizing carbon nanotube composite interconnection vias
JP4596878B2 (ja) * 2004-10-14 2010-12-15 キヤノン株式会社 構造体、電子放出素子、2次電池、電子源、画像表示装置、情報表示再生装置及びそれらの製造方法
DE102007050843A1 (de) * 2006-10-26 2008-05-21 Samsung Electronics Co., Ltd., Suwon Integrierte Schaltung mit Kohlenstoffnanoröhren und Verfahren zu deren Herstellung unter Verwendung von geschützten Katalysatorschichten
FR2910706B1 (fr) * 2006-12-21 2009-03-20 Commissariat Energie Atomique Element d'interconnexion a base de nanotubes de carbone
JP5181512B2 (ja) * 2007-03-30 2013-04-10 富士通セミコンダクター株式会社 電子デバイスの製造方法
KR100827524B1 (ko) * 2007-04-06 2008-05-06 주식회사 하이닉스반도체 반도체 소자의 제조 방법
WO2010023720A1 (ja) * 2008-08-25 2010-03-04 株式会社 東芝 構造体、電子装置及び構造体の形成方法
US8518542B2 (en) * 2009-05-26 2013-08-27 Life Technology Research Institute, Inc. Carbon film and carbon film structure
JP2011061026A (ja) * 2009-09-10 2011-03-24 Toshiba Corp カーボンナノチューブ配線及びその製造方法
JP2011204769A (ja) 2010-03-24 2011-10-13 Toshiba Corp 半導体装置及びその製造方法
JP2011238726A (ja) * 2010-05-10 2011-11-24 Toshiba Corp 半導体装置及びその製造方法
JP2012038888A (ja) * 2010-08-06 2012-02-23 Toshiba Corp 半導体装置およびその製造方法
JP5468496B2 (ja) * 2010-08-25 2014-04-09 株式会社東芝 半導体基板の製造方法
US20130072077A1 (en) * 2011-09-21 2013-03-21 Massachusetts Institute Of Technology Systems and methods for growth of nanostructures on substrates, including substrates comprising fibers

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006108377A (ja) * 2004-10-05 2006-04-20 Fujitsu Ltd カーボンナノチューブ構造体、半導体装置、および半導体パッケージ
JP2013115143A (ja) * 2011-11-25 2013-06-10 Toshiba Corp 配線及び半導体装置

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
JPN6016006453; 鳩山裕大, 外4名: 'AsF5を挿入種としたカップスタック型カーボンナノチューブの層間化合物の合成' 日本化学会第85春季年会 講演予稿集I , 20050311, pp. 383, 2 G5-26, 社団法人日本化学会 *
JPN6016006456; Brett L. Allen, 外2名: 'Synthesis, Characterization, and Manipulation of Nitrogen-Doped Carbon Nanotube Cups' ACS NANO Vol. 2, No. 9, 20080821, pp. 1914-1920, American Chemical Society *

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9997611B2 (en) 2016-03-04 2018-06-12 Kabushiki Kaisha Toshiba Graphene wiring structure and method for manufacturing graphene wiring structure
JP2017215351A (ja) * 2016-05-30 2017-12-07 株式会社Ihi 可飽和吸収素子の製造方法、可飽和吸収素子及びレーザ装置
KR20210014029A (ko) * 2019-07-29 2021-02-08 에스케이하이닉스 주식회사 반도체 장치
KR102350640B1 (ko) * 2019-07-29 2022-01-14 에스케이하이닉스 주식회사 반도체 장치 및 이의 제조 방법

Also Published As

Publication number Publication date
TW201508891A (zh) 2015-03-01
US20150061131A1 (en) 2015-03-05
TWI541970B (zh) 2016-07-11
US8981561B1 (en) 2015-03-17
JP5951568B2 (ja) 2016-07-13

Similar Documents

Publication Publication Date Title
US9117885B2 (en) Graphene interconnection and method of manufacturing the same
US9159615B2 (en) Graphene interconnection and method of manufacturing the same
JP5755618B2 (ja) 半導体装置
JP5951568B2 (ja) 半導体装置及びその製造方法
TWI461349B (zh) Carbon nanotube wiring and its manufacturing method
JP5813678B2 (ja) 半導体装置
JP2011096980A (ja) 半導体装置およびその製造方法
JP2012080014A (ja) 装置
JP2011204769A (ja) 半導体装置及びその製造方法
JP2014183210A (ja) グラフェン配線
JP2015050305A (ja) 半導体装置及びその製造方法
JP2014183211A (ja) 半導体装置及びその製造方法
JP6180977B2 (ja) グラフェン配線及び半導体装置
JP2015138901A (ja) 半導体装置及びその製造方法
US10910309B2 (en) Nanotube structure based metal damascene process
JP6077076B1 (ja) グラフェン配線構造及びグラフェン配線構造の作製方法
JP2006108210A (ja) 配線接続構造およびその形成方法
JP5921475B2 (ja) 半導体装置及びその製造方法
JP2016063097A (ja) カーボンナノチューブ配線構造およびその製造方法
JP2014175451A (ja) 半導体装置及びその製造方法
JP2012204425A (ja) 半導体基板、その製造方法、および電子装置

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20150812

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20150812

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20160223

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20160414

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20160510

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20160608

R151 Written notification of patent or utility model registration

Ref document number: 5951568

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R151

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313111

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350