CN106486530B - 半导体装置及其制造方法 - Google Patents

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Abstract

根据一个实施方式，半导体装置具有：第一导电型的第一半导体区域；第二导电型的第二半导体区域；第一导电型的第三半导体区域；栅极电极；栅极绝缘层；第二导电型的第四半导体区域；第一导电部；及第一绝缘层。栅极电极在与从第一半导体区域向第二半导体区域的第一方向垂直的第二方向上与第二半导体区域并列。第一导电部的至少一部分被第四半导体区域所包围。第一绝缘层的至少一部分设置在第一导电部与第四半导体区域之间。第一绝缘层的在第一方向上位于第一导电部与第一半导体区域之间的部分的厚度，比栅极绝缘层的膜厚薄。

Description

半导体装置及其制造方法
关联申请的交叉引用
本申请基于并主张2015年8月31日在先提交的日本专利申请2015-170712号的优先权，在先申请的全部内容通过引用而包含于本申请
技术领域
本发明的实施方式涉及半导体装置及其制造方法。
背景技术
关于MOSFET(Metal Oxide Semiconductor Field Effect Transistor；金属氧化物半导体场效应晶体管)、IGBT(Insulated Gate Bipolar Transistor；绝缘栅双极型晶体管)等半导体装置，存在需要调查栅极绝缘层有无缺陷的情况。希望缺陷的检测精度高。
发明内容
实施方式提供能够使栅极绝缘层的缺陷的检测精度提高的半导体装置及半导体装置的制造方法。
根据一个实施方式，半导体装置具有：第一导电型的第一半导体区域；第二导电型的第二半导体区域；第一导电型的第三半导体区域；栅极电极；栅极绝缘层；第二导电型的第四半导体区域；第一导电部；及第一绝缘层。
第二半导体区域选择性地设置在第一半导体区域之上。
第三半导体区域选择性地设置在第二半导体区域之上。
栅极电极在与从第一半导体区域向第二半导体区域的第一方向垂直的第二方向上与第二半导体区域并列。
栅极绝缘层设置在第一半导体区域、第二半导体区域及第三半导体区域各自与栅极电极之间。
第四半导体区域与第二半导体区域分离且选择性地设置在第一半导体区域之上。
第一导电部的至少一部分被第四半导体区域所包围。
第一绝缘层的至少一部分设置在第一导电部与第四半导体区域之间。第一绝缘层的在第一方向上位于第一导电部与第一半导体区域之间的部分的厚度，比栅极绝缘层的膜厚薄。
根据上述构成的半导体装置及半导体装置的制造方法，能够提供能够使栅极绝缘层的缺陷的检测精度提高的半导体装置及半导体装置的制造方法。
附图说明
图1是表示第一实施方式的半导体装置的俯视图。
图2是图1的A－A′截面图。
图3A及图3B是表示第一实施方式的半导体装置的制造工序的工序截面图。
图4A及图4B是表示第一实施方式的半导体装置的制造工序的工序截面图。
图5A及图5B是表示第一实施方式的半导体装置的制造工序的工序截面图。
图6是表示第一实施方式的半导体装置的制造工序的工序俯视图。
图7是表示第一实施方式的变形例的半导体装置的俯视图。
图8A及图8B是表示第一实施方式的变形例的半导体装置的一部分的截面图。
图9是表示第二实施方式的半导体基板的俯视图。
图10是图9的A－A′截面图。
图11是表示第二实施方式的半导体装置的制造工序的工序俯视图。
具体实施方式
以下，参照附图对本发明的各实施方式进行说明。
另外，附图是示意性的或概念性的，各部分的厚度与宽度的关系、部分间的大小的比率等，并不一定与现实中的相同。此外，即使在表示相同的部分的情况下，也存在根据附图不同而互相的尺寸、比率不同地进行表示的情况。
此外，在本申请说明书及各图中，对与已说明过的要素相同的要素附以同一符号并适当省略详细的说明。
在各实施方式的说明中，使用XYZ直角坐标系。将从n－型半导体区域1朝向p型基极区域2的方向设为Z方向(第一方向)，将与Z方向垂直且相互正交的2个方向设为X方向(第二方向)及Y方向(第三方向)。
在以下的说明中，n+、n－及p+、p的标记表示各导电型中的杂质浓度的相对的高低。即、n+表示与n－相比n型的杂质浓度相对较高。此外，p+表示与p相比p型的杂质浓度相对较高。
关于在以下说明的各实施方式，也可以使各半导体区域的p型和n型反转而实施各实施方式。
(第一实施方式)
使用图1及图2对第一实施方式的半导体装置的一例进行说明。
图1是表示第一实施方式的半导体装置100的俯视图。
图2是图1的A－A′截面图。
在图1中，主元件区域R1及测试元件区域R2用虚线表示。
半导体装置100例如是IGBT。
如图1及图2所示，半导体装置100具有：p+型(第二导电型)集电极区域6(第六半导体区域)、n+型(第一导电型)半导体区域7(第七半导体区域)、n－型半导体区域1(第一半导体区域)、p型基极区域2(第二半导体区域)、n+型发射极区域3(第三半导体区域)、p型半导体区域4(第四半导体区域)、n+型半导体区域5(第五半导体区域)、p型半导体区域8(第八半导体区域)、栅极电极10、栅极绝缘层11、第一导电部20、第一绝缘层21、集电极电极31、发射极电极32及栅极电极衬垫33。
如图1所示，在半导体装置100的上表面，发射极电极32与栅极电极衬垫33互相分离而设置。此外，在半导体装置100中，主元件区域R1与测试元件区域R2互相分离而设置。发射极电极32设置在主元件区域R1及测试元件区域R2。
如图2所示，在半导体装置的下表面设置有集电极电极31。
p+型集电极区域6设置在集电极电极31之上，与集电极电极31电连接。
n+型半导体区域7设置在p+型集电极区域6之上。
n－型半导体区域1设置在n+型半导体区域7之上。
集电极电极31、p+型集电极区域6、n+型半导体区域7及n－型半导体区域1设置在主元件区域R1和测试元件区域R2这两方。
p型基极区域2在主元件区域R1设置在n－型半导体区域1之上。
n+型发射极区域3选择性地设置在p型基极区域2之上。p型基极区域2及n+型发射极区域3在X方向上设置有多个，各自沿Y方向延伸。
p型半导体区域8设置在多个p型基极区域2的周围。
p型基极区域2、n+型发射极区域3及p型半导体区域8与设置在它们之上的发射极电极32电连接。
栅极电极10设置在主元件区域R1，并隔着栅极绝缘层11与p型基极区域2面对面。此外，栅极电极10具有隔着栅极绝缘层11被n－型半导体区域1所包围的部分。在栅极电极10与发射极电极32之间设置有绝缘层，这些电极电气分离。
栅极电极10在X方向上设置有多个，各自沿Y方向延伸。
p型半导体区域4设置在测试元件区域R2。p型半导体区域4在Z方向上的厚度例如比p型基极区域2在Z方向上的厚度厚。
n+型半导体区域5选择性地设置在p型半导体区域4之上。其中，半导体装置100也可以不具有n+型半导体区域5。
第一导电部20隔着第一绝缘层21被p型半导体区域4所包围。第一导电部20在例如X方向上设置有多个。p型半导体区域4与至少一个第一导电部20之间的第一绝缘层21被绝缘破坏。因此，该一个第一导电部20与p型半导体区域4导通。
或者，也可以是，第一导电部20的一部分隔着第一绝缘层21被p型半导体区域4所包围，第一导电部20的其他的一部分隔着第一绝缘层21被n－型半导体区域1所包围。在该情况下，至少一个第一导电部20与n－型半导体区域1或p型半导体区域4导通。
第一导电部20在X方向上的长度L1比栅极电极10在X方向上的长度L2短。此外，第一绝缘层21中在Z方向上位于第一导电部20与n－型半导体区域1之间的部分的厚度，比栅极绝缘层11中在Z方向上位于栅极电极10与n－型半导体区域1之间的部分的厚度薄。
绝缘层40从p型半导体区域8的一部分的上表面一直设置到p型半导体区域4的上表面。发射极电极32在测试元件区域R2设置在绝缘层40之上。
在第一导电部20未贯通p型半导体区域4而未到达n－型半导体区域1的情况下，p型半导体区域4及n+型半导体区域5未被绝缘层40所覆盖，这些半导体区域也可以与发射极电极32相接触。
另一方面，在第一导电部20贯通p型半导体区域4并到达n－型半导体区域1的情况下，希望p型半导体区域4及n+型半导体区域5被绝缘层40所覆盖，而不与发射极电极32直接接触。或者，在该情况下，希望在p型半导体区域4之上不设置n+型半导体区域5。
此处，对各构成要素的材料的一例进行说明。
p+型集电极区域6、n+型半导体区域7、n－型半导体区域1、p型基极区域2、n+型发射极区域3、p型半导体区域4、n+型半导体区域5及p型半导体区域8包含硅、碳化硅、氮化镓或砷化镓。
栅极电极10及第一导电部20包含多晶硅等导电材料。
栅极绝缘层11及第一绝缘层21包含氧化硅等绝缘材料。
集电极电极31、发射极电极32及栅极电极衬垫33包含铝等金属。
接下来，参照图3A～图6，对第一实施方式的半导体装置的制造方法的一例进行说明。
图3A～图5B是表示第一实施方式的半导体装置100的制造工序的工序截面图。
图6是表示第一实施方式的半导体装置100的制造工序的工序俯视图。
首先，准备具有n+型半导体层7a(第一半导体层)和设置在n+型半导体层7a之上的n－型半导体层1a(第二半导体层)的半导体基板。n－型半导体层1a具有与主元件区域R1对应的第一区域R1a、及与测试元件区域R2对应的第二区域R2a。
接下来，在第一区域R1a的表面形成多个第一沟槽Tr1，在第二区域R2a的表面形成多个第二沟槽Tr2。第一沟槽Tr1及第二沟槽Tr2在X方向上形成多个，各自沿Y方向延伸。此时，以第二沟槽Tr2的宽度(X方向上的长度)比第一沟槽Tr1的宽度(X方向上的长度)窄(短)的方式，形成第一沟槽Tr1及第二沟槽Tr2。另外，第一沟槽Tr1和第二沟槽Tr2也可以通过互不相同的工序形成。
接下来，通过进行热氧化，如图3A所示，在这些沟槽的内壁及n－型半导体层1a的上表面形成第一绝缘层IL1。此时，第二沟槽Tr2的宽度比第一沟槽Tr1的宽度窄。因此，在第二沟槽Tr2的底部，比第一沟槽Tr1的底部更不易形成氧化膜。其结果是，第一绝缘层IL1中的在第二沟槽Tr2的底部形成的部分的厚度，比第一绝缘层IL1中的在第一沟槽Tr1的底部形成的部分的厚度薄。
接下来，在第一绝缘层IL1之上形成第一导电层，通过蚀刻将该第一导电层的一部分去除。通过该工序，在第一沟槽Tr1的内部形成栅极电极10，在第二沟槽Tr2的内部形成第一导电部20。接下来，如图3B所示，对栅极电极10的上表面及第一导电部20的上表面进行氧化，形成第二绝缘层IL2。
接下来，通过对第一区域R1a的表面离子注入p型杂质，从而形成p型基极区域2及p型半导体区域8，通过对第二区域R2a的表面离子注入p型杂质，从而形成p型半导体区域4。p型基极区域2、p型半导体区域4及p型半导体区域8既可以通过同一工序同时形成，也可以通过互不相同的工序形成。
接下来，如图4A所示，通过对p型基极区域2的表面离子注入n型杂质，从而选择性地形成n+型发射极区域3。此时，也可以在p型半导体区域4之上形成n+型半导体区域5。
此处，对制造中途的半导体装置进行测试。
具体地说，首先，对第一导电部20与n+型半导体层7a之间施加规定的电压。接下来，在使该施加电压上升后，与第一绝缘层21相当的第一绝缘层IL1任一个被绝缘破坏，第一导电部20与p型半导体区域4短路。此时，记录产生了第一绝缘层21的绝缘破坏的电压。
接下来，对栅极电极10与n+型半导体层7a之间施加产生了第一绝缘层21的绝缘破坏的电压。如上所述，第一绝缘层IL1中的在第二沟槽Tr2的底部形成的部分的厚度，比第一绝缘层IL1中的在第一沟槽Tr1的底部形成的部分的厚度薄。因此，如果第一沟槽Tr1及栅极绝缘层11按设计而形成，则若是第一绝缘层21产生了绝缘破坏的电压，在栅极绝缘层11并不产生绝缘破坏。
在进行了测试之后，在第一绝缘层IL1及第二绝缘层IL2之上，形成第三绝缘层IL3。接下来，对这些第一绝缘层IL1～第三绝缘层IL3进行图案形成，如图4B所示，使p型基极区域2、n+型发射极区域3、p型半导体区域8及p型半导体区域4的表面露出。
接下来，形成对已露出的半导体区域及图案形成后的第三绝缘层IL3进行覆盖的第四绝缘层IL4。接下来，如图5A所示，对该第四绝缘层IL4进行图案形成，在第一区域R1a使p型半导体区域8的一部分、p型基极区域2及n+型发射极区域3的表面再次露出。
接下来，形成对已露出的半导体区域及图案形成后的第四绝缘层IL4进行覆盖的金属层。接下来，通过对该金属层进行图案形成，形成发射极电极32及栅极电极衬垫33。
接下来，将n+型半导体层7a的背面研磨到n+型半导体层7a成为规定的厚度为止。接下来，对n+型半导体层7a的背面离子注入p型杂质，如图5B所示，形成p+型集电极区域6。然后，在p+型集电极区域6之下形成集电极电极31。
此时，如图6所示，在半导体基板上形成有多个半导体装置100。在图6所示虚线的位置切割该半导体基板，将各个半导体装置100分离，从而得到图1及图2所示半导体装置100。
此处，对本实施方式的作用及效果进行说明。
本实施方式的半导体装置100除了具有栅极电极10及栅极绝缘层11以外，还具有测试用的第一导电部20及第一绝缘层21。如上所述，第一绝缘层21的底部的膜厚比栅极绝缘层11的底部的膜厚薄，因此第一绝缘层21的绝缘耐压比栅极绝缘层11的绝缘耐压低。
因此，在栅极绝缘层11没有缺陷的情况下，即使对栅极绝缘层11施加会在第一绝缘层21产生绝缘破坏的电压，在栅极绝缘层11也不会产生绝缘破坏。
根据本实施方式，使用被设置在与栅极绝缘层11相同的半导体装置内的第一绝缘层21，能够决定用于测试栅极绝缘层11的电压。即，即使每个半导体装置、每个基板的特性有偏差的情况下，也能够根据特性偏差，使进行测试的电压发生变化。因此，在栅极绝缘层11有缺陷的情况下，能够使该缺陷的检测精度提高。此外，即使栅极绝缘层11的耐压由于特性的偏差而比中央值低的情况下等，也能够通过与该偏差对应的电压对栅极绝缘层11进行测试。因此，能够降低正常的栅极绝缘层11被破坏的可能性，还能够改善成品率。
(变形例)
使用图7、图8A及图8B，对第一实施方式的变形例的半导体装置进行说明。
图7是表示第一实施方式的变形例的半导体装置150的俯视图。
图8A是图7的A－A′截面图，图8B是图7的B－B′截面图。
半导体装置150具有主元件区域R1、第一测试元件区域R21及第二测试元件区域R22。
如图8B所示，在第二测试元件区域R22，设置有第二导电部25及第二绝缘层26。与第一导电部20同样地，第二导电部25隔着第一绝缘层21被p型半导体区域4所包围。
第二导电部25在X方向上的长度L3比第一导电部20的长度L1长，比栅极电极10的长度L2短。其中，长度L3也可以与长度L1相等。此外，第二绝缘层26的底部的膜厚比第一绝缘层21的底部的膜厚厚，比栅极绝缘层11的底部的膜厚薄。因此，第二绝缘层26的绝缘耐压比第一绝缘层21的绝缘耐压高，比栅极绝缘层11的绝缘耐压低。
本变形例的半导体装置150除了具有第一导电部20及第一绝缘层21以外，还具有第二导电部25及第二绝缘层26。对第一绝缘层21施加电压并确认第一绝缘层21的破坏电压，并且对第二绝缘层26施加电压确认第二绝缘层26的破坏电压，从而能够确认测试用的导电部及绝缘层是否按设计形成。
例如，如果第二绝缘层26的破坏电压比第一绝缘层21的破坏电压低，则可知第二绝缘层26未按设计形成，并且可知第一绝缘层21按设计形成的可能性高。
通过使用在第一测试元件区域R21及第二测试元件区域R22这两方形成的元件决定进行栅极绝缘层11的测试的电压，从而能够使栅极绝缘层11的缺陷的检测精度进一步提高。
(第二实施方式)
使用图9～图11，对第二实施方式的半导体基板进行说明。
图9是表示第二实施方式的半导体基板200的俯视图。
图10是图9的A－A′截面图。
图11是表示第二实施方式的半导体基板200的加工工序的工序俯视图。
在图9中，主元件区域R1及测试元件区域R2以虚线表示。
半导体基板200如图9及图10所示，具有多个主元件区域R1及多个测试元件区域R2。在图9所示的例子中，主元件区域R1和测试元件区域R2在X方向上交替设置。测试元件区域R2也可以设置于在Y方向上相邻的主元件区域R1彼此之间。
在第一实施方式的半导体装置100中，发射极电极32的一部分设置在测试元件区域R2。与此相对，在本实施方式中，测试元件区域R2与发射极电极32分离而设置。
本实施方式的半导体基板200能够与图3A～图5B所示的半导体装置100的制造方法同样地制作及测试。其中，如图9所示，与半导体装置100相比较，测试元件区域R2形成在进一步与主元件区域R1分离的位置。
通过在例如图11所示虚线的位置切割该半导体基板200，获得单片化的半导体装置。在该情况下，测试元件区域R2在单片化后的半导体装置中不存在。
通过使用本实施方式的半导体基板，也能够使栅极绝缘层11的缺陷的检测精度提高。
此外，本实施方式的半导体基板也可以与第一实施方式的变形例同样地，具有多个测试元件区域。
以上，以IGBT为例对各实施方式的发明进行了说明。各实施方式的发明不限于此，也能够使用于MOSFET。在该情况下，在上述的各实施方式的半导体装置中，例如通过省略p+型集电极区域6、能够将n+型半导体区域7作为漏极区域发挥功能，将n+型发射极区域3作为源极区域发挥功能。
对于MOSFET也能够应用上述的各实施方式的发明，从而能够使栅极绝缘层11的缺陷的检测精度提高。
关于以上说明的各实施方式中的各半导体区域之间的杂质浓度的相对的高低，例如能够使用SCM(扫描式静电电容显微镜)进行确认。另外，各半导体区域中的载流子浓度能够视为与各半导体区域中的活性化的杂质浓度相等。因此，关于各半导体区域之间的载流子浓度的相对的高低，也能够使用SCM确认。
此外，关于各半导体区域中的杂质浓度，例如能够通过SIMS(二次离子质量分析法)来测定。
以上，对本发明的几个实施方式进行了说明，但这些实施方式是作为例子提示的方式，无意限定发明的范围。上述新的实施方式能够以其他的各种各样的方式实施，在不脱离发明的主旨的范围内，能够进行各自省略、置换、变更。关于实施方式包含的例如p+型集电极区域6、n+型半导体区域7、n－型半导体区域1、p型基极区域2、n+型发射极区域3、栅极电极10、栅极绝缘层11、集电极电极31、发射极电极32、栅极电极衬垫33等各要素的具体的构成，本领域技术人员能够从公知的技术中适当选择。这些实施方式及其变形包含在发明的范围及主旨中，并且包含在专利请求的范围所记载的发明及其均等的范围中。此外，前述的各实施方式能够互相组合而实施。

Claims (12)

1.一种半导体装置，具备：
第一导电型的第一半导体区域；
第二导电型的第二半导体区域，选择性地设置在所述第一半导体区域之上；
第一导电型的第三半导体区域，选择性地设置在所述第二半导体区域之上；
栅极电极，在与从所述第一半导体区域向所述第二半导体区域的第一方向垂直的第二方向上与所述第二半导体区域并列；
栅极绝缘层，设置在所述第一半导体区域、所述第二半导体区域及所述第三半导体区域各自与所述栅极电极之间；
第二导电型的第四半导体区域，选择性地设置在所述第一半导体区域之上，所述第四半导体区域与所述第二半导体区域分离；
第一导电部，所述第一导电部的至少一部分被所述第四半导体区域所包围；以及
第一绝缘层，所述第一绝缘层的至少一部分设置在所述第一导电部与所述第四半导体区域之间，在所述第一方向上位于所述第一导电部与所述第一半导体区域之间的所述第一绝缘层的一部分的厚度比所述栅极绝缘层的膜厚薄。
2.如权利要求1所述的半导体装置，
所述第一绝缘层被绝缘破坏。
3.如权利要求1所述的半导体装置，
所述第一导电部在所述第二方向上的长度，比所述栅极电极在所述第二方向上的长度短。
4.如权利要求1所述的半导体装置，还具备：
与所述第一导电部分离的第二导电部，所述第二导电部的至少一部分被所述第四半导体区域所包围；以及
第二绝缘层，所述第二绝缘层的至少一部分设置在所述第二导电部与所述第四半导体区域之间，在所述第一方向上位于所述第二导电部与所述第一半导体区域之间的所述第二绝缘层的一部分的厚度，比所述栅极绝缘层的所述膜厚薄，所述第二绝缘层的所述一部分的所述厚度，比所述第一绝缘层的所述一部分的所述厚度厚。
5.如权利要求1所述的半导体装置，还具备：
第一电极，设置在所述第二半导体区域之上、所述第三半导体区域之上及所述第四半导体区域之上，所述第一电极与所述第二半导体区域及所述第三半导体区域电连接；及
绝缘层，设置在所述第一电极与所述第四半导体区域之间。
6.如权利要求1所述的半导体装置，
所述第四半导体区域在所述第一方向上的长度，比所述第二半导体区域在所述第一方向上的长度长。
7.如权利要求4所述的半导体装置，
所述第二导电部在所述第二方向上的长度，比所述栅极电极在所述第二方向上的长度短，比所述第一导电部在所述第二方向上的长度长。
8.如权利要求1所述的半导体装置，还具备：
第一导电型的第五半导体区域，选择性地设置在所述第四半导体区域之上，所述第五半导体区域的第一导电型的载流子浓度，比所述第一半导体区域的第一导电型的载流子浓度高。
9.如权利要求1所述的半导体装置，还具备：
第二导电型的第六半导体区域，设置在所述第一半导体区域之下，所述第六半导体区域的第二导电型的杂质浓度，比所述第二半导体区域的第二导电型的杂质浓度高。
10.如权利要求9所述的半导体装置，还具备：
第一导电型的第七半导体区域，设置在所述第六半导体区域之上而且是所述第一半导体区域之下，所述第七半导体区域的第一导电型的杂质浓度，比所述第一半导体区域的第一导电型的杂质浓度高。
11.如权利要求1所述的半导体装置，还具备：
第二导电型的第八半导体区域，设置在所述第一半导体区域之上，所述第八半导体区域与所述第四半导体区域分离而设置，所述第八半导体区域在所述第一方向上的长度，比所述第二半导体区域在所述第一方向上的长度长，所述第八半导体区域的一部分在所述第二方向上位于所述第二半导体区域与所述第四半导体区域之间。
12.一种半导体装置的制造方法，包括如下工序：
将第一沟槽及第二沟槽形成于在第一导电型的第一半导体层之上设置的第一导电型的第二半导体层的表面，所述第二沟槽与所述第一沟槽分离，所述第一沟槽及所述第二沟槽在与从所述第一半导体层向所述第二半导体层的第一方向垂直的第三方向上延伸，所述第二沟槽的宽度比所述第一沟槽的宽度窄；
将第一绝缘层形成在所述第一沟槽的内壁及所述第二沟槽的内壁；
将第一导电层形成在所述第一绝缘层之上；
将所述第一导电层的一部分去除，以在所述第一沟槽的内部形成第一电极，并在所述第二沟槽的内部形成第一导电部；
将第二导电型的第二半导体区域及第二导电型的第四半导体区域形成在所述第二半导体层的所述表面，所述第四半导体区域与所述第二半导体区域分离，所述第二半导体区域在与所述第一方向及所述第三方向垂直的第二方向上与所述第一电极并列，所述第四半导体区域包围所述第一导电部；
将第一导电型的第三半导体区域选择性地形成在所述第二半导体区域之上。
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