KR20210120809A - 집적 회로 구조체들에서의 디바이스 콘택트 크기 조정 - Google Patents

집적 회로 구조체들에서의 디바이스 콘택트 크기 조정 Download PDF

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KR20210120809A
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귈라우메 보쉐
앤디 치-훙 웨이
션 티. 마
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인텔 코포레이션
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Abstract

집적 회로(IC) 구조체들에서의 디바이스 콘택트 크기 조정이 본 명세서에서 논의된다. 일부 실시예들에서, IC 구조체는: 제1 S/D 영역과 접촉하는 제1 S/D(source/drain) 콘택트, 및 제2 S/D 영역과 접촉하는 제2 S/D 콘택트를 포함할 수 있고, 여기서 제1 S/D 영역과 제2 S/D 영역은 동일한 길이를 갖고, 제1 S/D 콘택트와 제2 S/D 콘택트는 상이한 길이들을 갖는다.

Description

집적 회로 구조체들에서의 디바이스 콘택트 크기 조정{DEVICE CONTACT SIZING IN INTEGRATED CIRCUIT STRUCTURES}
전자 컴포넌트들은 트랜지스터들과 같은 능동 전기 소자들을 포함할 수 있다. 이러한 소자들의 설계는 전자 컴포넌트의 크기, 성능, 및 신뢰성에 영향을 줄 수 있다.
실시예들은 첨부 도면과 연계된 다음의 상세한 설명에 의해 쉽게 이해될 것이다. 본 설명을 용이하게 하기 위해서, 유사한 참조 번호들은 유사한 구성 요소들을 나타낸다. 실시예들은 첨부 도면들의 그림들에서 제한으로서가 아니라 예로서 도해된다.
도 1a 내지 도 1d는 다양한 실시예들에 따른, 집적 회로(IC) 구조체의 단면도들이다.
도 2a 내지 도 2d, 도 3a 내지 도 3d, 도 4a 내지 도 4d, 도 5a 내지 도 5d, 도 6a 내지 도 6d, 도 7a 내지 도 7d, 도 8a 내지 도 8d, 도 9a 내지 도 9d, 도 10a 내지 도 10d, 도 11a 내지 도 11d, 도 12a 내지 도 12d, 도 13a 내지 도 13d, 도 14a 내지 도 14d, 도 15a 내지 도 15d, 도 16a 내지 도 16d, 도 17a 내지 도 17d, 도 18a 내지 도 18d, 도 19a 내지 도 19d, 도 20a 내지 도 20d, 도 21a 내지 도 21d, 도 22a 내지 도 22d, 도 23a 내지 도 23d, 도 24a 내지 도 24d, 도 25a 내지 도 25d, 도 26a 내지 도 26d, 도 27a 내지 도 27d, 도 28a 내지 도 28d, 도 29a 내지 도 29d, 도 30a 내지 도 30d, 도 31a 내지 도 31d, 도 32a 내지 도 32d, 도 33a 내지 도 33d, 도 34a 내지 도 34d, 도 35a 내지 도 35d, 도 36a 내지 도 36d, 도 37a 내지 도 37d, 도 38a 내지 도 38d, 도 39a 내지 도 39d, 도 40a 내지 도 40d, 도 41a 내지 도 41d, 도 42a 내지 도 42d, 도 43a 내지 도 43d, 및 도 44a 내지 도 44d는 다양한 실시예들에 따른, 도 1a 내지 도 1d의 IC 구조체를 제조하는 예시적인 공정에서의 스테이지들의 단면도들이다.
도 45a 내지 도 45d, 도 46a 내지 도 46d, 도 47a 내지 도 47d, 및 도 48a 내지 도 48d는 다양한 실시예들에 따른, 다른 IC 구조체들의 단면도들이다.
도 49는 다양한 실시예들에 따른, 또 다른 IC 구조체의 단면도이다.
도 50은 본 명세서에 개시된 실시예들 중 임의의 것에 따른, IC 구조체를 포함할 수 있는 웨이퍼 및 다이들의 평면도이다.
도 51은 본 명세서에 개시된 실시예들 중 임의의 것에 따른, IC 구조체를 포함할 수 있는 IC 컴포넌트의 측단면도이다.
도 52는 본 명세서에 개시된 실시예들 중 임의의 것에 따른, IC 구조체를 포함할 수 있는 IC 패키지의 측단면도이다.
도 53은 본 명세서에 개시된 실시예들 중 임의의 것에 따른, IC 구조체를 포함할 수 있는 IC 컴포넌트 어셈블리의 측단면도이다.
도 54는 본 명세서에 개시된 실시예들 중 임의의 것에 따른, IC 구조체를 포함할 수 있는 예시적인 전기 디바이스의 블록도이다.
집적 회로(IC) 구조체들에서의 디바이스 콘택트 크기 조정이 본 명세서에서 논의된다. 일부 실시예들에서, IC 구조체는: 제1 S/D 영역과 접촉하는 제1 소스/드레인(S/D) 콘택트, 및 제2 S/D 영역과 접촉하는 제2 S/D 콘택트를 포함할 수 있고, 여기서 제1 S/D 영역과 제2 S/D 영역은 동일한 길이를 갖고, 제1 S/D 콘택트와 제2 S/D 콘택트는 상이한 길이들을 갖는다.
대량 제조 기술들을 이용하여 형성된 트랜지스터들은 교대하는 소스/드레인(S/D) 영역들 및 채널 영역들을 포함하는 디바이스 영역을 포함할 수 있고, S/D 콘택트들은 S/D 영역들과 전기적으로 접촉하고 게이트 콘택트들은 채널 영역들에 근접한 게이트들과 전기적으로 접촉한다. SAC(self-aligned contact) 공정들과 같은 일부 제조 공정들에서, 디바이스 영역을 따른 S/D 콘택트들은 모두 동일한 길이를 가질 수 있다; 유사하게, 디바이스 영역을 따른 게이트 콘택트들은 모두 동일한 길이를 가질 수 있다. 그러나, 디바이스 영역을 따른 S/D 콘택트들(또는 게이트 콘택트들)의 다양한 것들에 대해 상이한 길이들을 달성할 수 있는 것이 바람직할 수 있다. 예를 들어, 콘택트의 길이를 증가시키는 것은 그의 저항을 감소시킬 수 있지만, 그의 밀러 커패시턴스(Miller capacitance)를 증가시킬 수 있고, 따라서 (예컨대, 결과적인 회로에서의 특정 콘택트의 역할에 기초하여) 그의 저항과 커패시턴스 사이의 원하는 균형을 달성하기 위해 해당 콘택트의 길이를 설정하는 것이 바람직할 수 있다.
디바이스 영역을 따라 상이한 길이들을 갖는 디바이스 콘택트들(예컨대, S/D 콘택트들 또는 게이트 콘택트들)의 사용을 가능하게 해줄 수 있는 새로운 IC 구조체들 및 제조 기술들이 본 명세서에 개시되어 있다. 예를 들어, 디바이스 영역에서의 하나 이상의 S/D 콘택트는 (하나 이상의 S/D 콘택트의 저항을 증가시키는 것과 교환하여) 하나 이상의 S/D 콘택트의 커패시턴스를 감소시키기 위해 디바이스 영역을 따라 다른 S/D 콘택트들보다 더 짧은 길이를 갖도록 제조될 수 있다. 또 다른 예에서, 하나 이상의 예정된(prospective) S/D 콘택트는 본 명세서에 개시된 구조들 및 기술들에 따라 완전히 없어질 수 있다(즉, 제로 길이를 가짐); 이러한 "디파퓰레이트된(depopulated)" S/D 콘택트들은 "더미" S/D 콘택트를 사용하는 것과 연관된 바람직하지 않은 기생들(parasitics)을 감소시킴으로써 (연관된 S/D 영역들에 대한 어떤 전기 콘택트도 필요하지 않은) 디바이스 영역의 내부에서 예정된 S/D 콘택트들에 대해 유용할 수 있다.
이하의 상세한 설명에서는, 이 문서의 일부를 형성하고 - 유사한 번호들이 전반에 걸쳐 유사한 부분들을 지정함 -, 실시될 수 있는 실시예들이 예시로서 도시되어 있는 동반된 도면들에 대해 참조가 이루어진다. 다른 실시예들이 활용될 수 있으며, 구조적 또는 논리적 변경들이 본 개시내용의 범위로부터의 벗어나지 않고 이루어질 수 있다는 점이 이해되어야 한다. 따라서, 이하의 상세한 설명은 한정하는 의미로 취해지지 않는다.
다양한 동작들은, 청구 주제를 이해하는 데 가장 도움이 되는 방식으로, 다중의 개별 작용 또는 동작으로서 차례로 설명될 수 있다. 그렇지만, 설명의 순서는 이 동작들이 꼭 순서 의존적임을 암시하는 것으로 해석해서는 안된다. 특히, 이들 동작은 제시의 순서대로 수행되지 않을 수 있다. 설명되는 동작들은 설명된 실시예와 상이한 순서로 수행될 수 있다. 다양한 추가적인 동작들이 수행될 수 있고, 및/또는 설명된 동작들이 추가적인 실시예들에서 생략될 수 있다.
본 개시내용의 목적을 위해, "A 및/또는 B"라는 문구는 (A), (B), 또는 (A 및 B)를 의미한다. 본 개시내용의 목적을 위해, "A, B 및/또는 C"라는 문구는 (A), (B), (C), (A 및 B), (A 및 C), (B 및 C), 또는 (A, B 및 C)를 의미한다. 문구 "A 또는 B"는 (A), (B), 또는 (A 및 B)을 의미한다. 도면들은 반드시 비율에 맞게 그려지지는 않았다. 도면들 중 다수가 평탄한 벽들 및 직각 코너들을 갖는 직선 구조들을 예시하지만, 이것은 단지 예시의 편의를 위한 것이며, 이러한 기술들을 사용하여 만들어진 실제 디바이스들은 둥근 코너들, 표면 거칠기, 및 다른 특징들을 나타낼 것이다.
설명은 "실시예에서(in an embodiment)" 또는 "실시예들에서(in embodiments)"라는 문구들을 사용하고, 이들은 동일한 또는 상이한 실시예들 중 하나 이상을 각각 지칭할 수 있다. 또한, 본 개시내용의 실시예들에 대해 사용되는 바와 같이, 용어 "포함하는(comprising, including)", "갖는(having)" 등은 유의어이다. 치수들의 범위를 기술하기 위해 사용될 때, "X와 Y 사이"라는 문구는 X와 Y를 포함하는 범위를 나타낸다. 본 명세서에서 사용되는 바와 같이, "절연"이라는 용어는 달리 명시되지 않는 한 "전기적 절연"을 의미한다. 편의상, "도 1"이라는 문구는 도 1a 내지 도 1d의 도면들의 모음을 지칭하기 위해 사용될 수 있고, "도 2"라는 문구는 도 2a 내지 도 2d의 도면들의 모음을 지칭하기 위해 사용될 수 있고, 등등과 같이 된다.
도 1은 다양한 실시예들에 따른, IC 구조체(100)의 단면도들을 제공한다. 특히, 도 1a는 (채널 영역(202)의 길이 축(longitudinal axis)에 수직이고, 상이한 채널 영역들(202)의 소스/드레인 영역들(128/130)을 가로지르는) 도 1c 및 도 1d의 섹션 A-A를 통해 취해진 단면도이고, 도 1b는 (채널 영역(202)의 길이 축에 수직이고, 다중의 채널 영역(202)에 걸쳐 있는 게이트(204)를 가로지르는) 도 1c 및 도 1d의 섹션 B-B를 통해 취해진 단면도이며, 도 1c는 (채널 영역(202)의 길이 축을 따른) 도 1a 및 도 1b의 섹션 C-C를 통해 취해진 단면도이고, 도 1d는 (채널 영역들(202)의 길이 축에 평행한, 인접한 채널 영역들(202) 사이의) 도 1a 및 도 1b의 섹션 D-D를 통해 취해진 단면도이다.
도 2 내지 도 48의 "a", "b", "c" 및 "d" 하위 도면들은 제각기 도 1의 하위 도면들 "a", "b", "c" 및 "d"의 것들과 동일한 관점들을 공유한다. 첨부 도면들 중 다양한 도면들은 특정 개수의 디바이스 영역들(206)(예컨대, 3개), 디바이스 영역(206)에서의 채널 영역들(202)(예컨대, 3개), 및 채널 영역(202)에서의 채널 재료들(106)의 특정 배열(예컨대, 2개의 와이어)을 도시하지만, 이것은 단지 예시의 편의를 위한 것이며, IC 구조체(100)는 더 많거나 더 적은 디바이스 영역들(206) 및/또는 채널 영역들(202), 및/또는 채널 재료들(106)의 다른 배열들을 포함할 수 있다. 또한, 첨부 도면들은 상이한 길이들(252)을 갖는 S/D 콘택트들(164)의 예들을 예시하지만, 본 명세서의 교시는 또한 게이트 콘택트들(예를 들어, 채널 영역(202)의 길이 축을 따른 게이트 콘택트들(140)의 길이)에 적용될 수 있다.
디바이스 영역(206)은 기저 베이스(102)에 대해 수직으로 배향될 수 있고, 다중의 디바이스 영역(206)이 베이스(102)를 따라 배열된다. 베이스(102)는, 예를 들어, n형 또는 p형 재료 시스템들(또는 둘 모두의 조합)을 포함하는 반도체 재료 시스템들로 구성되는 반도체 기판일 수 있다. 베이스(102)는 예를 들어, 벌크 실리콘을 사용하여 형성된 결정질 기판을 포함할 수 있다. 베이스(102)는 벌크 실리콘 또는 비화 갈륨 기판 상의 실리콘 이산화물 층을 포함할 수 있다. 베이스(102)는 변환된 층(예를 들어, 산소 기반 어닐링 공정 동안 실리콘 이산화물로 변환된 실리콘 층)을 포함할 수 있다. 일부 실시예들에서, 베이스(102)는 실리콘과 조합될 수 있거나 조합되지 않을 수 있는 대체 재료들을 이용하여 형성될 수 있으며, 이들은 게르마늄, 인듐 안티몬화물, 납 텔루르화물, 인듐 비화물, 인듐 인화물, 갈륨 비화물, 또는 갈륨 안티몬화물을 포함하지만 이에 한정되지는 않는다. II-VI족, III-V족, 또는 IV족으로 분류되는 추가 재료들이 또한 베이스(102)를 형성하기 위해 사용될 수 있다. 베이스(102)가 그로부터 형성될 수 있는 재료들의 몇몇 예들이 여기에 설명되지만, IC 구조체(100)에 대한 기초로서 역할을 할 수 있는 임의의 재료 또는 구조체가 사용될 수 있다. 베이스(102)는 싱귤레이팅된 다이(예를 들어, 도 50의 다이들(1502)) 또는 웨이퍼(예를 들어, 도 50의 웨이퍼(1500))의 일부일 수 있다. 일부 실시예들에서, 베이스(102)는 그 자체가 인터커넥트 층, 절연 층, 패시베이션 층, 에칭 정지 층, 추가적인 디바이스 층들 등을 포함할 수 있다. 도 1에 도시된 바와 같이, 베이스(102)는 유전체 재료(110)가 주위에 배치될 수 있는 페디스털(pedestal)들(222)을 포함할 수 있다; 유전체 재료(110)는 STI(shallow trench isolation) 재료(예를 들어, 실리콘 산화물과 같은 산화물 재료)와 같은 임의의 적절한 재료를 포함할 수 있다.
IC 구조체(100)는 (도 1a 및 도 1b의 관점에서는 페이지 내로, 그리고 도 1c 및 도 1d의 관점에서는 좌우로) 길이 축을 갖는 채널 재료(106)를 갖는 하나 이상의 디바이스 영역(206)을 포함할 수 있다. 디바이스 영역(206)의 채널 재료(106)는 다수의 방식 중 임의의 방식으로 배열될 수 있다. 예를 들어, 도 1은 디바이스 영역들(206)의 채널 재료(106)를 다중의 반도체 와이어(예를 들어, GAA(gate-all-around), 포크시트(forksheet), 더블 게이트, 또는 의사 더블 게이트 트랜지스터들)을 포함하는 것으로 예시한다. 첨부 도면들 중 다양한 도면들이 디바이스 영역(206)의 채널 재료(106)에서의 특정 개수의 와이어들을 묘사하지만, 이것은 단지 예시의 편의를 위한 것이며, 디바이스 영역(206)은 채널 재료(106)로서 더 많거나 더 적은 와이어들을 포함할 수 있다. 다른 실시예들에서, 디바이스 영역들(206) 중 하나 이상의 것의 채널 재료(106)는 하나 이상의 반도체 와이어 대신에 또는 그에 부가하여 반도체 핀을 포함할 수 있다; 이러한 실시예들의 예들이 도 47을 참조하여 이하에서 논의된다. 더 일반적으로, 본 명세서에 개시되는 IC 구조체들(100) 또는 그것의 하위구조체들(예를 들어, 아래에 논의되는 S/D 콘택트들(164) 및/또는 디파퓰레이트된 S/D 콘택트들(254)) 중 임의의 것은 포크시트 트랜지스터들, 더블 게이트 트랜지스터들, 또는 의사 더블 게이트 트랜지스터들과 같은 임의의 원하는 아키텍처를 갖는 트랜지스터에서 활용될 수 있다. 일부 실시예들에서, 채널 재료(106)는 실리콘 및/또는 게르마늄을 포함할 수 있다. 일부 실시예들에서, 채널 재료(106)는 인듐 안티몬화물, 납 텔루르화물, 인듐 비화물, 인듐 인화물, 갈륨 비화물, 또는 갈륨 안티몬화물, 또는 II-VI 족, III-V 족, 또는 IV 족으로 분류되는 추가 재료들을 포함할 수 있다. 일부 실시예들에서, 채널 재료(106)는 반도체 산화물(예를 들어, 인듐 갈륨 아연 산화물)을 포함할 수 있다. 일부 실시예들에서, 특정 디바이스 영역(206)에서의 배선들 중 상이한 배선들에서 사용되는 채널 재료(106)의 재료 조성은 상이할 수 있거나 또는 동일할 수 있다.
소스/드레인(S/D) 영역들(128/130)은 채널 재료(106)의 세로 단부들과 전기적으로 접촉할 수 있어서, 동작 동안 (S/D 콘택트들(164)을 통해 S/D 영역들(128/130)에 적절한 전위들이 인가될 때) 전류가 채널 재료(106)를 통해 어느 한 S/D 영역(128/130)으로부터 또 다른 S/D 영역(128/130)으로 흐르게 허용한다. 도 1a(및 첨부 도면들 중 다른 도면들)가 다중의 S/D 영역(128/130)에 걸쳐 있는 ("단락하는") 단일 S/D 콘택트(164)를 묘사하지만, 이것은 단순히 예시적이며, S/D 콘택트들(164)은 원하는 대로 S/D 영역들(128/130) 중 다양한 것들을 격리하고 연결하도록 배열될 수 있다. 도 2 내지 44를 참조하여 아래에 더 논의되는 바와 같이, S/D 영역들(128)은 특정 도펀트 형(즉, n형 또는 p형)을 가질 수 있는 반면, S/D 영역들(130)은 반대 도펀트 형(즉, 제각기 p형 또는 n형)을 가질 수 있다; 첨부 도면들에서의 S/D 영역들(128/130)의 특정 배열은 단순히 예시적이며, 임의의 원하는 배열이 (예를 들어, 적절한 선택적 마스킹에 의해) 사용될 수 있다. S/D 영역들(128/130)은 유전체 재료(112), 유전체 재료(118), 및 유전체 재료(120)를 포함하는 절연 재료 영역들에 의해 측방향으로 국한될 수 있다; 이러한 절연 재료 영역들은 인접한 디바이스 영역들(206)에서 S/D 영역들(128/130) 사이에 장벽들을 제공할 수 있다. 도 1a에 도시된 바와 같이, 일부 실시예들에서, 유전체 재료(112)는 그 위의 유전체 재료(118) 및 그 사이의 유전체 재료(120)로 형성된 "스페이서들"을 가지며 U자형 단면을 가질 수 있다.
일부 실시예들에서, S/D 영역들(128/130)은 실리콘 게르마늄 또는 실리콘 탄화물과 같은 실리콘 합금을 포함할 수 있다. 일부 실시예들에서, S/D 영역들(128/130)은 붕소, 비소, 또는 인과 같은 도펀트들을 포함할 수 있다. 일부 실시예들에서, S/D 영역들(128/130)은 게르마늄 또는 III-V족 재료 또는 합금과 같은 하나 이상의 대체 반도체 재료를 포함할 수 있다. p형 금속 산화물 반도체(PMOS) 트랜지스터들에 대해, S/D 영역들(128/130)은, 예를 들어, 실리콘, 게르마늄, 실리콘 게르마늄, 게르마늄 주석, 또는 탄소와 합금된 실리콘 게르마늄과 같은 IV족 반도체 재료들을 포함할 수 있다. 실리콘, 실리콘 게르마늄, 및 게르마늄에서의 예시적인 p형 도펀트는 붕소, 갈륨, 인듐, 및 알루미늄을 포함한다. n형 금속 산화물 반도체(NMOS) 트랜지스터들에 대해, S/D 영역들(128/130)은, 예를 들어, 인듐, 알루미늄, 비소, 인, 갈륨, 및 안티몬과 같은 III-V족 반도체 재료들을 포함할 수 있고, 일부 예시적인 화합물들은 인듐 알루미늄 비화물, 인듐 비화물 인화물, 인듐 갈륨 비화물, 인듐 갈륨 비화물 인화물, 갈륨 안티몬화물, 갈륨 알루미늄 안티몬화물, 인듐 갈륨 안티몬화물, 또는 인듐 갈륨 인화물 안티몬화물을 포함한다.
채널 재료(106)는 게이트 유전체(136)와 접촉할 수 있다. 일부 실시예들에서, 게이트 유전체(136)는 (예를 들어, 도 1에 도시된 바와 같이, 채널 재료(106)가 와이어들을 포함할 때) 채널 재료(106)를 둘러쌀 수 있는 반면, 다른 실시예들에서, 게이트 유전체(136)는 (예를 들어, 채널 재료(106)가 도 47을 참조하여 이하 논의되는 바와 같이 핀을 포함할 때, 또는 포크시트, 더블 게이트 또는 의사 더블 게이트 트랜지스터들에서) 채널 재료(106)를 둘러싸지 않을 수 있다. 게이트 유전체(136)는 하나의 층 또는 층들의 스택을 포함할 수 있다. 하나 이상의 층은 실리콘 산화물, 실리콘 이산화물, 실리콘 탄화물, 및/또는 하이-k 유전체 재료를 포함할 수 있다. 하이-k 유전체 재료는 하프늄, 실리콘, 산소, 티타늄, 탄탈륨, 란탄, 알루미늄, 지르코늄, 바륨, 스트론튬, 이트륨, 납, 스칸듐, 니오븀, 및 아연과 같은 원소들을 포함할 수 있다. 게이트 유전체(136)에서 사용될 수 있는 하이-k 재료들의 예들은 하프늄 산화물, 하프늄 실리콘 산화물, 란탄 산화물, 란탄 알루미늄 산화물, 지르코늄 산화물, 지르코늄 실리콘 산화물, 탄탈륨 산화물, 티타늄 산화물, 바륨 스트론튬 티타늄 산화물, 바륨 티타늄 산화물, 스트론튬 티타늄 산화물, 이트륨 산화물, 알루미늄 산화물, 납 스칸듐 탄탈륨 산화물, 및 납 아연 니오브산염을 포함하지만, 이들로 제한되지는 않는다. 일부 실시예에서, 하이-k 재료가 이용될 때 그 품질을 개선하기 위해서 게이트 유전체(136)에 대해 어닐링 공정이 수행될 수 있다.
게이트 유전체(136)는 채널 재료(106)와 게이트 금속(138) 사이에 배치될 수 있다. 일부 실시예들에서, 게이트 금속(138)은 (예를 들어, 도 1에 도시된 바와 같이, 채널 재료(106)가 와이어들을 포함할 때) 채널 재료(106)를 둘러쌀 수 있는 반면, 다른 실시예들에서, 게이트 금속(138)은 (예를 들어, 채널 재료(106)가 도 47을 참조하여 이하 논의되는 바와 같이 핀을 포함할 때, 또는 포크시트, 더블 게이트 또는 의사 더블 게이트 트랜지스터들에서) 채널 재료(106)를 둘러싸지 않을 수 있다. 게이트 금속(138) 및 게이트 유전체(136)는 함께, 연관된 채널 영역(202)에서의 연관된 채널 재료(106)에 대한 게이트(204)를 제공할 수 있고, 채널 재료(106)의 전기 임피던스는 (게이트 콘택트(140)를 통해) 연관된 게이트(204)에 인가된 전위에 의해 변조된다. 게이트 금속(138)은, 이것이 그 부분이 되는 트랜지스터가 PMOS 트랜지스터인지 또는 NMOS 트랜지스터인지에 좌우되어, 적어도 하나의 p형 일함수 금속 또는 n형 일함수 금속(또는 둘 다)을 포함할 수 있다. 일부 구현들에서, 게이트 금속(138)은 2개 이상의 금속 층의 스택을 포함할 수 있고, 여기서 하나 이상의 금속 층은 일함수 금속 층들이고 적어도 하나의 금속 층은 충전(fill) 금속 층이다. 장벽 층(예를 들어, 탄탈륨, 탄탈륨 질화물, 알루미늄 함유 합금 등)과 같은 추가의 금속 층들이 다른 목적을 위해 포함될 수 있다. 일부 실시예들에서, 게이트 금속(138)은 저항 감소 캡 층(예를 들어, 구리, 금, 코발트, 또는 텅스텐)을 포함할 수 있다. PMOS 트랜지스터의 경우, 게이트 금속(138)에 대해 사용될 수 있는 금속들은 루테늄, 팔라듐, 백금, 코발트, 니켈, 전도성 금속 산화물들(예컨대, 루테늄 산화물), 및 (예컨대, 일함수 튜닝을 위해) NMOS 트랜지스터를 참조하여 본 명세서에서 논의된 금속들 중 임의의 것을 포함하지만, 이들로 제한되지는 않는다. NMOS 트랜지스터의 경우, 게이트 금속(138)에 대해 사용될 수 있는 금속들은 하프늄, 지르코늄, 티타늄, 탄탈륨, 알루미늄, 이 금속들의 합금들, 이 금속들의 탄화물들(예컨대, 하프늄 탄화물, 지르코늄 탄화물, 티타늄 탄화물, 탄탈륨 탄화물, 및 알루미늄 탄화물), 및 (예컨대, 일함수 튜닝을 위해) PMOS 트랜지스터를 참조하여 앞서 논의된 금속들 중 임의의 것을 포함하지만, 이들로 제한되지는 않는다. 일부 실시예들에서, 게이트 금속(138)은 그 안에 하나 이상의 재료의 농도를 그레이딩(증가 또는 감소)하는 것을 포함할 수 있다. 유전체 재료(118)는 게이트 금속(138), 게이트 유전체(136), 및 게이트 콘택트(140)를 근접한 S/D 콘택트(164)로부터 분리할 수 있고, 유전체 재료(124)는 게이트 유전체(136)를 근접한 S/D 영역들(128/130)로부터 분리할 수 있다. 유전체 재료들(118 및 124)은, 예를 들어, 실리콘 질화물, 실리콘 산화물, 실리콘 탄화물, 탄소로 도핑된 실리콘 질화물, 탄소로 도핑된 실리콘 산화물, 실리콘 산질화물, 또는 탄소로 도핑된 실리콘 산질화물을 포함할 수 있다. 채널 재료(106), 게이트 유전체(136), 게이트 금속(138), 및 연관된 S/D 영역들(128/130)은 함께 트랜지스터를 형성할 수 있다.
도 1의 IC 구조체(100)에서, S/D 콘택트들(164) 중 상이한 것들은 상이한 길이들(252)을 가질 수 있다. 예를 들어, 도 1은 적어도 2개의 상이한 S/D 콘택트(164)(예를 들어, S/D 콘택트들(164-1 및 164-2))가 상이한 길이들(252)(즉, 길이들(252-1 및 252-2))을 갖는 IC 구조체(100)의 특정 예를 예시한다; 이 특정 예는 단순히 예시적이며, IC 구조체들(100)은 본 명세서의 교시에 따라 임의 수의 상이한 연관된 길이들(252)을 갖는 임의 수의 S/D 콘택트들(164)을 가질 수 있다. S/D 콘택트(164)의 길이(252)는 해당 S/D 콘택트(164)와 인접한 게이트 콘택트들(140) 사이의 유전체 재료 영역의 (채널 영역(202)의 길이 축의 방향으로의) 두께에 의존할 수 있다; S/D 콘택트(164)에 근접한 유전체 재료 영역이 더 두꺼울수록, 해당 S/D 콘택트(164)의 길이(252)는 더 작아진다. 예를 들어, 도 1c 및 도 1d에 도시된 바와 같이, S/D 콘택트(164-2)는 (S/D 콘택트(164-2)와 인접한 게이트 콘택트들(140) 사이에 유전체 재료(118)의 "스페이서들"을 형성하는) 유전체 재료의 층(118)에 의해 인접한 게이트 콘택트들(140)로부터 이격되는 반면, S/D 콘택트(164-1)는 (S/D 콘택트(164-1)와 인접한 게이트 콘택트들(140) 사이에 유전체 재료(118)의 "스페이서들"을 형성하는) 유전체 재료의 층(118) 및 (S/D 콘택트(164-2)와 유전체 재료(118) 사이에 유전체 재료(162)의 "스페이서들"을 형성하는) 유전체 재료의 층(162)에 의해 인접한 게이트 콘택트들(140)로부터 이격된다. 유전체 재료들(118 및 162)은 (S/D 콘택트(164-2)와 인접 게이트 콘택트들(140) 사이에 유전체 재료(118)만을 포함하는 유전체 재료 영역에 비해) S/D 콘택트(164-1)와 인접 게이트 콘택트들(140) 사이에 더 두꺼운 유전체 재료 영역을 함께 형성하여, (길이(252-2)에 비해) 더 작은 길이(252-1)라는 결과를 낳는다. S/D 콘택트(164-1) 및 S/D 콘택트(164-2) 둘 모두에 근접한 유전체 재료(118)는 동일한 두께를 가질 수 있다; S/D 콘택트(164-1)에 근접한 유전체 재료(162)의 추가적인 두께는, S/D 콘택트(164-2)에 비해, S/D 콘택트(164-1)의 더 작은 길이(252-1)를 야기할 수 있다.
도 1은 "더 작은" S/D 콘택트(164-1)가 S/D 콘택트(164-1)와 인접한 게이트 콘택트들 사이에 유전체 재료(즉, 유전체 재료(162))의 하나의 추가 층만을 포함하는 실시예를 예시하지만, S/D 콘택트들(164)의 임의의 원하는 배열의 길이들(252)을 조정하기 위해 IC 구조체(100)에 임의 수의 추가 유전체 재료 층들이 포함될 수 있다. 예를 들어, 도 45는 일부 S/D 콘택트들(164)이 2개의 추가 유전체 재료 층(즉, 아래에 더 논의되는 바와 같이, 유전체 재료들(162 및 166))에 의해 경계지어지는 실시예를 예시한다.
도 1의 IC 구조체의 소자들(및 본 명세서에 개시된 실시예들 중 다른 것들)의 치수들은 임의의 적절한 형태를 취할 수 있다. 예를 들어, 일부 실시예들에서, 게이트(204)의 게이트 길이(208)는 3 나노미터 내지 100 나노미터일 수 있다; 디바이스 영역(206)에서의 게이트들(204) 중 상이한 게이트들은, 원하는 바에 따라, 동일한 게이트 길이(208) 또는 상이한 게이트 길이들(208)을 가질 수 있다. 일부 실시예들에서, 채널 재료(106)의 폭(210)은 3 나노미터 내지 30 나노미터일 수 있다. 일부 실시예들에서, 채널 재료(106)의 두께(212)는 1 나노미터 내지 500 나노미터(예컨대, 채널 재료(106)가 핀일 때 40 나노미터 내지 400 나노미터, 그리고 채널 재료(106)가 와이어일 때 5 나노미터 내지 40 나노미터)일 수 있다. 채널 영역(202)이 반도체 와이어들을 포함하는 일부 실시예들에서, 채널 영역(202)에서의 와이어들 중 인접한 것들 사이의 간격(214)은 5 나노미터 내지 40 나노미터일 수 있다.
일부 실시예들에서, IC 구조체(100)는 메모리 디바이스의 일부일 수 있고, IC 구조체(100)의 트랜지스터들은 IC 구조체(100)에 정보를 저장하거나 또는 메모리 디바이스의 저장 소자들에 대한 액세스(예를 들어, 판독 및/또는 기입)를 용이하게 할 수 있다. 일부 실시예들에서, IC 구조체(100)는 처리 디바이스의 일부일 수 있다. 일부 실시예들에서, IC 구조체(100)는 프로세서 및 캐시와 같은, (예를 들어, 이하에서 논의되는 바와 같은 단일 다이(1502)에서의) 메모리 및 로직 디바이스들을 포함하는 디바이스의 일부일 수 있다. 보다 일반적으로, 본 명세서에 개시되는 IC 구조체들(100)은 메모리 디바이스들, 로직 디바이스들, 또는 둘 모두의 일부일 수 있다.
도 2 내지 도 44는 도 1의 IC 구조체(100)를 제조하기 위한 예시적인 공정에서의 스테이지들을 예시한다. 공정의 동작들이 본 명세서에 개시된 IC 구조체들(100)의 특정의 실시예들을 참조하여 예시될 수 있지만, 도 2 내지 도 44의 공정 및 그의 변형들은 임의의 적절한 IC 구조체를 형성하기 위해 사용될 수 있다. 동작들은 도 2 내지 도 44에서 특정 횟수 및 특정 순서로 예시되지만, 동작들은 (예를 들어, 다중의 IC 구조체(100)를 동시에 제조할 때 병렬로 수행되는 상이한 동작들에 의해) 바라는 대로 재정렬 및/또는 반복될 수 있다.
도 2는 베이스(102) 및 베이스(102) 상의 재료 층들의 스택을 포함하는 어셈블리를 예시한다. 재료 층들의 스택은 희생 재료의 개재 층들(104)에 의해 서로 (그리고 베이스(102)로부터) 이격된 채널 재료(106)의 하나 이상의 층을 포함할 수 있다. 도 2의 어셈블리의 스택에서의 재료 층들의 크기 및 배열은, 아래에 더 논의되는 바와 같이, IC 구조체(100)에서의 채널 재료(106)의 원하는 크기 및 배열에 대응하고, 따라서 도 2의 어셈블리에서의 재료 층들은 도 2에 예시된 특정 실시예로부터 변할 수 있다. 예를 들어, 채널 재료(106)의 층의 두께는 (채널 재료(106)의 층의 두께가 처리 동안에 손실된 재료 등으로 인해 최종 채널 두께(212)와 다를 수 있기는 하지만) 앞서 논의된 채널 두께(212)에 대응할 수 있고, 희생 재료(104)의 층의 두께는 (희생 재료(104)의 층의 두께가 처리 동안에 손실된 재료 등으로 인해 최종 와이어 간격(214)과 다를 수 있기는 하지만) 앞서 논의된 와이어 간격(214)에 대응할 수 있다. 희생 재료(104)는 (이하에서 논의되는 바와 같이) 나중의 처리 동작들에서 적절히 선택적으로 제거될 수 있는 임의의 재료일 수 있다. 예를 들어, 희생 재료(104)는 실리콘 게르마늄일 수 있고, 채널 재료(106)는 실리콘일 수 있다. 또 다른 예에서, 희생 재료(104)는 실리콘 이산화물일 수 있고, 채널 재료(106)는 실리콘 또는 게르마늄일 수 있다. 또 다른 예에서, 희생 재료(104)는 갈륨 비화물일 수 있고, 채널 재료(106)는 인듐 갈륨 비화물, 게르마늄, 또는 실리콘 게르마늄일 수 있다. 도 2의 어셈블리는 CVD(chemical vapor deposition), MOVPE(metalorganic vapor phase epitaxy), MBE(molecular-beam epitaxy), PVD(physical vapor deposition), ALD(atomic layer deposition), 또는 층 전송 공정(layer transfer process)과 같은 임의의 적절한 퇴적 기술들을 사용하여 형성될 수 있다.
도 3은 도 2의 어셈블리 상에 패터닝된 하드마스크(108)를 형성한 후의 어셈블리를 예시한다. 패터닝된 하드마스크(108)를 형성하는 것은 (임의의 적절한 방법을 사용하여) 하드마스크를 퇴적시키는 것 그리고 이어서 패터닝된 하드마스크(108)를 형성하기 위해 (예컨대, 리소그래피 기술들을 사용하여) 하드마스크(108)의 부분들을 선택적으로 제거하는 것을 포함할 수 있다. 일부 실시예들에서, 패터닝된 하드마스크(108)의 패턴은 먼저 초기에 퇴적된 하드마스크 상의 또 다른 재료에 형성될 수 있고, 이어서 패턴은 다른 재료로부터 하드마스크(108)로 전사될 수 있다. 하드마스크(108)의 위치들은, 이하에서 추가로 논의되는 바와 같이, IC 구조체(100)에서의 디바이스 영역들(206)에 대응할 수 있다. 도 3의 실시예에서, 하드마스크(108)는 (이하 논의되는 핀들(220)에 대응하는) 다중의 평행한 직사각형 부분이 되도록 패터닝될 수 있다.
도 4는 패터닝된 하드마스크(108)의 패턴에 따라, 도 2의 어셈블리의 재료 스택에 핀들(220)을 형성한 후의 어셈블리를 예시한다. 습식 및/또는 건식 에칭 스킴들뿐만 아니라, 등방성 및/또는 이방성 에칭 스킴들을 포함하는 에칭 기술들이 핀들(220)을 형성하는 데 사용될 수 있다. 핀들(220)은 희생 재료(104) 및 채널 재료(106)뿐만 아니라 베이스(102)의 일부를 포함할 수 있다; 핀들(220)에 포함된 베이스(102)의 일부는 페디스털(222)을 제공한다. 핀들(220)의 폭은 앞서 논의된 바와 같이 채널 재료(106)의 폭(210)과 동일할 수 있다. 임의의 적절한 수의 핀(220)이 도 4의 어셈블리에 포함될 수 있다(예를 들어, 3개보다 많거나 적음). 도 4(및 첨부 도면들 중 다른 도면들)에 묘사된 핀들(220)은 완벽하게 직사각형이지만, 이것은 단지 예시의 편의를 위한 것이며, 실제적인 제조 설정들에서, 핀들(220)의 형상은 완벽하게 직사각형이 아닐 수 있다. 예를 들어, 핀들(220)은 테이퍼링되어, 베이스(102)를 향해 넓어질 수 있다. 핀들(220)의 상단 표면은 평평하지 않을 수 있고, 만곡되어 핀들(220)의 측면 표면들로 라운딩될 수 있고, 이러한 비이상적 상황들은 후속 처리 동작들로 이어질 수 있다. 일부 실시예들에서, 핀들(220)의 피치(101)는 20 나노미터 내지 50 나노미터(예컨대, 20 나노미터 내지 40 나노미터)일 수 있다.
도 5는 핀들(220) 사이에서 도 4의 어셈블리의 베이스(102) 상에 유전체 재료(110)를 형성한 후의 어셈블리를 예시한다. 유전체 재료(110)는 STI 재료(예를 들어, 실리콘 산화물과 같은 산화물 재료)와 같은 임의의 적절한 재료를 포함할 수 있다. 유전체 재료(110)는 유전체 재료(110)를 블랭킷 퇴적한 다음 유전체 재료(110)를 원하는 두께로 리세스 백(recess back)함으로써 형성될 수 있다. 일부 실시예에서, 유전체 재료(110)의 두께는 유전체 재료(110)의 상단 표면이 페디스털들(222)의 상단 표면과 대략 동일 평면 상에 있도록 선택될 수 있다. 일부 실시예들에서, 유전체 재료(110)의 상단 표면 위의 핀(220)의 높이(103)는 40 나노미터 내지 100 나노미터(예컨대, 50 나노미터 내지 70 나노미터)일 수 있다.
도 6은 도 5의 어셈블리 위에 유전체 재료(112)의 등각 층(conformal layer)을 형성한 후의 어셈블리를 예시한다. 유전체 재료(112)는 임의의 적절한 기술(예를 들어, ALD)을 사용하여 형성될 수 있다. 유전체 재료(112)는 임의의 적절한 재료(예를 들어, 실리콘 산화물)를 포함할 수 있다.
도 7은 도 6의 어셈블리 위에 유전체 재료(114)를 형성한 후의 어셈블리를 예시한다. 유전체 재료(114)는, 도시된 바와 같이, 핀들(220)의 상단 표면들 위로 연장될 수 있고, "더미 게이트"로서 역할할 수 있다. 유전체 재료(114)는 임의의 적절한 재료(예컨대, 폴리실리콘)를 포함할 수 있다.
도 8은 도 7의 어셈블리 상에 패터닝된 하드마스크(116)를 형성한 후의 어셈블리를 예시한다. 하드마스크(116)는 임의의 적절한 재료들(예컨대, 실리콘 질화물, 탄소 도핑된 실리콘 산화물, 또는 탄소 도핑된 실리콘 산질화물)을 포함할 수 있다. 하드마스크(116)는, 이하에서 추가로 논의되는 바와 같이, IC 구조체(100)에서의 게이트들(204)의 위치들에 대응하는, (도 8c 및 도 8d의 관점에 따라 지면으로 들어가고 지면으로부터 나오는) 핀들(220)의 길이 축에 수직으로 배향되는 스트립들로 패터닝될 수 있다.
도 9는 패터닝된 하드마스크(116)를 마스크로서 사용하여 도 8의 어셈블리의 유전체 재료(114)("더미 게이트")를 에칭한 후의 어셈블리를 도시한다. 나머지 유전체 재료(114)의 위치들은, 이하에서 추가로 논의되는 바와 같이, IC 구조체(100)에서의 게이트들(204)의 위치들에 대응할 수 있다.
도 10은, 도시된 바와 같이, 도 9의 어셈블리 상에 유전체 재료(118)의 등각 층을 퇴적시키고, 이어서 수평 표면들 상의 유전체 재료(118)를 제거하기 위해 지향성 "하향" 에칭을 수행하여, 노출된 표면들의 측면들 상에 유전체 재료(118)를 "스페이서들"로서 남긴 후의 어셈블리를 예시한다. 유전체 재료(118)는 임의의 적절한 기술(예를 들어, ALD)을 사용하여 임의의 원하는 두께로 퇴적될 수 있다. 유전체 재료(118)는 임의의 적절한 유전체 재료(예를 들어, 실리콘 산탄질화물(silicon oxycarbonitride))를 포함할 수 있다. 유전체 재료(118)는, 이하에서 논의되는 바와 같이, S/D 영역들(128/130)에 의해 대체될 볼륨들에서의 핀들(220)과 경계를 이룰 수 있다.
도 11은 도 10의 어셈블리 상에 유전체 재료(120)를 퇴적한 후의 어셈블리를 예시한다. 유전체 재료(120)는 도 10의 어셈블리 위에 블랭킷 퇴적될 수 있고, 그 후 유전체 재료(120)는, 도 11d 및 11c에 도시된 바와 같이, 유전체 재료(120)의 상단 표면이 패터닝된 하드마스크(116)의 상단 표면과 동일 평면 상에 있도록 (예를 들어, 화학 기계적 연마(CMP)에 의해) 연마되거나 다른 방식으로 리세스 백될 수 있다. 유전체 재료(120)는 임의의 적절한 재료(예를 들어, 실리콘 산화물과 같은 산화물)를 포함할 수 있다.
도 12는 도 11의 어셈블리 상에 하드마스크(126)를 퇴적한 후의 어셈블리를 예시한다. 하드마스크(126)는 임의의 적절한 재료 조성을 가질 수 있다; 예를 들어, 일부 실시예들에서, 하드마스크(126)는 티타늄 질화물을 포함할 수 있다.
도 13은 S/D 영역들(130)에 대응하는 영역들에서 하드마스크(126)를 선택적으로 제거하면서, 다른 곳에서는 하드마스크(126)를 제자리에 남겨두도록 도 12의 어셈블리의 하드마스크(126)를 패터닝한 후의 어셈블리를 예시한다. 하드마스크(126)를 패터닝하기 위해 임의의 적절한 패터닝 기술(예컨대, 리소그래피 기술)이 사용될 수 있다. 첨부 도면들 중 다양한 도면들에 묘사된 IC 구조체(100)에서의 S/D 영역들(130)의 특정 배열(및 따라서 패터닝된 하드마스크(126)의 특정 레이아웃)은 단순히 예시적이며, 임의의 원하는 배열이 사용될 수 있으며; 도 48은 예를 들어, S/D 영역들(130)의 상이한 배열을 갖는 IC 구조체(100)를 묘사한다.
도 14는 도 13의 어셈블리의 노출된 유전체 재료(120)(즉, 하드마스크(126)에 의해 보호되지 않은 유전체 재료(120))를 리세스한 후의 어셈블리를 예시한다. 등방성 에칭과 같은, 임의의 적절한 선택적 에칭 기술이 노출된 유전체 재료(120)를 리세스하기 위해 사용될 수 있다. 하드마스크(126)에 의해 보호되지 않는 영역들에서, 유전체 재료(120)가 남아 있을 수 있다.
도 15는 도 14의 어셈블리에서 노출된 유전체 재료(118)의 일부를 제거한 후의 어셈블리를 예시한다. 이 동작은 하드마스크(116)/유전체 재료(114)의 인접한 부분들 사이의 "협곡(canyon)들"을 확장시켜, 후속 동작들을 용이하게 할 수 있다. 일부 실시예들에서, 유전체 재료(118)의 일부의 제거는 부분 등방성 에칭(예를 들어, 유전체 재료(118)가 질화물을 포함할 때 질화물 부분 등방성 에칭)에 의해 달성될 수 있다.
도 16은 도 15의 어셈블리의 노출된 유전체 재료(120)(즉, 하드마스크(126)에 의해 보호되지 않는 유전체 재료(120))를 추가로 리세스한 후의 어셈블리를 예시한다. 등방성 에칭과 같은, 임의의 적절한 선택적 에칭 기술이 노출된 유전체 재료(120)를 리세스하기 위해 사용될 수 있다. 하드마스크(126)에 의해 보호되지 않는 영역들에서, 유전체 재료(120)가 남아 있을 수 있다.
도 17은, 도시된 바와 같이, 부가의 유전체 재료(118)를 도 16의 어셈블리 상에 등각으로 퇴적시키고, 이어서 수평 표면들 상의 유전체 재료(118)를 제거하기 위해 또 다른 지향성 "하향" 에칭을 수행하여, 노출된 표면들의 측면들 상에 유전체 재료(118)를 "스페이서들"로서 수리한 후의 어셈블리를 예시한다. 도 17의 에칭(예를 들어, RIE(reactive ion etch))은 또한 도시된 바와 같이 희생 재료(104)의 상단 면들로부터 유전체 재료(112)를 제거할 수 있다.
도 18은 (예컨대, 임의의 적절한 에칭 기술을 사용하여) 개방 볼륨들(224)을 형성하기 위해 하드마스크(126)에 의해 커버되지 않은 도 17의 어셈블리에서의 희생 재료(104) 및 채널 재료(106)의 부분들을 제거한 후의 어셈블리를 예시한다. 이러한 개방 볼륨들(224)은, 아래에 추가로 논의되는 바와 같이, IC 구조체(100)에서의 S/D 영역들(130)의 위치들에 대응할 수 있고, 도시된 바와 같이, 유전체 재료(112)에 자기 정렬된다.
도 19는 (도 19c에 도시된 바와 같이) 노출된 채널 재료(106)를 동시에 리세스하지 않고서, 도 18의 어셈블리의 노출된 희생 재료(104)를 리세스한 후의 어셈블리를 예시한다. 임의의 적절한 선택적 에칭 기술이 사용될 수 있다. 노출된 희생 재료(104)의 이 부분 측방향 리세스가 노출된 채널 재료(106)에 자기 정렬되기 때문에, 노출된 희생 재료(104)의 리세스는 채널 재료(106)의 폭에 걸쳐 균일할 수 있다(즉, 도 19a의 관점에서 좌우로).
도 20은 도 19의 어셈블리 위에 유전체 재료(124)를 등각으로 퇴적한 후의 어셈블리를 예시한다. 유전체 재료(124)는 임의의 적절한 재료(예를 들어, 로우-k 유전체 재료)를 포함할 수 있고, (도 19를 참조하여 앞서 논의된 바와 같이) 노출된 희생 재료(104)를 리세스함으로써 형성된 리세스들을 채우도록 퇴적될 수 있다. 일부 실시예들에서, 유전체 재료(124)를 등각으로 퇴적하는 것은 하나 이상의 유전체 재료의 퇴적의 다중 라운드(예를 들어, 3 라운드)를 포함할 수 있다.
도 21은 도 20의 어셈블리의 유전체 재료(124)를 리세스한 후의 어셈블리를 예시한다. 등방성 에칭과 같은, 임의의 적절한 선택적 에칭 기술이 노출된 유전체 재료(124)를 리세스하기 위해 사용될 수 있다. 유전체 재료(124)는, 도 21c에 도시된 바와 같이, 개방 볼륨들(224)에 근접한 희생 재료(104)의 측 표면들 상에 남아 있을 수 있다. 리세스의 양은, 도 21c에 도시된 바와 같이, 유전체 재료(124)의 리세스된 표면이 채널 재료(106)의 측 표면과 동일 평면이거나(도시되지 않음) 또는 약간 넘도록 되어 있을 수 있다. 채널 재료(106)의 측 표면을 넘어서는 노출된 유전체 재료(124)의 과도한 리세스는 (예를 들어, 상승된 기생 콘택트-대-게이트 결합 커패시턴스로 인한) 디바이스 성능 저하 및/또는 (예를 들어, 콘택트-대-게이트 단락으로 인한) 디바이스 결함을 초래할 수 있다.
도 22는 도 21의 어셈블리의 개방 볼륨들(224)에 S/D 영역들(130)을 형성한 후의 어셈블리를 예시한다. S/D 영역들(130)은 베이스(102) 및 채널 재료(106)의 노출된 표면들로부터 시드(seed)하는 에피택셜 성장에 의해 형성될 수 있고, S/D 영역들(130)의 (예를 들어, 도 22a의 좌우로의 방향에서의) 측방향 범위는 개방 볼륨들(224)과 경계를 이루는 유전체 재료(112)에 의해 제한될 수 있다. 일부 실시예들에서, S/D 영역들(130)은 n형 에피택셜 재료(예를 들어, NMOS 트랜지스터에서 사용하기 위한 고농도로 인-시츄 인-도핑된 재료)를 포함할 수 있다. 일부 실시예들에서, S/D 영역들(130)의 에피택셜 성장은 시드 층을 제공하기 위한 초기 핵형성 동작, 및 이어서 S/D 영역들(130)의 나머지가 시드 층 상에 형성되는 1차 에피택시 동작을 포함할 수 있다.
도 23은 도 22의 어셈블리 상에 유전체 재료(142)의 등각 층을 퇴적한 후의 어셈블리를 예시한다. 유전체 재료(142)는 CESL(contact etch stop layer)일 수 있고, 임의의 적절한 재료(예컨대, 실리콘 질화물)로 형성될 수 있다.
도 24는 도 23의 어셈블리 상에 유전체 재료(122)를 퇴적한 다음 유전체 재료(122) 및 유전체 재료(142)를 연마하여 하드마스크(126)를 노출시킨 후의 어셈블리를 예시한다. 일부 실시예들에서, 유전체 재료(122)는 산화물 재료(예를 들어, 실리콘 산화물)와 같은 PMD(pre-metal dielectric)일 수 있다.
도 25는 도 24의 어셈블리로부터 하드마스크(126)를 제거한 다음 하드마스크(127)를 퇴적하고 패터닝한 후의 어셈블리를 예시한다. 하드마스크(127)는 임의의 적절한 재료 조성을 가질 수 있다; 예를 들어, 일부 실시예들에서, 하드마스크(127)는 티타늄 질화물을 포함할 수 있다. 하드마스크(127)는 S/D 영역들(128)에 대응하는 영역들에서 하드마스크(127)를 선택적으로 제거하면서, 다른 곳에서는 하드마스크(127)를 제자리에 남겨두도록 패터닝될 수 있다. 임의의 적절한 패터닝 기술(예컨대, 리소그래피 기술)이 하드마스크(127)를 패터닝하기 위해 사용될 수 있다. 앞서 주목한 바와 같이, 첨부 도면들 중 다양한 도면들에 묘사된 IC 구조체(100)에서의 S/D 영역들(128)의 특정 배열(및 따라서 패터닝된 하드마스크(127)의 특정 레이아웃)은 단순히 예시적이며, 임의의 원하는 배열이 사용될 수 있으며; 도 48은 예를 들어, S/D 영역들(128)의 상이한 배열을 갖는 IC 구조체(100)를 묘사한다.
도 26은 도 25의 어셈블리의 노출된 유전체 재료(120)(즉, 하드마스크(127)에 의해 보호되지 않은 유전체 재료(120))를 리세스한 후의 어셈블리를 예시한다. 등방성 에칭과 같은, 임의의 적절한 선택적 에칭 기술이 노출된 유전체 재료(120)를 리세스하기 위해 사용될 수 있다.
도 27은 도 26의 어셈블리에서 노출된 유전체 재료(118)의 일부를 제거한 후의 어셈블리를 예시한다. 이 동작은 하드마스크(116)/유전체 재료(114)의 인접한 부분들 사이의 "협곡(canyon)들"을 확장시켜, 후속 동작들을 용이하게 할 수 있다. 일부 실시예들에서, 유전체 재료(118)의 일부의 제거는 부분 등방성 에칭(예를 들어, 유전체 재료(118)가 질화물을 포함할 때 질화물 부분 등방성 에칭)에 의해 달성될 수 있다.
도 28은 도 27의 어셈블리의 노출된 유전체 재료(120)(즉, 하드마스크(127)에 의해 보호되지 않은 유전체 재료(120))를 더 리세스한 후의 어셈블리를 예시한다. 등방성 에칭과 같은, 임의의 적절한 선택적 에칭 기술이 노출된 유전체 재료(120)를 리세스하기 위해 사용될 수 있다.
도 29는, 도시된 바와 같이, 부가의 유전체 재료(118)를 도 28의 어셈블리 상에 등각으로 퇴적시키고, 이어서 수평 표면들 상의 유전체 재료(118)를 제거하기 위해 또 다른 지향성 "하향" 에칭을 수행하여, 노출된 표면들의 측면들 상에 유전체 재료(118)를 "스페이서들"로서 수리한 후의 어셈블리를 예시한다. 도 29의 에칭(예를 들어, RIE)은 또한 도시된 바와 같이 희생 재료(104)의 상단 면들로부터 유전체 재료(112)를 제거할 수 있다.
도 30은 (예컨대, 임의의 적절한 에칭 기술들을 사용하여) 개방 볼륨들(225)을 형성하기 위해 하드마스크(127)에 의해 커버되지 않은 도 29의 어셈블리에서의 희생 재료(104) 및 채널 재료(106)의 부분들을 제거한 후의 어셈블리를 예시한다. 이러한 개방 볼륨들(225)은, 아래에 추가로 논의되는 바와 같이, IC 구조체(100)에서의 S/D 영역들(128)의 위치들에 대응할 수 있고, 도시된 바와 같이, 유전체 재료(112)에 자기 정렬된다.
도 31은 노출된 채널 재료(106)를 동시에 리세스하는 것, 유전체 재료(124)를 등각으로 퇴적하는 것, 및 유전체 재료(124)를 리세스하는 것 없이, 도 30의 어셈블리의 노출된 희생 재료(104)를 리세스한 후의 어셈블리를 예시한다. 이러한 동작들은 도 19 내지 도 21을 참조하여 앞서 논의된 형태들 중 임의의 것을 취할 수 있다. 유전체 재료(124)는, 도 31c에 도시된 바와 같이, 개방 볼륨들(225)에 근접한 희생 재료(104)의 측 표면들 상에 남아 있을 수 있다.
도 32는 도 31의 어셈블리의 개방 볼륨들(225)에 S/D 영역들(128)을 형성하고, 유전체 재료(154)의 등각 층을 퇴적하며, 유전체 재료(156)를 퇴적한 후의 어셈블리를 예시한다. S/D 영역들(128)은 베이스(102) 및 채널 재료(106)의 노출된 표면들로부터 시드(seed)하는 에피택셜 성장에 의해 형성될 수 있고, S/D 영역들(128)의 (예를 들어, 도 32a의 좌우로의 방향에서의) 측방향 범위는 개방 볼륨들(225)과 경계를 이루는 유전체 재료(112)에 의해 제한될 수 있다. 일부 실시예들에서, S/D 영역들(130)은 p형 에피택셜 재료(예를 들어, PMOS 트랜지스터에서 사용하기 위한 고농도로 인-시츄 붕소-도핑된 재료)를 포함할 수 있다. 일부 실시예들에서, S/D 영역들(128)의 에피택셜 성장은 시드 층을 제공하기 위한 초기 핵형성 동작, 및 이어서 S/D 영역들(128)의 나머지가 시드 층 상에 형성되는 1차 에피택시 동작을 포함할 수 있다. 일부 구현들에서, S/D 영역들(128)은 실리콘 게르마늄 또는 실리콘 탄화물과 같은 실리콘 합금을 이용하여 제조될 수 있다. 일부 실시예들에서, 에피택셜 퇴적된 실리콘 합금은 붕소, 비소, 또는 인과 같은 도펀트들로 인-시츄 도핑될 수 있다. 일부 실시예들에서, S/D 영역들(128)은 게르마늄 또는 III-V족 재료 또는 합금과 같은 하나 이상의 대안적인 반도체 재료를 이용하여 형성될 수 있다. 유전체 재료(154)는 CESL일 수 있고, 임의의 적절한 재료(예를 들어, 실리콘 질화물)로 형성될 수 있다. 일부 실시예들에서, 유전체 재료(156)는 산화물 재료(예컨대, 실리콘 산화물)와 같은 PMD일 수 있다.
도 33은 채널 영역들(202) 위의 하드마스크(116)를 노출시키기 위해 (예컨대, CMP 기술을 사용하여) 도 32의 어셈블리의 하드마스크(127), 유전체 재료(122), 유전체 재료(142), 유전체 재료(154), 및 유전체 재료(156)를 연마한 후의 어셈블리를 예시한다.
도 34는 개방 볼륨들(226)을 형성하기 위해 도 33의 어셈블리로부터 하드마스크(116), 유전체 재료(114)("더미 게이트"), 및 유전체 재료(112)를 제거한 후의 어셈블리를 예시한다. 임의의 적절한 에칭 기술들이 사용될 수 있다.
도 35는 희생 재료(104)의 제거에 의한 도 34의 어셈블리의 채널 재료(106)의 "릴리즈(release)" 후의 어셈블리를 예시한다. 임의의 적절한 에칭 기술이 사용될 수 있다. 릴리즈 동작들은 채널 재료(106)의 노출된 표면들 상에 산화물(157)(예를 들어, 채널 재료(106)가 실리콘을 포함할 때, 실리콘 산화물)의 얇은 층을 야기할 수 있다.
도 36은 도 35의 어셈블리로부터 산화물(157)을 제거하는 세정 동작을 수행하고, 그후 결과적 어셈블리 위에 등각 게이트 유전체(136)를 형성한 후의 어셈블리를 예시한다. 게이트 유전체(136)는 임의의 적절한 기술(예컨대, ALD)을 사용하여 형성될 수 있고, 게이트 유전체(136)를 참조하여 본 명세서에서 논의된 재료들 중 임의의 것을 포함할 수 있다.
도 37은 도 36의 어셈블리 위에 게이트 금속(138)을 형성한 후의 어셈블리를 예시한다. 게이트 금속(138)은, 게이트 금속(138)을 참조하여 본 명세서에서 논의된 재료들 중 임의의 것과 같은, 임의의 하나 이상의 재료 층을 포함할 수 있다.
도 38은 도 37의 어셈블리의 게이트 금속(138) 및 게이트 유전체(136)를 연마하여 유전체 재료(122) 및 유전체 재료(156) 위의 게이트 금속(138) 및 게이트 유전체(136)를 제거한 후의 어셈블리를 예시한다. CMP 기술과 같은 임의의 적절한 연마 기술이 이용될 수 있다.
도 39는 (예컨대, 하나 이상의 에칭 기술을 사용하여) 게이트 금속(138) 및 게이트 유전체(136)를 리세스하여 도 38의 어셈블리에 리세스들을 형성하고, 이후 리세스들에 게이트 콘택트들(140)을 형성한 후의 어셈블리를 예시한다. 게이트 콘택트들(140)은 임의의 하나 이상의 재료(예를 들어, 접착 라이너, 장벽 라이너, 하나 이상의 충전 금속 등)를 포함할 수 있다.
도 40은 도 39의 어셈블리로부터 유전체 재료들(122, 142, 154, 및 156)를 제거하여 리세스(168)를 형성한 후의 어셈블리를 예시한다. 리세스들(168)은 아래에 더 논의되는 바와 같이 예정된 S/D 콘택트들(164)의 위치들에 대응할 수 있다. 유전체 재료들(122, 142, 154, 및 156)을 제거하기 위해 임의의 적절한 에칭 기술들이 사용될 수 있다.
도 41은 그 인접한 유전체 재료 영역들이 유전체 재료(118)보다 두꺼울(따라서, 그 길이들(252)이 더 작아질) S/D 콘택트들(164)에 대응할 그러한 리세스들(168)만을 노출시키도록 도 40의 어셈블리 상에 마스크 재료(160)를 퇴적하고 패터닝한 후의 어셈블리를 예시한다. 예를 들어, 도 41은 하나의 노출된 리세스(168)(도 1의 S/D 콘택트(164-1)에 대응하는 리세스(168))만을 도시하지만, 마스크 재료(160)는 임의의 수 및 배열의 리세스들(168)을 노출시키도록 패터닝될 수 있다.
도 42는, 도시된 바와 같이, 도 41의 어셈블리 상에 유전체 재료(162)를 등각으로 퇴적하고, 이어서 수평 표면들 상의 유전체 재료(162)를 제거하기 위해 지향성 "하향" 에칭을 수행하여, 노출된 표면들의 측면들 상에 유전체 재료(162)를 "스페이서들"로서 남긴 후의 어셈블리를 예시한다. 일부 실시예들에서, 유전체 재료(162)는 유전체 재료(118)와 동일한 재료 조성을 가질 수 있는 반면, 다른 실시예들에서, 유전체 재료(162)는 상이한 재료 조성을 가질 수 있다. 이러한 방식으로, S/D 콘택트(164-1)에 인접할 유전체 재료 영역들은 다른 "마스킹된" S/D 콘택트들(164)에 인접할 유전체 재료 영역들에 비해 "두껍게" 된다.
도 43은 도 42의 어셈블리를 평탄화하여 게이트 콘택트들(140) 위의 유전체 재료(162) 및 마스크 재료(160)를 제거하고, 이후 나머지 마스크 재료(160)를 패터닝하여 리세스들을 형성한 후의 어셈블리를 예시한다. 마스크 재료(160)를 패터닝하기 위해 임의의 적절한 기술(예컨대, 리소그래피 기술)이 사용될 수 있다. 도 43의 어셈블리는 도시된 바와 같이, S/D 콘택트들(164)에 대응하는 위치들에 리세스들을 포함할 수 있다.
도 44는 도 43의 어셈블리의 리세스들에 S/D 콘택트들(164)을 형성한 후의 어셈블리를 예시한다. S/D 콘택트들(164)은 임의의 하나 이상의 재료(예를 들어, 접착 라이너, 장벽 라이너, 하나 이상의 충전 금속 등)를 포함할 수 있다. 도 44의 어셈블리는 도 1의 IC 구조체(100)의 형태를 취할 수 있다. 특히, 도 44의 어셈블리는 도시된 바와 같이, 상이한 길이들(252)을 갖는 적어도 일부 S/D 콘택트들(164)을 포함할 수 있다.
도 41 내지 도 43의 동작들은 리세스들(168)에 유전체 재료의 추가적인 스페이서들을 선택적으로 형성하고, 그럼으로써 상이한 길이들(252)을 갖는 S/D 콘택트들(164)을 생성하기 위해 원하는 만큼 자주 반복될 수 있다. 예를 들어, 도 45는 S/D 콘택트(164-1)가 2개의 유전체 재료 층(유전체 재료들(118 및 162))을 포함하는 인접한 유전체 재료 영역들을 갖는 반면, S/D 콘택트(164-2)가 3개의 유전체 재료 층(유전체 재료들(118, 162, 및 166))을 포함하는 인접한 유전체 재료 영역들을 갖는 IC 구조체를 예시한다. 유전체 재료(166)와 같은 추가적인 유전체 재료들은 유전체 재료(118) 또는 유전체 재료(162)와 동일한 재료 조성, 또는 상이한 재료 조성들을 가질 수 있다. 다양한 유전체 재료 층들(162 및 166)도 역시 임의의 원하는 두께를 가질 수 있다.
일부 실시예들에서, 리세스(168)에서의 유전체 재료의 스페이서의 두께는 리세스(168)를 완전히 없애고, 이에 의해 예정된 S/D 콘택트(164)를 "디파퓰레이트(depopulate)"하기에 충분히 두껍게 선택될 수 있다. 도 46은 추가적인 유전체 재료들(162 및 166)에 의해 폐쇄되는, 디파퓰레이트된 S/D 콘택트(254)를 포함하는 IC 구조체(100)를 예시한다. 앞서 언급된 바와 같이, 이러한 "디파퓰레이트된" S/D 콘택트는, "더미" S/D 콘택트(즉, 존재하지만 활용되지 않는 S/D 콘택트(164))를 이용하는 것과 연관된 바람직하지 않은 기생을 감소시킴으로써 (연관된 S/D 영역들(128/130)에의 어떠한 전기적 콘택트도 필요하지 않은) 디바이스 영역(206)의 내부에서의 예정된 S/D 콘택트들에 대해 유용할 수 있다. 도 46이 유전체 재료의 2개의 추가 층(유전체 재료(162 및 166))이 예상된 S/D 콘택트를 디파퓰레이트하기 위해 이용되는 실시예를 예시하지만, 디파퓰레이팅트 S/D 콘택트(254)는 유전체 재료의 단일 추가 층 또는 유전체 재료의 2개보다 많은 추가 층을 이용하여 제조될 수 있다. 디파퓰레이트된 S/D 콘택트(254)에서의 유전체 재료(166)의 스페이서들은, 도시된 바와 같이, 중앙에 심(seam)이 있는, 유전체 재료(166)의 단일의 연속적인 U자형 부분에 의해 제공될 수 있다는 것을 유의하라.
앞서 주목한 바와 같이, 일부 실시예들에서, 채널 재료(106)는 임의의 원하는 배열을 가질 수 있다. 예를 들어, 도 47은 채널 재료(106)가 하나 이상의 나노와이어 대신에 핀으로서 배열되는 IC 구조체(100)를 예시한다; 다른 실시예들에서, 채널 재료(106)는 핀 및 나노와이어들, 또는 다른 배열들을 포함할 수 있다. 도 47의 것과 같은 IC 구조체(100)는 적절한 대로(예를 들어, "릴리즈" 동작들을 생략하는 등) 본 명세서에 개시된 제조 공정들을 이용하여 제조될 수 있다.
앞서 주목한 바와 같이, 첨부 도면들 중 다양한 도면들에 묘사된 IC 구조체(100)에서의 S/D 영역들(128/130)의 특정 배열은 단순히 예시적인 것이며, 임의의 원하는 배열이 사용될 수 있다. 도 48은, 예를 들어, S/D 영역들(128/130)의 상이한 배열을 갖는 IC 구조체(100)를 묘사한다. 특히, 도 48의 IC 구조체(100)는, S/D 영역들(128)과 S/D 영역들(130) 사이의 경계가 인접한 채널 영역들(202) 사이에 있고 그에 평행하도록 하드마스크들(126/127)을 패터닝함으로써 제조될 수 있다. S/D 영역들(128/130)의 임의의 다른 원하는 배열이 본 개시내용에 따라 구현될 수 있다.
일부 실시예들에서, 유전체 재료(118) 주위의 반복된 퇴적 및 에칭 동작들은 유전체 재료(118)의 "캡"이 유전체 재료(120) 위로 연장되도록 수행될 수 있다. 도 49는 본 명세서에서의 "A" 하위 도면들의 관점을 공유하는, 그러한 IC 구조체(100)의 측단면도이다. 결과적인 유전체 재료(118)는 뒤집힌 "U"와 동일한 것을 가질 수 있고, U자형 유전체 재료(112)에 내포될 수 있다. 본 명세서에 개시된 실시예들 중 임의의 것은 도 49의 구조체를 갖는 유전체 재료(118)를 포함할 수 있다.
본 명세서에 개시되는 IC 구조체들(100)은 임의의 적절한 전자 컴포넌트에 포함될 수 있다. 도 50 내지 도 54는 본 명세서에 개시된 IC 구조체들(100) 중 임의의 것을 포함할 수 있는 장치들의 다양한 예들을 예시한다.
도 50은 본 명세서에 개시된 실시예들 중 임의의 것에 따른 하나 이상의 IC 구조체(100)를 포함할 수 있는 웨이퍼(1500) 및 다이들(1502)의 평면도이다. 웨이퍼(1500)는 반도체 재료로 구성될 수 있고, 웨이퍼(1500)의 표면 상에 형성된 IC 구조체들(예를 들어, 본 명세서에 개시된 IC 구조체들(100))을 갖는 하나 이상의 다이(1502)를 포함할 수 있다. 다이들(1502) 각각은 임의의 적절한 IC를 포함하는 반도체 제품의 반복 유닛일 수 있다. 반도체 제품의 제조가 완료된 후에, 웨이퍼(1500)는 다이들(1502)이 서로 분리되어 반도체 제품의 개별 "칩들"을 제공하는 싱귤레이션 공정를 겪을 수 있다. 다이(1502)는 하나 이상의 IC 구조체(100)(예를 들어, 도 51을 참조하여 이하에서 논의됨), 하나 이상의 트랜지스터(예를 들어, 도 51을 참조하여 이하에서 논의되는 트랜지스터들 중 일부), 및/또는 전기 신호들을 트랜지스터들에 라우팅하기 위한 지원 회로뿐만 아니라 임의의 다른 IC 컴포넌트들을 포함할 수 있다. 일부 실시예들에서, 웨이퍼(1500) 또는 다이(1502)는 메모리 디바이스(예를 들어, SRAM(static RAM) 디바이스, MRAM(magnetic RAM) 디바이스, RRAM(resistive RAM) 디바이스, CBRAM(conductive-bridging RAM) 디바이스 등과 같은 RAM(random access memory) 디바이스), 로직 디바이스(예를 들어, AND, OR, NAND, 또는 NOR 게이트), 또는 임의의 다른 적절한 회로 소자를 포함할 수 있다. 이 디바이스들 중 다중의 것은 단일 다이(1502) 상에 조합될 수 있다. 예를 들어, 다중 메모리 디바이스에 의해 형성된 메모리 어레이는 처리 디바이스(예를 들어, 도 54의 처리 디바이스(1802)) 또는 메모리 디바이스들에 정보를 저장하거나 메모리 어레이에 저장된 명령어들을 실행하도록 구성되는 다른 로직과 동일한 다이(1502) 상에 형성될 수 있다.
도 51은 본 명세서에 개시된 실시예들 중 임의의 것에 따른 하나 이상의 IC 구조체(100)를 포함할 수 있는 IC 컴포넌트(1600)의 측단면도이다. IC 컴포넌트들(1600) 중 하나 이상은 하나 이상의 다이(1502)(도 50)에 포함될 수 있다. IC 컴포넌트(1600)는 기판(1602)(예를 들어, 도 50의 웨이퍼(1500)) 상에 형성될 수 있고, 다이(예를 들어, 도 50의 다이(1502))에 포함될 수 있다. 기판(1602)은 본 명세서에 개시된 베이스(102)의 실시예들 중 임의의 것의 형태를 취할 수 있다.
IC 컴포넌트(1600)는 기판(1602) 상에 배치된 하나 이상의 디바이스 층(1604)을 포함할 수 있다. 디바이스 층(1604)은 기판(1602) 상에 형성된 하나 이상의 IC 구조체(100), 다른 트랜지스터들, 다이오드들, 또는 다른 디바이스들의 피처들을 포함할 수 있다. 디바이스 층(1604)은, 예를 들어, (예컨대, IC 구조체들(100)을 참조하여 앞서 논의된 실시예들 중 임의의 것에 따라) 소스 및/또는 드레인(S/D) 영역들, S/D 영역들 사이의 전류 흐름을 제어하는 게이트들, S/D 영역들로/로부터 전기 신호들을 라우팅하는 S/D 콘택트들, 및 S/D 영역들로/로부터 전기 신호들을 라우팅하는 게이트 콘택트들을 포함할 수 있다. 디바이스 층(1604)에 포함될 수 있는 트랜지스터들은 임의의 특정 유형 또는 구성으로 제한되지 않으며, 예를 들어, 평면 트랜지스터들, 비평면 트랜지스터들, 또는 이 둘의 조합 중 임의의 하나 이상을 포함할 수 있다. 평면 트랜지스터는 BJT(bipolar junction transistor), HBT(heterojunction bipolar transistor), 또는 HEMT(high-electron-mobility transistor)를 포함할 수 있다. 비평면 트랜지스터들은 (예컨대, IC 구조체들(100)을 참조하여 위에서 논의된 바와 같이) 더블 게이트 트랜지스터들 또는 트라이 게이트 트랜지스터들과 같은 핀펫(FinFET) 트랜지스터들, 및 나노리본 및 나노와이어 트랜지스터들과 같은 랩어라운드 또는 올어라운드 게이트 트랜지스터들을 포함할 수 있다.
전력 및/또는 입력/출력(I/O) 신호들과 같은 전기 신호들은 디바이스 층(1604) 상에 배치된 하나 이상의 인터커넥트 층(인터커넥트 층들(1606-1610)로서 도 51에 예시됨)을 통해 디바이스 층(1604)의 디바이스들(예를 들어, IC 구조체들(100))로 및/또는 그로부터 라우팅될 수 있다. 예를 들어, 디바이스 층(1604)의 전기 전도성 피처들(예컨대, 게이트 콘택트들 및 S/D 콘택트들)이 인터커넥트 층들(1606-1610)의 인터커넥트 구조체들(1628)과 전기적으로 결합될 수 있다. 하나 이상의 인터커넥트 층(1606-1610)은 IC 컴포넌트(1600)의 금속화 스택("ILD 스택"이라고도 지칭됨)(1619)을 형성할 수 있다. 도 51이 디바이스 층(1604)의 한 면에서만 ILD 스택(1619)을 도시하고 있지만, 다른 실시예에서, IC 컴포넌트(1600)는, 디바이스 층(1604)이 2개의 ILD 스택(1619) 사이에 있도록 2개의 ILD 스택(1619)을 포함할 수 있다.
인터커넥트 구조체들(1628)은 매우 다양한 설계들에 따라 전기 신호들을 라우팅하기 위해 인터커넥트 층들(1606-1610) 내에 배열될 수 있다(특히, 배열은 도 51에 묘사된 인터커넥트 구조체들(1628)의 특정 구성에 한정되지 않는다). 특정 수의 인터커넥트 층들(1606-1610)이 도 51에 묘사되어 있지만, 본 개시내용의 실시예들은 묘사된 것보다 더 많거나 더 적은 인터커넥트 층들을 갖는 IC 컴포넌트들을 포함한다.
일부 실시예들에서, 인터커넥트 구조체들(1628)은 금속과 같은 전기 전도성 재료로 충전된 라인들(1628a) 및/또는 비아들(1628b)을 포함할 수 있다. 라인들(1628a)은 디바이스 층(1604)이 그 상에 형성되는 기판(1602)의 표면과 실질적으로 평행한 평면의 방향으로 전기 신호들을 라우팅하도록 배열될 수 있다. 예를 들어, 라인들(1628a)은 도 51의 관점에서 지면으로 들어가고 지면으로부터 나오는 방향으로 전기 신호들을 라우팅할 수 있다. 비아들(1628b)은 디바이스 층(1604)이 그 상에 형성되는 기판(1602)의 표면에 실질적으로 수직인 평면의 방향으로 전기 신호들을 라우팅하도록 배열될 수 있다. 일부 실시예들에서, 비아들(1628b)은 상이한 인터커넥트 층들(1606-1610)의 라인들(1628a)을 함께 전기적으로 결합할 수 있다.
인터커넥트 층들(1606-1610)은, 도 51에 도시된 바와 같이, 인터커넥트 구조체들(1628) 사이에 배치된 유전체 재료(1626)를 포함할 수 있다. 일부 실시예들에서, 인터커넥트 층들(1606-1610) 중 상이한 것들에서의 인터커넥트 구조체들(1628) 사이에 배치된 유전체 재료(1626)는 상이한 조성들을 가질 수 있다; 다른 실시예들에서, 상이한 인터커넥트 층들(1606-1610) 사이의 유전체 재료(1626)의 조성은 동일할 수 있다.
제1 인터커넥트 층(1606)은 디바이스 층(1604) 위에 형성될 수 있다. 일부 실시예들에서, 제1 인터커넥트 층(1606)은, 도시된 바와 같이, 라인들(1628a) 및/또는 비아들(1628b)을 포함할 수 있다. 제1 인터커넥트 층(1606)의 라인들(1628a)은 디바이스 층(1604)의 콘택트들(예를 들어, S/D 콘택트들 또는 게이트 콘택트들)과 결합될 수 있다.
제2 인터커넥트 층(1608)은 제1 인터커넥트 층(1606) 위에 형성될 수 있다. 일부 실시예들에서, 제2 인터커넥트 층(1608)은 제2 인터커넥트 층(1608)의 라인들(1628a)을 제1 인터커넥트 층(1606)의 라인들(1628a)과 결합하기 위한 비아들(1628b)을 포함할 수 있다. 명확함을 위해 라인들(1628a) 및 비아들(1628b)이 각각의 인터커넥트 층 내의(예컨대, 제2 인터커넥트 층(1608) 내의) 라인으로 구조적으로 기술되어 있지만, 일부 실시예들에서 라인들(1628a) 및 비아들(1628b)은 구조적으로 및/또는 실질적으로 연속적일 수 있다(예컨대, 듀얼 다마신 공정 동안 동시에 채워짐).
제3 인터커넥트 층(1610)(및, 원하는 경우, 부가의 인터커넥트 층들)이 제2 인터커넥트 층(1608) 또는 제1 인터커넥트 층(1606)과 관련하여 설명된 유사한 기술들 및 구성들에 따라 제2 인터커넥트 층(1608) 상에 연속하여 형성될 수 있다. 일부 실시예들에서, IC 컴포넌트(1600)에서의 금속화 스택(1619)에서 "위로 더 높은" 곳에 있는(즉, 디바이스 층(1604)으로부터 더 멀리 떨어진) 인터커넥트 층들은 더 두꺼울 수 있다.
IC 컴포넌트(1600)는 인터커넥트 층들(1606-1610) 상에 형성된 솔더 레지스트 재료(1634)(예컨대, 폴리이미드 또는 유사한 재료) 및 하나 이상의 전도성 콘택트(1636)를 포함할 수 있다. 도 51에서, 전도성 콘택트들(1636)은 본딩 패드들의 형태를 취하는 것으로 예시되어 있다. 전도성 콘택트들(1636)은 인터커넥트 구조체들(1628)과 전기적으로 결합되고, 디바이스 층(1604)의 전기 신호들을 다른 외부 디바이스들로 라우팅하도록 구성될 수 있다. 예를 들어, IC 컴포넌트(1600)를 포함하는 칩을 또 다른 컴포넌트(예컨대, 회로 보드)와 기계적으로 그리고/ 또는 전기적으로 결합시키기 위해 솔더 본드들이 하나 이상의 전도성 콘택트(1636) 상에 형성될 수 있다. IC 컴포넌트(1600)는 인터커넥트 층들(1606-1610)로부터 전기 신호들을 라우팅하기 위한 추가적인 또는 대안적인 구조체들을 포함할 수 있다; 예를 들어, 전도성 콘택트들(1636)은 전기 신호들을 외부 컴포넌트들에 라우팅하는 다른 유사한 피처들(예컨대, 포스트들)을 포함할 수 있다. IC 컴포넌트(1600)가 디바이스 층(1604)의 각각의 대향하는 면에 ILD 스택(1619)을 포함하는 실시예들에서, IC 컴포넌트(1600)는 ILD 스택(1619)들 각각 상의 전도성 콘택트들(1636)을 포함할 수 있어서 (IC 컴포넌트(1600)에의 인터커넥션들이 IC 컴포넌트(1600)의 2개의 대향하는 면 상에 형성되는 것을 허용한다).
도 52는 본 명세서에 개시된 실시예들 중 임의의 것에 따른 하나 이상의 IC 구조체(100)를 포함할 수 있는 예시적인 IC 패키지(1650)의 측단면도이다. 일부 실시예들에서, IC 패키지(1650)는 시스템-인-패키지(system-in-package, SiP)일 수 있다.
패키지 기판(1652)은 유전체 재료(예컨대, 세라믹, 빌드업 막(buildup film), 그 안에 충전재 입자들을 갖는 에폭시 막, 유리, 유기 재료, 무기 재료, 유기 재료와 무기 재료의 조합들, 상이한 재료들로 형성된 매립된 부분들 등)로 형성될 수 있고, 면(1672)과 면(1674) 사이의, 또는 면(1672) 상의 상이한 위치들 사이의, 및/또는 면(1674) 상의 상이한 위치들 사이의 유전체 재료를 통해 연장되는 전도성 경로들을 가질 수 있다. 이 전도성 경로들은 도 51을 참조하여 앞서 논의된 인터커넥트들(1628) 중 임의의 것의 형태를 취할 수 있다.
패키지 기판(1652)은 패키지 기판(1652)을 통한 전도성 경로들(도시되지 않음)에 결합되는 전도성 콘택트들(1663)을 포함할 수 있어서, 다이들(1656) 및/또는 인터포저(1657) 내의 회로가 전도성 콘택트들(1664) 중 다양한 것들에 전기적으로 결합하는 것을 허용한다.
IC 패키지(1650)는 인터포저(1657)의 전도성 콘택트들(1661), 제1 레벨 인터커넥트들(1665), 및 패키지 기판(1652)의 전도성 콘택트들(1663)을 통해 패키지 기판(1652)에 결합된 인터포저(1657)를 포함할 수 있다. 도 52에 예시된 제1 레벨 인터커넥트들(1665)은 솔더 범프들이지만, 임의의 적절한 제1 레벨 인터커넥트들(1665)이 이용될 수 있다. 일부 실시예들에서, IC 패키지(1650)에 인터포저(1657)가 포함되지 않을 수 있다; 그 대신에, 다이들(1656)은 제1 레벨 인터커넥트들(1665)에 의해 면(1672)에서 전도성 콘택트들(1663)에 직접 결합될 수 있다. 보다 일반적으로, 하나 이상의 다이(1656)가 임의의 적절한 구조체(예컨대, 실리콘 브리지, 유기 브리지, 하나 이상의 도파관, 하나 이상의 인터포저, 와이어본드들 등)를 통해 패키지 기판(1652)에 결합될 수 있다.
IC 패키지(1650)는 다이들(1656)의 전도성 콘택트들(1654), 제1 레벨 인터커넥트들(1658), 및 인터포저(1657)의 전도성 콘택트들(1660)을 통해 인터포저(1657)에 결합된 하나 이상의 다이(1656)를 포함할 수 있다. 전도성 콘택트들(1660)은 인터포저(1657)를 통해 전도성 경로들(도시되지 않음)에 결합될 수 있어서, 다이들(1656) 내의 회로가 전도성 콘택트들(1661) 중 다양한 것들에 (또는 도시되지 않은, 인터포저(1657)에 포함되는 다른 디바이스들에) 전기적으로 결합하도록 허용한다. 도 52에 예시된 제1 레벨 인터커넥트들(1658)은 솔더 범프들이지만, 임의의 적절한 제1 레벨 인터커넥트들(1658)이 이용될 수 있다. 본 명세서에서 사용될 때, "전도성 콘택트"는 상이한 컴포넌트들 사이의 인터페이스로서 역할하는 전도성 재료(예를 들어, 금속)의 일부를 지칭할 수 있다; 전도성 콘택트들은 컴포넌트의 표면에 리세스되거나, 그와 같은 높이이거나, 또는 그로부터 연장될 수 있으며, 임의의 적절한 형태(예를 들어, 전도성 패드 또는 소켓)를 취할 수 있다.
일부 실시예들에서, 언더필 재료(1666)가 제1 레벨 인터커넥트들(1665) 주위에서 패키지 기판(1652)과 인터포저(1657) 사이에 배치될 수 있고, 몰드 화합물(1668)이 다이들(1656) 및 인터포저(1657) 주위에서 그리고 패키지 기판(1652)과 접촉하여 배치될 수 있다. 일부 실시예들에서, 언더필 재료(1666)는 몰드 화합물(1668)과 동일할 수 있다. 언더필 재료(1666) 및 몰드 화합물(1668)을 위해 이용될 수 있는 예시적인 재료들은 적절한 것으로서 에폭시 몰드 재료들이다. 제2 레벨 인터커넥트들(1670)이 전도성 콘택트들(1664)에 결합될 수 있다. 도 52에 도시된 제2 레벨 인터커넥트들(1670)은 (예를 들어, 볼 그리드 어레이 배열의 경우) 솔더 볼들이지만, 임의의 적절한 제2 레벨 인터커넥트들(1670)(예를 들어, 핀 그리드 어레이 배열(pin grid array arrangement)에서의 핀들 또는 랜드 그리드 어레이 배열(land grid array arrangement)에서 랜드들)이 이용될 수 있다. 제2 레벨 인터커넥트들(1670)은, 본 기술분야에 알려진 바와 같이 그리고 도 53을 참조하여 이하에서 논의되는 바와 같이, IC 패키지(1650)를 회로 보드(예를 들어, 마더보드), 인터포저, 또는 또 다른 IC 패키지와 같은 또 다른 컴포넌트에 결합하는데 이용될 수 있다.
다이들(1656)은 본 명세서에서 논의된 다이(1502)의 실시예들 중 임의의 것의 형태를 취할 수 있다(예컨대, IC 컴포넌트(1600)의 실시예들 중 임의의 것을 포함할 수 있다). IC 패키지(1650)가 다중 다이(1656)를 포함하는 실시예들에서, IC 패키지(1650)는 멀티 칩 패키지(multi-chip package, MCP)라고 지칭될 수 있다. 다이들(1656)은 임의의 원하는 기능성을 수행하는 회로를 포함할 수 있다. 예를 들어, 다이들(1656) 중 하나 이상은 로직 다이들(예를 들어, 실리콘 기반 다이들)일 수 있고, 다이들(1656) 중 하나 이상은 메모리 다이들(예를 들어, 고 대역폭 메모리)일 수 있다. 일부 실시예들에서, 다이(1656)는 (예를 들어, 도 50 및 도 51을 참조하여 위에서 논의된 바와 같이) 하나 이상의 IC 구조체(100)를 포함할 수 있다.
도 52에 예시된 IC 패키지(1650)가 플립 칩 패키지이지만, 다른 패키지 아키텍처들이 사용될 수 있다. 예를 들어, IC 패키지(1650)는 임베딩된 웨이퍼 레벨 볼 그리드 어레이(embedded wafer-level ball grid array, eWLB) 패키지와 같은 볼 그리드 어레이(BGA) 패키지일 수 있다. 또 다른 예에서, IC 패키지(1650)는 웨이퍼 레벨 칩 스케일 패키지(wafer-level chip scale package, WLCSP) 또는 패널 팬아웃(FO) 패키지일 수 있다. 도 52의 IC 패키지(1650)에는 2개의 다이(1656)가 예시되어 있지만, IC 패키지(1650)는 임의의 원하는 수의 다이(1656)를 포함할 수 있다. IC 패키지(1650)는 패키지 기판(1652)의 제1 면(1672) 또는 제2 면(1674) 상에, 또는 인터포저(1657)의 어느 한 면 상에 배치된 표면 실장 저항기들, 커패시터들, 및 인덕터들과 같은 부가의 수동 컴포넌트들을 포함할 수 있다. 더 일반적으로, IC 패키지(1650)는 본 기술분야에 알려진 임의의 다른 능동 또는 수동 컴포넌트들을 포함할 수 있다.
도 53은 본 명세서에 개시된 실시예들 중 임의의 것에 따른 하나 이상의 IC 구조체(100)를 포함하는 하나 이상의 IC 패키지 또는 다른 전자 컴포넌트들(예컨대, 다이)를 포함할 수 있는 IC 컴포넌트 어셈블리(1700)의 측단면도이다. IC 컴포넌트 어셈블리(1700)는 회로 보드(1702)(이것은 예를 들어, 마더보드일 수 있음) 상에 배치된 다수의 컴포넌트를 포함한다. IC 컴포넌트 어셈블리(1700)는 회로 보드(1702)의 제1 면(1740) 및 회로 보드(1702)의 대향하는 제2 면(1742) 상에 배치된 컴포넌트들을 포함한다; 일반적으로, 컴포넌트들은 한쪽 면 또는 양쪽 면(1740 및 1742) 상에 배치될 수 있다. IC 컴포넌트 어셈블리(1700)를 참조하여 아래에 논의되는 IC 패키지들 중 임의의 것은 도 52를 참조하여 위에 논의된 IC 패키지(1650)의 실시예들 중 임의의 것의 형태를 취할 수 있다(예를 들어, 다이에서의 하나 이상의 IC 구조체(100)를 포함할 수 있다).
일부 실시예들에서, 회로 보드(1702)는 유전체 재료의 층들에 의해 서로 분리되고 전기 전도성 비아들에 의해 인터커넥트되는 다중의 금속 층을 포함하는 인쇄 회로 보드(printed circuit board, PCB)일 수 있다. 금속 층들 중 임의의 하나 이상은 회로 보드(1702)에 결합된 컴포넌트들 사이에서 (선택적으로 다른 금속 층들과 함께) 전기 신호들을 라우팅하기 위해 원하는 회로 패턴으로 형성될 수 있다. 다른 실시예들에서, 회로 보드(1702)는 비-PCB 기판일 수 있다.
도 53에 예시된 IC 컴포넌트 어셈블리(1700)는 결합 컴포넌트들(1716)에 의해 회로 보드(1702)의 제1 면(1740)에 결합되는 패키지-온-인터포저 구조체(1736)를 포함한다. 결합 컴포넌트들(1716)은 패키지-온-인터포저 구조체(1736)를 회로 보드(1702)에 전기적으로 그리고 기계적으로 결합시킬 수 있고, (도 53에 도시된 바와 같은) 솔더 볼들, 소켓의 메일(male) 및 피메일(female) 부분들, 접착제, 언더필 재료, 및/또는 임의의 다른 적절한 전기적 및/또는 기계적 결합 구조체를 포함할 수 있다.
패키지-온-인터포저 구조체(1736)는 결합 컴포넌트들(1718)에 의해 패키지 인터포저(1704)에 결합된 IC 패키지(1720)를 포함할 수 있다. 결합 컴포넌트들(1718)은, 결합 컴포넌트들(1716)을 참조하여 앞서 논의된 형태들과 같은, 응용을 위한 임의의 적절한 형태를 취할 수 있다. 단일 IC 패키지(1720)가 도 53에 도시되어 있지만, 다중의 IC 패키지가 패키지 인터포저(1704)에 결합될 수 있다; 실제로, 부가의 인터포저들이 패키지 인터포저(1704)에 결합될 수 있다. 패키지 인터포저(1704)는 회로 보드(1702)와 IC 패키지(1720)를 브리지하기 위해 사용되는 개재 기판을 제공할 수 있다. IC 패키지(1720)는, 예를 들어, 다이(도 50의 다이(1502)), IC 컴포넌트(예를 들어, 도 51의 IC 컴포넌트(1600)), 또는 임의의 다른 적절한 컴포넌트이거나 이를 포함할 수 있다. 일반적으로, 인터포저(1704)는 연결을 보다 넓은 피치로 확산(spread)시키거나 연결을 상이한 연결로 리라우팅(reroute)할 수 있다. 예를 들어, 패키지 인터포저(1704)는 IC 패키지(1720)(예컨대, 다이)를, 회로 보드(1702)에 결합시키기 위한 결합 컴포넌트들(1716)의 BGA 전도성 콘택트들의 세트에 결합시킬 수 있다. 도 53에 예시된 실시예에서, IC 패키지(1720) 및 회로 보드(1702)는 패키지 인터포저(1704)의 대향 측면들에 부착된다; 다른 실시예들에서, IC 패키지(1720) 및 회로 보드(1702)는 패키지 인터포저(1704)의 동일한 측면에 부착될 수 있다. 일부 실시예들에서, 3개 이상의 컴포넌트가 패키지 인터포저(1704)에 의해 인터커넥트될 수 있다.
일부 실시예들에서, 패키지 인터포저(1704)는 유전체 재료의 층들에 의해 서로 분리되고 전기 전도성 비아들에 의해 인터커넥트되는 다중의 금속 층을 포함하는 PCB로서 형성될 수 있다. 일부 실시예들에서, 패키지 인터포저(1704)는 에폭시 수지, 유리섬유 강화(fiberglass-reinforced) 에폭시 수지, 무기 충전재들을 갖는 에폭시 수지, 세라믹 재료, 또는 폴리이미드와 같은 폴리머 재료로 형성될 수 있다. 일부 실시예들에서, 인터포저(1704)는 실리콘, 게르마늄, 및 다른 III-V족 및 IV족 재료들과 같이, 반도체 기판에 사용하기 위해 위에서 설명한 동일한 재료들을 포함할 수 있는 대안적인 강성 또는 연성 재료들로 형성될 수 있다. 패키지 인터포저(1704)는 TSV(through-silicon via)들(1706)을 포함하지만 이들로 제한되지는 않는, 금속 라인들(1710) 및 비아들(1708)을 포함할 수 있다. 패키지 인터포저(1704)는 수동 및 능동 디바이스들 둘 다를 포함하는 임베딩된 디바이스들(1714)을 추가로 포함할 수 있다. 그러한 디바이스들은 커패시터들, 디커플링 커패시터들(decoupling capacitors), 저항기들, 인덕터들, 퓨즈들, 다이오드들, 트랜스포머들, 센서들, 및 정전기 방전(electrostatic discharge, ESD) 디바이스들, 및 메모리 디바이스들을 포함할 수 있지만 이들로 제한되지는 않는다. 무선 주파수 디바이스들, 전력 증폭기들, 전력 관리 디바이스들, 안테나들, 어레이들, 센서들, 및 MEMS(microelectromechanical systems) 디바이스들과 같은 보다 복잡한 디바이스들이 또한 패키지 인터포저(1704) 상에 형성될 수 있다. 패키지-온-인터포저 구조체(1736)는 본 기술분야에 공지된 패키지-온-인터포저 구조체들 중 임의의 것의 형태를 취할 수 있다.
IC 컴포넌트 어셈블리(1700)는 결합 컴포넌트들(1722)에 의해 회로 보드(1702)의 제1 면(1740)에 결합된 IC 패키지(1724)를 포함할 수 있다. 결합 컴포넌트들(1722)은 결합 컴포넌트들(1716)을 참조하여 앞서 논의된 실시예들 중 임의의 것의 형태를 취할 수 있고, IC 패키지(1724)는 IC 패키지(1720)를 참조하여 앞서 논의된 실시예들 중 임의의 것의 형태를 취할 수 있다.
도 53에 예시된 IC 컴포넌트 어셈블리(1700)는 결합 컴포넌트들(1728)에 의해 회로 보드(1702)의 제2 면(1742)에 결합되는 패키지-온-패키지 구조체(1734)를 포함한다. 패키지-온-패키지 구조체(1734)는 IC 패키지(1726)가 회로 보드(1702)와 IC 패키지(1732) 사이에 배치되도록 결합 컴포넌트들(1730)에 의해 함께 결합된 IC 패키지(1726) 및 IC 패키지(1732)를 포함할 수 있다. 결합 컴포넌트들(1728 및 1730)은 앞서 논의된 결합 컴포넌트들(1716)의 실시예들 중 임의의 것의 형태를 취할 수 있고, IC 패키지들(1726 및 1732)은 앞서 논의된 IC 패키지(1720)의 실시예들 중 임의의 것의 형태를 취할 수 있다. 패키지-온-패키지 구조체(1734)는 본 기술분야에 공지된 패키지-온-패키지 구조체들 중 임의의 것에 따라 구성될 수 있다.
도 54는 본 명세서에 개시된 실시예들 중 임의의 것에 따른 하나 이상의 IC 구조체(100)를 포함할 수 있는 예시적인 전기 디바이스(1800)의 블록도이다. 예를 들어, 전기 디바이스(1800)의 컴포넌트들 중 임의의 적절한 것들은 본 명세서에 개시된 IC 컴포넌트 어셈블리들(1700), IC 패키지들(1650), IC 컴포넌트들(1600), 또는 다이들(1502) 중 하나 이상을 포함할 수 있다. 도 54에서는 다수의 컴포넌트가 전기 디바이스(1800)에 포함된 것으로서 예시되어 있지만, 이 컴포넌트들 중 임의의 하나 이상은, 응용을 위해 적절한 경우, 생략되거나 중복될 수 있다. 일부 실시예들에서, 전기 디바이스(1800)에 포함된 컴포넌트들 중 일부 또는 전부는 하나 이상의 마더보드에 부착될 수 있다. 일부 실시예들에서, 이러한 컴포넌트들 중 일부 또는 전부는 단일 SoC(system-on-a-chip) 다이 상에 제조된다.
추가적으로, 다양한 실시예들에서, 전기 디바이스(1800)는 도 54에 예시된 컴포넌트들 중 하나 이상을 포함하지 않을 수 있지만, 전기 디바이스(1800)는 하나 이상의 컴포넌트에 결합하기 위한 인터페이스 회로를 포함할 수 있다. 예를 들어, 전기 디바이스(1800)는 디스플레이 디바이스(1806)를 포함하지 않을 수 있지만, 디스플레이 디바이스(1806)가 결합될 수 있는 디스플레이 디바이스 인터페이스 회로(예를 들어, 커넥터 및 드라이버 회로)를 포함할 수 있다. 또 다른 세트의 예들에서, 전기 디바이스(1800)는 오디오 입력 디바이스(1824) 또는 오디오 출력 디바이스(1808)를 포함하지 않을 수 있지만, 오디오 입력 디바이스(1824) 또는 오디오 출력 디바이스(1808)가 결합될 수 있는 오디오 입력 또는 출력 디바이스 인터페이스 회로(예를 들어, 커넥터들 및 지원 회로)를 포함할 수 있다.
전기 디바이스(1800)는 처리 디바이스(1802)(예를 들어, 하나 이상의 처리 디바이스)를 포함할 수 있다. 본 명세서에서 사용되는 바와 같이, "처리 디바이스" 또는 "프로세서"라는 용어는 레지스터들 및/또는 메모리로부터의 전자 데이터를 처리하여 그 전자 데이터를 레지스터들 및/또는 메모리에 저장될 수 있는 다른 전자 데이터로 변환하는 임의의 디바이스 또는 디바이스의 부분을 지칭할 수 있다. 처리 디바이스(1802)는 하나 이상의 DSP(digital signal processor), ASIC(application-specific integrated circuit)들, CPU(central processing unit)들, GPU(graphics processing unit)들, 암호 프로세서(cryptoprocessor)들(하드웨어 내에서 암호 알고리즘들을 실행하는 전문화된 프로세서들), 서버 프로세서들, 또는 임의의 다른 적절한 처리 디바이스들을 포함할 수 있다. 전기 디바이스(1800)는 메모리(1804)를 포함할 수 있고, 메모리 자체는 휘발성 메모리(예컨대, 동적 랜덤 액세스 메모리(DRAM)), 비휘발성 메모리(예컨대, 판독 전용 메모리(ROM)), 플래시 메모리, 솔리드 스테이트 메모리, 및/또는 하드 드라이브와 같은 하나 이상의 메모리 디바이스를 포함할 수 있다. 일부 실시예들에서, 메모리(1804)는 다이를 처리 디바이스(1802)와 공유하는 메모리를 포함할 수 있다. 이 메모리는 캐시 메모리로서 사용될 수 있으며 임베딩된 동적 랜덤 액세스 메모리(embedded dynamic random access memory, eDRAM) 또는 스핀 전달 토크 자기 랜덤 액세스 메모리(spin transfer torque magnetic random access memory, STT-MRAM)를 포함할 수 있다.
일부 실시예들에서, 전기 디바이스(1800)는 통신 칩(1812)(예를 들어, 하나 이상의 통신 칩)을 포함할 수 있다. 예를 들어, 통신 칩(1812)은 전기 디바이스(1800)로/로부터 데이터를 전송하기 위해 무선 통신을 관리하도록 구성될 수 있다. 용어 "무선" 및 그 파생어들은 비고체 매체(nonsolid medium)를 통해 변조된 전자기 방사를 사용하여 데이터를 통신할 수 있는 회로들, 디바이스들, 시스템들, 방법들, 기술들, 통신 채널들 등을 기술하기 위해 사용될 수 있다. 이 용어가 연관된 디바이스들이 어떤 유선들도 포함하지 않는다는 것을 함의하지는 않지만, 일부 실시예들에서는 그렇지 않을 수 있다.
통신 칩(1812)은, 이에 제한되지는 않지만, Wi-Fi를 포함하는 IEEE(Institute for Electrical and Electronic Engineers) 표준(IEEE 802.11 패밀리), IEEE 802.16 표준(예를 들어, IEEE 802.16-2005 수정판), 임의의 수정판, 업데이트, 및/또는 개정판과 함께 하는 LTE(Long-Term Evolution) 프로젝트(예를 들어, 어드밴스드 LTE 프로젝트, UMB(ultra mobile broadband) 프로젝트("3GPP2"로도 지칭됨), 등)를 포함하는 다수의 무선 표준 또는 프로토콜 중 임의의 것을 구현할 수 있다. IEEE 802.16 호환 BWA(broadband wireless access) 네트워크들은 일반적으로, IEEE 802.16 표준들에 대한 부합성 및 상호운용성 평가들을 통과한 제품들을 위한 인증 마크인, Worldwide Interoperability for Microwave Access를 나타내는 약어인 WiMAX 네트워크라고 불린다. 통신 칩(1812)은 GSM(Global System for Mobile Communication), GPRS(General Packet Radio Service), UMTS(Universal Mobile Telecommunications System), HSPA(High Speed Packet Access), E-HSPA(Evolved HSPA), 또는 LTE 네트워크에 따라 동작할 수 있다. 통신 칩(1812)은 EDGE(Enhanced Data for GSM Evolution), GERAN(GSM EDGE Radio Access Network), UTRAN(Universal Terrestrial Radio Access Network), 또는 E-UTRAN(Evolved UTRAN)에 따라 동작할 수 있다. 통신 칩(1812)은 CDMA(Code Division Multiple Access), TDMA(Time Division Multiple Access), DECT(Digital Enhanced Cordless Telecommunications), EV-DO(Evolution-Data Optimized), 및 이들의 파생물들은 물론이고, 3G, 4G, 5G, 및 그 이상으로 지정되는 임의의 다른 무선 프로토콜들에 따라 동작할 수 있다. 통신 칩(1812)은 다른 실시예들에서 다른 무선 프로토콜들에 따라 동작할 수 있다. 전기 디바이스(1800)는 무선 통신들을 용이하게 하기 위한 및/또는 (AM 또는 FM 무선 송신들과 같은) 다른 무선 통신들을 수신하기 위한 안테나(1822)를 포함할 수 있다.
일부 실시예들에서, 통신 칩(1812)은, 전기, 광학, 또는 임의의 다른 적절한 통신 프로토콜들(예컨대, 이더넷)과 같은 유선 통신을 관리할 수 있다. 앞서 유의한 바와 같이, 통신 칩(1812)은 다중의 통신 칩을 포함할 수 있다. 예를 들어, 제1 통신 칩(1812)은 Wi-Fi 또는 블루투스와 같은 단거리 무선 통신들(shorter-range wireless communications)에 전용될 수 있고, 제2 통신 칩(1812)은 GPS(global positioning system), EDGE, GPRS, CDMA, WiMAX, LTE, EV-DO, 또는 다른 것들과 같은 장거리 무선 통신들(longer-range wireless communications)에 전용될 수 있다. 일부 실시예들에서, 제1 통신 칩(1812)은 무선 통신에 전용될 수 있고, 제2 통신 칩(1812)은 유선 통신에 전용될 수 있다.
전기 디바이스(1800)는 배터리/전력 회로(1814)를 포함할 수 있다. 배터리/전력 회로(1814)는 하나 이상의 에너지 저장 디바이스(예를 들어, 배터리들 또는 커패시터들) 및/또는 전기 디바이스(1800)의 컴포넌트들을 전기 디바이스(1800)와 분리된 에너지 소스(예를 들어, AC 라인 전력)에 결합하기 위한 회로를 포함할 수 있다.
전기 디바이스(1800)는 디스플레이 디바이스(1806)(또는 앞서 논의된 바와 같은 대응 인터페이스 회로)를 포함할 수 있다. 디스플레이 디바이스(1806)는, 헤드 업 디스플레이, 컴퓨터 모니터, 프로젝터, 터치스크린 디스플레이, 액정 디스플레이(LCD), 발광 다이오드 디스플레이, 또는 평판 디스플레이와 같은 임의의 시각적 표시기들을 포함할 수 있다.
전기 디바이스(1800)는 오디오 출력 디바이스(1808)(또는 앞서 논의된 바와 같은 대응 인터페이스 회로)를 포함할 수 있다. 오디오 출력 디바이스(1808)는, 스피커, 헤드셋, 또는 이어폰과 같은, 가청 표시기를 생성하는 임의의 디바이스를 포함할 수 있다.
전기 디바이스(1800)는 오디오 입력 디바이스(1824)(또는 앞서 논의된 바와 같은 대응하는 인터페이스 회로)를 포함할 수 있다. 오디오 입력 디바이스(1824)는, 마이크로폰들, 마이크로폰 어레이들, 또는 디지털 기기들(예컨대, MIDI(musical instrument digital interface) 출력을 갖는 기기들)과 같은, 사운드를 나타내는 신호를 생성하는 임의의 디바이스를 포함할 수 있다.
전기 디바이스(1800)는 GPS 디바이스(1818)(또는 앞서 논의된 바와 같은 대응하는 인터페이스 회로)를 포함할 수 있다. GPS 디바이스(1818)는 본 기술분야에 알려진 바와 같이, 위성 기반 시스템과 통신할 수 있고, 전기 디바이스(1800)의 위치를 수신할 수 있다.
전기 디바이스(1800)는 다른 출력 디바이스(1810)(또는 앞서 논의된 바와 같은 대응하는 인터페이스 회로)를 포함할 수 있다. 다른 출력 디바이스(1810)의 예들은 오디오 코덱, 비디오 코덱, 프린터, 다른 디바이스들에 정보를 제공하기 위한 유선 또는 무선 송신기, 또는 부가의 저장 디바이스를 포함할 수 있다.
전기 디바이스(1800)는 다른 입력 디바이스(1820)(또는 앞서 논의된 바와 같은 대응 인터페이스 회로)를 포함할 수 있다. 다른 입력 디바이스(1820)의 예들은 가속도계, 자이로스코프, 나침반, 이미지 캡처 디바이스, 키보드, 마우스, 스타일러스, 터치패드와 같은 커서 제어 디바이스, 바코드 판독기, QR(Quick Response) 코드 판독기, 임의의 센서, 또는 RFID(radio frequency identification) 판독기를 포함할 수 있다.
컴퓨팅 디바이스(1800)는 핸드헬드 또는 모바일 전기 디바이스(예를 들어, 셀 폰, 스마트 폰, 모바일 인터넷 디바이스, 음악 플레이어, 태블릿 컴퓨터, 랩톱 컴퓨터, 넷북 컴퓨터, 울트라북 컴퓨터, PDA(personal digital assistant), 울트라 모바일 개인용 컴퓨터 등), 데스크톱 전기 디바이스, 서버 디바이스 또는 다른 네트워크화된 컴퓨팅 컴포넌트, 프린터, 스캐너, 모니터, 셋톱 박스, 엔터테인먼트 제어 유닛, 차량 제어 유닛, 디지털 카메라, 디지털 비디오 레코더, 또는 웨어러블 전기 디바이스와 같은 임의의 원하는 폼 팩터를 가질 수 있다. 일부 실시예들에서, 전기 디바이스(1800)는 데이터를 처리하는 임의의 다른 전자 디바이스일 수 있다.
이하의 단락들은 본 명세서에 개시된 실시예들의 다양한 예들을 제공한다.
예 1은 집적 회로(IC) 구조체로서: 제1 S/D 영역과 접촉하는 제1 소스/드레인(S/D) 콘택트; 및 제2 S/D 영역과 접촉하는 제2 S/D 콘택트를 포함하고, 여기서 제1 S/D 영역 및 제2 S/D 영역은 동일한 길이를 갖고, 제1 S/D 콘택트 및 제2 S/D 콘택트는 상이한 길이들을 갖는다.
예 2는 예 1의 주제를 포함하고, 제1 S/D 콘택트는 단일 유전체 스페이서에 의해 인접한 게이트 콘택트로부터 이격되고, 제2 S/D 콘택트는 2개 이상의 유전체 스페이서에 의해 인접한 게이트 콘택트로부터 이격되는 것을 추가로 특정한다.
예 3은 예 2의 주제를 포함하고, 유전체 스페이서들의 개개의 유전체 스페이서들이 2 나노미터 내지 10 나노미터의 두께를 갖는 것을 추가로 특정한다.
예 4는 예들 1-3 중 임의의 것의 주제를 포함하고, 제1 S/D 콘택트 및 제2 S/D 콘택트가 그들 사이에 단일 게이트 콘택트를 갖는 것을 추가로 특정한다.
예 5는 예 1-4 중 임의의 것의 주제를 포함하고, 제3 S/D 영역과 접촉하는 제3 S/D 콘택트를 추가로 포함하고; 여기서 제2 S/D 콘택트는 제1 S/D 콘택트와 제3 S/D 콘택트 사이에 있고, 제3 S/D 콘택트는 제1 S/D 콘택트와 동일한 길이를 갖는다.
예 6은 예 5의 주제를 포함하고, 제2 S/D 콘택트의 길이가 제1 S/D 콘택트 및 제3 S/D 콘택트의 길이보다 작은 것을 추가로 특정한다.
예 7은 예들 1-6 중 임의의 것의 주제를 포함하고, 제1 유전체 층이 제1 S/D 콘택트와 제1 S/D 콘택트에 인접한 제1 게이트 콘택트 사이에 있고, 제1 유전체 층이 제2 S/D 콘택트와 제2 S/D 콘택트에 인접한 제2 게이트 콘택트 사이에 있고, 제2 유전체 층이 제2 S/D 콘택트와 제2 게이트 콘택트 사이에 있는 것을 추가로 특정한다.
예 8은 예 1 내지 예 7 중 임의의 것의 주제를 포함하고, 제1 S/D 영역과 접촉하는 채널 영역을 추가로 포함한다.
예 9는 예 8의 주제를 포함하고, 채널 영역이 반도체 핀을 포함하는 것을 추가로 특정한다.
예 10은 예 8 내지 예 9 중 임의의 것의 주제를 포함하고, 채널 영역이 하나 이상의 반도체 와이어를 포함하는 것을 추가로 특정한다.
예 11은 IC(integrated circuit) 구조체이고, 이 IC 구조체는 제1 소스/드레인(S/D) 콘택트; 제2 S/D 콘택트; 및 제1 S/D 콘택트와 제2 S/D 콘택트 사이의 게이트 콘택트를 포함하고; 여기서 제1 S/D 콘택트는 제1 두께를 갖는 제1 유전체 영역에 의해 게이트 콘택트로부터 이격되고, 제2 S/D 콘택트는 제2 두께를 갖는 제2 유전체 영역에 의해 게이트 콘택트로부터 이격되고, 제2 두께는 제1 두께와 상이하다.
예 12는 예 11의 주제를 포함하고, 제1 유전체 영역이 제2 유전체 영역보다 더 적은 유전체 스페이서 층들을 포함하는 것을 추가로 특정한다.
예 13은 예 12의 주제를 포함하고, 유전체 스페이서 층들의 개개의 스페이서 층들이 2 나노미터 내지 10 나노미터의 두께를 갖는 것을 추가로 특정한다.
예 14는 예 11 내지 예 13 중 임의의 것의 주제를 포함하고, 게이트 콘택트가 제1 게이트 콘택트인 것을 추가로 특정하고, IC 구조체가: 제3 S/D 콘택트; 및 제2 S/D 콘택트와 제3 S/D 콘택트 사이의 제2 게이트 콘택트를 추가로 포함하고; 여기서 제3 S/D 콘택트는 제3 두께를 갖는 제3 유전체 영역에 의해 제2 게이트 콘택트로부터 이격되고, 제3 두께는 제2 두께와 상이하다.
예 15는 예 14의 주제를 포함하고, 제3 두께가 제1 두께와 동일한 것을 추가로 특정한다.
예 16은 예 14 내지 예 15 중 임의의 것의 주제를 포함하고, 제2 두께가 제1 두께보다 크고, 제2 두께가 제3 두께보다 큰 것을 추가로 특정한다.
예 17은 예 11 내지 예 16 중 임의의 것의 주제를 포함하고, 제1 유전체 영역이 제1 S/D 콘택트와 게이트 콘택트 사이의 제1 유전체 층을 포함하고, 제2 유전체 영역이 제2 S/D 콘택트와 게이트 콘택트 사이의 제1 유전체 층을 포함하고, 제2 유전체 영역이 제2 S/D 콘택트와 제1 유전체 층 사이의 제2 유전체 층을 포함하는 것을 추가로 특정한다.
예 18은 예 11 내지 예 17 중 임의의 것의 주제를 포함하고, 제1 S/D 영역과 접촉하는 채널 영역을 추가로 포함한다.
예 19는 예 18의 주제를 포함하고, 채널 영역이 반도체 핀을 포함하는 것을 추가로 특정한다.
예 20은 예 18 내지 19 중 임의의 것의 주제를 포함하고, 채널 영역이 하나 이상의 반도체 와이어를 포함하는 것을 추가로 특정한다.
예 21은 IC(integrated circuit) 구조체이고, 이 IC 구조체는: 제1 게이트 콘택트; 제1 게이트 콘택트에 인접한 제2 게이트 콘택트; 및 제1 게이트 콘택트와 제2 게이트 콘택트 사이의 영역을 포함하고, 이 영역은 제1 게이트 콘택트 상의 제1 스페이서, 제2 게이트 콘택트 상의 제2 스페이서, 제1 스페이서 상의 제3 스페이서, 및 제2 스페이서 상의 제4 스페이서를 포함한다.
예 22는 예 21의 주제를 포함하고, 제3 스페이서가 제4 스페이서와 접촉하는 것을 추가로 특정한다.
예 23은 예 22의 주제를 포함하고, 제3 스페이서 및 제4 스페이서가 유전체 재료의 연속적인 부분의 부분들인 것을 추가로 특정한다.
예 24는 예 23의 주제를 포함하고, 유전체 재료의 연속적 부분이 U자형 단면을 갖는 것을 추가로 특정한다.
예 25는 예 21의 주제를 포함하고, 제3 스페이서와 제4 스페이서 사이의 소스/드레인(S/D) 콘택트를 추가로 포함한다.
예 26은 예 21 내지 예 25 중 임의의 것의 주제를 포함하고, 스페이서들 중 적어도 하나가 2 나노미터 내지 10 나노미터의 두께를 갖는 것을 추가로 특정한다.
예 27은 예 21 내지 예 26 중 임의의 것의 주제를 포함하고, 제1 게이트 콘택트와 연관된 채널 영역을 추가로 포함한다.
예 28은 예 27의 주제를 포함하고, 채널 영역이 반도체 핀을 포함하는 것을 추가로 특정한다.
예 29는 예 27 내지 예 28 중 임의의 것의 주제를 포함하고, 채널 영역이 하나 이상의 반도체 와이어를 포함하는 것을 추가로 특정한다.
예 30은 전자 어셈블리이고, 이 전자 어셈블리는: 예 1 내지 예 29 중 임의의 것의 IC 구조체를 포함하는 다이; 및 다이에 전기적으로 결합된 지지부를 포함한다.
예 31은 예 30의 주제를 포함하고, 지지부가 패키지 기판을 포함하는 것을 추가로 특정한다.
예 32는 예 30 내지 예 31 중 임의의 것의 주제를 포함하고, 지지부가 인터포저를 포함하는 것을 추가로 특정한다.
예 33은 예 30 내지 예 31 중 임의의 것의 주제를 포함하고, 지지부가 인쇄 회로 보드를 포함하는 것을 추가로 특정한다.
예 34는 예 30 내지 예 33 중 임의의 것의 주제를 포함하고, 다이 및 지지부 주위의 하우징을 추가로 포함한다.
예 35는 예 34의 주제를 포함하고, 하우징이 핸드헬드 컴퓨팅 디바이스 하우징인 것을 추가로 특정한다.
예 36은 예 34의 주제를 포함하고, 하우징이 서버 하우징인 것을 추가로 특정한다.
예 37은 예 34 내지 예 36 중 임의의 것의 주제를 포함하고, 하우징에 결합된 디스플레이를 추가로 포함한다.
예 38은 예 37의 주제를 포함하고, 디스플레이가 터치스크린 디스플레이인 것을 추가로 특정한다.

Claims (20)

  1. 집적 회로(integrated circuit, IC) 구조체로서:
    제1 S/D(source/drain) 영역과 접촉하는 제1 S/D 콘택트; 및
    제2 S/D 영역과 접촉하는 제2 S/D 콘택트를 포함하고;
    상기 제1 S/D 영역 및 상기 제2 S/D 영역은 동일한 길이를 갖고, 상기 제1 S/D 콘택트 및 상기 제2 S/D 콘택트는 상이한 길이들을 갖는 IC 구조체.
  2. 제1항에 있어서,
    상기 제1 S/D 콘택트는 단일 유전체 스페이서에 의해 인접한 게이트 콘택트로부터 이격되고, 상기 제2 S/D 콘택트는 2개 이상의 유전체 스페이서에 의해 인접한 게이트 콘택트로부터 이격되는 IC 구조체.
  3. 제1항에 있어서,
    상기 제1 S/D 콘택트 및 상기 제2 S/D 콘택트는 그들 사이에 단일 게이트 콘택트를 갖는 IC 구조체.
  4. 제1항에 있어서,
    제3 S/D 영역과 접촉하는 제3 S/D 콘택트를 추가로 포함하고;
    상기 제2 S/D 콘택트는 상기 제1 S/D 콘택트와 상기 제3 S/D 콘택트 사이에 있고, 상기 제3 S/D 콘택트는 상기 제1 S/D 콘택트와 동일한 길이를 갖는 IC 구조체.
  5. 제4항에 있어서,
    상기 제2 S/D 콘택트의 길이는 상기 제1 S/D 콘택트 및 상기 제3 S/D 콘택트의 길이보다 작은 IC 구조체.
  6. 제1항에 있어서,
    제1 유전체 층이 상기 제1 S/D 콘택트와 상기 제1 S/D 콘택트에 인접한 제1 게이트 콘택트 사이에 있고, 상기 제1 유전체 층은 상기 제2 S/D 콘택트와 상기 제2 S/D 콘택트에 인접한 제2 게이트 콘택트 사이에 있고, 제2 유전체 층은 상기 제2 S/D 콘택트와 상기 제2 게이트 콘택트 사이에 있는 IC 구조체.
  7. 제1항에 있어서,
    상기 제1 S/D 영역과 접촉하는 채널 영역을 추가로 포함하는 IC 구조체.
  8. 제7항에 있어서,
    상기 채널 영역은 반도체 핀을 포함하는 IC 구조체.
  9. 제7항에 있어서,
    상기 채널 영역은 하나 이상의 반도체 와이어를 포함하는 IC 구조체.
  10. 집적 회로(integrated circuit, IC) 구조체로서:
    제1 소스/드레인(S/D) 콘택트;
    제2 S/D 콘택트; 및
    상기 제1 S/D 콘택트와 상기 제2 S/D 콘택트 사이의 게이트 콘택트를 포함하고;
    상기 제1 S/D 콘택트는 제1 두께를 갖는 제1 유전체 영역에 의해 상기 게이트 콘택트로부터 이격되고, 상기 제2 S/D 콘택트는 제2 두께를 갖는 제2 유전체 영역에 의해 상기 게이트 콘택트로부터 이격되고, 상기 제2 두께는 상기 제1 두께와 상이한 IC 구조체.
  11. 제10항에 있어서,
    상기 제1 유전체 영역은 상기 제2 유전체 영역보다 더 적은 유전체 스페이서 층들을 포함하는 IC 구조체.
  12. 제10항에 있어서,
    상기 게이트 콘택트는 제1 게이트 콘택트이고, 상기 IC 구조체는:
    제3 S/D 콘택트; 및
    상기 제2 S/D 콘택트와 상기 제3 S/D 콘택트 사이의 제2 게이트 콘택트를 추가로 포함하고;
    상기 제3 S/D 콘택트는 제3 두께를 갖는 제3 유전체 영역에 의해 상기 제2 게이트 콘택트로부터 이격되고, 상기 제3 두께는 상기 제2 두께와 상이한 IC 구조체.
  13. 제12항에 있어서,
    상기 제3 두께는 상기 제1 두께와 동일한 IC 구조체.
  14. 제12항에 있어서,
    상기 제2 두께는 상기 제1 두께보다 크고, 상기 제2 두께는 상기 제3 두께보다 큰 IC 구조체.
  15. 제10항에 있어서,
    상기 제1 유전체 영역은 상기 제1 S/D 콘택트와 상기 게이트 콘택트 사이의 제1 유전체 층을 포함하고, 상기 제2 유전체 영역은 상기 제2 S/D 콘택트와 상기 게이트 콘택트 사이의 상기 제1 유전체 층을 포함하고, 상기 제2 유전체 영역은 상기 제2 S/D 콘택트와 상기 제1 유전체 층 사이의 제2 유전체 층을 포함하는 IC 구조체.
  16. 집적 회로(integrated circuit, IC) 구조체로서:
    제1 게이트 콘택트;
    상기 제1 게이트 콘택트에 인접한 제2 게이트 콘택트; 및
    상기 제1 게이트 콘택트와 상기 제2 게이트 콘택트 사이의 영역 - 상기 영역은 상기 제1 게이트 콘택트 상의 제1 스페이서, 상기 제2 게이트 콘택트 상의 제2 스페이서, 상기 제1 스페이서 상의 제3 스페이서, 및 상기 제2 스페이서 상의 제4 스페이서를 포함함 - 을 포함하는 IC 구조체.
  17. 제16항에 있어서,
    상기 제3 스페이서는 상기 제4 스페이서와 접촉하는 IC 구조체.
  18. 제17항에 있어서,
    상기 제3 스페이서 및 상기 제4 스페이서는 유전체 재료의 연속 부분의 부분들인 IC 구조체.
  19. 제18항에 있어서,
    상기 유전체 재료의 연속 부분은 U자형 단면을 갖는 IC 구조체.
  20. 제16항에 있어서,
    상기 제3 스페이서와 상기 제4 스페이서 사이의 S/D(source/drain) 콘택트를 추가로 포함하는 IC 구조체.
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