TW201533841A - 反向奈米結構電介質層 - Google Patents

反向奈米結構電介質層 Download PDF

Info

Publication number
TW201533841A
TW201533841A TW103139374A TW103139374A TW201533841A TW 201533841 A TW201533841 A TW 201533841A TW 103139374 A TW103139374 A TW 103139374A TW 103139374 A TW103139374 A TW 103139374A TW 201533841 A TW201533841 A TW 201533841A
Authority
TW
Taiwan
Prior art keywords
dielectric
template
dielectric layer
layer
configuration
Prior art date
Application number
TW103139374A
Other languages
English (en)
Other versions
TWI620270B (zh
Inventor
David J Michalak
James M Blackwell
Arkaprabha Sengupta
Original Assignee
Intel Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Intel Corp filed Critical Intel Corp
Publication of TW201533841A publication Critical patent/TW201533841A/zh
Application granted granted Critical
Publication of TWI620270B publication Critical patent/TWI620270B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02282—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process liquid deposition, e.g. spin-coating, sol-gel techniques, spray coating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/5329—Insulating materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31144—Etching the insulating layers by chemical or physical means using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/32—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/7682—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing the dielectric comprising air gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76822—Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc.
    • H01L21/76826—Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc. by contacting the layer with gases, liquids or plasmas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02203—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being porous
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/10—Applying interconnections to be used for carrying current between separate components within a device
    • H01L2221/1005—Formation and after-treatment of dielectrics
    • H01L2221/1042—Formation and after-treatment of dielectrics the dielectric comprising air gaps
    • H01L2221/1047—Formation and after-treatment of dielectrics the dielectric comprising air gaps the air gaps being formed by pores in the dielectric
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T428/00—Stock material or miscellaneous articles
    • Y10T428/249921—Web or sheet containing structurally defined element or component
    • Y10T428/249953—Composite having voids in a component [e.g., porous, cellular, etc.]
    • Y10T428/249975—Void shape specified [e.g., crushed, flat, round, etc.]

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Plasma & Fusion (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

本發明的實施例描述了介電層和他們的製作和使用方法。在一些實施例中，介電層可包括介電質材料以及複數個孔體，其中介電質材料係配置成圍繞複數個孔體的反向奈米結構配置。亦可描述或請求其他實施例。

Description

反向奈米結構電介質層
本發明的實施例一般係關於電氣裝置領域，尤其是介電層。
在習知的積體電路(IC)技術中，具有2.0及以上介電常數的介電質材料現今常被用於電性絕緣導電層。努力發展以及整合具有低於2.3介電常數的材料通常導致材料太弱而無法承受在IC裝置製造期間運行的化學和機械力。結果，習知介電質材料的特性現今限制了在IC裝置的電性及/或機械效能所能達成的增進。
100‧‧‧介電層
100A‧‧‧反向奈米球配置
100B‧‧‧反向奈米球配置
100C‧‧‧反向奈米結構配置
100D‧‧‧反向奈米結構配置
100E‧‧‧反向扁長奈米球配置
112‧‧‧孔體
130‧‧‧介電質材料
200‧‧‧模板
200A‧‧‧配置
200B‧‧‧配置
200C‧‧‧配置
200D‧‧‧配置
200E‧‧‧配置
202‧‧‧奈米粒子
204‧‧‧孔洞
400‧‧‧組合物
404‧‧‧孔洞
406‧‧‧基板
500‧‧‧模板
504‧‧‧孔洞
600‧‧‧模板
604‧‧‧孔洞
606‧‧‧額外材料
700‧‧‧組合物
1000‧‧‧組合物
1002‧‧‧溝槽
1100‧‧‧組合物
1102‧‧‧金屬
1200‧‧‧組合物
1202‧‧‧金屬
1400‧‧‧IC裝置
1404‧‧‧基板
1408‧‧‧電晶體
1410‧‧‧源極及/或汲極(S/D)
1412‧‧‧閘極
1414‧‧‧S/D接點
1416‧‧‧互連結構
1418‧‧‧裝置層
1420‧‧‧互連層
1422‧‧‧互連層
1424‧‧‧介電層
1426‧‧‧接合墊
藉由以下的詳細說明連同所附圖式，實施例將係容易理解的。為了方便描述，指定相似的參考符號給相似結構元件。藉由示例來說明實施例，但不限制於所附圖式的圖中。
圖1A至1E是根據一些實施例的各種介電層的實施 例的部分的剖面圖。
圖2A至2E是根據一些實施例的用於製造各種介電層的模板部分的剖面圖。
圖3至12是根據一些實施例的介電層的製造中各種操作的剖面圖。
圖13係依據一些實施例的製造介電層的方法流程圖。
圖14係依據一些實施例的包括介電層的積體電路裝置的部分之剖面圖。
圖15係依據一些實施例的可包括介電層的計算裝置結構圖。
【發明內容及實施方式】
本發明的實施例描述了介電層和他們的製作和使用方法。在下面的描述中，將使用本領域中通常知識者傳達給他人其工作的本質的所常用之術語來描述說明性實施的各種態樣。然而，很顯然對本領域中通常知識者而言，本發明僅可與一些所描述的態樣實施。為了說明，特定的數字、材料和組態被設置以提供對說明性實施的徹底了解。然而，很顯然對本領域中通常知識者而言，本發明之實施例可在沒有這些具體細節的情況下實踐。在其他情況下，省略或簡化習知的特徵是為了不阻礙說明性實施。
在下面的詳細說明中，形成所附圖式中的參考符號，其中貫徹指定相似的參考符號給構成本發明的相似的部 分，且其中藉由說明可實現的本發明的標的物的實施例的方式示出。可以理解的是，可利用其他實施例以及可在不背離本發明的範圍下作出結構或邏輯變化。因此，以下詳細的描述並不是作為限制，且實施例的範圍係由所附申請專利範圍以及其等效範圍所定義。
對本發明的目的而言，片語“A及/或B”意指(A)、(B)或(A及B)。對本發明的目的而言，片語“A、B、及/或C”意指(A)、(B)、(C)、(A及B)、(A及C)、(B及C)、或(A、B及C)。
說明可以使用基於透視的描述，例如上/下、進/出、上方/下方、水平/垂直、上面/下面及類似等等。這種描述僅被用以便利討論，且不是意欲對所述實施例的應用加以限制至以任何特定的方向。本發明可以使用片語“一實施例中”或者“在實施例中，”可各指一個或多個相同或不同的實施例。此外，相對於本發明的實施例所使用的術語“包含”、“包括”、“有”等互為同義字。
可在此使用術語“與...耦接”以及其衍生詞。“耦接的”可意指接下來的一個或多個。“耦接的”可意指兩個或多個元件係直接的物理或電性接觸。然而，“耦接的”可能也意指兩個或多個元素間接相互接觸，但仍合作或互相作用，且可能意指所述互相耦接的元素之間連接或耦接一個或多個其他元素。
圖1A至1E是根據一些實施例的各種介電層100的實施例的部分的剖面圖。在一些實施例中，介電層100可 被用作或包括在積體電路(integrated circuit，IC)裝置中的層間介電質(ILD)中。介電層100可包括介電質材料130以及一或多個孔體112。孔體112可在介電質材料130中提供通孔，以及介電質材料130可被配置成圍繞孔體112的反向奈米結構配置。如本文中所使用的，「反向奈米結構配置」可被指為一種反向的奈米粒子配置的結構，所述反向奈米結構配置包括在其中奈米粒子配置包括通孔的位置的材料。「孔體」可指為在反向奈米結構配置的通孔，其對應於在互補奈米結構配置的奈米粒子的位置。通過安排孔體112中的介電層100對應的奈米結構，奈米顆粒所占體積，介電層100可能是高度多孔和高度有序。此種排序可以允許在介電層100在一個或多個方向上比具有可比較的孔隙率的介電材料具有較大的機械剛度，但是具有更隨機分佈的通孔，或介電材料在結構中是半有序或完全有序，其提供較少的結構機械剛度，如下文中更加詳細的討論。
在一些實施例中，孔體112的個別孔體各者可具有共同的形狀。如，圖1A至1C中描述的孔體112係全部實質上為奈米球狀，而圖1D和1E中描述的孔體112則分別為扁圓及長球體狀。介電層100的孔體112可以採取任何適當的形狀的形式(例如，奈米粒子可被配置成的形狀)，像是圓柱狀、管狀、球狀、球粒狀、立方體狀、鑽石狀、四面體狀、六面體狀、八面體狀或任何其它合適的形狀。在一些實施例中，在特定的介電層100中的孔體 112的不同者可具有不同的形狀。例如，介電層100中的孔體112中的一些可為球狀而孔體112中的其他者可為長球體(未顯示)。
對應於奈米結構配置，這些孔體112可被配置在介電質材料130成一規則圖案。這種奈米結構配置可為反向蛋白石配置，其可包括成形為奈米球的孔體的規則堆積(Packing)。例如，在一些實施例中，介電質材料130可被配置成反向奈米結構的立方堆積陣列(例如，奈米球的立方堆積陣列)。這種配置的示例被分別描述於圖1A和1D中的反向奈米球配置100A以及反向扁圓奈米球配置100D。在一些實施例中，介電質材料130可被配置成反向奈米結構的六角堆積陣列(例如，在ABAB或ABCABC任一結構中的奈米球的六角堆積陣列)。某些六角堆積配置的示例描述於圖1B和1E中分別為反向奈米球配置100B和反向扁長奈米球配置100E。
在一些實施例中，介電材料可以被配置在一個結構，其反向於包含塗覆額外材料層的奈米結構。此奈米結構可為，例如，奈米球或奈米球體的立方-或六角堆積陣列。圖1C示出塗覆額外材料層的反向的奈米球的立方堆積陣列的配置的剖視圖(例如，如參考圖2C所討論如下)。額外材料層的厚度可被選擇及被施加以調整介電層100的孔體112的大小以及藉此調整介電層100的孔隙率。介電質材料130中孔體112的配置可被約束或通過用於形成介電層100的製造技術的選擇決定(例如，如下面所討論 的，參照圖3至9)。
在一些實施例中，介電層100的孔隙率可在50%和80%之間。如本文中所使用的，材料的“孔隙率”可被定義為材料中孔洞的體積比總體積的分數(或百分比)。例如，如果材料包括5厘米乘5厘米乘5厘米立方空隙，具有10厘米乘10厘米乘10厘米的外部尺寸的材料立方體可以具有12.5%的孔隙率。介電層100的孔隙率可大於約50%。在一些實施例中，介電層100的孔隙率可大於約60%。在一些實施例中，介電層100的孔隙率可在60%和80%之間。在一些實施例中，介電層100的孔隙率可在50%和75%之間。
介電層100的承受壓縮力和拉伸力的能力可與介電質材料130、介電層100的孔隙率、和孔體112的奈米結構配置的材料特性相關。在一些實施例中，介電質材料130可包括交聯的有機矽烷或交聯的碳矽氧烷分子單位。在一些實施例中，介電層100的孔隙率可在50%和75%之間，以及介電層100可具有大於等於約3個十億帕斯卡(gigapascals)的楊氏模數在介電層100的任一主軸所定義的方向。在一些實施例中，介電層可具有大約50%的孔隙率和楊氏模數大於或等於約5個十億帕斯卡。本文所公開的介電層的一些實施例中可表現出約10、5和3個十億帕斯卡的楊氏模數為分別在約52%、64%和73%的孔隙率。如以下所討論的，本文所揭示的介電層的各種實施例的一些額外/替代的特性和優點。
圖2A至2E是根據一些實施例的用於製造各種介電層的模板200部分的剖面圖。圖2A至2E的模板200各者包括配置成奈米結構配置的複數個奈米粒子202(分別為配置200A至200E)。模板200各者還包括複數個孔洞204，當模板200用作於反向結構介電層的產生的模板，其對應於相應的介電層100中的介電質材料130的面積。 圖2C的配置200C包括複數個奈米粒子202的佈置和沉積於圖2A的配置200A上的額外材料206以形成圖2C的模板200。額外材料206的沉積可減少相於配置200A的佈置200C的孔洞204的大小。因此，具有結構反向於配置200C的介電層可具有由額外材料206的特定量(例如，沉積層的厚度)的選擇來調諧的孔隙率。實施例包括將在下面所討論的額外材料(例如，參考圖6和7)。
介電層100的介電常數可與介電質材料130的介電常數有關。尤其是，當介電質材料130(在孔體112形成之前)具有等於κ0的介電常數，以及當介電層100的孔隙率(由於孔體112)係p，介電層100介電常數k可小於或等於κ0(1-p)。介電常數κ可取決於孔體112的結構。當識別和發展具有各種介電常數的介電質材料，本文所揭示之技術可被應用於製造具有孔隙率比例的介電層。
圖3至12說明根據一些實施例用於介電層說明製程中的各種階段。為了說明目的，在圖3至12中描繪的各種製造階段的部分所描述的組件係參照圖1A至1E的介電層100的製造所描述，但這些階段可被應用於適合製造 任何本文所述的介電層實施例。在此所描述用於製造介電層的特定程序並非排他的，且任何適合程序可被用於製造在此所述的介電層。此外，特別是可以為便於討論來說明在圖3至12中的反向奈米結構配置和模板，但參照圖3至12討論的製造操作可以用於使用本文所公開的任何合適的配置和模板來製作介電層。
參考圖3，複數個奈米粒子202被提供。複數個奈米粒子可以用來形成用於製造介電層100的模板，並且可以包括介電層100所需的用於特定反向奈米結構配置的任何適當的尺寸、形狀和材料的類型。例如，奈米粒子202可包括二氧化矽、氮化鈦、二氧化鈦、硫化鎘、氧化鉿、氧化鋁、富勒烯(“巴基球”)(“bucky balls”)、及/或任何其它合適的氧化物、氮化物、磷化物、碳化物、硫化物、硫族化物、半導體或金屬。在一些實施例中，奈米粒子202可包括市面上可用的具有直徑為1奈米及更大的奈米粒子。在一些實施例中，奈米粒子202可根據任何用於產生具有低尺寸公差的奈米粒子的已知技術所製造。在一些實施例中，小的有機或無機配位體可被用於穩定奈米粒子202的分散液。可以使用各種類型的穩定配位體，包括硫醇類、氧化膦、膦、膦酸、胺、醚、吡啶、碳烯、氯矽烷及烷基氧矽烷等等。這些配位體可以被選擇，以便不干擾奈米粒子組織成所需的奈米結構配置(如下面討論的)。
參考圖4，組合物400被描繪於配置於基板406上的奈米結構配置200A(圖2A)的複數個奈米粒子202(圖 3)之後。如在此所使用的，“基板”可指為其上可設置有介電質的基底基板材料(如，其上設置有IC晶粒的矽晶圓)及/或任何層或介電質堆疊或其上方設置有介電層的其他層(如，在ILD堆疊中的金屬化層)。在組合物400中的奈米粒子202的奈米結構配置可以是任何所需的和可實現的配置。組合物400可以使用將奈米粒子配置成所希望的配置的任何已知的技術所形成，例如像是蒸發引起的自組裝、在溶液中旋塗奈米粒子的懸浮液、滴鑄、從溶液中的奈米粒子的懸浮液以受控制的去除速率浸漬塗佈、朗繆爾布洛傑特槽沉積、及/或流動式堆積。任何這樣的技術可以與溶劑退火及/或攪拌進行組合，以幫助將奈米粒子202移至想要的有序的幾何中。奈米粒子202可以在組合物400中產生孔洞404的方式一起堆積。
參考圖5，在燒結及/或交聯組合物400的奈米粒子202以形成一個堅固的網路之後，模板500被示出。模板500可經由燒結退火、化學沖洗或玻璃化，或任何其它已知的技術來形成。奈米粒子202可以在模板500中產生孔洞504的方式被堆積和燒結(或交聯)。
參考圖6，在沉積額外材料606於模板500的奈米粒子202上之後，模板600被示出。額外材料606可係用於奈米粒子202的相同材料或能夠塗佈模板500的奈米粒子202的不同材料。任何數量的習知技術可以被用來沉積額外材料606於模板500上，像是原子和/或分子層沉積法、旋塗包含反應物的溶液、或者以受控制的去除速率從 包含反應物的懸浮液浸漬塗佈。在一些實施例中，沉積額外材料606的可用以減低相對於模板500的孔洞504的模板600的孔洞604的大小，就好像奈米粒子202具有比實際的直徑更大的直徑以及以“重疊”的方式被堆積。在一些實施例中，在奈米粒子202上提供的合適額外材料606可以便於介電材料130浸入至模板600(例如，如下面所討論的，參照圖7)。模板600的所得奈米結構配置是圖2C的奈米結構配置200C。在一些實施例中，在模板進行燒結及/或交聯後，沒有額外材料沉積在初始模板上(例如，模板500)，並因此在圖6中所描繪的操作可以不執行。雖然一個額外材料606如圖6所示，更多的額外材料可被應用於模板，並本文所公開的技術可自然地延伸或修改，以包括這些額外的材料。
參考圖7，在模板600的孔洞604中的介電質材料130的供應之後，示出組合物700。介電質材料130可實質地填補模板600的孔洞604。在一些實施例中，介電質材料130例如可包括二氧化矽、碳摻雜二氧化矽、碳摻雜氧化物電介質(一般稱為SiCOH)、碳化矽材料、氧摻雜碳化矽材料、碳矽烷材料、碳矽氧烷材料、氮化矽材料、碳摻雜矽氮化物材料、氧摻雜矽氮化物材料、高度交聯的烴類材料、氟摻雜烴類材料、氟摻雜氧化矽材料、或純碳。介電質材料130可以任何數量的方式被提供給模板600的孔洞604。例如，可使用使用碳矽烷、碳矽氧烷、揮發性矽前驅物、氨、或氨前驅物的蒸汽相分子層沉積技 術所提供的介電質材料130。在另一示例中，介電質材料130可藉由以含有類似前驅物的液體溶液浸入模板600。 在另一示例中，介電質材料130的部分可被提供做為穩定在奈米粒子202的表面上的配位體。在這樣的實施方案中，上述的典型的配位體可以被用於介電材料130，其中配位體尾巴(未鍵合到奈米粒子202中的單獨一個)包含前驅物，如烷氧基矽烷、氫矽烷、氨基矽烷和其他物種。 這些尾巴群組可促進在浸入模板600期間介電材料130的附著，及/或可藉由一些進一步加工(例如，經由酸、鹼、熱或光化學交聯技術)的方法被交聯。交聯也可以透過引入被指定為與尾巴群組反應的另一分子而被啟動。在這種實施例中，藉由穩定配位體所提供的介電質材料可提供全部或部分的介電質材料130，與使用另一種技術提供的剩餘介電質材料130。
在模板600的孔洞604供應後，介電質材料130可被交聯以提供組合物700。交聯介電質材料130可包括施加一系列的烘烤；以電子(e-束)的通量或紫外線及/或紅外線波長的光子的的額外應用進行烘烤；進行光化學交聯透過光酸、光路易斯酸、光鹼和光自由基產生的共同摻入，其次是這些群組的光活化；或任何其它合適的技術。在介電質材料130被引入作為寡聚物的實施例中，額外的習知交聯添加劑可被提供給模板600的孔洞604以形成交聯介電質材料130。例如，基於矽氧烷、氨基矽烷、氫矽烷等等的交聯添加劑可以使用或不使用催化劑被添加以引發該 介電質材料130在模板600的表面和孔體中的生長。例如，在實施例中其中介電質材料130藉由旋塗含有介電質材料的低聚物及其他潛交聯添加劑的液體而被添加到模板600中，該交聯添加劑可透過對熱及/或光的暴露而被活化，且可開始化學交聯介電材料低聚物至圍繞模板600的硬膜。
參考圖8，從組合物700移除模板600和額外材料606後，描述介電層100。在一些實施例中，如下文所述，額外材料606可不被移除，並可被包含在介電層100中。在一些實施例中，模板600可藉由HF被移除。如上文參照圖1A至1E所討論的，介電層100可包括配置成反向奈米結構配置100C的介電質材料130(與模板600的奈米結構配置200C反向)。
模板600可使用任何合適的製程被移除，像是選擇性濕蝕刻、灰化、或乾蝕刻。在實施例中，其中模板600包括氧化矽，並且介電質材料130包括足夠高的碳含量時，模板600可以使用氟化氫的濕法蝕刻從組合物1000移除，而不損壞介電層100。如果模板600從由較溫和的濕式蝕刻(例如，氮化鈦和/或二氧化鈦)可蝕刻材料所形成，也可使用較溫和的濕式蝕刻(例如，過氧化物基的濕式蝕刻)。在實施例中，其中模板包括沉積在基底模板上的基底模板和額外材料，也可以進行多個移除步驟來移除額外材料和基底模板，這取決於額外材料和基底模板的化學成分。
在一些實施例中，圖案化和/或金屬化之前，模板600可被移除以及替換填充材料。參考圖9，組合物900係描述於將填充材料902以替換介電層100中的模板600之後。當模板600的材料是難以在金屬化之後移除時，將模板600替換為填充材料902可以是有利的，但提供對介電層100的形成所需的模板。填充材料902可能無法提供所需的模板(如由模板600所提供的)，但可以提供額外的強度及/或減低孔隙率(並從而降低化學擴散)以允許金屬化以及隨後移除而不破壞金屬或介電層100。例如，在一些實施例中，模板600可以從二氧化矽奈米粒子形成，在金屬化(圖8)前模板600藉由HF而被移除，然後在移除模板600後所留下的孔洞可在金屬化之前使用像是烴聚合物及/或難熔材料(例如氮化鈦、二氧化鈦、或其他)的填充材料902來填充。這些填充材料902在金屬的存在下比在模板600的材料可更容易地及/或選擇性地除去。在圖案化及/或金屬化之後，可移除填充材料902。
在一些實施例中，填充材料902可係如PMMA、聚苯乙烯或聚丁二烯、或耐火材料的聚合物。圖案化和金屬填充過程中以填充材料902填充孔體112可藉由使介電層100機械性更強及/或更多化學惰性(藉由阻斷化學品浸入及/或金屬沉積入孔體112中)支持控制的蝕刻及/或填充。這個製程可被稱為“孔-填充”。如以下所討論的各種實施例中，此填充材料可在圖案化、金屬沉積或金屬拋光之後被移除。例如，高孔隙率膜可以在硬遮罩或障壁層沉 積製程期間(例如，氮化鉭/鉭(TNT)、阻擋銅擴散的雙層材料沉積)承受機械應力，並因此在一些實施例中，填充材料902可在化學-機械拋光後被移除(例如，當介電層100在圖案化的金屬線之間露出)。例如，聚合物填充材料可藉使用氫基電漿或熱分解的灰化製程而被移除。如二氧化矽、二氧化鈦和氮化鈦等更難熔的材料，可使用選擇以避免氧化或損壞任何金屬線或其它部件的化學濕蝕刻被移除。
參考圖10，組合物1000被描繪於應用至組合物900的圖案化操作後。尤其是，如所示出的溝槽1002形成於組合物1000中。在一些實施例中，組合物1000可被圖案為任何標準的溝槽且係經由本領域中習知的圖案化技術。 例如，可以使用一或多個額外的硬遮罩，隨後藉由旋曝光和抗蝕劑顯影。蝕刻硬遮罩、圖案化溝槽和去除硬遮罩和清潔過程可能會隨之而來。如果需要，類似的步驟可在圖案化組合物1000中的通孔之後。雙鑲嵌或其他相關的習知處理技術，也可以進行。
參考圖11，組合物1100被描繪於應用至組合物1000的金屬化操作後。尤其是，金屬1102可被設置於溝槽1002中以及組合物1000的表面上。在一些實施例中，氮化鉭/鉭的組合物(或其它材料)可使用物理氣相沉積來沉積為障壁層，接著是薄物理氣相沉積金屬晶種層的沉積，隨後經由電鍍填滿溝槽1002與金屬1102。例如，這種金屬可能是銅、鋁或其他金屬。在一些實施例中，金屬 1002可在組合物1000上方電鍍幾微米。額外障壁層或襯裡材料(未顯示)也可出現於組合物1000上方。
參考圖12，一個組合物1200被描繪於電鍍期間(例如，以分隔金屬線)以化學機械拋光移除金屬1102的任何覆蓋層，以及從組合物1100移除填充材料902(其可包括移除額外材料606，如本文其他地方所討論的)以在溝槽1002中以剩餘的金屬1202形成介電層100之後。化學機械拋光和相關操作後，可移除填充材料902。如上文參照圖1A至1E所討論的，介電層100可包括配置成反向奈米結構配置100C的介電質材料130(與模板600的奈米結構配置200C反向)。
在一些實施例中，圖案化及/或金屬化操作可在模板600的移除後發生，替代或除了模板600的移除之前發生的這種操作。在一些實施例中，圖案化及/或金屬化操作可在模板600的移除之前發生；在一些此類實施例中，沒有任何填充材料902可被用於替換模板600。在一些實施例中，沒有任何圖案化或金屬化操作會發生。
在一些實施例中，在模板600的移除期間，額外材料606可不被移除。相反，額外材料可能包含在介電層100中。在一些實施例中，包括在介電層100中的額外材料606可增加介電層100的強度。添加到模板600中以利於滲透介電質材料130的任何額外材料606可或可不被移除。
圖3至12中表示的各種製造操作和階段根據所需的 IC或其它裝置的製造中，可以被省略或重複。例如，第一介電層可以依據圖3至12的製造技術可內建於矽基板上，以及可藉由重複圖3至12中描述的一或多個操作，將一或多個額外的介電層形成於此介電層及/或金屬或形成於其間的其他層的頂部上。
圖13係依據一些實施例的製造介電層的方法1300的流程圖。用於說明目的，方法1300的操作可參考介電層100以及參考圖3至12上述所討論的製造操作來說明，但方法1300可被用於形成任何適合的電質層。為便於說明，各種操作在此描述為多個分立操作。然而，描述的順序不應該被解釋為暗示這些操作一定是順序相關的，或者需要被分離成離散的操作。
在操作1302，提供了一個模板。模板可包括配置成奈米結構配置的複數個奈米粒子，並可設置在基板上。例如，模板600可被設置於基板406上(圖6)。在一些實施例中，在操作1302提供模板可包括將複數個奈米粒子配置成奈米結構配置且將模板材料沉積於該配置上以形成模板。例如，額外材料606可被沉積於模板500上以形成模板600(圖5和6)。在一些實施例中，額外材料可與沉積於奈米結構配置上的額外材料所使用的材料為相同材料。額外材料可藉由例如分子層沉積所沉積。
在操作1304，可提供一介電質材料，以實質上填補在模板中的孔洞。例如，介電質材料130被提供給模板600的孔洞604以實質上填補孔洞604(圖7)。在一些 實施例中，介電質材料可經由分子層沉積反應在操作1304被提供。在一些實施例中，在操作1304藉由將介電質材料作為穩定配位體引入模板的表面上而可提供介電質材料。在一些實施例中，在操作1304藉由將包含低聚物前驅物的溶液滲入模板的表面上而可提供介電質材料。在一些實施例中，包含低聚物前驅物的液體溶液也可包含交聯添加劑。
在操作1306，介電質材料可被交聯。例如，介電質材料130，在供應模板600的孔洞604之後，可被交聯(例如，使用一系列烘烤或光化學製程)(圖7)。
在操作1308，可移除模板以形成介電層。介電層可包含配置成與模板的奈米結構配置反向的結構的介電質材料。例如，模板600可從組合物700移除以形成介電層100(圖8)。
在各種實施例中，方法1300可包括一或多個額外的操作。在一些實施例中，方法1300可以進一步包括將模板替換為填充材料(例如，如參考上述圖8和9所討論的)，及/或圖案化及/或金屬化(例如，如參考上述圖10至12所討論的)。圖案化及/或金屬化可發生於操作1308的模板移除之前或之後。
本文所揭示的介電層的各種實施例可提供一或多個超過習知介電材料的優點。尤其是，本文所公開的介電層的實施例可以實現低於2.0的介電常數。尤其是，本文所公開的一些介電層可具有約1.4(對於孔隙率大約等於 75%)和約1.6(為孔隙度約等於60%)之間的介電常數。本文中所公開的一些介電層可具有介於大約1.6和大約2.0之間的介電常數。此效能表示基線聚矽鹽酸(polysilicate)材料(具有的介電常數約為3.5)以及如以下所討論隨機孔洞材料(其通常具有大於2.0的介電常數)的實質增進。本文所公開的各種實施例的低介電常數可減少在IC裝置內介電層的電容，減少由電阻-電容效應的所造成的信號延遲和藉此改善的電性校能。
此外，各種實施例可達成機械剛度(例如，由在一個或多個方向上介電層的楊氏模數所表示)為大於具有相當或較大介電常數的現有介電質薄膜的機械剛度。這些現有薄膜通常藉由隨機混合主幹前驅物材料(例如，有機矽烷或矽烷)與致孔劑材料(porogen material)(例如，烴)而形成。這些材料可被形成為矩陣，且致孔劑材料可被選擇性燒掉或腐蝕掉該矩陣，以形成具有實質上隨機分佈的孔洞的多孔性材料。所得到的材料的孔隙率是致孔劑材料的裝載體積的函數(即，由致孔劑材料佔據了基體的體積)，且因此孔隙率可藉由增加致孔劑的相對量而增加。 然而，在高裝載體積，矩陣將不再包括主幹材料的連續互連網路，並且因此，在燃燒了致孔劑材料時，該材料會崩塌。實驗上，使用這種方法可以達到的最大孔隙率可為約50%至60%。在孔隙率接近於這最大時，使用這種習知方法產生的材料具有的機械強度太低，以致無法承受通常在IC製造操作所遭受的拉伸力和壓縮力(例如，線加工 和組裝的後端期間)，且因此可機械性故障。
與此相反，在本文所揭示的各種實施例中，對介電質材料的孔體的排序介紹(例如，藉由將介電層的孔體對準奈米結構配置中的奈米粒子位置)可以利用現有的方法來實現大於50%至60%的孔隙率而具有增進的機械效能。 尤其是，具有有序孔體的介電層可在一個或多個方向(例如，對應於介電質材料的“柱”的那些方向)具有顯著改善的機械剛度。例如，本文所揭示的介電層中的一些立方堆積配置的孔體可在大約52%和64%的孔隙率分別展現大約10個十億帕斯卡及5個十億帕斯卡的楊氏模數，本文所揭示的介電層中的一些六角堆積配置的孔體可在大約73%的孔隙率展現大約3個十億帕斯卡的楊氏模數。具有隨機分佈的孔洞的現有介電質材料(例如，使用習知電漿增強化學汽相沉積所產生的那些)可以是實質上各向同性的，並且可以展現出約11、9、7、和5個十億帕斯卡的楊氏模數，其分別約5%、12%、30%和42%的孔隙率。
用於介電層100的反向奈米結構配置的使用可對某些奈米結構配置的使用提供特別的機械性優勢。例如，立方堆積奈米結構(如圖2A的配置200A)包括相鄰奈米粒子之間的單一接觸點。當施加力到這種配置，應力可能集中在這些接觸點，這可導致裝置變形並故障。然而，反向奈米結構配置，具有相同孔隙率以及因此相似的介電常數，而可以提供更有利於力無故障傳輸的結構。例如，具有圖1A的配置100A的介電層，可以包括介電質材料130的在 多個方向“支柱”，與具有圖2A的配置200A的對應相比可提供沿介電層100的“支柱”的軸的改善剛度和可靠性。 用於介電層100的孔體112的不同配置可造成對介電層100的不同機械特性。例如，其中介電質材料130被配置成一或多個線性縱向配置(例如，“支柱”(pillar)可見於反向立方堆積奈米粒子配置中)的配置可具有比螺旋狀或其他配置更高的剛性(例如，可能出現在一個六邊形堆積奈米粒子的反向配置中，並且其可以作用更成彈簧)。 反向的六角堆積奈米粒子配置也可包括介電質材料130的線性配置，連同螺旋的配置。因此，用於介電層100的反向奈米結構配置可選為達成用於介電層100的所需機械特性。
一些本文中所揭示的介電層可以是熱穩定及耐化學的，比習知材料增加其可製造性和校能特徵。例如，介電質材料130可被選擇為具有特定的熱和/或化學性質(例如，耐氫氟酸)，在介電層100由介電質材料130而形成時，然後其可被“接替”(inherited)。那些本文所描述的各種介電層，也可因此達成金屬化間距和電容持續縮放，同時保持可接受的機械性能。本文所公開的介電層的一些實施例可以機械各向同性(在它們的機械特性是沿許多不同軸而類似)，這可能是有益的於其中介電層100必須承受從多個方向施加的力的應用。
如上所討論，用於製造本文所公開的介電層的一些實施例的製程可以包括產生奈米結構配置以作為用於製造具 有反向於模板的結構的介電層的模板。用於產生這樣的奈米結構配置(例如，產生立方堆積或六角堆積配置)的許多技術是容易出錯的組合物(例如，在其他習知奈米結構中的錯位或以其它方式“丟失”的奈米粒子)。這些缺陷阻礙了在許多製造過程中對奈米結構配置的採用，這些製程中對這些錯誤容忍度小(例如，在波導的發展中)。然而，在本文所公開的介電層的製造中使用的這種技術對圖案化中的錯誤是相對不敏感的(例如導致孔體少數的不規則定位或缺少)，只要所得的介電層的塊特徵是所需要的。因此，涉及具有奈米結構配置的模板的本文所揭示的製造程序可以具有奈米結構產生的強度的優點而同時對這種技術的典型錯誤並不敏感。介電層100中的孔體112的圖案規則性可係短程範圍(如，相對於約1至5個孔的距離)、中程範圍(如，相對於約5至50個孔的距離)或長程範圍(如，相對於約大於50個孔的距離)。在一些實施例中，孔體112的配置可規則在一或多個分隔區域內，但此配置在兩個區域間係可不同、或不同的源自兩個區域內(如，藉由一定量旋轉)。介電層100中孔體112的配置可藉由用於形成介電層100的製造技術而被限制。
此外，與波導的應用相比，一些本文所公開的介電層的奈米結構配置有規模較小的特徵。例如，在波導應用中使用的一些材料可利用具有50到500奈米的順序上的二氧化矽奈米球的奈米結構配置。本文所公開的介電層的各種實施例中，孔體可具有大約30到大約50的奈米尺寸。 本文所公開的介電層的各種實施例中，孔體可具有大約3到大約30的奈米尺寸。
本文所公開的介電層可以結合到在IC或其它裝置的任何合適的應用。例如，本文公開的介電層可被用作金屬氧化物半導體(MOS)或互補金屬氧化物半導體(CMOS)裝置中的薄膜。此外，介電層可以被定向在一個裝置中，使得軸沿著介電層具有最大的機械剛度所對齊的方向，其中預期可施加最大機械應力。例如，在一些製造程序中，由ILD中所遭受最大的機械應力可以是在垂直方向(例如，來自各種層的熱膨脹係數(coefficient of thermal expansion，CTE)的不匹配從晶片/封裝組裝期間所引發的應力)；在這種製造程序中，ILD可以形成如本文所揭示的介電層中的一個，具有配置成垂直方向的介電質材料的“支柱”。
圖14係依據一些實施例的包括可作為ILD的介電層1424的IC裝置1400的部分之剖面圖。IC裝置1400的介電層1424可被配置在具有導電性互連結構1416的ILD堆疊中以路由IC裝置1400內的電信號，如下面所討論。介電層1424可被設置於導電互連結構1416和基板1404之間，且可包括本文所揭示的任何介電層(例如，參照介電層100所描述的那些)。
IC裝置1400可被形成於基板1404上(其可包括，例如矽晶圓)。基板1404可以是由包括例如N型或P型材料系統的半導體材料系統所組成的半導體基板。基板 1404可包括，例如，形成使用塊矽或絕緣體上矽子結構的晶體基板，並且可以作為圖4的基板406。雖然從其可形成基板1404的材料的少數示例係在此處描述，任何材料也可作為可根據不同的實施例而使用IC裝置1400的基礎。
在一些實施例中，IC裝置1400包括設置於基板1404上的裝置層1418。裝置層1418可包括形成於基板1404上的一或多個電晶體1408的特徵。例如，裝置層1418可包括一或多個源極及/或汲極(S/D)1410、控制S/D區域1410間的電晶體1408中的電流的閘極1412、以及路由電信號至S/D區域1410或從S/D區域1410路由電信號的一或多個S/D接點1414。電晶體1408可以包括為清晰起見而未示出的額外特徵，像是裝置隔離區、閘接點、及類似物。電晶體1408並不限於在圖14中所描繪的類型和組態且可包括各種其它類型和配置像是，例如平面及非平面電晶體，如雙核或雙閘極電晶體、三閘極電晶體以及環繞式閘極(all-around gate，AAG)或捲繞式閘極電晶體，其中的一些可以被稱為FinFET(場效應電晶體(Field Effect Transistors))。在一些實施例中，裝置層1418包括一或多個電晶體或邏輯裝置或記憶體裝置的記憶體單元，或它們的組合。
例如，像是功率及/或輸入/輸出(I/O)信號的電信號可透過設置於裝置層1418上的一或多個互連層1420和1422被路由至裝置層1418的電晶體1408及/或從裝置層 1418的電晶體1408被路由。例如，像是如閘極1412及S/D接點1414的裝置層1418的導電特徵可與互連層1420和1422的互連結構1416電性耦接。一或多個互連層1420和1422可形成IC裝置1400的ILD堆疊。互連結構1416可被組態於互連層1420和1422內以根據各式各樣的設計路由電信號，且不受到圖14所示的互連結構1416的特定組態所限制。
例如，在一些實施例中，互連結構1416可包括溝槽結構(一些可被稱為“線”)及/或被填充像是金屬的導電材料的通孔結構(一些被稱為“孔洞”)。在一些實施例中，互連結構1416可以包括銅或另一種合適的導電材料。
如所見的，互連層1420和1422可包括設置於互連結構1416之間的介電層1424。任何在介電層1424的部分下方的層或結構可作為圖4的基板406。介電層1424可包括本文所討論的任一或多個介電層(例如，介電層100的任何實施例)。在一些實施例中，介電層1424可包括多重不同的介電層，其中一些可與本文所討論的介電層相稱(例如，介電層100)，而其中另一些可以是習知的介電質材料。
在一些實施例中，第一互連層1420(可被指為金屬1或“M1”)可直接形成於裝置層1418上。在一些實施例中，第一互連層1420可包括一些互連結構1416，其可與裝置層1418的接點(例如，S/D接點1414)耦接。
額外的互連層(為了容易說明而不示出)可直接形成於第一互連層1420上，且可包括互連結構1416以與第一互連層1420的互連結構耦接。
IC裝置1400可具有一或多個接合墊1426形成於互連層1420及1422上。接合墊1426可與互連結構1416電性耦接，且組態以路由電晶體1408的電信號至其他外部裝置。例如，焊料接合可形成在一或多個接合墊1426上以機械及/或一包括IC裝置1400的晶片與另一組件例如電路板電耦合。除了在其他實施例中描述的，IC裝置1400可具有其他替代的組態以從互連層1420及1422路由電信號。在其他實施例中，接合墊1426可藉由替換或可進一步包括其它類似的特徵(例如，支柱)，其路由電信號到其它外部組件。
本發明的實施例可被實現成使用任何合適的硬體和/或軟體來配置想要的系統。圖15為根據一個實施說明了計算裝置1500的示意圖。在一些實施例中，如本文所公開的介電層，可以被用作介電質(例如，ILD)計算裝置1500的一或多個部件。
計算裝置1500可容納像是主機板1502的機板。主機板1502可包括數個元件，包括但不限於處理器1504及至少一通訊晶片1506。該處理器1504可被物理以及電性耦接至主機板1502。在一些實施例中，至少一通訊晶片1506也可被物理以及電性耦接至主機板1502。在進一步的實施中，通訊晶片1506可係處理器1504之部分。術語 “處理器”可指任何裝置或裝置之部分，處理來自暫存器及/或記憶體的電子資料，以轉換電子資料至可儲存在暫存器及/或記憶體中的其他電子資料。
依據它的應用，計算裝置1500可包括其他元件，其可或可不被物理或電性耦接至主機板1502。這些其他元件，可包括但不限於揮發性記憶體(例如，DRAM)、非揮發性記憶體(例如，ROM)、快閃記憶體、圖形處理器、數位訊號處理器、加密處理器、晶片組、天線、顯示器、觸控式螢幕顯示器、觸控式螢幕控制器、電池、音訊編解碼器、視頻編解碼器、功率放大器、全球定位系統(GPS)設備、羅盤、蓋革計數器、加速度計、陀螺儀、揚聲器、攝影機和大型儲存裝置(像是硬碟、光碟(CD)、數位多功能光碟(DVD)，諸如此類)。
該通訊晶片1506可致能用於從或至該計算裝置1500的資料之轉移的無線通訊。術語“無線”，以及其衍生詞可被用於描述電路、裝置、系統、方法、技術、通訊通道等等，其可透過通過非固定媒介的調變電磁輻射之使用而通訊資料。該術語並非暗示有關的裝置不包含任何線，即使在一些實施例中它們並非如此。通訊晶片1506可以實現任何數目的無線標準或協定，包括但不限於電氣及電子工程師學會(IEEE)標準，其包括Wi-Fi(IEEE 802.11系列)、IEEE 802.16標準(例如，IEEE 802.16-2005修訂)、隨著任何修訂的長期演進(LTE)計劃、更新及/或修訂版(例如，先進的LTE計劃，超行動寬頻(UMB) 計劃(也稱為“3GPP2”)等)。IEEE 802.16兼容的BWA網路通常被稱為WiMAX網路，這代表用於微波存取的全球互操作性的字母縮寫，其是通過整合和互操作性測試的IEEE 802.16標準的認證標誌。通訊晶片1506可以根據用於全球行動通訊系統(GSM)、通用封包無線電服務(GPRS)、通用移動電信系統(UMTS)、高速封包接取(HSPA)、HSPA演進(E-HSPA)或LTE網路而操作。 通訊晶片1506可以根據GSM增強數據率演進(EDGE)、GSM EDGE無線電存取網路(GERAN)，通用地面無線電存取網路(UTRAN)、或演進UTRAN(E-UTRAN)而操作。通訊晶片1506可以根據碼分多重存取(CDMA)、時分多重存取(TDMA)、數位增強無線電信(DECT)、演進數據優化(EV-DO)、其衍生物，以及被指定為3G、4G、5G和以上的任何其他無線協議而操作。通訊晶片1506可根據在其他實施例中的其它無線協定來操作。
該計算裝置1500可包括複數個通訊晶片1506。例如，第一通訊晶片1506可被專用於短範圍無線通訊，像是Wi-Fi和藍牙，及第二通訊晶片1506可被專用於長範圍無線通訊，像是GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO及其他。
通訊晶片1506還可包括IC封裝組件，其可包括如本文所述的介電層。在進一步的實施例中，計算裝置1500所容納的另一組件(例如記憶體裝置、處理器或其他積體 電路裝置)可包含IC封裝組件，其可包括如本文所述的介電層。
在各種實施中，該計算裝置1500可係一膝上型電腦、輕省筆電、筆記型電腦、超輕薄筆電、智慧型手機、平板電腦、個人數位助理(PDA)、超行動PC、行動電話、桌上型電腦、伺服器、印表機、掃描器、顯示器、機上盒、娛樂控制單元、數位攝影機、可攜式音樂播放機或數位視訊錄影機。在進一步的實施中，該計算裝置1500可係處理資料的任何其他電子裝置。在一些實施例中，本文描述的技術在高校能計算裝置中被實施。在一些實施例中，本文描述的技術在手持計算裝置中被實施。
下面的段落描述了本發明內容的說明性實施例。示例1係介電層，包括：介電質材料及一或多個孔體，其中該介電質材料係配置在圍繞該些孔體的反向奈米結構配置中。
示例2可包括示例1的標的，並且可以進一步指定介電質材料包括包括交聯的有機矽烷或交聯碳矽烷材料。
示例3可包括示例1至2任一者的標的，並且可以進一步指定介電層具有大約50%和75%之間的孔隙率。
示例4可包括示例1至3任一者的標的，並且可以進一步指定介電層具有大約50%的孔隙率以及大於5個十億帕斯卡的楊氏模數。
示例5可包括示例1至4任一者的標的，並且可以進一步指定反向奈米結構配置是奈米球的立方堆積陣列的反向。
示例6可包括示例1至4任一者的標的，並且可以進一步指定反向奈米結構配置是奈米球的六角堆積陣列的反向。
示例7可包括示例1至4任一者的標的，並且可以進一步指定孔體各者形狀為球體。
示例8可包括示例1至4任一者的標的，並且可以進一步指定孔體各者形狀扁球體或橢圓球體。
示例9可包括示例1至4任一者的標的，並且可以進一步指定介電質材料係配置成一結構，該結構係與包含以額外材料層塗佈的奈米球的立方或六角堆積陣列的結構反向。
示例10可包括示例1至9任一者的標的，並且可以進一步指定介電層具有小於大約1.5的介電常數。
示例11是製造介電層的方法包括：提供模板，其包含複數個配置成奈米結構配置的奈米粒子；提供介電質材料以實質上填充模板中的孔洞；交聯介電質材料；以及移除模板以形成介電層，介電層包含配置成與模板的奈米結構配置反向的結構的介電質材料。
示例12可包括示例11的標的，並且可以進一步指定其提供模板包含：提供複數個奈米粒子；以及藉由揮發誘導自我組裝、旋塗、滴鑄、浸漬塗佈、朗謬-布洛傑(Langmuir Blodgett)槽形成、或流動池堆積，將複數個奈米粒子配置成奈米結構配置。
示例13可包括示例11至12任一者的標的，並且可 以進一步指定其提供介電質材料係藉由使用碳矽烷或碳矽氧烷前驅物的分子層沉積反應所執行。
示例14可包括示例11至13任一者的標的，並且可以進一步指定其提供介電質材料包含引入介電質材料作為模板的表面上的穩定配位基。
示例15可包括示例11至14任一者的標的，並且可以進一步指定進一步包含：在交聯介電質材料後及在移除模板前，圖案化及/或金屬化交聯的介電質材料。
示例16可包括示例11至14任一者的標的，並且可以進一步包括：在移除模板後，提供填充材料於介電層中的模板所留下的孔洞中以形成中間組合物；圖案化及/或金屬化中間組合物；以及移除填充物以形成圖案化的及/或金屬化的介電層。
示例17可包括示例11至16任一者的標的，其中，提供模板，包括：在奈米結構配置中配置複數個奈米粒子；以及沉積額外的材料於該複數個奈米粒子的該配置上以形成該模板。
示例18可包括示例17的標的，並且可以指定額外的材料係與複數個奈米粒子相同的材料。
示例19可包括示例17的標的，並且可以指定額外的材料係包括在介電層中。
示例20可包括示例17至19任一者的標的，並且可以指定沉積額外的材料係藉由分子層沉積或原子層沉積所進行。
示例21係積體電路，包括基板；導電互連；以及設置於該基板和該些導電互連之間的層間介電質，層間介電質包含介電質材料及一或多個孔體，其中介電質材料係配置成圍繞孔體的反向奈米結構配置。
示例22可包括示例21的標的，並且可以進一步指定層間介電質具有大約50%的孔隙率以及大於5個十億帕斯卡的楊氏模數。
示例23可包括示例21至22任一者的標的，並且可以進一步指定介電質材料係配置成一結構，該結構係與包含以額外材料層塗佈的奈米球的立方或六角堆積陣列的結構反向。
示例24可包括示例21至23任一者的標的，並且可以進一步指定層間介電質包括溝槽，且導電互連的部分係設置在溝槽中。
示例25可包括示例23至24任一者的標的，並且可以進一步指定層間介電質具有小於大約2.0的介電常數。
本文的描述示出的實施中，包括在摘要中所描述的，不旨在窮舉或限制本發明為所公開的精確形式。而具體實施方式和示例係在本文中描述用於說明的目的，如那些相關領域技術人員所認識到的，各種等同修改可能在本公開的範圍之內。這些修改可以視為上述本發明的詳細說明。
100‧‧‧介電層
100A‧‧‧反向奈米球配置
100B‧‧‧反向奈米球配置
100C‧‧‧反向奈米結構配置
100D‧‧‧反向奈米結構配置
100E‧‧‧反向扁長奈米球配置
112‧‧‧孔體
130‧‧‧介電質材料

Claims (25)

  1. 一種介電層，包含：介電質材料；以及一或多個孔體；其中該介電質材料係配置在圍繞該些孔體的反向奈米結構配置中。
  2. 如申請專利範圍第1項所述之介電層，其中該介電質材料包含交聯的有機矽烷或交聯的碳矽氧烷材料。
  3. 如申請專利範圍第1項所述之介電層，具有約在50%和75%之間的孔隙率。
  4. 如申請專利範圍第1項所述之介電層，具有約50%的孔隙率以及大於5個十億帕斯卡(gigapascals)的楊氏模數。
  5. 如申請專利範圍第1項所述之介電層，其中該反向奈米結構配置係反向的奈米球的立方堆積陣列。
  6. 如申請專利範圍第1項所述之介電層，其中該反向奈米結構配置係反向的奈米球的六角堆積陣列。
  7. 如申請專利範圍第1項所述之介電層，其中該些孔體各者形狀為球狀。
  8. 如申請專利範圍第1項所述之介電層，其中該些孔體各者形狀為扁球體或扁長球體。
  9. 如申請專利範圍第1項所述之介電層，其中該介電質材料被配置成一結構，該結構係與包含以額外材料層塗佈的奈米球的立方堆積或六角堆積陣列的結構反向。
  10. 如申請專利範圍第1項所述之介電層，具有少於約2.0的介電常數。
  11. 一種製造介電層的方法，包含：提供模板，其包含配置成奈米結構配置的複數個奈米粒子；提供介電質材料以實質上填充該模板中的孔洞；交聯該介電質材料；以及移除該模板以形成介電層，該介電層包含配置成與該模板的奈米結構配置反向的結構的該介電質材料。
  12. 如申請專利範圍第11項所述之方法，其中提供模板包含：提供該複數個奈米粒子；以及藉由揮發誘導自我組裝、旋塗、滴鑄、浸漬塗佈、朗謬-布洛傑(Langmuir Blodgett)槽形成、或流動池堆積，將該複數個奈米粒子配置成奈米結構配置。
  13. 如申請專利範圍第11項所述之方法，其中提供該介電質材料係藉由使用碳矽烷或碳矽氧烷前驅物的分子層沉積反應所執行。
  14. 如申請專利範圍第11項所述之方法，其中提供該介電質材料包含引入該介電質材料作為該模板的該表面上的穩定配位基。
  15. 如申請專利範圍第11項所述之方法，進一步包含：在交聯該介電質材料後及在移除該模板前，圖案化及 /或金屬化該交聯的介電質材料。
  16. 如申請專利範圍第11項所述之方法，進一步包含：在移除該模板後，提供填充材料於該介電層中的該模板所留下的孔洞中以形成中間組合物；圖案化及/或金屬化該中間組合物；以及移除該填充材料以形成圖案化的及/或金屬化的介電層。
  17. 如申請專利範圍第11項所述之方法，其中提供模板包含：在奈米結構配置中配置複數個奈米粒子；以及沉積額外的材料於該複數個奈米粒子的該配置上以形成該模板。
  18. 如申請專利範圍第17項所述之方法，其中該額外的材料係與該複數個奈米粒子相同的材料。
  19. 如申請專利範圍第17項所述之方法，其中該額外的材料係包括在該介電層中。
  20. 如申請專利範圍第17項所述之方法，其中沉積額外的材料係藉由分子層沉積或原子層沉積所進行。
  21. 一種積體電路，包含：基板；導電互連；以及設置於該基板和該些導電互連之間的層間介電質，該層間介電質包含介電質材料及一或多個孔體，其中該介電 質材料係配置成圍繞該些孔體的反向奈米結構配置。
  22. 如申請專利範圍第21項所述之積體電路，其中該層間介電質具有約50%的多孔性及大於5個十億帕斯卡(gigapascals)的楊氏模數。
  23. 如申請專利範圍第21項所述之積體電路，其中該介電質材料係配置成其一結構，該結構係與包含以額外材料層塗佈的奈米球的立方或六角堆積陣列的結構反向。
  24. 如申請專利範圍第21項所述之積體電路，其中該層間介電質包含溝槽，且該些導電互連的部分係設置在該溝槽中。
  25. 如申請專利範圍第21項所述之積體電路，其中該層間介電質具有小於約1.5的介電常數。
TW103139374A 2013-12-16 2014-11-13 反向奈米結構電介質層 TWI620270B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US14/108,239 US20150171029A1 (en) 2013-12-16 2013-12-16 Inverse nanostructure dielectric layers
US14/108,239 2013-12-16

Publications (2)

Publication Number Publication Date
TW201533841A true TW201533841A (zh) 2015-09-01
TWI620270B TWI620270B (zh) 2018-04-01

Family

ID=53369434

Family Applications (1)

Application Number Title Priority Date Filing Date
TW103139374A TWI620270B (zh) 2013-12-16 2014-11-13 反向奈米結構電介質層

Country Status (2)

Country Link
US (1) US20150171029A1 (zh)
TW (1) TWI620270B (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI676243B (zh) * 2016-12-21 2019-11-01 大陸商蘇州邁瑞微電子有限公司 晶片封裝結構及其製造方法

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10172189B2 (en) * 2013-04-26 2019-01-01 Applied Materials, Inc. Method and apparatus for microwave treatment of dielectric films
US11251072B2 (en) * 2016-12-23 2022-02-15 Intel Corporation Differential hardmasks for modulation of electrobucket sensitivity

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6261469B1 (en) * 1998-10-13 2001-07-17 Honeywell International Inc. Three dimensionally periodic structural assemblies on nanometer and longer scales
US6780499B2 (en) * 2001-05-03 2004-08-24 International Business Machines Corporation Ordered two-phase dielectric film, and semiconductor device containing the same
US6991847B2 (en) * 2002-02-07 2006-01-31 Honeywell International Inc. Light emitting photonic crystals
US20110006406A1 (en) * 2009-07-08 2011-01-13 Imec Fabrication of porogen residues free and mechanically robust low-k materials

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI676243B (zh) * 2016-12-21 2019-11-01 大陸商蘇州邁瑞微電子有限公司 晶片封裝結構及其製造方法

Also Published As

Publication number Publication date
US20150171029A1 (en) 2015-06-18
TWI620270B (zh) 2018-04-01

Similar Documents

Publication Publication Date Title
TWI703633B (zh) 電子裝置和用以製造電子裝置、用以提供無遮罩氣隙流程、及用以提供替代層間介電質流程的方法
TWI552288B (zh) 混合碳－金屬互連結構
TWI666751B (zh) 通孔阻隔層
TW201543568A (zh) 具有有序延長孔體的電介質層
CN110024103B (zh) 自对准通孔
TWI730099B (zh) 用於後段製程（ｂｅｏｌ）互連體製造的基於介電質頭盔的方法及由此產生的結構
TW201709463A (zh) 半導體結構的金屬特徵的由下而上填塞（ｂｕｆ）
US10937689B2 (en) Self-aligned hard masks with converted liners
TW201537642A (zh) 使用可流動的介電材料的溝槽隔離的技術
TWI549245B (zh) 用於形成具有緊密間距互連結構之互連層的方法
CN110024105B (zh) 用于改善短路裕量的硬化插塞
TW201705421A (zh) 有未著陸的通孔溶液的用於電容利益的由多立克（ｄｏｒｉｃ）柱支撐的無遮罩的空氣隙
US20220223518A1 (en) Planar slab vias for integrated circuit interconnects
TWI620270B (zh) 反向奈米結構電介質層
JP2017520109A (ja) 集積回路デバイスの金属間の選択的な拡散障壁
US11011481B2 (en) Configurable resistor
CN104011850B (zh) 碳纳米管半导体器件和确定性纳米制造方法
TWI778209B (zh) 使用模板之鰭塑形及由其所產生的積體電路結構
JP7151976B2 (ja) 半導体構造の製造のための炭素系誘電体材料および結果として得られる構造
US11894270B2 (en) Grating replication using helmets and topographically-selective deposition
TWI720058B (zh) 用以提供有序的多孔性之方法及設備
CN107924948A (zh) 用于集成电路的复合横向电阻器结构
US10529660B2 (en) Pore-filled dielectric materials for semiconductor structure fabrication and their methods of fabrication
JP2022096605A (ja) マイクロ電子構造体におけるカラーグレーティング
CN114388434A (zh) 用于改进通孔集成的自组装单分子层的应用