TWI770050B - 積體電路裝置及其形成方法 - Google Patents

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啟文 林
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Abstract

本發明敘述了石墨奈米帶互連。石墨奈米帶互連藉由在金屬特徵成長催化劑上形成石墨層(例如石墨烯)來製造。金屬特徵成長催化劑被選擇性地去除，留下石墨奈米帶剩餘作為互連。石墨奈米帶互連具有厚度0.3奈米(nm)至2奈米以及至少40奈米的高度。導電石墨奈米帶互連克服包括習知組合的互連襯墊的需要。再者，相比於習知的襯墊，減少的石墨奈米帶互連之特徵尺寸能夠有較大的互連密度和半導體裝置密度。

Description

積體電路裝置及其形成方法
本發明係有關於石墨烯奈米帶互連及互連襯墊。
在製造積體電路中，互連可使用銅金屬鑲嵌製程形成在半導體基板上。此種製程典型地開始於溝槽和/或通孔被蝕刻至絕緣體層中、阻障材料被沉積在溝槽中以及接著銅金屬被沉積在阻障材料上以形成互連。當裝置尺寸持續減小，各種互連特徵變得越來越窄、越來越緊密，導致了許多不小的問題。
100‧‧‧積體電路
102‧‧‧裝置層
104、304、1116‧‧‧層間介電質(ILD)層
106‧‧‧互連結構
112‧‧‧金屬特徵
116、720‧‧‧石墨阻障層
120、320‧‧‧第一ILD層
200、400、600、800、1000、1200‧‧‧方法
304、1300‧‧‧基底ILD層
308、712、1404‧‧‧毯式金屬層
312、1312、1412‧‧‧第一金屬特徵
316、916、1416‧‧‧石墨層
324、1112‧‧‧蝕刻停止阻障
328、1316‧‧‧第一互連結構
504、704、920、1320‧‧‧第二ILD層
508、708、1118‧‧‧阻障層
512、714、912‧‧‧第二金屬特徵
516、722‧‧‧第二互連結構
706‧‧‧第二蝕刻停止阻障
724‧‧‧第三層ILD
904‧‧‧第二毯式金屬層
1104‧‧‧空腔
1108‧‧‧介電質材料
1120‧‧‧金屬層
1124‧‧‧石墨烯奈米帶互連
1304‧‧‧暫時性ILD層
1308‧‧‧暫時性阻障層
1318‧‧‧石墨阻障
1322‧‧‧氣隙
1000‧‧‧計算系統
1002‧‧‧主機板
1004‧‧‧處理器
1006‧‧‧通訊晶片
圖1A依據本發明一實施例示出包括石墨阻障層的範例積體電路結構。
圖1B概略地示出範例互連以及相對於互連的總寬度的基於鉭的阻障層的厚度之橫向橫截面。
圖1C依據本發明一實施例概略地示出範例互連以及相對於互連的總厚度的石墨阻障層的厚度之橫向橫截面。
圖2為依據本發明一實施例之製造使用具有石墨阻障層之互連的積體電路的範例方法。
圖3A-3E為依據本發明一實施例之一系列示出根據圖2中所顯示之方法製造的石墨阻障層之形成的概略積體電路結構的橫截面側視圖。
圖4為依據本發明一實施例示出用於製造額外的互連以及與石墨襯墊互連電性通訊的金屬層級的範例方法之方法流程圖。
圖5A-5C為依據本發明一實施例之一系列示出根據圖4中所顯示之方法製造之與石墨襯墊互連電性通訊之額外的互連層之形成的概略積體電路結構的橫截面側視圖。
圖6為依據本發明一實施例示出用於製造部分石墨襯墊並且在低層級與石墨襯墊互連電性通訊之額外的互連的範例方法之方法流程圖。
圖7A-7D為依據本發明一實施例之一系列顯示根據圖6中所顯示之方法製造之部分石墨襯墊並且在低層級與石墨襯墊互連電性通訊之額外的互連層之形成的概略積體電路結構的橫截面側視圖。
圖8為依據本發明一實施例示出用於製造部分石墨襯墊並且在低層級與石墨襯墊互連電性通訊之額外的互連的範例方法之方法流程圖。
圖9A-9C為依據本發明一實施例之一系列顯示根據圖8中所顯示之方法製造之部分石墨線路並且在低層級與石墨線路互連電性通訊之額外的互連層之形成的概略積體電路結構的橫截面側視圖。
圖10為依據本發明一實施例示出用於製造石墨奈米帶互連之範例方法的方法流程圖。
圖11A-11D為依據本發明一實施例之一系列顯示根據圖10中所顯示之方法製造的石墨奈米帶之形成的概略積體電路結構的橫截面側視圖。
圖12為依據本發明一實施例示出用於製造包括氣隙作為層間介電質結構之元件之石墨襯墊互連的範例方法之方法流程圖。
圖13A-13E為依據本發明一實施例之一系列顯示包括氣隙作為根據圖12中所顯示之方法製造的層間介電質結構之元件的石墨阻障層之形成的概略積體電路結構的橫截面側視圖。
圖14A-14D為依據本發明一實施例之一系列顯示包括氣隙作為根據圖12中所顯示之替代方法製造的層間介電質結構之元件的石墨阻障層之形成的概略積體電路結構的橫截面側視圖。
圖15示出依據本發明一實施例組態的行動計算系統。
可以理解到，附圖不一定按比例繪製或旨在 將本發明限制於所示的特定組態。例如，儘管一些圖一般指示直線、直角和平滑表面，結構之實際實施方式可具有不完美的直線和直角，並且一些特徵可具有表面形貌或以其它方式不平滑，有鑒於現實世界對使用的處理設備和技術的限制。簡而言之，提供附圖僅僅是為了示出範例結構。
【發明內容】及【實施方式】
揭露了用於形成包括石墨阻障層之積體電路結構的技術。石墨阻障層之範例包括但不限制於石墨烯單層以及1至5個石墨烯單層的群組。於本中之某些範例中，用語「石墨烯」和「石墨(graphitic)」和「石墨(graphite)」為了方便而可互換地使用而不損失廣度。相反，所有這些用語都是指以結晶單層片組織的碳的同素異形體。
這些石墨阻障層有助於減少或消除積體電路中從一個互連的金屬特徵至相鄰金屬特徵的金屬之擴散。在一些實施例中，石墨阻障層可在介電質和金屬互連之間的位置處合成晶載，例如藉由使用先前沉積的金屬互連結構作為用於石墨材料的成長基板(例如，石墨烯、石墨、或其它碳同素異形體、或組成作為一或多個結晶單層的含碳化合物)。這樣一來，根據一些實施例，可以在互連之金屬部分上原位製造均勻且極薄的石墨阻障層。然後將介電質材料沉積在石墨烯塗覆的金屬互連周圍。於某些範例 中，去除石墨襯墊的互連之金屬部分，留下石墨奈米帶作為互連。如本文中所使用，石墨奈米帶為任何使用為導電互連特徵的奈米等級石墨結構或特徵，實質上沒有其它導電塊互連材料。應注意到也許會有先前去除的導電材料塊互連材料之殘餘或痕跡，但主要導電互連特徵材料為石墨。
所揭露的技術可以提供比用於形成與互連相關聯的阻障層(也稱為「襯墊」)的習知沉積技術更好的各種優點。例如，所揭露的方法和材料可以允許產生石墨單層(或其它合適的厚度)，使得其圍繞互連結構之金屬並且實質上與互連之金屬部分保形。於某些範例中，石墨阻障層具有厚度範圍0.3奈米(nm)至2奈米。這個厚度比典型的擴散阻障(例如，氮化鉭)之厚度(其範圍為5奈米至10奈米厚)更小。更薄的石墨阻障層有效地改善金屬互連的導電性，因為與具有較厚襯墊(例如，基於鉭的襯墊)的典型互連相比，故可以沉積相當多的導電金屬作為互連的金屬部分，且因此金屬部分的面積更小。再者，習知阻障層通常與石墨層相比(特別是石墨烯)，為相對較差之導電體。這個改善的阻障導電性也改善了整體上互連的導電性。最終，石墨阻障層和互連之金屬之間的介面比金屬和習知阻障層之間的介面產生較少的表面散射。相比於習知的襯墊互連，這下表面散射特徵亦趨向於增加本發明之互連的導電性。根據本發明，許多配置和變化將是顯而易見的。
總體概述
阻障材料被沉積在積體電路之非導電(例如，介電質)和導電(例如，銅金屬)特徵之間的層中。阻障材料可以防止互連之金屬特徵部分擴散或以其它方式遷移至介電質材料中。於某些情況下，藉由使這些互連之間的介電質材料更加導電，特別是當這些互連之間的距離很小時，來自互連的金屬擴散甚至可能在相鄰設置的互連之間造成短路。然而，縮小使用習知沉積技術沉積的習知阻障材料的尺寸是困難的。其結果，隨著半導體裝置及其互連結構的尺寸隨著技術的發展而逐漸減小，習知(及導電不良)的阻障材料佔據互連橫截面面積的逐漸增大的部分。因為成比例地較少的金屬可以沉積在互連之阻擋層部分內側，這增加了互連的電阻。此外，隨著尺寸縮小，沉積在互連之內的金屬更可能包括空隙或其他缺陷，特別是對於高高寬比通孔互連特徵。當金屬部分的尺寸縮小時，這些缺陷可能對互連的導電性產生更大的負面影響。
根據本公開將理解，用石墨阻障層替代習知的阻障材料，且特別是石墨烯(原子薄的且導電的碳同素異形體)阻障層可以增加互連的有效導電率。這個優點藉由減少由導電較少的襯墊佔據的互連的比例來實現，同時增加由更導電的金屬核心佔據的互連的橫截面面積的比例。石墨阻障層還提供介電質和互連結構之金屬之間的有效擴散阻障，因此減少相鄰導電結構之間短路的可能性。然而，有數個與形成奈米或低於奈米厚度之石墨阻障相關 的挑戰。例如，轉移成長在分離基板上的石墨烯或石墨材料至具有形貌(例如，溝槽)的積體電路晶片不是小事或以其他方式不容易實現的。再者，石墨材料不容易在層間介電質材料上形成。這使得使用習知襯墊沉積技術的石墨烯沉積在金屬鑲嵌或雙金屬鑲嵌製程中是有挑戰性的。
因此，依據本發明一實施例，提供了用於形成用於互連結構的石墨阻障層(或者稱為「石墨襯墊」)的技術。於一具體實施例中，互連之金屬部分(本文中稱為「金屬特徵」)使用減去蝕刻製程形成。然後這個金屬特徵用作其上成長石墨阻障層的催化劑。在另一具體實施例中，使用金屬鑲嵌製程形成金屬特徵。然後藉由去除其中沉積金屬的層間介電質以露出金屬特徵。因此，露出的金屬特徵隨後可以用作其上成長石墨阻障層的催化劑。在一些實施例中，後續沉積的層間介電質被用來在互連部分周圍形成氣隙，因此改善介電質層的絕緣(並且減少與之相關的電容效應)。於另一實施例中，在金屬特徵上成長石墨阻障層後，金屬特徵被去除。剩餘導電石墨結構(本文一般稱為奈米帶，由於其奈米等級尺寸)然後用作互連。注意，對奈米帶的參考並不意味著具體的形狀。相反，奈米帶可以有效地是任何形狀，並且通常符合其襯墊裡的互連區域的形狀或該形狀的一部分。例如，奈米帶可為環形或箱形、或單個壁或此種形狀的部分。
所揭露之形成石墨阻障層的技術可提供各種優點。例如，所揭露的技術可以能夠產生具有小於5奈米 或小於2奈米之厚度、或在低於奈米之厚度的範圍的石墨阻障層(例如，小於1、小於0.75、小於0.5奈米之厚度、或單層)。在一具體範例中，石墨阻障層為石墨烯單層。在其它範例中，石墨阻障層為兩至五個石墨烯單層的群組。額外地，石墨阻障層可實質上與互連的金屬特徵一致，在若干實施例中提供在金屬-石墨烯界面處產生較少表面散射的介面。其它優點包括相比於具有習知阻障層的互連有更高的互連導電性、互連之間的增進(更低)電容、更小的最小尺寸可以匹配具有較小特徵尺寸的連續技術世代以及積體電路之內更高的裝置密度。根據本發明，許多變化和配置將是顯而易見的。
石墨阻障層
圖1A依據本發明一實施例示出具有石墨阻障層(石墨烯)之互連的積體電路100的一範例。應注意到圖1A(以及圖1B和1C)為了說明的目的簡化，並且實際互連結構通常包括相應於導電線和通孔兩者的結構。
如可以看出，積體電路100包括半導體裝置層102(為了清楚描繪而從後面的圖中省略)、選擇性的基底層間介電質(ILD)層104以及互連結構106，互連結構106包括其中具有複數個金屬特徵112的第一ILD層120，每個金屬特徵112具有石墨阻障層116。雖然於此範例中僅顯示為一個互連結構106，但其它實施例可包括任何數目之以堆疊組態(例如，金屬層M0-M9)的此種結構。此外，其它實 施例可不包括選擇性基底ILD層104，諸如其中含有石墨烯的互連結構106直接地設置在裝置層102上的情形中，並且以此種方式提供功能性積體電路。
可被形成在裝置層102中的半導體裝置的範例包括但不限制於平面式場效電晶體(FET)以及非平面式FET(例如，鰭片式FET或奈米線FET)、電容器(例如，嵌入式DRAM(eDRAM)電容器)、DRAM單元和SRAM單元等。如將理解的，在裝置層102中實施的實際裝置將取決於積體電路100的目標應用和功能，以及本發明不旨在限於任何特定應用或功能電路。相反的，本文提供的技術可以與任何數目的裝置層102組態使用。這些通常製造在半導體基板(例如，單晶矽晶圓)上和/或在半導體基板之內的裝置與至少一互連106電性通訊。互連結構106透過選擇性連接的通孔和導電線之網路將裝置層102的半導體裝置連接到積體電路之內的其他地方的其他半導體裝置或連接到在積體電路100的上層或下層的接觸。對於每個互連結構106之連續層，通常更多數目的半導體裝置102可以連接在一起。最終，半導體裝置透過一系列互連結構106被放置成與輸入和/或輸出電性通訊，使得可以在積體電路100處接收和/或從積體電路100發送指令和/或資料。在本文的其他圖中，未示出半導體器裝置層102。
選擇性基底ILD層104係(在顯示的範例中)保形地設置在半導體裝置層102上方，從而保護半導體裝置層102免於與積體電路100之內的其它導電特徵的意外電性 接觸以及用於製造積體電路100的後續處理。此外，基底ILD層104還可以用作其中形成互連結構106並且選擇性地將一或多個互連結構106與半導體裝置層102連接的表面。當包括時，ILD 104可以是例如二氧化矽或氮化矽或一些其它合適的絕緣材料或鈍化材料。可以根據需要設定層的厚度，以向下層的裝置層102提供所需的絕緣和/或保護。
在所示的範例實施例中，包括在互連結構106中的每個金屬特徵112的側表面與石墨阻障層116接觸。金屬特徵112和石墨阻障層116一起形成導電互連特徵。如上所述，阻障層通常用於防止金屬從金屬特徵112擴散到相鄰的絕緣體材料中，從而防止積體電路100中的短路和/或以其他方式防止整體上互連和/或積體電路100的電性效能的降低。雖然傳統的阻障層通常是基於鉭的，但是本文所述的阻障包括石墨烯材料，諸如石墨烯，其可以更薄和/或更導電。
圖1B和1C概略地示出互連特徵的橫向橫截面，於範例中示出了習知和石墨阻障層相對於互連特徵之總寬度的相對厚度。圖1B概略地示出相對於整體互連特徵厚度之基於鉭的阻障層的相對厚度。圖1C概略地示出相對於整體互連特徵厚度之石墨阻障層的厚度。在檢視這些圖(以及如文中所述)為顯而易見的是，與石墨阻障層相比，基於鉭的阻障層較厚，並且佔據互連特徵的比例更大的橫截面面積。例如，一些互連特徵可以具有25奈米至30奈米的總寬度X1(且在一些具體示例中，目標總寬度X1為27奈 米)。如圖1B中所示，習知(例如，基於鉭的)阻障層可具有襯墊厚度Y1為5奈米至10奈米，因此佔據整體互連特徵寬度10奈米至20奈米。這與具有襯墊厚度Y2為例如0.3奈米至1.5奈米的石墨阻障層相比較(如圖1C所示)，因此僅佔據整體互連厚度0.6奈米至3奈米。石墨烯襯墊互連中這種相當大量的金屬部分地能夠部分地改善石墨烯襯墊互連的導電性並提高積體電路裝置的效能。
方法和架構
圖2依據本發明一實施例示出用於製造包括石墨阻障層的積體電路互連的方法200。方法200的敘述伴隨著相應於範例互連結構的概略橫截面的並行敘述。這些橫截面描繪在圖3A至3E中。
如於此範例方案中可看出，方法200包括形成204基底ILD層304在例如半導體基板或裝置層或其它ILD層上。圖2和3A-3E之上下文中敘述的實施例先假定基底ILD層304之形成204，雖然其它下面敘述的實施例並不需要先形成基底ILD層(或者完全如先前關於圖1A所解釋的那樣)。此外，將理解到這裡敘述的互連範例直接或間接地連接到半導體裝置和接觸，不管該連接是否在圖中示出。可以進行連接的裝置可以是被動的(例如，電容器、電感器、電阻器)或主動的(例如，電晶體、二極體、放大器、記憶體單元)。
在一範例實施例中，基底ILD層304絕緣下面 的裝置層，並且可進一步包括穿過絕緣材料的一或多個互連特徵，以便將裝置層之裝置電性耦合至上面的互連結構和/或接觸。可被用於基底ILD層304之範例絕緣體材料包括例如氮化物(例如，Si3N4)、氧化物(例如，SiO2、Al2O3)、氮氧化物(例如，SiOxNy)、碳化物(例如，SiC)、碳氧化物、聚合物、矽烷、矽氧烷或其它合適的絕緣體材料。在一些實施例中，取決於應用，基底ILD層304以超低k絕緣體材料、低k介電質材料或高k介電質材料實施。範例低k和超低k介電質材料包括、多孔二氧化矽、碳摻雜氧化物(CDO)、諸如過氟化環丁烷或聚四氟乙烯的有機聚合物、氟矽酸鹽玻璃(FSG)以及諸如半矽氧烷、矽氧烷或有機矽酸鹽玻璃的有機矽酸鹽。高k介電質材料之範例包括例如氧化鉿、氧化矽鉿、氧化鑭、氧化鋁鑭、氧化鋯、氧化鋯矽、氧化鉭、氧化鈦、鋇鍶鈦氧化物、氧化鋇鈦、氧化鍶鈦、氧化釔、氧化鋁、鉛鈧鉭氧化物和鈮酸鉛鋅。
用於形成204基底ILD層304之技術可以為任何廣範圍的合適沉積技術，包括但不必要限制於：物理氣相沈積(PVD)；化學氣相沈積(CVD)；旋轉塗佈/旋轉塗佈沉積(SOD)；和/或任何前面所提的組合。其它合適的組態、材料、沉積技術和/或用於基底ILD層304的厚度將取決於給定的應用並且參考本揭露將顯而易見。
雖然一些文中所述之實施例可使用金屬鑲嵌製程(這通常是指「單金屬鑲嵌」和「雙金屬鑲嵌」技術兩者)以在ILD層中蝕刻溝槽，其接著以金屬填充，但方法 200代替地使用減去金屬蝕刻製程。因此，如圖2中進一步所示並且進一步參考圖3A，方法200繼續藉由在基底ILD層304上形成208毯式金屬層308。這個毯式金屬層308將接著被減去地蝕刻以形成金屬特徵。這些金屬特徵可以用作其上成長石墨烯層的催化劑，如下文將更詳細地敘述。
用於形成208毯式金屬層308的範例沉積技術包括但不限制於物理氣相沉積(PVD)、化學氣相沉積(CVD)、原子層沉積(ALD)。毯式金屬層的厚度(α)可以為例如大於其上將沉積石墨烯阻障層的金屬特徵之最終尺寸，因為毯式金屬層308可經受可以減小厚度的各種蝕刻。於範例中，尺寸α可以為從10奈米至500奈米、從10奈米至100奈米、從10奈米至50奈米、從40奈米至60奈米。如將理解的，這些範例範圍僅僅是說明性的，因為α可以根據所製造的互連的類型(例如，通孔或導電線)以及其他因素，諸如製造的積體電路之內的金屬層級、技術的尺寸限制條件等因素，而有很大的差別。
用來形成208毯式金屬層308以及可被減去地蝕刻並且用作為在方法200之後續階段中石墨烯成長催化劑的範例金屬包括例如銅、鋁、鎢和鉭等等。實際考慮通常可以要求可接受使用的最不便宜的金屬。
在形成208之後，毯式金屬層308被蝕刻212以從毯式金屬層308形成金屬特徵312，如圖3B所示。亦即，材料從毯式金屬層308被選擇性地去除。在蝕刻之後剩餘的毯式金屬層308的部分在本文中通常稱為金屬特徵。在 圖2和3A-3E的上下文中，沉積在基底ILD層304上方以及在第一ILD層之內的金屬特徵被敘述為第一金屬特徵312。第一金屬特徵312由藉由毯式金屬層308之其它部分之去除所形成的溝槽分離。於某些範例中，這些第一金屬特徵312將形成裝置和另一金屬層或金屬接觸之間、或金屬層之間、或金屬接觸之間的互連的一部分。
在形成時，每個第一金屬特徵312包括露出的頂表面和一或多個露出的側表面，如圖3B所示。如將理解的，每個第一金屬特徵312的底表面(相對於頂表面)保持與ILD層304和/或形成在層304之內的導電互連特徵接觸，其中導電互連特徵有效地允許適當的電性連接到下面的裝置層。在圖3B-3E所示之實施例中，第一金屬特徵312之底表面不是用襯墊、石墨烯或其他方式製造的。
在一些實施例中，減去蝕刻212包括選擇性地應用遮罩於毯式金屬層308，因此保護相應於第一金屬特徵312的毯式金屬層308之部分不被蝕刻。一旦應用遮罩，方向性(各向異性)蝕刻212可被用來去除不被遮罩保護之毯式金屬層308的部分。使用各向異性蝕刻來保持第一金屬特徵312的特徵寬度尺寸β(在圖3B中表示)從底表面至頂表面近似均勻(例如，5奈米或更小、或2奈米或更小、或1奈米或更小的變化)。各向異性蝕刻包括例如乾式蝕刻，諸如使用臭氧、離子化氬等等的反應離子蝕刻(RIE)。也可以使用其它蝕刻製程(例如，濕式或等向)，如果給定電路可接受，則其可以導致更多的錐形側壁。在更一般的意 義上，其上具有石墨襯墊之互連特徵的側壁和頂部可以具有任何形狀或輪廓(例如，s形或其它波浪形、以在下部更寬以及在頂部更窄的錐形、在一側正交並且在另一側呈錐形、凸頂部、凹頂部、凹側壁，僅舉幾個範例)。特徵的形狀可以變化很大，並且任何此種形狀可以被保形地塗佈或者以其它方式具有設置在其上的石墨襯墊。
第一金屬特徵312之尺寸β可包括例如但不限制於從10奈米至50奈米、從5奈米至100奈米、從20奈米至30奈米以及從50奈米至100奈米的範圍。第一金屬特徵312之特徵高度尺寸χ可以包括但不限制於上面指示為尺寸α或稍微更小的範圍。尺寸χ之範例值包括但不限制於從10奈米至100奈米、從10奈米至50奈米、從40奈米至60奈米以及從50奈米至100奈米的範圍。類似於尺寸α，尺寸β和χ的尺寸為被製造的互連類型之一或多個類型、在積體電路之內被製造金屬層級、技術之設計規則、用來形成第一金屬特徵312之蝕刻等等的函數。
如上所述，用於互連(例如Cu、W、Ta等)的金屬可以擴散穿過ILD材料，因此潛在地將電路短路在一起，並且損害積體電路的整體功能。為了防止這個擴散，阻障層典型地用來封裝(整體或部分)互連的金屬特徵。在金屬鑲嵌製程中，其中溝槽被蝕刻至ILD層內並且接著以金屬填充，襯墊通常在沉積金屬特徵之前沉積。如圖1B概略地顯示以及上面的敘述，習知襯墊(通常為鉭或氮化鉭)佔據溝槽之橫截面面積的三分之一或更多，留下其中沉積 用於給定互連特徵的金屬的窄通道。這個窄通道可能難以以金屬均勻地填充，因此進一步降低互連的電性效能。
為了克服這個挑戰以及其它挑戰，石墨層316(諸如，石墨烯)被保形地形成216在第一金屬特徵312之露出的頂或側表面，如圖3C中所示。在這上下文中，保形意味著石墨烯層以相對均勻的方式(在+/-0.2奈米至1奈米之內為了期望的效能層級而言可以忽略不計的變化)設置在下面的特徵之表面上方，包括任何下面的特徵之形貌。如圖所示，在這實施例中石墨烯不被沉積在第一金屬特徵312之底表面上，因為底表面與基底ILD 304(或更可能的是電路的一些潛在的導電特徵)接觸。第一金屬特徵312作為促進石墨烯沉積的催化劑。這是有益的，因為石墨烯和其它石墨材料可能難以沉積在通常用於ILD之材料組成的表面上。
在一些實施例中，石墨層316之厚度尺寸ε可為大約0.3奈米至大約1.5奈米的範圍(在正常測量準確度和精確度限值之內)，其相應於1石墨烯單層至約5石墨烯單層的範圍。圖3C中所示之整體高度尺寸Φ大約是χ和ε的總和。石墨烯阻障層的益處包括互連的減小的電阻(穿過互連的導電路徑)和增加的短路容限(導電特徵之間)以及其它本文所示的益處。在實施例中，石墨層的高度Φ與厚度ε的高寬比可以為從26：1至133：1、從40：1至200：1、或甚至高於200：1。
在第一金屬特徵312上形成216石墨烯層316的 範例方法(以及如將理解任何其它類似的金屬特徵)包括使用碳化氫前驅物(諸如己烷、甲烷、乙烯、乙炔等)其在電漿或熱增強式化學氣相沉積製程中分解。於一範例中，碳的氣體源(例如，甲烷)與氫混合，且接著藉由加熱混合氣體於800℃至950℃之間而熱分解。也可使用壓力增強式化學氣相沈積，其與上述方法相比將分解碳的氣體源之沉積溫度降低至700℃至850℃之間。然後將銅金屬特徵以0.5托和50托之間的壓力(用於低壓CVD沉積)或高達大氣壓並以0.5標準立方厘米每分鐘(sccm)至10sccm的流速露出於加熱的氣體混合物。對於在石墨烯沉積之前金屬特徵可能被氧化的情況，基板可以藉由加熱(例如，對於銅高達1000℃)以及將金屬露出於氫氣30分鐘至60分鐘之間而減少。這是將石墨烯沉積在銅金屬特徵上之一組條件的一個範例。應當理解到可以使用氣體、熱輪廓、壓力、流速和其它參數的其它組合來將石墨烯沉積在給定的金屬特徵上。另外的範例可以在Mattevi的「A Review of Chemical Vapor Deposition of Graphene on Copper」中找到，其出版在Journal of Materials Chemistry，第21卷，3324-3334頁(2011)中。
如圖3D所示，第一ILD材料層320被沉積220在其相應的石墨烯層316之內第一金屬特徵312之間，並且接著被平坦化。用來沉積220第一ILD層320的方法可以為例如已經在圖3A之上下文中敘述的任何方法。用於沉積220第一ILD層320之方法還包括用於填充高高寬比溝槽(例 如，具有高與寬的高寬比為2：1或更高)之技術，像那些圖3C中所示之在塗覆第一金屬特徵312之石墨烯316之間的。這些後續技術包括應用反應(可選地在施加熱的時刻)以形成ILD之一或多個化學前驅物之旋轉塗佈/旋轉塗佈沉積(SOD)。一旦第一ILD層320已經沉積220，其被平坦化和/或研磨220以形成適合於後續製造和處理之均勻平坦表面。平坦化和/或研磨技術包括化學機械平坦化(CMP)製程或所需的其它適當的研磨/平坦化製程，使得另一層可以形成在已經在圖3D中顯示之層的頂部。這形成包括數個導電互連特徵的第一互連結構328。如本文所使用的導電互連特徵統稱為第一金屬特徵312及其相應的石墨烯阻障層316。
如圖3D的範例實施例中所示，去除相應於第一金屬特徵312之頂表面的石墨烯層316的部分。雖然不希望受理論束縛，但是已經觀察到，石墨烯的電性片電阻在平行於單層碳原子組織之平面(即，平行於石墨烯片的主表面)的方向上極低。石墨烯片的片電阻在垂直於單層碳原子組織的平面的方向上較高。在沉積石墨層316期間，單層被平行於單層形成的金屬特徵312的表面組織。因此，在第一金屬特徵312之測表面上之單層的碳原子平行於那些側表面。這在平行於第一金屬特徵312之側表面的方向上提供低的片電阻。對於相似理由，在第一金屬特徵312之頂表面上的石墨烯單層平行於第一金屬特徵312之頂表面。在第一金屬特徵312之頂部上的石墨烯單層比在第 一金屬特徵312之側表面上的石墨烯單層提供較高的片電阻，因為在頂表面上的單層是垂直於可能通過第一金屬特徵之電子流取向。為此原由，在一些實施例中，第一金屬特徵312的頂表面上的一或多石墨烯層被去除，從而將第一金屬特徵312的側面上的低片電阻石墨烯層露出於隨後形成的第二互連。
於某些範例中，在第一ILD層320的平坦化220頂表面、石墨烯阻障層316和第一金屬特徵312之頂部上沉積224蝕刻停止阻障324。這個組態之範例實施例顯示於圖3E中。蝕刻停止阻障324通常是不受用於蝕刻連續ILD層之蝕刻的影響或與ILD相比具有非常慢的蝕刻速率的材料。因此，蝕刻停止阻障保護下面的特徵免受在蝕刻停止阻障上方的特徵上執行的處理。蝕刻停止阻障324的範例包括氧化鋁(Al2O3)、氧化鋯(ZrO2)、氮化矽等。使用先前在基底ILD層304和ILD 320的上下文中敘述的任何沉積和平坦化技術來沉積和平坦化蝕刻停止屏障324。
在另一範例實施例中，根據金屬鑲嵌製程製造並且具有習知襯墊的互連結構被放置成與根據方法200製造的石墨烯襯墊的互連特徵組態之第一互連結構328電性通訊。根據一種此種範例實施例，圖4示出用於製造諸如結構的範例方法400，以及圖5A-5C概略地示出在根據方法400之製造的各種階段之範例結構的橫截面。在相同晶粒或積體電路上混合基於石墨烯的互連結構(諸如328)與習知互連結構可能是合適的，例如在其中相對較擁擠或密 集的互連結構或層與本文中提供的基於石墨烯互連結構實施的情況下，並且堆疊在其上的下一互連結構或層以相對較低密度被實施具有習知互連特徵的情況下。於其他實施例中，在給定的電路或晶粒中的所有的互連結構可與基於石墨烯的互連特徵實施。根據本發明許多此種其它實施例和變化將是顯而易見的。
應理解到於某些範例中，襯墊(無論基於鉭襯墊或石墨襯墊)可被設置在毯式金屬層308和基底ILD層304之間。雖然在圖3A-3E所示的範例中省略了這選擇性襯墊，但是在執行方法200時，包括此種可選襯墊的實施例將包括在基底ILD層304和第一互連結構328之間的襯墊的一部分。
如圖4所示，並且同時參考圖5A-5C，方法400開始於執行402方法200。因此，參考圖2和3提供的先前討論和各種置換和實施例在這裡同樣適用。方法400繼續在圖3E所示的結構的蝕刻停止阻障324上沉積404第二ILD層504。接著，根據金屬鑲嵌製造方法，溝槽(圖5B所示)被蝕刻408至第二ILD層504中並且穿過蝕刻停止阻障324。穿過蝕刻停止阻障324的蝕刻404露出第一互連結構328之互連特徵的頂表面。用於蝕刻404第二ILD層和蝕刻停止阻障324之技術包括乾式和/或濕式蝕刻(諸如RIE、氫氧化鉀(KOH)和/或氫氟酸(HF))配製成去除ILD層504的絕緣體材料以及去除用來形成蝕刻停止阻障324的材料。如將理解的，數個合適的蝕刻方案是可行的。分別在412和416，阻 障層508(諸如，前面敘述之習知基於鉭的阻障層)和第二金屬特徵512(顯示於圖5C)接著形成溝槽中。如於此範例情形中可看出，顯示的第二金屬特徵512包括通孔部分和線部分。阻障層508和第二金屬特徵512集體地形成直接與第一互連結構328之導電互連特徵接觸之第二互連結構516的導電互連特徵。
根據實施例，用於製造互連結構的另一範例方法600出現在圖6中。這個方法結合基於鉭的襯墊和石墨襯墊兩者的使用，各用於第二互連結構之不同部分。圖7A-7D根據實施例顯示在製造之各種階段中結構之概略橫截面。如可以看出，由範例方法600製造的裝置之範例包括與具有習知阻障層之第一部分(相應於通孔部分)以及具有石墨襯墊之第二部分(相應於連接至通孔的金屬線)的導電互連特徵組態之第二互連結構。
範例方法600包括首先執行602方法200(或均等的方法)以產生圖3E中概略地示出之結構。因此，參考圖2和3提供的先前討論和各種置換和實施例，在這裡同樣適用。第二ILD層704(如圖7A所示)形成604在蝕刻停止阻障324頂部。第二蝕刻停止阻障706可被形成在第二ILD層704上。第二ILD層704和第二蝕刻停止阻障706被蝕刻608，以形成互連溝槽。這個互連溝槽被標度和組態以在單個金屬鑲嵌製程中形成通孔(相對於如圖5B所示的一般在雙金屬鑲嵌製程溝槽中形成的通孔和金屬線)。這個蝕刻608還藉由蝕刻穿過蝕刻停止阻障324露出第一互連結構 328之下面的導電互連特徵的頂表面。阻障層708(例如，基於鉭的阻障層)被保形地沉積612至溝槽中。毯式金屬層712接著使用任何上面圖2和圖3A之上下文中所敘述之技術沉積616在通孔溝槽中以及在第二ILD層704上方。
如上圖2和圖3B之上下文中所敘述，蝕刻620毯式金屬層。執行蝕刻620以從與互連特徵之通孔部分整合的毯式金屬層712形成互連特徵之線部分。藉由蝕刻620露出的金屬表面也用作其上形成624石墨阻障層720的催化劑。通孔部分和襯墊部分形成第二金屬特徵714。第二金屬特徵714和石墨阻障層720和阻障層708集體地形成直接與第一互連結構328之導電互連特徵接觸之第二互連結構722的導電互連特徵。沉積628第三層ILD 724以在蝕刻的金屬特徵之間填充溝槽。範例最終結構之圖解呈現於圖7D。
類似於方法600，可以重複方法200的部分或全部元素以產生互連堆疊。在圖8中示出了用於重複一些元件以產生包括穿過兩個或更多個ILD層之通孔互連的堆疊通孔組態的範例方法800，同時參考示出相應的橫截面示意圖的圖9A-9C。方法800包括執行804方法200。因此，參考圖2和3提供的先前討論和各種置換和實施例，在這裡同樣適用。方法800繼續藉由去除蝕刻停止阻障324的一部分而露出808包括在第一互連結構328中的導電互連特徵的頂部。形成812第二毯式金屬層904，使得金屬與第一互連結構328之露出的導電互連特徵的頂表面接觸並與其整合。然後蝕刻816第二毯式金屬層904以產生第二金屬特徵912，在這種情況下是與下面的第一金屬特徵312整合的通孔。可以使用任何合適的金屬蝕刻方案。接著使用如前面所敘述的製程，在第二金屬特徵912之頂表面和側表面上形成820石墨層916。如將會理解的那樣，第二金屬特徵912以及其相應的石墨層916連同下面的第一金屬特徵312以及其相應的石墨層316集體地形成堆疊通孔918。注意，在這範例實施例中，石墨層916被顯示為與石墨層316完全對準。於其他實施例中，注意兩個石墨層916和316可以至少有些彼此偏移，以便在從一個層轉變到另一個層時提供一個台階或錐形。在822形成第二ILD層920在圍繞第二互連918處，然後可以將其平坦化。沉積824第二蝕刻停止阻障924在第二ILD層920的平坦化表面上。該製程可接著選擇性地重覆828，以在積體裝置之後續層級中產生額外的互連。這些互連可以是另一通孔部分或線路部分。
石墨奈米帶互連架構
另一範例方法1000(圖10中所示)敘述可被用作為沒有相應金屬特徵之互連的石墨奈米帶(奈米等級石墨互連特徵)的製造。相反，方法1000僅使用第一金屬特徵312作為形成石墨層的催化劑。在形成石墨層之後，去除金屬以及用介電質材料置換(整體或一部分)。相應於方法1000的一些階段的範例圖解顯示於圖11A-11D。這些實施例的益處包括那些上面指示的，並且還包括減少互連的尺 寸以及相應地增加每個單位面積內互連的密度。例如，根據一些實施例石墨烯奈米帶互連具有橫截面寬度從0.3奈米至2奈米厚，而習知互連的橫截面寬度遠遠超過5奈米，例如大於10奈米、或從20奈米至30奈米。因此，較小的互連尺寸可用於支持比使用習知互連可實現的更多數量的電路和更緊密間隔的電路。
範例方法1000包括執行1002範例方法200(或均等方法)以產生圖3D中概略地示出的結構。因此，參考圖2和3提供的先前討論和各種置換和實施例，在這裡同樣適用。如圖11A所示(並且等同圖3D)，露出第一互連結構328之導電互連特徵之頂表面。如圖11B所示，第一金屬特徵312接著被去除1004以形成由石墨阻障層316和下面的基底ILD層304限定的空腔1104。第一金屬特徵312可被去除，例如使用方向性蝕刻，諸如上面那些選擇性地去除金屬特徵而沒有去除ILD 320材料之圖2和3B之上下文敘述中的一或多個。替代地，或此外，遮罩可被用來保護ILD 320和石墨烯阻障層316之一部分而免受金屬蝕刻。
如圖11C所示，諸如ILD(其可以與用於基底ILD 304、第一ILD層320相同或不同於那些材料中的一或兩者)的介電質材料1108接著選擇性地形成1008在空腔1104中。用於形成介電質材料1108在空腔1104中的技術包括任何上面呈現的ILD沉積技術。這些技術包括但不限制於那些用於沉積至較高的高寬比空腔的沉積，諸如旋轉塗佈/旋轉塗佈沉積(SOD)。在一些實施例中，可以使用不適於沉積成較高的高寬比空腔的其它沉積技術。這是因為介電質材料1108沒有必需要沒有缺陷，並且可包括空隙或不損害作為互連的石墨奈米帶之功能的其它缺陷。於另一其他實施例中，空腔1104可以保持沒有ILD，從而在石墨層之間產生氣隙(其優點如下所述)。
當石墨烯阻障層316置放於與半導體裝置或接觸(未示出)和/或另一電性導電互連(例如，積體電路之內的另一金屬層級)電性通訊時，每個石墨烯阻擋層316可用作石墨奈米帶互連。下面敘述與另一個電性互連的製造和連接，如圖11D所示。
介電質材料1108和石墨烯阻障層316之露出的頂表面被平坦化1012。在這平坦化表面上沉積1016蝕刻停止阻障1112。在蝕刻停止阻障1112上沉積1020 ILD層1116。蝕刻停止阻障1112和ILD層1116都可以根據任何合適的沉積技術沉積，例如上述那些。
根據金屬鑲嵌處理技術，在ILD層1116中蝕刻1024溝槽，使得蝕刻停止阻障1112也被部分地去除，以露出下面的石墨奈米帶互連特徵之頂表面(在本文提供的其它實施例中用作為互連襯墊)。阻障層1118(例如，氧化鋁、氧化鋯或氮化矽)以及金屬層1120被沉積1028在溝槽中並且在ILD層1116上方。在溝槽中的金屬層1120的一部分直接與石墨烯奈米帶接觸，因此形成石墨烯(或更一般的石墨)奈米帶互連1124。這結構示出於圖11D中。
如圖11D所示，它是之前設置在第一金屬特徵 312之側表面上、而不是頂表面上的石墨層，其被用作石墨烯奈米帶互連。亦即，如上面圖3D之上下文中所解釋，圖11D中所示之石墨烯層(例如，一或多個單層)為平行於側表面取向。這使用具有與電流流動方向平行之較低片電阻的石墨烯單層作為互連。然而，於另一未示出的實施例中，相應於第一金屬特徵之頂表面的一些或全部的石墨烯層316可以被保持以增加用於與另一互連進行接觸的區域。這可以藉由例如調整保護遮罩的尺寸或以其它方式使用選擇性施加的蝕刻來實現，以在去除(例如，蝕刻或研磨)所示結構的其它部分時避免去除頂表面石墨烯層的一部分。
於其他實施例中，應當理解，介電質材料1108和/或第一ILD層320可被配置為包括「氣隙」。氣隙的製造和益處敘述在下方圖12和13A-13E之上下文中。下方所敘述之技術在圖8和9A-9C的上下文中顯示和敘述的實施例的應用將是顯而易見的。
雖然上面圖11D之敘述中描述了用於將金屬層1120連接至石墨烯奈米帶互連1124的金屬鑲嵌製程，但金屬層1120還可以透過蝕刻製程製造，如上圖2之上下文所述。亦即，石墨烯奈米帶互連1123之頂表面被露出，毯式金屬層被沉積在蝕刻停止阻障1112和石墨烯奈米帶互連之露出的頂表面上。接著從毯式金屬層蝕刻金屬特徵，其可接著襯有鉭襯墊或石墨襯墊(如文中所述的那樣)。無論如何，所得到的結構可以被封裝在ILD材料中。
應能理解到儘管各自獨立地敘述了前述方法，但是可以組合的產生具有圖3E、5C、7D、9C、11D、13E和14D中所示的一或多種結構的組合之積體電路裝置。例如，石墨奈米帶互連1124可以與上面敘述的其它實施例組合，使得基於鉭的阻障層設置在石墨奈米帶1124和第二互連之間、石墨阻障層設置在石墨奈米帶1124和第二互連之間、或第二互連之金屬特徵與石墨奈米帶互連1124直接接觸。這些中的每一者又可以被製造成在一或多個絕緣體層之內包括氣隙(下面更詳細地敘述)。此外，前述各個實施例可以製造成在第二互連的金屬特徵的側表面上包括石墨阻障層。文中所述之實施例的各種其它組合也是可能的。
具有氣隙介電質的石墨阻障
本發明之又一實施例可被製造以包括氣隙。氣隙是介電質層內的體積，並且由不含介電質材料的介電質層限定。除了上述已經討論的石墨阻障的導電性和電容改善之外，在介電質層中包括氣隙的益處包括降低積體電路的電容。
用於製造包括氣隙之實施例的範例方法1200在圖12中示出。同時參考圖13A-13E和14A-14D也在下面圖12之敘述中指示。
如上圖2和3A之上下文所述，方法1200包括形成1204基底ILD層1300。回想一下，基底ILD層1300是選 擇性的，並且如果包括的話，還可以進一步包括導電特徵以促進與任何給定的互連層或結構期望的電性連接。然後使用兩種技術之一，在基底ILD層上形成1208第一金屬特徵。一種技術是金屬鑲嵌製程工藝，另一種技術是在圖2的上下文中敘述的蝕刻製程。
如圖13A所示，使用金屬鑲嵌製程之第一金屬特徵的形成1208由在基底ILD層1300上形成1212暫時ILD層1304開始。接著在暫時ILD層1304中蝕刻1216溝槽。如圖13B所示，形成1220暫時阻障層1308在諸如基於鉭的阻障的溝槽之內。其後是在不被暫時性襯墊1308佔據之溝槽的部分之內金屬1312的形成1222，以及平坦化金屬、暫時性襯墊和暫時ILD層1304之露出的表面。如圖13C所示，然後使用選擇性蝕刻(例如，以比其它露出的材料顯著更快的速率去除暫時ILD 1304所構成的蝕刻)去除1224暫時ILD層1304，該選擇性蝕刻諸如臭氧或離子化氬RIE。暫時ILD層1304之範例包括上面對於其它ILD敘述的組成。雖然圖13B至13E顯示了暫時ILD層1304的完全移除，但是不一定是這種情況。於某些範例中，例如，暫時ILD層1304的一部分可以保留在基底ILD 1300上，直到金屬1312之高度的大約1/3。然而，為了便於說明，圖式和敘述假設暫時ILD層1304的去除。
無論如何，一些或全部暫時ILD層1304的去除露出一些或全部的第一金屬特徵1312。如前面敘述的金屬鑲嵌製程的結果，其在金屬沉積之前沉積暫時性襯墊在溝 槽之露出的表面上，第一金屬特徵1312包括設置在金屬1312和基底ILD 1300之間的襯墊1308的一部分，如圖13C所示。應當理解到與此相似的製程可以應用於本文所述的任何實施例，使得第一或第二互連結構(例如，328、512、722)可以包括在互連結構和下面的層之間的襯墊，包括作為雙金屬鑲嵌製程的一部分製造之基於鉭的襯墊。
如圖13D所示，石墨阻障(例如，石墨烯)1318在露出的第一金屬特徵1312以及剩餘的暫時性襯墊1308上方保形地形成1228，其一起形成第一互連結構1316。用於在金屬催化劑(諸如，第一金屬特徵1312)上形成1228石墨烯的技術已在前文敘述。
如圖13E所示，使用任何合適的沉積製程(諸如(例如)CVD、PCVD或PECVD)在第一互連1316上方形成第二ILD層1320。使用氣相沉積技術(像是與包括可流動的液相前驅物的SOD的技術相反)形成第二ILD層1320有利於在第一互連結構1316之間的第二ILD層1320之內形成氣隙1322。因為氣相前驅物分子在最靠近前驅物之來源的第一互連1316的表面(即第一互連1316的頂表面)和靠近頂表面的側表面成核所以氣隙1322被建立。一旦成核，第二ILD層1320成長得比尚未成核的第二ILD材料微晶的那些表面更快。因此，第二ILD層1320最終在一或多個第一互連1316的頂表面附近形成連續的阻障，從而防止第一互連之間的進一步沉積。這導致在圖13E中所顯示之空隙或氣隙1322。氣隙之尺寸可以變化，但是在一些情況下在最寬的 部分處於約1奈米至5奈米的範圍內，儘管也可以實施更大的氣隙。在更一般的意義上，氣隙通常可以從相對較小(例如，小於1奈米)之非有意的空隙中辨別出來。在第二ILD層1320中包括氣隙1322的一個益處包括在相鄰第一互連間降低的電容。
圖12還示出使用蝕刻製程形成第一金屬特徵的替代技術(也敘述於圖2之上下文中)。闡明這個替代技術之一些階段的橫斷面視圖出現在圖14A-14D。如上圖2之上下文所述，毯式金屬層1404形成1213在基底ILD層1300上。從毯式金屬層1404蝕刻1217第一金屬特徵1412。形成1213和後續蝕刻1217集體地稱為蝕刻製程。
如上也在圖2之上下文所述，石墨層1416形成1228在第一金屬特徵之頂表面和側表面上。不像使用金屬鑲嵌程序的技術，在第一金屬特徵1412和基底ILD層1300之間沒有設置阻障或中間層。相反，在蝕刻製程中形成的第一金屬特徵類似於圖3D所示的結構。方法1200藉由製造定義氣隙的第二ILD層1420繼續，如上關於元件1232所述，並且如圖14D所示。
如上所述，方法1200可以與任何上述範例組合以產生具有上述結構中的一或多個的裝置。
在分析(例如，使用掃描/穿透式電子顯微鏡(SEM/TEM)、組成映射、二次離子質譜法(SIMS)、原子探針斷層攝影、拉曼光譜、晶體學及其組合)時，根據一或多個實施例組態的結構或裝置將在上述積體電路和圖式中 的積體電路之內的位置處顯示具有大於75原子%的原子百分比的富含碳層(即，石墨烯)。
範例系統
圖15示出與依據本發明一範例實施例組態和/或以其它方式製造的一或多個積體電路結構實施的計算系統1500。可以看出，計算系統1500容置主機板1502。主機板1502可包括數個組件，包括但不限制於處理器1504及至少一通訊晶片1506，它們中的每一個可物理或電性地耦合至主機板1502，或以其它方式整合其中。如將理解的，主機板1502可以為例如任何印刷電路板，無論是主機板或安裝在計算系統1500之主機板或唯一板的子板等。根據其應用，計算系統1500可以包括一個或多個其他組件，其可以或可以不物理地和電性耦合到主機板1502。這些其它組間可包括但不限制於揮發性記憶體(例如，DRAM)、非揮發性記憶體(例如，ROM)、圖形處理器、數位訊號處理器、密碼處理器、晶片組、天線、顯示器、觸控顯示器、觸控控制器、電池、音頻編解碼器、視頻編解碼器、功率放大器、全球定位系統(GPS)設備、羅盤、加速計、陀螺儀、揚聲器、照相機和大容量儲存設備(諸如，硬碟驅動器、光碟(CD)、數位多功能光碟(DVD)等)。包括在計算系統1500中的任何組件可以包括與一或多個具有石墨阻障層或奈米等級導電互連特徵之導電互連特徵組態的一或多個積體電路結構，如本文中所敘述的。這些積體電路結構可被 用於例如實施板上處理器快取或記憶體陣列或其它包括互連的電路特徵。在一些實施例中，多個功能可被整合至一或多個晶片中(例如，注意，通訊晶片1506可以是處理器1504的一部分或以其它方式整合到處理器1504中)。
通訊晶片1506致能無線通訊，用於將資料轉移至計算系統1500及從計算系統轉移資料。術語「無線」及其衍生字可用以敘述可藉由使用調諧電磁輻射經由非固態介質而通訊資料之電路、裝置、系統、方法、技術、通訊通道等等。該用語並非暗示相關裝置不包含任何線路，儘管在一些實施例中它們可能不包含任何線路。通訊晶片1506可實施任何數目之無線標準或協定實現無線通訊，包括但不限制於Wi-Fi(IEEE 802.11系列)、WiMAX(IEEE 802.16系列)、IEEE 802.20、長程演進(LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、藍芽、其衍生、以及任何其它被指定為3G、4G、5G、及之外的無線協定。計算系統1500可包括複數個通訊晶片1506。例如，第一通訊晶片1506可專用於短距離無線通訊諸如Wi-Fi及藍芽，及第二通訊晶片1506可專用於長距離無線通訊諸如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO、及其他。
計算系統1500之處理器1504包括封裝在處理器1504之內的積體電路晶粒。在本發明的一些實施例中，處理器的積體電路晶粒包括板上記憶體電路，該板上記憶體電路由配置有石墨阻障層或奈米等級導電互連特徵的一 或多個積體電路結構實施，如本文中所敘述的。術語「處理器」可指其製程例如來自暫存器和/或記憶體之電子資料而將電子資料轉變為可儲存於暫存器及/或記憶體中之任何裝置或部分裝置的其它電子資料。
通訊晶片1506也可包括封裝在通訊晶片1506之內的積體電路晶粒。根據一些此種範例實施例，通訊晶片之積體電路晶粒包括與如文中所敘述之一或多個積體電路結構(例如，在給定的互連層或奈米等級導電互連特徵或可能受益於薄石墨阻障層的其它半導體結構之內的金屬鑲嵌和雙金屬鑲嵌)實施的一或多個裝置。根據本公開，應當注意，多標準無線能力可以直接整合到處理器1504中(例如，其中任何通訊晶片1506的功能被整合到處理器1504中，而不是具有單獨的通信晶片)。還要注意，處理器1504可以是具有此種無線能力的晶片組。簡言之，可以使用任何數量的處理器1504和/或通訊晶片1506。同樣，任何一個晶片或晶片組可以具有整合在其中的多個功能。
在各個實施方式中，計算系統1500可為膝上型電腦、輕省筆電、筆記型電腦、智慧型手機、平板電腦、個人數位助理(PDA)、超薄行動PC、行動電話、桌上型電腦、伺服器、印表機、掃描器、顯示器、機上盒、娛樂控制單元、數位相機、可攜式音樂播放器、或數位錄影機。在進一步實施方式中，計算系統1500可為任何其它如各種本文中所述之處理資料或採用與具有石墨阻障層之一或多個導電通孔互連特徵組態的積體電路特徵的電子裝 置。
進一步範例實施例
以下範例涉及進一步的實施例，從其中可以看出許多置換和組態。
範例1為一種積體電路裝置，包含：第一絕緣體層；複數個第一互連，其包含：複數個第一金屬特徵，其在該第一絕緣體層之內，每一第一金屬特徵具有頂表面、底表面及側表面；石墨阻障層，其保形地設置在該第一絕緣體層和在每一該些第一金屬特徵之該些側表面上的每一該些第一金屬特徵之間；以及第二絕緣體層，其中具有複數個第二互連，該第二互連之至少一者直接接觸該複數個第一金屬特徵之該些第一金屬特徵的至少一者之該頂表面或該底表面，其中該第一絕緣體層限定設置在該複數個第一互連之相鄰第一互連之間的至少一個氣隙。
範例2包括範例1之請求標的，更包含在該些第一金屬特徵中至少一些的該底表面上的基於鉭的襯墊。
範例3包括範例2之請求標的，其中該基於鉭的襯墊在該些第一金屬特徵中至少一些的該底表面和基底層間介電質層之間。
範例4包括任何前面範例之請求標的，其中該些第一金屬特徵中的至少一些在相應的底表面和基底層間介電質層之間不具有襯墊材料。
範例5包括任何前面範例之請求標的，其中該 些第二互連中的至少一者包含：第二金屬特徵，其具有通孔部分，該通孔部分具有底表面和側表面；非石墨阻障層，其保形地設置在該第二互連之該通孔部分的該底表面和該第一互連的該頂表面之間；以及非石墨阻障層，其保形地設置在該通孔部分的該些側表面和該第二絕緣體層之間。
範例6包括範例5之請求標的，其中該第二金屬特徵更包含：具有底表面和側表面之線部分，該線部分之該底表面的至少一部分與該通孔部分整合；以及非石墨阻障層保形地設置在該第二金屬特徵之該線部分的該些側表面和第三絕緣體層之間。
範例7包括範例5之請求標的，其中該第二金屬特徵更包含：具有底表面和側表面之線部分，該線部分之該底表面的至少一部分與該通孔部分接觸；以及石墨阻障層保形地設置在該第二金屬特徵之該線部分的該些側表面和第三絕緣體層之間。
範例8包括範例5之請求標的，其中該些第二互連中的至少一者包含：具有頂表面、底表面和側表面的通孔部分，其中：該通孔部分的該底表面與該些第一金屬特徵之一者的該頂表面直接接觸；該第二互連之該通孔部分的該頂表面與第三互連整合；以及石墨阻障層側，其保形地設置在該第二絕緣體層和該第二互連之該通孔部分的該些側表面之間。
範例9包括範例8之請求標的，其中該第三互 連包含：金屬線，其與該至少一第二互連的該通孔部分整合，該金屬線具有側表面；以及石墨襯墊，其與該金屬線的該些側表面保形。
範例10包括任何前面範例之請求標的，其中該些第二互連中的至少一者為設置在該第二絕緣體層之內的通孔，該通孔包含：第二金屬特徵，其與該些第一金屬特徵之一者整合；以及石墨襯墊，其保形地設置在該第二金屬特徵的側表面上以及在該些第二金屬特徵的該側表面和該第二絕緣體層之間。
範例11包括任何前面範例的請求標的，其中該石墨阻障層保形地設置在該些第一金屬特徵中每一者的該些側表面上。
範例12包括任何前面範例的請求標的，更包含第二金屬特徵，其直接接觸該石墨阻障層的頂表面和該第一金屬特徵的該頂表面。
範例13包括任何前面範例的請求標的，其中該石墨阻障層小於1.5奈米厚。
範例14包括任何前面範例的請求標的，其中該石墨阻障層小於0.5奈米厚。
範例15包括任何前面範例的請求標的，其中該第一金屬特徵為鎢。
範例16包括任何前面範例的請求標的，其中該第一金屬特徵為鉭。
範例17包括任何前面範例的請求標的，其中 該第一金屬特徵為銅。
範例18包括任何前面範例的請求標的，其中該石墨阻障層為石墨烯阻障層。
範例19為一種計算系統，其包含如任何前面範例之積體電路裝置。
範例20包括一種用於形成積體電路裝置的方法，包含：形成基底絕緣體層；形成暫時性絕緣體層在該基底絕緣體層上；在該暫時性絕緣體層中蝕刻至少一溝槽；在該至少一溝槽中形成暫時性襯墊；在襯有該暫時性襯墊的該至少一溝槽中沉積金屬；去除該暫時性絕緣體層；去除該暫時性襯墊之露出的部分，該剩餘金屬和暫時性襯墊形成至少一第一金屬特徵；在該至少一第一金屬特徵之露出的側表面上形成石墨阻障，該石墨阻障和該至少一第一金屬特徵集體地形成至少一第一互連；以及在該至少一第一互連上沉積第二絕緣體層，該第二絕緣體層在相鄰互連之間和該基底絕緣體層和該第二絕緣體層之間定義氣隙。
範例21包括範例20之請求標的，更包含平坦化該沉積的金屬。
範例22包括範例20或21之請求標的，其中去除該暫時性絕緣體層包含使用選擇性蝕刻。
範例23包括任何範例20至22之請求標的，其中該暫時性襯墊為基於鉭的襯墊。
範例24包括任何範例20至23之請求標的，其 中去除該暫時性襯墊的該露出的部分，而在該至少一第一金屬特徵和該基底層之間留下該暫時性襯墊的底層。
範例25包括任何範例20至24之請求標的，更包含形成石墨阻障在該第一金屬特徵的頂表面上。
範例26包括一種用於形成積體電路裝置的方法，包含：形成基底絕緣體層；形成毯式金屬層在該基底絕緣體層上；減去地蝕刻該毯式層，以從該毯式金屬層形成複數個第一金屬特徵，該複數個第一金屬特徵之每一者至少具有頂表面和側表面；至少在該複數個第一金屬特徵的該些側表面上形成石墨層，在該複數個第一金屬特徵之每一者上的該些石墨層形成複數個第一互連；以及在該些第一互連上沉積第二絕緣體層，該第二絕緣體層在相鄰第一互連之間和該基底絕緣體層和該第二絕緣體層之間限定氣隙。
範例27包括範例26之請求標的，更包含形成石墨層在該複數個第一金屬特徵之每一者的該頂表面上。
範例28包括範例27之請求標的，在該複數個第一互連之該些頂表面上的該石墨層上方形成第二絕緣體層；蝕刻限定在該第二絕緣體層中的溝槽以至少露出在至少一該些第一互連之該頂表面上的該石墨層；在該溝槽中形成阻障層，在該溝槽中的該阻障層的一部分與在該第一互連之該頂表面上的該露出的石墨層接觸；以及在該溝槽中該阻障層上形成金屬，該阻障層和該金屬形成第二互連。
範例29包括範例28之請求標的，更包含：形成與第二互連整合並且設置在該第二絕緣體層上方的額外的毯式金屬層；減去地蝕刻該額外的毯式金屬層以形成額外的金屬特徵，每個額外的金屬特徵具有側表面和頂表面；以及至少在該些額外的金屬特徵的該些側表面上形成石墨層。
範例30包括任何範例26至29之請求標的，更包含在該複數個第一互連之該些頂表面上方形成第二絕緣體層；蝕刻限定在該第二絕緣體層中的溝槽以露出該些第一互連之該些第一金屬特徵中至少一者的該頂表面；在該溝槽中形成阻障層，在該溝槽中的該阻障層的一部分與在該第一互連之該第一金屬特徵之該露出的頂表面接觸；以及在該溝槽中該阻障層上形成金屬，該阻障層和該金屬形成第二互連。
範例31包括範例30之請求標的，更包含：形成與第二互連整合並且設置在該第二絕緣體層上方的額外的毯式金屬層；減去地蝕刻該額外的毯式金屬層以形成額外的金屬特徵，每個額外的金屬特徵具有側表面和頂表面；以及至少在該些額外的金屬特徵的該些側表面上形成石墨層。
範例32包括任何範例26至31之請求標的，更包含：在該複數個第一互連上方形成蝕刻停止阻障；在該蝕刻停止阻障上方形成額外的毯式金屬層；從該額外的毯式金屬層減去地蝕刻金屬特徵；以及至少在從該額外的毯 式金屬層蝕刻的該些金屬特徵之該側表面上形成石墨層。
出於說明和敘述的目的，前面敘述已經呈現了範例實施例。其並不旨在窮盡或將本發明限制於所揭露的精確形式。根據本發明，許多修改和變化是可能的。其意圖是本發明的範圍不受詳細敘述的限制，而是由所附的申請專利範圍限制。將來提交之主張本申請優先權的申請可以以不同方式請求所揭露的請求標的，並且通常可以包括任何一組的作為各種公開的或本文另有表明一或更多的限制。
100‧‧‧積體電路
102‧‧‧裝置層
104‧‧‧層間介電質(ILD)層
106‧‧‧互連結構
112‧‧‧金屬特徵
116‧‧‧石墨阻障層
120‧‧‧第一ILD層

Claims (22)

  1. 一種積體電路裝置，包含：第一絕緣體層；複數個第一互連，包含：複數個第一金屬特徵，其在該第一絕緣體層之內，每一第一金屬特徵具有頂表面、底表面及側表面；石墨阻障層，其保形地設置在該第一絕緣體層和在每一該些第一金屬特徵之該些側表面上的每一該些第一金屬特徵之間；以及第二絕緣體層，其中具有複數個第二互連，該些第二互連中的至少一者直接接觸該複數個第一金屬特徵之該些第一金屬特徵中的至少一者之該頂表面或該底表面，其中該第一絕緣體層限定設置在該複數個第一互連之相鄰第一互連之間的至少一個氣隙。
  2. 如申請專利範圍第1項所述之積體電路裝置，更包含在該些第一金屬特徵中至少一些的該底表面上的基於鉭的襯墊。
  3. 如申請專利範圍第2項所述之積體電路裝置，其中該基於鉭的襯墊在該些第一金屬特徵中至少一些的該底表面和基底層間介電質層之間。
  4. 如申請專利範圍第1項所述之積體電路裝置，其中該些第一金屬特徵中的至少一些在相應的底表面和基底層間介電質層之間不具有襯墊材料。
  5. 如申請專利範圍第1項所述之積體電路裝置，其中該些第二互連中的至少一者包含：第二金屬特徵，其具有通孔部分，該通孔部分具有底表面和側表面；非石墨阻障層，其保形地設置在該第二互連之該通孔部分的該底表面和該第一互連的該頂表面之間；以及非石墨阻障層，其保形地設置在該通孔部分的該些側表面和該第二絕緣體層之間。
  6. 如申請專利範圍第5項所述之積體電路裝置，其中該第二金屬特徵更包含：具有底表面和側表面的線部分，該線部分之該底表面中的至少一部分與該通孔部分整合；以及非石墨阻障層，其保形地設置在該第二金屬特徵之該線部分的該些側表面和第三絕緣體層之間。
  7. 如申請專利範圍第5項所述之積體電路裝置，其中該第二金屬特徵更包含：具有底表面和側表面的線部分，該線部分之該底表面中的至少一部分與該通孔部分接觸；以及 石墨阻障層，其保形地設置在該第二金屬特徵之該線部分的該些側表面和第三絕緣體層之間。
  8. 如申請專利範圍第5項所述之積體電路裝置，其中該些第二互連中的至少一者包含：具有頂表面、底表面和側表面的通孔部分，其中：該通孔部分的該底表面與該些第一金屬特徵之一者的該頂表面直接接觸；該第二互連之該通孔部分的該頂表面與第三互連整合；以及石墨阻障層側，其保形地設置在該第二絕緣體層和該第二互連之該通孔部分的該些側表面之間。
  9. 如申請專利範圍第8項所述之積體電路裝置，其中該第三互連包含：金屬線，其與該至少一第二互連的該通孔部分整合，該金屬線具有側表面；以及石墨襯墊，其與該金屬線的該些側表面保形。
  10. 如申請專利範圍第1項所述之積體電路裝置，其中該些第二互連中的至少一者為設置在該第二絕緣體層之內的通孔，該通孔包含：第二金屬特徵，其與該些第一金屬特徵中的一者整合；以及 石墨襯墊，其保形地設置在該第二金屬特徵的側表面上以及在該第二金屬特徵的該些側表面和該第二絕緣體層之間。
  11. 如申請專利範圍第1項所述之積體電路裝置，其中該石墨阻障層保形地設置在該些第一金屬特徵中每一者的該些側表面上。
  12. 如申請專利範圍第1項所述之積體電路裝置，更包含第二金屬特徵，其直接接觸該石墨阻障層的頂表面和該第一金屬特徵的該頂表面。
  13. 如申請專利範圍第1項所述之積體電路裝置，其中該石墨阻障層小於0.5奈米厚。
  14. 如申請專利範圍第1項所述之積體電路裝置，其中該石墨阻障層為石墨烯阻障層。
  15. 一種計算系統，其包含如任何申請專利範圍第1-14項所述之積體電路裝置。
  16. 一種用於形成積體電路裝置的方法，包含：形成基底絕緣體層；形成暫時性絕緣體層在該基底絕緣體層上； 在該暫時性絕緣體層中蝕刻至少一溝槽；在該至少一溝槽中形成暫時性襯墊；沉積金屬在襯有該暫時性襯墊的該至少一溝槽中；去除該暫時性絕緣體層；去除該暫時性襯墊的露出的部分，該剩餘金屬和暫時性襯墊形成至少一第一金屬特徵；在該至少一第一金屬特徵之露出的側表面上形成石墨阻障，該石墨阻障和該至少一第一金屬特徵集體地形成至少一第一互連；以及在該至少一互連上沉積第二絕緣體層，該第二絕緣體層在相鄰互連之間和該基底絕緣體層和該第二絕緣體層之間限定氣隙。
  17. 如申請專利範圍第16項所述之方法，其中該暫時性襯墊為基於鉭的襯墊。
  18. 如申請專利範圍第16項所述之方法，其中去除該暫時性襯墊的該露出的部分在該至少一第一金屬特徵和該基底層之間留下該暫時性襯墊的底層。
  19. 如申請專利範圍第16項所述之方法，更包含形成石墨阻障在該第一金屬特徵的頂表面上。
  20. 一種用於形成積體電路裝置的方法，包含： 形成基底絕緣體層；形成毯式金屬層在該基底絕緣體層上；減去地蝕刻該毯式層，以從該毯式金屬層形成複數個第一金屬特徵，該複數個第一金屬特徵之每一者至少具有頂表面和側表面；至少在該複數個第一金屬特徵的該些側表面上形成石墨層，在該複數個第一金屬特徵之每一者上的該些石墨層形成複數個第一互連；在該些第一互連上沉積第二絕緣體層，該第二絕緣體層在相鄰第一互連之間和該基底絕緣體層和該第二絕緣體層之間限定氣隙；形成石墨層在該複數個第一金屬特徵之每一者的該頂表面上；形成第二絕緣體層在該複數個第一互連之該些頂表面上的該石墨層上方；蝕刻限定在該第二絕緣體層中的溝槽，以在該些第一互連中至少一者的該頂表面上至少露出該石墨層；在該溝槽中形成阻障層，在該溝槽中該阻障層之一部分與該第一互連的該頂表面上之該露出的石墨層接觸；形成金屬在該溝槽中該阻障層上，該阻障層和該金屬形成第二互連；形成與該第二互連整合並且設置在該第二絕緣體層上方的額外的毯式金屬層；減去地蝕刻該額外的毯式金屬層以形成額外的金屬特 徵，每個額外的金屬特徵具有側表面和頂表面；以及形成石墨層至少在該些額外的金屬特徵的該些側表面上。
  21. 如申請專利範圍第20項所述之方法，更包含：形成第二絕緣體層在該複數個第一互連之該些頂表面上方；蝕刻限定在該第二絕緣體層中的溝槽，以露出該些第一互連之該些第一金屬特徵中至少一者的該頂表面；在該溝槽中形成阻障層，在該溝槽中該阻障層之一部分與該第一互連之該第一金屬特徵之該露出的頂表面接觸；以及形成金屬在該溝槽中該阻障層上，該阻障層和該金屬形成第二互連。
  22. 如申請專利範圍第20項所述之方法，更包含：形成蝕刻停止阻障在該複數個第一互連上方；形成額外的毯式金屬層在該蝕刻停止阻障上方；從該額外的毯式金屬層減去地蝕刻金屬特徵；以及形成石墨層至少在從該額外的毯式金屬層蝕刻的該些金屬特徵的該些側表面上。
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Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20130113102A1 (en) * 2011-11-08 2013-05-09 International Business Machines Corporation Semiconductor interconnect structure having a graphene-based barrier metal layer
US20140024211A1 (en) * 2012-07-18 2014-01-23 International Business Machines Corporation Use of graphene to limit copper surface oxidation, diffusion and electromigration in interconnect structures
TWI501299B (zh) * 2010-10-05 2015-09-21 Toshiba Kk 半導體裝置
TWI506727B (zh) * 2012-05-03 2015-11-01 Nat Univ Chung Hsing Semiconductor components High aspect ratio (HAR) hole or trough of the nickel-tungsten alloy filling plating solution and filling process
TW201606932A (zh) * 2014-08-13 2016-02-16 財團法人國家實驗研究院 導線結構與其製作方法

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8467224B2 (en) * 2008-04-11 2013-06-18 Sandisk 3D Llc Damascene integration methods for graphitic films in three-dimensional memories and memories formed therefrom
DE112013002916T5 (de) * 2013-06-27 2015-03-05 Intel IP Corporation Hochleitende, hochfrequente Durchkontaktierung für elektronische Anlagen
US9633947B2 (en) * 2015-01-29 2017-04-25 Globalfoundries Inc. Folded ballistic conductor interconnect line

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI501299B (zh) * 2010-10-05 2015-09-21 Toshiba Kk 半導體裝置
US20130113102A1 (en) * 2011-11-08 2013-05-09 International Business Machines Corporation Semiconductor interconnect structure having a graphene-based barrier metal layer
TWI506727B (zh) * 2012-05-03 2015-11-01 Nat Univ Chung Hsing Semiconductor components High aspect ratio (HAR) hole or trough of the nickel-tungsten alloy filling plating solution and filling process
US20140024211A1 (en) * 2012-07-18 2014-01-23 International Business Machines Corporation Use of graphene to limit copper surface oxidation, diffusion and electromigration in interconnect structures
TW201606932A (zh) * 2014-08-13 2016-02-16 財團法人國家實驗研究院 導線結構與其製作方法

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