TW201826532A - 石墨烯奈米帶互連及互連襯墊 - Google Patents

石墨烯奈米帶互連及互連襯墊 Download PDF

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Abstract

描述了用於金屬互連的石墨阻障層。所述石墨阻障層基本上共形於互連的金屬特徵部分，並且具有在0.3奈米(nm)至2nm範圍之厚度。此厚度比在5nm至10nm範圍的傳統擴散阻障(例如，氮化鉭)的厚度小得多。因為相比於傳統(例如，鉭為基礎的)襯裡互連，比例上較多的導電金屬可以被沉積在互連中，較薄的石墨阻障層改善了金屬互連的導電性。此外，不同於為不佳電導體的傳統屏障層，石墨是導電的。這也改善了整體互連的電導率。

Description

石墨烯奈米帶互連及互連襯墊
本發明有關於石墨烯奈米帶互連及互連襯墊。
在積體電路的製造中，互連可使用銅鑲嵌程序形成在半導體基板上。這種程序通常開始於被蝕刻至絕緣層中的溝槽和/或通孔、被沉積在溝槽中的阻障材料以及接著被沉積在阻障材料上以形成互連的銅金屬。當裝置尺寸持續減小，各種互連特徵變得越來越窄、越來越緊密，導致了許多不小的問題。
100‧‧‧積體電路
102‧‧‧裝置層
104、1116‧‧‧層間介電質(ILD)層
106‧‧‧互連結構
112‧‧‧金屬特徵
116、720‧‧‧石墨阻障層
120、320‧‧‧第一ILD層
200、400、600、800、1000、1200‧‧‧方法
304、1300‧‧‧基底ILD層
308、712、1404‧‧‧毯式金屬層
312、1312、1412‧‧‧第一金屬特徵
316、916、1416‧‧‧石墨層
324、1112‧‧‧蝕刻停止阻障
328、1316‧‧‧第一互連結構
504、704、920、1320‧‧‧第二ILD層
508、708、1118‧‧‧阻障層
512、714、912‧‧‧第二金屬特徵
516、722‧‧‧第二互連結構
706‧‧‧第二蝕刻停止阻障
724‧‧‧第三層ILD
904‧‧‧第二毯式金屬層
1104‧‧‧空腔
1108‧‧‧介電質材料
1120‧‧‧金屬層
1124‧‧‧石墨烯奈米帶互連
1304‧‧‧暫時性ILD層
1308‧‧‧暫時性阻障層
1318‧‧‧石墨阻障
1322‧‧‧氣隙
1000‧‧‧計算系統
1002‧‧‧主機板
1004‧‧‧處理器
1006‧‧‧通訊晶片
圖1A根據本發明的實施例顯示包含石墨阻障層的範例積體電路結構。
圖1B示意地顯示範例互連以及相對於互連的總寬度的基於鉭的阻障層的厚度之橫向橫截面。
圖1C根據本發明的實施例示意地顯示範例互連以及相對於互連的總厚度的石墨阻障層的厚度之橫向橫截面。
圖2為根據本發明的實施例之製造使用具有石墨阻障層之互連的積體電路的範例方法。
圖3A-3E為根據本發明的實施例之一系列顯示根據圖2中所顯示之方法製造的石墨阻障層之形成的示意積體電路結構的橫截面側視圖。
圖4為根據本發明的實施例顯示用於製造額外的互連以及與石墨襯墊互連電性通訊的金屬層級的範例方法之方法流程圖。
圖5A-5C為根據本發明的實施例之一系列顯示根據圖4中所顯示之方法製造之與石墨襯墊互連電性通訊之額外的互連層之形成的示意積體電路結構的橫截面側視圖。
圖6為根據本發明的實施例顯示用於製造部分石墨襯墊並且在低層級與石墨襯墊互連電性通訊之額外的互連的範例方法之方法流程圖。
圖7A-7D為根據本發明的實施例之一系列顯示根據圖6中所顯示之方法製造之部分石墨襯墊並且在低層級與石墨襯墊互連電性通訊之額外的互連層之形成的示意積體電路結構的橫截面側視圖。
圖8為根據本發明的實施例顯示用於製造部分石墨襯墊並且在低層級與石墨襯墊互連電性通訊之額外的 互連的範例方法之方法流程圖。
圖9A-9C為根據本發明的實施例之一系列顯示根據圖8中所顯示之方法製造之部分石墨線路並且在低層級與石墨線路互連電性通訊之額外的互連層之形成的示意積體電路結構的橫截面側視圖。
圖10為根據本發明的實施例顯示用於製造石墨奈米帶互連的範例方法的方法流程圖。
圖11A-11D為根據本發明的實施例之一系列顯示根據圖10中所顯示之方法製造的石墨奈米帶之形成的示意積體電路結構的橫截面側視圖。
圖12為根據本發明的實施例顯示用於製造包含氣隙作為層間介電質結構之元件之石墨襯墊互連的範例方法之方法流程圖。
圖13A-13E為根據本發明的實施例之一系列顯示包含氣隙作為根據圖12中所顯示之方法製造的層間介電質結構之元件的石墨阻障層之形成的示意積體電路結構的橫截面側視圖。
圖14A-14D為根據本發明的實施例之一系列顯示包含氣隙作為根據圖12中所顯示之替代方法製造的層間介電質結構之元件的石墨阻障層之形成的示意積體電路結構的橫截面側視圖。
圖15顯示根據本發明的實施例配置的行動計算系統。
如將理解的，附圖不一定按比例繪製或意於 將本發明限制於所示的特定配置。例如，儘管一些圖通常指示直線、直角和平滑表面，結構之實際實現可具有不完美的直線和直角，並且一些特徵可具有表面形貌或以其它方式不平滑，給予現實世界對使用的處理設備和技術的限制。簡而言之，提供附圖僅僅是為了顯示範例結構。
【發明內容及實施方式】
揭露了用於形成包含石墨阻障層之積體電路結構的技術。石墨阻障層的範例包含但不限制於石墨烯單層以及1至5個石墨烯單層的群組。在本中的某些範例中，為了方便而不損失廣度，用語「石墨烯」和「石墨(graphitic)」和「石墨(graphite)」可互換地使用。相對地，所有這些用語都是指以結晶單層片組織的碳的同素異形體。
這些石墨阻障層有助於減少或消除積體電路中從一個互連的金屬特徵至相鄰金屬特徵的擴散。在一些實施例中，石墨阻障層可在介電質和金屬互連之間的位置處合成晶載，例如藉由使用先前沉積的金屬互連結構作為用於石墨材料的成長基板(例如，石墨烯、石墨、或其它碳同素異形體、或組成作為一或多個結晶單層的含碳化合物)。以這種方式，根據一些實施例，可以在互連之金屬部分上原位製造均勻且極薄的石墨阻障層。接著將介電質材料沉積在石墨烯塗覆的金屬互連周圍。在某些範例中，去除石墨襯墊的互連之金屬部分，留下石墨奈米帶作為互 連。如本文中所使用，石墨奈米帶為任何使用為導電通孔互連特徵的奈米等級石墨結構或特徵，實質上沒有其它導電塊互連材料。應注意到也許會有先前去除的導電塊互連材料之殘餘或痕跡，但主要導電材料互連特徵材料為石墨。
所揭露的技術可以提供比用於形成與互連相關聯的阻障層(也稱為「襯墊」)的傳統沉積技術更好的各種優點。例如，所揭露的方法和材料可以允許產生石墨單層(或其它合適的厚度)，使得其圍繞互連結構之金屬並且實質上與互連之金屬部分保形。在某些範例中，石墨阻障層具有厚度範圍0.3奈米(nm)至2奈米。這個厚度比一般的擴散阻障(例如，氮化鉭)之厚度(其範圍為5奈米至10奈米厚)更小。更薄的石墨阻障層有效地改善金屬互連的導電性，因為與具有較厚襯墊(例如，基於鉭的襯墊)的典型互連相比，可以沉積相當多的導電金屬作為互連的金屬部分，因此金屬部分的面積更小。再者，傳統阻障層通常與石墨層相比(特別是石墨烯)，導電性是相對較差。這個改善的阻障導電性也改善了整體上互連的導電性。最終，石墨阻障層和互連之金屬之間的介面比金屬和傳統阻障層之間的介面產生較少的表面散射。相較於傳統的襯墊互連，這下表面散射特徵趨向於增加本發明之互連的導電性。許多配置和變化將因本發明顯而易見。
總體概述
阻障材料被沉積在積體電路之非導電(例 如，介電質)和導電(例如，銅金屬)特徵之間的層中。阻障材料可以防止互連之金屬特徵部分擴散或以其它方式遷移至介電質材料中。在某些情況下，藉由使這些互連之間的介電質材料更加導電，特別是當這些互連之間的距離很小時，來自互連的金屬擴散甚至可能在相鄰設置的互連之間造成短路。然而，將使用傳統沉積技術沉積的傳統阻障材料的尺寸縮小一直是很困難的。因此，隨著半導體裝置及其互連結構的尺寸隨著技術的發展而逐漸減小，傳統(及導電不良)的阻障材料佔據互連橫截面面積的逐漸增大的部分。因為成比例地較少的金屬可以沉積在互連之阻障層部分內側，這增加了互連的電阻。此外，隨著尺寸縮小，沉積在互連之內的金屬更可能包含空隙或其它缺陷，特別是對於高長寬比的通孔互連特徵。當金屬部分的尺寸縮小時，這些缺陷可能對互連的導電性產生更大的負面影響。
如將因本發明理解的，用石墨阻障層(特別是，石墨烯(原子薄的且導電的碳同素異形體)阻障層)來替代傳統的阻障材料可以增加互連的有效導電率。這個優點藉由減少由導電較少的襯墊佔據的互連的比例來實現，同時增加由更導電的金屬核心佔據的互連的橫截面面積的比例。石墨阻障層還提供介電質和互連結構之金屬之間的有效擴散阻障，因此減少相鄰導電結構之間短路的可能性。然而，有許多與形成奈米或次奈米厚度之石墨阻障相關的挑戰。例如，將成長在分離基板上的石墨烯或石墨 材料轉移至具有形貌(例如，溝槽)的積體電路晶片不是小事或以不容易實現。再者，石墨材料不容易在層間介電質材料上形成。這使得在使用傳統襯墊沉積技術的鑲嵌或雙鑲嵌程序中的石墨烯沉積是有挑戰性的。
因此，根據本發明的實施例，提供了用於形成用於互連結構的石墨阻障層(或者稱為「石墨襯墊」)的技術。在一個具體實施例中，互連之金屬部分(本文中稱為「金屬特徵」)使用減去蝕刻程序形成。接著這個金屬特徵用作在其上成長的石墨阻障層的催化劑。在另一具體實施例中，使用鑲嵌程序形成金屬特徵。接著藉由去除其中沉積金屬的層間介電質以暴露金屬特徵。因此，暴露的金屬特徵隨後可以用作成長石墨阻障層的催化劑。在一些實施例中，後續沉積的層間介電質被用來在互連部分周圍形成氣隙，因此改善介電層的絕緣(並且減少與之相關的電容效應)。在另一實施例中，在金屬特徵上成長石墨阻障層後，金屬特徵被去除。接著剩餘的導電石墨結構(由於其奈米等級尺寸，本文一般稱為奈米帶)用作互連。注意，對奈米帶的參照並不意味著具體的形狀。相對地，奈米帶可以有效地是任何形狀，並且通常符合其襯墊的互連區域的形狀或該形狀的一部分。例如，奈米帶可以是環形或箱形、或單一壁或這種形狀的部分。
所揭露之形成石墨阻障層的技術可提供各種優點。例如，所揭露的技術可以能夠產生具有小於5奈米或小於2奈米之厚度、或在次奈米之厚度的範圍的石墨阻 障層(例如，小於1、小於0.75、小於0.5奈米之厚度、或單層)。在一個具體範例中，石墨阻障層為石墨烯單層。在其它範例中，石墨阻障層為二至五個石墨烯單層的群組。另外，石墨阻障層可實質上與互連的金屬特徵一致，提供在金屬-石墨烯介面處產生較少表面散射的介面。其它優點包含相較於具有傳統阻障層有更高的互連導電性、互連之間的增進(更低)電容、更小的最小尺寸可以匹配具有較小特徵尺寸的連續技術世代以及積體電路之內更高的裝置密度。許多變化和配置將因本發明顯而易見。
石墨阻障層
圖1A根據本發明的實施例顯示具有石墨阻障層(石墨烯)之互連的積體電路100的一個範例。應注意，為了說明的目的，簡化了圖1A(以及圖1B和1C)，並且實際互連結構通常包含對應於導電線和通孔兩者的結構。
如可以看出的，積體電路100包含半導體裝置層102(為了清楚描繪而從後續的圖中省略)、選擇性的基底層間介電質(ILD)層104以及互連結構106，互連結構106包含其中具有複數個金屬特徵112的第一ILD層120，每個金屬特徵112具有石墨阻障層116。雖然在此範例中僅顯示一個互連結構106，但其它實施例可包含任何數目的這種以堆疊配置(例如，金屬層M0-M9)的結構。此外，其它實施例可不包含選擇性基底ILD層104，諸如含有石墨 烯的互連結構106直接地設置在裝置層102上的情形，並且以這種方式提供功能性積體電路。
可被形成在裝置層102中的半導體裝置的範例包含但不限制於平面式場效電晶體(FET)以及非平面式FET(例如，鰭式FET或奈米線FET)、電容(例如，嵌入式DRAM(eDRAM)電容)、DRAM單元和SRAM單元等。如將理解的，在裝置層102中實現的實際裝置將取決於積體電路100的目標應用和功能，並且本發明不意於限於任何特定應用或功能電路。此外，本文提供的技術可以與任何數目的裝置層102配置使用。這些通常製造在半導體基板(例如，單晶矽晶圓)上和/或在半導體基板之內的裝置與至少一互連106電性通訊。互連結構106透過選擇性連接的通孔和導電線將裝置層102的半導體裝置連接到積體電路之內的其它地方的其它半導體裝置或積體電路100的上層或下層的接點。對於每個互連結構106之連續層，通常更多數目的半導體裝置102可以連接在一起。最終，半導體裝置透過一系列互連結構106被放置成與輸入和/或輸出電性通訊，使得可以在積體電路100處接收和/或從積體電路100發送指令和/或資料。在本文的其它圖中，未顯示半導體裝置層102。
在顯示的範例中，選擇性基底ILD層104係保形地設置在半導體裝置層102上方，從而保護半導體裝置層102免於與積體電路100之內的其它導電特徵的意外電性接觸與用於製造積體電路100的後續處理。此外，基底ILD 層104還可以用作其中形成互連結構106並且選擇性地將一或多個互連結構106與半導體裝置層102連接的表面。當包含時，ILD 104可以例如是二氧化矽或氮化矽或一些其它合適的絕緣材料或鈍化材料。可以根據需要設定層的厚度，以向下層的裝置層102提供所需的絕緣和/或保護。
在所示的範例實施例中，包含在互連結構106中的每個金屬特徵112的側表面與石墨阻障層116接觸。金屬特徵112和石墨阻障層116一起形成導電互連特徵。如上所述，阻障層通常用於防止金屬從金屬特徵112擴散到相鄰的絕緣材料中，從而防止積體電路100中的短路和/或以其它方式防止互連和/或積體電路100整體上的電性效能的降低。雖然傳統的阻障層通常是基於鉭的，但是本文所述的阻障包含石墨烯材料，諸如石墨烯，其可以更薄和/或更導電。
在範例中，圖1B和1C示意地顯示互連特徵的橫向橫截面，其顯示了傳統和石墨阻障層相對於互連特徵之總寬度的相對厚度。圖1B示意地顯示相對於整體互連特徵厚度，基於鉭的阻障層的相對厚度。圖1C示意地顯示相對於整體互連特徵厚度，石墨阻障層的厚度。在檢查這些圖時(以及如文中所述)顯而易見的是，與石墨阻障層相比，基於鉭的阻障層較厚，並且佔據互連特徵的比例更大的橫截面面積。例如，一些互連特徵可以具有25奈米至30奈米的總寬度X1(在一些具體範例中，目標總寬度X1為27奈米)。如圖1B中所示，傳統(例如，基於鉭的)阻障層 可具有襯墊厚度Y1為5奈米至10奈米，因此佔據整體互連特徵寬度10奈米至20奈米。這與具有襯墊厚度Y2例如是0.3奈米至1.5奈米的石墨阻障層相比較(如圖1C所示)，因此僅佔據整體互連厚度0.6奈米至3奈米。石墨烯襯墊互連中這種相當大量的金屬部分地能夠改善石墨烯襯墊互連的導電性並提高積體電路裝置的效能。
方法和架構
圖2根據本發明的實施例顯示用於製造包含石墨阻障層的積體電路互連的方法200。方法200的描述伴隨著對應的範例互連結構的示意橫截面的並行描述。這些橫截面描繪在圖3A至3E中。
如在此範例情況中可看出的，方法200包含在例如半導體基板或裝置層或其它ILD層上形成204基底ILD層304。在圖2和3A-3E的上下文中描述的實施例首先假定基底ILD層304之形成204，雖然其它下面描述的實施例並不需要先形成基底ILD層(或者完全如先前關於圖1A所解釋的那樣)。此外，將理解到本文描述的互連的範例係直接或間接地連接到半導體裝置和接點，無論連接是否在圖中顯示。可以進行連接的裝置可以是被動的(例如，電容、電感、電阻)或主動的(例如，電晶體、二極體、放大器、記憶體單元)。
在一個範例實施例中，基底ILD層304與下面的裝置層絕緣，並且可進一步包含穿過絕緣材料的一或多 個互連特徵，以便將裝置層之裝置電性耦接至上面的互連結構和/或接點。可被用於基底ILD層304的範例絕緣材料包含例如氮化物(例如，Si3N4)、氧化物(例如，SiO2、Al2O3)、氮氧化物(例如，SiOxNy)、碳化物(例如，SiC)、碳氧化物、聚合物、矽烷、矽氧烷或其它合適的絕緣材料。在一些實施例中，取決於應用，基底ILD層304係以超低k絕緣材料、低k介電質材料或高k介電質材料實現。範例低k和超低k介電質材料包含二氧化矽、多孔二氧化矽、碳摻雜氧化物(CDO)、諸如過氟化環丁烷或聚四氟乙烯的有機聚合物、氟矽酸鹽玻璃(FSG)以及諸如半矽氧烷、矽氧烷或有機矽酸鹽玻璃的有機矽酸鹽。高k介電質材料的範例包含例如氧化鉿、氧化矽鉿、氧化鑭、氧化鋁鑭、氧化鋯、氧化鋯鋯、氧化鉭、氧化鈦、氧化鋇鍶鈦、氧化鋇鈦、氧化鍶鈦、氧化釔、氧化鋁、氧化鉛鈧鉭和鈮酸鉛鋅。
用於形成204基底ILD層304之技術可以是任何廣泛範圍的合適沉積技術，包含但不必要限制於：物理氣相沈積(PVD)；化學氣相沈積(CVD)；旋轉塗佈/旋塗沉積(SOD)；和/或任何前面所提的組合。其它合適的配置、材料、沉積技術和/或用於基底ILD層304的厚度將取決於給定的應用並且將因本發明顯而易見。
雖然一些本文中所述之實施例可使用鑲嵌程序(這通常是指「單鑲嵌」和「雙鑲嵌」技術)來在ILD層中蝕刻溝槽，其接著以金屬填充，方法200代替地使用 減去金屬蝕刻程序。因此，如圖2中進一步所示並且進一步參照圖3A，方法200繼續藉由在基底ILD層304上形成208毯式金屬層308。這個毯式金屬層308將接著被減去地蝕刻以形成金屬特徵。如下文將更詳細地描述的，這些金屬特徵可以用作成長石墨烯層的催化劑。
用於形成208毯式金屬層308的範例沉積技術包含但不限制於物理氣相沉積(PVD)、化學氣相沉積(CVD)、原子層沉積(ALD)。毯式金屬層的厚度(α)可以例如是大於將沉積在石墨烯阻障層上的金屬特徵之最終尺寸，因為毯式金屬層308可經受可以減小厚度的各種蝕刻。在範例中，尺寸α可以為10奈米至500奈米、10奈米至100奈米、10奈米至50奈米、40奈米至60奈米。如將理解的，這些範例範圍僅僅是說明性的，因為α可以根據所製造的互連的類型(例如，通孔或導電線)以及其它因素，諸如製造的積體電路之內的金屬層級、技術的尺寸限制條件等因素。
用來形成208毯式金屬層308以及可被減去地蝕刻並且用作為在方法200之後續階段中石墨烯成長催化劑的範例金屬包含例如銅、鋁、鎢和鉭等等。實際考慮通常可以要求可接受使用的最便宜的金屬。
如圖3B所示，在形成208之後，毯式金屬層308被蝕刻212以從毯式金屬層308形成金屬特徵312。亦即，材料從毯式金屬層308被選擇性地去除。在蝕刻之後剩餘的毯式金屬層308的部分在本文中通常稱為金屬特 徵。在圖2和3A-3E的上下文中，沉積在基底ILD層304上方以及在第一ILD層之內的金屬特徵被描述為第一金屬特徵312。第一金屬特徵312由藉由毯式金屬層308之其它部分之去除形成的溝槽分離。在某些範例中，這些第一金屬特徵312將形成裝置和其它金屬層或金屬接點之間、或金屬層之間、或金屬接點之間的互連的一部分。
在形成時，每個第一金屬特徵312包含暴露的頂表面和一或多個暴露的側表面，如圖3B所示。如將理解的，每個第一金屬特徵312的底表面(相對於頂表面)保持與ILD層304和/或形成在層304之內的導電互連特徵接觸，其中導電互連特徵有效地允許適當的電性連接到下面的裝置層。在圖3B-3E所示的實施例中，第一金屬特徵312之底表面不是用襯墊、石墨烯或其它方式製造的。
在一些實施例中，減去蝕刻212包含選擇性地應用遮罩於毯式金屬層308，因此保護對應於第一金屬特徵312的毯式金屬層308不被蝕刻。一旦應用遮罩，方向性(各向異性)蝕刻212可被用來去除不被遮罩保護之毯式金屬層308的部分。使用各向異性蝕刻來保持第一金屬特徵312的特徵寬度尺寸β(在圖3B中表示)從底表面至頂表面近似均勻(例如，5奈米或更小、或2奈米或更小、或1奈米或更小的變化)。各向異性蝕刻包含包含乾式蝕刻，諸如使用臭氧、離子化氬等等的反應離子蝕刻(RIE)。也可以使用其它蝕刻程序(例如，濕式或等向)，如果給定電路可接受，其可以導致更多的錐形側壁。在更一般的 意義上，其上具有石墨襯墊之互連特徵的側壁和頂部可以具有任何形狀或輪廓(例如，s形或其它波浪形、以在下部更寬以及在頂部更窄的錐形、在一側正交並且在另一側呈錐形、凸頂部、凹頂部、凹側壁，僅舉幾個範例)。特徵的形狀可以變化很大，並且任何這種形狀可以被保形地塗佈或者以其它方式具有設置在其上的石墨襯墊。
第一金屬特徵312之尺寸β可包含例如但不限制於10奈米至50奈米、5奈米至100奈米、20奈米至30奈米以及50奈米至100奈米的範圍。第一金屬特徵312之特徵高度尺寸χ可以包含但不限制於上面指示為尺寸α或稍微更小的範圍。尺寸χ的範例值包含但不限制於10奈米至100奈米、10奈米至50奈米、40奈米至60奈米以及50奈米至100奈米的範圍。類似於尺寸α，尺寸β和χ為被製造的互連類型之一或多個類型、在積體電路之內被製造金屬層級、技術之設計規則、用來形成第一金屬特徵312之蝕刻等等的函數。
如上所述，用於互連(例如Cu、W、Ta等)的金屬可以擴散穿過ILD材料，因此潛在地將電路短路在一起，並且損害積體電路的整體功能。為了防止這個擴散，阻障層通常用來封裝(整體或部分)互連的金屬特徵。在鑲嵌程序中，其中溝槽被蝕刻至ILD層內並且接著以金屬填充，襯墊通常在沉積金屬特徵之前沉積。如圖1B示意地顯示以及上面的描述，傳統襯墊(通常為鉭或氮化鉭)佔據溝槽之三個或更多個橫截面面積，留下用於給定 互連特徵的金屬沉積物的窄通道。這個窄通道可能難以用金屬均勻地填充，因此進一步降低互連的電性效能。
為了克服這個挑戰等等，如圖3C中所示，石墨層316(諸如，石墨烯)被保形地形成216在第一金屬特徵312之暴露的頂或側表面。在此上下文中，保形意味著石墨烯層以相對均勻的方式(在+/- 0.2奈米至1奈米之內為了期望的效能層級而言可以忽略不計的變化)設置在下面的特徵之表面上方，包含任何下面的特徵之形貌。如圖所示，在這實施例中，石墨烯不被沉積在第一金屬特徵312之底表面，因為底表面與基底ILD 304(或更可能的是電路的一些潛在的導電特徵)接觸。第一金屬特徵312作為促進石墨烯沉積的催化劑。這是有益的，因為石墨烯和其它石墨材料可能難以沉積在通常用於ILD之材料組成的表面上。
在一些實施例中，石墨層316之厚度尺寸ε可以是大約0.3奈米至大約1.5奈米的範圍(在正常測量準確度和精確度限值之內)，其對應於1石墨烯單層至約5石墨烯單層的範圍。圖3C中所示的整體高度尺寸Φ大約是χ和ε的總和。石墨烯阻障層的益處包含互連的減小的電阻(穿過互連的導電路徑)和增加的短路容限(導電特徵之間)以及其它本文所示的益處。在實施例中，石墨層的高度Φ與厚度ε的長寬比可以為26：1至133：1、40：1至200：1、或甚至高於200：1。
在第一金屬特徵312上形成216石墨烯層316的 範例方法(以及如將理解的任何其它類似金屬特徵)包含使用碳化氫前驅物(諸如己烷、甲烷、乙烯、乙炔等)，其在電漿或熱增強式化學氣相沉積程序中分解。在一個範例中，碳的氣體源(例如，甲烷)與氫混合，且接著藉由加熱混合氣體於800℃至950℃之間而熱分解。也可使用壓力增強式化學氣相沈積，其與上述方法相比將分解碳的氣體源之沉積溫度降低至700℃至850℃之間。接著將銅金屬特徵以0.5托和50托之間的壓力(用於低壓CVD沉積)或高達大氣壓並以0.5標準立方公分每分鐘(sccm)至10sccm的流速暴露於加熱的氣體混合物。對於在石墨烯沉積之前金屬特徵可能被氧化的情況，基板可以藉由加熱(例如，對於銅達1000℃)以及將金屬暴露於氫氣30分鐘至60分鐘之間而減少。這是石墨烯沉積在銅金屬特徵上之一組條件的一個範例。應當理解到可以使用氣體、熱輪廓、壓力、流速和其它參數的其它組合來將石墨烯沉積在給定的金屬特徵上。另外的範例可以在Mattevi的「A Review of Chemical Vapor Deposition of Graphene on Copper」中找到，其出版在Journal of Materials Chemistry，第21卷，3324-3334頁(2011)中。
如圖3D所示，第一ILD材料層320係沉積220在其相應的石墨烯層316之內的第一金屬特徵312之間，並且接著平坦化。用來沉積220第一ILD層320的方法可以例如是已經在圖3A的上下文中描述的任何方法。用於沉積220第一ILD層320之方法還包含用於填充高長寬比溝槽(例 如，具有高與寬的長寬比為2：1或更高)之技術，像那些圖3C中所示的在塗覆第一金屬特徵312之石墨烯316之間的。這些後續技術包含應用反應以形成ILD之一或多個化學前驅物之旋轉塗佈/旋塗沉積(SOD)。一旦第一ILD層320已經沉積220，其被平坦化和/或研磨220以形成適合於後續製造和處理之均勻平坦表面。平坦化和/或研磨技術包含化學機械平坦化(CMP)程序或所需的其它適當的研磨/平坦化程序，使得另一層可以形成在已經在圖3D中顯示之層的頂部。這形成包含數個導電互連特徵的第一互連結構328。如本文所使用的導電互連特徵統稱為第一金屬特徵312及其相應的石墨烯阻障層316。
如圖3D的範例實施例中所示，對應於第一金屬特徵312之頂表面的石墨烯層316的部分被去除。雖然不希望受理論約束，但是已經觀察到，石墨烯的電性片電阻在平行於單層碳原子組織之平面(即，平行於石墨烯片的主表面)的方向上極低。石墨烯片的片電阻在垂直於單層碳原子組織的平面的方向上較高。在沉積石墨層316期間，單層被平行於單層形成的金屬特徵312的表面組織。因此，在第一金屬特徵312之側表面上之單層的碳原子平行於那些側表面。這在平行於第一金屬特徵312之側表面的方向上提供低的片電阻。出於相似理由，在第一金屬特徵312之頂表面上的石墨烯單層平行於第一金屬特徵312之頂表面。在第一金屬特徵312之頂部上的石墨烯單層比在第一金屬特徵312之側表面上的石墨烯單層提供較高的片 電阻，因為在頂表面上的單層係垂直於可能通過第一金屬特徵之電子流來定向。為此，在一些實施例中，第一金屬特徵312的頂表面上的石墨烯層被去除，從而將第一金屬特徵312的側面上的低片電阻石墨烯層暴露於隨後形成第二互連。
在某些範例中，蝕刻停止阻障324係沉積224在第一ILD層320、石墨烯阻障層316和第一金屬特徵312的平坦化220頂表面之頂部上。這個配置的範例實施例顯示於圖3E中。蝕刻停止阻障324通常是不受用於蝕刻連續ILD層之蝕刻的影響或與ILD相比具有非常慢的蝕刻速率的材料。因此，蝕刻停止阻障保護下面的特徵免受在蝕刻停止阻障上方的特徵上執行的處理。蝕刻停止阻障324的範例包含氧化鋁(Al2O3)、氧化鋯(ZrO2)、氮化矽等。蝕刻停止屏障324係使用先前在基礎ILD層304和ILD320的上下文中描述的任何沉積和平坦化技術來沉積和平坦化。
在另一個範例實施例中，根據鑲嵌程序製造並且具有傳統襯墊的互連結構被放置成與根據方法200製造的石墨烯襯墊的互連特徵配置之第一互連結構328電性通訊。根據一個這種的範例實施例，圖4顯示用於製造諸如結構的範例方法400，以及圖5A-5C示意地顯示在根據方法400之製造的各種階段的範例結構的橫截面。在相同晶粒或積體電路上混合基於石墨烯的互連結構(諸如328)與傳統互連結構可能是合適的，例如在相對較擁擠或密集 的互連結構或層與本文中提供的基於石墨烯互連結構的情況下，並且下一互連結構或層以相對較低密度實施的傳統互連特徵來堆疊在其上。在其它實施例中，在給定的電路或晶粒中所有的互連結構可與基於石墨烯的互連特徵實現。許多這種其它實施例和變化將因本發明顯而易見。
應理解到在某些範例中，襯墊(無論基於鉭襯墊或石墨襯墊)可設置在毯式金屬層308和基底ILD層304之間。雖然在圖3A-3E所示的範例中省略了這選擇性襯墊，但是在執行方法200時，包含這種可選襯墊的實施例將包含在基底ILD層304和第一互連結構328之間的襯墊的一部分。
如圖4所示，並且同時參照圖5A-5C，方法400開始於執行402方法200。因此，參照圖2和3提供的先前討論和各種置換和實施例在這裡同樣適用。方法400繼續在圖3E所示的結構的蝕刻停止阻障324上沉積404第二ILD層504。接著，根據鑲嵌製造方法，溝槽(圖5B所示)被蝕刻408至第二ILD層504中並且穿過蝕刻停止阻障324。穿過蝕刻停止阻障324的蝕刻404暴露第一互連結構328之互連特徵的頂表面。用於蝕刻404第二ILD層504和蝕刻停止阻障324之技術包含乾式和/或濕式蝕刻(諸如RIE、氫氧化鉀(KOH)和/或氫氟酸(HF))，其配製成去除ILD層504的絕緣材料以及去除用來形成蝕刻停止阻障324的材料。如將理解的，眾多合適的蝕刻方案是可行的。分別在412和416，阻障層508(諸如，前面描述之傳統基於鉭的 阻障層)和第二金屬特徵512(顯示於圖5C)接著形成溝槽中。如在此範例情形中可看出的，顯示的第二金屬特徵512包含通孔部分和線部分。阻障層508和第二金屬特徵512集體地形成直接與第一互連結構328之導電互連特徵接觸之第二互連結構516的導電互連特徵。
根據實施例，用於製造互連結構的另一個範例方法600出現在圖6中。這個方法結合基於鉭的襯墊和石墨襯墊兩者的使用，用於第二互連結構之不同部分。圖7A-7D根據實施例顯示在製造之各種階段中結構之示意橫截面。如可以看出的，由範例方法600製造的裝置的範例包含與具有傳統阻障層之第一部分(對應於通孔部分)以及具有石墨襯墊之第二部分(對應於連接至通孔的金屬線)的導電互連特徵配置之第二互連結構。
範例方法600包含首先執行602方法200(或相等的方法)以產生圖3E中示意地顯示之結構。因此，參照圖2和3提供的先前討論和各種置換和實施例在這裡同樣適用。第二ILD層704(如圖7A所示)係形成604在蝕刻停止阻障324的頂部。第二蝕刻停止阻障706可被形成在ILD層704上。第二ILD層704和第二蝕刻停止阻障706被蝕刻608，以形成互連溝槽。這個互連溝槽被標度和配置以在單一鑲嵌程序中形成通孔(相對於圖5B所示的在溝槽中形成的通孔和金屬線)。這個蝕刻608還藉由蝕刻穿過蝕刻停止阻障324來暴露第一互連結構328之下面的導電互連特徵的頂表面。阻障層708(例如，基於鉭的阻障層)被保 形地沉積612至溝槽中。毯式金屬層712接著使用任何上面圖2和圖3A的上下文中所描述之技術沉積616在通孔溝槽中以及在第二ILD層704上方。
如上圖2和圖3B的上下文中所描述，毯式金屬層被蝕刻620。執行蝕刻620以從與互連特徵之通孔部分整合的毯式金屬層712形成互連特徵之線部分。藉由蝕刻620暴露的金屬表面也用作形成624石墨阻障層720的催化劑。通孔部分和襯墊部分形成第二金屬特徵714。第二金屬特徵714和石墨阻障層720和阻障層708集體地形成直接與第一互連結構328之導電互連特徵接觸之第二互連結構722的導電互連特徵。沉積628第三層ILD 724以在蝕刻的金屬特徵之間填充溝槽。範例最終結構之圖解呈現於圖7D。
類似於方法600，可以重複方法200的部分或全部元件以產生互連堆疊。同時參照顯示相應的橫截面示意圖的圖9A-9C，在圖8中顯示了用於重複一些元件以產生包含穿過兩個或更多個ILD層之通孔互連的堆疊通孔配置的範例方法800。方法800包含執行804方法200。因此，參照圖2和3提供的先前討論和各種置換和實施例在這裡同樣適用。方法800繼續藉由去除蝕刻停止阻障324的一部分而暴露808包含在第一互連結構328中的導電互連特徵的頂部。形成812第二毯式金屬層904，使得金屬與第一互連結構328之暴露的導電互連特徵的頂表面接觸並與其整合。接著蝕刻816第二毯式金屬層904以產生第二金屬特徵912，在這種情況下，通孔是與下面的第一金屬特徵312整 合。可以使用任何合適的金屬蝕刻方案。接著使用如前面所描述的程序，在第二金屬特徵912之頂表面和側表面上形成820石墨層916。如將理解的，第二金屬特徵912以及其相應的石墨層916連同下面的第一金屬特徵312以及其相應的石墨層316集體地形成堆疊通孔918。注意，在此範例實施例中，石墨層916被顯示為與石墨層316完全對準。在其它實施例中，注意，兩個石墨層916和316可以彼此至少有些偏移，以便在當從一個層轉變到另一個層時提供一個階形或錐形。第二ILD層920係形成在圍繞第二互連918的820處，接著可以將其平坦化。第二蝕刻停止阻障924係沉積在第二ILD層920的平坦化表面上。該程序可接著選擇性地重覆，以在積體裝置之後續層級中產生額外的互連。這些互連可以是另一通孔部分或線路部分。
石墨奈米帶互連架構
圖10中所示的另一個範例方法1000描述可被用作為沒有相應金屬特徵之互連的石墨奈米帶(奈米等級石墨互連特徵)的製造。相對地，方法1000僅使用第一金屬特徵312作為形成石墨層的催化劑。在形成石墨層之後，金屬被去除且(整體或一部分)用介電質材料置換。對應於方法1000的一些階段的範例圖解顯示於圖11A-11D中。這些實施例的益處包含那些上面指出的，並且還包含減少互連的尺寸以及相應地增加每個單位面積內互連的密度。例如，根據一些實施例石墨烯奈米帶互連具有橫截面 寬度0.3奈米至2奈米厚，而傳統互連的橫截面寬度遠遠超過5奈米，例如大於10奈米、或20奈米至30奈米。因此，較小的互連尺寸可用於支持比傳統互連可實現的更多數量的電路和更緊密間隔的電路。
範例方法1000包含執行1002範例方法200(或均等方法)以產生圖3D中示意地顯示的結構。因此，參照圖2和3提供的先前討論和各種置換和實施例在這裡同樣適用。如圖11A所示(並且等同圖3D)，第一互連結構328的導電互連特徵的頂表面被暴露。如圖11B所示，第一金屬特徵312接著被去除1004以形成由石墨阻障層316和下面的基底ILD層304限定的空腔1104。第一金屬特徵312可被去除，例如使用方向性蝕刻，諸如上面在圖2和3B的上下文中描述那些中的一或多個，其選擇性地去除金屬特徵而沒有去除ILD 320金屬之。替代地，或此外，遮罩可被用來保護ILD 320和石墨烯阻障層316之一部分而免受金屬蝕刻。
如圖11C所示，諸如ILD(其可以是用於基底ILD 304、第一ILD層320的相同材料，或不同於那些材料中的一或兩者)的介電質材料1108接著選擇性地形成在空腔1104中。用於在空腔1104中形成介電質材料1108的技術包含任何上面呈現的ILD沉積技術。這些技術包含但不限制於那些用於沉積至較高的長寬比空腔的沉積，諸如旋轉塗佈/旋塗沉積(SOD)。在一些實施例中，可以使用不適於沉積成較高的長寬比空腔的其它沉積技術。這是因為 介電質材料1108沒有必需要沒有缺陷，並且可包含空隙或不損害作為互連的石墨奈米帶之功能的其它缺陷。在另一其它實施例中，空腔1104可以保持沒有ILD，從而在石墨層之間產生氣隙(其優點如下所述)。
當石墨烯阻障層316置放成與半導體裝置或接點(未顯示)和/或另一電性導電互連(例如，積體電路之內的另一金屬層級)電性通訊時，每個石墨烯阻障層316可用作石墨奈米帶互連。下面描述且如圖11D所示，對於另一個電性互連的製造和連接。
介電質材料1108和石墨烯阻障層316之暴露的頂表面被平坦化1012。在這平坦化表面上沉積1016蝕刻停止阻障1112。在蝕刻停止阻障1112上沉積1020 ILD層1116。蝕刻停止阻障1112和ILD層1116都可以根據諸如上述那些的任何合適的沉積技術來沉積。
根據鑲嵌處理技術，在ILD層1116中蝕刻1024溝槽，使得蝕刻停止阻障1112也被部分地去除，以暴露下面的石墨奈米帶互連特徵之頂表面(在本文提供的其它實施例中用作為互連互連襯墊)。阻障層1118(例如，鋁、鋯或氮化矽)以及金屬層1120被沉積1028在溝槽中並且在ILD層1116上方。在溝槽中的金屬層1120的一部分直接與石墨烯奈米帶接觸，因此形成石墨烯(或更一般的石墨奈米帶)奈米帶互連1124。這結構顯示於圖11D中。
如圖11D所示，它是之前設置在第一金屬特徵312之側表面上、而不是頂表面上的石墨層，其被用作石 墨烯奈米帶互連。亦即，如上面圖3D的上下文中所解釋，圖11D中所示的石墨烯層(例如，一或多個單層)為平行於側表面而定向。這使用具有與電流流動方向平行之較低片電阻的石墨烯單層作為互連。然而，在另一未顯示的實施例中，對應於第一金屬特徵之頂表面的一些或全部的石墨烯層316可以被保持以增加用於與另一互連進行接觸的區域。這可以例如藉由調整保護遮罩的尺寸或以其它方式使用選擇性施加的蝕刻來實現，以在去除(例如，蝕刻或研磨)所示結構的其它部分時，去除頂表面石墨烯層的一部分。
在其它實施例中，應當理解，介電質材料1108和/或第一ILD層320可被配置為包含「氣隙」。氣隙的製造和益處描述在下方圖12和13A-13E的上下文中。下方所描述之技術的應用對於在圖8和9A-9C的上下文中顯示和描述的實施例將是顯而易見的。
雖然上面圖11D之描述中描述了用於將金屬層1120連接至石墨烯奈米帶互連1124的鑲嵌程序，如上圖2的上下文所述，金屬層1120還可以透過蝕刻程序來製造。亦即，石墨烯奈米帶互連1123之頂表面被暴露，毯式金屬層被沉積在蝕刻停止阻障1112和石墨烯奈米帶互連之暴露的頂表面上。接著從毯式金屬層蝕刻金屬特徵，其可接著襯有鉭襯墊或石墨襯墊(如文中所述的那樣)。無論如何，所得到的結構可以被封裝在ILD材料中。
應當理解，儘管各自獨立地描述，但是前述 方法可以被結合以產生具有圖3E、5C、7D、9C、11D、13E和14D中所示的一或多種結構的組合之積體電路裝置。例如，石墨奈米帶互連1124可以與上面描述的其它實施例組合，使得基於鉭的阻障層設置在石墨奈米帶1124和第二互連之間、石墨阻障層設置在石墨奈米帶1124和第二互連之間、或第二互連之金屬特徵與石墨奈米帶互連1124直接接觸。這些中的每一者又可以被製造成在一或多個絕緣層之內包含氣隙(下面更詳細地描述)。此外，前述各個實施例可以製造成在第二互連的金屬特徵的側表面上包含石墨阻障層。文中所述之實施例的各種其它組合也是可能的。
具有氣隙介電質的石墨阻障
本發明的又一實施例可被製造以包含氣隙。氣隙是介電層內的體積，並且由不含介電質材料的介電層限定。除了上述已經討論的石墨阻障的導電性和電容改善之外，在介電層中包含氣隙的益處包含降低積體電路的電容。
在圖12中顯示用於製造包含氣隙之實施例的範例方法1200。同時參照圖13A-13E和14A-14D也在下面圖12之描述中指示。
如上面圖2和3A的上下文中所述，方法1200包含形成1204基底ILD層1300。回想一下，此基底ILD層1300是選擇性的，並且如果包含的話，還可以進一步包含 導電特徵以促進與任何給定的互連層或結構期望的電性連接。接著使用兩種技術之一，在基底ILD層上形成第一金屬特徵1208。一種技術是鑲嵌程序，另一種技術是在圖2的上下文中描述的蝕刻程序。
如圖13A所示，使用鑲嵌程序之第一金屬特徵的形成1208開始於在基底ILD層1300上形成1212暫時性ILD層1304。接著在暫時性ILD層1304中蝕刻1216溝槽。如圖13B所示，暫時性阻障層1308係形成1220在諸如基於鉭的阻障的溝槽之內。接著是在不被暫時性襯墊1308佔據之溝槽的部分之內形成1222金屬1312，以及平坦化金屬、暫時性襯墊和暫時性ILD層1304之暴露的表面。如圖13C所示，接著使用選擇性蝕刻(例如，以比其它暴露的材料顯著更快的速率去除暫時性ILD 1304的蝕刻)來去除1224暫時性ILD層1304，諸如臭氧或離子化氬RIE。暫時性ILD層1304的範例包含上面對在其它ILD描述的組成。雖然圖13B至13E顯示了暫時性ILD層1304的完全移除，但是不一定是這種情況。在某些範例中，例如，暫時性ILD層1304的一部分可以保留在基底ILD 1300上，直到金屬1312之高度的大約1/3。然而，為了便於說明，圖式和描述假設暫時性ILD層1304的去除。
無論如何，一些或全部的暫時性ILD層1304的去除暴露了一些或全部的第一金屬特徵1312。由於前面描述的在金屬沉積之前，在溝槽的暴露表面上沉積暫時性襯墊的鑲嵌程序，如圖13C所示，第一金屬特徵1312包含設 置在金屬1312和基底ILD 1300之間的襯墊1308的一部分。應當理解到與此相似的程序可以應用於本文所述的任何實施例，使得第一或第二互連結構(例如，328、512、722)可以包含在互連結構和下面的層之間的襯墊，包含作為雙鑲嵌程序的一部分製造的基於鉭的襯墊。
如圖13D所示，石墨阻障(例如，石墨烯)1318在暴露的第一金屬特徵1312以及一起形成第一互連結構1316之剩餘的暫時性襯墊1308上方保形地形成1228。用於在金屬催化劑(諸如，第一金屬特徵1312)上形成1228石墨烯的技術已在前文描述。
如圖13E所示，第二ILD層1320係使用任何合適的沉積程序(諸如(例如)CVD、PCVD或PECVD)在第一互連1316上方形成。使用氣相沉積技術(如對比於包含可流動的液相前驅物的SOD的技術)形成第二ILD層1320有利於在第一互連結構1316之間的第二ILD層1320之內產生氣隙1322。因為氣相前驅物分子在最靠近前驅物之來源的第一互連1316的表面上(即第一互連1316的頂表面和靠近頂表面的側表面)成核，所以氣隙1322被建立。一旦成核，第二ILD層1320成長得比尚未成核的第二ILD材料微晶的那些表面更快。因此，第二ILD層1320最終在一或多個第一互連1316的頂表面附近形成連續的阻障，從而防止第一互連之間的進一步沉積。這導致了顯示於圖13E的空隙或氣隙1322。氣隙之尺寸可以變化，但是在一些情況下，其最寬的部分處係在約1奈米至5奈米的範圍內，儘 管也可以實現更大的氣隙。在更一般的意義上，氣隙通常可以從相對較小(例如，小於1奈米)之非蓄意的空隙中辨別出來。在第二ILD層1320中包含氣隙1322的一個益處包含降低相鄰第一互連之間的電容。
圖12還顯示使用蝕刻程序形成第一金屬特徵的替代技術(也描述於圖2的上下文中)。說明這個替代技術之一些階段的橫截面視圖出現在圖14A-14D。如上在圖2的上下文中所述的，毯式金屬層1404係形成1213在基底ILD層1300上。第一金屬特徵1412係從毯式金屬層1404被蝕刻1217。形成1213和後續蝕刻1217統稱為蝕刻程序。
如上也在圖2的上下文中所述的，石墨層1416係形成1228在第一金屬特徵之頂表面和側表面上。不像使用鑲嵌程序的技術，在第一金屬特徵1412和基底ILD層1300之間沒有設置阻障或中間層。相對地，在蝕刻程序中形成的第一金屬特徵類似於圖3D所示的結構。如上關於元件1232所述，並且如圖14D所示，方法1200繼續於藉由製造定義氣隙的第二ILD層1420。
如上所述，方法1200可以與任何上述範例組合以產生具有上述結構中的一或多個的裝置。
在分析(例如，使用掃描/穿透式電子顯微鏡(SEM/TEM)、組成映射、二次離子質譜法(SIMS)、原子探針斷層攝影、拉曼光譜、晶體學及其組合)時，根據一或多個實施例配置的結構或裝置將在上面指出與圖式中的積體電路之內的位置處顯示具有大於75原子%的原子 百分比的富含碳層(即，石墨烯)。
範例系統
圖15顯示利用根據本發明的範例實施例配置和/或製造的一或多個積體電路結構實現的計算系統1500。如可以看出的，計算系統1500容納主機板1502。主機板1502可包含數個部件，包含但不限制於處理器1504及至少一通訊晶片1506，它們中的每一個可物理地或電性地耦接至主機板1502，或以其它方式整合於其中。如將理解的，主機板1502可以例如是任何印刷電路板，無論是主機板或安裝在計算系統1500之主機板或唯一板載的子板等。根據其應用，計算系統1500可以包含一或多個其它部件，其可以或可以不物理地和電性地耦接到主機板1502。這些其它部件可包含但不限制於揮發性記憶體(例如，DRAM)、非揮發性記憶體(例如，ROM)、圖形處理器、數位訊號處理器、密碼處理器、晶片組、天線、螢幕、觸控螢幕、觸控螢幕控制器、電池、音頻編解碼器、視頻編解碼器、功率放大器、全球定位系統(GPS)裝置、羅盤、加速計、陀螺儀、揚聲器、相機和大容量儲存裝置(諸如，硬碟驅動器、光碟(CD)、數位多功能光碟(DVD)等)。如本文中所不同地描述的，包含在計算系統1500中的任何部件可以包含配置有一或多個具有石墨阻障層或奈米等級導電互連特徵之導電互連特徵的一或多個積體電路結構。這些積體電路結構可被用於例如實現板 載處理器快取或記憶體陣列或包含互連的其它電路特徵。在一些實施例中，多個功能可被整合至一或多個晶片中(例如，注意，通訊晶片1506可以是處理器1504的一部分或以其它方式整合到處理器1504中)。
通訊晶片1506致使用於將資料轉移至計算系統1500及從計算系統1500轉移資料的無線通訊。用語「無線」及其衍生詞可用以描述可藉由使用調變的電磁輻射經由非固態媒體而傳達資料之電路、裝置、系統、方法、技術、通訊通道等。該用語並非暗示相關裝置不包含任何線路，儘管在一些實施例中它們可能不包含任何線路。通訊晶片1506可實現任何數目的無線標準或協定，包含但不限制於Wi-Fi(IEEE 802.11系列)、WiMAX(IEEE 802.16系列)、IEEE 802.20、長程演進(LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、藍芽、其衍生物，以及任何被指定為3G、4G、5G及之外的其它無線協定。計算系統1500可包含複數個通訊晶片1506。例如，第一通訊晶片1506可專用於諸如Wi-Fi及藍芽的短距離無線通訊，及第二通訊晶片1506可專用於諸如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO、及其它的長距離無線通訊。
計算系統1500的處理器1504包含封裝在處理器1504之內的積體電路晶粒。在本發明的一些實施例中，處理器的積體電路晶粒包含板載記憶體電路，如本文中所描述的，該板載記憶體電路由配置有石墨阻障層或奈米等 級導電互連特徵的一或多個積體電路結構來實現。用語「處理器」可指處理例如來自暫存器和/或記憶體之電子資料而將所述電子資料轉變為可儲存於暫存器及/或記憶體中的其它電子資料之任何裝置或裝置的一部分。
通訊晶片1506也可包含封裝在通訊晶片1506之內的積體電路晶粒。根據一些這種範例實施例，通訊晶片之積體電路晶粒包含利用如文中所描述形成的一或多個積體電路結構(例如，在給定的互連層或奈米等級導電互連特徵或可能受益於薄石墨阻障層的其它半導體結構之內的鑲嵌和雙鑲嵌石墨阻障層)實現的一或多個裝置。如將因本發明顯而易見的，應當注意，多標準無線能力可以直接整合到處理器1504中(例如，其中任何通訊晶片1506的功能被整合到處理器1504中，而不是具有單獨的通信晶片)。還要注意，處理器1504可以是具有這種無線能力的晶片組。簡言之，可以使用任何數量的處理器1504和/或通訊晶片1506。同樣地，任何一個晶片或晶片組可以具有整合在其中的多個功能。
在各種實現中，計算系統1500可以是膝上型電腦、小筆電、筆記型電腦、智慧型手機、平板電腦、個人數位助理(PDA)、超薄行動PC、行動電話、桌上型電腦、伺服器、印表機、掃描器、監視器、機上盒、娛樂控制單元、數位相機、可攜式音樂播放器、或數位錄影機。在進一步實現中，計算系統1500可以是如各種本文中所述的處理資料或採用配置有具有石墨阻障層之一或多個導電 互連特徵的積體電路特徵的任何其它電子裝置。
進一步的範例實施例
下面的範例關於進一步的實施例，其中無數的排列和配置將是顯而易見的。
範例1是一種積體電路裝置，包含：第一絕緣層；複數個第一互連，包含：複數個第一金屬特徵，其在所述第一絕緣層之內，第一金屬特徵中之各者具有頂面、底面和側面；石墨阻障層，其共形地設置在所述第一絕緣層與所述第一金屬特徵中之各者的所述側面上的所述第一金屬特徵中之各者之間；以及第二絕緣層，其具有複數個第二互連在其中，所述第二互連中的至少一者直接接觸於所述頂面或所述複數個第一金屬特徵的所述第一金屬特徵中的至少一者的所述底面。
範例2包含範例1的標的物，其中所述第二互連中的至少一者包含：第二金屬特徵，其具備具有底面和側面的通孔部分；非石墨阻障層，其共形地設置在所述第二互連的所述通孔部分的所述底面與所述第一互連的所述頂面之間；以及非石墨阻障層，其共形地設置在所述通孔部分的所述側面與所述第二絕緣層之間。
範例3包含範例1或2的標的物，其中所述第二金屬特徵進一步包含：具有底面和側面的線部分，所述線部分的所述底面的至少一部分與所述通孔部分形成一體；以及非石墨阻障層，其正式地設置在所述第二金屬特徵的 所述線部分的所述側面與第三絕緣層之間。
範例4包含範例3的標的物，其中所述第二金屬特徵進一步包含：具有底面和側面的線部分，所述線部分的所述底面的至少一部分與所述通孔部分接觸；以及石墨阻障層，其正式地設置在所述第二金屬特徵的所述線部分的所述側面與第三絕緣層之間。
範例5包含範例1的標的物，其中所述第二互連中的至少一者包含：具有頂面、底面和側面的通孔部分，其中：所述通孔部分的所述底面係與所述第一金屬特徵中之一者的所述頂面直接接觸；所述第二互連的所述通孔部分的所述頂面係與第三互連形成一體；以及石墨阻障層側，其共形地設置在所述第二絕緣層與所述第二互連的所述通孔部分的所述側面之間。
範例6包含前述範例中任一者的標的物，其中所述第三互連包含：金屬線，其與所述至少一個第二互連的所述通孔部分形成一體，所述金屬線具有側面；以及石墨襯墊，其與所述金屬線的所述側面共形。
範例7包含前述範例中任一者的標的物，其中所述第二互連中的至少一者為設置在所述第二絕緣層內的通孔，所述通孔包含：第二金屬特徵，其與所述第一金屬特徵之一者形成一體；以及石墨襯墊，其共形地設置在所述第二金屬特徵的一個側面上且在所述第二金屬特徵的所述側面與所述第二絕緣層之間。
範例8包含前述範例中任一者的標的物，其中 所述石墨阻障層共形地設置在所述第一金屬特徵之各者的所述側面上。
範例9包含前述範例中任一者的標的物，進一步包含與所述石墨阻障層的頂面和所述第一金屬特徵的所述頂面直接接觸的第二金屬特徵。
範例10包含前述範例中任一者的標的物，其中所述石墨阻障層之厚度小於1.5奈米。
範例11包含前述範例中任一者的標的物，其中所述石墨阻障層之厚度小於0.5奈米。
範例12包含前述範例中任一者的標的物，其中所述第一金屬特徵為鎢。
範例13包含前述範例中任一者的標的物，其中所述第一金屬特徵為鉭。
範例14包含前述範例中任一者的標的物，其中所述第一金屬特徵為銅。
範例15包含前述範例中任一者的標的物，其中所述石墨阻障層為石墨烯阻障層。
範例16是一種計算系統，其包含前述範例中任一者的積體電路裝置。
範例17包含一種用於形成積體電路裝置的方法，包含：形成基部絕緣層；在所述基部絕緣層上形成覆蓋金屬層；將所述覆蓋層相減地蝕刻以從所述覆蓋金屬層形成複數個第一金屬特徵，所述複數個第一金屬特徵中之各者至少具有頂面和側面；以及至少在所述複數個第一金 屬特徵的所述側面上形成石墨層，在所述複數個第一金屬特徵中之各者上的所述石墨層形成複數個第一互連。
範例18包含範例17的標的物，進一步包含在所述複數個第一互連中的第一互連之間形成第一絕緣層。
範例19包含範例17或18的標的物，進一步包含在所述複數個第一金屬特徵中之各者的所述頂面上形成石墨層。
範例20包含範例19的標的物，進一步包含在所述複數個第一互連的所述頂面上的所述石墨層之上形成第二絕緣層；將在所述第二絕緣層中限定的溝槽蝕刻以至少暴露所述第一互連中的至少一者的所述頂面上的所述石墨層；在所述溝槽中形成阻障層，在所述溝槽中的所述阻障層的一部分與所述第一互連的所述頂面上的所述暴露石墨層接觸；以及在所述阻障層上的所述溝槽中形成金屬，所述阻障層和所述金屬形成第二互連。
範例21包含範例20的標的物，進一步包含形成與第二互連形成一體且設置在所述第二絕緣層之上的額外覆蓋金屬層；將所述額外覆蓋金屬層相減地蝕刻以形成額外金屬特徵，每個額外金屬特徵具有側面和頂面；以及至少在所述額外金屬特徵的所述側面上形成石墨層。
範例22包含範例17至21中任一者的標的物，進一步包含：在所述複數個第一互連的所述頂面上形成第二絕緣層；將在所述第二絕緣層中限定的溝槽蝕刻以暴露所述第一互連的所述第一金屬特徵中的至少一者的所述頂 面；在所述溝槽中形成阻障層，在所述溝槽中的所述阻障層的一部分與所述第一互連的所述第一金屬特徵的所述暴露頂面接觸；在所述阻障層上的所述溝槽中形成金屬，所述阻障層和所述金屬形成第二互連。
範例23包含範例22的標的物，進一步包含：形成與第二互連形成一體且設置在所述第二絕緣層之上的額外覆蓋金屬層；將所述額外覆蓋金屬層相減地蝕刻以形成額外金屬特徵，每個額外金屬特徵具有側面和頂面；以及至少在所述額外金屬特徵的所述側面上形成石墨層。
範例24包含範例17至23中任一者的標的物，進一步包含：在所述複數個第一互連之上形成蝕刻停止屏障；在所述蝕刻停止屏障之上形成額外覆蓋金屬層；將金屬特徵從所述額外覆蓋金屬層相減地蝕刻；以及至少在從所述額外覆蓋金屬層蝕刻的所述金屬特徵的所述側面上形成石墨層。
前面描述的範例實施例已經出於說明和描述的目的而呈現。其並不意於窮盡或將本發明限制於所揭露的精確形式。根據本發明，許多修改和變化是可能的。其意圖是本發明的範圍不受詳細描述的限制，而是由所附的申請專利範圍限制。將來提交之主張本申請優先權的申請案可以用不同的方式請求所揭露的請求標的，並且通常可以包含如本文各種揭露或另有表明的任何一組的一或多個限制。

Claims (24)

  1. 一種積體電路裝置，包含：第一絕緣層；複數個第一互連，包含：複數個第一金屬特徵，其在所述第一絕緣層之內，第一金屬特徵中之各者具有頂面、底面和側面；石墨阻障層，其共形地設置在所述第一絕緣層與所述第一金屬特徵中之各者的所述側面上的所述第一金屬特徵中之各者之間；以及第二絕緣層，其具有複數個第二互連在其中，所述第二互連中的至少一者直接接觸於所述頂面或所述複數個第一金屬特徵的所述第一金屬特徵中的至少一者的所述底面。
  2. 如申請專利範圍第1項的積體電路裝置，其中所述第二互連中的至少一者包含：第二金屬特徵，其具備具有底面和側面的通孔部分；非石墨阻障層，其共形地設置在所述第二互連的所述通孔部分的所述底面與所述第一互連的所述頂面之間；以及非石墨阻障層，其共形地設置在所述通孔部分的所述側面與所述第二絕緣層之間。
  3. 如申請專利範圍第2項的積體電路裝置，其中所述第二金屬特徵進一步包含：具有底面和側面的線部分，所述線部分的所述底面的至少一部分與所述通孔部分形成一體；以及非石墨阻障層，其正式地設置在所述第二金屬特徵的所述線部分的所述側面與第三絕緣層之間。
  4. 如申請專利範圍第2項的積體電路裝置，其中所述第二金屬特徵進一步包含：具有底面和側面的線部分，所述線部分的所述底面的至少一部分與所述通孔部分接觸；以及石墨阻障層，其正式地設置在所述第二金屬特徵的所述線部分的所述側面與第三絕緣層之間。
  5. 如申請專利範圍第1項的積體電路裝置，其中所述第二互連中的至少一者包含：具有頂面、底面和側面的通孔部分，其中：所述通孔部分的所述底面係與所述第一金屬特徵中之一者的所述頂面直接接觸；所述第二互連的所述通孔部分的所述頂面係與第三互連形成一體；以及石墨阻障層側，其共形地設置在所述第二絕緣層與所述第二互連的所述通孔部分的所述側面之間。
  6. 如申請專利範圍第5項的積體電路裝置，其中所述第三互連包含：金屬線，其與所述至少一個第二互連的所述通孔部分形成一體，所述金屬線具有側面；以及石墨襯墊，其與所述金屬線的所述側面共形。
  7. 如申請專利範圍第1項的積體電路裝置，其中所述第二互連中的至少一者為設置在所述第二絕緣層內的通孔，所述通孔包含：第二金屬特徵，其與所述第一金屬特徵之一者形成一體；以及石墨襯墊，其共形地設置在所述第二金屬特徵的一個側面上且在所述第二金屬特徵的所述側面與所述第二絕緣層之間。
  8. 如申請專利範圍第1項的積體電路裝置，其中所述石墨阻障層共形地設置在所述第一金屬特徵之各者的所述側面上。
  9. 如申請專利範圍第1項的積體電路裝置，進一步包含與所述石墨阻障層的頂面和所述第一金屬特徵的所述頂面直接接觸的第二金屬特徵。
  10. 如申請專利範圍第1項的積體電路裝置，其中所述石 墨阻障層之厚度小於1.5奈米。
  11. 如申請專利範圍第1項的積體電路裝置，其中所述石墨阻障層之厚度小於0.5奈米。
  12. 如申請專利範圍第1項的積體電路裝置，其中所述第一金屬特徵為鎢。
  13. 如申請專利範圍第1項的積體電路裝置，其中所述第一金屬特徵為鉭。
  14. 如申請專利範圍第1項的積體電路裝置，其中所述第一金屬特徵為銅。
  15. 如申請專利範圍第1項的積體電路裝置，其中所述石墨阻障層為石墨烯阻障層。
  16. 一種計算系統，其包含如申請專利範圍第1至15項中任一項的積體電路裝置。
  17. 一種用於形成積體電路裝置的方法，包含：形成基部絕緣層；在所述基部絕緣層上形成覆蓋金屬層；將所述覆蓋層相減地蝕刻以從所述覆蓋金屬層形成複 數個第一金屬特徵，所述複數個第一金屬特徵中之各者至少具有頂面和側面；以及至少在所述複數個第一金屬特徵的所述側面上形成石墨層，在所述複數個第一金屬特徵中之各者上的所述石墨層形成複數個第一互連。
  18. 如申請專利範圍第17項的方法，進一步包含在所述複數個第一互連中的第一互連之間形成第一絕緣層。
  19. 如申請專利範圍第17項的方法，進一步包含在所述複數個第一金屬特徵中之各者的所述頂面上形成石墨層。
  20. 如申請專利範圍第19項的方法，進一步包含：在所述複數個第一互連的所述頂面上的所述石墨層之上形成第二絕緣層；將在所述第二絕緣層中限定的溝槽蝕刻以至少暴露所述第一互連中的至少一者的所述頂面上的所述石墨層；在所述溝槽中形成阻障層，在所述溝槽中的所述阻障層的一部分與所述第一互連的所述頂面上的所述暴露石墨層接觸；以及在所述阻障層上的所述溝槽中形成金屬，所述阻障層和所述金屬形成第二互連。
  21. 如申請專利範圍第20項的方法，進一步包含： 形成與第二互連形成一體且設置在所述第二絕緣層之上的額外覆蓋金屬層；將所述額外覆蓋金屬層相減地蝕刻以形成額外金屬特徵，每個額外金屬特徵具有側面和頂面；以及至少在所述額外金屬特徵的所述側面上形成石墨層。
  22. 如申請專利範圍第17項的方法，進一步包含：在所述複數個第一互連的所述頂面之上形成第二絕緣層；將在所述第二絕緣層中限定的溝槽蝕刻以暴露所述第一互連的所述第一金屬特徵中的至少一者的所述頂面；在所述溝槽中形成阻障層，在所述溝槽中的所述阻障層的一部分與所述第一互連的所述第一金屬特徵的所述暴露頂面接觸；以及在所述阻障層上的所述溝槽中形成金屬，所述阻障層和所述金屬形成第二互連。
  23. 如申請專利範圍第22項的方法，進一步包含：形成與第二互連形成一體且設置在所述第二絕緣層之上的額外覆蓋金屬層；將所述額外覆蓋金屬層相減地蝕刻以形成額外金屬特徵，每個額外金屬特徵具有側面和頂面；以及至少在所述額外金屬特徵的所述側面上形成石墨層。
  24. 如申請專利範圍第17項的方法，進一步包含：在所述複數個第一互連之上形成蝕刻停止屏障；在所述蝕刻停止屏障之上形成額外覆蓋金屬層；將金屬特徵從所述額外覆蓋金屬層相減地蝕刻；以及至少在從所述額外覆蓋金屬層蝕刻的所述金屬特徵的所述側面上形成石墨層。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113764376A (zh) * 2020-06-02 2021-12-07 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
TWI802008B (zh) * 2021-05-13 2023-05-11 台灣積體電路製造股份有限公司 包含石墨之互連結構及其形成方法、及積體電路結構

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8467224B2 (en) * 2008-04-11 2013-06-18 Sandisk 3D Llc Damascene integration methods for graphitic films in three-dimensional memories and memories formed therefrom
US9324634B2 (en) * 2011-11-08 2016-04-26 International Business Machines Corporation Semiconductor interconnect structure having a graphene-based barrier metal layer
US8647978B1 (en) * 2012-07-18 2014-02-11 International Business Machines Corporation Use of graphene to limit copper surface oxidation, diffusion and electromigration in interconnect structures
US8871639B2 (en) * 2013-01-04 2014-10-28 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor devices and methods of manufacture thereof
DE112013002916T5 (de) * 2013-06-27 2015-03-05 Intel IP Corporation Hochleitende, hochfrequente Durchkontaktierung für elektronische Anlagen

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113764376A (zh) * 2020-06-02 2021-12-07 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
CN113764376B (zh) * 2020-06-02 2024-07-16 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
TWI802008B (zh) * 2021-05-13 2023-05-11 台灣積體電路製造股份有限公司 包含石墨之互連結構及其形成方法、及積體電路結構

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